KR100394246B1 - 자동제어용 디지탈 신호처리장치 및 그 인터페이스 방법 - Google Patents

자동제어용 디지탈 신호처리장치 및 그 인터페이스 방법 Download PDF

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Abstract

본 발명은 자동제어용 디지탈 신호처리장치 및 그 인터페이스 방법에 관한 것으로, 호스트 컴퓨터 버스와 디지탈 신호처리장치의 내부 시스템 버스(System Bus)간의 데이타 또는 제어 명령의 전송을 수행하는 버스제어부와; 디지탈 신호처리용 프로세서(DSP)로부터의 제어신호를 처리하여 상기 아날로그 회로처리부 및 디지탈 신호처리장치에 인터페이스된 외부 입,출력장치를 제어하는 제어신호를 출력하는 시스템 제어부를 포함하여 디지탈 신호처리장치를 구성하므로써 호스트 컴퓨터의 버스 타입에 따라 사용자 응용 프로그램의 설계 변경없이 디지탈 신호처리장치를 호스트 컴퓨터에 인터페이스할 수 있도록 하며, 부가적으로 병렬포트 제어부를 구비하여 호스트 컴퓨터와 인터페이스가 용이하지 않은 분야에서 사용자 응용 프로그램의 설계 변경없이 디지탈 신호처리장치를 구동할 수 있도록 한 것이다.

Description

자동제어용 디지탈 신호처리장치 및 그 인터페이스 방법 {Digital Signal Processing Apparatus and it's Interfacing Method for Automatic Control}
본 발명은 자동제어용 디지탈 신호처리장치 및 그 인터페이스 방법에 관한 것으로, 외부 입력장치로부터 입력된 신호를 디지탈 신호처리하여 외부 출력장치로 제어신호를 출력하는 디지탈 신호처리용 프로세서(DSP)를 내장한 자동제어용 디지탈 신호처리장치 및 그 방법에 관한 것이다.
종래 각종 센서로부터 입력된 정보에 기초하여 모터 등과 같은 액추에이터로 구성된 출력장치를 실시간으로 제어하기 위한 제어 시스템으로 디지털 신호처리용 프로세서(DSP)를 내장한 제어용 보드가 많이 사용되고 있다.
또한, 음성 및 화상 데이타 등과 같이 방대한 양의 디지탈 데이타를 처리하기 위해서는 디지탈 신호처리용 프로세서(DSP)를 내장한 제어용 보드를 필수적으로 사용하여야 한다.
이러한 자동제어용 디지털 신호처리장치는 전용 하드웨어에 의한 컨트롤러에 비하여 소프트웨어의 변경에 의하여 다양한 응용분야로 적응될 수 있고 호스트 컴퓨터와의 인터페이스에 의하여 시스템의 변경이나 모니터링이 용이한 등의 장점이 있어 널리 채용되고 있다.
또한, 자동제어용 디지털 신호처리장치는 최근들어 디지털 신호처리용 프로세서 기술의 발전에 따라 처리능력이 극대화되고, 메모리 기술의 발전에 따라 액세스 속도가 빨라져 이들 범용 제어 장치에 의해서도 실시간으로 제어가 가능한 응용분야가 갈수록 넓어지는 추세에 있다.
그러나, 기존의 자동제어용 디지탈 신호처리장치는 응용 분야나 호스트 컴퓨터의 버스 타입에 따라 상이하게 설계되고 있다. 즉, 입출력되는 아날로그 신호의 특성에 따라서 부가적인 하드웨어를 별도로 구비하거나 전체적인 설계변경이 이루어져야 했고, 또 호스트 컴퓨터의 버스 타입에 따라 사용되는 자동제어용 디지털 신호처리장치가 별도로 구성되어야 했다.
이에 따라, 이를 제어하는 펌웨어(Firmware) 또는 사용자 응용 프로그램을 입출력되는 아날로그 신호의 특성 및 호스트 컴퓨터의 버스 타입에 따라 별도로 설계하거나 변경해야 했으므로 설계 비용이나 시간이 과다하게 소요되는 문제점이 있었다.
본 발명은 본인의 선출원인 특허출원 제 2000-25441 호(2000. 05. 12)에서 제시한 발명의 버스제어부 및 제어부를 더욱 구체화하고, 호스트 컴퓨터의 입,출력 슬롯(I/O Slot)을 통해 인터페이스하기 용이하지 않은 제어분야에서 사용자 응용 프로그램의 설계 변경없이 간편하게 인터페이스를 지원할 수 있도록 직렬 및 병렬포트 제어부를 추가하여 구성한 것이다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 호스트 컴퓨터의 버스 타입과 무관하게 인터페이스할 수 있는 자동제어용 디지털 신호처리장치 및 그 인터페이스 방법을 제공함을 그 목적으로 한다.
또한, 본 발명의 다른 목적은 호스트 컴퓨터의 입,출력 슬롯(I/O Slot)을 통해 인터페이스하기 용이하지 않은 제어분야에서 사용자 응용 프로그램의 설계 변경없이 간편하게 인터페이스를 지원할 수 있는 자동제어용 디지털 신호처리장치 및 그 인터페이스 방법을 제공하는 것이다.
도 1 은 본 발명 장치의 전체 구성을 나타낸 블럭도
도 2 는 도 1 중 버스제어부의 구성을 나타낸 블럭도
도 3 은 도 1 중 시스템 제어부의 구성을 나타낸 블럭도
도 4 는 도 1 중 직렬 및 병렬포트 제어부의 구성을 나타낸 블럭도
도 5 는 본 발명 중 버스제어부의 동작 순서도
도 6a 는 직렬 및 병렬포트 제어부에 의해 호스트 컴퓨터에서 전송되는 데이타를 디지탈 신호처리장치로 직렬 전송하는 순서도
도 6b 는 직렬 및 병렬포트 제어부에 의해 디지탈 신호처리장치에서 전송되는 데이타를 호스트 컴퓨터로 직렬 전송하는 순서도
도 7a 는 직렬 및 병렬포트 제어부에 의해 호스트 컴퓨터에서 전송되는 데이타를 디지탈 신호처리장치로 병렬 전송하는 순서도
도 7b 는 직렬 및 병렬포트 제어부에 의해 디지탈 신호처리장치에서 전송되는 데이타를 호스트 컴퓨터로 병렬 전송하는 순서도
도 8 은 도 5 에서의 제어신호의 일람표
도 9 는 도 3 에서의 제어신호 일람표
도 10 은 도 6a 내지 도 7b 에서의 제어신호 일람표
<도면의 주요부분에 대한 부호의 설명>
100 : 호스트 컴퓨터 110 : 호스트 컴퓨터 버스
120 : 버스제어부 121 : 버스래치부
122 : 호스트 버스 디코더부 123 : 시스템 버스 디코더부
124 : 인터럽트 발생부 130 : DSP CPU
140 : 시스템 제어부 141 : 클럭발생부
142 : 아날로그 제어부 143 : 시스템 인터럽트 신호 발생부
144 : 시스템 디코더부 150 : 아날로그 회로처리부
160 : 디지탈 신호처리장치의 내부 시스템 버스
170 : 직렬 및 병렬포트 제어부 171 : 포트제어부
172 : 직렬포트 제어부 173 : 병렬포트 제어부
상기와 같은 목적을 달성하기 위한 해결 수단으로서, 본 발명은 호스트 컴퓨터(Host Computer)에 인터페이스(Interface)되어 상기 호스트 컴퓨터의 버스 타입(Bus Type)에 따라 호스트 컴퓨터 버스와 디지탈 신호처리장치의 내부 시스템버스(System Bus)간의 데이타 또는 제어 명령의 전송을 수행하는 버스제어부와; 디지탈 신호처리용 프로세서(DSP)로부터의 제어신호를 처리하여 상기 아날로그 회로처리부 및 디지탈 신호처리장치에 인터페이스된 외부 입,출력장치를 제어하는 제어신호를 출력하는 시스템 제어부를 포함하므로써 호스트 컴퓨터의 버스 타입과 무관하게 인터페이스할 수 있도록 한 것에 그 특징이 있다.
또한 본 발명의 부가적인 양상으로 상기 디지탈 신호처리장치의 내부 시스템 버스로부터 제어신호를 입력받아 직렬포트 및 병렬포트를 초기화 하고 그 동작 상태를 검출하는 포트제어부와, 직렬포트를 통하여 데이타를 송·수신하도록 직렬포트의 동작을 제어하는 직렬포트 제어부와, 병렬포트를 통하여 데이타를 송·수신하도록 병렬포트의 동작을 제어하는 병렬포트 제어부를 구비한 직렬 및 병렬포트 제어부를 더 포함하므로써 호스트 컴퓨터와 인터페이스가 용이하지 않은 분야에서 사용자 응용 프로그램의 설계 변경없이 구동할 수 있도록 한 것을 특징으로 하고 있다.
이하, 첨부 도면을 참조하여 본 발명의 구성 및 동작관계를 당업자가 이해하고 용이하게 실시할 수 있도록 상세히 설명한다.
도 1 은 본 발명 장치의 전체 구성을 나타낸 블럭도로서, 본 발명은 ISA 혹은 PCI 타입의 호스트 컴퓨터 버스(110)를 구비한 호스트 컴퓨터(100)에 인터페이스되어 상기 호스트 컴퓨터 버스(110)의 타입(Bus Type)에 따라 호스트 컴퓨터 버스와 디지탈 신호처리장치의 내부 시스템 버스(System Bus)간의 데이타 또는 제어 명령의 전송을 수행하는 버스제어부(120)와; 장치 전반을 제어하고, 처리된 데이터를 상기 버스 제어부(120)에 의해서 호스트 컴퓨터(100)로 전송하며 또한 호스트컴퓨터(100)에서 처리된 데이터를 상기 버스 제어부(120)를 통하여 전송받도록 제어하는 DSP CPU(130)와; 디지탈 신호처리용 프로세서(DSP)로부터의 제어신호를 처리하여 아날로그 회로처리부(150) 및 디지탈 신호처리장치에 인터페이스된 외부 입,출력장치(도면 도시 생략)를 제어하는 제어신호를 출력하는 시스템 제어부(140)와; 외부 입력장치(도면 도시 생략)로부터 입력된 아날로그 신호를 입력받고, 디지털 처리된 신호를 아날로그 신호로 변환하여 외부 출력장치(도면 도시 생략)로 출력하는 아날로그 회로 처리부(150)와; 호스트 컴퓨터(100)와 인터페이스가 용이하지 않은 분야에서 사용자 응용 프로그램의 설계 변경없이 구동할 수 있도록 하는 직렬 및 병렬포트 제어부(170)를 포함하여 구성된다
도 2 는 도 1 중 버스제어부의 구성을 나타낸 블럭도로서, 본 발명의 버스제어부(120)는 호스트 컴퓨터 버스(110)와 인터페이스되어 호스트 컴퓨터(100)에서 전송되는 데이타 또는 명령어를 디지탈 신호처리장치의 내부 시스템 버스(160)에 전송하거나, 또는 디지탈 신호처리장치의 내부 시스템 버스(160)에서 전송되는 데이타를 호스트 컴퓨터(100)로 전송하는 버스래치(Bus Latch)(121)부와, 상기 호스트 컴퓨터(100)로부터 제어신호를 받아 호스트 컴퓨터(100)의 버스 타입에 따라 호스트 컴퓨터(100)에서 전송되는 데이타 또는 명령어를 디지탈 신호처리장치의 내부 시스템 버스(160)에 전송하도록 상기 버스래치부(121)를 제어하는 소정의 제어신호를 생성하는 호스트 버스 디코더(Host Bus Decoder)(122)부와, 상기 디지탈 신호처리장치로부터 제어신호를 받아 호스트 컴퓨터(100)의 버스 타입에 따라 디지탈 신호처리장치의 내부 시스템 버스(160)에서 전송되는 데이타를 호스트 컴퓨터(100)로 전송하도록 상기 버스래치부(121)를 제어하는 소정의 제어신호를 생성하는 시스템 버스 디코더(System Bus Decoder)(123)부와, 상기 호스트 컴퓨터(100)로부터 디지탈 신호처리장치의 제어를 수행하는 일련의 명령어 비트(Bit)를 입력받아 이 명령어를 실행하기 위한 인터럽트(Interrupt) 신호를 발생시키는 인터럽트 발생부(124)를 구비하여 이루어진다.
도 5 는 본 발명 중 버스제어부의 동작 순서도, 도 8 은 도 5 에서의 제어신호의 일람표로서, 도 5 및 도 8 을 참조하여 버스제어부(120)의 동작 단계 및 흐름을 설명한다.
버스제어부(120)는 호스트 컴퓨터(Host Computer)의 버스 타입(Bus Type) 신호를 검출하는 단계(S100)와, 상기 단계(S100)에서 검출된 버스 타입이 PCI 버스인 경우 버스 타입 변수를 '1'로 세팅(Setting)한 후 호스트 데이타 버스(Host Data Bus)의 길이를 32 비트(Bit)로 설정하는 단계(S110a)와, 상기 단계(S100)에서 검출된 버스 타입이 ISA 버스인 경우 버스 타입 변수를 '0'으로 세팅한 후 호스트 데이타 버스의 길이를 16 비트로 설정하는 단계(S110b)를 포함하는 호스트 컴퓨터의 버스 타입을 결정하는 버스타입 결정루틴과; 상기 호스트 컴퓨터에서 전송된 명령어 비트를 검출하여 디지탈 신호처리장치에서 수행하고자하는 동작상태를 결정하는 단계(S200)와, 상기 단계(S200)에서 검출된 명령어 비트가 '00'일 경우 디지탈 신호처리장치에서 수행되는 명령어를 상기 호스트 컴퓨터로부터 전송하여 버스래치부에 저장하는 단계(S210a)와, 상기 단계(S200)에서 검출된 명령어 비트가 '01'일 경우 디지탈 신호처리장치에서 수행되는 연산에 필요한 데이타를 상기 호스트 컴퓨터로부터전송하여 버스래치부에 저장하는 단계(S210b)와, 상기 단계(S200)에서 검출된 명령어 비트가 '10'일 경우 디지탈 신호처리장치에서 연산이 완료된 데이타를 호스트 컴퓨터로 전송하여 백업하기위해 디지탈 신호처리장치로부터 전송하여 버스래치부에 저장하는 단계(S210c)를 포함하여 이루어지는 명령어 비트 해석 루틴과; 상기 명령어 비트 해석루틴에서 처리된 명령어 비트에 따라 디지탈 신호처리장치에 저장된 명령어 및 데이타를 처리하기 위한 시스템 인터럽트(Interrupt)를 발생시키는 단계(S300)와, 상기 단계(S300)에서 발생된 인터럽트 변수가 '0'일 경우 상기 단계(S210a)에서 저장된 명령어를 디지탈 신호처리장치에서 수행하기 위하여 명령어 수행 인터럽트를 발생시킨 후 상기 버스래치부에 저장된 명령어를 디지탈 신호처리장치의 메모리 블럭에 저장하는 단계(S310a)와, 상기 단계(S300)에서 발생된 인터럽트 변수가 '1'일 경우 상기 단계(S210b)에서 저장된 데이타를 디지탈 신호처리장치에서 수행하기 위하여 데이타 읽기 인터럽트(Data Read Interrupt)를 발생시킨 후 상기 버스래치부에 저장된 데이타를 디지탈 신호처리장치의 메모리 블럭에 저장하는 단계(S310b)와, 상기 단계(S300)에서 발생된 인터럽트 변수가 '2'일 경우 상기 단계(S210c)에서 저장된 디지탈 신호처리장치에서 처리된 데이타를 호스트 컴퓨터로 전송하기 위하여 데이타 쓰기 인터럽트(Data Write Interrupt)를 발생시킨 후 이 데이타를 호스트 컴퓨터에 전송하는 단계(S310c)와, 상기 단계(S310a)(S310b)에서 시스템 버스 비지 플래그(System Bus Busy Flag)가 비지(Busy) 상태이면 각각 단계(S310a)(S310b)를 반복하고, 아이들(Idle) 상태이면 종료하는 단계(S320a)와, 상기 단계(S310c)에서 호스트 버스 비지 플래그(Host Bus Busy Flag)가 비지(Busy)상태이면 단계(S310c)를 반복하고, 아이들(Idle) 상태이면 종료하는 단계(S320c)를 포함하여 이루어지는 데이타 처리루틴을 가진다.
즉, 버스제어부(120)는 먼저 호스트 컴퓨터(Host Computer)의 버스 타입(Bus Type)을 결정하기 위하여 버스 신호를 검출하여 버스 타입의 형태를 결정한다.
만약, 검출된 버스 타입이 PCI 버스인 경우에는 버스 타입 변수 #BUS_TYPE을 '1'로 세팅(Setting)한 후 디지탈 신호처리장치에서 호스트 데이타 버스(Host Data Bus)의 길이를 32 비트(Bit)로 설정하고, 검출된 버스 타입이 ISA 버스인 경우 버스 타입 변수 #BUS_TYPE을 '0'으로 세팅한 후 디지탈 신호처리장치에서 호스트 데이타 버스의 길이를 16 비트로 설정한다.
이후, 상기 호스트 컴퓨터에서 전송된 명령어 비트 CMD_BIT를 검출하여 디지탈 신호처리장치에서 수행하고자하는 동작상태를 결정한다.
이때, 검출된 명령어 비트 CMD_BIT가 '00'일 경우에는 디지탈 신호처리장치에서 수행되는 명령어를 상기 호스트 컴퓨터로부터 전송하여 버스래치부에 저장하고, 검출된 명령어 비트 CMD_BIT가 '01'일 경우 디지탈 신호처리장치에서 수행되는 연산에 필요한 데이타를 상기 호스트 컴퓨터로부터 전송하여 버스래치부에 저장하며, 검출된 명령어 비트 CMD_BIT가 '10'일 경우 디지탈 신호처리장치에서 연산이 완료된 데이타를 호스트 컴퓨터로 전송하여 백업하기위해 디지탈 신호처리장치로부터 전송하여 버스래치부에 저장한다.
상기와 같이 호스트 컴퓨터에서 전송된 명령어 또는 데이타가 버스래치부에 저장되거나 또는 디지탈 신호처리장치에서 처리된 데이타가 버스래치부에 저장된후, 시스템 버스 디코더부에서 처리된 명령어 비트에 따라 디지탈 신호처리장치에 저장된 명령어 및 데이타를 처리하기 위한 시스템 인터럽트(System Interrupt) SINTR을 발생시킨다.
이때, 발생된 인터럽트 변수 SINTR이 '0'일 경우 버스래치부에 래치된 호스트 컴퓨터로부터 전송된 명령어를 디지탈 신호처리장치에서 수행하기 위하여 명령어 수행 인터럽트 INSTR을 발생시킨 후, 상기 버스래치부에 저장된 명령어를 디지탈 신호처리장치의 메모리 블럭에 저장한다.
한편, 발생된 인터럽트 변수 SINTR이 '1'일 경우 버스래치부에 저장된 호스트 컴퓨터로부터 전송된 데이타를 디지탈 신호처리장치에서 수행하기 위하여 데이타 읽기 인터럽트(Data Read Interrupt) DATAR을 발생시킨 후, 상기 버스래치부에 저장된 데이타를 디지탈 신호처리장치의 메모리 블럭(도면 도시 생략)에 저장한다.
위에 설명한 발생된 인터럽트 변수 SINTR이 '0' 또는 '1'일 경우의 동작은 시스템 버스 비지 플래그(System Bus Busy Flag) SBF가 비지(Busy) 상태이면 계속 반복 수행하고, 아이들(Idle) 상태이면 종료한다.
한편, 발생된 인터럽트 변수 SINTR이 '2'일 경우 버스래치부에 저장된 디지탈 신호처리장치에서 처리된 데이타를 호스트 컴퓨터로 전송하기 위하여 데이타 쓰기 인터럽트(Data Write Interrupt) DATAW를 발생시킨 후, 이 데이타를 호스트 컴퓨터에 전송한다.
발생된 인터럽트 변수 SINTR이 '2'일 경우의 동작은 호스트 버스 비지 플래그(Host Bus Busy Flag) HBF가 비지(Busy) 상태이면 동작을 반복하고,아이들(Idle) 상태이면 종료한다.
도 3 은 도 1 중 시스템 제어부의 구성을 나타낸 블럭도, 도 9 는 도 3 에서의 제어신호 일람표로서, 본 발명의 시스템 제어부(140)는 본 발명 디지탈 신호처리장치에서 사용되는 클럭주파수를 생성하는 클럭발생부(141)와; 외부 입력장치(도면 도시 생략)로부터 입력되는 아날로그 신호를 처리하기 위한 아날로그 제어부(142)와; 상기 클럭발생부(141) 및 아날로그 제어부(142)의 동작사태를 감시하고, 이들의 동작 흐름을 제어하는 인터럽트 신호를 발생하는 시스템 인터럽트 신호 발생부(143)와; 본 발명 디지탈 신호처리장치에서 사용되는 입,출력 디바이스(도면 도시 생략)를 디코딩하는 시스템 디코더부(144)를 구비하여 이루어진다.
구체적으로 설명하면 상기의 클럭발생부(141)는 디지탈 신호처리장치의 DSP CPU(130)로부터 클럭(CLKIN)을 입력 받아 직렬포트를 통해 전송되는 직렬 데이타의 전송속도를 결정하기 위한 직렬포트에서 사용되는 클럭신호(COMCLK)와 아날로그 제어부(142)에서 사용되는 클럭신호(CLKOUT)를 생성하고, 상기 아날로그 회로처리부(150)의 아날로그-디지탈 변환기(도면 도시 생략) 및 디지탈-아날로그 변환기(도면 도시 생략)의 변환시간 및 샘플링(Sampling) 주파수를 결정하기 위한 클럭을 생성한다.
상기 아날로그 제어부(142)는 상기 클럭발생부(141)에서 생성된 변환 시간 및 샘플링 주파수를 위한 클럭을 입력받아 상기 아날로그 회로처리부(150)의 아날로그-디지탈 변환기의 변환 시작 및 변환 종료 시간을 결정하고, 디지탈 신호처리장치내의 DSP CPU(130)에서 시스템 주소를 입력받아 각 변환기의 채널을 결정하기위한 선택신호를 출력한다.
상기 시스템 인터럽트(System Interrupt) 신호 발생부(143)는 상기 아날로그 제어부(142)에서 발생된 변환 시작 및 변환 종료 시간과 사용자 인터럽트 요구 신호(USR_INT)를 입력받아 DSP CPU(130)에서의 인터럽트 요구 신호(SYS_INT)를 발생시킨다.
상기 시스템 디코더(Systen Decoder)부(144)는 디지탈 신호처리장치의 시스템 주소(System Address)를 입력받아 디지탈 신호처리장치에 인터페이스된 디바이스 장치(도면 도시 생략)를 제어하도록 시스템 디바이스(System Device) 선택 신호(SYS_CS)를 생성한다.
도 4 는 도 1 중 직렬 및 병렬포트 제어부의 구성을 나타낸 블럭도로서, 본 발명의 직렬 및 병렬포트 제어부(170)는 상기 디지탈 신호처리장치의 내부 시스템 버스로(110)부터 제어신호를 입력받아 직렬포트 및 병렬포트를 초기화 하고 그 동작 상태를 검출하는 포트제어부(171)와, 직렬포트를 통하여 데이타를 송·수신하도록 직렬포트의 동작을 제어하는 직렬포트 제어부(172)와, 병렬포트를 통하여 데이타를 송·수신하도록 병렬포트의 동작을 제어하는 병렬포트 제어부(173)를 구비하여 이루어진다.
상기 직렬 및 병렬포트 제어부의 동작을 도 6a 내지 7b 및 도 10 을 참조하여 설명한다.
도 6a 는 직렬 및 병렬포트 제어부에 의해 호스트 컴퓨터에서 전송되는 데이타를 디지탈 신호처리장치로 직렬 전송하는 순서도로서, 이 경우의 동작은 상기 포트제어부(171)에서 전송 속도, 전송 방법 등을 포함하는 직렬포트의 상태를 초기화 하는 단계(S500)와; 전송하고자 하는 호스트 컴퓨터에서 직렬포트의 활성화 제어신호 COM_RDY를 검출하여 COM_RDY 신호가 비활성화 되었을 경우 즉, 호스트 컴퓨터에서 데이타 송신 준비가 되어 있지 않을 경우 COM_RDY 신호가 활성화 될 때까지 디지탈 신호처리장치가 다른 일을 수행하거나 대기토록 하는 단계(S510)와; COM_RDY 신호가 활성화 되었을 경우 디지탈 신호처리장치의 포트제어부(171)에서 전송을 수행한다는 직렬데이타 전송 활성화 제어신호 COM_STB 를 호스트 컴퓨터에 전송하는 단계(S520)와; 호스트 컴퓨터에서 사용자 응용 프로그램의 호환성을 유지하기 위한 직렬포트의 호환성 결정제어신호 COM_INT 를 검출하여, 이 신호가 비화성화 되었을 경우 사용자의 응용 프로그램을 수행 할 수 없다는 오류 메시지를 출력하고, 모든 제어신호를 클리어(Clear)한 후 종료하는 단계(S530)와; COM_INT 신호가 활성화 되었을 경우 필요한 데이타를 호스트 컴퓨터에서 수신하고자하는 데이타의 종료시까지(직렬데이타 전송 종료 제어신호 SER_END 가 활성화 될때까지) 수신받아 처리하고, 이 후 수신하고자하는 데이타의 종료가 검출되면, 즉 SER_END 신호가 활성화되면 모든 제어신호를 클리어(Clear)시킨 후 종료하는 단계(S540)에 따라 동작한다.
도 6b 는 직렬 및 병렬포트 제어부에 의해 디지탈 신호처리장치에서 전송되는 데이타를 호스트 컴퓨터로 직렬 전송하는 순서도로서, 이 경우의 동작은 상기 포트제어부(171)에서 전송 속도, 전송 방법 등을 포함하는 직렬포트의 상태를 초기화 하는 단계(S600)와; 디지탈 신호처리장치의 포트제어부(171)에서 전송을 수행한다는 직렬데이타 전송 활성화 제어신호 COM_STB 를 호스트 컴퓨터에 전송하는단계(S610)와; 전송하고자 하는 호스트 컴퓨터에서 직렬포트의 활성화 제어신호 COM_RDY를 검출하여 COM_RDY 신호가 비활성화 되었을 경우 즉, 호스트 컴퓨터에서 데이타 송신 준비가 되어 있지 않을 경우 COM_RDY 신호가 활성화 될 때까지 디지탈 신호처리장치가 다른 일을 수행하거나 대기토록 하는 단계(S620)와; COM_RDY 신호가 활성화 되었을 경우 호스트 컴퓨터에서 사용자 응용 프로그램의 호환성을 유지하기 위한 직렬포트의 호환성 결정제어신호 COM_INT 를 검출하여, 이 신호가 비화성화 되었을 경우 사용자의 응용 프로그램을 수행 할 수 없다는 오류 메시지를 출력하고, 모든 제어신호를 클리어(Clear)한 후 종료하는 단계(S630)와; COM_INT 신호가 활성화 되었을 경우 필요한 데이타를 호스트 컴퓨터에서 수신하고자하는 데이타의 종료시까지(직렬데이타 전송 종료 제어신호 SER_END 가 활성화 될때까지) 수신받아 처리하고, 이 후 수신하고자하는 데이타의 종료가 검출되면, 즉 SER_END 신호가 활성화되면 모든 제어신호를 클리어(Clear)시킨 후 종료하는 단계(S640)에 따라 동작한다.
도 7a 는 직렬 및 병렬포트 제어부에 의해 호스트 컴퓨터에서 전송되는 데이타를 디지탈 신호처리장치로 병렬 전송하는 순서도로서, 이 경우의 동작은 상기 포트제어부(171)에서 전송 속도, 전송 방법 등을 포함하는 병렬포트의 상태를 초기화 하는 단계(S700)와; 전송하고자 하는 호스트 컴퓨터에서 병렬포트의 활성화 제어신호 CEN_ACK를 검출하여 CEN_ACK 신호가 비활성화 되었을 경우 즉, 호스트 컴퓨터에서 데이타 송신 준비가 되어 있지 않을 경우 CEN_ACK 신호가 활성화 될 때까지 디지탈 신호처리장치가 다른 일을 수행하거나 대기토록 하는 단계(S710)와; CEN_ACK 신호가 활성화 되었을 경우 디지탈 신호처리장치의 포트제어부(171)에서 전송을 수행한다는 병렬데이타 전송 활성화 제어신호 CEN_STRB 를 호스트 컴퓨터에 전송하는 단계(S720)와; 호스트 컴퓨터에서 사용자 응용 프로그램의 호환성을 유지하기 위한 병렬포트의 호환성 결정제어신호 CEN_ERR 을 검출하여, 이 신호가 비화성화 되었을 경우 사용자의 응용 프로그램을 수행 할 수 없다는 오류 메시지를 출력하고, 모든 제어신호를 클리어(Clear)한 후 종료하는 단계(S730)와; CEN_ERR 신호가 활성화 되었을 경우 필요한 데이타를 호스트 컴퓨터에서 수신하고자하는 데이타의 종료시까지(병렬데이타 전송 종료 제어신호 SEN_BF 가 활성화 될때까지) 수신받아 처리하고, 이 후 수신하고자하는 데이타의 종료가 검출되면, 즉 SEN_BF 신호가 활성화되면 모든 제어신호를 클리어(Clear)시킨 후 종료하는 단계(S740)에 따라 동작한다.
도 7b 는 직렬 및 병렬포트 제어부에 의해 디지탈 신호처리장치에서 전송되는 데이타를 호스트 컴퓨터로 병렬 전송하는 순서도로서, 이 경우의 동작은 상기 포트제어부(171)에서 전송 속도, 전송 방법 등을 포함하는 병렬포트의 상태를 초기화 하는 단계(S800)와; 디지탈 신호처리장치의 포트제어부(171)에서 전송을 수행한다는 병렬데이타 전송 활성화 제어신호 CEN_STRB 를 호스트 컴퓨터에 전송하는 단계(S810)와; 전송하고자 하는 호스트 컴퓨터에서 병렬포트의 활성화 제어신호 CEN_ACK를 검출하여 COM_RDY 신호가 비활성화 되었을 경우 즉, 호스트 컴퓨터에서 데이타 송신 준비가 되어 있지 않을 경우 CEN_ACK 신호가 활성화 될 때까지 디지탈 신호처리장치가 다른 일을 수행하거나 대기토록 하는 단계(S820)와; CEN_ACK 신호가 활성화 되었을 경우 호스트 컴퓨터에서 사용자 응용 프로그램의 호환성을 유지하기위한 병렬포트의 호환성 결정제어신호 CEN_ERR 을 검출하여, 이 신호가 비화성화 되었을 경우 사용자의 응용 프로그램을 수행 할 수 없다는 오류 메시지를 출력하고, 모든 제어신호를 클리어(Clear)한 후 종료하는 단계(S830)와; CEN_ERR 신호가 활성화 되었을 경우 필요한 데이타를 호스트 컴퓨터에서 수신하고자하는 데이타의 종료시까지(병렬데이타 전송 종료 제어신호 SEN_BF 가 활성화 될때까지) 수신받아 처리하고, 이 후 수신하고자하는 데이타의 종료가 검출되면, 즉 SEN_BF 신호가 활성화되면 모든 제어신호를 클리어(Clear)시킨 후 종료하는 단계(S840)에 따라 동작한다.
상기에서 사용자의 응용 프로그램의 호환성을 유지한다는 말은 호스트 컴퓨터에서 설계되어 ISA 또는 PCI 버스와 인터페이스되는 디지탈 신호처리장치로 다운로드(Download)되어 수행되는 응용 프로그램을 수정없이 그대로 직렬포트 또는 병렬포트를 통해 다운로드 받아서 수행할 수 있다는 것을 의미한다.
따라서, 상기와 같이 함에 의해 본 발명에서 제시한 본 발명의 목적을 달성할 수 있게 된다.
이상에서 설명한 바와 같은 구성 및 동작관계를 갖는 본 발명에 의해 얻을 수 있는 효과는 호스트 컴퓨터의 버스 타입과 무관하게 인터페이스할 수 있고, 호스트 컴퓨터의 입,출력 슬롯(I/O Slot)을 통해 인터페이스하기 용이하지 않은 제어분야에서 사용자 응용 프로그램의 설계 변경없이 간편하게 인터페이스를 지원할 수 있는 등의 매우 유용한 효과를 가진다.

Claims (5)

  1. 삭제
  2. 호스트 컴퓨터(Host Computer)에 인터페이스(Interface)되어 상기 호스트 컴퓨터의 버스 타입(Bus Type)에 따라 호스트 컴퓨터 버스와 디지탈 신호처리장치의 내부 시스템 버스(System Bus)간의 데이타 또는 제어 명령의 전송을 수행하는 버스제어부와, 디지탈 신호처리용 프로세서(DSP)로부터의 제어신호를 처리하여 상기 아날로그 회로처리부 및 디지탈 신호처리장치에 인터페이스된 외부 입,출력장치를 제어하는 제어신호를 출력하는 시스템 제어부를 포함하여 이루어져 외부 입력장치로부터 입력된 신호를 아날로그 회로처리부를 통해 처리하여 외부 출력장치로 제어신호를 출력하는 디지탈 신호처리용 프로세서(DSP)를 내장한 자동제어용 디지탈 신호처리장치에 있어서,
    상기 자동제어용 디지탈 신호처리 장치가:
    상기 디지탈 신호처리장치의 내부 시스템 버스로부터 제어신호를 입력받아 직렬포트 및 병렬포트를 초기화 하고 그 동작 상태를 검출하는 포트제어부와;
    직렬포트를 통하여 데이타를 송·수신하도록 직렬포트의 동작을 제어하는 직렬포트 제어부와;
    병렬포트를 통하여 데이타를 송·수신하도록 병렬포트의 동작을 제어하는 병렬포트 제어부를 구비한 직렬 및 병렬포트 제어부를;
    더 포함하여 이루어지는 것을 특징으로 하는 자동제어용 디지탈 신호처리장치.
  3. 제 2 항에 있어서,
    상기 버스제어부가:
    호스트 컴퓨터 버스와 인터페이스되어 호스트 컴퓨터에서 전송되는 데이타 또는 명령어를 디지탈 신호처리장치의 내부 시스템 버스에 전송하거나, 또는 디지탈 신호처리장치의 내부 시스템 버스에서 전송되는 데이타를 호스트 컴퓨터로 전송하는 버스래치(Bus Latch)부와;
    상기 호스트 컴퓨터로부터 제어신호를 받아 호스트 컴퓨터의 버스 타입에 따라 호스트 컴퓨터에서 전송되는 데이타 또는 명령어를 디지탈 신호처리장치의 내부 시스템 버스에 전송하도록 상기 버스래치부를 제어하는 소정의 제어신호를 생성하는 호스트 버스 디코더(Host Bus Decoder)부와;
    상기 디지탈 신호처리장치로부터 제어신호를 받아 호스트 컴퓨터의 버스 타입에 따라 디지탈 신호처리장치의 내부 시스템 버스에서 전송되는 데이타를 호스트 컴퓨터로 전송하도록 상기 버스래치부를 제어하는 소정의 제어신호를 생성하는 시스템 버스 디코더(System Bus Decoder)부와;
    상기 호스트 컴퓨터로부터 디지탈 신호처리장치의 제어를 수행하는 일련의 명령어 비트(Bit)를 입력받아 이 명령어를 실행하기 위한 인터럽트(Interrupt) 신호를 발생시키는 인터럽트 발생부를;
    구비하여 이루어지는 것을 특징으로 하는 자동제어용 디지탈 신호처리장치.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 시스템 제어부가:
    디지탈 신호처리장치의 DSP CPU로부터 클럭(CLKIN)을 입력 받아 직렬포트를 통해 전송되는 직렬 데이타의 전송속도를 결정하기 위한 직렬포트에서 사용되는 클럭신호(COMCLK)와 아날로그 제어부에서 사용되는 클럭신호(CLKOUT)를 생성하고, 상기 아날로그 회로처리부의 아날로그-디지탈 변환기 및 디지탈-아날로그 변환기의 변환시간 및 샘플링(Sampling) 주파수를 결정하기 위한 클럭을 생성하는 클럭발생부와;
    상기 클럭발생부에서 생성된 변환 시간 및 샘플링 주파수를 위한 클럭을 입력받아 상기 아날로그 회로처리부의 아날로그-디지탈 변환기의 변환 시작 및 변환 종료 시간을 결정하고, 디지탈 신호처리장치내의 DSP CPU에서 시스템 주소를 입력받아 각 변환기의 채널을 결정하기 위한 선택신호를 출력하는 아날로그 제어부와;
    상기 아날로그 제어부에서 발생된 변환 시작 및 변환 종료 시간과 사용자 인터럽트 요구 신호(USR_INT)를 입력받아 DSP CPU에서의 인터럽트 요구 신호(SYS_INT)를 발생시키는 시스템 인터럽트(System Interrupt) 신호 발생부와;
    디지탈 신호처리장치의 시스템 주소(System Address)를 입력받아 디지탈 신호처리장치에 인터페이스된 디바이스 장치를 제어하도록 시스템 디바이스(System Device) 선택 신호(SYS_CS)를 생성하는 시스템 디코더(Systen Decoder)부를;
    구비하여 이루어지는 것을 특징으로 하는 자동제어용 디지탈 신호처리 장치.
  5. 호스트 컴퓨터(Host Computer)의 버스 타입(Bus Type) 신호를 검출하는 단계(S100)와, 상기 단계(S100)에서 검출된 버스 타입이 PCI 버스인 경우 버스 타입 변수를 '1'로 세팅(Setting)한 후 호스트 데이타 버스(Host Data Bus)의 길이를 32 비트(Bit)로 설정하는 단계(S110a)와, 상기 단계(S100)에서 검출된 버스 타입이 ISA 버스인 경우 버스 타입 변수를 '0'으로 세팅한 후 호스트 데이타 버스의 길이를 16 비트로 설정하는 단계(S110b)를 포함하는 호스트 컴퓨터의 버스 타입을 결정하는 버스타입 결정루틴과;
    상기 호스트 컴퓨터에서 전송된 명령어 비트를 검출하여 디지탈 신호처리장치에서 수행하고자하는 동작상태를 결정하는 단계(S200)와, 상기 단계(S200)에서 검출된 명령어 비트가 '00'일 경우 디지탈 신호처리장치에서 수행되는 명령어를 상기 호스트 컴퓨터로부터 전송하여 버스래치부에 저장하는 단계(S210a)와, 상기 단계(S200)에서 검출된 명령어 비트가 '01'일 경우 디지탈 신호처리장치에서 수행되는 연산에 필요한 데이타를 상기 호스트 컴퓨터로부터 전송하여 버스래치부에 저장하는 단계(S210b)와, 상기 단계(S200)에서 검출된 명령어 비트가 '10'일 경우 디지탈 신호처리장치에서 연산이 완료된 데이타를 호스트 컴퓨터로 전송하여 백업하기위해 디지탈 신호처리장치로부터 전송하여 버스래치부에 저장하는 단계(S210c)를 포함하여 이루어지는 명령어 비트 해석 루틴과;
    상기 명령어 비트 해석루틴에서 처리된 명령어 비트에 따라 디지탈 신호처리장치에 저장된 명령어 및 데이타를 처리하기 위한 시스템 인터럽트(Interrupt)를 발생시키는 단계(S300)와, 상기 단계(S300)에서 발생된 인터럽트 변수가 '0'일 경우 상기 단계(S210a)에서 저장된 명령어를 디지탈 신호처리장치에서 수행하기 위하여 명령어 수행 인터럽트를 발생시킨 후 상기 버스래치부에 저장된 명령어를 디지탈 신호처리장치의 메모리 블럭에 저장하는 단계(S310a)와, 상기 단계(S300)에서 발생된 인터럽트 변수가 '1'일 경우 상기 단계(S210b)에서 저장된 데이타를 디지탈 신호처리장치에서 수행하기 위하여 데이타 읽기 인터럽트(Data Read Interrupt)를 발생시킨 후 상기 버스래치부에 저장된 데이타를 디지탈 신호처리장치의 메모리 블럭에 저장하는 단계(S310b)와, 상기 단계(S300)에서 발생된 인터럽트 변수가 '2'일 경우 상기 단계(S210c)에서 저장된 디지탈 신호처리장치에서 처리된 데이타를 호스트 컴퓨터로 전송하기 위하여 데이타 쓰기 인터럽트(Data Write Interrupt)를 발생시킨 후 이 데이타를 호스트 컴퓨터에 전송하는 단계(S310c)와, 상기 단계(S310a)(S310b)에서 시스템 버스 비지 플래그(System Bus Busy Flag)가 비지(Busy) 상태이면 각각 단계(S310a)(S310b)를 반복하고, 아이들(Idle) 상태이면 종료하는 단계(S320a)와, 상기 단계(S310c)에서 호스트 버스 비지 플래그(Host Bus Busy Flag)가 비지(Busy) 상태이면 단계(S310c)를 반복하고, 아이들(Idle) 상태이면 종료하는 단계(S320c)를 포함하여 이루어지는 데이타 처리루틴을 구비하여 이루어지는 것을 특징으로 하는 자동제어용 디지탈 신호처리장치의 인터페이스 방법.
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