JP2001358217A - 高密度プラズマフッ素化シリコンガラスプロセススタックおよびその製造方法 - Google Patents

高密度プラズマフッ素化シリコンガラスプロセススタックおよびその製造方法

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Kurt G Steiner
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Morgan J Thoma
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Abstract

(57)【要約】 【課題】 フッ素の移動に伴う問題を生じないフッ素化
シリコンガラス（ＦＳＧ）などの低誘電率材料を含む層
間絶縁膜を用いた半導体デバイス、およびそれを製造す
る方法を提供すること。 【解決手段】 本発明は、半導体デバイスおよびその製
造方法を提供する。１つの実施形態では、半導体デバイ
スは、半導体基板上に配置された金属機構を有し、金属
機構は、金属機構を取り囲む誘電体層を有する。半導体
デバイスはまた、シリコンを含み、金属機構上に配置さ
れ、金属機構を誘電体層から分離する障壁層を有する。
したがって、障壁層は、誘電体層の金属機構への拡散を
阻止する傾向がある。他の実施形態は、誘電体層にわた
って配置されたキャップ層およびキャップ層にわたって
配置された金属機構を導入する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に、半導体デ
バイスに関し、特に、半導体基板上の金属機構にわたっ
て配置されたシリコンを多く含む障壁層を有する半導体
デバイスに関する。
【０００２】
【従来の技術】一般に公知のように、現在の半導体技術
は、その構成要素のサイズが絶え間なく減少している。
このサイズの減少には、異なる金属レベルまたは所定の
金属レベルにおける、金属相互接続間の距離の減少が含
まれる。デバイスのサイズの全体的な減少、および現在
の層間絶縁膜材料の使用により、ＲＣ遅延が問題となっ
てきた。ＲＣ遅延問題は、金属相互接続と、用いられる
層間絶縁膜材料との間に発生する意図していない容量結
合の結果発生すると考えられている。
【０００３】したがって、デバイスのサイズの減少に伴
われるＲＣ遅延問題を解決するために、半導体製造工業
は、現在、層間絶縁膜にフッ素化シリコンガラス（ＦＳ
Ｇ）などの低誘電率材料を用いる方向に動いている。Ｆ
ＳＧ層間絶縁膜材料は、ランナ間の容量結合を低減させ
る傾向があり、これは回路のＲＣ遅延を低下させ、より
迅速な集積回路を提供する。しかし、ＦＳＧを従来の集
積回路に集積すると、多数の問題が生じる。
【０００４】１つの問題として、ＦＳＧ誘電体材料内の
フッ素の不安定性が挙げられる。大半のフッ素はゆるく
結合しているか、または全く結合していないが、フッ素
の中には、ＦＳＧ誘電体材料内で結合するものがある。
残念なことに、ゆるく結合したフッ素および結合してい
ないフッ素は、集積回路が大きな温度変化に遭遇すると
移動する傾向がある。このような大きな温度変化は、一
般に、製造プロセス中に発生するが、集積回路を用いて
いる間にも発生し得る。さらに、集積回路内でフッ素が
移動すると、２つの一般的な問題が生じる傾向がある。
【０００５】このような問題の１つは、結合していない
フッ素が、ＦＳＧ層間絶縁膜材料にわたって配置された
一般にチタンを含む金属スタックを攻撃する際に発生す
る。金属スタックがチタンを含む場合、フッ素は、チタ
ンと結合してフッ素化チタンを形成する。このフッ素化
チタンは接着特性が非常に悪い。接着特性が良好でない
ため、チタン金属スタックは、屈曲し、ＦＳＧ誘電体材
料から剥離し、さらなる問題を引き起こす。理論的に
は、異なる材料を含む金属スタックはまた、チタン金属
スタックに関連する問題と同様の問題を生じる。
【０００６】ＦＳＧ誘電体材料内でのフッ素の移動から
発生する他の問題は、フッ素が金属機構と結合する際に
発生する。アルミニウム相互接続は、一般に、半導体デ
バイス内の金属機構として用いられる。フッ素は、アル
ミニウムと結合し、フッ化アルミニウムを形成し、これ
は、アルミニウム相互接続の導電性にマイナスの影響を
与える。従来の集積回路内でフッ素が他の金属と結合す
ると、同じ結果が起こると推測される。
【０００７】現代の半導体技術において現在生じている
他の問題としては、材料の表面を安価かつ正確に平坦化
することが不可能なことが挙げられる。正確な平坦化
は、常に、半導体製造工業において重要であったが、現
在の技術に関連する非常に小さなサブミクロンのデバイ
スサイズの場合にはさらに重要になってきている。周知
のように、このようなサブミクロンの特徴サイズのた
め、その後正確なフォトリソグラフィープロセスを行な
うことは効果的な平坦化を成し遂げる上で重要である。
【０００８】上記のように、現在の半導体技術では、材
料層（通常、ＦＳＧなどの誘電体材料）が半導体ウェハ
上の機構にわたって堆積される。通常、ＦＳＧは、高密
度プラズマプロセスを用いて堆積され、これに関連した
等方性のエッチング成分を有する。この等方性の成分の
影響は、現代の集積回路設計に頻繁に設けられているコ
ンデンサ、インダクタなどの広い機構にわたって非常に
明白である。ゲート構造および相互接続などの他の機構
は、十分に小さいため、等方性の成分は、従来の化学的
／機械的平坦化（ＣＭＰ）プロセスで容易にかつ効果的
に平坦化される小さな突起部のみを残すだけである。し
かし、広い機構は、全く異なる問題を提起する。
【０００９】広い機構は、それが配置されている表面よ
りも高いため、堆積材料の隆起エリアまたは変則部は、
堆積中の等方性エッチング効果のためにこのような機構
の上方に生成される。この問題は、隆起エリアを含む半
導体デバイスの表面が、通常ＣＭＰプロセスを用いて平
坦化される際に発生する。一般に、主に高いエリアを含
む領域は、最も低いエリアを含む領域よりも研磨が遅
い。この研磨速度の差によって、チップにわたって材料
厚さの不均一が発生する傾向があり、次いで、精度、デ
バイス性能およびデバイス収量に影響を与え得る。さら
に、異なるタイプの集積回路間のパターン密度の差によ
り、研磨速度は変化し、製造はさらに困難でコストのか
かるものとなり得る。
【００１０】従来、半導体製造工業は、ＣＭＰ中のパタ
ーン密度効果を最小にするために、いくつかの方法を開
発してきた。その１つの方法は、押圧、キャリア速度、
および研磨パッド堅さなどの様々なＣＭＰプロセスの変
数を変更することであった。様々なＣＭＰプロセスの変
数を変更することは助けになりそうであるが、残念なこ
とに、これらの変数が変化すると、ダイとウェハにわた
る均一性との間にトレードオフが起こる。さらに、変数
を変更しても研磨速度には影響はない。試みられている
他の方法は、パターン密度を一様にするために「ダミ
ー」金属機構を堆積することであった。しかし、その影
響は、回路のレイアウトの詳細および用いられる誘電体
材料の堆積プロファイルに依存する。さらに、「ダミ
ー」技術は、時間がかかり、コストが高くつく傾向があ
る。
【００１１】
【発明が解決しようとする課題】したがって、当該技術
分野で必要とされているのは、温度が大きく変化してい
る間の結合していないフッ素の移動に伴われる問題を生
じないフッ素化シリコンガラス（ＦＳＧ）などの低誘電
率材料を含む層間絶縁膜を用いた半導体デバイスであ
る。また、当該技術分野では、研磨速度の差および従来
の研磨技術に伴われるような他の研磨問題を生じない平
坦化プロセスが必要とされている。
【００１２】
【課題を解決するための手段】上記の従来技術の欠点に
対処するため、本発明は、金属機構を含む半導体デバイ
スおよびその製造方法を提供する。有利な実施形態で
は、半導体デバイスは、金属機構にわたって堆積される
誘電体層を有する。誘電体層は、金属機構に拡散し得る
材料を含む。この拡散を防止するため、半導体デバイス
は、金属機構を誘電体層から分離する、金属機構上に配
置されたシリコンを多く含む障壁層を有する。障壁層
は、誘電体層の材料が金属機構に拡散するのを阻止す
る。他の実施形態は、誘電体層にわたって配置されるキ
ャップ層およびキャップ層にわたって配置される金属機
構を導入する。１つの例示的な実施形態では、障壁層、
誘電体層、およびキャップ層は、単一の堆積チャンバ内
で現場堆積される。
【００１３】したがって、１つの態様では、本発明は、
半導体デバイスの金属機構にわたって配置される障壁層
を有する半導体デバイスを提供する。障壁層は、集積回
路に伴われるＲＣ遅延を低減させるため、フッ素化誘電
体材料などの低誘電率（ｋ）材料の使用を可能にする。
【００１４】本発明の他の態様では、障壁層は、シリコ
ンを多く含む酸化物であり、誘電体層は、フッ素化シリ
コンガラス（ＦＳＧ）などの低誘電率を有する誘電体層
である。障壁層および誘電体層は、アルゴン、酸素、お
よびシランガスの存在下で形成され得る。
【００１５】キャップ層は、障壁層と同様の材料を含
み、誘電体層がキャップ層の上方の金属機構に拡散する
のを阻止する。有利な実施形態では、キャップ層は、シ
リコンを多く含む酸化物を含む。さらに、他の実施形態
では、キャップ層は、アルゴン、酸素、およびシランガ
スの存在下で形成され得る。
【００１６】他の態様では、金属機構は、アルミニウム
を含む金属線である。さらに、他の態様では、複数の金
属機構は、半導体基板上に配置され、障壁層は、複数の
金属機構のそれぞれを誘電体層から分離し得る。しか
し、当業者には言うまでもなく、金属線は他の同様の材
料を含み得る。
【００１７】他の実施形態では、本発明は、集積回路を
有する。他の実施形態では、集積回路は、トランジス
タ、および相互接続として作用し、トランジスタを電気
的に接続して集積回路を形成する金属機構を有し得る。
【００１８】また、基板に配置された機構にわたって設
けられる層間膜を平坦化する方法も本発明に含まれる。
１つの実施形態では、この方法は、機構にわたって誘電
体層を堆積することを含み、堆積方法は、広い機構以外
の部分には変則部を形成しない等方性エッチング成分を
有する。他の実施形態では、誘電体層は、高密度プラズ
マプロセスを用いて堆積されるフッ素化ケイ酸塩ガラス
であり得る。この方法はさらに、フォトレジストをパタ
ーン化し、変則部の実質的な部分を露出させ、露出部を
エッチングし、変則部の残物を残し、通常従来のＣＭＰ
プロセスを用いて平坦化して、実質的に平坦な表面を残
すことを含む。
【００１９】他の例示的な実施形態では、半導体デバイ
スの基板上に設けられた金属機構を有する半導体デバイ
スが提供される。この半導体デバイスは、（１）金属機
構の上方に配置され、金属機構に拡散することが可能な
フッ素を含み得る誘電体層と、（２）金属機構と誘電体
層との間に配置されたシリコンを多く含む障壁層と、
（３）誘電体層にわたって配置されたキャップ層と、
（４）キャップ層にわたって配置された金属層とを有
し、キャップ層は、フッ素が金属層に拡散するのを阻止
する。さらに、他の態様では、障壁層、誘電体層、およ
びキャップ層は、高密度プラズマによって現場形成され
得る。
【００２０】上記は、当業者が以下に示す本発明の詳細
な説明をより良好に理解し得るように、本発明の好まし
い特徴およびその他の特徴の概略をむしろ広い範囲で示
している。本発明の請求の範囲の主題を構成する本発明
のさらなる特徴については、以下に記載する。言うまで
もなく、当業者であれば、本発明の同じ目的を達成する
ために、他の構造を設計または変更するための基礎とし
て、開示の概念および特定の実施形態を容易に用いるこ
とができる。当業者にはまた、このような等価な構造
が、その最も広い形式で、本発明の趣旨および範囲から
逸脱しないことを理解されたい。
【００２１】本発明をさらに完全に理解するため、添付
の図面と共に以下の説明を参照する。
【００２２】
【発明の実施の形態】まず、図１を参照する。図１は、
製造の中間段階における半導体デバイス１００の断面図
である。図１はまた、半導体基板１２０上に配置された
金属機構１１０を示す。金属機構１１０は、半導体デバ
イス１００内で異なる活性デバイスを接続する金属線で
あるアルミニウムを含み得る。一般に、これらの金属機
構１１０はまた、従来の方法で形成されたチタン／窒化
チタン（Ｔｉ／ＴｉＮ）層１１０ａ、１１０ｂを有し得
る。半導体ウェハ基板１２０は、ウェハ自体またはウェ
ハの上方に配置された基板を含む、半導体デバイス１０
０内に配置された任意の基板であり得る。半導体デバイ
ス１００は、３つの金属機構１１０に限定されず、単一
の金属機構１１０またはさらなる複数の金属機構１１０
が半導体デバイス１００を形成し得ることにも留意され
たい。
【００２３】金属機構１１０にわたって障壁層１３０が
形成されている。障壁層１３０は、有利な実施形態で
は、シリコンを多く含む酸化物を含む。障壁層１３０
は、従来の方法で誘導結合された高密度プラズマ（ＨＤ
Ｐ）プロセスを用いて堆積され得る。簡単に図２を参照
する。図２は、従来の低圧力誘導結合されたＨＤＰ化学
気相成長（ＣＶＤ）反応器２００の概略図である。ＨＤ
Ｐ ＣＶＤ反応器２００は通常、チャンバ２１０、誘導
コイル２２０、上部無線周波数（ＲＦ）電源２３０、側
部ＲＦ電源２４０、および底部ＲＦ電源２５０を有す
る。
【００２４】図２を参照しながら図１に戻る。障壁層１
３０を形成するために、半導体デバイス１００は、通
常、ＨＤＰ ＣＶＤ反応器２００のチャンバ２１０内に
配置されている。次に、アルゴン、酸素およびシリコン
ガスの混合物を半導体デバイス１００の表面にわたって
流しながら、約１５００ワットの電力が上部電源２３０
に印加され、約２５００ワットの電力が側部電源２４０
に印加される。さらに、制限された量の電力は、低部電
源２５０に印加され、ＨＤＰプロセスがすでに開始され
た後、金属機構１１０間の間隙を埋めるのを助ける。し
かし、低部電源の印加が早すぎると、金属機構１１０の
角がえぐられ、ショートを起こし得る。障壁層１３０を
形成するために通常用いられるガスはシラン（Ｓｉ
Ｈ4）であるが、他のガスを用いてもよい。好ましくは
約５０ｎｍの厚さおよび約１．５１の屈折率を有する障
壁層１３０となる。当業者には言うまでもなく、各変更
がデバイスの設計と整合している限り、他の堆積プロセ
スを用い、堆積パラメータを変更し、厚さを変更するこ
とが可能である。
【００２５】図２を参照しながら図３Ａを参照する。図
３は、金属機構１１０および障壁層１３０にわたって実
質的に平坦な誘電体層３１０ａを堆積させた後の図１に
示す半導体デバイス１００を示す。障壁層１３０と同様
に、誘電体層３１０ａは、通常、ＨＤＰプロセスを用い
て堆積される。好ましくは、誘電体層３１０ａは、フッ
素化シリコンガラス（ＦＳＧ）などの低誘電率（ｋ）層
であり、約６００ｎｍの厚さおよび約１．４４の屈折率
を有するように堆積される。低Ｋは、通常、約４．０未
満の誘電率を有する材料のことを指す。半導体デバイス
１００がＨＤＰＣＶＤ反応器チャンバ２１０内に配置さ
れた後、約１２００ワットの電力が上部電源２３０、約
３０００ワットの電力が側部電源２４０、および約２４
００ワットの電力が低部電源２５０に印加される。これ
はすべて、アルゴン、酸素およびシランの混合物を半導
体デバイス１００の表面にわたって流している間に成し
遂げられる。誘電体層３１０ａを形成するために通常用
いられるガスの混合物は、ＳｉＨ4およびＳｉＦ4であ
る。
【００２６】理想的には、誘電体層３１０ａは、機構１
１０にわたって配置される誘電体層３１０ａ内に変則部
を有さない実質的に平坦な表面を提供する技術を用いて
堆積される。しかし、ＨＤＰプロセスは、図３Ｂに示す
ように、誘電体層３１０ｂ内に変則部３２０を引き起こ
す傾向がある。ＨＤＰプロセスに伴われる等方性のエッ
チング成分のために、変則部３２０は、小さな機構３１
５には形成されないようにされる。しかし、変則部３２
０は、広い機構１１０にわたって形成される。変則部３
２０の幅は、通常、変則部３２０が配置される広い機構
１１０の幅よりも小さい。広い機構は、一般に、実質的
な変則部を引き起こすのに十分な幅を有する機構であ
り、即ち、本発明に含まれるプロセスを用いずに、ＣＭ
Ｐ後に平坦でない表面となる機構のことである。このよ
うな機構の例示的な幅としては、約５０００ｎｍよりも
大きい幅が挙げられる。しかし、実質的に平坦な表面を
成し遂げるためにここに記載するプロセスを必要とし変
則部を引き起こすさらに小さな幅もまた、本発明の範囲
に入り得る。
【００２７】対称的に、図３Ｂに示す特徴部３１５など
の小さな機構は、ＨＤＰプロセス後に変則部を残さない
か、または小さな突起部もしくは角などの小さな鋭い機
構のみを残す機構のことである。このような小さな機構
３１５は、通常、高いアスペクト比を有するため、これ
らは、所望の程度の平坦さに影響を与えず、さらなるエ
ッチングを必要とせずに、従来のＣＭＰプロセスによっ
て簡単に除去される。したがって、ここで提供する次の
パターン化およびエッチングプロセスは、実質的に平坦
な表面を成し遂げるのには実用的でないかまたは必要な
い。実質的に平坦な表面とは、次のフォトリソグラフィ
ープロセスが設計仕様内で正確に機構を形成するように
行なわれ得る表面のことであることに留意されたい。
【００２８】図３Ｃを参照する。図３Ｃは、フォトレジ
スト材料３３０の堆積を示す。フォトレジスト材料３３
０は、変則部３２０の実質的な部分３４０を露出するよ
うにパターン化されている。通常、フォトレジストを露
出させるために、変則部３２０の幅よりも小さい幅を有
する開口部をもつマスクが用いられる。次に、露出部３
４０は、従来のエッチングにかけられる。変則部３２０
の露出部３４０を除去するために、例えば、プラズマエ
ッチング、反応性イオンエッチング、または他の同様の
エッチングが用いられ得る。好ましい実施形態では、エ
ッチングは、約７５％と約９９％の間の変則部３２０を
除去し、誘電体層３１０ｂのフィールドレベル３５０ま
でエッチングする。
【００２９】エッチング後、図３Ｄに示すように、変則
部３６０の残物が形成される。残物３６０は、好ましく
は、高いアスペクト比を有する角または突起部である。
例示的な実施形態では、残物は、約１０００ｎｍ未満の
幅を有する。次に、誘電体層３１０ｂは平坦化される。
高いアスペクト比のために、残物３６０は容易に除去さ
れ、従来の化学的機械的平坦化（ＣＭＰ）プロセスを用
いて実質的に平坦な表面が提供される。したがって、平
坦化は、研磨速度差および従来の平坦化プロセスに伴わ
れる他の研磨問題を少なくとも実質的に低減させなが
ら、必要に応じて、成し遂げられる。
【００３０】誘電体層３１０ａまたは３１０ｂを堆積さ
せ、必要に応じて変則部３２０（図３Ｂ）を除去した
後、図４に示すように、キャップ層４１０が誘電体層３
１０ａにわたって堆積され得る。有利な実施形態では、
キャップ層４１０は、シリコンを多く含む酸化物など
の、障壁層１３０内に見出されるのと同様の材料を含
む。障壁層１３０および誘電体層３１０ａ、３１０ｂの
堆積と同様に、キャップ層４１０は、一般に、ＨＤＰプ
ロセスを用いて堆積される。さらに、キャップ層４１０
は、好ましくは、約４００ｎｍの厚さおよび約１．５１
の屈折率を有するように堆積される。キャップ層４１０
は、好ましくは、アルゴン、酸素およびシランガスの混
合物を半導体デバイス１００にわたって流しながら、１
５００ワットの電力を上部電源２３０に、２５００ワッ
トの電力を側部電源２４０に印加することによって堆積
される。ＨＤＰプロセスは、使用され得る堆積プロセス
には限定されない。例えば、他の従来のＣＶＤおよびＰ
ＶＤプロセスを用いてもよい。しかし、他の非等角堆積
プロセスを用いると、半導体デバイスを完成する前に、
キャップ層４１０の標準的な化学的機械的平坦化（ＣＭ
Ｐ）が必要となり得る。
【００３１】障壁層１３０、誘電体層３１０、およびキ
ャップ層４１０は高密度プラズマで堆積され得るため、
これら３つの層はすべて、同じ堆積チャンバ内で現場堆
積され得る。現場堆積は、通常、部分的に完成した半導
体デバイス１００（図１）をＨＤＰ ＣＶＤ反応器チャ
ンバ２１０内に配置し、印加される無線周波数（ＲＦ）
の量、電力が印加される位置、ガス混合物、温度などを
変化させることによって成し遂げられ、図４に示す半導
体デバイスが得られる。さらに、現場で層１３０、３１
０、４１０を形成することは、上記のように、下部に存
在する機構が約５０００ｎｍ未満の幅、またはＨＤＰプ
ロセスがＣＭＰ除去を必要とする変則部を形成しないよ
うな幅を有する場合に特に有利である。機構の幅が上述
したパラメータ内に入る場合、ＨＤＰプロセスの等方性
エッチング成分は、中間平坦化工程の必要性を実質的に
排除する。単一の処理工程における障壁層１３０、誘電
体層３１０およびキャップ層４１０の現場堆積は、特に
望ましい。なぜなら、経済的であり、処理工程が減少す
るからである。したがって、単一の工程の現場プロセス
は、本発明にさらなる利益を提供し得る。
【００３２】図５を参照する。図５は、従来の方法で第
２の金属機構５１０およびＴｉ／ＴｉＮ層５１０ａを堆
積させた後の完成した半導体デバイス５００を示す。完
成した半導体デバイス５００はまた、半導体基板５３０
上に配置されたＴｉ／ＴｉＮ層５２０ａ、５２０ｂを備
えた金属機構５２０、および金属機構５２０上に配置さ
れた障壁層５４０を有する。誘電体層５５０およびキャ
ップ層５６０は、障壁層５４０にわたって配置されてい
る。図示するように、障壁層５４０は金属機構５２０を
誘電体層５５０から分離し、誘電体層５５０から金属機
構５２０の少なくとも一部にフッ素が拡散するのを阻止
する。同様に、キャップ層５６０は、誘電体層５５０の
フッ素などの材料が第２の金属機構５１０およびＴｉ／
ＴｉＮ層５１０ａ、５１０ｂに拡散するのを阻止する。
【００３３】図６を簡単に参照する。図６は、本発明の
原理に従って製造され得る従来の集積回路６００の断面
図である。集積回路６００は、ＣＭＯＳデバイス、Ｂｉ
ＣＭＯＳデバイス、バイポーラデバイス、フラッシュＥ
ＰＲＯＭＳを含むＥＥＰＲＯＭデバイス、または他の任
意のタイプの同様のデバイスを有し得る。また図６は、
トランジスタ６１０、金属機構５２０、障壁層５４０、
キャップ層５６０、第２の金属機構５１０、および誘電
体層５５０を含む従来の集積回路６００の構成要素を示
す。金属機構５２０は、相互接続構造６２０と共に、ト
ランジスタ６１０を電気的に接続して集積回路６００を
なす相互接続システムの一部を形成する。また、図６
は、基板６３０にわたって配置される、従来の方法で形
成されたタブ６２３、６２５、ソース領域６３３、およ
びドレイン領域６３５を示す。
【００３４】本発明を詳細に記載したが、当業者には、
本発明の趣旨および範囲から逸脱せずに、最も広い形式
で、様々な変更、置換および改変が可能であることを理
解されたい。
【００３５】
【発明の効果】本発明によれば、本発明によると、温度
が大きく変化している間の結合していないフッ素の移動
に伴う問題を生じないフッ素化シリコンガラス（ＦＳ
Ｇ）などの低誘電率材料を含む層間絶縁膜を用いた半導
体デバイス、および研磨速度の差および従来の研磨技術
に伴われるような他の研磨問題を生じない平坦化プロセ
スを用いてその半導体デバイスを製造する方法が提供さ
れる。
【図面の簡単な説明】
【図１】 半導体基板にわたって形成される障壁層を含
む、製造の中間段階における半導体デバイスの断面図で
ある。
【図２】 低圧力誘導結合されたＨＤＰ化学気相成長
（ＣＶＤ）反応器の概略図である。
【図３Ａ】 金属機構および障壁層にわたって実質的に
平坦な誘電体層を堆積した後の図１に示す半導体デバイ
スを示す図である。
【図３Ｂ】 金属機構にわたって変則部を有する誘電体
層を堆積した後の図１に示す半導体デバイスを示す図で
ある。
【図３Ｃ】 フォトレジスト材料を堆積およびパターン
化した後の図３Ｂに示す半導体デバイスを示す図であ
る。
【図３Ｄ】 約７５％と約９９％の間の残物を除去し、
角状の残物を残した後の図３Ｃに示す半導体デバイスを
示す図である。
【図４】 誘電体層にわたってキャップ層を堆積した後
の図３Ａから図３Ｄに示す半導体デバイスを示す図であ
る。
【図５】 第２の金属機構を従来の方法で堆積した後の
完成した半導体デバイスを示す図である。
【図６】 本発明の原理に従って製造され得る従来の集
積回路の断面図である。
【符号の説明】
１００ 半導体デバイス １１０ 金属機構 １１０ａ、１１０ｂ チタン／窒化チタン（Ｔｉ／Ｔｉ
Ｎ）層 １２０ 半導体基板 １３０ 障壁層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スチーヴン エー．ライトル アメリカ合衆国 32835 フロリダ，オー ランド，キャニオン レイク サークル 7972 (72)発明者 フイリ シャオ アメリカ合衆国 32835 フロリダ，オー ランド，ロバート トレント ジョーンズ ドライヴ 2632，アパートメント 126 (72)発明者 マリー デー．ロビー アメリカ合衆国 32836 フロリダ，オー ランド，エメラルド ウッズ アヴェニュ ー 10431 (72)発明者 カート ジー．ステイナー アメリカ合衆国 32836 フロリダ，オー ランド，スタンドストーン ドライヴ 7603 (72)発明者 モーガン ジェー．トーマ アメリカ合衆国 32836 フロリダ，オー ランド，エルスメアー 8701 (72)発明者 ダニエル ジェー．ヴィッカベージ アメリカ合衆国 32787 フロリダ，ウイ ンター ガーデン，ウインドストーン ス トリート 12107 (72)発明者 スーザン シー．ヴィッカベージ アメリカ合衆国 32836 フロリダ，オー ランド，ポートバリー ドライヴ 9525 Ｆターム(参考） 5F033 HH08 HH18 HH33 MM08 MM13 QQ09 QQ12 QQ13 QQ48 QQ98 RR04 RR11 SS02 SS07 SS11 SS15 TT02 VV16 VV17 WW02 XX01 XX04 XX18 XX24 XX33 5F058 BA09 BD02 BD04 BF07 BH20 BJ02

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 半導体デバイスの基板上に配置された金
    属機構を有する半導体デバイスであって、 金属機構にわたって配置され、前記金属機構に拡散する
    ことが可能な材料を含む誘電体層と、 前記金属機構と前記誘電体層との間に配置されたシリコ
    ンを多く含む障壁層とを有する半導体デバイス。
  2. 【請求項２】 前記シリコンを多く含む障壁層は、前記
    金属機構を前記誘電体層から分離し、前記金属機構への
    前記材料の拡散を阻止する請求項１に記載の半導体デバ
    イス。
  3. 【請求項３】 前記誘電体層にわたって配置されたキャ
    ップ層と、前記キャップ層にわたって配置された金属機
    構とをさらに有し、前記キャップ層は、前記キャップ層
    にわたって配置された前記金属機構に前記材料が拡散す
    るのを阻止する請求項１に記載の半導体デバイス。
  4. 【請求項４】 前記キャップ層はシリコンを多く含む酸
    化物を含む請求項３に記載の半導体デバイス。
  5. 【請求項５】 前記障壁層は、シリコンを多く含む酸化
    物であり、前記誘電体層は、低誘電率を有する誘電体層
    である請求項１に記載の半導体デバイス。
  6. 【請求項６】 低誘電率を有する前記誘電体層は、フッ
    素化シリコンガラスである請求項５に記載の半導体デバ
    イス。
  7. 【請求項７】 前記障壁層は、約５０ｎｍの厚さを有す
    る請求項１に記載の半導体デバイス。
  8. 【請求項８】 前記半導体基板上に配置された複数の金
    属機構をさらに有し、前記障壁層は、前記複数の金属機
    構のそれぞれを前記誘電体層から分離する請求項１に記
    載の半導体デバイス。
  9. 【請求項９】 前記半導体デバイスは集積回路である請
    求項８に記載の半導体デバイス。
  10. 【請求項１０】 トランジスタをさらに有し、前記金属
    機構は、前記トランジスタを電気的に接続して集積回路
    を形成する相互接続システムの一部を形成する請求項９
    に記載の半導体デバイス。
  11. 【請求項１１】 半導体基板上に配置された金属機構を
    有する半導体デバイスを形成する方法であって、 シリコンを多く含む障壁層を金属機構にわたって形成す
    る工程と、 誘電体層を前記金属機構および前記障壁層にわたって形
    成する工程とを含む方法。
  12. 【請求項１２】 前記障壁層を形成する工程は、高密度
    プラズマプロセスを用いてシリコンを多く含む酸化物を
    形成することを含む請求項１１に記載の方法。
  13. 【請求項１３】 キャップ層を前記誘電体層にわたって
    形成する工程と、金属機構を前記キャップ層にわたって
    形成する工程とをさらに含み、前記キャップ層は、前記
    キャップ層にわたって配置された前記金属機構に前記誘
    電体層の材料が拡散するのを阻止する請求項１１に記載
    の方法。
  14. 【請求項１４】 前記キャップ層を形成する工程は、高
    密度プラズマプロセスを用いてシリコンを多く含む酸化
    物層を形成することを含む請求項１３に記載の方法。
  15. 【請求項１５】 前記誘電体層を形成する工程は、高密
    度プラズマプロセスを用いてフッ素化シリコンガラス層
    を形成することを含む請求項１１に記載の方法。
  16. 【請求項１６】 前記障壁層を形成する工程は、障壁層
    を約５０ｎｍの厚さに形成することを含む請求項１１に
    記載の方法。
  17. 【請求項１７】 前記半導体基板上に配置された複数の
    金属機構を形成することをさらに含み、前記障壁層を形
    成する工程は、前記障壁層を前記複数の金属機構のそれ
    ぞれにわたって形成し、前記複数の金属機構のそれぞれ
    を前記誘電体層から分離することを含む請求項１１に記
    載の方法。
  18. 【請求項１８】 集積回路を形成する工程をさらに含む
    請求項１１に記載の方法。
  19. 【請求項１９】 トランジスタを形成する工程をさらに
    含み、前記複数の金属機構を形成する工程は、前記トラ
    ンジスタを電気的に接続し、集積回路を形成する相互接
    続システムの一部を形成することを含む請求項１８に記
    載の方法。
  20. 【請求項２０】 前記シリコンを多く含む障壁層を形成
    する工程は、前記金属機構を前記誘電体層から分離し、
    前記金属機構に前記誘電体層の材料が拡散するのを阻止
    するシリコンを多く含む障壁層を形成することを含む請
    求項１１に記載の方法。
  21. 【請求項２１】 半導体基板上に配置された機構にわた
    って配置された層間膜（インターレベル層）を平坦化す
    る方法であって、 誘電体層を機構にわたって堆積させる工程であって、前
    記堆積は、前記機構にわたっておよび前記誘電体層の表
    面に変則部を形成する等方性エッチング成分を有する工
    程と、 前記誘電体層にわたってフォトレジストをパターン化
    し、前記変則部の実質的な部分を露出させる工程と、 前記露出部をエッチングし、前記変則部の残物を残す工
    程と、 前記誘電体層を実質的に平坦な表面に平坦化する工程と
    を含む方法。
  22. 【請求項２２】 集積回路を製造する方法であって、 半導体基板上に機構を形成する工程と、 変則部を有する層間膜を平坦化する工程であって、 誘電体層を前記特徴にわたって堆積させる工程であっ
    て、前記堆積は、前記機構にわたっておよび前記誘電体
    層の表面に変則部を形成する等方性エッチング成分を有
    する工程と、 フォトレジストをパターン化し、前記変則部の実質的な
    部分を露出させる工程と、 前記露出部をエッチングし、前記変則部の残物を残す工
    程と、 前記層間膜を実質的に平坦な表面に平坦化する工程とを
    含む工程と、 前記誘電体層内に配置された相互接続構造を形成し、前
    記機構を相互接続し、動作集積回路を形成する工程とを
    含む方法。
  23. 【請求項２３】 半導体デバイスの基板上に配置された
    金属機構を有する半導体デバイスであって、 金属機構にわたって配置され、前記金属機構に拡散する
    ことが可能なフッ素を含む誘電体層と、 前記金属機構と前記誘電体層との間に配置されたシリコ
    ンを多く含む障壁層と、 前記誘電体層にわたって配置されたキャップ層と、 前記キャップ層にわたって配置された金属層とを有し、
    前記キャップ層は、前記金属層への前記フッ素の拡散を
    阻止する半導体デバイス。
  24. 【請求項２４】 半導体基板上に配置された金属機構を
    有する半導体デバイスを形成する方法であって、 シリコンを多く含む障壁層を金属機構にわたって形成す
    る工程と、 フッ素を含む誘電体層を前記金属機構および前記障壁層
    にわたって形成する工程であって、前記シリコンを多く
    含む障壁層は、前記シリコンを多く含む障壁層が配置さ
    れた金属機構に前記フッ素が拡散するのを防止する工程
    と、 前記誘電体層にわたってキャップ層を形成する工程であ
    って、前記シリコンを多く含む障壁層、前記誘電体層、
    および前記キャップ層は、高密度プラズマを用いて現場
    形成される工程とを含む方法。
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