JP2001356831A - Voltage reference circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、アナログ信号処理
ＬＳＩ等において、温度変動及び電源電圧変動に依存せ
ず一定のリファレンス電圧を供給するためのボルテージ
リファレンス回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a voltage reference circuit for supplying a constant reference voltage independent of temperature fluctuations and power supply voltage fluctuations in an analog signal processing LSI or the like.
【０００２】[0002]
【従来の技術】この種のボルテージリファレンス回路と
しては、先に本願出願人によって特願平１１−０９９８
７４号として提案されたものがある。この特願平１１−
０９９８７４号に記載のボルテージリファレンス回路を
図６に示す。図６におけるＭＰ１，ＭＮ２はそれぞれＰ
ｃｈＭＯＳトランジスタ及びＮｃｈＭＯＳトランジスタ
であり、この２つのトランジスタＭＰ１，ＭＮ２はチャ
ネル不純物の導電型及び濃度が等しく、かつゲートポリ
電極の不純物の導電型が正反対である。2. Description of the Related Art A voltage reference circuit of this type has been disclosed by the present applicant in Japanese Patent Application No. Hei 11-0998.
No. 74 has been proposed. This Japanese Patent Application No. 11-
FIG. 6 shows a voltage reference circuit described in Japanese Patent Application No. 099874. MP1 and MN2 in FIG.
These two transistors are a chMOS transistor and an NchMOS transistor. The two transistors MP1 and MN2 have the same conductivity type and the same concentration of the channel impurity, and the opposite conductivity types of the impurity of the gate poly electrode.
【０００３】図７(a) はＳＯＩ技術を用いた場合のトラ
ンジスタＭＰ１、(b) はＭＮ２の構造を示す。ＳＯＩ技
術では本発明に使用されるチャネル不純物の導電型及び
濃度が等しいＰｃｈＭＯＳトランジスタ及びＮｃｈＭＯ
Ｓトランジスタの製造が容易に実現できる。FIG. 7A shows the structure of a transistor MP1 when the SOI technology is used, and FIG. 7B shows the structure of an MN2 transistor. In the SOI technology, a PchMOS transistor and an NchMO transistor having the same conductivity type and the same concentration of the channel impurity used in the present invention are used.
The manufacture of the S transistor can be easily realized.
【０００４】図６の回路の他の要素は、トランジスタ構
造がお互いに等しいトランジスタＭＮ３とＭＮ４，およ
び演算増幅器ＯＰ１であり、トランジスタＭＰ１および
ＭＮ２それぞれに同じ電流値の電流を供給する電流供給
回路を構成している。このボルテージリファレンス回路
では、トランジスタＭＰ１のソース電極とＭＮ２のゲー
ト電極を接続し、トランジスタＭＰ１のドレイン電極と
トランジスタＭＮ２のソース電極を接続し、２つのトラ
ンジスタＭＰ１，ＭＮ２に大きさの等しい電流を供給す
る電流供給回路を接続している。The other elements of the circuit shown in FIG. 6 are transistors MN3 and MN4 having the same transistor structure and an operational amplifier OP1, and constitute a current supply circuit for supplying currents of the same current value to transistors MP1 and MN2, respectively. are doing. In this voltage reference circuit, the source electrode of the transistor MP1 is connected to the gate electrode of the transistor MN2, the drain electrode of the transistor MP1 is connected to the source electrode of the transistor MN2, and a current having the same magnitude is supplied to the two transistors MP1 and MN2. The current supply circuit is connected.
【０００５】このとき２つのトランジスタＭＰ１，ＭＮ
２の利得定数が等しくなるように設計することでリファ
レンス電圧ＶＲＥＦはトランジスタＭＰ１とＭＮ２の閾
値電圧の和となり、電源電圧および温度特性が良好なリ
ファレンス電圧が得られる。At this time, the two transistors MP1 and MN
The reference voltage V REF becomes the sum of the threshold voltages of the transistors MP1 and MN2 by designing the gain constants of the two to be equal, and a reference voltage with excellent power supply voltage and temperature characteristics can be obtained.
【０００６】図８は、上述の図６に示した電流供給回路
の構成要素である演算増幅器ＯＰ１の回路図であり、演
算増幅器ＯＰ１はフィードバックループ上で使用されて
いる。図において、ＭＰ１１，ＭＰ１２，ＭＰ１３はＰ
ｃｈトランジスタ、ＭＮ１１，ＭＮ１２，ＭＮ２０，Ｍ
Ｎ２１，ＭＮ２２はＮｃｈトランジスタであり、Ｉｃは
定電流源、ＶＤＤは電源電圧である。このとき抵抗Ｒｃ
及び容量Ｃｃにより位相補償をおこなうことでフィード
バックループによる発振を防いでいる。FIG. 8 is a circuit diagram of an operational amplifier OP1 which is a component of the current supply circuit shown in FIG. 6, and the operational amplifier OP1 is used on a feedback loop. In the figure, MP11, MP12 and MP13 are P
ch transistor, MN11, MN12, MN20, M
N21 and MN22 are Nch transistors, Ic is a constant current source, and VDD is a power supply voltage. At this time, the resistance Rc
By performing phase compensation using the capacitor Cc, oscillation caused by a feedback loop is prevented.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら従来技術
では、図６に示したようにトランジスタＭＮ２は定電流
源回路を負荷にしており、ＭＮ２のゲート入力に対する
電圧利得が非常に大きい。このため、フィードバックル
ープの位相補償が不完全になり、発振する可能性があっ
た。However, in the prior art, as shown in FIG. 6, the transistor MN2 is loaded with a constant current source circuit, and the voltage gain with respect to the gate input of MN2 is very large. For this reason, the phase compensation of the feedback loop becomes incomplete, and oscillation may occur.
【０００８】本発明は以上のような点に鑑みてなされた
ものであり、その目的は、フィードバックループの回路
構成を改良することで発振しない安定したボルテージリ
ファレンス回路を提供することである。The present invention has been made in view of the above points, and an object of the present invention is to provide a stable voltage reference circuit that does not oscillate by improving the circuit configuration of a feedback loop.
【０００９】[0009]
【課題を解決するための手段】本発明では上記課題を解
決するために、フィードバックループに演算増幅器ＯＰ
１ではなく差動アンプＡＭＰ１を用い、位相補償用の抵
抗Ｒｃ及び容量ＣｃをトランジスタＭＮ２のゲート／ド
レイン間に挿入している。According to the present invention, in order to solve the above-mentioned problems, an operational amplifier OP is provided in a feedback loop.
1, a differential amplifier AMP1 is used, and a resistor Rc and a capacitor Cc for phase compensation are inserted between the gate and the drain of the transistor MN2.
【００１０】また、フィードバックに演算増幅器ＯＰ１
を用いる場合には、トランジスタＭＰ１のソースとトラ
ンジスタＭＮ２のゲート間の接続を切り、ＭＮ２のゲー
ト／ドレイン間を短絡することでＭＮ２による電圧利得
の無い構成にしてフィードバックによる発振を防いでい
る。An operational amplifier OP1 is provided as feedback.
Is used, the connection between the source of the transistor MP1 and the gate of the transistor MN2 is cut off, and the gate and the drain of the transistor MN2 are short-circuited to prevent the voltage gain due to the MN2, thereby preventing oscillation due to feedback.
【００１１】[0011]
【発明の実施の形態】上記課題を解決するために、第１
の発明のボルテージリファレンス回路は、第１のトラン
ジスタＭＰ１と、第１のトランジスタＭＰ１とチャネル
不純物の導電型が等しく、かつ第１のトランジスタＭＰ
１とゲートポリ電極の不純物の導電型が正反対であり、
かつ第１のトランジスタＭＰ１と反対の導電型をもつ第
２のトランジスタＭＮ２と、第１のトランジスタＭＰ１
のソース電極及び第２のトランジスタＭＮ２のドレイン
電極に接続される差動アンプＡＭＰ１と、第１のトラン
ジスタＭＰ１と反対の導電型をもち、トランジスタ構造
が互いに等しい第３，第４のトランジスタＭＮ３，ＭＮ
４と電源電圧ＶＤＤとから構成され、第１のトランジス
タＭＰ１及び第２のトランジスタＭＮ２にそれぞれに同
じ電流値の電流を供給する電流供給回路と、位相補償用
の抵抗Ｒｃ及び容量Ｃｃとを具備し、第１のトランジス
タＭＰ１のソース電極と第２のトランジスタＭＮ２のゲ
ート電極が接続され、第１のトランジスタＭＰ１のドレ
イン電極と第２のトランジスタＭＮ２のソース電極が接
続され、第２のトランジスタＭＮ２のゲート／ドレイン
間が抵抗Ｒｃ及び容量Ｃｃを通して接続され、第１のト
ランジスタＭＰ１のゲート電極からのリファレンス電圧
ＶＲＥＦを出力として取り出すことに特徴を有してい
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS In order to solve the above-mentioned problems, first,
In the voltage reference circuit according to the invention, the first transistor MP1 and the first transistor MP1 have the same conductivity type as that of the channel impurity and have the first transistor MP1.
1 and the conductivity type of the impurities of the gate poly electrode are exactly opposite,
A second transistor MN2 having a conductivity type opposite to that of the first transistor MP1, and a first transistor MP1
And a third and fourth transistor MN3, MN3 having a conductivity type opposite to that of the first transistor MP1 and having the same transistor structure as the differential amplifier AMP1 connected to the source electrode of the second transistor MN2 and the drain electrode of the second transistor MN2.
4 and a power supply voltage V DD , a current supply circuit for supplying currents of the same current value to the first transistor MP1 and the second transistor MN2, respectively, and a phase compensation resistor Rc and a capacitor Cc. Then, the source electrode of the first transistor MP1 is connected to the gate electrode of the second transistor MN2, the drain electrode of the first transistor MP1 is connected to the source electrode of the second transistor MN2, and the second transistor MN2 is connected. The gate / drain is connected through a resistor Rc and a capacitor Cc, and is characterized in that a reference voltage VREF from the gate electrode of the first transistor MP1 is taken out as an output.
【００１２】また、第２の発明のボルテージリファレン
ス回路は、第１のトランジスタＭＰ１と、第１のトラン
ジスタＭＰ１とチャネル不純物の導電型が等しく、かつ
第１のトランジスタＭＰ１とゲートポリ電極の不純物の
導電型が正反対であり、かつ第１のトランジスタＭＰ１
と反対の導電型をもつ第２のトランジスタＭＮ２と、第
１のトランジスタＭＰ１のソース電極及び第２のトラン
ジスタＭＮ２のドレイン電極に接続される演算増幅器Ｏ
Ｐ１と、第１のトランジスタＭＰ１と反対の導電型をも
ちトランジスタ構造が互いに等しい第３，第４のトラン
ジスタＭＮ３，ＭＮ４と電源電圧ＶＤＤとから構成さ
れ、第１のトランジスタＭＰ１及び第２のトランジスタ
ＭＮ２にそれぞれに同じ電流値の電流を供給する電流供
給回路とを具備し、第２のトランジスタＭＮ２のドレイ
ン電極とゲート電極が接続され、第１のトランジスタＭ
Ｐ１のドレイン電極と第２のトランジスタＭＮ２のソー
ス電極が接続され、第１のトランジスタＭＰ１のゲート
電極からのリファレンス電圧ＶＲＥＦを出力として取り
出すことに特徴を有している。In the voltage reference circuit according to the second invention, the conductivity type of the first transistor MP1 is the same as that of the channel impurity of the first transistor MP1, and the conductivity type of the impurity of the first transistor MP1 is the same as that of the gate poly electrode. Are the opposite, and the first transistor MP1
Transistor MN2 having a conductivity type opposite to that of the first transistor MP1 and an operational amplifier O connected to the source electrode of the first transistor MP1 and the drain electrode of the second transistor MN2.
P1, a third transistor MN3, a fourth transistor MN4 having a conductivity type opposite to that of the first transistor MP1 and having the same transistor structure, and a power supply voltage VDD, and the first transistor MP1 and the second transistor MP1. A current supply circuit for supplying a current having the same current value to each of the first and second transistors MN2, the drain electrode and the gate electrode of the second transistor MN2 being connected to each other,
It is characterized in that the drain electrode of P1 is connected to the source electrode of the second transistor MN2, and the reference voltage VREF from the gate electrode of the first transistor MP1 is taken out as an output.
【００１３】さらに、第３の発明のボルテージリファレ
ンス回路は、電流供給回路に第１のトランジスタＭＰ１
と同じ導電型をもち、トランジスタ構造が互いに等しい
第５，第６のトランジスタＭＰ５，ＭＰ６を用いること
に特徴を有している。Further, in the voltage reference circuit according to the third invention, the first transistor MP1 is connected to the current supply circuit.
It is characterized in that fifth and sixth transistors MP5 and MP6 having the same conductivity type as and having the same transistor structure are used.
【００１４】また、第４の発明のボルテージリファレン
ス回路は、すべてのトランジスタの導電型を反転させ、
すべてのトランジスタのチャネル領域の不純物の導電型
を反転させ、すべてのゲートポリシリコンの導電型を反
転させ、かつ電源と接地への接続を入れ替えることで、
電源電位からの負のリファレンス電圧ＶＲＥＦを出力す
ることに特徴を有している。Further, the voltage reference circuit of the fourth invention inverts the conductivity types of all the transistors,
By inverting the conductivity type of the impurity in the channel region of all transistors, inverting the conductivity type of all gate polysilicon, and swapping the connection to power and ground,
It is characterized by outputting a negative reference voltage V REF from the power supply potential.
【００１５】さらに、第５の発明のボルテージリファレ
ンス回路は、第１のトランジスタＭＰ１と第２のトラン
ジスタＭＮ２のチャネル不純物の濃度が等しいことに特
徴を有している。Further, the voltage reference circuit of the fifth invention is characterized in that the first transistor MP1 and the second transistor MN2 have the same channel impurity concentration.
【００１６】[0016]
【実施例】以下、本発明の実施例を図面に基づいて説明
する。なお、前述の図６，図８と同一符号を付したもの
はそれぞれ同一の要素を示しており、説明を省略する。Embodiments of the present invention will be described below with reference to the drawings. Elements denoted by the same reference numerals as those in FIGS. 6 and 8 indicate the same elements, and a description thereof will be omitted.
【００１７】（第１の実施の形態）図１は本発明の第１
の実施の形態のボルテージリファレンス回路である。図
６に示したものと同じものには同じ符号を付した。ＭＰ
１，ＭＮ２はそれぞれデプレッション型ＰｃｈＭＯＳト
ランジスタ及びエンハンスメント型ＮｃｈＭＯＳトラン
ジスタであり、この２つのトランジスタはチャネル不純
物の導電型が等しく、かつゲートポリ電極の不純物の導
電型が正反対である。(First Embodiment) FIG. 1 shows a first embodiment of the present invention.
9 is a voltage reference circuit according to the embodiment. The same components as those shown in FIG. 6 are denoted by the same reference numerals. MP
Reference numerals 1 and MN2 denote a depletion type PchMOS transistor and an enhancement type NchMOS transistor, respectively. These two transistors have the same conductivity type of the channel impurity and the opposite conductivity types of the impurity of the gate poly electrode.
【００１８】差動アンプＡＭＰ１は第１のトランジスタ
ＭＰ１のソース電極及び第２のトランジスタＭＮ２のド
レイン電極に接続され、第１のトランジスタＭＰ１と反
対の導電型をもち、トランジスタ構造が互いに等しい第
３，第４のトランジスタＭＮ３，ＭＮ４のドレイン電極
は電源電圧ＶＤ Ｄに接続され、同じく、第３，第４のト
ランジスタＭＮ３，ＭＮ４のソース電極とゲート電極は
第１のトランジスタＭＰ１のソース電極に、第２のトラ
ンジスタＭＮ２のドレイン電極にそれぞれ接続されてい
る。第１のトランジスタＭＰ１のソース電極と第２のト
ランジスタＭＮ２のゲート電極が接続され、第１のトラ
ンジスタＭＰ１のドレイン電極と第２のトランジスタＭ
Ｎ２のソース電極が接続され、第２のトランジスタＭＮ
２のゲート／ドレイン間が抵抗Ｒｃ及び容量Ｃｃを通し
て接続され、第１のトランジスタＭＰ１のゲート電極か
らのリファレンス電圧ＶＲＥＦを出力として取り出して
いる。The differential amplifier AMP1 is connected to the source electrode of the first transistor MP1 and the drain electrode of the second transistor MN2, has a conductivity type opposite to that of the first transistor MP1, and has a transistor structure equal to that of the third transistor MP1. Fourthly transistor MN3, MN4 drain electrode of which is connected to the supply voltage V D D, likewise, the third, the fourth transistor MN3, MN4 source electrode and the gate electrode of the source electrode of the first transistor MP1, the Connected to the drain electrodes of the two transistors MN2. The source electrode of the first transistor MP1 is connected to the gate electrode of the second transistor MN2, and the drain electrode of the first transistor MP1 is connected to the second transistor MN2.
The source electrode of N2 is connected to the second transistor MN
The gate / drain of the first transistor MP1 is connected through a resistor Rc and a capacitor Cc, and a reference voltage VREF from the gate electrode of the first transistor MP1 is output as an output.
【００１９】本実施の形態のボルテージリファレンス回
路は、従来技術と同様に２つのトランジスタＭＰ１，Ｍ
Ｎ２の閾値の和をリファレンス電圧ＶＲＥＦとして出力
する。したがって、トランジスタＭＰ１，ＭＮ２のチャ
ネル濃度が一致するとき、リファレンス電圧ＶＲＥＦは
理論的に温度依存性が０となり、良好なリファレンス電
圧がえられる。また、トランジスタＭＰ１及びＭＮ２に
図７に示したＳＯＩ技術を用いる場合にはＳＯＩトラン
ジスタは閾値温度依存性が極めて小さい(IEEEElectron
Device letters, Vol. 11, No. 8,pp. 329-331)ため、
２つのトランジスタＭＰ１，ＭＮ２のチャネル濃度が一
致しなくても、リファレンス電圧ＶＲＥ Ｆの温度依存性
は極めて小さく実用上問題ない。但し、本発明はＳＯＩ
技術に限ったものではない。The voltage reference circuit according to the present embodiment has two transistors MP1 and M similar to the prior art.
The sum of the threshold values of N2 is output as the reference voltage VREF . Therefore, when the channel concentrations of the transistors MP1 and MN2 match, the reference voltage V REF theoretically has zero temperature dependency, and a good reference voltage can be obtained. When the SOI technology shown in FIG. 7 is used for the transistors MP1 and MN2, the SOI transistor has extremely small threshold temperature dependency (IEEE Electron).
Device letters, Vol. 11, No. 8, pp. 329-331)
Without channel concentration of the two transistors MP1, MN2 is matched, the temperature dependency of the reference voltage V RE F is not very small practical problem. However, the present invention uses SOI
It is not limited to technology.
【００２０】本実施の形態では、従来技術と異なりフィ
ードバックループに演算増幅器ＯＰ１ではなく差動アン
プＡＭＰ１を用いたことに特徴を有している。この差動
アンプＡＭＰ１を図２に示す。この差動アンプＡＭＰ１
には、位相補償用の抵抗Ｒｃ及び容量Ｃｃは用いられて
いない。なお、図において、トランジスタＭＰ１１，Ｍ
Ｐ１２，ＭＮ１１，ＭＮ１２でブリッジを構成してお
り、トランジスタＭＰ１１，ＭＰ１２のソース電極は電
源電圧ＶＤＤに接続され、トランジスタＭＮ１１，ＭＮ
１２のゲート電極は＋側の入力端子と−側入力端子とな
っている。出力端子ＯＵＴはトランジスタＭＰ１２のド
レイン電極とＭＮ１２のドレイン電極との接続点であ
る。Ｉｃは定電流源、ＭＮ２０，ＭＮ２１はＮｃｈトラ
ンジスタである。The present embodiment is characterized in that, unlike the prior art, a differential amplifier AMP1 is used in the feedback loop instead of the operational amplifier OP1. This differential amplifier AMP1 is shown in FIG. This differential amplifier AMP1
Does not use a resistor Rc and a capacitor Cc for phase compensation. In the figure, the transistors MP11, M
A bridge is formed by P12, MN11, and MN12, and the source electrodes of the transistors MP11 and MP12 are connected to the power supply voltage VDD , and the transistors MN11 and MN12 are connected.
Twelve gate electrodes are a positive input terminal and a negative input terminal. The output terminal OUT is a connection point between the drain electrode of the transistor MP12 and the drain electrode of MN12. Ic is a constant current source, and MN20 and MN21 are Nch transistors.
【００２１】以上の構成からなる差動アンプＡＭＰ１に
よりトランジスタＭＮ２を含むフィードバックループ全
体での位相補償が可能になり、安定したボルテージリフ
ァレンス回路を構成することができる。また、本構成は
差動アンプＡＭＰ１の入力オフセット電圧がリファレン
ス電圧ＶＲＥＦにほとんど影響しないため、リファレン
ス電圧ＶＲＥＦ値のばらつきを小さくできるという長所
も持つ。With the differential amplifier AMP1 having the above configuration, phase compensation can be performed in the entire feedback loop including the transistor MN2, and a stable voltage reference circuit can be formed. Further, this structure because the input offset voltage of the differential amplifier AMP1 is little effect on the reference voltage V REF, also has advantage that variations in the reference voltage V REF value can be reduced.
【００２２】（第２の実施の形態）図３は本発明の第２
の実施の形態のボルテージリファレンス回路である。本
実施の形態は、図６の従来技術と同様にフィードバック
に演算増幅器ＯＰ１を用いている。但し、トランジスタ
ＭＰ１のソースとトランジスタＭＮ２のゲート間の接続
を切り、トランジスタＭＮ２のゲート／ドレイン間を短
絡することでトランジスタＭＮ２による電圧利得の無い
構成になっており、フィードバックによる発振を防いで
いる。(Second Embodiment) FIG. 3 shows a second embodiment of the present invention.
9 is a voltage reference circuit according to the embodiment. In the present embodiment, an operational amplifier OP1 is used for feedback as in the prior art of FIG. However, the connection between the source of the transistor MP1 and the gate of the transistor MN2 is cut off, and the gate and the drain of the transistor MN2 are short-circuited, so that the transistor MN2 has no voltage gain, thereby preventing oscillation due to feedback.
【００２３】（第３の実施の形態）図４は本発明の第３
の実施の形態のボルテージリファレンス回路である。本
実施の形態は、図１に示した第１の実施の形態に記載の
ボルテージリファレンス回路に用いた第１のトランジス
タＭＰ１と反対の導電型をもつトランジスタＭＮ３，Ｍ
Ｎ４の代わりに、第１のトランジスタＭＰ１と同じ導電
型をもちトランジスタ構造が互いに等しい第５，第６の
トランジスタＭＰ５，ＭＰ６により電流供給回路を構成
している。(Third Embodiment) FIG. 4 shows a third embodiment of the present invention.
9 is a voltage reference circuit according to the embodiment. In this embodiment, transistors MN3 and MN having a conductivity type opposite to that of the first transistor MP1 used in the voltage reference circuit described in the first embodiment shown in FIG.
Instead of N4, a current supply circuit is constituted by fifth and sixth transistors MP5 and MP6 having the same conductivity type as the first transistor MP1 and having the same transistor structure.
【００２４】また、本実施の形態と同様にして、第２の
実施の形態においても、第５，第６のトランジスタＭＰ
５，ＭＰ６を電流供給回路に用いたボルテージリファレ
ンス回路を構成できる。Further, similarly to the present embodiment, in the second embodiment, the fifth and sixth transistors MP
5, a voltage reference circuit using MP6 as a current supply circuit.
【００２５】（第４の実施の形態）図５は本発明の第４
の実施の形態のボルテージリファレンス回路である。本
実施の形態は、第１の実施の形態に記載のボルテージリ
ファレンス回路において、すべてのトランジスタＭＰ
１，ＭＮ２，ＭＮ３，ＭＮ４の導電型を反転させ、すべ
てのトランジスタのチャネル領域の不純物の導電型を反
転させ、すべてのゲートポリシリコンの導電型を反転さ
せてＭＮ１，ＭＰ２，ＭＰ３，ＭＰ４とし、かつ電源と
接地への接続を入れ替えることで、電源電位からの負の
リファレンス電圧ＶＲＥＦを出力している。(Fourth Embodiment) FIG. 5 shows a fourth embodiment of the present invention.
9 is a voltage reference circuit according to the embodiment. This embodiment is different from the voltage reference circuit according to the first embodiment in that all the transistors MP
1, MN2, MN3, and MN4 are inverted, the conductivity types of impurities in channel regions of all transistors are inverted, and the conductivity types of all gate polysilicons are inverted to form MN1, MP2, MP3, and MP4. In addition, by exchanging the connection between the power supply and the ground, a negative reference voltage V REF from the power supply potential is output.
【００２６】すなわち、トランジスタＭＮ１，ＭＰ２は
それぞれデプレッション型ＮｃｈＭＯＳトランジスタ及
びエンハンスメント型ＰｃｈＭＯＳトランジスタであ
り、トランジスタＭＰ３およびＭＰ４が定電流源として
動作し、トランジスタＭＰ２のゲート電極およびドレイ
ン電極と電源電位間に２つのトランジスタＭＮ１および
ＭＰ２の閾値電圧の和であるリファレンス電圧ＶＲＥＦ
を出力する。That is, the transistors MN1 and MP2 are a depletion type NchMOS transistor and an enhancement type PchMOS transistor, respectively. The transistors MP3 and MP4 operate as a constant current source, and two transistors MP2 and MP4 are provided between the gate electrode and the drain electrode of the transistor MP2 and the power supply potential. Reference voltage V REF which is the sum of the threshold voltages of transistors MN1 and MP2
Is output.
【００２７】また、本実施の形態と同様にして、第２ま
たは第３の実施の形態においても、すべてのトランジス
タの導電型を反転させ、すべてのトランジスタのチャネ
ル領域の不純物の導電型を反転させ、すべてのゲートポ
リシリコンの導電型を反転させ、かつ電源と接地への接
続を入れ替えることで、電源電位からの負のリファレン
ス電圧ＶＲＥＦを出力するボルテージリファレンス回路
を構成できる。In the same manner as in the present embodiment, also in the second or third embodiment, the conductivity types of all transistors are inverted, and the conductivity types of impurities in channel regions of all transistors are inverted. By inverting the conductivity types of all the gate polysilicon and exchanging the connection between the power supply and the ground, a voltage reference circuit that outputs a negative reference voltage V REF from the power supply potential can be configured.
【００２８】[0028]
【発明の効果】請求項１記載の第１の実施の形態の発明
によれば、従来の演算増幅器ＯＰ１に代え、位相補償用
の抵抗Ｒｃ及び容量ＣｃをトランジスタＭＮ２のゲート
／ドレイン間に挿入してなる差動アンプを用い、抵抗Ｒ
ｃ及び容量Ｃｃをフィードバックループから外し、フィ
ードバックループの回路構成を改良することで発振のな
い安定したボルテージリファレンス回路を得ることがで
きる。また、差動アンプＡＭＰ１の入力オフセットがリ
ファレンス電圧ＶＲＥＦに殆ど影響しないため、リファ
レンス電圧ＶＲＥＦ値のばらつきを小さくできる利点を
有する。According to the first embodiment of the present invention, a resistor Rc and a capacitor Cc for phase compensation are inserted between the gate and the drain of the transistor MN2 instead of the conventional operational amplifier OP1. And a resistor R
By removing c and the capacitance Cc from the feedback loop and improving the circuit configuration of the feedback loop, a stable voltage reference circuit without oscillation can be obtained. Moreover, because the input offset of the differential amplifier AMP1 is little effect on the reference voltage V REF, it has the advantage of reducing the variation in the reference voltage V REF value.
【００２９】また、請求項２記載の第２の実施の形態の
発明によれば、従来の演算増幅器ＯＰ１を用いる代わり
に、トランジスタＭＮ２のゲート／ドレイン間を短絡し
て電圧利得のない構成にしてフィードバックによる発信
を防いでいる。According to the second embodiment of the present invention, instead of using the conventional operational amplifier OP1, the gate and the drain of the transistor MN2 are short-circuited so as to have no voltage gain. Prevents sending by feedback.
【００３０】さらに、請求項３記載の第３の実施の形態
の発明によれば、第１の実施の形態に記載のボルテージ
リファレンス回路に用いた第１のトランジスタＭＰ１と
反対の導電型をもつトランジスタＭＮ３，ＭＮ４の代わ
りに、第１のトランジスタＭＰ１と同じ導電型をもちト
ランジスタ構造が互いに等しい第５，第６のトランジス
タＭＰ５，ＭＰ６により電流供給回路を構成しているの
で、ボルテージリファレンス回路の構成が容易になる。Further, according to the third embodiment of the present invention, a transistor having a conductivity type opposite to that of the first transistor MP1 used in the voltage reference circuit according to the first embodiment. Instead of MN3 and MN4, the current supply circuit is constituted by the fifth and sixth transistors MP5 and MP6 having the same conductivity type as the first transistor MP1 and having the same transistor structure. It will be easier.
【００３１】また、請求項４記載の第４の実施の形態の
発明によれば、第１の実施の形態に記載のボルテージリ
ファレンス回路において、すべてのトランジスタＭＰ
１，ＭＮ２，ＭＮ３，ＭＮ４の導電型を反転させ、すべ
てのトランジスタのチャネル領域の不純物の導電型を反
転させ、すべてのゲートポリシリコンの導電型を反転さ
せてＭＮ１，ＭＰ２，ＭＰ３，ＭＰ４とし、かつ電源と
接地への接続を入れ替えることで、電源電位からの負の
リファレンス電圧ＶＲＥＦを得ることができる。According to the fourth embodiment of the present invention, in the voltage reference circuit according to the first embodiment, all the transistors MP
1, MN2, MN3, and MN4 are inverted, the conductivity types of impurities in channel regions of all transistors are inverted, and the conductivity types of all gate polysilicons are inverted to form MN1, MP2, MP3, and MP4. In addition, by exchanging the connection between the power supply and the ground, a negative reference voltage V REF from the power supply potential can be obtained.
【００３２】さらに、請求項５記載の第５の実施の形態
の発明によれば、トランジスタＭＰ１、ＭＮ２のチャネ
ル不純物の濃度を一致させることにより、リファレンス
電圧ＶＲＥＦの温度依存性を確実になくすことが可能と
なり安定なリファレンス電圧ＶＲＥＦを得ることができ
る。Furthermore, according to the fifth embodiment of the present invention, the temperature dependence of the reference voltage V REF is reliably eliminated by making the concentrations of the channel impurities of the transistors MP1 and MN2 equal to each other. And a stable reference voltage V REF can be obtained.
【図１】本発明の第１の実施の形態のボルテージリファ
レンス回路図である。FIG. 1 is a voltage reference circuit diagram according to a first embodiment of the present invention.
【図２】本発明の第１の実施の形態に用いられる差動ア
ンプの回路図である。FIG. 2 is a circuit diagram of a differential amplifier used in the first embodiment of the present invention.
【図３】本発明の第２の実施の形態のボルテージリファ
レンス回路図である。FIG. 3 is a voltage reference circuit diagram according to a second embodiment of the present invention.
【図４】本発明の第３の実施の形態のボルテージリファ
レンス回路図である。FIG. 4 is a voltage reference circuit diagram according to a third embodiment of the present invention.
【図５】本発明の第４の実施の形態のボルテージリファ
レンス回路図である。FIG. 5 is a voltage reference circuit diagram according to a fourth embodiment of the present invention.
【図６】従来技術によるボルテージリファレンス回路図
である。FIG. 6 is a voltage reference circuit diagram according to the related art.
【図７】ＳＯＩ技術を用いて作製したボルテージリファ
レンス回路に用いられるトランジスタ構造例である。
（ａ）はＰｃｈＭＯＳトランジスタＭＰ１，（ｂ）はＮ
ｃｈＭＯＳトランジスタＭＮ２の構造図である。FIG. 7 illustrates an example of a transistor structure used for a voltage reference circuit manufactured using an SOI technique.
(A) is a PchMOS transistor MP1, (b) is N
FIG. 3 is a structural diagram of a chMOS transistor MN2.
【図８】従来技術に用いられる演算増幅器の回路図であ
る。FIG. 8 is a circuit diagram of an operational amplifier used in the related art.
ＭＰ１，ＭＮ１ 第１のトランジスタ ＭＮ２，ＭＰ２ 第２のトランジスタ ＭＮ３，ＭＰ３ 第３のトランジスタ ＭＮ４，ＭＰ４ 第４のトランジスタ ＭＰ５ 第５のトランジスタ ＭＰ６ 第６のトランジスタ ＭＰ１１，ＭＰ１２，ＭＰ１３ Ｐｃｈトランジスタ ＭＮ１１，ＭＮ１２，ＭＮ２０，ＭＮ２１，ＭＮ２２
Ｎｃｈトランジスタ Ｉｃ 定電流源 ＶＤＤ 電源電圧 ＶＲＥＦ リファレンス電圧 Ｒｃ 抵抗 Ｃｃ 容量 ＯＰ１ 演算増幅器 ＡＭＰ１ 差動アンプMP1, MN1 First transistor MN2, MP2 Second transistor MN3, MP3 Third transistor MN4, MP4 Fourth transistor MP5 Fifth transistor MP6 Sixth transistor MP11, MP12, MP13 Pch transistors MN11, MN12, MN20 , MN21, MN22
Nch transistor Ic Constant current source V DD power supply voltage V REF reference voltage Rc Resistance Cc Capacity OP1 Operational amplifier AMP1 Differential amplifier
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5H420 BB02 BB12 CC02 DD02 EA12 EA18 EB15 EB37 FF03 FF25 NA16 NA17 NA24 NA28 NB02 NB16 NC02 NC03 NC15 NC22 NC34 5J090 AA03 AA58 CA02 CA04 CA11 CA54 CN01 CN04 FA09 HA10 HA17 HA25 HA29 KA00 KA01 KA02 KA05 KA06 KA09 MA11 NN11 QA02 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 5H420 BB02 BB12 CC02 DD02 EA12 EA18 EB15 EB37 FF03 FF25 NA16 NA17 NA24 NA28 NB02 NB16 NC02 NC03 NC15 NC22 NC34 5J090 AA03 AA58 CA02 CA04 CA11 CA54 CN01 CN04 FA09 HA10 HA17 HA25 KA02 KA05 KA06 KA09 MA11 NN11 QA02
Claims (5)
型が等しく、かつ第１のトランジスタ（ＭＰ１）とゲー
トポリ電極の不純物の導電型が正反対であり、かつ第１
のトランジスタ（ＭＰ１）と反対の導電型をもつ第２の
トランジスタ（ＭＮ２）と、 第１のトランジスタ（ＭＰ１）のソース電極及び第２の
トランジスタ（ＭＮ２）のドレイン電極に接続される差
動アンプ（ＡＭＰ１）と、第１のトランジスタ（ＭＰ
１）と反対の導電型をもち、トランジスタ構造が互いに
等しい第３，第４のトランジスタ（ＭＮ３），（ＭＮ
４）と電源電圧（ＶＤＤ）とから構成され、第１のトラ
ンジスタ（ＭＰ１）及び第２のトランジスタ（ＭＮ２）
にそれぞれに同じ電流値の電流を供給する電流供給回路
と、 位相補償用の抵抗（Ｒｃ）及び容量（Ｃｃ）とを具備
し、 第１のトランジスタ（ＭＰ１）のソース電極と第２のト
ランジスタ（ＭＮ２）のゲート電極が接続され、 第１のトランジスタ（ＭＰ１）のドレイン電極と第２の
トランジスタ（ＭＮ２）のソース電極が接続され、 第２のトランジスタ（ＭＮ２）のゲート／ドレイン間が
抵抗（Ｒｃ）及び容量（Ｃｃ）を通して接続され、 第１のトランジスタ（ＭＰ１）のゲート電極からのリフ
ァレンス電圧（ＶＲＥ Ｆ）を出力として取り出すことを
特徴とするボルテージリファレンス回路。The first transistor (MP1) has the same conductivity type as the channel impurity of the first transistor (MP1), and the conductivity type of the impurity of the first transistor (MP1) and the gate poly electrode is exactly opposite. And the first
A second transistor (MN2) having a conductivity type opposite to that of the first transistor (MP1), and a differential amplifier (MN2) connected to a source electrode of the first transistor (MP1) and a drain electrode of the second transistor (MN2). AMP1) and a first transistor (MP1)
Third and fourth transistors (MN3), (MN3) having the opposite conductivity type to 1) and having the same transistor structure.
4) and a power supply voltage (V DD ), the first transistor (MP1) and the second transistor (MN2)
A current supply circuit for supplying currents of the same current value to each other, a resistance (Rc) and a capacitance (Cc) for phase compensation, and a source electrode of the first transistor (MP1) and a second transistor ( MN2), the drain electrode of the first transistor (MP1) is connected to the source electrode of the second transistor (MN2), and the resistance (Rc) is applied between the gate and the drain of the second transistor (MN2). ) and it is connected through a capacitor (Cc), a voltage reference circuit, characterized in that extracted as an output reference voltage (V RE F) from the gate electrode of the first transistor (MP1).
型が等しく、かつ第１のトランジスタ（ＭＰ１）とゲー
トポリ電極の不純物の導電型が正反対であり、かつ第１
のトランジスタ（ＭＰ１）と反対の導電型をもつ第２の
トランジスタ（ＭＮ２）と、 第１のトランジスタ（ＭＰ１）のソース電極及び第２の
トランジスタ（ＭＮ２）のドレイン電極に接続される演
算増幅器（ＯＰ１）と、第１のトランジスタ（ＭＰ１）
と反対の導電型をもちトランジスタ構造が互いに等しい
第３，第４のトランジスタ（ＭＮ３），（ＭＮ４）と電
源電圧（ＶＤＤ）とから構成され、第１のトランジスタ
（ＭＰ１）及び第２のトランジスタ（ＭＮ２）にそれぞ
れに同じ電流値の電流を供給する電流供給回路とを具備
し、 第２のトランジスタ（ＭＮ２）のドレイン電極とゲート
電極が接続され、 第１のトランジスタ（ＭＰ１）のドレイン電極と第２の
トランジスタ（ＭＮ２）のソース電極が接続され、 第１のトランジスタ（ＭＰ１）のゲート電極からのリフ
ァレンス電圧（ＶＲＥ Ｆ）を出力として取り出すことを
特徴とするボルテージリファレンス回路。2. The first transistor (MP1) has the same conductivity type as the channel impurity of the first transistor (MP1), and the conductivity type of the impurity of the first transistor (MP1) and the gate poly electrode is exactly opposite. And the first
A second transistor (MN2) having a conductivity type opposite to that of the first transistor (MP1), and an operational amplifier (OP1) connected to a source electrode of the first transistor (MP1) and a drain electrode of the second transistor (MN2). ) And the first transistor (MP1)
And a third transistor (MN3), (MN4) having the opposite conductivity type and the same transistor structure, and a power supply voltage (V DD ), and the first transistor (MP1) and the second transistor And a current supply circuit for supplying a current of the same current value to each of the first and second transistors (MN2), wherein a drain electrode and a gate electrode of the second transistor (MN2) are connected to each other; It is connected to the source electrode of the second transistor (MN2), a voltage reference circuit, characterized in that retrieving the reference voltage from the gate electrode of the first transistor (MP1) a (V RE F) as output.
ァレンス回路において、 電流供給回路に第１のトランジスタ（ＭＰ１）と同じ導
電型をもち、トランジスタ構造が互いに等しい第５，第
６のトランジスタ（ＭＰ５），（ＭＰ６）を用いること
を特徴とするボルテージリファレンス回路。3. The voltage reference circuit according to claim 1, wherein the current supply circuit has the same conductivity type as that of the first transistor and has the same transistor structure as the fifth and sixth transistors. ), (MP6).
ージリファレンス回路において、 すべてのトランジスタの導電型を反転させ、 すべてのトランジスタのチャネル領域の不純物の導電型
を反転させ、 すべてのゲートポリシリコンの導電型を反転させ、 かつ電源と接地への接続を入れ替えることで、電源電位
からの負のリファレンス電圧（ＶＲＥＦ）を出力するこ
とを特徴とするボルテージリファレンス回路。4. The voltage reference circuit according to claim 1, wherein the conductivity types of all transistors are inverted, the conductivity types of impurities in channel regions of all transistors are inverted, and all gate polysilicons are inverted. A voltage reference circuit that outputs a negative reference voltage (V REF ) from the power supply potential by inverting the conductivity type of the power supply and switching the connection between the power supply and the ground.
のボルテージリファレンス回路において、 第１のトランジスタ（ＭＰ１）と第２のトランジスタ
（ＭＮ２）のチャネル不純物の濃度が等しいことを特徴
とするボルテージリファレンス回路。5. The voltage reference circuit according to claim 1, wherein said first transistor (MP1) and said second transistor (MN2) have the same channel impurity concentration. Reference circuit.
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007087091A (en) * | 2005-09-21 | 2007-04-05 | Fuji Electric Device Technology Co Ltd | Overcurrent detecting circuit and circuit generating reference voltage |
| US7355656B2 (en) | 2003-09-19 | 2008-04-08 | Sanyo Electric Co., Ltd. | Video signal processing device and television receiving device |
| JP2011040768A (en) * | 2005-08-19 | 2011-02-24 | Infineon Technologies Ag | Gate-controlled fin-type resistive element to be used as electrostatic discharge protection element in electric circuit, and protective device for protecting inside of electric circuit from electrostatic discharge |
| CN107990992A (en) * | 2017-11-27 | 2018-05-04 | 电子科技大学 | Temperature sensors of high precision and precision adjusting method |
| JP7499143B2 (en) | 2020-10-23 | 2024-06-13 | 日清紡マイクロデバイス株式会社 | Reference Voltage Source Circuit |
-
2000
- 2000-06-16 JP JP2000181053A patent/JP3514303B2/en not_active Expired - Lifetime
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