JP2707667B2 - Comparison circuit - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は比較回路に係り、特に入力オフセット電圧を
持った比較回路に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a comparison circuit, and more particularly, to a comparison circuit having an input offset voltage.
従来、この種の比較回路は、第３図に示すような一搬
的な差動増幅回路を使い、入力Ｉ又はのどちらか一方
を比較電圧Ｅにつないで、構成していた。Conventionally, this type of comparison circuit has been constructed by using a portable differential amplifier circuit as shown in FIG. 3 and connecting either the input I or the input to the comparison voltage E.
第３図の差動増幅器は、極めて一般的なもので、Ｐチ
ャネルMOSトランジスタ5,7のゲートが、それぞれI,入
力端子1,2となり、トランジスタ５のドレイン側にはＮ
チャネルMOSトランジスタ６のゲート、及びドレインが
つながり、トランジスタ６のソースは接地している。Ｎ
チャネルMOSトランジスタのゲートは、トランジスタ６
のゲートに、ソースは接地している。トランジスタ８の
ドレインは、ＰチャネルMOSトランジスタ７のドレイン
とつながり、トランジスタ５のドレインと共に出力O,
出力端子3,4を形成しているが、通常はトランジスタ７
のドレイン側の出力端子３のみから信号をとり出す。な
お、Ｐチャネルトランジスタ5,7のソースは共通で、電
源端子11との間にIc電流源９が入っている。このIc電流
源は、抵抗で代用する事もある。The differential amplifier shown in FIG. 3 is a very general one. The gates of P-channel MOS transistors 5 and 7 become I and input terminals 1 and 2, respectively.
The gate and drain of the channel MOS transistor 6 are connected, and the source of the transistor 6 is grounded. N
The gate of the channel MOS transistor is a transistor 6
And the source is grounded. The drain of the transistor 8 is connected to the drain of the P-channel MOS transistor 7 and outputs O,
Although the output terminals 3 and 4 are formed, usually the transistor 7
The signal is taken out only from the output terminal 3 on the drain side. In common source of P-channel transistors 5 and 7, containing the I c current source 9 between the power supply terminal 11. The I c current source is also possible to substitute a resistor.
前述した従来の比較回路は、入力端子２に比較値を
得る為のＥ電圧源10を必要としている。通常のLSIで得
られる電圧としては、電源電圧と接地電圧との２種類ぐ
らいのもので、他の値に設定するには複雑な基準電圧発
生回路を用いるか、ＰチャネルMOSトランジスタ5,7の大
きさを変え、入力オフセット電圧を発生させ、一方の入
力を既存の電圧源である電源又は接地につなぐ。但し、
この方法は、トランジスタの大きさを変えて、バイアス
電流は変えない為、ゲート電圧がトランジスタの飽和領
域をはずれると、増幅率gmの変化が左右でバランスせ
ず、温度や電圧等により、入力オフセット電圧が変わっ
てしまうと言う欠点があった。The conventional comparison circuit described above requires an E voltage source 10 for obtaining a comparison value at the input terminal 2. There are about two types of voltages that can be obtained with a normal LSI: a power supply voltage and a ground voltage. To set other values, use a complicated reference voltage generation circuit or use P-channel MOS transistors 5 and 7. Resize, generate an input offset voltage, and connect one input to an existing voltage source, power or ground. However,
In this method, since the size of the transistor is changed and the bias current is not changed, if the gate voltage goes out of the saturation region of the transistor, the change in the amplification factor gm is not balanced between the left and right, and the input offset depends on the temperature and voltage. There was a drawback that the voltage changed.
本発明の目的は、前記欠点が解決され、従来必要だっ
た比較の基準となる電源が不用で、容易にオフセット電
圧を発生させることができるようにした比較回路を提供
することにある。SUMMARY OF THE INVENTION It is an object of the present invention to provide a comparison circuit which solves the above-mentioned drawbacks and does not require a power supply as a reference for comparison which was conventionally required, and can easily generate an offset voltage.
本発明の比較回路の構成は、入力トランジスタのトラ
ンジスタサイズとその入力バイアス電流の相関関係を用
いるか所定の比較基準電圧源を用いることによって入力
にオフセット電圧を発生させる手段を有する比較回路に
おいて、この回路のしきい値が入力トランジスタ対のし
きい値の差電圧で決まるように、これらのトランジスタ
対の高位電源側に大きさの異なるダイオードをそれぞれ
順方向に接続し、これら２つのダイオードの順方向の立
ち上がり電圧の違いを前記トランジスタ対それぞれのソ
ースまたはドレインのバイアス電圧として用いることに
より、前記比較基準電圧源を持たない前記回路であって
も前記相関関係を用いずに前記オフセット電圧を発生さ
せることを特徴とする。The configuration of the comparison circuit of the present invention is a comparison circuit having means for generating an offset voltage at the input by using the correlation between the transistor size of the input transistor and its input bias current or by using a predetermined comparison reference voltage source. Diodes of different sizes are connected in the forward direction to the higher power supply side of these transistor pairs so that the threshold value of the circuit is determined by the difference voltage between the threshold values of the input transistor pairs. The offset voltage is generated without using the correlation even in the circuit having no comparison reference voltage source by using the difference in the rising voltage of the transistor pair as the bias voltage of the source or drain of each of the transistor pairs. It is characterized by.
次に図面を参照しながら本発明を説明する。 Next, the present invention will be described with reference to the drawings.
第１図は本発明の第１の実施例の比較回路を示す回路
図である。FIG. 1 is a circuit diagram showing a comparison circuit according to a first embodiment of the present invention.
第１図において、本発明の第１の実施例の比較回路
は、まずＰチャネルMOSトランジスタ５のゲートがＩ入
力端子１に、ソースと電源端子12との間にはダイオード
14がつながり、ドレインはＮチャネルMOSトランジスタ
６のドレインとゲートとがつながっている。Ｎチャネル
MOSトランジスタ6,8のソースは共に接地電圧、ゲートは
共につながっており、ドレインにはＰチャネルMOSトラ
ンジスタ７のドレインがつながっている。ＰチャネルMO
Sトランジスタ７のゲートはＩ入力端子２に、ソースと
電源端子13との間にはダイオード15がつながっている。
出力は、トランジスタ5,6共通接続点、及びトランジス
タ7,8の共通接続点から差動で得られるが、後者の共通
接続点のみを出力端子３として使用でも良い。In FIG. 1, a comparison circuit according to a first embodiment of the present invention is configured such that a gate of a P-channel MOS transistor 5 is connected to an I input terminal 1 and a diode is connected between a source and a power supply terminal 12.
14 is connected, and the drain is connected between the drain and the gate of the N-channel MOS transistor 6. N channel
The sources of the MOS transistors 6 and 8 are both connected to the ground voltage, the gates are connected to each other, and the drain is connected to the drain of the P-channel MOS transistor 7. P-channel MO
The gate of the S transistor 7 is connected to the I input terminal 2, and the diode 15 is connected between the source and the power supply terminal 13.
The output is obtained differentially from the common connection point of the transistors 5 and 6 and the common connection point of the transistors 7 and 8, but only the latter common connection point may be used as the output terminal 3.
次に動作を説明する。ＮチャネルMOSトランジスタ6,8
は、電流ミラー回路になっており、もしこのトランジス
タ6,8がまったく同じ特性をもつトランジスタだとする
と、トランジスタ６のドレイン−接地間に流れる電流と
同じ値の電流を、トランジスタ８のほうにも流すことが
できる。Next, the operation will be described. N-channel MOS transistors 6, 8
Is a current mirror circuit. If the transistors 6 and 8 have exactly the same characteristics, a current having the same value as the current flowing between the drain and the ground of the transistor 6 is supplied to the transistor 8 as well. Can be.
ここで、ＰチャネルMOSトランジスタ５は、ソース側
にダイオード14が入っているから、ここを流れる電流ID
1は、次式となる。Here, since the P-channel MOS transistor 5 has the diode 14 on the source side, the current ID
1 is given by the following equation.
ここで、 （μ＝移動度，εox＝酸化膜の誘電率，εｏ＝8.85・10
-14F/cm,tox＝ゲート酸化膜厚,W＝トランジスタ５のチ
ャネル幅,L＝チャネル長）。VD1，VD2は各々トランジス
タ6,8のドレインとソースとの間の電圧。VTP *は、ダイ
オード14を流れる電流ID1が流れた時にこのダイオード1
4に生ずる電圧V1分（ダイオード14の電圧降下分）バッ
クゲートバイアスされた時のVTP。VGは入力電圧。ま
た、ＰチャネルMOSトランジスタ７はソース側にダイオ
ード15が入っていて、ここを流れる電流ID2は、次式と
なる。 here, (Μ = mobility, ε ox = dielectric constant of oxide film, ε o = 8.85 · 10
-14 F / cm, t ox = gate oxide thickness, W = channel width of transistor 5, L = channel length). V D1 and V D2 are voltages between the drain and the source of transistors 6 and 8, respectively. V TP * is the current of this diode 1 when the current ID 1 flowing through the diode 14 flows.
Voltages V 1 minute resulting in 4 (a voltage drop across the diode 14) back gate bias is V TP when the. V G is the input voltage. Further, P-channel MOS transistor 7 contain no diode 15 to the source side, the current ID 2 flowing here is represented by the following equation.
この回路が、しきい値の状態にある時は、ID1＝ID
2で、VD1＝VD2。また本実施例では、トランジスタ７は
ゲートがOVの為、三極管領域にバイアスされており、ト
ランジスタ５も入力電圧VGがOV付近の場合がほとんどな
ので、前記（１）式＝（３）式として、さらに解くと。 When this circuit is in the threshold state, ID 1 = ID
At 2 , V D1 = V D2 . In this embodiment also, the transistor 7 because the gate is OV, is biased in the triode region, the transistor 5 is also almost the input voltage V G is near OV, the formula (1) = a (3) And solve it further.
となり、トランジスタ5,7のVTの差が、この回路のしき
い値となる事がわかる。ところで、これらVTはそれぞれ
のトランジスタのソースに接続されたダイオードにより
作られるが、これはID1，ID2が変化してもV1，V2が大き
く変化しない。例えば、次の（５）式がダイオード14の
特性である。 Next, the difference between the V T of transistor 5 and 7, it is understood that the threshold for this circuit. Incidentally, these V T are made by the respective transistor source connected diodes, which are ID 1, ID 2 is V 1, V 2 does not change greatly vary. For example, the following equation (5) is the characteristic of the diode 14.
この式を見ればわかるように、V1はexpの乗数の中に
入っているので、少し変わればID1は大きく変わる。ID2
も同様である。このように、通常の抵抗素子では、I
D1，ID2の変動が即V1，V2の変動につながるが、ダイオ
ードであればこの電圧は安定しており、その結果この回
路のしきい値は前記（４）式で表わされるものとなる。 As you can see from this formula, V 1 is in the multiplier of exp, so if it changes a little, ID 1 will change a lot. ID 2
The same is true for Thus, in a normal resistance element, I
Variations in D 1 and ID 2 immediately lead to variations in V 1 and V 2. However, if a diode is used, this voltage is stable. As a result, the threshold value of this circuit is expressed by the above equation (4). Becomes
第２図は本発明の第２の実施例の比較回路を示す回路
図である。第２図において、本実施例は、ダイオード1
4,トランジスタ5,6の接続が前記第１の実施例と同様
で、またダイオード15、トランジスタ７も同様である
が、トランジスタ７のドレイン側にドレイン・ゲートが
接続されたＮチャネルMOSトランジスタ25がつながり、
ソースが接地されている。ＮチャネルMOSトランジスタ2
1,23は、それぞれトランジスタ6,25とペアになり、電流
ミラー回路を構成し、そのトランジスタ21,23の負荷
は、ＰチャネルMOSトランジスタ20,22で構成される電流
ミラー回路がつながっている。この回路の出力端子３
は、トランジスタ20とトランジスタ21との共通接続点と
なっている。ダイオード14のアノードは電源端子16に、
トランジスタ20,22の第１の電極は各々電源端子17,18
に、ダイオード15のアノードは電源端子19に接続され
る。FIG. 2 is a circuit diagram showing a comparison circuit according to a second embodiment of the present invention. In FIG. 2, the present embodiment is a diode 1
4, the connection of the transistors 5 and 6 is the same as that of the first embodiment, and the diode 15 and the transistor 7 are the same. However, an N-channel MOS transistor 25 having a drain / gate connected to the drain of the transistor 7 is provided. connection,
Source is grounded. N-channel MOS transistor 2
The transistors 1 and 23 are paired with the transistors 6 and 25, respectively, to form a current mirror circuit. The loads of the transistors 21 and 23 are connected to a current mirror circuit composed of P-channel MOS transistors 20 and 22. Output terminal 3 of this circuit
Is a common connection point between the transistor 20 and the transistor 21. The anode of the diode 14 is connected to the power supply terminal 16,
The first electrodes of the transistors 20 and 22 are connected to power supply terminals 17 and 18 respectively.
Then, the anode of the diode 15 is connected to the power supply terminal 19.
本実施例は、前記第１の実施例にくらべ、ゲインが高
い。これは電流ミラー回路が３つ有り、ここでゲインが
取れる為である。第１の実施例の出力O,を差動増幅回
路で受けても、同じようになりそうであるが、実際には
差動増幅回路の同相入力範囲内に、O,入力レベルを入
れておくように設計する事が難しい反面、この第２図に
示す回路は、電流ミラー回路で信号を変換しているの
で、安定な回路が容易に設計できる。This embodiment has a higher gain than the first embodiment. This is because there are three current mirror circuits, and gain can be obtained here. Even if the output O, of the first embodiment is received by the differential amplifier circuit, the result is likely to be the same, but actually, the O, input level is set within the common-mode input range of the differential amplifier circuit. Although it is difficult to design such a circuit, the circuit shown in FIG. 2 converts a signal with a current mirror circuit, so that a stable circuit can be easily designed.
以上第1,第２の実施例の比較回路は、入力にオフセッ
ト電圧を発生させる手段として、差動入力トランジスタ
のソースまたはドレイン側に大きさの違うダイオードを
接続し、これら２つの順方向立上り電圧の違いを、ソー
ス・バイアス電圧として用いている。As described above, in the comparison circuits of the first and second embodiments, as means for generating an offset voltage at the input, diodes having different sizes are connected to the source or drain side of the differential input transistor. Is used as a source bias voltage.
以上説明したように、本発明は、基準電圧源を持たな
い回路であっても、差動入力部のMOSトランジスタのソ
ース又はドレイン電位を安定にかつ差をつける事によ
り、入力オフセットをもたせ比較する事ができ、また特
に従来使用されていた差動入力部の大きさを変え、入力
オフセット電圧を発生させる手段と組み合わせた場合、
従来より安定したコンパレータのしきい値を得ることが
できる効果がある。As described above, according to the present invention, even if the circuit does not have the reference voltage source, the source or drain potential of the MOS transistor of the differential input unit is stably and differentiated so that the input offset is provided and compared. In particular, when the size of the differential input unit conventionally used is changed and combined with a means for generating an input offset voltage,
There is an effect that a threshold value of a comparator which is more stable than before can be obtained.
第１図は本発明の第１の実施例の比較回路を示す回路
図、第２図は本発明の第２の実施例の比較回路を示す回
路図、第３図は従来例の比較回路を示す回路図である。 1,2……入力端子、3,4……出力端子、5,7,20,22……Ｐ
チャネルMOSトランジスタ、6,8,21,23……ＮチャネルMO
Sトランジスタ、11,12,13,16,17,18,19……電源端子、
９……電流源、14,15……ダイオード。FIG. 1 is a circuit diagram showing a comparison circuit according to a first embodiment of the present invention, FIG. 2 is a circuit diagram showing a comparison circuit according to a second embodiment of the invention, and FIG. FIG. 1,2 ... Input terminal, 3,4 ... Output terminal, 5,7,20,22 ... P
Channel MOS transistors, 6, 8, 21, 23 ... N-channel MO
S transistor, 11, 12, 13, 16, 17, 18, 19 ... Power supply terminal,
9 ... Current source, 14,15 ... Diode.
Claims (1)
とその入力バイアス電流の相関関係を用いるか所定の比
較基準電圧源を用いることによって入力にオフセット電
圧を発生させる手段を有する比較回路において、この回
路のしきい値が入力トランジスタ対のしきい値の差電圧
で決まるように、これらのトランジスタ対の高位電源側
に大きさの異なるダイオードをそれぞれ順方向に接続
し、これら２つのダイオードの順方向の立ち上がり電圧
の違いを前記トランジスタ対それぞれのソースまたはド
レインのバイアス電圧として用いることにより、前記比
較基準電圧源を持たない前記回路であっても前記相関関
係を用いずに前記オフセット電圧を発生させることを特
徴とする比較回路。1. A comparison circuit having means for generating an offset voltage at an input by using a correlation between the transistor size of an input transistor pair and its input bias current or by using a predetermined comparison reference voltage source. Diodes of different sizes are connected in the forward direction to the higher power supply side of these transistor pairs, respectively, so that the threshold value is determined by the difference voltage between the threshold values of the input transistor pairs. By using the difference as the bias voltage of the source or the drain of each of the transistor pairs, the offset voltage is generated without using the correlation even in the circuit having no comparison reference voltage source. Comparison circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63330894A JP2707667B2 (en) | 1988-12-27 | 1988-12-27 | Comparison circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63330894A JP2707667B2 (en) | 1988-12-27 | 1988-12-27 | Comparison circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02174418A JPH02174418A (en) | 1990-07-05 |
| JP2707667B2 true JP2707667B2 (en) | 1998-02-04 |
Family
ID=18237692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63330894A Expired - Lifetime JP2707667B2 (en) | 1988-12-27 | 1988-12-27 | Comparison circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2707667B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2522655Y2 (en) * | 1989-10-12 | 1997-01-16 | 横河電機株式会社 | Voltage comparator |
| JP4573602B2 (en) * | 2004-08-26 | 2010-11-04 | 三洋電機株式会社 | Amplifier |
| JP4607976B2 (en) | 2008-03-07 | 2011-01-05 | 株式会社東芝 | Semiconductor integrated device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55161421A (en) * | 1979-05-31 | 1980-12-16 | Matsushita Electric Ind Co Ltd | Waveform shaping unit |
| JPS62249517A (en) * | 1986-04-22 | 1987-10-30 | Nec Corp | Voltage comparator |
-
1988
- 1988-12-27 JP JP63330894A patent/JP2707667B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02174418A (en) | 1990-07-05 |
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