JP2001351388A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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- G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
- G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
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Abstract
(57)【要約】 （修正有）
【課題】 バックグラウンド・オペレーション機能を有
する不揮発性半導体記憶装置の必要なデータを高速で読
出しかつ利便性を改善する。 【解決手段】 バンクポインタ（１）において、アドレ
スバッファ（９０１）からのアドレス信号（ＡＥ，Ａ
Ｉ）の所定のバンクアドレスの一致／不一致に従って、
実行すべき動作モードを指定する信号を生成して内部制
御回路（２）へ与える。バンク制御回路（２）は、一致
検出信号ＭＴＨが活性化されたときには、外部からのコ
マンドＣＭＤにより指定された動作モードを実行し、不
一致検出信号ＺＭＴＨが活性化されたときには、外部か
らのアドレス信号ＡＤが指定するバンクのメモリセルの
データを読み出すアレイリードモードを設定する。
する不揮発性半導体記憶装置の必要なデータを高速で読
出しかつ利便性を改善する。 【解決手段】 バンクポインタ（１）において、アドレ
スバッファ（９０１）からのアドレス信号（ＡＥ，Ａ
Ｉ）の所定のバンクアドレスの一致／不一致に従って、
実行すべき動作モードを指定する信号を生成して内部制
御回路（２）へ与える。バンク制御回路（２）は、一致
検出信号ＭＴＨが活性化されたときには、外部からのコ
マンドＣＭＤにより指定された動作モードを実行し、不
一致検出信号ＺＭＴＨが活性化されたときには、外部か
らのアドレス信号ＡＤが指定するバンクのメモリセルの
データを読み出すアレイリードモードを設定する。
Description
【０００１】
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置に関し、特に、複数のバンクを有するマルチバ
ンク不揮発性半導体記憶装置に関する。より特定的に
は、この発明は、消去／書込動作などの内部動作が１つ
のバンクに対して行なわれているときに、別のバンクの
データを読出すバックグラウンド・オペレーション機能
を有するフラッシュメモリ（ＢＧＯ（バックグラウンド
・オペレーション）フラッシュメモリ）に関する。
記憶装置に関し、特に、複数のバンクを有するマルチバ
ンク不揮発性半導体記憶装置に関する。より特定的に
は、この発明は、消去／書込動作などの内部動作が１つ
のバンクに対して行なわれているときに、別のバンクの
データを読出すバックグラウンド・オペレーション機能
を有するフラッシュメモリ（ＢＧＯ（バックグラウンド
・オペレーション）フラッシュメモリ）に関する。
【０００２】
【従来の技術】図２５は、従来のＢＧＯフラッシュメモ
リの全体の構成を概略的に示す図である。図２５におい
て、従来のＢＧＯフラッシュメモリは、複数のバンクＢ
♯１−Ｂ♯４を含む。これらのバンクＢ♯１−Ｂ♯４
は、互いに独立にアドレス指定が可能であり、実質的に
同一の構成を有する。図２５においては、代表的に、バ
ンクＢ♯１の内部構成要素に対して参照番号を付す。
リの全体の構成を概略的に示す図である。図２５におい
て、従来のＢＧＯフラッシュメモリは、複数のバンクＢ
♯１−Ｂ♯４を含む。これらのバンクＢ♯１−Ｂ♯４
は、互いに独立にアドレス指定が可能であり、実質的に
同一の構成を有する。図２５においては、代表的に、バ
ンクＢ♯１の内部構成要素に対して参照番号を付す。
【０００３】バンクＢ♯１−Ｂ♯４の各々は、行列状に
配列される複数の不揮発性メモリセルを有するメモリア
レイＭＡと、アドレスバッファ９０１からの内部アドレ
ス信号をプリデコードするプリデコーダＰＤと、プリデ
コーダＰＤからの内部ロウアドレス（プリデコード）信
号をデコードし、メモリアレイＭＡのアドレス指定され
た行を選択するためのロウデコーダＲＤと、プリデコー
ダＰＤからの内部カラムアドレス信号（プリデコード信
号）をデコードし、メモリアレイＭＡのアドレス指定さ
れた列を選択するための列選択信号を生成するカラムデ
コーダＣＤと、カラムデコーダＣＤからの列選択信号に
従ってメモリアレイＭＡの列を選択するためのＹゲート
ＹＧと、ＹゲートＹＧにより選択された列のデータを検
出し増幅するセンスアンプＳＡとを含む。
配列される複数の不揮発性メモリセルを有するメモリア
レイＭＡと、アドレスバッファ９０１からの内部アドレ
ス信号をプリデコードするプリデコーダＰＤと、プリデ
コーダＰＤからの内部ロウアドレス（プリデコード）信
号をデコードし、メモリアレイＭＡのアドレス指定され
た行を選択するためのロウデコーダＲＤと、プリデコー
ダＰＤからの内部カラムアドレス信号（プリデコード信
号）をデコードし、メモリアレイＭＡのアドレス指定さ
れた列を選択するための列選択信号を生成するカラムデ
コーダＣＤと、カラムデコーダＣＤからの列選択信号に
従ってメモリアレイＭＡの列を選択するためのＹゲート
ＹＧと、ＹゲートＹＧにより選択された列のデータを検
出し増幅するセンスアンプＳＡとを含む。
【０００４】これらのバンクＢ♯１−Ｂ♯４において
は、さらに、書込モード時、選択メモリセル（ビット
線）へ書込データに応じた電圧を伝達するための書込回
路が設けられているが、図２５においては図面を簡略化
するために示していない。
は、さらに、書込モード時、選択メモリセル（ビット
線）へ書込データに応じた電圧を伝達するための書込回
路が設けられているが、図２５においては図面を簡略化
するために示していない。
【０００５】不揮発性半導体記憶装置は、さらに、アド
レスバッファ９０１からの内部アドレス信号に含まれる
バンクアドレス信号をデコードし、バンクＢ♯１−Ｂ♯
４を選択的に活性化するためのバンク指定信号を生成す
るバンクポインタ９０３と、制御信号ＣＴＬに従って外
部からのコマンドＣＭＤを取込み、このコマンドＣＭＤ
が指定する動作モードを行なうための各種内部制御信号
を生成する内部制御回路９００と、制御信号ＣＴＬに従
って外部からのデータを取込み内部書込データを生成し
かつ読出モード時外部へデータを出力するデータバッフ
ァ９１３と、バンクＢ♯１およびＢ♯３に対応して設け
られ、書込モード時データバッファ９１３から与えられ
たデータをラッチする書込データバッファ９０４と、バ
ンクＢ♯１およびＢ♯３に対応して設けられ、消去／書
込動作時、消去および書込動作が正確に行なわれたか否
かを検出するための消去／書込ベリファイ回路９０５
と、バンクＢ♯２およびＢ♯４に対応して設けられ、デ
ータバッファ９１３からの内部書込データをラッチする
書込データバッファ９０６と、バンクＢ♯２またはＢ♯
４の消去／書込動作時、これらの選択バンクにおいて消
去または書込が正確に行なわれたか否かを検出するため
の消去／書込ベリファイ回路９０７とを含む。
レスバッファ９０１からの内部アドレス信号に含まれる
バンクアドレス信号をデコードし、バンクＢ♯１−Ｂ♯
４を選択的に活性化するためのバンク指定信号を生成す
るバンクポインタ９０３と、制御信号ＣＴＬに従って外
部からのコマンドＣＭＤを取込み、このコマンドＣＭＤ
が指定する動作モードを行なうための各種内部制御信号
を生成する内部制御回路９００と、制御信号ＣＴＬに従
って外部からのデータを取込み内部書込データを生成し
かつ読出モード時外部へデータを出力するデータバッフ
ァ９１３と、バンクＢ♯１およびＢ♯３に対応して設け
られ、書込モード時データバッファ９１３から与えられ
たデータをラッチする書込データバッファ９０４と、バ
ンクＢ♯１およびＢ♯３に対応して設けられ、消去／書
込動作時、消去および書込動作が正確に行なわれたか否
かを検出するための消去／書込ベリファイ回路９０５
と、バンクＢ♯２およびＢ♯４に対応して設けられ、デ
ータバッファ９１３からの内部書込データをラッチする
書込データバッファ９０６と、バンクＢ♯２またはＢ♯
４の消去／書込動作時、これらの選択バンクにおいて消
去または書込が正確に行なわれたか否かを検出するため
の消去／書込ベリファイ回路９０７とを含む。
【０００６】書込データバッファ９０４の書込データ
は、バンクＢ♯１およびＢ♯３の図示しない書込回路へ
与えられて、この書込データに応じた内部電圧が内部デ
ータ線（ビット線）に伝達される。書込データバッファ
９０６も同様、バンクＢ♯２およびＢ♯４の図示しない
書込回路に書込データへ与え、バンクＢ♯２またはＢ♯
４の選択列に、書込データに応じた電圧が伝達される。
は、バンクＢ♯１およびＢ♯３の図示しない書込回路へ
与えられて、この書込データに応じた内部電圧が内部デ
ータ線（ビット線）に伝達される。書込データバッファ
９０６も同様、バンクＢ♯２およびＢ♯４の図示しない
書込回路に書込データへ与え、バンクＢ♯２またはＢ♯
４の選択列に、書込データに応じた電圧が伝達される。
【０００７】消去／書込動作時において、消去および書
込動作は、このフラッシュメモリの種類に応じて異な
る。ＮＯＲ型フラッシュメモリにおいては、消去動作
は、メモリセルのトランジスタのしきい値電圧を低くす
る動作であり、メモリセルトランジスタのフローティン
グゲートから電子を引抜く動作が行なわれる。一方、Ｄ
ＩＮＯＲ型フラッシュメモリにおいては、消去動作は、
メモリセルトランジスタのしきい値電圧を高くする動作
であり、メモリセルトランジスタのフローティングゲー
トへ電子が注入される。書込動作についても同様であ
り、書込動作では、ＮＯＲ型フラッシュメモリにおいて
は、しきい値電圧が高くされ、またＤＩＮＯＲ型フラッ
シュメモリにおいては、しきい値電圧が低くされる。
込動作は、このフラッシュメモリの種類に応じて異な
る。ＮＯＲ型フラッシュメモリにおいては、消去動作
は、メモリセルのトランジスタのしきい値電圧を低くす
る動作であり、メモリセルトランジスタのフローティン
グゲートから電子を引抜く動作が行なわれる。一方、Ｄ
ＩＮＯＲ型フラッシュメモリにおいては、消去動作は、
メモリセルトランジスタのしきい値電圧を高くする動作
であり、メモリセルトランジスタのフローティングゲー
トへ電子が注入される。書込動作についても同様であ
り、書込動作では、ＮＯＲ型フラッシュメモリにおいて
は、しきい値電圧が高くされ、またＤＩＮＯＲ型フラッ
シュメモリにおいては、しきい値電圧が低くされる。
【０００８】内部制御回路９００は、この消去／書込動
作時、消去／書込ベリファイ回路９０５または９０７か
らのベリファイ結果指示信号に従って、消去または書込
が正確に行なわれるまで、繰返し消去／書込動作を実行
する。この内部制御回路９００は、また、コマンドＣＭ
Ｄに従って、アドレスバッファ９０１に、外部からのア
ドレス信号ＡＤを取込ませるとともに、内部動作時、こ
の取込んだアドレスに従って内部制御アドレス信号を生
成する。
作時、消去／書込ベリファイ回路９０５または９０７か
らのベリファイ結果指示信号に従って、消去または書込
が正確に行なわれるまで、繰返し消去／書込動作を実行
する。この内部制御回路９００は、また、コマンドＣＭ
Ｄに従って、アドレスバッファ９０１に、外部からのア
ドレス信号ＡＤを取込ませるとともに、内部動作時、こ
の取込んだアドレスに従って内部制御アドレス信号を生
成する。
【０００９】アドレスバッファ９０１は、したがって外
部からのアドレス信号ＡＤに対応する内部アドレス信号
と、内部制御回路９００の制御の下に生成される内部制
御アドレス信号両者を生成する。また、バンクポインタ
９０３は、このアドレスバッファ９０１からの内部アド
レス信号および内部制御アドレス信号に従って、内部動
作用のバンク指定信号および外部アドレス信号に対応す
るバンク指定信号両者を生成することができる。外部ア
ドレス信号ＡＤに対応する内部アドレス信号および内部
制御回路９００の下に生成される内部制御アドレス信号
両者を生成することにより、１つのバンクにおいて消去
／書込などの内部動作が行なわれているときに他バンク
へアクセスしてメモリセルデータを読出すことができ
る。
部からのアドレス信号ＡＤに対応する内部アドレス信号
と、内部制御回路９００の制御の下に生成される内部制
御アドレス信号両者を生成する。また、バンクポインタ
９０３は、このアドレスバッファ９０１からの内部アド
レス信号および内部制御アドレス信号に従って、内部動
作用のバンク指定信号および外部アドレス信号に対応す
るバンク指定信号両者を生成することができる。外部ア
ドレス信号ＡＤに対応する内部アドレス信号および内部
制御回路９００の下に生成される内部制御アドレス信号
両者を生成することにより、１つのバンクにおいて消去
／書込などの内部動作が行なわれているときに他バンク
へアクセスしてメモリセルデータを読出すことができ
る。
【００１０】この不揮発性半導体記憶装置は、さらに、
装置固有のデバイス製造コード（ＩＤコード）を格納す
るレジスタ回路９０８と、消去サイクル時間および記憶
容量などの共通フラッシュインターフェイス（ＣＦＩ）
コード（通常３２種類のデータ）を格納するレジスタ回
路９０９と、バンクの動作状態を示すステータスデータ
を格納するレジスタ回路９１０と、バンクＢ♯１−Ｂ♯
４におけるブロック単位でのロックの有無を示すロック
ビットを格納するレジスタ回路９１１と、内部制御回路
９００からのリードモード切替信号ＲＳＷに従って、こ
れらのレジスタ回路９０８−９１１とバンクＢ♯１−Ｂ
♯４からの読出されたデータＤｉの１つを選択してデー
タバッファ９１３へ与える出力切替回路９１２を含む。
装置固有のデバイス製造コード（ＩＤコード）を格納す
るレジスタ回路９０８と、消去サイクル時間および記憶
容量などの共通フラッシュインターフェイス（ＣＦＩ）
コード（通常３２種類のデータ）を格納するレジスタ回
路９０９と、バンクの動作状態を示すステータスデータ
を格納するレジスタ回路９１０と、バンクＢ♯１−Ｂ♯
４におけるブロック単位でのロックの有無を示すロック
ビットを格納するレジスタ回路９１１と、内部制御回路
９００からのリードモード切替信号ＲＳＷに従って、こ
れらのレジスタ回路９０８−９１１とバンクＢ♯１−Ｂ
♯４からの読出されたデータＤｉの１つを選択してデー
タバッファ９１３へ与える出力切替回路９１２を含む。
【００１１】この不揮発性半導体記憶装置においては、
１つのバンクでの消去／書込動作中に、他バンクまたは
ステータスレジスタ回路９１０へアクセスして、必要な
データを読出すことができる。このように、内部動作が
あるバンクに対して行なわれているときに、この内部動
作実行バンク以外の回路（ステータスレジスタ回路また
はバンク）のデータを読出を行なうことができる機能
を、バックグラウンド・オペレーション（ＢＧＯ）機能
と称す。通常、不揮発性半導体記憶装置においては、デ
ータの読出は、５０ｎｓ（ナノ秒）から１００ｎｓ程度
と高速であるものの、消去／書込動作においては、２μ
ｓないし５ｓ程度の相対的に長い時間が必要である。こ
の消去／書込動作時において、他バンクまたはステータ
スレジスタ回路へのアクセスを可能とすることにより、
システムのウエイト時間を低減し、システムの処理効率
を改善する。
１つのバンクでの消去／書込動作中に、他バンクまたは
ステータスレジスタ回路９１０へアクセスして、必要な
データを読出すことができる。このように、内部動作が
あるバンクに対して行なわれているときに、この内部動
作実行バンク以外の回路（ステータスレジスタ回路また
はバンク）のデータを読出を行なうことができる機能
を、バックグラウンド・オペレーション（ＢＧＯ）機能
と称す。通常、不揮発性半導体記憶装置においては、デ
ータの読出は、５０ｎｓ（ナノ秒）から１００ｎｓ程度
と高速であるものの、消去／書込動作においては、２μ
ｓないし５ｓ程度の相対的に長い時間が必要である。こ
の消去／書込動作時において、他バンクまたはステータ
スレジスタ回路へのアクセスを可能とすることにより、
システムのウエイト時間を低減し、システムの処理効率
を改善する。
【００１２】この各バンク単位で、内部動作およびデー
タの読出を行なうために、各バンクに、センスアンプＳ
Ａが配置される。
タの読出を行なうために、各バンクに、センスアンプＳ
Ａが配置される。
【００１３】図２６は、図２５に示すアドレスバッファ
９０１の構成を概略的に示す図である。図２６におい
て、アドレスバッファ９０１は、外部からのアドレス信
号ＡＤとアドレスバッファ活性化信号ＡＢＥとを受ける
ＮＡＮＤ回路９０１ａと、ＮＡＮＤ回路９０１ａの出力
信号を反転して中間アドレス信号ＡＤｉを生成するイン
バータ９０１ｂと、インバータ９０１ｂの出力する中間
アドレス信号ＡＤｉを受けて外部読出用アドレス信号Ａ
Ｅを生成する２段の縦続接続されるインバータ９０１ｃ
および９０１ｄと、内部制御回路９００からの内部制御
アドレス信号ＩＣＡＤと中間アドレス信号ＡＤｉとを受
け、外部アドレス取込指示信号ＥＡＬＥおよび内部制御
アドレス取込指示信号ＩＡＬＥに従って与えられたアド
レス信号を取込み内部制御アドレス信号ＡＩを生成する
アドレスラッチ９０１ｅを含む。
９０１の構成を概略的に示す図である。図２６におい
て、アドレスバッファ９０１は、外部からのアドレス信
号ＡＤとアドレスバッファ活性化信号ＡＢＥとを受ける
ＮＡＮＤ回路９０１ａと、ＮＡＮＤ回路９０１ａの出力
信号を反転して中間アドレス信号ＡＤｉを生成するイン
バータ９０１ｂと、インバータ９０１ｂの出力する中間
アドレス信号ＡＤｉを受けて外部読出用アドレス信号Ａ
Ｅを生成する２段の縦続接続されるインバータ９０１ｃ
および９０１ｄと、内部制御回路９００からの内部制御
アドレス信号ＩＣＡＤと中間アドレス信号ＡＤｉとを受
け、外部アドレス取込指示信号ＥＡＬＥおよび内部制御
アドレス取込指示信号ＩＡＬＥに従って与えられたアド
レス信号を取込み内部制御アドレス信号ＡＩを生成する
アドレスラッチ９０１ｅを含む。
【００１４】このアドレスバッファ活性化信号ＡＢＥ
は、制御信号ＣＴＬ（チップイネーブル信号／ＣＥ，ラ
イトイネーブル信号／ＷＥ，アウトプットイネーブル信
号／ＯＥ）に従って、活性化される。外部アドレス取込
指示信号ＥＡＬＥは、外部からコマンドＣＭＤが与えら
れたときに活性化され、内部制御アドレス取込指示信号
ＩＡＬＥは、内部動作実行時に活性化される。内部制御
アドレス信号ＩＣＡＤについては、たとえばページモー
ドでのデータ読出時において外部アドレス信号ＡＤを先
頭アドレスとして内部で順次アドレス信号を更新して内
部制御アドレス信号を生成する。また消去／書込動作時
においては、消去をブロック単位で実行するため、外部
アドレス信号ＡＤからブロックアドレス信号を生成する
（消去がブロック単位で行なわれる場合）。
は、制御信号ＣＴＬ（チップイネーブル信号／ＣＥ，ラ
イトイネーブル信号／ＷＥ，アウトプットイネーブル信
号／ＯＥ）に従って、活性化される。外部アドレス取込
指示信号ＥＡＬＥは、外部からコマンドＣＭＤが与えら
れたときに活性化され、内部制御アドレス取込指示信号
ＩＡＬＥは、内部動作実行時に活性化される。内部制御
アドレス信号ＩＣＡＤについては、たとえばページモー
ドでのデータ読出時において外部アドレス信号ＡＤを先
頭アドレスとして内部で順次アドレス信号を更新して内
部制御アドレス信号を生成する。また消去／書込動作時
においては、消去をブロック単位で実行するため、外部
アドレス信号ＡＤからブロックアドレス信号を生成する
（消去がブロック単位で行なわれる場合）。
【００１５】図２７は、図２６に示すアドレスラッチ９
０１ｅの構成を示す図である。図２７において、アドレ
スラッチ９０１ｅは、外部アドレス取込指示信号ＥＡＬ
Ｅの活性化（Ｈレベル）に応答して導通し、中間アドレ
ス信号ＡＤｉを通過させるトランスファーゲート９２０
ａと、内部制御アドレス取込指示信号ＩＡＬＥの活性化
（Ｈレベル）時導通し、内部制御アドレス信号ＩＣＡＤ
を通過させるトランスファーゲート９２０ｂと、トラン
スファーゲート９２０ａおよび９２０ｂの一方から与え
られるアドレス信号を第１の入力に受けかつ第２の入力
にリセット信号ＺＲＳＴを受けるＮＡＮＤ回路９２０ｃ
と、ＮＡＮＤ回路９２０ｃの出力信号を反転して内部制
御（内部制御用）アドレス信号ＡＩを生成するインバー
タ９２０ｅと、ＮＡＮＤ回路９２０ｃの出力信号を反転
してＮＡＮＤ回路９２０ｃの第１の入力へフィードバッ
クするインバータ９２０ｄを含む。リセット信号ＺＲＳ
Ｔは、内部動作完了後または新たにコマンドが与えられ
たときに活性化される（Ｌレベルに駆動される）。この
リセット信号ＺＲＳＴがＬレベルに活性化されると、内
部制御アドレス信号ＡＩは、全ビットがＬレベルに設定
される。
０１ｅの構成を示す図である。図２７において、アドレ
スラッチ９０１ｅは、外部アドレス取込指示信号ＥＡＬ
Ｅの活性化（Ｈレベル）に応答して導通し、中間アドレ
ス信号ＡＤｉを通過させるトランスファーゲート９２０
ａと、内部制御アドレス取込指示信号ＩＡＬＥの活性化
（Ｈレベル）時導通し、内部制御アドレス信号ＩＣＡＤ
を通過させるトランスファーゲート９２０ｂと、トラン
スファーゲート９２０ａおよび９２０ｂの一方から与え
られるアドレス信号を第１の入力に受けかつ第２の入力
にリセット信号ＺＲＳＴを受けるＮＡＮＤ回路９２０ｃ
と、ＮＡＮＤ回路９２０ｃの出力信号を反転して内部制
御（内部制御用）アドレス信号ＡＩを生成するインバー
タ９２０ｅと、ＮＡＮＤ回路９２０ｃの出力信号を反転
してＮＡＮＤ回路９２０ｃの第１の入力へフィードバッ
クするインバータ９２０ｄを含む。リセット信号ＺＲＳ
Ｔは、内部動作完了後または新たにコマンドが与えられ
たときに活性化される（Ｌレベルに駆動される）。この
リセット信号ＺＲＳＴがＬレベルに活性化されると、内
部制御アドレス信号ＡＩは、全ビットがＬレベルに設定
される。
【００１６】したがって、アドレスラッチ９０１ｅから
は、外部アドレス信号ＡＤに対応する内部制御アドレス
信号または、内部制御回路９００により加工された内部
制御アドレス信号ＩＣＡＤの一方が選択されて内部動作
用のアドレス信号ＡＩとして出力される。
は、外部アドレス信号ＡＤに対応する内部制御アドレス
信号または、内部制御回路９００により加工された内部
制御アドレス信号ＩＣＡＤの一方が選択されて内部動作
用のアドレス信号ＡＩとして出力される。
【００１７】すなわち、図２８に示すように、コマンド
ＣＭＤが与えられるとき、外部アドレス信号ＡＤも同時
に与えられる。外部アドレス信号ＡＤおよびコマンドＣ
ＭＤは、制御信号ＣＴＬの立上がりで内部制御回路９０
０によりラッチされる。このコマンド印加時の制御信号
ＣＴＬ（／ＣＥ，／ＷＥ，／ＯＥ）に従ってアドレスバ
ッファ活性化信号ＡＢＥが活性化され、外部アドレス信
号ＡＤに従って中間アドレス信号ＡＤｉが生成される。
次いで、コマンドＣＭＤのデコード結果に従って外部ア
ドレス取込指示信号ＥＡＬＥが活性化され、トランスフ
ァーゲート９２０ａが導通し、内部制御アドレス信号Ａ
Ｉ（ＡＤ０）が、外部アドレス信号ＡＤ（中間アドレス
信号ＡＤｉ）に従って生成される。
ＣＭＤが与えられるとき、外部アドレス信号ＡＤも同時
に与えられる。外部アドレス信号ＡＤおよびコマンドＣ
ＭＤは、制御信号ＣＴＬの立上がりで内部制御回路９０
０によりラッチされる。このコマンド印加時の制御信号
ＣＴＬ（／ＣＥ，／ＷＥ，／ＯＥ）に従ってアドレスバ
ッファ活性化信号ＡＢＥが活性化され、外部アドレス信
号ＡＤに従って中間アドレス信号ＡＤｉが生成される。
次いで、コマンドＣＭＤのデコード結果に従って外部ア
ドレス取込指示信号ＥＡＬＥが活性化され、トランスフ
ァーゲート９２０ａが導通し、内部制御アドレス信号Ａ
Ｉ（ＡＤ０）が、外部アドレス信号ＡＤ（中間アドレス
信号ＡＤｉ）に従って生成される。
【００１８】コマンドＣＭＤに従って、ページモード動
作、または消去／書込動作が指定されたときには、内部
制御回路の制御の下に、内部制御アドレス信号ＩＣＡＤ
が更新される。この内部動作時、内部制御回路９００の
制御の下に、内部制御アドレス取込指示信号ＩＡＬＥが
活性化され、トランスファーゲート９２０ｂが導通し、
内部制御アドレス信号ＡＩが、内部制御回路９００から
の内部制御アドレス信号ＩＣＡＤ（０）に変更される。
作、または消去／書込動作が指定されたときには、内部
制御回路の制御の下に、内部制御アドレス信号ＩＣＡＤ
が更新される。この内部動作時、内部制御回路９００の
制御の下に、内部制御アドレス取込指示信号ＩＡＬＥが
活性化され、トランスファーゲート９２０ｂが導通し、
内部制御アドレス信号ＡＩが、内部制御回路９００から
の内部制御アドレス信号ＩＣＡＤ（０）に変更される。
【００１９】図２６に示すアドレスバッファ９０１から
のアドレス信号ＡＥおびＡＩは、ともに、図２５に示す
バンクポインタ９０３へ与えられる。バンクポインタ９
０３は、これらのアドレス信号ＡＥおよびＡＩに従っ
て、バンクを特定するバンク指定信号をそれぞれ内部動
作用および外部データ読出用に生成する。
のアドレス信号ＡＥおびＡＩは、ともに、図２５に示す
バンクポインタ９０３へ与えられる。バンクポインタ９
０３は、これらのアドレス信号ＡＥおよびＡＩに従っ
て、バンクを特定するバンク指定信号をそれぞれ内部動
作用および外部データ読出用に生成する。
【００２０】図２９は、図２５に示すバンクポインタ９
０３の構成を示す図である。このバンクポインタ９０３
は、外部読出用アドレス信号ビットＡＥ＜ｍ：０＞の最
上位２ビットＡＥ＜ｍ：ｍ−１＞をデコードして、バン
ク指定信号ＡＥＢ１−ＡＥＢ４を生成するゲート回路９
０３ａ−９０３ｄと、内部制御アドレス信号ビットＡＩ
＜ｍ：０＞の最上位２ビットＡＩ＜ｍ：ｍ−１＞に従っ
て、内部動作制御用のバンク指定信号ＡＩＢ１−ＡＩＢ
４を生成するゲート回路９０３ｅ−９０３ｈを含む。ア
ドレス信号ＡＥおよびＡＩは、ともに（ｍ＋１）ビット
の信号である。バンクの数が４であり、２ビットのアド
レスがバンク特定のために用いられる。
０３の構成を示す図である。このバンクポインタ９０３
は、外部読出用アドレス信号ビットＡＥ＜ｍ：０＞の最
上位２ビットＡＥ＜ｍ：ｍ−１＞をデコードして、バン
ク指定信号ＡＥＢ１−ＡＥＢ４を生成するゲート回路９
０３ａ−９０３ｄと、内部制御アドレス信号ビットＡＩ
＜ｍ：０＞の最上位２ビットＡＩ＜ｍ：ｍ−１＞に従っ
て、内部動作制御用のバンク指定信号ＡＩＢ１−ＡＩＢ
４を生成するゲート回路９０３ｅ−９０３ｈを含む。ア
ドレス信号ＡＥおよびＡＩは、ともに（ｍ＋１）ビット
の信号である。バンクの数が４であり、２ビットのアド
レスがバンク特定のために用いられる。
【００２１】ゲート回路９０３ａは、アドレスビットＡ
Ｅ＜ｍ＞およびＡＥ＜ｍ−１＞がともにＬレベルのとき
に、バンク指定信号ＡＥＢ１をＨレベルの活性状態へ駆
動する。ゲート回路９０３ｂは、アドレスビットＡＥ＜
ｍ＞がＬレベルでありかつアドレスビットＡＥ＜ｍ−１
＞がＨレベルのときに、バンク指定信号ＡＥＢ２をＨレ
ベルの活性状態へ駆動する。ゲート回路９０３ｃは、ア
ドレスビットＡＥ＜ｍ＞がＨレベルでありかつアドレス
ビットＡＥ＜ｍ−１＞がＬレベルのときに、バンク指定
信号ＡＥＢ３をＨレベルの活性状態へ駆動する。ゲート
回路９０３ｄは、アドレスビットＡＥ＜ｍ＞およびＡＥ
＜ｍ−１＞がともにＨレベルのときに、バンク指定信号
ＡＥＢ４をＨレベルの活性状態へ駆動する。これらのバ
ンク指定信号ＡＥＢ１−ＡＥＢ４により、それぞれバン
クＢ♯１−Ｂ♯４が指定される。
Ｅ＜ｍ＞およびＡＥ＜ｍ−１＞がともにＬレベルのとき
に、バンク指定信号ＡＥＢ１をＨレベルの活性状態へ駆
動する。ゲート回路９０３ｂは、アドレスビットＡＥ＜
ｍ＞がＬレベルでありかつアドレスビットＡＥ＜ｍ−１
＞がＨレベルのときに、バンク指定信号ＡＥＢ２をＨレ
ベルの活性状態へ駆動する。ゲート回路９０３ｃは、ア
ドレスビットＡＥ＜ｍ＞がＨレベルでありかつアドレス
ビットＡＥ＜ｍ−１＞がＬレベルのときに、バンク指定
信号ＡＥＢ３をＨレベルの活性状態へ駆動する。ゲート
回路９０３ｄは、アドレスビットＡＥ＜ｍ＞およびＡＥ
＜ｍ−１＞がともにＨレベルのときに、バンク指定信号
ＡＥＢ４をＨレベルの活性状態へ駆動する。これらのバ
ンク指定信号ＡＥＢ１−ＡＥＢ４により、それぞれバン
クＢ♯１−Ｂ♯４が指定される。
【００２２】ゲート回路９０３ｅは、アドレスビットＡ
Ｉ＜ｍ＞およびＡＩ＜ｍ−１＞がともにＬレベルのと
き、バンク指定信号ＡＩＢ１をＨレベルの活性状態へ駆
動する。ゲート回路９０３ｆはアドレスビットＡＩ＜ｍ
＞がＬレベルであり、かつアドレスビットＡＩ＜ｍ−１
＞がＨレベルのときに、バンク指定信号ＡＩＢ２をＨレ
ベルの活性状態へ駆動する。ゲート回路９０３ｇはアド
レスビットＡＩ＜ｍ＞がＨレベルであり、かつアドレス
ビットＡＩ＜ｍ−１＞がＬレベルのときに、バンク指定
信号ＡＩＢ３をＨレベルの活性状態へ駆動する。ゲート
回路９０３ｈは，アドレスビットＡＩ＜ｍ＞およびＡＩ
＜ｍ−１＞がともにＬレベルのときに、バンク指定信号
ＡＩＢ４をＨレベルの活性状態へ駆動する。バンク指定
信号ＡＩＢ１−ＡＩＢ４は、それぞれ、バンクＢ♯１−
Ｂ♯４を指定する。
Ｉ＜ｍ＞およびＡＩ＜ｍ−１＞がともにＬレベルのと
き、バンク指定信号ＡＩＢ１をＨレベルの活性状態へ駆
動する。ゲート回路９０３ｆはアドレスビットＡＩ＜ｍ
＞がＬレベルであり、かつアドレスビットＡＩ＜ｍ−１
＞がＨレベルのときに、バンク指定信号ＡＩＢ２をＨレ
ベルの活性状態へ駆動する。ゲート回路９０３ｇはアド
レスビットＡＩ＜ｍ＞がＨレベルであり、かつアドレス
ビットＡＩ＜ｍ−１＞がＬレベルのときに、バンク指定
信号ＡＩＢ３をＨレベルの活性状態へ駆動する。ゲート
回路９０３ｈは，アドレスビットＡＩ＜ｍ＞およびＡＩ
＜ｍ−１＞がともにＬレベルのときに、バンク指定信号
ＡＩＢ４をＨレベルの活性状態へ駆動する。バンク指定
信号ＡＩＢ１−ＡＩＢ４は、それぞれ、バンクＢ♯１−
Ｂ♯４を指定する。
【００２３】この図２９に示すように、バンクポインタ
９０３において、外部読出用のバンク指定信号ＡＥＢＥ
１−ＡＥＢＥ４を外部動作用のアドレス信号ＡＥに基づ
いて生成し、また内部動作用のバンク指定信号ＡＩＢＥ
１−ＡＩＢＥ４を、内部制御アドレス信号ＡＩに従って
生成することにより、内部動作と外部データ読出動作を
並行して行なうことができる。
９０３において、外部読出用のバンク指定信号ＡＥＢＥ
１−ＡＥＢＥ４を外部動作用のアドレス信号ＡＥに基づ
いて生成し、また内部動作用のバンク指定信号ＡＩＢＥ
１−ＡＩＢＥ４を、内部制御アドレス信号ＡＩに従って
生成することにより、内部動作と外部データ読出動作を
並行して行なうことができる。
【００２４】図３０は、バンク活性化部の構成を概略的
に示す図である。図３０において、バンクＢ♯ｉ（ｉ＝
１−４）は、バンク指定信号ＡＥＢｉおよびＡＩＢｉを
受けるＯＲ回路９２５からのバンク特定信号ＢＰｉの活
性化時活性化される。このバンク特定信号ＢＰｉが活性
化されると、バンクＢ♯ｉにおいて、アドレスデコード
回路（プリデコーダＰＤ、カラムデコーダＣＤおよびロ
ウデコーダＲＤ）が活性化され、与えられるアドレス信
号に従ってメモリセル選択動作を実行する。
に示す図である。図３０において、バンクＢ♯ｉ（ｉ＝
１−４）は、バンク指定信号ＡＥＢｉおよびＡＩＢｉを
受けるＯＲ回路９２５からのバンク特定信号ＢＰｉの活
性化時活性化される。このバンク特定信号ＢＰｉが活性
化されると、バンクＢ♯ｉにおいて、アドレスデコード
回路（プリデコーダＰＤ、カラムデコーダＣＤおよびロ
ウデコーダＲＤ）が活性化され、与えられるアドレス信
号に従ってメモリセル選択動作を実行する。
【００２５】図３１は、１つのバンクにおけるセンスア
ンプＳＡの構成を概略的に示す図である。図３１におい
て、センスアンプＳＡは、センスアンプ活性化信号ＺＳ
Ｅの活性化に応答して活性化され、Ｙゲートから与えら
れたデータを検知し増幅するセンス回路９２６と、外部
リード活性化信号ＲＤＥの活性化時活性化され、センス
回路９２６により検出されたデータをデータバッファへ
伝達する内部リード回路９２７と、ベリファイリード活
性化信号ＶＲＤＥの活性化に応答して活性化され、セン
ス回路９２６により検知増幅されたデータを消去／書込
ベリファイ回路へ与えるベリファイリード回路９２８を
含む。
ンプＳＡの構成を概略的に示す図である。図３１におい
て、センスアンプＳＡは、センスアンプ活性化信号ＺＳ
Ｅの活性化に応答して活性化され、Ｙゲートから与えら
れたデータを検知し増幅するセンス回路９２６と、外部
リード活性化信号ＲＤＥの活性化時活性化され、センス
回路９２６により検出されたデータをデータバッファへ
伝達する内部リード回路９２７と、ベリファイリード活
性化信号ＶＲＤＥの活性化に応答して活性化され、セン
ス回路９２６により検知増幅されたデータを消去／書込
ベリファイ回路へ与えるベリファイリード回路９２８を
含む。
【００２６】外部リード活性化信号ＲＤＥは、バンク指
定信号ＡＥＢに基づいて生成され、一方、ベリファイリ
ード活性化信号ＶＲＤＥは、内部動作用バンク指定信号
ＡＩＢに基づいて生成される。すなわち、バンク指定信
号ＡＥＢｉが活性化された場合、このバンクＢ♯ｉの内
部リード回路９２７が活性化され、選択メモリセルデー
タがデータバッファへ与えられてデータの外部読出が行
なわれる。一方、内部動作用バンク指定信号ＡＩＢｉが
活性化された場合、バンクＢ♯ｉの動作は、内部制御回
路９００により制御される。消去および書込が行なわ
れ、消去／書込ベリファイ動作を行なう場合には、ベリ
ファイリード活性化信号ＶＲＤＥが活性化されて、消去
／書込のベリファイが行なわれる。センス活性化信号Ｚ
ＳＥは、バンク指定信号ＡＥＢｉおよびＡＩＢｉの一方
の活性化時、内部制御回路９００の制御の下に活性化さ
れる。
定信号ＡＥＢに基づいて生成され、一方、ベリファイリ
ード活性化信号ＶＲＤＥは、内部動作用バンク指定信号
ＡＩＢに基づいて生成される。すなわち、バンク指定信
号ＡＥＢｉが活性化された場合、このバンクＢ♯ｉの内
部リード回路９２７が活性化され、選択メモリセルデー
タがデータバッファへ与えられてデータの外部読出が行
なわれる。一方、内部動作用バンク指定信号ＡＩＢｉが
活性化された場合、バンクＢ♯ｉの動作は、内部制御回
路９００により制御される。消去および書込が行なわ
れ、消去／書込ベリファイ動作を行なう場合には、ベリ
ファイリード活性化信号ＶＲＤＥが活性化されて、消去
／書込のベリファイが行なわれる。センス活性化信号Ｚ
ＳＥは、バンク指定信号ＡＥＢｉおよびＡＩＢｉの一方
の活性化時、内部制御回路９００の制御の下に活性化さ
れる。
【００２７】図３２は、図２５に示す内部制御回路９０
０の構成および出力切替回路９１２の構成を概略的に示
す図である。図３２において、内部制御回路９００は、
制御信号ＣＴＬに従って外部からのコマンドＣＭＤを取
込み、このコマンドＣＭＤが指定する内部動作を指示す
る信号を生成するコマンドデコーダ９００ａと、コマン
ドデコーダ９００ａからの内部動作指示信号に従って各
種内部制御信号を生成する内部制御信号発生回路９００
ｂと、内部動作時バンク指定信号ＡＥＢ（ＡＥＢ１−Ａ
ＥＢ４）およびＡＩＢ（ＡＩＢ１−ＡＩＢ４）の一致／
不一致を検出する一致検出回路９００ｃと、一致検出回
路９００ｃにおける一致検出時、内部制御信号発生回路
９００ｂの制御の下に、この指定されたバンクのステー
タスデータを生成してステータスレジスタ９１０に書込
むステータスデータ制御回路９００ｄを含む。
０の構成および出力切替回路９１２の構成を概略的に示
す図である。図３２において、内部制御回路９００は、
制御信号ＣＴＬに従って外部からのコマンドＣＭＤを取
込み、このコマンドＣＭＤが指定する内部動作を指示す
る信号を生成するコマンドデコーダ９００ａと、コマン
ドデコーダ９００ａからの内部動作指示信号に従って各
種内部制御信号を生成する内部制御信号発生回路９００
ｂと、内部動作時バンク指定信号ＡＥＢ（ＡＥＢ１−Ａ
ＥＢ４）およびＡＩＢ（ＡＩＢ１−ＡＩＢ４）の一致／
不一致を検出する一致検出回路９００ｃと、一致検出回
路９００ｃにおける一致検出時、内部制御信号発生回路
９００ｂの制御の下に、この指定されたバンクのステー
タスデータを生成してステータスレジスタ９１０に書込
むステータスデータ制御回路９００ｄを含む。
【００２８】内部制御信号発生回路９００ｂは、コマン
ドデコーダ９００ａからの動作モード指示信号および一
致検出回路９００ｃからの一致／不一致検出信号に従っ
て、メインセンスアンプ活性化信号ＺＳＥＭ、内部リー
ド活性化信号ＲＤＥＭおよびベリファイリード活性化信
号ＶＲＤＥＭ、出力モード切替信号ＲＳＷを生成する。
これらの活性化信号ＺＳＥＭ、ＲＤＥＭ、およびＶＲＤ
ＥＭは、メイン制御信号であり、それぞれバンク指示信
号との論理積を取って指定されたバンクに対するセンス
アンプ活性化信号、外部リード活性化信号ＲＤＥ、およ
びベリファイリード活性化信号ＶＲＤＥが生成される。
ドデコーダ９００ａからの動作モード指示信号および一
致検出回路９００ｃからの一致／不一致検出信号に従っ
て、メインセンスアンプ活性化信号ＺＳＥＭ、内部リー
ド活性化信号ＲＤＥＭおよびベリファイリード活性化信
号ＶＲＤＥＭ、出力モード切替信号ＲＳＷを生成する。
これらの活性化信号ＺＳＥＭ、ＲＤＥＭ、およびＶＲＤ
ＥＭは、メイン制御信号であり、それぞれバンク指示信
号との論理積を取って指定されたバンクに対するセンス
アンプ活性化信号、外部リード活性化信号ＲＤＥ、およ
びベリファイリード活性化信号ＶＲＤＥが生成される。
【００２９】内部制御信号発生回路９００ｂは、内部動
作を行なっているバンクが外部からのアドレスにより指
定された場合には、ステータスデータ制御回路９００ｄ
を活性化し、このバンクのステータスを示すデータ（消
去／書込状態の進行状況）を示すデータを生成し、ステ
ータスデータ制御回路９００ｄを介してステータスデー
タレジスタ９１０に書込む。この一致検出時において
は、内部制御信号発生回路９００ｂは、リードモード切
替信号ＲＳＷをステータスデータレジスタ９１０を選択
する状態に設定する。コマンド印加時には、コマンドに
従った動作が行なわれる。
作を行なっているバンクが外部からのアドレスにより指
定された場合には、ステータスデータ制御回路９００ｄ
を活性化し、このバンクのステータスを示すデータ（消
去／書込状態の進行状況）を示すデータを生成し、ステ
ータスデータ制御回路９００ｄを介してステータスデー
タレジスタ９１０に書込む。この一致検出時において
は、内部制御信号発生回路９００ｂは、リードモード切
替信号ＲＳＷをステータスデータレジスタ９１０を選択
する状態に設定する。コマンド印加時には、コマンドに
従った動作が行なわれる。
【００３０】出力切替回路９１２は、レジスタ回路９０
８、９０９、９１０および９１１それぞれに対応して設
けられるトランスファーゲートＴＸ１−ＴＸ４と、選択
バンクからの読出データＤｉを受けるトランスファーゲ
ートＴＸ５を含む。これらのトランスファーゲートＴＸ
１−ＴＸ５の１つが、リードモード切替信号ＲＳＷに従
って１つが活性化される。これらのトランスファーゲー
トＴＸ１−ＴＸ５は、トライステートバッファ回路であ
ってもよい。次に、この図３２に示す回路の動作を、図
３３に示すフロー図を参照して説明する。
８、９０９、９１０および９１１それぞれに対応して設
けられるトランスファーゲートＴＸ１−ＴＸ４と、選択
バンクからの読出データＤｉを受けるトランスファーゲ
ートＴＸ５を含む。これらのトランスファーゲートＴＸ
１−ＴＸ５の１つが、リードモード切替信号ＲＳＷに従
って１つが活性化される。これらのトランスファーゲー
トＴＸ１−ＴＸ５は、トライステートバッファ回路であ
ってもよい。次に、この図３２に示す回路の動作を、図
３３に示すフロー図を参照して説明する。
【００３１】ここで、図３３においては、この不揮発性
半導体記憶装置からメモリセルデータまたはレジスタ回
路の格納データを読出す動作が示される。
半導体記憶装置からメモリセルデータまたはレジスタ回
路の格納データを読出す動作が示される。
【００３２】外部からコマンドが印加されたか否かの判
別が行なわれる（ステップＳ１）。外部からデータを読
出すリードコマンドが与えられた場合、まず、内部動作
中のバンクが存在するか否かの判定が行なわれる（ステ
ップＳ２）。内部動作中のバンクが存在しない場合に
は、与えられたコマンドをデコードし、このコマンドが
指定する動作が行なわれる（ステップＳ８）。このと
き、リードモード切替信号ＲＳＷも、この与えられたコ
マンドに従って設定される（ステップＳ９）。続いて、
この与えられたコマンドに従ってデータ（メモリセルデ
ータまたはレジスタ回路のデータ）が出力切替回路９１
２により選択されてデータバッファ９１３を介して外部
へ出力される。
別が行なわれる（ステップＳ１）。外部からデータを読
出すリードコマンドが与えられた場合、まず、内部動作
中のバンクが存在するか否かの判定が行なわれる（ステ
ップＳ２）。内部動作中のバンクが存在しない場合に
は、与えられたコマンドをデコードし、このコマンドが
指定する動作が行なわれる（ステップＳ８）。このと
き、リードモード切替信号ＲＳＷも、この与えられたコ
マンドに従って設定される（ステップＳ９）。続いて、
この与えられたコマンドに従ってデータ（メモリセルデ
ータまたはレジスタ回路のデータ）が出力切替回路９１
２により選択されてデータバッファ９１３を介して外部
へ出力される。
【００３３】一方、ステップＳ２において内部動作中の
バンクが存在すると判定された場合（活性状態の内部動
作用バンク指定信号ＡＩＢが存在するか否かの判定によ
り行なう）、一致検出回路９００ｃによりこのコマンド
と同時に与えられたアドレス信号が、内部動作中のバン
クを指定しているか否かの判定が行なわれる（ステップ
Ｓ３）。内部動作中のバンクと異なるバンクが指定され
た場合には、コマンドＣＭＤは、メモリセル読出指示で
あり、応じて、アレイリードモードが設定され（ステッ
プＳ６）、外部からのアドレス信号に従ってメモリセル
の選択およびデータ読出が行なわれ（ステップＳ７）、
データバッファ９１３を介して外部へメモリセルデータ
が出力される（ステップＳ１０）。
バンクが存在すると判定された場合（活性状態の内部動
作用バンク指定信号ＡＩＢが存在するか否かの判定によ
り行なう）、一致検出回路９００ｃによりこのコマンド
と同時に与えられたアドレス信号が、内部動作中のバン
クを指定しているか否かの判定が行なわれる（ステップ
Ｓ３）。内部動作中のバンクと異なるバンクが指定され
た場合には、コマンドＣＭＤは、メモリセル読出指示で
あり、応じて、アレイリードモードが設定され（ステッ
プＳ６）、外部からのアドレス信号に従ってメモリセル
の選択およびデータ読出が行なわれ（ステップＳ７）、
データバッファ９１３を介して外部へメモリセルデータ
が出力される（ステップＳ１０）。
【００３４】一方、ステップＳ３において、内部動作中
のバンクが外部からのアドレス信号により指定された場
合には、一致検出回路９００ｃが一致を検出し、ステー
タスデータ制御回路９００ｄによりステータスデータが
生成されてステータスレジスタ回路９１０に、この内部
動作中のバンクのステータスを示すデータが書込まれて
格納される。次いで、リードモード切替信号ＲＳＷが、
強制的にステータスレジスタ回路９１０を選択する状態
に設定され、トランスファーゲートＴＸ３が導通する
（ステップＳ５）。次いで、このステータスデータレジ
スタ回路９１０の格納するステータスデータがデータバ
ッファ９１３を介して外部へ出力される（ステップＳ１
０）。
のバンクが外部からのアドレス信号により指定された場
合には、一致検出回路９００ｃが一致を検出し、ステー
タスデータ制御回路９００ｄによりステータスデータが
生成されてステータスレジスタ回路９１０に、この内部
動作中のバンクのステータスを示すデータが書込まれて
格納される。次いで、リードモード切替信号ＲＳＷが、
強制的にステータスレジスタ回路９１０を選択する状態
に設定され、トランスファーゲートＴＸ３が導通する
（ステップＳ５）。次いで、このステータスデータレジ
スタ回路９１０の格納するステータスデータがデータバ
ッファ９１３を介して外部へ出力される（ステップＳ１
０）。
【００３５】なお、ステップＳ６においてアレイリード
モードが設定されているが、この場合は、外部からデー
タ読出を示す信号（／ＯＥ，／ＣＥが活性状態）がアド
レス信号とともに与えられる動作が行なわれることもあ
る（既に予めアレイリードモードに設定されている）。
すなわち、単に出力イネーブル信号／ＯＥを活性化して
データの読出を行なう場合も存在する。
モードが設定されているが、この場合は、外部からデー
タ読出を示す信号（／ＯＥ，／ＣＥが活性状態）がアド
レス信号とともに与えられる動作が行なわれることもあ
る（既に予めアレイリードモードに設定されている）。
すなわち、単に出力イネーブル信号／ＯＥを活性化して
データの読出を行なう場合も存在する。
【００３６】したがって、この図３２に示すように、外
部リード用バンク指定信号ＡＥＢおよび内部動作用バン
ク指定信号ＡＩＢを生成して、これらのバンク指定信号
により指定されたバンクの活性化を行なうことにより、
１つのバンクの内部動作中に、別バンクのデータの読出
を行なうことができる。
部リード用バンク指定信号ＡＥＢおよび内部動作用バン
ク指定信号ＡＩＢを生成して、これらのバンク指定信号
により指定されたバンクの活性化を行なうことにより、
１つのバンクの内部動作中に、別バンクのデータの読出
を行なうことができる。
【００３７】
【発明が解決しようとする課題】ＢＧＯフラッシュメモ
リにおいては、内部動作中に別バンクへアクセスしてデ
ータを読出すバックグラウンド・オペレーションが可能
である。しかしながら、この場合、別バンクからのデー
タを読出すかまたは、内部動作中のバンクのステータス
データを読出す動作モードしか行なうことができない。
これは、バックグラウンド・オペレーション機能は、元
々、消去／書込の期間内に、別バンクの記憶データを読
出してアクセス効率を改善することを目的としているた
めである。したがって、この場合、バックグラウンド・
オペレーション中には、レジスタ回路９０８、９０９お
よび９１１からのデータを読出すことができず、たとえ
ばブロックロックビットの読出を行なって各バンクの書
換え可能領域をチェックするなどの動作を行なうことが
できず、バックグラウンド・オペレーション機能の用途
が限定されるという問題があった。
リにおいては、内部動作中に別バンクへアクセスしてデ
ータを読出すバックグラウンド・オペレーションが可能
である。しかしながら、この場合、別バンクからのデー
タを読出すかまたは、内部動作中のバンクのステータス
データを読出す動作モードしか行なうことができない。
これは、バックグラウンド・オペレーション機能は、元
々、消去／書込の期間内に、別バンクの記憶データを読
出してアクセス効率を改善することを目的としているた
めである。したがって、この場合、バックグラウンド・
オペレーション中には、レジスタ回路９０８、９０９お
よび９１１からのデータを読出すことができず、たとえ
ばブロックロックビットの読出を行なって各バンクの書
換え可能領域をチェックするなどの動作を行なうことが
できず、バックグラウンド・オペレーション機能の用途
が限定されるという問題があった。
【００３８】また、リードの内容を設定するためには、
外部からコマンドを印加して、リードモード切替信号Ｒ
ＳＷの状態を設定し直す必要がある。この場合、リード
コマンドを印加した後、データ出力を指示するための出
力イネーブル信号／ＯＥをアクティブにする必要があ
り、２サイクルが必要となり、内部データ読出に時間を
要するという問題があった。
外部からコマンドを印加して、リードモード切替信号Ｒ
ＳＷの状態を設定し直す必要がある。この場合、リード
コマンドを印加した後、データ出力を指示するための出
力イネーブル信号／ＯＥをアクティブにする必要があ
り、２サイクルが必要となり、内部データ読出に時間を
要するという問題があった。
【００３９】すなわち、一旦リードモード切替信号ＲＳ
Ｗの状態がリードコマンドにより設定された場合には、
以降持続的にそのリードモード切替信号ＲＳＷの状態が
定められており、ＣＦＩコード、ブロックロックビッ
ト、およびステータスデータを順次読出す場合、各動作
時にそれぞれのデータ読出を指示するコマンドを印加し
て、その後データ出力を示す出力イネーブル信号／ＯＥ
を活性化する必要があり、高速で必要な内部データを読
出すことができないという問題があった。これは、メモ
リセルデータ読出についても同様である。
Ｗの状態がリードコマンドにより設定された場合には、
以降持続的にそのリードモード切替信号ＲＳＷの状態が
定められており、ＣＦＩコード、ブロックロックビッ
ト、およびステータスデータを順次読出す場合、各動作
時にそれぞれのデータ読出を指示するコマンドを印加し
て、その後データ出力を示す出力イネーブル信号／ＯＥ
を活性化する必要があり、高速で必要な内部データを読
出すことができないという問題があった。これは、メモ
リセルデータ読出についても同様である。
【００４０】また、ＢＧＯ機能を持たない一般のフラッ
シュメモリにおいても、各種固有データを格納するレジ
スタ回路が設けられている。この場合、内部で消去また
は書込を行なう内部動作中においては外部に出力される
レディ／ビジー信号が、ビジー状態に設定されており、
このレディ／ビジー信号がレディ状態となったときに、
ステータスデータなどのデータを読出すことができる。
また、この場合においても、内部のレジスタ回路の固有
データを読出す場合には、レジスタ回路を特定するコマ
ンドを印加して、コマンドのラッチ／デコード動作後、
出力イネーブル信号（コントロール信号ＣＴＬに含まれ
る）を活性状態に設定する必要があり、高速で、固有デ
ータを読出すことができないという問題がある。
シュメモリにおいても、各種固有データを格納するレジ
スタ回路が設けられている。この場合、内部で消去また
は書込を行なう内部動作中においては外部に出力される
レディ／ビジー信号が、ビジー状態に設定されており、
このレディ／ビジー信号がレディ状態となったときに、
ステータスデータなどのデータを読出すことができる。
また、この場合においても、内部のレジスタ回路の固有
データを読出す場合には、レジスタ回路を特定するコマ
ンドを印加して、コマンドのラッチ／デコード動作後、
出力イネーブル信号（コントロール信号ＣＴＬに含まれ
る）を活性状態に設定する必要があり、高速で、固有デ
ータを読出すことができないという問題がある。
【００４１】それゆえ、この発明の目的は、必要なデー
タの読出時間を短縮することのできる不揮発性半導体記
憶装置を提供することである。
タの読出時間を短縮することのできる不揮発性半導体記
憶装置を提供することである。
【００４２】この発明の他の目的は、任意の所望のデー
タを高速で外部へ読出すことのできる不揮発性半導体記
憶装置を提供することである。
タを高速で外部へ読出すことのできる不揮発性半導体記
憶装置を提供することである。
【００４３】この発明のさらの他の目的は、利便性に優
れた不揮発性半導体記憶装置を提供することである。
れた不揮発性半導体記憶装置を提供することである。
【００４４】
【課題を解決するための手段】この発明の第１の観点に
係る不揮発性半導体記憶装置は、外部からのアドレス信
号の所定のビットに従って、複数の動作モードのうちの
１つの動作モードを指定する動作モード指示信号を発生
する回路と、この動作モード指示信号に従って、指定さ
れた動作モードを行なうための制御信号を発生するため
の動作制御回路を備える。
係る不揮発性半導体記憶装置は、外部からのアドレス信
号の所定のビットに従って、複数の動作モードのうちの
１つの動作モードを指定する動作モード指示信号を発生
する回路と、この動作モード指示信号に従って、指定さ
れた動作モードを行なうための制御信号を発生するため
の動作制御回路を備える。
【００４５】好ましくは、互いに独立にアドレス指定が
可能な複数のバンクが設けられる。所定のビットはこれ
ら複数のバンクの１つを特定するバンクアドレスを構成
する。
可能な複数のバンクが設けられる。所定のビットはこれ
ら複数のバンクの１つを特定するバンクアドレスを構成
する。
【００４６】また、これに代えて、好ましくは、それぞ
れが特定のデータを格納する複数のレジスタ回路と、各
々が不揮発的に情報を記憶する複数のメモリセルを有す
るメモリアレイとが設けられる。複数の動作モードは、
メモリアレイの選択メモリセルからデータを外部へ読出
すメモリセルデータ外部リードモードと、複数のレジス
タ回路から個別にかつ互いに独立にデータを読出すため
の複数のレジスタリードモードとを有する。動作モード
指示信号発生回路は、これらのうちの１つのデータを外
部へ読出して出力する１つの動作モードを特定する信号
を動作モード指示信号として生成する。
れが特定のデータを格納する複数のレジスタ回路と、各
々が不揮発的に情報を記憶する複数のメモリセルを有す
るメモリアレイとが設けられる。複数の動作モードは、
メモリアレイの選択メモリセルからデータを外部へ読出
すメモリセルデータ外部リードモードと、複数のレジス
タ回路から個別にかつ互いに独立にデータを読出すため
の複数のレジスタリードモードとを有する。動作モード
指示信号発生回路は、これらのうちの１つのデータを外
部へ読出して出力する１つの動作モードを特定する信号
を動作モード指示信号として生成する。
【００４７】また、これに代えて、好ましくは、各々が
固有のデータを格納する複数のレジスタ回路と、複数の
互いに独立にアドレス指定が可能な複数のバンクが設け
られる。動作モード指示信号発生回路は、外部からのコ
マンドに従って外部アドレス信号を取込み、該取込んだ
アドレス信号に対応する内部制御アドレス信号を生成す
るための内部制御アドレス発生手段と、任意の外部アド
レス信号の所定のビットと内部制御アドレス信号の所定
のビットとの一致／不一致を検出するための手段と、複
数のレジスタ回路のいずれを選択するかを特定する情報
を格納するための手段と、一致／不一致検出手段の一致
検出時、情報格納手段の格納情報に従って複数のレジス
タ回路の１つを選択する第１の動作指示信号を発生し、
かつ不一致検出時外部アドレス信号が指定するバンクの
メモリセルデータを選択するための第２の動作モード指
示信号を発生するための手段とを備える。
固有のデータを格納する複数のレジスタ回路と、複数の
互いに独立にアドレス指定が可能な複数のバンクが設け
られる。動作モード指示信号発生回路は、外部からのコ
マンドに従って外部アドレス信号を取込み、該取込んだ
アドレス信号に対応する内部制御アドレス信号を生成す
るための内部制御アドレス発生手段と、任意の外部アド
レス信号の所定のビットと内部制御アドレス信号の所定
のビットとの一致／不一致を検出するための手段と、複
数のレジスタ回路のいずれを選択するかを特定する情報
を格納するための手段と、一致／不一致検出手段の一致
検出時、情報格納手段の格納情報に従って複数のレジス
タ回路の１つを選択する第１の動作指示信号を発生し、
かつ不一致検出時外部アドレス信号が指定するバンクの
メモリセルデータを選択するための第２の動作モード指
示信号を発生するための手段とを備える。
【００４８】また、これに代えて、好ましくは互いに独
立にアドレス指定が可能な複数のバンクが設けられる。
動作モード指示信号発生回路は、複数のバンク各々に対
応して設けられ、各々が対応のバンクが指定されたとき
に動作モード指示信号を生成するための複数のモード設
定信号発生回路を備える。複数のモード設定信号発生回
路は、互いに独立に、指定する動作モードを設定するこ
とができる。
立にアドレス指定が可能な複数のバンクが設けられる。
動作モード指示信号発生回路は、複数のバンク各々に対
応して設けられ、各々が対応のバンクが指定されたとき
に動作モード指示信号を生成するための複数のモード設
定信号発生回路を備える。複数のモード設定信号発生回
路は、互いに独立に、指定する動作モードを設定するこ
とができる。
【００４９】また、好ましくは、互いに独立にアドレス
指定が可能な複数のバンクと、これら複数のバンクに共
通に設けられ、選択バンクのメモリセルの読出データを
外部へ読出すためのリードセンスアンプがさらに設けら
れる。
指定が可能な複数のバンクと、これら複数のバンクに共
通に設けられ、選択バンクのメモリセルの読出データを
外部へ読出すためのリードセンスアンプがさらに設けら
れる。
【００５０】また、好ましくは、動作モード指示信号発
生回路は、動作モードを特定する特定情報を格納するた
めの手段と、外部からのコマンド印加時、外部アドレス
信号を取込み、該取込んだ外部アドレス信号に対応する
内部制御アドレス信号を生成するために手段と、任意の
外部アドレス信号と内部制御アドレス信号との所定のビ
ットの一致／不一致を検出するための手段と、コマンド
印加時、一致／不一致検出手段の一致検出結果に従っ
て、コマンドが指定する動作モードを指定する信号を動
作モード指示信号として出力しかつ特定情報をコマンド
が指定する状態に設定するための手段を含む。
生回路は、動作モードを特定する特定情報を格納するた
めの手段と、外部からのコマンド印加時、外部アドレス
信号を取込み、該取込んだ外部アドレス信号に対応する
内部制御アドレス信号を生成するために手段と、任意の
外部アドレス信号と内部制御アドレス信号との所定のビ
ットの一致／不一致を検出するための手段と、コマンド
印加時、一致／不一致検出手段の一致検出結果に従っ
て、コマンドが指定する動作モードを指定する信号を動
作モード指示信号として出力しかつ特定情報をコマンド
が指定する状態に設定するための手段を含む。
【００５１】またこれに代えて、動作モード指示信号発
生回路は、好ましくは、動作モードを特定する特定情報
を格納するための手段と、外部からのコマンド印加時、
外部アドレス信号を取込み、該取込んだ外部アドレス信
号に対応する内部制御アドレス信号を生成するための手
段と、任意の外部アドレス信号と内部制御アドレス信号
との所定のビットの一致／不一致を検出するための手段
と、コマンド印加後、一致／不一致検出手段の一致検出
時、特定情報に従って動作モード指示信号を発生するた
めの手段を含む。
生回路は、好ましくは、動作モードを特定する特定情報
を格納するための手段と、外部からのコマンド印加時、
外部アドレス信号を取込み、該取込んだ外部アドレス信
号に対応する内部制御アドレス信号を生成するための手
段と、任意の外部アドレス信号と内部制御アドレス信号
との所定のビットの一致／不一致を検出するための手段
と、コマンド印加後、一致／不一致検出手段の一致検出
時、特定情報に従って動作モード指示信号を発生するた
めの手段を含む。
【００５２】また、これに代えて、好ましくは、互いに
独立にアドレス指定が可能な複数のバンクが設けられ
る。動作モード指示信号発生回路は、複数のバンク各々
に対応して設けられ、各々が互いに独立に動作モードを
特定する情報を格納するための手段と、複数のバンク各
々に対応して設けられ、外部からのアドレス信号が対応
のバンクを指定するとき、対応の情報格納手段に格納さ
れた特定情報に従って動作モード指示信号を発生するた
めの手段とを含む。
独立にアドレス指定が可能な複数のバンクが設けられ
る。動作モード指示信号発生回路は、複数のバンク各々
に対応して設けられ、各々が互いに独立に動作モードを
特定する情報を格納するための手段と、複数のバンク各
々に対応して設けられ、外部からのアドレス信号が対応
のバンクを指定するとき、対応の情報格納手段に格納さ
れた特定情報に従って動作モード指示信号を発生するた
めの手段とを含む。
【００５３】この動作モード指示信号発生回路は、好ま
しくは、さらに、外部からのコマンド印加時、外部から
のアドレス信号を取込み、該取込んだ外部アドレス信号
に対応する内部制御アドレス信号を発生するための手段
と、内部制御アドレス信号と外部アドレス信号の所定の
ビットの一致／不一致を検出し、該検出結果に従って特
定情報に従って動作モード指示信号を発生する動作を活
性化するための手段を含む。
しくは、さらに、外部からのコマンド印加時、外部から
のアドレス信号を取込み、該取込んだ外部アドレス信号
に対応する内部制御アドレス信号を発生するための手段
と、内部制御アドレス信号と外部アドレス信号の所定の
ビットの一致／不一致を検出し、該検出結果に従って特
定情報に従って動作モード指示信号を発生する動作を活
性化するための手段を含む。
【００５４】この発明の他の観点に係る不揮発性半導体
記憶装置は、連続する多ビットアドレス信号の所定のビ
ット値の変化を検出するための手段と、このアドレス信
号の所定のビットの変化検出時、動作モードを、連続す
る多ビットアドレス信号の後のアドレス信号の所定のビ
ットに従って設定するための手段を備える。
記憶装置は、連続する多ビットアドレス信号の所定のビ
ット値の変化を検出するための手段と、このアドレス信
号の所定のビットの変化検出時、動作モードを、連続す
る多ビットアドレス信号の後のアドレス信号の所定のビ
ットに従って設定するための手段を備える。
【００５５】この不揮発性半導体記憶装置は、好ましく
は、バックグラウンド・オペレーション機能を有し、バ
ックグラウンドオペレーション動作時に行なわれる動作
を、アドレス信号の所定のビット値に従って設定する。
は、バックグラウンド・オペレーション機能を有し、バ
ックグラウンドオペレーション動作時に行なわれる動作
を、アドレス信号の所定のビット値に従って設定する。
【００５６】アドレス信号の所定のビットに従ってリー
ドモードの内容を決定しており、コマンドを印加する必
要はなく、高速で必要なデータを外部へ読出すことがで
きる。
ドモードの内容を決定しており、コマンドを印加する必
要はなく、高速で必要なデータを外部へ読出すことがで
きる。
【００５７】また、内部動作前にリードモードの内容を
コマンドで設定しておくことにより、内部動作実行時お
よび実行後アドレス信号の所定のビットの変更のみで必
要なデータを外部へ読出すことができ、バックグラウン
ド・オペレーション時以外でも、必要なデータをも高速
で読出すことが可能となり、外部へ読出すことのできる
データの種類が増加し、利便性が改善される。
コマンドで設定しておくことにより、内部動作実行時お
よび実行後アドレス信号の所定のビットの変更のみで必
要なデータを外部へ読出すことができ、バックグラウン
ド・オペレーション時以外でも、必要なデータをも高速
で読出すことが可能となり、外部へ読出すことのできる
データの種類が増加し、利便性が改善される。
【００５８】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う不揮発性半導体記憶装置の全体
の構成を概略的に示す図である。この図１に示す不揮発
性半導体記憶装置は、ＢＧＯフラッシュメモリである。
図１に示すＢＧＯフラッシュメモリにおいては、バンク
ポインタ１は、アドレスバッファ９０１からのアドレス
信号ＡＥおよびＡＩに含まれるバンクアドレスを受け、
外部動作用のバンクアドレス信号および内部動作用のバ
ンクアドレス信号が同じバンクを指定しているか否かを
検出するバンク一致検出機能を有する。このバンクポイ
ンタ１からのバンク指定信号ＡＥＢ１−４およびＡＩＢ
１−４は、バンクＢ♯１−Ｂ♯４へ従来と同様に与えら
れる。このバンクポインタ１からの一致検出信号ＭＴＨ
および不一致検出信号ＺＭＴＨが、内部制御回路２へ与
えられる。
明の実施の形態１に従う不揮発性半導体記憶装置の全体
の構成を概略的に示す図である。この図１に示す不揮発
性半導体記憶装置は、ＢＧＯフラッシュメモリである。
図１に示すＢＧＯフラッシュメモリにおいては、バンク
ポインタ１は、アドレスバッファ９０１からのアドレス
信号ＡＥおよびＡＩに含まれるバンクアドレスを受け、
外部動作用のバンクアドレス信号および内部動作用のバ
ンクアドレス信号が同じバンクを指定しているか否かを
検出するバンク一致検出機能を有する。このバンクポイ
ンタ１からのバンク指定信号ＡＥＢ１−４およびＡＩＢ
１−４は、バンクＢ♯１−Ｂ♯４へ従来と同様に与えら
れる。このバンクポインタ１からの一致検出信号ＭＴＨ
および不一致検出信号ＺＭＴＨが、内部制御回路２へ与
えられる。
【００５９】内部制御回路２は、一致検出信号ＭＴＨお
よび不一致検出信号ＺＭＴＨに従って、以下の動作を実
行する。すなわち、一致検出信号ＭＴＨが活性化された
ときには、内部制御回路２は、外部からのコマンドＣＭ
Ｄにより指定された動作モードを実行する。一方、不一
致検出信号ＺＭＴＨが活性化されたときには、内部制御
回路２は、外部からのアドレス信号ＡＤが指定するバン
クのメモリセルのデータを読出すアレイリードモードを
設定する。
よび不一致検出信号ＺＭＴＨに従って、以下の動作を実
行する。すなわち、一致検出信号ＭＴＨが活性化された
ときには、内部制御回路２は、外部からのコマンドＣＭ
Ｄにより指定された動作モードを実行する。一方、不一
致検出信号ＺＭＴＨが活性化されたときには、内部制御
回路２は、外部からのアドレス信号ＡＤが指定するバン
クのメモリセルのデータを読出すアレイリードモードを
設定する。
【００６０】出力切替回路３は、内部制御回路２からの
リードモード切替信号ＲＳＷに従って、レジスタ回路９
０８−９１１からのデータと選択メモリセルからの読出
データＤｉの１つを選択してデータバッファ９１３へ与
える。他の構成は、図２５に示す従来のＢＧＯフラッシ
ュメモリと同じであり、対応する部分には同一参照番号
を付し、その詳細説明は省略する。
リードモード切替信号ＲＳＷに従って、レジスタ回路９
０８−９１１からのデータと選択メモリセルからの読出
データＤｉの１つを選択してデータバッファ９１３へ与
える。他の構成は、図２５に示す従来のＢＧＯフラッシ
ュメモリと同じであり、対応する部分には同一参照番号
を付し、その詳細説明は省略する。
【００６１】次に、この図１に示すＢＧＯフラッシュメ
モリの動作を図２に示すタイミングチャートを参照して
説明する。図２においては、制御信号ＣＴＬとして、チ
ップイネーブル信号／ＣＥ、ライトイネーブル信号／Ｗ
Ｅおよび出力イネーブル信号／ＯＥを示す。コマンドＣ
ＭＤは、データバスを介して与えられる。
モリの動作を図２に示すタイミングチャートを参照して
説明する。図２においては、制御信号ＣＴＬとして、チ
ップイネーブル信号／ＣＥ、ライトイネーブル信号／Ｗ
Ｅおよび出力イネーブル信号／ＯＥを示す。コマンドＣ
ＭＤは、データバスを介して与えられる。
【００６２】まず、チップイネーブル信号／ＣＥをＬレ
ベルの活性状態に設定し、このＢＧＯフラッシュメモリ
を選択する。次いで、ライトイネーブル信号／ＷＥをＬ
レベル、出力イネーブル信号／ＯＥをＨレベルに設定す
る。チップイネーブル信号／ＣＥおよびライトイネーブ
ル信号／ＷＥの活性化に従って、外部からのアドレス信
号ＡＤおよびデータバスを介して与えられるコマンドＣ
ＭＤが内部へ取込まれ、ライトイネーブル信号／ＷＥの
立上がりに応答してラッチされる。このコマンド取込サ
イクルにおいては、アドレスバッファ９０１からの外部
動作用アドレス信号ＡＥと内部制御アドレス信号ＡＩ
は、同じバンクを指定している（図２７参照）。したが
って、バンクポインタ１は、バンク指定信号ＡＥＢおよ
びＡＩＢの一致を示すために、一致検出信号ＭＴＨを活
性状態へ駆動する。内部制御回路２は、この一致検出信
号ＭＴＨの活性化に応答して、このコマンドＣＭＤが指
定する動作を行なう。また、コマンドＣＭＤにより、リ
ードモード切替信号ＲＷＳが設定される。図２において
は、リードモード指定コマンドＲ１が与えられた状態を
示す。
ベルの活性状態に設定し、このＢＧＯフラッシュメモリ
を選択する。次いで、ライトイネーブル信号／ＷＥをＬ
レベル、出力イネーブル信号／ＯＥをＨレベルに設定す
る。チップイネーブル信号／ＣＥおよびライトイネーブ
ル信号／ＷＥの活性化に従って、外部からのアドレス信
号ＡＤおよびデータバスを介して与えられるコマンドＣ
ＭＤが内部へ取込まれ、ライトイネーブル信号／ＷＥの
立上がりに応答してラッチされる。このコマンド取込サ
イクルにおいては、アドレスバッファ９０１からの外部
動作用アドレス信号ＡＥと内部制御アドレス信号ＡＩ
は、同じバンクを指定している（図２７参照）。したが
って、バンクポインタ１は、バンク指定信号ＡＥＢおよ
びＡＩＢの一致を示すために、一致検出信号ＭＴＨを活
性状態へ駆動する。内部制御回路２は、この一致検出信
号ＭＴＨの活性化に応答して、このコマンドＣＭＤが指
定する動作を行なう。また、コマンドＣＭＤにより、リ
ードモード切替信号ＲＷＳが設定される。図２において
は、リードモード指定コマンドＲ１が与えられた状態を
示す。
【００６３】次いで、同じバンクを指定する状態におい
て、出力イネーブル信号／ＯＥをＬレベルの活性状態に
駆動すると、データバッファ９１３が活性化され、出力
切替回路３により選択されたデータＱが外部へ出力され
る。このデータＱは、リードモード指定コマンドＲ１に
より指定されたデータであり、レジスタ回路９０８−９
１１からのデータまたは選択メモリセルからの読出デー
タＤｉのいずれかである。
て、出力イネーブル信号／ＯＥをＬレベルの活性状態に
駆動すると、データバッファ９１３が活性化され、出力
切替回路３により選択されたデータＱが外部へ出力され
る。このデータＱは、リードモード指定コマンドＲ１に
より指定されたデータであり、レジスタ回路９０８−９
１１からのデータまたは選択メモリセルからの読出デー
タＤｉのいずれかである。
【００６４】次いで、出力イネーブル信号／ＯＥをＬレ
ベルの活性状態に設定し、またバンクアドレスを別のバ
ンクを指定する状態に設定する。図２においてはバンク
アドレスＡ１が与えられる。リードモード指定コマンド
Ｒ１が与えられたときのバンクアドレスはアドレスＡ０
であり、このバンクアドレスＡ１は、先のバンクアドレ
スと異なっている。したがって、この場合には、内部制
御回路２は、アレイリードモードを指定し、外部からの
アドレス信号ＡＤに従ってメモリセルの選択動作を行な
い、出力切替回路３に、選択メモリセルから読出された
データＤｉを選択させる。したがって、この場合、デー
タバッファ９１３からはメモリセルデータＭＤが外部へ
出力される。
ベルの活性状態に設定し、またバンクアドレスを別のバ
ンクを指定する状態に設定する。図２においてはバンク
アドレスＡ１が与えられる。リードモード指定コマンド
Ｒ１が与えられたときのバンクアドレスはアドレスＡ０
であり、このバンクアドレスＡ１は、先のバンクアドレ
スと異なっている。したがって、この場合には、内部制
御回路２は、アレイリードモードを指定し、外部からの
アドレス信号ＡＤに従ってメモリセルの選択動作を行な
い、出力切替回路３に、選択メモリセルから読出された
データＤｉを選択させる。したがって、この場合、デー
タバッファ９１３からはメモリセルデータＭＤが外部へ
出力される。
【００６５】再び、出力イネーブル信号／ＯＥをＬレベ
ルの活性状態にし、バンクアドレスＡ０を与える。この
バンクアドレスＡ０は、リードモード指定コマンドＲ１
が与えられたときのバンクアドレスと同じである。この
場合には、再びリードモード指定コマンドＲ１が指定す
る動作モードに従って、データの読出が行なわれる。デ
バイス製造コード（ＩＤコード）、共通フラッシュイン
ターフェイスコード（ＣＦＩコード）、およびステータ
スデータおよびブロックロックビットおよび選択メモリ
セルデータのいずれかを、単にバンクアドレス信号を切
替えるだけで読出すことができる。すなわち、一旦、リ
ードモードを指定した場合、以降のサイクルにおいて
は、バンクアドレス信号の変更だけで、所望のデータを
読出すことができる。したがって、各リードモード動作
時においてコマンドを印加する必要がなく、高速で必要
なデータの読出を行なうことができる。
ルの活性状態にし、バンクアドレスＡ０を与える。この
バンクアドレスＡ０は、リードモード指定コマンドＲ１
が与えられたときのバンクアドレスと同じである。この
場合には、再びリードモード指定コマンドＲ１が指定す
る動作モードに従って、データの読出が行なわれる。デ
バイス製造コード（ＩＤコード）、共通フラッシュイン
ターフェイスコード（ＣＦＩコード）、およびステータ
スデータおよびブロックロックビットおよび選択メモリ
セルデータのいずれかを、単にバンクアドレス信号を切
替えるだけで読出すことができる。すなわち、一旦、リ
ードモードを指定した場合、以降のサイクルにおいて
は、バンクアドレス信号の変更だけで、所望のデータを
読出すことができる。したがって、各リードモード動作
時においてコマンドを印加する必要がなく、高速で必要
なデータの読出を行なうことができる。
【００６６】また、従来のＢＧＯフラッシュメモリにお
いては、バックグラウンド・オペレーション時において
は、ステータスデータを読出す動作モードと、別バンク
のメモリセルのデータを読出す動作モードのみが実現可
能であった。しかしながら、この実施の形態１に従え
ば、バックグラウンド・オペレーション動作時におい
て、リードモード指定コマンドＲ１により、予めレジス
タ回路９０８−９１１のいずれを読出すかを設定してお
けば、以降、バックグラウンド・オペレーション時にお
いて、レジスタ回路９０８−９１１から、ＩＤコード、
ＣＦＩコード、ステータスデータおよびブロックロック
ビットのいずれかを読出すことができる。従来のＢＧＯ
フラッシュメモリに比べてリードモードの内容が拡張さ
れ、必要に応じたデータを読出すことができ、利便性が
改善される。
いては、バックグラウンド・オペレーション時において
は、ステータスデータを読出す動作モードと、別バンク
のメモリセルのデータを読出す動作モードのみが実現可
能であった。しかしながら、この実施の形態１に従え
ば、バックグラウンド・オペレーション動作時におい
て、リードモード指定コマンドＲ１により、予めレジス
タ回路９０８−９１１のいずれを読出すかを設定してお
けば、以降、バックグラウンド・オペレーション時にお
いて、レジスタ回路９０８−９１１から、ＩＤコード、
ＣＦＩコード、ステータスデータおよびブロックロック
ビットのいずれかを読出すことができる。従来のＢＧＯ
フラッシュメモリに比べてリードモードの内容が拡張さ
れ、必要に応じたデータを読出すことができ、利便性が
改善される。
【００６７】図３は、図１に示すバンクポインタ１の構
成を概略的に示す図である。図３において、バンクポイ
ンタ１は、外部動作用アドレス信号ビットＡＥ＜ｍ＞お
よびＡＥ＜ｍ−１＞をデコードして外部動作用バンク指
定信号ＡＥＢ１−ＡＥＢ４を生成する外部動作用バンク
デコーダ１ａと、内部制御アドレス信号ビットＡＩ＜ｍ
＞およびＡＩ＜ｍ−１＞をデコードして内部動作用バン
ク指定信号ＡＩＢ１−ＡＩＢ４を生成する内部動作用バ
ンクデコーダ１ｂと、バンクデコーダ１ａおよび１ｂか
らのバンク指定信号ＡＥＢ１−ＡＥＢ４およびＡＩＢ１
−ＡＩＢ４の一致／不一致を検出する一致／不一致検出
回路１ｃを含む。
成を概略的に示す図である。図３において、バンクポイ
ンタ１は、外部動作用アドレス信号ビットＡＥ＜ｍ＞お
よびＡＥ＜ｍ−１＞をデコードして外部動作用バンク指
定信号ＡＥＢ１−ＡＥＢ４を生成する外部動作用バンク
デコーダ１ａと、内部制御アドレス信号ビットＡＩ＜ｍ
＞およびＡＩ＜ｍ−１＞をデコードして内部動作用バン
ク指定信号ＡＩＢ１−ＡＩＢ４を生成する内部動作用バ
ンクデコーダ１ｂと、バンクデコーダ１ａおよび１ｂか
らのバンク指定信号ＡＥＢ１−ＡＥＢ４およびＡＩＢ１
−ＡＩＢ４の一致／不一致を検出する一致／不一致検出
回路１ｃを含む。
【００６８】外部動作用バンクデコーダ１ａおよび内部
動作用バンクデコーダ１ｂは、図３０に示す従来のバン
クポインタ９０３に含まれるデコーダと同一の構成を有
する。すなわち、外部動作用バンクデコーダ１ａは、図
２９に示すデコード回路９０３ａ−９０３ｄに対応し、
内部動作用バンクデコーダ１ｂは、図２９に示すデコー
ド回路９０３ｅ−９０３ｈに対応する。
動作用バンクデコーダ１ｂは、図３０に示す従来のバン
クポインタ９０３に含まれるデコーダと同一の構成を有
する。すなわち、外部動作用バンクデコーダ１ａは、図
２９に示すデコード回路９０３ａ−９０３ｄに対応し、
内部動作用バンクデコーダ１ｂは、図２９に示すデコー
ド回路９０３ｅ−９０３ｈに対応する。
【００６９】一致／不一致検出回路１ｃは、バンク指定
信号ＡＥＢ１およびＡＩＢ１を受けるＥＸＯＲ回路１１
ａと、バンク指定信号ＡＥＢ２およびＡＩＢ２を受ける
ＥＸＯＲ回路１１ｂと、バンク指定信号ＡＥＢ３および
ＡＩＢ３を受けるＥＸＯＲ回路１１ｃと、バンク指定信
号ＡＥＢ４およびＡＩＢ４を受けるＥＸＯＲ回路１１ｄ
と、これらのＥＸＯＲ回路１１ａ−１１ｄの出力信号を
受けて一致検出信号ＭＴＨを生成するＮＯＲ回路１１ｅ
と、ＮＯＲ回路１１ｅの出力信号を反転して不一致検出
信号ＺＭＴＨを生成するインバータ回路１１ｆを含む。
信号ＡＥＢ１およびＡＩＢ１を受けるＥＸＯＲ回路１１
ａと、バンク指定信号ＡＥＢ２およびＡＩＢ２を受ける
ＥＸＯＲ回路１１ｂと、バンク指定信号ＡＥＢ３および
ＡＩＢ３を受けるＥＸＯＲ回路１１ｃと、バンク指定信
号ＡＥＢ４およびＡＩＢ４を受けるＥＸＯＲ回路１１ｄ
と、これらのＥＸＯＲ回路１１ａ−１１ｄの出力信号を
受けて一致検出信号ＭＴＨを生成するＮＯＲ回路１１ｅ
と、ＮＯＲ回路１１ｅの出力信号を反転して不一致検出
信号ＺＭＴＨを生成するインバータ回路１１ｆを含む。
【００７０】コマンド印加時においては、図２６−図２
８に示すように、アドレスバッファ９０１は、外部アド
レス信号ＡＤを取込み、外部動作用アドレス信号ＡＥお
よび内部動作用アドレス信号ＡＩを生成する。したがっ
て、コマンド印加時においては、外部動作用アドレス信
号ＡＥおよび内部動作用アドレス信号ＡＩが同じであ
り、バンク指定信号ＡＥＢｉ（ｉは１−４のいずれか）
およびＡＩＢｉがともにＨレベルとなる。この場合、残
りのバンク指定信号は、すべてＬレベルであるため、Ｅ
ＸＯＲ回路１１ａ−１１ｄが、すべて一致検出状態とな
り、これらのＥＸＯＲ回路１１ａ−１１ｄの出力信号は
すべてＬレベルである。応じて、ＮＯＲ回路１１ｅの出
力する一致検出信号ＭＴＨがＨレベルとなり、また、イ
ンバータ回路９１ｆからの不一致検出信号ＺＭＴＨがＬ
レベルとなる。内部制御回路２は、この一致検出信号Ｍ
ＴＨに応答して外部から与えられたコマンドに従った動
作を行なう。
８に示すように、アドレスバッファ９０１は、外部アド
レス信号ＡＤを取込み、外部動作用アドレス信号ＡＥお
よび内部動作用アドレス信号ＡＩを生成する。したがっ
て、コマンド印加時においては、外部動作用アドレス信
号ＡＥおよび内部動作用アドレス信号ＡＩが同じであ
り、バンク指定信号ＡＥＢｉ（ｉは１−４のいずれか）
およびＡＩＢｉがともにＨレベルとなる。この場合、残
りのバンク指定信号は、すべてＬレベルであるため、Ｅ
ＸＯＲ回路１１ａ−１１ｄが、すべて一致検出状態とな
り、これらのＥＸＯＲ回路１１ａ−１１ｄの出力信号は
すべてＬレベルである。応じて、ＮＯＲ回路１１ｅの出
力する一致検出信号ＭＴＨがＨレベルとなり、また、イ
ンバータ回路９１ｆからの不一致検出信号ＺＭＴＨがＬ
レベルとなる。内部制御回路２は、この一致検出信号Ｍ
ＴＨに応答して外部から与えられたコマンドに従った動
作を行なう。
【００７１】コマンド印加により、書込／消去が行なわ
れる場合には、この内部動作用アドレス信号ＡＩが更新
されるものの、内部動作用バンクアドレスは更新されな
いため、内部動作用バンク指定信号ＡＩＢｉは選択状態
を維持する（図２７参照）。次に、別のバンクが指定す
るバンクアドレス信号が与えられたときには、ＥＸＯＲ
回路１１ａ−１１ｄにおいて、２つのＥＸＯＲ回路の出
力信号がＨレベルとなり、残りの２つのＥＸＯＲ回路の
出力信号がＬレベルとなる。応じて、ＮＯＲ回路１１ｅ
からの一致検出信号ＭＴＨがＬレベルとなり、インバー
タ回路１１ｆからの不一致検出信号ＺＭＴＨがＨレベル
となる。
れる場合には、この内部動作用アドレス信号ＡＩが更新
されるものの、内部動作用バンクアドレスは更新されな
いため、内部動作用バンク指定信号ＡＩＢｉは選択状態
を維持する（図２７参照）。次に、別のバンクが指定す
るバンクアドレス信号が与えられたときには、ＥＸＯＲ
回路１１ａ−１１ｄにおいて、２つのＥＸＯＲ回路の出
力信号がＨレベルとなり、残りの２つのＥＸＯＲ回路の
出力信号がＬレベルとなる。応じて、ＮＯＲ回路１１ｅ
からの一致検出信号ＭＴＨがＬレベルとなり、インバー
タ回路１１ｆからの不一致検出信号ＺＭＴＨがＨレベル
となる。
【００７２】したがって、アドレスバッファ９００にお
いて、図２６および図２７に示すように、内部制御アド
レス信号をラッチすることにより、単に制御信号ＣＴＬ
（出力イネーブル信号／ＯＥｉチップイネーブル信号／
ＣＥはＬレベル）とアドレス信号を与えるだけで、必要
なデータの読出を行なうことができる。
いて、図２６および図２７に示すように、内部制御アド
レス信号をラッチすることにより、単に制御信号ＣＴＬ
（出力イネーブル信号／ＯＥｉチップイネーブル信号／
ＣＥはＬレベル）とアドレス信号を与えるだけで、必要
なデータの読出を行なうことができる。
【００７３】したがって、内部動作（消去または書込動
作）実行前に、リードモード指定コマンドを、内部動作
を行なうバンクを指定するバンクアドレスとともに与え
ることにより、内部動作実行時、バックグラウンド・オ
ペレーションの内容を設定することができる。
作）実行前に、リードモード指定コマンドを、内部動作
を行なうバンクを指定するバンクアドレスとともに与え
ることにより、内部動作実行時、バックグラウンド・オ
ペレーションの内容を設定することができる。
【００７４】すなわち、図４に示すように、消去／書込
コマンドＥ／Ｐを与える前に、この消去／書込を行なう
バンクを特定するバンクアドレス信号（バンクアドレス
信号Ａ０）をリードモード指定コマンドとともに与え
る。このリードモード指定コマンドは、アレイリードモ
ード以外の動作モードを指定するコマンドであり、レジ
スタ回路９０８−９１１のいずれかからのデータを読出
すモードを指定する。リードモード内容を設定した後
に、消去／書込コマンドＥ／Ｐを与えて、バンクアドレ
ス信号Ａ０が指定するバンクにおいて、消去／書込を実
行する。
コマンドＥ／Ｐを与える前に、この消去／書込を行なう
バンクを特定するバンクアドレス信号（バンクアドレス
信号Ａ０）をリードモード指定コマンドとともに与え
る。このリードモード指定コマンドは、アレイリードモ
ード以外の動作モードを指定するコマンドであり、レジ
スタ回路９０８−９１１のいずれかからのデータを読出
すモードを指定する。リードモード内容を設定した後
に、消去／書込コマンドＥ／Ｐを与えて、バンクアドレ
ス信号Ａ０が指定するバンクにおいて、消去／書込を実
行する。
【００７５】続いて、バンクアドレス信号Ａ１を与え、
データ出力モードに設定する（出力イネーブル信号／Ｏ
ＥをＬレベルに設定する）。この場合、バンクアドレス
信号Ａ０と異なるバンクアドレス信号Ａ１が与えられて
おり、不一致検出信号ＺＭＴＨが活性化されるため、こ
のバンクアドレス信号Ａ１が指定するメモリバンクのデ
ータが読出される。次いで、バンクアドレス信号Ａ０を
与えて、データ読出を指定すると（出力イネーブル信号
／ＯＥをＬレベルに設定する）、このリードモード指定
コマンドＲ１により指定されたモードに従ってレジスタ
回路９０８−９１１のいずれかのデータが読出される。
再び、バンクアドレス信号Ａ２を与えると、このバンク
アドレス信号Ａ２が指定するバンクのメモリセルのデー
タが読出される。
データ出力モードに設定する（出力イネーブル信号／Ｏ
ＥをＬレベルに設定する）。この場合、バンクアドレス
信号Ａ０と異なるバンクアドレス信号Ａ１が与えられて
おり、不一致検出信号ＺＭＴＨが活性化されるため、こ
のバンクアドレス信号Ａ１が指定するメモリバンクのデ
ータが読出される。次いで、バンクアドレス信号Ａ０を
与えて、データ読出を指定すると（出力イネーブル信号
／ＯＥをＬレベルに設定する）、このリードモード指定
コマンドＲ１により指定されたモードに従ってレジスタ
回路９０８−９１１のいずれかのデータが読出される。
再び、バンクアドレス信号Ａ２を与えると、このバンク
アドレス信号Ａ２が指定するバンクのメモリセルのデー
タが読出される。
【００７６】したがって、消去／書込の内部動作を実行
する前に、リードモード指定コマンドを与えて、読出す
レジスタの内容を設定しておくことにより、バックグラ
ウンド・オペレーション時において、ステータスデータ
以外のデータを読出すことができる。また、このとき、
単に、出力イネーブル信号／ＯＥを活性化するだけであ
り、新たにリードモード指定用のコマンドを印加する必
要がなく、高速で必要なデータを、バックグラウンド・
オペレーション時に得ることができる。
する前に、リードモード指定コマンドを与えて、読出す
レジスタの内容を設定しておくことにより、バックグラ
ウンド・オペレーション時において、ステータスデータ
以外のデータを読出すことができる。また、このとき、
単に、出力イネーブル信号／ＯＥを活性化するだけであ
り、新たにリードモード指定用のコマンドを印加する必
要がなく、高速で必要なデータを、バックグラウンド・
オペレーション時に得ることができる。
【００７７】図５は、図１に示す内部制御回路２のデー
タ読出に関連する部分の構成の一例を概略的に示す図で
ある。図５において、内部制御回路２は、制御信号ＣＴ
Ｌ（／ＣＥ，／ＷＥ，／ＯＥ）に従って外部からのコマ
ンドＣＭＤを取込みかつデコードするコマンドデコーダ
２ａと、コマンドデコーダ２ａからのリードモード指定
信号に従ってリードモード特定信号を活性化するリード
設定回路２ｂと、リード設定回路２ｂの出力信号に応答
してセットされかつリード設定回路２ｂからのリードコ
マンド検出信号φＲＥＡＤに応答してリセットされるセ
ット／リセットフリップフロップ２ｃ−２ｇと、セット
／リセットフリップフロップ２ｃ−２ｆに対応して設け
られるＡＮＤ回路２ｈ−２ｋと、セット／リセットフリ
ップフロップ２ｇに対応して設けられる複合ゲート２ｌ
を含む。
タ読出に関連する部分の構成の一例を概略的に示す図で
ある。図５において、内部制御回路２は、制御信号ＣＴ
Ｌ（／ＣＥ，／ＷＥ，／ＯＥ）に従って外部からのコマ
ンドＣＭＤを取込みかつデコードするコマンドデコーダ
２ａと、コマンドデコーダ２ａからのリードモード指定
信号に従ってリードモード特定信号を活性化するリード
設定回路２ｂと、リード設定回路２ｂの出力信号に応答
してセットされかつリード設定回路２ｂからのリードコ
マンド検出信号φＲＥＡＤに応答してリセットされるセ
ット／リセットフリップフロップ２ｃ−２ｇと、セット
／リセットフリップフロップ２ｃ−２ｆに対応して設け
られるＡＮＤ回路２ｈ−２ｋと、セット／リセットフリ
ップフロップ２ｇに対応して設けられる複合ゲート２ｌ
を含む。
【００７８】セット／リセットフリップフロップ２ｃ
は、リード設定回路２ｂからのＩＤコード読出指示信号
の活性化に応答してセットされる。セット／リセットフ
リップフロップ２ｄは、リード設定回路２ｂからのＣＦ
Ｉコードリード指示信号の活性化に応答してセットされ
る。セット／リセットフリップフロップ２ｅは、リード
設定回路２ｂからのステータスデータリード指示信号の
活性化に応答してセットされる。セット／リセットフリ
ップフロップ２ｆは、リード設定回路２ｂからのブロッ
クロックビットリード指示信号の活性化に応答してセッ
トされる。セット／リセットフリップフロップ２ｇは、
リード設定回路２ｂからのアレイリード指示信号の活性
化に応答してセットされる。リードモード検出信号φＲ
ＥＡＤは、これらのレジスタ読出コマンドおよびメモリ
セルデータ読出を指示するアレイリードコマンドのいず
れかが与えられると活性化されて、セット／リセットフ
リップフロップ２ｃ−２ｇをリセットする。
は、リード設定回路２ｂからのＩＤコード読出指示信号
の活性化に応答してセットされる。セット／リセットフ
リップフロップ２ｄは、リード設定回路２ｂからのＣＦ
Ｉコードリード指示信号の活性化に応答してセットされ
る。セット／リセットフリップフロップ２ｅは、リード
設定回路２ｂからのステータスデータリード指示信号の
活性化に応答してセットされる。セット／リセットフリ
ップフロップ２ｆは、リード設定回路２ｂからのブロッ
クロックビットリード指示信号の活性化に応答してセッ
トされる。セット／リセットフリップフロップ２ｇは、
リード設定回路２ｂからのアレイリード指示信号の活性
化に応答してセットされる。リードモード検出信号φＲ
ＥＡＤは、これらのレジスタ読出コマンドおよびメモリ
セルデータ読出を指示するアレイリードコマンドのいず
れかが与えられると活性化されて、セット／リセットフ
リップフロップ２ｃ−２ｇをリセットする。
【００７９】ＡＮＤ回路２ｈはセット／リセットフリッ
プフロップ２ｃの出力信号と一致検出信号ＭＴＨとを受
けて、ＩＤコード読出信号ＩＤＲを生成する。ＡＮＤ回
路２ｉは、セット／リセットフリップフロップ２ｄの出
力信号と一致検出信号ＭＴＨとを受けてＣＦＩコード読
出信号ＣＦＲを生成する。ＡＮＤ回路２ｊは、セット／
リセットフリップフロップ２ｅの出力信号と一致検出信
号ＭＴＨとを受けてステータスデータ読出信号ＳＴＲを
生成する。ＡＮＤ回路２ｋはセット／リセットフリップ
フロップ２ｆの出力信号と一致検出信号ＭＴＨとを受け
てロックビット読出信号ＬＢＲを生成する。
プフロップ２ｃの出力信号と一致検出信号ＭＴＨとを受
けて、ＩＤコード読出信号ＩＤＲを生成する。ＡＮＤ回
路２ｉは、セット／リセットフリップフロップ２ｄの出
力信号と一致検出信号ＭＴＨとを受けてＣＦＩコード読
出信号ＣＦＲを生成する。ＡＮＤ回路２ｊは、セット／
リセットフリップフロップ２ｅの出力信号と一致検出信
号ＭＴＨとを受けてステータスデータ読出信号ＳＴＲを
生成する。ＡＮＤ回路２ｋはセット／リセットフリップ
フロップ２ｆの出力信号と一致検出信号ＭＴＨとを受け
てロックビット読出信号ＬＢＲを生成する。
【００８０】複合ゲート２ｌは、セット／リセットフリ
ップフロップ２ｇの出力信号と一致検出信号ＭＴＨと不
一致検出信号ＺＭＴＨとを受けて、メモリセルデータ読
出信号ＡＲＲを生成する。この複合ゲート２ｌは、一致
検出信号ＭＴＨの活性化時セット／リセットフリップフ
ロップ２ｇの出力信号に従ってメモリセルデータ読出信
号ＡＲＲを活性化する。不一致検出信号ＺＭＴＨの活性
化時、複合ゲート２ｌは、メモリセルデータ読出信号Ａ
ＲＲをセット／リセットフリップフロップ２ｇの状態に
かかわらず活性状態へ駆動する。
ップフロップ２ｇの出力信号と一致検出信号ＭＴＨと不
一致検出信号ＺＭＴＨとを受けて、メモリセルデータ読
出信号ＡＲＲを生成する。この複合ゲート２ｌは、一致
検出信号ＭＴＨの活性化時セット／リセットフリップフ
ロップ２ｇの出力信号に従ってメモリセルデータ読出信
号ＡＲＲを活性化する。不一致検出信号ＺＭＴＨの活性
化時、複合ゲート２ｌは、メモリセルデータ読出信号Ａ
ＲＲをセット／リセットフリップフロップ２ｇの状態に
かかわらず活性状態へ駆動する。
【００８１】この内部制御回路２は、さらに、コマンド
デコーダ２ａからのコマンド（消去／書込コマンド）と
ＡＮＤ回路２ｈ−２ｋおよび複合ゲート２ｌの出力信号
とを受けて各種内部制御信号を生成する内部制御信号発
生回路２ｍを含む。この内部制御信号発生回路２ｍから
外部アドレス取込指示信号ＥＡＬＥおよび内部制御アド
レス取込指示信号ＩＡＬＥ、センスアンプ活性化信号な
どの信号が出力される。リードモード使用時において
は、この内部制御信号発生回路２ｍは、指定されたリー
ドモードを実現するのに必要な動作をも実行する。たと
えばステータスデータ読出信号ＳＤＲが活性化された場
合には、ステータスデータレジスタに、指定されたバン
クの消去／書込状態を示すステータスデータを書込むな
どの動作を行なう。メモリセルデータ読出信号ＡＲＲが
活性化された場合には、内部制御信号発生回路２ｍは、
選択バンクにおけるメモリセルの選択動作に必要な制御
信号および電圧を生成する（ワード線選択、ビット線選
択、センスアンプ活性化、プログラム電圧生成などの動
作）。
デコーダ２ａからのコマンド（消去／書込コマンド）と
ＡＮＤ回路２ｈ−２ｋおよび複合ゲート２ｌの出力信号
とを受けて各種内部制御信号を生成する内部制御信号発
生回路２ｍを含む。この内部制御信号発生回路２ｍから
外部アドレス取込指示信号ＥＡＬＥおよび内部制御アド
レス取込指示信号ＩＡＬＥ、センスアンプ活性化信号な
どの信号が出力される。リードモード使用時において
は、この内部制御信号発生回路２ｍは、指定されたリー
ドモードを実現するのに必要な動作をも実行する。たと
えばステータスデータ読出信号ＳＤＲが活性化された場
合には、ステータスデータレジスタに、指定されたバン
クの消去／書込状態を示すステータスデータを書込むな
どの動作を行なう。メモリセルデータ読出信号ＡＲＲが
活性化された場合には、内部制御信号発生回路２ｍは、
選択バンクにおけるメモリセルの選択動作に必要な制御
信号および電圧を生成する（ワード線選択、ビット線選
択、センスアンプ活性化、プログラム電圧生成などの動
作）。
【００８２】なお、図５においては、ＡＮＤ回路２ｈ−
２ｋおよび複合ゲート回路２ｌからの読出信号ＩＤＲ、
ＣＦＲ、ＳＤＲ、ＬＢＲおよびＡＲＲが、リードモード
切替信号ＲＳＷとして、出力切替回路３へ与えられるよ
うに示している。しかしながら、リードモード切替信号
ＲＳＷは、内部制御信号発生回路２ｍから生成されて出
力モード切替回路３へ与えられてもよい。出力モード切
替回路３の構成は、図３２に示す構成と等価である。
２ｋおよび複合ゲート回路２ｌからの読出信号ＩＤＲ、
ＣＦＲ、ＳＤＲ、ＬＢＲおよびＡＲＲが、リードモード
切替信号ＲＳＷとして、出力切替回路３へ与えられるよ
うに示している。しかしながら、リードモード切替信号
ＲＳＷは、内部制御信号発生回路２ｍから生成されて出
力モード切替回路３へ与えられてもよい。出力モード切
替回路３の構成は、図３２に示す構成と等価である。
【００８３】図６は、図１に示すアドレスバッファ９０
１に対する制御信号を発生する部分の構成を示す図であ
る。図６において、アドレス制御信号発生部は、出力イ
ネーブル信号／ＯＥとライトイネーブル信号／ＷＥを受
けるＮＡＮＤ回路１０ａと、ＮＡＮＤ回路１０ａの出力
信号とチップイネーブル信号／ＣＥの反転信号とを受け
てアドレスバッファ活性化信号ＡＢＥを生成するＡＮＤ
回路１０ｂと、ライトイネーブル信号／ＷＥの立上がり
に応答してワンショットのパルスを発生するワンショッ
トパルス発生回路１０ｃを含む。このワンショットパル
ス発生回路１０ｃから、外部アドレス取込指示信号ＥＡ
ＬＥが生成される。
１に対する制御信号を発生する部分の構成を示す図であ
る。図６において、アドレス制御信号発生部は、出力イ
ネーブル信号／ＯＥとライトイネーブル信号／ＷＥを受
けるＮＡＮＤ回路１０ａと、ＮＡＮＤ回路１０ａの出力
信号とチップイネーブル信号／ＣＥの反転信号とを受け
てアドレスバッファ活性化信号ＡＢＥを生成するＡＮＤ
回路１０ｂと、ライトイネーブル信号／ＷＥの立上がり
に応答してワンショットのパルスを発生するワンショッ
トパルス発生回路１０ｃを含む。このワンショットパル
ス発生回路１０ｃから、外部アドレス取込指示信号ＥＡ
ＬＥが生成される。
【００８４】チップイネーブル信号／ＣＥが非活性状態
のＨレベルのときには、アドレスバッファ活性化信号Ａ
ＢＥは非活性状態のＬレベルである。チップイネーブル
信号／ＣＥがＬレベルとなると、出力イネーブル信号／
ＯＥおよびライトイネーブル信号／ＷＥの一方の立下が
りに応答して、アドレスバッファ活性化信号ＡＢＥが活
性化される。これにより、外部からのアドレス信号ＡＤ
の取込が行なわれる。
のＨレベルのときには、アドレスバッファ活性化信号Ａ
ＢＥは非活性状態のＬレベルである。チップイネーブル
信号／ＣＥがＬレベルとなると、出力イネーブル信号／
ＯＥおよびライトイネーブル信号／ＷＥの一方の立下が
りに応答して、アドレスバッファ活性化信号ＡＢＥが活
性化される。これにより、外部からのアドレス信号ＡＤ
の取込が行なわれる。
【００８５】ワンショットパルス発生回路１０ｃは、ラ
イトイネーブル信号／ＷＥの立上がりに応答して外部ア
ドレス取込指示信号ＥＡＬＥを生成している。したがっ
て、コマンド印加時に、外部アドレス取込指示信号ＥＡ
ＬＥが活性化され、外部アドレス信号ＡＤに従って内部
制御アドレス信号ＡＩが生成される。すなわち、コマン
ド印加時には、常に、外部アドレス信号ＡＤに従って内
部制御アドレス信号ＡＩが生成される。内部制御アドレ
ス取込指示信号ＩＡＬＥは、内部制御回路２の制御の下
に、内部動作の状態に応じて活性化される。したがっ
て、内部制御アドレス信号のうちバンクアドレス信号
は、新たにコマンドを印加されない限り、常にラッチ状
態を維持する（内部制御アドレス信号は同一バンク内に
おいてのみ変化する）。
イトイネーブル信号／ＷＥの立上がりに応答して外部ア
ドレス取込指示信号ＥＡＬＥを生成している。したがっ
て、コマンド印加時に、外部アドレス取込指示信号ＥＡ
ＬＥが活性化され、外部アドレス信号ＡＤに従って内部
制御アドレス信号ＡＩが生成される。すなわち、コマン
ド印加時には、常に、外部アドレス信号ＡＤに従って内
部制御アドレス信号ＡＩが生成される。内部制御アドレ
ス取込指示信号ＩＡＬＥは、内部制御回路２の制御の下
に、内部動作の状態に応じて活性化される。したがっ
て、内部制御アドレス信号のうちバンクアドレス信号
は、新たにコマンドを印加されない限り、常にラッチ状
態を維持する（内部制御アドレス信号は同一バンク内に
おいてのみ変化する）。
【００８６】［変更例１］図７は、この発明の実施の形
態１の変更例１のバンクポインタの構成を概略的に示す
図である。図７においては、バンクポインタ１の一致検
出回路１５を示す。この一致検出回路１５は、外部アド
レス信号ビットＡＥ＜ｉ：ｊ＞と内部制御アドレス信号
ビットＡＩ＜ｉ：ｊ＞を受けて、一致検出信号ＭＴＨお
よび不一致検出信号ＺＭＴＨを生成する。これらのアド
レス信号ビットＡＥ＜ｉ：ｊ＞およびＡＩ＜ｉ：ｊ＞に
対し各ビットごとの比較を一致検出回路１５が実行す
る。ここで、ｉ，ｊは、ｍ≧ｉ≧ｊ≧０の関係を満た
す。
態１の変更例１のバンクポインタの構成を概略的に示す
図である。図７においては、バンクポインタ１の一致検
出回路１５を示す。この一致検出回路１５は、外部アド
レス信号ビットＡＥ＜ｉ：ｊ＞と内部制御アドレス信号
ビットＡＩ＜ｉ：ｊ＞を受けて、一致検出信号ＭＴＨお
よび不一致検出信号ＺＭＴＨを生成する。これらのアド
レス信号ビットＡＥ＜ｉ：ｊ＞およびＡＩ＜ｉ：ｊ＞に
対し各ビットごとの比較を一致検出回路１５が実行す
る。ここで、ｉ，ｊは、ｍ≧ｉ≧ｊ≧０の関係を満た
す。
【００８７】この図７に示す構成の場合、バンク単位
で、リードモードの内容を変更するのではなく、アドレ
ス信号ビットＡＥ＜ｉ：ｊ＞が規定する範囲でリードモ
ードの内容を切替えることができる。したがって同一バ
ンクが指定される場合においても、アドレス信号ビット
により、リードモードを切替えることができる。したが
って、たとえば、ページモードであるページのデータを
読出しているとき別ページを示すアドレス信号を与えた
場合、予め設定されたリードモードに従って必要なデー
タの読出を行なうことができる。
で、リードモードの内容を変更するのではなく、アドレ
ス信号ビットＡＥ＜ｉ：ｊ＞が規定する範囲でリードモ
ードの内容を切替えることができる。したがって同一バ
ンクが指定される場合においても、アドレス信号ビット
により、リードモードを切替えることができる。したが
って、たとえば、ページモードであるページのデータを
読出しているとき別ページを示すアドレス信号を与えた
場合、予め設定されたリードモードに従って必要なデー
タの読出を行なうことができる。
【００８８】［変更例２］図８は、この発明の実施の形
態１の変更例２の構成を示す図である。この図８に示す
構成においては、バンクポインタ１において、内部制御
アドレス信号ビットＡＩ＜ｉ：ｊ＞をリードコマンド検
出信号φＲＥＡＤの活性化に応答してラッチするラッチ
回路１６と、ラッチ回路１６のラッチビットと外部アド
レス信号ビットＡＩ＜ｉ：ｊ＞の一致／不一致を検出す
る一致検出回路１５が設けられる。この図８に示す構成
の場合、ラッチ回路１６へは、新たにリードコマンドが
与えられるまで、アドレス信号ビットＡＩ＜ｉ：ｊ＞が
ラッチされる。したがって、バックグラウンド・オペレ
ーション時において、アレイリードモード以外のリード
モード設定のために、内部動作を行なうバンクと別のバ
ンクを指定して、リードモード内容を設定した場合、バ
ックグラウンド・オペレーションモード時別バンク指定
時においても、メモリセルデータ以外のデータを読出す
動作モードが可能となる（内部動作（消去／書込）を行
なうバンクとその前に与えるリードモード設定時のリー
ドコマンドと同時に与えられるバンクアドレスが特定す
るバンクとを同じとする必要がないため）。
態１の変更例２の構成を示す図である。この図８に示す
構成においては、バンクポインタ１において、内部制御
アドレス信号ビットＡＩ＜ｉ：ｊ＞をリードコマンド検
出信号φＲＥＡＤの活性化に応答してラッチするラッチ
回路１６と、ラッチ回路１６のラッチビットと外部アド
レス信号ビットＡＩ＜ｉ：ｊ＞の一致／不一致を検出す
る一致検出回路１５が設けられる。この図８に示す構成
の場合、ラッチ回路１６へは、新たにリードコマンドが
与えられるまで、アドレス信号ビットＡＩ＜ｉ：ｊ＞が
ラッチされる。したがって、バックグラウンド・オペレ
ーション時において、アレイリードモード以外のリード
モード設定のために、内部動作を行なうバンクと別のバ
ンクを指定して、リードモード内容を設定した場合、バ
ックグラウンド・オペレーションモード時別バンク指定
時においても、メモリセルデータ以外のデータを読出す
動作モードが可能となる（内部動作（消去／書込）を行
なうバンクとその前に与えるリードモード設定時のリー
ドコマンドと同時に与えられるバンクアドレスが特定す
るバンクとを同じとする必要がないため）。
【００８９】すなわち、図９に示すように、バンクアド
レス信号Ａ１とリードモード指定コマンドＲ１を与え、
次いでバンクアドレス信号Ａ０と、消去／書込コマンド
Ｅ／Ｐを与えた場合を考える。この場合、バックグラウ
ンド・オペレーション時においてバンクアドレス信号Ａ
２を与えた場合、バンクアドレス信号Ａ１およびＡ２は
互いに異なるバンクを指定しており、このバンクアドレ
ス信号Ａ２が指定するバンクのメモリセルデータが読出
される。一方、バンクアドレス信号Ａ１を与えた場合に
は、リードモード指定コマンド印加時のバンクアドレス
信号と同じであるため、このリードモード指定コマンド
が指定するモードに従ったデータが読出される。またバ
ンクアドレス信号Ａ３を与えた場合には再び、バンクア
ドレス信号Ａ３が指定するバンクのメモリセルデータが
読出される。
レス信号Ａ１とリードモード指定コマンドＲ１を与え、
次いでバンクアドレス信号Ａ０と、消去／書込コマンド
Ｅ／Ｐを与えた場合を考える。この場合、バックグラウ
ンド・オペレーション時においてバンクアドレス信号Ａ
２を与えた場合、バンクアドレス信号Ａ１およびＡ２は
互いに異なるバンクを指定しており、このバンクアドレ
ス信号Ａ２が指定するバンクのメモリセルデータが読出
される。一方、バンクアドレス信号Ａ１を与えた場合に
は、リードモード指定コマンド印加時のバンクアドレス
信号と同じであるため、このリードモード指定コマンド
が指定するモードに従ったデータが読出される。またバ
ンクアドレス信号Ａ３を与えた場合には再び、バンクア
ドレス信号Ａ３が指定するバンクのメモリセルデータが
読出される。
【００９０】この図８および図９に示す構成の場合、バ
ックグラウンド・オペレーション時には、バンクアドレ
ス信号Ａ０の印加を禁止するかまたは、バンクアドレス
信号Ａ０印加時には、一致検出信号ＭＴＨが強制的に活
性状態へ駆動される。この一致検出信号ＭＴＨの強制活
性化のための構成は、外部アドレス信号ＡＥが指定する
バンク指定信号ＡＥＢと内部制御アドレス信号ＡＩのバ
ンクアドレス信号が指定するバンク指定信号ＡＩＢの一
致／不一致に従って判断する。ＡＩＢ＝ＡＥＢのとき
に、一致検出信号ＭＴＨを強制的に活性化する。この場
合、不一致検出信号ＺＭＴＨは強制的に非活性化され
る。
ックグラウンド・オペレーション時には、バンクアドレ
ス信号Ａ０の印加を禁止するかまたは、バンクアドレス
信号Ａ０印加時には、一致検出信号ＭＴＨが強制的に活
性状態へ駆動される。この一致検出信号ＭＴＨの強制活
性化のための構成は、外部アドレス信号ＡＥが指定する
バンク指定信号ＡＥＢと内部制御アドレス信号ＡＩのバ
ンクアドレス信号が指定するバンク指定信号ＡＩＢの一
致／不一致に従って判断する。ＡＩＢ＝ＡＥＢのとき
に、一致検出信号ＭＴＨを強制的に活性化する。この場
合、不一致検出信号ＺＭＴＨは強制的に非活性化され
る。
【００９１】また、これに代えて、コマンドＲ１がアレ
イリードモードを指定する場合、ＡＩＢ＝ＡＥＢとなる
とステータスデータリードなどのアレイリード以外のモ
ードをデフォルトとして強制設定してもよい。
イリードモードを指定する場合、ＡＩＢ＝ＡＥＢとなる
とステータスデータリードなどのアレイリード以外のモ
ードをデフォルトとして強制設定してもよい。
【００９２】したがってこの変更例２の構成の場合、リ
ードモード設定コマンド印加時のバンクアドレスと、内
部動作を行なうためのバンク特定用のバンクアドレスと
を一致させる必要がなく、制約が緩和される。
ードモード設定コマンド印加時のバンクアドレスと、内
部動作を行なうためのバンク特定用のバンクアドレスと
を一致させる必要がなく、制約が緩和される。
【００９３】なお、メモリバンクの数が４よりも多くな
った場合、バンクポインタに与えられるバンクアドレス
信号ビット数が増加し、バンク指定信号の数が増大する
だけであり、応じて図３に示す一致検出回路に含まれる
ＥＸＯＲ回路の数が増加するだけである。
った場合、バンクポインタに与えられるバンクアドレス
信号ビット数が増加し、バンク指定信号の数が増大する
だけであり、応じて図３に示す一致検出回路に含まれる
ＥＸＯＲ回路の数が増加するだけである。
【００９４】以上のように、この発明の実施の形態１に
従えば、バンクポインタ内に、内部制御アドレス信号の
所定数のビットと外部からのアドレス信号の所定数のビ
ットの一致／不一致に従って内部動作モードを切替える
ように構成しており、新たに動作モード指定用のコマン
ドを印加することなくアドレス信号の切替のみで動作モ
ードの切替を行なうことができ、高速でデータの読出を
行なうことができる。また、バックグラウンド・オペレ
ーション時においては、内部動作中のバンクと同一バン
クが指定された場合においても、指定されたリードモー
ドに従ってステータスデータ以外のデータをも読出すこ
とができる。
従えば、バンクポインタ内に、内部制御アドレス信号の
所定数のビットと外部からのアドレス信号の所定数のビ
ットの一致／不一致に従って内部動作モードを切替える
ように構成しており、新たに動作モード指定用のコマン
ドを印加することなくアドレス信号の切替のみで動作モ
ードの切替を行なうことができ、高速でデータの読出を
行なうことができる。また、バックグラウンド・オペレ
ーション時においては、内部動作中のバンクと同一バン
クが指定された場合においても、指定されたリードモー
ドに従ってステータスデータ以外のデータをも読出すこ
とができる。
【００９５】なお、一致検出信号ＭＴＨの強制活性化の
ための構成は、図８に示す一致検出回路１５からの一致
検出信号と、図３に示す一致検出回路１ｃからの一致検
出信号の論理積を取った信号を一致検出信号として内部
制御回路へ与える。このときには、一致検出回路１５か
らの不一致検出信号ＺＭＴＨは非活性化される。
ための構成は、図８に示す一致検出回路１５からの一致
検出信号と、図３に示す一致検出回路１ｃからの一致検
出信号の論理積を取った信号を一致検出信号として内部
制御回路へ与える。このときには、一致検出回路１５か
らの不一致検出信号ＺＭＴＨは非活性化される。
【００９６】［実施の形態２］図１０は、この発明の実
施の形態２に従う不揮発性半導体記憶装置の全体の構成
を概略的に示す図である。この図１０に示す不揮発性半
導体記憶装置（ＢＧＯフラッシュメモリ）においては、
選択メモリセルデータを外部へ読出すための外部読出用
センスアンプ２０と、消去／書込のベリファイ時におい
て選択メモリセルデータを読出すためのベリファイセン
スアンプとが別々に設けられる。すなわち、バンクＢ♯
１−Ｂ♯４に共通に、外部読出用センスアンプ２０が設
けられ、また、これらのバンクＢ♯１−Ｂ♯４に共通
に、書込回路およびベリファイセンスアンプブロック２
２が設けられる。また、データバッファ９１３からの内
部書込データを格納する書込データバッファ２１と、内
部制御回路２の制御の下に消去／書込ベリファイを行な
うための消去／書込ベリファイ回路２３が、バンクＢ♯
１−Ｂ♯４に共通に設けられる。
施の形態２に従う不揮発性半導体記憶装置の全体の構成
を概略的に示す図である。この図１０に示す不揮発性半
導体記憶装置（ＢＧＯフラッシュメモリ）においては、
選択メモリセルデータを外部へ読出すための外部読出用
センスアンプ２０と、消去／書込のベリファイ時におい
て選択メモリセルデータを読出すためのベリファイセン
スアンプとが別々に設けられる。すなわち、バンクＢ♯
１−Ｂ♯４に共通に、外部読出用センスアンプ２０が設
けられ、また、これらのバンクＢ♯１−Ｂ♯４に共通
に、書込回路およびベリファイセンスアンプブロック２
２が設けられる。また、データバッファ９１３からの内
部書込データを格納する書込データバッファ２１と、内
部制御回路２の制御の下に消去／書込ベリファイを行な
うための消去／書込ベリファイ回路２３が、バンクＢ♯
１−Ｂ♯４に共通に設けられる。
【００９７】書込回路およびベリファイセンスアンプブ
ロック２２は、書込データバッファ２１に格納された書
込データに応じて内部書込データ（電圧）を生成して選
択バンクの内部データ線（ビット線）へ伝達する書込回
路と、消去／書込ベリファイ動作時、選択メモリセルデ
ータを読出すベリファイセンスアンプを含む。外部読出
用センスアンプ２０および書込回路およびベリファイセ
ンスアンプブロック２２は、それぞれ別々の経路を介し
てバンクＢ♯１−Ｂ♯４に結合される。したがってＹゲ
ートＹＧＡは、外部読出用センスアンプ２０へ内部デー
タ線（ビット線）を結合するための経路と、書込回路お
よびベリファイセンスアンプブロック２２へ結合するた
めの経路とを別々に有する。他の構成は、図１に示す発
明の実施の形態１に従うＢＧＯフラッシュメモリの構成
と同じであり、対応する部分には同一参照番号を付し、
それらの詳細な説明は省略する。
ロック２２は、書込データバッファ２１に格納された書
込データに応じて内部書込データ（電圧）を生成して選
択バンクの内部データ線（ビット線）へ伝達する書込回
路と、消去／書込ベリファイ動作時、選択メモリセルデ
ータを読出すベリファイセンスアンプを含む。外部読出
用センスアンプ２０および書込回路およびベリファイセ
ンスアンプブロック２２は、それぞれ別々の経路を介し
てバンクＢ♯１−Ｂ♯４に結合される。したがってＹゲ
ートＹＧＡは、外部読出用センスアンプ２０へ内部デー
タ線（ビット線）を結合するための経路と、書込回路お
よびベリファイセンスアンプブロック２２へ結合するた
めの経路とを別々に有する。他の構成は、図１に示す発
明の実施の形態１に従うＢＧＯフラッシュメモリの構成
と同じであり、対応する部分には同一参照番号を付し、
それらの詳細な説明は省略する。
【００９８】図１１は、図１０に示すＹゲートＹＧＡの
構成を概略的に示す図である。図１１において、Ｙゲー
トＹＧＡは、カラムデコーダＣＤからの列選択信号ＣＡ
Ｌに従って、メモリアレイＭＡの内部データ線群ＤＬＧ
からアドレス指定された列（複数本）を選択する列選択
回路３５と、カラムデコーダＣＤからの列選択信号ＣＡ
ＵＥに従って列選択回路３５の選択列を、外部読出用セ
ンスアンプ２０に結合する内部データ伝達線４０に結合
する外部読出用選択回路３６と、内部動作用経路選択信
号ＣＡＵＩに従って、列選択回路３５が選択した列を、
ベリファイ用センスアンプブロック２２へ内部データ伝
達線４２を介して結合する内部動作用選択回路３７を含
む。外部読出用選択回路３６および内部動作用選択回路
３７は、互いに独立に動作する。これらの選択回路３６
および３７は、列選択回路３５が選択する複数の列（複
数ブロックから１台ずつ）をさらに、１つのブロックの
列を選択するように構成されてもよい。
構成を概略的に示す図である。図１１において、Ｙゲー
トＹＧＡは、カラムデコーダＣＤからの列選択信号ＣＡ
Ｌに従って、メモリアレイＭＡの内部データ線群ＤＬＧ
からアドレス指定された列（複数本）を選択する列選択
回路３５と、カラムデコーダＣＤからの列選択信号ＣＡ
ＵＥに従って列選択回路３５の選択列を、外部読出用セ
ンスアンプ２０に結合する内部データ伝達線４０に結合
する外部読出用選択回路３６と、内部動作用経路選択信
号ＣＡＵＩに従って、列選択回路３５が選択した列を、
ベリファイ用センスアンプブロック２２へ内部データ伝
達線４２を介して結合する内部動作用選択回路３７を含
む。外部読出用選択回路３６および内部動作用選択回路
３７は、互いに独立に動作する。これらの選択回路３６
および３７は、列選択回路３５が選択する複数の列（複
数ブロックから１台ずつ）をさらに、１つのブロックの
列を選択するように構成されてもよい。
【００９９】カラムデコーダＣＤは、バンク指定信号Ａ
ＩＢｉおよびＡＥＢｉに従って内部動作用列アドレス信
号（プリデコード信号）ＡＩＣおよび外部読出用列アド
レス信号（プリデコード信号）ＡＥＣをデコードする。
バンク指定信号ＡＥＢｉが活性状態のときには、外部読
出用列アドレス信号（プリデコード信号）ＡＥＣに従っ
て列選択動作が行なわれる。バンク指定信号ＡＩＢｉが
活性状態のときには内部動作用列アドレス信号（プリデ
コード信号）ＡＩＣに従って列選択動作が実行される。
これらのバンク指定信号ＡＥＢｉおよびＡＩＢｉは、バ
ンクポインタ１から与えられる。
ＩＢｉおよびＡＥＢｉに従って内部動作用列アドレス信
号（プリデコード信号）ＡＩＣおよび外部読出用列アド
レス信号（プリデコード信号）ＡＥＣをデコードする。
バンク指定信号ＡＥＢｉが活性状態のときには、外部読
出用列アドレス信号（プリデコード信号）ＡＥＣに従っ
て列選択動作が行なわれる。バンク指定信号ＡＩＢｉが
活性状態のときには内部動作用列アドレス信号（プリデ
コード信号）ＡＩＣに従って列選択動作が実行される。
これらのバンク指定信号ＡＥＢｉおよびＡＩＢｉは、バ
ンクポインタ１から与えられる。
【０１００】図１２は、この発明の実施の形態２におけ
る内部制御回路２の構成を一例を示す図である。図１２
において内部制御回路２は、コマンドＣＭＤをデコード
し、内部動作（消去／書込）が指定されたとき、内部動
作指示信号φＥ／Ｐを活性化するコマンドデコーダ５０
と、コマンドデコーダ５０からの内部動作指示信号φＥ
／Ｐと内部バンク指定信号ＡＩＢｉ（またはＡＥＢｉ）
とを受けるＡＮＤ回路５１と、ＡＮＤ回路５１の出力す
る内部動作活性化信号φＥＰｉを反転するインバータ回
路５２を含む。
る内部制御回路２の構成を一例を示す図である。図１２
において内部制御回路２は、コマンドＣＭＤをデコード
し、内部動作（消去／書込）が指定されたとき、内部動
作指示信号φＥ／Ｐを活性化するコマンドデコーダ５０
と、コマンドデコーダ５０からの内部動作指示信号φＥ
／Ｐと内部バンク指定信号ＡＩＢｉ（またはＡＥＢｉ）
とを受けるＡＮＤ回路５１と、ＡＮＤ回路５１の出力す
る内部動作活性化信号φＥＰｉを反転するインバータ回
路５２を含む。
【０１０１】消去／書込モードが指定されたときには、
内部動作指示信号φＥ／Ｐが活性化される。このコマン
ド印加時における内部のバンクアドレス信号ＡＩＢｉ
（＝ＡＥＢｉ）に従って内部動作指示信号φＥＰｉが活
性化される。バンクＢ♯ｉへは、バンクポインタ１から
のバンク指定信号ＡＥＢｉとインバータ５２の出力信号
を受けるＡＮＤ回路５３の出力信号が与えられる。した
がって、バンクＢ♯ｉが内部動作を行なっているとき
に、外部からのアドレス信号ＡＤに従ってバンクＢ♯ｉ
が指定された場合には、このバンクＢ♯ｉに対する外部
からのアクセス動作は行なわれない。このバンクＢ♯ｉ
は内部制御回路２の制御の下に消去／書込の必要な動作
を実行する。したがって、バンクＢ♯ｉの内部動作中
（消去／書込動作中）は、このバンクＢ♯ｉへの外部か
らのアクセスは禁止される。
内部動作指示信号φＥ／Ｐが活性化される。このコマン
ド印加時における内部のバンクアドレス信号ＡＩＢｉ
（＝ＡＥＢｉ）に従って内部動作指示信号φＥＰｉが活
性化される。バンクＢ♯ｉへは、バンクポインタ１から
のバンク指定信号ＡＥＢｉとインバータ５２の出力信号
を受けるＡＮＤ回路５３の出力信号が与えられる。した
がって、バンクＢ♯ｉが内部動作を行なっているとき
に、外部からのアドレス信号ＡＤに従ってバンクＢ♯ｉ
が指定された場合には、このバンクＢ♯ｉに対する外部
からのアクセス動作は行なわれない。このバンクＢ♯ｉ
は内部制御回路２の制御の下に消去／書込の必要な動作
を実行する。したがって、バンクＢ♯ｉの内部動作中
（消去／書込動作中）は、このバンクＢ♯ｉへの外部か
らのアクセスは禁止される。
【０１０２】この図１０に示すように、外部読出用セン
スアンプ２０およびベリファイ用センスアンプブロック
２２を別々に設けることにより、センスアンプの数を低
減でき応じてチップ面積を低減することができる。ま
た、バンクポインタ１に、バンクアドレスの一致／不一
致を検出する機能を持たせることにより、選択バンクに
おいて消去／書込またはベリファイの内部動作中におい
て、レジスタ回路９０８−９１１の消耗のデータを外部
へ読出すことができる。
スアンプ２０およびベリファイ用センスアンプブロック
２２を別々に設けることにより、センスアンプの数を低
減でき応じてチップ面積を低減することができる。ま
た、バンクポインタ１に、バンクアドレスの一致／不一
致を検出する機能を持たせることにより、選択バンクに
おいて消去／書込またはベリファイの内部動作中におい
て、レジスタ回路９０８−９１１の消耗のデータを外部
へ読出すことができる。
【０１０３】内部制御回路２の他の出力切替に関連する
部分の構成は実施の形態１と同じである。これにより、
チップ面積が低減されかつ高速で必要なデータを読出す
ことができるとともに、バックグランド・オペレーショ
ン時の読出データの選択肢を広くすることのできるＢＧ
Ｏフラッシュメモリを実現することができる。
部分の構成は実施の形態１と同じである。これにより、
チップ面積が低減されかつ高速で必要なデータを読出す
ことができるとともに、バックグランド・オペレーショ
ン時の読出データの選択肢を広くすることのできるＢＧ
Ｏフラッシュメモリを実現することができる。
【０１０４】なお、外部読出用センスアンプ２０は、ア
レイリードモードが指定されたときに、活性化され、一
方、書込回路およびベリファイセンスアンプブロック２
２は、消去／書込動作が指定されたときに、内部制御回
路２の制御の下に活性化される。
レイリードモードが指定されたときに、活性化され、一
方、書込回路およびベリファイセンスアンプブロック２
２は、消去／書込動作が指定されたときに、内部制御回
路２の制御の下に活性化される。
【０１０５】［実施の形態３］図１３は、この発明の実
施の形態３に従う不揮発性半導体記憶装置の全体の構成
を概略的に示す図である。この図１３に示す不揮発性半
導体記憶装置はＢＧＯ機能は有していない。したがっ
て、１つのバンクへのアクセス時、外部アクセスを禁止
するビジー信号（図示せず）が活性状態に設定される。
図１３に示す不揮発性半導体記憶装置は、バンクＢ♯１
−Ｂ♯４を有する。これらのバンクＢ♯１−Ｂ♯４の各
々は、ＢＧＯ機能を有する不揮発性半導体記憶装置と同
様、メモリアレイＭＡ、プリデコーダＰＤ、ロウデコー
ダＲＤ、カラムデコーダＣＤ、ＹゲートＹＧおよびセン
スアンプＳＡを有する。
施の形態３に従う不揮発性半導体記憶装置の全体の構成
を概略的に示す図である。この図１３に示す不揮発性半
導体記憶装置はＢＧＯ機能は有していない。したがっ
て、１つのバンクへのアクセス時、外部アクセスを禁止
するビジー信号（図示せず）が活性状態に設定される。
図１３に示す不揮発性半導体記憶装置は、バンクＢ♯１
−Ｂ♯４を有する。これらのバンクＢ♯１−Ｂ♯４の各
々は、ＢＧＯ機能を有する不揮発性半導体記憶装置と同
様、メモリアレイＭＡ、プリデコーダＰＤ、ロウデコー
ダＲＤ、カラムデコーダＣＤ、ＹゲートＹＧおよびセン
スアンプＳＡを有する。
【０１０６】また、書込を行なうために、バンクＢ♯１
およびＢ♯３に対し消去／書込ベリファイ回路９０５お
よび書込データバッファ９０４が設けられ、またバンク
Ｂ♯２およびＢ♯４に対し消去／書込ベリファイ回路９
０７および書込データバッファ９０６が設けられる。ま
た、ＩＤコード（デバイス製造コード）を格納するレジ
スタ回路９０８、ＣＦＩコードを格納するレジスタ回路
９０９、ステータスデータを格納するステータスデータ
レジスタ回路９１０、およびブロックロックビットを格
納するレジスタ回路９１１が、ＢＧＯフラッシュメモリ
と同様に設けられる。
およびＢ♯３に対し消去／書込ベリファイ回路９０５お
よび書込データバッファ９０４が設けられ、またバンク
Ｂ♯２およびＢ♯４に対し消去／書込ベリファイ回路９
０７および書込データバッファ９０６が設けられる。ま
た、ＩＤコード（デバイス製造コード）を格納するレジ
スタ回路９０８、ＣＦＩコードを格納するレジスタ回路
９０９、ステータスデータを格納するステータスデータ
レジスタ回路９１０、およびブロックロックビットを格
納するレジスタ回路９１１が、ＢＧＯフラッシュメモリ
と同様に設けられる。
【０１０７】アドレスバッファ６０は、制御信号ＣＴＬ
の活性化に応答して外部アドレス信号ＡＤを取込み内部
アドレス信号ＡＤＩを生成する。このアドレスバッファ
６０は、内部制御回路５５からの内部制御アドレス信号
を受け、１つの選択バンクにおける内部動作時には、こ
の内部制御アドレス信号を内部アドレス信号ＡＤＩとし
て生成する。したがって、内部動作のみまたは外部読出
動作のみを行なうために、内部アドレス信号ＡＤＩのみ
が生成されてバンクＢ♯１−Ｂ♯４へ与えられる。
の活性化に応答して外部アドレス信号ＡＤを取込み内部
アドレス信号ＡＤＩを生成する。このアドレスバッファ
６０は、内部制御回路５５からの内部制御アドレス信号
を受け、１つの選択バンクにおける内部動作時には、こ
の内部制御アドレス信号を内部アドレス信号ＡＤＩとし
て生成する。したがって、内部動作のみまたは外部読出
動作のみを行なうために、内部アドレス信号ＡＤＩのみ
が生成されてバンクＢ♯１−Ｂ♯４へ与えられる。
【０１０８】これらのバンクＢ♯１−Ｂ♯４の活性／非
活性化は、内部制御回路５５の制御の下に実行される。
この内部制御回路５５に対し、またバンクポインタ６５
からの一致検出信号ＭＴＨおよび不一致検出信号ＺＭＴ
Ｈが与えられる。このバンクポインタ６５は、リードコ
マンド印加時の内部アドレス信号ＡＤＩの所定のビット
をラッチし、外部から与えられるアドレス信号ＡＤに従
って生成される内部アドレスＡＤＩの所定のビットとの
一致／不一致を検出する。内部制御回路５５は、このバ
ンクポインタ６５からの一致検出信号ＭＴＨの活性化時
には、先のリードコマンドにより内容が設定された動作
モードに従った動作を実行する。不一致検出時において
は、デフォルトとして、指定されたバンクの選択メモリ
セルのデータを読出す（内部動作は行なわれていな
い）。
活性化は、内部制御回路５５の制御の下に実行される。
この内部制御回路５５に対し、またバンクポインタ６５
からの一致検出信号ＭＴＨおよび不一致検出信号ＺＭＴ
Ｈが与えられる。このバンクポインタ６５は、リードコ
マンド印加時の内部アドレス信号ＡＤＩの所定のビット
をラッチし、外部から与えられるアドレス信号ＡＤに従
って生成される内部アドレスＡＤＩの所定のビットとの
一致／不一致を検出する。内部制御回路５５は、このバ
ンクポインタ６５からの一致検出信号ＭＴＨの活性化時
には、先のリードコマンドにより内容が設定された動作
モードに従った動作を実行する。不一致検出時において
は、デフォルトとして、指定されたバンクの選択メモリ
セルのデータを読出す（内部動作は行なわれていな
い）。
【０１０９】図１４は、図１３に示すアドレスバッファ
６０の構成を概略的に示す図である。図１４において、
アドレスバッファ６０は、外部アドレス信号ＡＤとアド
レスバッファ活性化信号ＡＢＥを受けるＡＮＤ型バッフ
ァ回路６０ａと、ＡＮＤ型バッファ回路６０ａの出力信
号と内部制御回路５５からの内部制御アドレス信号ＩＣ
ＡＤの一方を選択信号φＳＥＬに従って選択して内部ア
ドレス信号ＡＤＩを生成するマルチプレクサ（ＭＵＸ）
６０ｂを含む。
６０の構成を概略的に示す図である。図１４において、
アドレスバッファ６０は、外部アドレス信号ＡＤとアド
レスバッファ活性化信号ＡＢＥを受けるＡＮＤ型バッフ
ァ回路６０ａと、ＡＮＤ型バッファ回路６０ａの出力信
号と内部制御回路５５からの内部制御アドレス信号ＩＣ
ＡＤの一方を選択信号φＳＥＬに従って選択して内部ア
ドレス信号ＡＤＩを生成するマルチプレクサ（ＭＵＸ）
６０ｂを含む。
【０１１０】マルチプレクサＭＵＸは、内部動作実行時
には、この選択信号φＳＥＬに従って内部制御アドレス
信号ＩＣＡＤを選択する。外部からのコマンド印加時お
よび内部動作非実行時においては、マルチプレクサ（Ｍ
ＵＸ）６０ｂは、ＡＮＤ型バッファ回路６０ａの出力信
号を選択する。したがって、アドレスバッファ６０は、
常に、１つの動作モードを実現する。すなわち１つのサ
イクルにおいて、消去／書込の内部動作を行なうか、ま
たはアレイリードまたはレジスタリードの動作が行なわ
れる。アドレスバッファ活性化信号ＡＢＥは、チップイ
ネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥ、お
よび出力イネーブル信号／ＯＥに従って活性化される。
には、この選択信号φＳＥＬに従って内部制御アドレス
信号ＩＣＡＤを選択する。外部からのコマンド印加時お
よび内部動作非実行時においては、マルチプレクサ（Ｍ
ＵＸ）６０ｂは、ＡＮＤ型バッファ回路６０ａの出力信
号を選択する。したがって、アドレスバッファ６０は、
常に、１つの動作モードを実現する。すなわち１つのサ
イクルにおいて、消去／書込の内部動作を行なうか、ま
たはアレイリードまたはレジスタリードの動作が行なわ
れる。アドレスバッファ活性化信号ＡＢＥは、チップイ
ネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥ、お
よび出力イネーブル信号／ＯＥに従って活性化される。
【０１１１】図１５は、図１３に示すバンクポインタ６
５の構成を概略的に示す図である。図１５においてバン
クポインタ６５は、アドレスバッファ６０からの内部ア
ドレス信号ＡＤＩの所定のビットＡＤＩ＜ｉ：ｊ＞をリ
ードコマンド印加検出信号φＲＥＡＤに従ってラッチす
るラッチ回路６５ａと、ラッチ回路６５ａのラッチビッ
トとアドレス信号ビットＡＤＩ＜ｉ：ｊ＞の一致／不一
致を検出して、一致検出信号ＭＴＨおよび不一致検出信
号ＺＭＴＨの一方を活性化する一致検出回路６５ｂを含
む。アドレス信号ビットＡＤＩ＜ｉ：ｊ＞は、バンクア
ドレスであってもよい。リードコマンド印加検出信号φ
ＲＥＡＤは、外部から、コマンドとして、レジスタリー
ドコマンドまたはアレイリードコマンドが与えられたと
きに活性化される。したがってこれらのコマンドの印加
時、ラッチ回路６５ａのラッチビットが更新される。
５の構成を概略的に示す図である。図１５においてバン
クポインタ６５は、アドレスバッファ６０からの内部ア
ドレス信号ＡＤＩの所定のビットＡＤＩ＜ｉ：ｊ＞をリ
ードコマンド印加検出信号φＲＥＡＤに従ってラッチす
るラッチ回路６５ａと、ラッチ回路６５ａのラッチビッ
トとアドレス信号ビットＡＤＩ＜ｉ：ｊ＞の一致／不一
致を検出して、一致検出信号ＭＴＨおよび不一致検出信
号ＺＭＴＨの一方を活性化する一致検出回路６５ｂを含
む。アドレス信号ビットＡＤＩ＜ｉ：ｊ＞は、バンクア
ドレスであってもよい。リードコマンド印加検出信号φ
ＲＥＡＤは、外部から、コマンドとして、レジスタリー
ドコマンドまたはアレイリードコマンドが与えられたと
きに活性化される。したがってこれらのコマンドの印加
時、ラッチ回路６５ａのラッチビットが更新される。
【０１１２】一致検出回路６５ｂは、ラッチ回路６５ａ
のラッチビットとアドレス信号ビットＡＤＩ＜ｉ：ｊ＞
の一致／不一致を検出し、該検出結果に従って一致検出
信号ＭＴＨおよび不一致検出信号ＺＭＴＨの一方を活性
化する。この一致検出回路６５ｂは、各ビットごとに比
較動作を行なう。これに代えて、アドレス信号ビットＡ
ＤＩ＜ｉ：ｊ＞がバンクアドレスの場合、この内部アド
レス信号ビットＡＤＩ＜ｉ：ｊ＞をデコードしてバンク
指定信号を生成するデコーダが設けられ、そのバンク指
定信号がラッチ回路６５ａにラッチされ、また一致検出
回路６５ｂに与えられて、活性状態のバンク指定信号の
一致／不一致が検出されてもよい。なお、ビット値の一
致／不一致の検出には、減算回路が用いられてもよく、
また各ビットごとに一致検出回路（ＥＸＮＯＲ回路）が
設けられ、これらの一致検出回路の出力信号の論理積に
より、一致検出信号ＭＴＨが生成されてもよい。
のラッチビットとアドレス信号ビットＡＤＩ＜ｉ：ｊ＞
の一致／不一致を検出し、該検出結果に従って一致検出
信号ＭＴＨおよび不一致検出信号ＺＭＴＨの一方を活性
化する。この一致検出回路６５ｂは、各ビットごとに比
較動作を行なう。これに代えて、アドレス信号ビットＡ
ＤＩ＜ｉ：ｊ＞がバンクアドレスの場合、この内部アド
レス信号ビットＡＤＩ＜ｉ：ｊ＞をデコードしてバンク
指定信号を生成するデコーダが設けられ、そのバンク指
定信号がラッチ回路６５ａにラッチされ、また一致検出
回路６５ｂに与えられて、活性状態のバンク指定信号の
一致／不一致が検出されてもよい。なお、ビット値の一
致／不一致の検出には、減算回路が用いられてもよく、
また各ビットごとに一致検出回路（ＥＸＮＯＲ回路）が
設けられ、これらの一致検出回路の出力信号の論理積に
より、一致検出信号ＭＴＨが生成されてもよい。
【０１１３】図１６は、図１３に示す内部制御回路５５
の構成を概略的に示す図である。図１６において、内部
制御回路５５は、コマンドＣＭＤをデコードして、リー
ドコマンド印加検出信号φＲＥＡＤとリードモード特定
信号を生成するとともに、消去／書込指示信号φＥ／Ｐ
を生成するコマンドデコーダ５５ａと、コマンドデコー
ダ５５ａからの、リードモード特定信号に従ってリード
モードを設定するリードモード設定回路５５ｂと、リー
ドモード設定回路５５ｂにより設定されたリードモード
と一致検出信号ＭＴＨおよび不一致検出信号ＺＭＴＨと
に従ってリードモード切替信号ＲＷＳを生成するリード
モード切替信号発生回路５５ｃと、リードモード切替信
号発生回路５５ｃからのリードモード切替信号ＲＷＳと
コマンドデコーダ５５ａからの消去／書込指示信号φＥ
／Ｐに従って、必要な内部制御信号を生成する内部制御
信号発生回路５５ｄを含む。この内部制御信号発生回路
５５ｄへは、また内部アドレス信号ＡＤＩが与えられ
る。
の構成を概略的に示す図である。図１６において、内部
制御回路５５は、コマンドＣＭＤをデコードして、リー
ドコマンド印加検出信号φＲＥＡＤとリードモード特定
信号を生成するとともに、消去／書込指示信号φＥ／Ｐ
を生成するコマンドデコーダ５５ａと、コマンドデコー
ダ５５ａからの、リードモード特定信号に従ってリード
モードを設定するリードモード設定回路５５ｂと、リー
ドモード設定回路５５ｂにより設定されたリードモード
と一致検出信号ＭＴＨおよび不一致検出信号ＺＭＴＨと
に従ってリードモード切替信号ＲＷＳを生成するリード
モード切替信号発生回路５５ｃと、リードモード切替信
号発生回路５５ｃからのリードモード切替信号ＲＷＳと
コマンドデコーダ５５ａからの消去／書込指示信号φＥ
／Ｐに従って、必要な内部制御信号を生成する内部制御
信号発生回路５５ｄを含む。この内部制御信号発生回路
５５ｄへは、また内部アドレス信号ＡＤＩが与えられ
る。
【０１１４】リードコマンドが与えられたときには、リ
ードコマンド印加検出信号φＲＥＡＤが活性化される。
リードモード設定回路５５ｂはこのコマンドデコーダ５
５ａからのリードモード特定信号を取込みリードモード
設定信号を生成する。リードモード切替信号発生回路５
５ｃは、一致検出信号ＭＴＨの活性化時リードモード設
定回路５５ｂに設定されたリードモードに従ってリード
モード切替信号ＲＷＳを生成し、一方、不一致検出信号
ＺＭＴＨの活性化時、アレイリードモード（メモリセル
データ読出信号ＡＲＲ）を活性化する。
ードコマンド印加検出信号φＲＥＡＤが活性化される。
リードモード設定回路５５ｂはこのコマンドデコーダ５
５ａからのリードモード特定信号を取込みリードモード
設定信号を生成する。リードモード切替信号発生回路５
５ｃは、一致検出信号ＭＴＨの活性化時リードモード設
定回路５５ｂに設定されたリードモードに従ってリード
モード切替信号ＲＷＳを生成し、一方、不一致検出信号
ＺＭＴＨの活性化時、アレイリードモード（メモリセル
データ読出信号ＡＲＲ）を活性化する。
【０１１５】内部制御信号発生回路５５ｄは、消去／書
込指示信号φＥ／Ｐが与えられたとき、アドレス信号Ａ
ＤＩに従って指定されたバンクに対する消去／書込動作
を実行する。一方、リードコマンド印加時においては、
この内部制御信号発生回路５５ｄは、リードモード切替
信号ＲＷＳに従って必要なリードモードを実現するため
の内部制御信号を生成する。たとえば、ステータスデー
タレジスタからのデータを読出すレジスタリードモード
が指定されたときには、この内部制御信号発生回路５５
ｄは、特定されたバンクに対するステータスデータを生
成して、ステータスデータレジスタ回路に格納する。ア
レイリードモードが指定されたときには、内部制御信号
発生回路５５ｄは、アドレス信号ＡＤＩに従って選択バ
ンクのメモリセルデータの読出を行なうための制御信号
を生成する。この内部制御信号発生回路５５ｄからは、
また、消去／書込指示信号φＥ／Ｐが与えられると、ビ
ジー信号／ＢＵＳＹを生成して外部へ出力し、外部から
のアクセスを禁止する。
込指示信号φＥ／Ｐが与えられたとき、アドレス信号Ａ
ＤＩに従って指定されたバンクに対する消去／書込動作
を実行する。一方、リードコマンド印加時においては、
この内部制御信号発生回路５５ｄは、リードモード切替
信号ＲＷＳに従って必要なリードモードを実現するため
の内部制御信号を生成する。たとえば、ステータスデー
タレジスタからのデータを読出すレジスタリードモード
が指定されたときには、この内部制御信号発生回路５５
ｄは、特定されたバンクに対するステータスデータを生
成して、ステータスデータレジスタ回路に格納する。ア
レイリードモードが指定されたときには、内部制御信号
発生回路５５ｄは、アドレス信号ＡＤＩに従って選択バ
ンクのメモリセルデータの読出を行なうための制御信号
を生成する。この内部制御信号発生回路５５ｄからは、
また、消去／書込指示信号φＥ／Ｐが与えられると、ビ
ジー信号／ＢＵＳＹを生成して外部へ出力し、外部から
のアクセスを禁止する。
【０１１６】リードモード設定回路５５ｂは、リードコ
マンド印加検出信号φＲＥＡＤの活性化時、コマンドデ
コーダからの動作モード特定信号を取込みラッチするラ
ッチ回路で構成される。リードモード切替信号発生回路
５５ｃは、図５に示すリードモード切替信号発生回路に
おけるＡＮＤ回路２ｈ−２ｋおよび複合ゲート回路２ｌ
で構成される。これらのリードモード設定回路５５ｂお
よびリードモード切替信号発生回路５５ｃは、実施の形
態１と同様の構成であってもよい。
マンド印加検出信号φＲＥＡＤの活性化時、コマンドデ
コーダからの動作モード特定信号を取込みラッチするラ
ッチ回路で構成される。リードモード切替信号発生回路
５５ｃは、図５に示すリードモード切替信号発生回路に
おけるＡＮＤ回路２ｈ−２ｋおよび複合ゲート回路２ｌ
で構成される。これらのリードモード設定回路５５ｂお
よびリードモード切替信号発生回路５５ｃは、実施の形
態１と同様の構成であってもよい。
【０１１７】この実施の形態３においても、動作モード
は、バンクアドレス信号ではなく、任意のビット数のア
ドレス信号であっても良い。
は、バンクアドレス信号ではなく、任意のビット数のア
ドレス信号であっても良い。
【０１１８】以上のように、この発明の実施の形態３に
従えば、ＢＧＯ機能を持たないフラッシュメモリに、特
定のアドレス信号ビットの一致／不一致検出機能を備え
るバンクポインタを設け、このバンクポインタからの一
致／不一致検出信号に従って、リードモード時に行なわ
れる動作モードを特定しており、コマンドを印加してリ
ードモードの内容を特定する必要がなく、アドレス切替
だけで、必要とされるデータの読出を行なうことができ
る。
従えば、ＢＧＯ機能を持たないフラッシュメモリに、特
定のアドレス信号ビットの一致／不一致検出機能を備え
るバンクポインタを設け、このバンクポインタからの一
致／不一致検出信号に従って、リードモード時に行なわ
れる動作モードを特定しており、コマンドを印加してリ
ードモードの内容を特定する必要がなく、アドレス切替
だけで、必要とされるデータの読出を行なうことができ
る。
【０１１９】［実施の形態４］図１７は、この発明の実
施の形態４に従う不揮発性半導体記憶装置の全体の構成
を概略的に示す図である。この図１７に示す不揮発性半
導体記憶装置はＢＧＯフラッシュメモリである。したが
ってアドレスバッファ９０１からは、外部読出用のアド
レス信号ＡＥと、内部動作用のアドレス信号ＡＩが生成
される。アドレスバッファ９０１からのアドレス信号Ａ
ＥおよびＡＩの特定のビット（バンクアドレス）が、バ
ンクＢ♯１−Ｂ♯４それぞれに対応して設けられるバン
クポインタ７０ａ−７０ｄへ与えられる。バンクポイン
タ７０ａ−７０ｄは、それぞれ互いに独立に、リードモ
ード特定データを格納し、このバンク指定時、リードモ
ード切替信号ＲＳＷ１−ＲＳＷ４を内部制御回路７２へ
与える。内部制御回路７２は、これらのバンクポインタ
７０ａ−７０ｄからのリードモード切替信号ＲＳＷ１−
ＲＳＷ４に従ってリードモード切替信号ＲＳＷを生成し
て出力切替回路３へ与える。
施の形態４に従う不揮発性半導体記憶装置の全体の構成
を概略的に示す図である。この図１７に示す不揮発性半
導体記憶装置はＢＧＯフラッシュメモリである。したが
ってアドレスバッファ９０１からは、外部読出用のアド
レス信号ＡＥと、内部動作用のアドレス信号ＡＩが生成
される。アドレスバッファ９０１からのアドレス信号Ａ
ＥおよびＡＩの特定のビット（バンクアドレス）が、バ
ンクＢ♯１−Ｂ♯４それぞれに対応して設けられるバン
クポインタ７０ａ−７０ｄへ与えられる。バンクポイン
タ７０ａ−７０ｄは、それぞれ互いに独立に、リードモ
ード特定データを格納し、このバンク指定時、リードモ
ード切替信号ＲＳＷ１−ＲＳＷ４を内部制御回路７２へ
与える。内部制御回路７２は、これらのバンクポインタ
７０ａ−７０ｄからのリードモード切替信号ＲＳＷ１−
ＲＳＷ４に従ってリードモード切替信号ＲＳＷを生成し
て出力切替回路３へ与える。
【０１２０】したがって、この図１７に示すＢＧＯフラ
ッシュメモリにおいては、バンク単位で、リードモード
の内容を特定でき、バンクアドレス信号の変更のみで、
さまざまなリードモードを特定することができる。した
がって、内部動作中においても、バンクアドレスの切替
により、アレイリードおよびステータスレジスタリード
以外のリードモードを実現することができる。
ッシュメモリにおいては、バンク単位で、リードモード
の内容を特定でき、バンクアドレス信号の変更のみで、
さまざまなリードモードを特定することができる。した
がって、内部動作中においても、バンクアドレスの切替
により、アレイリードおよびステータスレジスタリード
以外のリードモードを実現することができる。
【０１２１】図１８は、バンクＢ♯１に対して設けられ
るバンクポインタ７０ａの構成を概略的に示す図であ
る。バンクポインタ７０ａ−７０ｄは同一構成を有す
る。単にバンク指定信号生成時のアドレス信号ビットの
組合せが互いに異なるだけである。
るバンクポインタ７０ａの構成を概略的に示す図であ
る。バンクポインタ７０ａ−７０ｄは同一構成を有す
る。単にバンク指定信号生成時のアドレス信号ビットの
組合せが互いに異なるだけである。
【０１２２】図１８において、バンクポインタ７０ａ
は、内部制御アドレス信号ビットＡＩ＜ｍ＞およびＡＩ
＜ｍ−１＞を受けて内部動作用バンク指定信号ＡＩＢ１
を生成するＡＮＤ型デコード回路７５ａと、外部動作用
アドレス信号ビットＡＥ＜ｍ＞おびＡＥ＜ｍ−１＞を受
けて外部動作用バンク指定信号をＡＥＢ１を生成するＡ
ＮＤ型デコード回路７５ｂを含む。ＡＮＤ型デコード回
路７５ａは、アドレス信号ビットＡＩ＜ｍ＞およびＡＩ
＜ｍ−１＞がともにＬレベルのときに、バンク指定信号
ＡＩＢ１をＨレベルの選択状態へ駆動する。ＡＮＤ型デ
コード回路７５ｂは、アドレス信号ビットＡＥ＜ｍ＞お
よびＡＥ＜ｍ−１＞がともにＬレベルのときにバンク指
定信号ＡＥＢ１を選択状態へ駆動する。これらのアドレ
ス信号ビットＡＩ＜ｍ＞およびＡＩ＜ｍ−１＞は内部動
作時のバンクアドレスを構成し、またアドレス信号ビッ
トＡＥ＜ｍ＞およびＡＥ＜ｍ−１＞が、外部動作用のバ
ンクアドレスを構成する。
は、内部制御アドレス信号ビットＡＩ＜ｍ＞およびＡＩ
＜ｍ−１＞を受けて内部動作用バンク指定信号ＡＩＢ１
を生成するＡＮＤ型デコード回路７５ａと、外部動作用
アドレス信号ビットＡＥ＜ｍ＞おびＡＥ＜ｍ−１＞を受
けて外部動作用バンク指定信号をＡＥＢ１を生成するＡ
ＮＤ型デコード回路７５ｂを含む。ＡＮＤ型デコード回
路７５ａは、アドレス信号ビットＡＩ＜ｍ＞およびＡＩ
＜ｍ−１＞がともにＬレベルのときに、バンク指定信号
ＡＩＢ１をＨレベルの選択状態へ駆動する。ＡＮＤ型デ
コード回路７５ｂは、アドレス信号ビットＡＥ＜ｍ＞お
よびＡＥ＜ｍ−１＞がともにＬレベルのときにバンク指
定信号ＡＥＢ１を選択状態へ駆動する。これらのアドレ
ス信号ビットＡＩ＜ｍ＞およびＡＩ＜ｍ−１＞は内部動
作時のバンクアドレスを構成し、またアドレス信号ビッ
トＡＥ＜ｍ＞およびＡＥ＜ｍ−１＞が、外部動作用のバ
ンクアドレスを構成する。
【０１２３】バンクポインタ７０ａは、さらに、バンク
指定信号ＡＥＢ１を反転するインバータ７６と、デバイ
ス製造コード（ＩＤコード）を読出すためのデバイス製
造コードリード信号をラッチするラッチ回路７７ａと、
ＣＦＩコードリード信号をラッチするＣＦＩコードリー
ド信号ラッチ回路７７ｂと、ステータスデータリード信
号をラッチするラッチ回路７７ｃと、ロックビットリー
ド信号をラッチするラッチ回路７７ｄと、アレイリード
信号をラッチするラッチ回路７７ｅと、ラッチ回路７７
ａのラッチ信号とインバータ７６の出力信号とを受けて
ＩＤコード読出指示信号ＩＤＲＤ１を生成するＮＯＲ回
路７８ａと、インバータ７６の出力信号とラッチ回路７
７ｂの出力信号とを受けてＣＦＩコード読出指示信号Ｃ
ＦＲ１を生成するＮＯＲ回路７８ｂと、インバータ７６
の出力信号とラッチ回路７７ｃの出力信号とを受けてス
テータスデータ読出指示信号ＳＤＲＤ１を生成するＮＯ
Ｒ回路７８ｃと、ラッチ回路７７ｄの出力ラッチ信号と
インバータ７６の出力信号とを受けてロックビット読出
指示信号ＬＢＲＤ１を生成するＮＯＲ回路７８ｄと、イ
ンバータ７６の出力信号とラッチ回路７７ｅのラッチ信
号とを受けてアレイデータ読出指示信号ＡＲＲＤ１を生
成するＮＯＲ回路７８ｅを含む。
指定信号ＡＥＢ１を反転するインバータ７６と、デバイ
ス製造コード（ＩＤコード）を読出すためのデバイス製
造コードリード信号をラッチするラッチ回路７７ａと、
ＣＦＩコードリード信号をラッチするＣＦＩコードリー
ド信号ラッチ回路７７ｂと、ステータスデータリード信
号をラッチするラッチ回路７７ｃと、ロックビットリー
ド信号をラッチするラッチ回路７７ｄと、アレイリード
信号をラッチするラッチ回路７７ｅと、ラッチ回路７７
ａのラッチ信号とインバータ７６の出力信号とを受けて
ＩＤコード読出指示信号ＩＤＲＤ１を生成するＮＯＲ回
路７８ａと、インバータ７６の出力信号とラッチ回路７
７ｂの出力信号とを受けてＣＦＩコード読出指示信号Ｃ
ＦＲ１を生成するＮＯＲ回路７８ｂと、インバータ７６
の出力信号とラッチ回路７７ｃの出力信号とを受けてス
テータスデータ読出指示信号ＳＤＲＤ１を生成するＮＯ
Ｒ回路７８ｃと、ラッチ回路７７ｄの出力ラッチ信号と
インバータ７６の出力信号とを受けてロックビット読出
指示信号ＬＢＲＤ１を生成するＮＯＲ回路７８ｄと、イ
ンバータ７６の出力信号とラッチ回路７７ｅのラッチ信
号とを受けてアレイデータ読出指示信号ＡＲＲＤ１を生
成するＮＯＲ回路７８ｅを含む。
【０１２４】これらのＮＯＲ回路７８ａ−７８ｅは、イ
ンバータ７６の出力信号がＨレベルのときには、データ
読出指示信号ＩＤＲＤ１、ＣＦＲＤ１、ＳＤＲＤ１、Ｌ
ＢＲＤ１およびＡＲＲＤ１をＬレベルに設定する。すな
わち、このバンクＢ♯１が外部アドレス信号により指定
されない場合には、これらの読出指示信号は非活性状態
に維持される。一方、バンク指定信号ＡＥＢ１がＨレベ
ルとなると、インバータ７６の出力信号がＬレベルとな
り、ＮＯＲ回路７８ａ−７８ｅがインバータとして動作
し、ラッチ回路７７ａ−７７ｅによりラッチされた信号
に従って、バンクＢ♯１に対して行なわれる外部リード
モードの内容を特定するリードモード切替信号ＲＳＷ１
を生成する。このリードモード切替信号ＲＳＷ１が、図
１７に示す内部制御回路７２へ与えられる。内部制御回
路７２は、このリードモード切替信号ＲＳＷ１に従っ
て、内部動作制御を行なうとともに、出力切替回路３
へ、リードモード切替信号ＲＳＷを与え、指定された動
作モードに応じた状態に出力切替回路３を設定する。
ンバータ７６の出力信号がＨレベルのときには、データ
読出指示信号ＩＤＲＤ１、ＣＦＲＤ１、ＳＤＲＤ１、Ｌ
ＢＲＤ１およびＡＲＲＤ１をＬレベルに設定する。すな
わち、このバンクＢ♯１が外部アドレス信号により指定
されない場合には、これらの読出指示信号は非活性状態
に維持される。一方、バンク指定信号ＡＥＢ１がＨレベ
ルとなると、インバータ７６の出力信号がＬレベルとな
り、ＮＯＲ回路７８ａ−７８ｅがインバータとして動作
し、ラッチ回路７７ａ−７７ｅによりラッチされた信号
に従って、バンクＢ♯１に対して行なわれる外部リード
モードの内容を特定するリードモード切替信号ＲＳＷ１
を生成する。このリードモード切替信号ＲＳＷ１が、図
１７に示す内部制御回路７２へ与えられる。内部制御回
路７２は、このリードモード切替信号ＲＳＷ１に従っ
て、内部動作制御を行なうとともに、出力切替回路３
へ、リードモード切替信号ＲＳＷを与え、指定された動
作モードに応じた状態に出力切替回路３を設定する。
【０１２５】図１９は、図１８に示すラッチ回路７７ａ
−７７ｅの構成を示す図である。図１９においては、こ
れらのラッチ回路７７ａ−７７ｅの構成は同一構成を有
するため、１つのラッチ回路７７を代表的に示す。図１
８において、ラッチ回路７７は、内部動作用バンク指定
信号ＡＩＢ１と外部アドレス取込指示信号ＥＡＬＥを受
けるＡＮＤ回路７９ａと、コマンドデコーダからのリー
ドモード特定信号ＭＲＤと外部アドレス取込指示信号Ｅ
ＡＬＥを受けるＡＮＤ回路７９ｂと、ＡＮＤ回路７９ａ
の出力信号を反転するインバータ７９ｃと、インバータ
７９ｃおよびＡＮＤ回路７９ａの出力信号に従ってＡＮ
Ｄ回路７９ｂの出力信号を通過させるトランスミッショ
ンゲート７９ｄと、トランスミッションゲート７９ｄを
介して与えられる信号をラッチするためのゲート回路７
９ｅおよびインバータ７９ｆを含む。
−７７ｅの構成を示す図である。図１９においては、こ
れらのラッチ回路７７ａ−７７ｅの構成は同一構成を有
するため、１つのラッチ回路７７を代表的に示す。図１
８において、ラッチ回路７７は、内部動作用バンク指定
信号ＡＩＢ１と外部アドレス取込指示信号ＥＡＬＥを受
けるＡＮＤ回路７９ａと、コマンドデコーダからのリー
ドモード特定信号ＭＲＤと外部アドレス取込指示信号Ｅ
ＡＬＥを受けるＡＮＤ回路７９ｂと、ＡＮＤ回路７９ａ
の出力信号を反転するインバータ７９ｃと、インバータ
７９ｃおよびＡＮＤ回路７９ａの出力信号に従ってＡＮ
Ｄ回路７９ｂの出力信号を通過させるトランスミッショ
ンゲート７９ｄと、トランスミッションゲート７９ｄを
介して与えられる信号をラッチするためのゲート回路７
９ｅおよびインバータ７９ｆを含む。
【０１２６】ゲート回路７９ｅは、その第１の入力に、
トランスミッションゲート７９ｇを介して与えられる信
号を受け、第２の入力に、リセット信号ＲＳＴを受け
て、リードモード特定信号ＸＲＤ１（ＩＤＲＤ１等）を
出力する。インバータ７９ｆは、このゲート回路７９ｅ
の出力信号を反転してゲート回路７９ｅの第１の入力へ
与える。ゲート回路７９ｅは、リセット信号ＲＳＴがＬ
レベルのときには、インバータ回路として動作し、ゲー
ト回路７９ｅおよび７９ｆにより、インバータラッチが
形成される。一方、リセット信号ＲＳＴがＨレベルとな
ると、ゲート回路７９ｅはリードモード特定信号ＸＲＤ
１をＨレベルの非活性状態にリセットする。ＮＯＲ回路
７８ａ−７８ｅは、動作時インバータとして動作するた
め、このラッチ回路７７には、リードモード切替信号Ｒ
ＳＷ１の各読出指示信号と論理レベルが反転した信号が
ラッチされる。
トランスミッションゲート７９ｇを介して与えられる信
号を受け、第２の入力に、リセット信号ＲＳＴを受け
て、リードモード特定信号ＸＲＤ１（ＩＤＲＤ１等）を
出力する。インバータ７９ｆは、このゲート回路７９ｅ
の出力信号を反転してゲート回路７９ｅの第１の入力へ
与える。ゲート回路７９ｅは、リセット信号ＲＳＴがＬ
レベルのときには、インバータ回路として動作し、ゲー
ト回路７９ｅおよび７９ｆにより、インバータラッチが
形成される。一方、リセット信号ＲＳＴがＨレベルとな
ると、ゲート回路７９ｅはリードモード特定信号ＸＲＤ
１をＨレベルの非活性状態にリセットする。ＮＯＲ回路
７８ａ−７８ｅは、動作時インバータとして動作するた
め、このラッチ回路７７には、リードモード切替信号Ｒ
ＳＷ１の各読出指示信号と論理レベルが反転した信号が
ラッチされる。
【０１２７】外部からコマンドが与えられたときには、
外部アドレス取込指示信号ＥＡＬＥが活性化され、ＡＮ
Ｄ回路７９ａおよび７９ｂがイネーブルされる。外部か
らのコマンド印加時に、バンクＢ♯１が特定された場合
には、バンク指定信号ＡＩＢ１が、外部アドレス信号Ａ
Ｄに従って活性状態へ駆動される（図２７参照）。した
がって、トランスミッションゲート７９ｄが導通し、Ａ
ＮＤ回路７９ｂを介して与えられるリードモード特定信
号ＭＲＤを通過させて、ゲート回路７９ｅおよび７９ｆ
によりラッチさせる。すなわち、コマンドデコーダまた
はリードモード設定回路から与えられるリードモード特
定信号ＭＲＤに従ってラッチ回路７７のラッチ信号が設
定される。
外部アドレス取込指示信号ＥＡＬＥが活性化され、ＡＮ
Ｄ回路７９ａおよび７９ｂがイネーブルされる。外部か
らのコマンド印加時に、バンクＢ♯１が特定された場合
には、バンク指定信号ＡＩＢ１が、外部アドレス信号Ａ
Ｄに従って活性状態へ駆動される（図２７参照）。した
がって、トランスミッションゲート７９ｄが導通し、Ａ
ＮＤ回路７９ｂを介して与えられるリードモード特定信
号ＭＲＤを通過させて、ゲート回路７９ｅおよび７９ｆ
によりラッチさせる。すなわち、コマンドデコーダまた
はリードモード設定回路から与えられるリードモード特
定信号ＭＲＤに従ってラッチ回路７７のラッチ信号が設
定される。
【０１２８】コマンド印加時に、バンクＢ♯１と異なる
バンクが指定された場合には、バンク指定信号ＡＩＢ１
は、Ｌレベルの非活性状態を維持する。したがってトラ
ンスミッションゲート７９ｄは非導通状態を維持するた
め、ラッチされたリードモード特定信号ＸＲＤ１の状態
は変化しない。
バンクが指定された場合には、バンク指定信号ＡＩＢ１
は、Ｌレベルの非活性状態を維持する。したがってトラ
ンスミッションゲート７９ｄは非導通状態を維持するた
め、ラッチされたリードモード特定信号ＸＲＤ１の状態
は変化しない。
【０１２９】単に外部のバンクアドレスが変更されたと
きには、このラッチ回路７７のラッチ内容は変化せず、
単にＮＯＲ回路７８ａ−７８ｅに従ってリードモード切
替信号ＲＳＷ１がラッチしたリードモード特定信号に従
って生成される。これにより、バンク単位で、実行すべ
き動作モードを特定することができる。
きには、このラッチ回路７７のラッチ内容は変化せず、
単にＮＯＲ回路７８ａ−７８ｅに従ってリードモード切
替信号ＲＳＷ１がラッチしたリードモード特定信号に従
って生成される。これにより、バンク単位で、実行すべ
き動作モードを特定することができる。
【０１３０】図２０は、この発明の実施の形態４の動作
シーケンスの一例を示す図である。図２０において、ま
ずバンクアドレスＡ１を設定し、その次にコマンドとし
てリードモード特定コマンドＲ１を与える。したがっ
て、バンクアドレスＡ１が指定するバンクにおいては、
このリードモード特定コマンドＲ１が指定する読出モー
ドが設定される。
シーケンスの一例を示す図である。図２０において、ま
ずバンクアドレスＡ１を設定し、その次にコマンドとし
てリードモード特定コマンドＲ１を与える。したがっ
て、バンクアドレスＡ１が指定するバンクにおいては、
このリードモード特定コマンドＲ１が指定する読出モー
ドが設定される。
【０１３１】続いて、バンクアドレスＡ２とともに、コ
マンドＲ２を与え、バンクアドレスＡ２が指定するバン
クのリードモードの内容を設定する。
マンドＲ２を与え、バンクアドレスＡ２が指定するバン
クのリードモードの内容を設定する。
【０１３２】次いで、バンクアドレスＡ２が指定するバ
ンクに対し、データ読出を要求する（信号／ＣＥ，／Ｏ
Ｅを活性化する）。この場合、コマンドＲ２により指定
されたデータがバンクアドレスＡ２が特定するバンクか
ら読出される。
ンクに対し、データ読出を要求する（信号／ＣＥ，／Ｏ
Ｅを活性化する）。この場合、コマンドＲ２により指定
されたデータがバンクアドレスＡ２が特定するバンクか
ら読出される。
【０１３３】続いて、バンクアドレスＡ１に対しデータ
読出を要求すると、リードコマンドＲ１により指定され
たデータが、バンクアドレスＡ１が指定するバンクから
読出される。
読出を要求すると、リードコマンドＲ１により指定され
たデータが、バンクアドレスＡ１が指定するバンクから
読出される。
【０１３４】バンクアドレスＡ３を指定してデータの読
出を行なうと、このバンクＡ３においては、先のサイク
ルにおいて指定された読出モードの内容に応じてデータ
が読出される。このバンクＡ３において、デフォルト値
として、アレイリードモードが設定されるように構成さ
れてもよい。この場合、特に、コマンドを用いてリード
モードを特定せずともアレイリード（選択メモリセルデ
ータの読出）を行なうことができる。
出を行なうと、このバンクＡ３においては、先のサイク
ルにおいて指定された読出モードの内容に応じてデータ
が読出される。このバンクＡ３において、デフォルト値
として、アレイリードモードが設定されるように構成さ
れてもよい。この場合、特に、コマンドを用いてリード
モードを特定せずともアレイリード（選択メモリセルデ
ータの読出）を行なうことができる。
【０１３５】バンクアドレスＡ１を再び与えて、データ
読出を行なうと、バンクアドレスＡ１が特定するバンク
から、リードコマンドＲ１が指定する内容のデータが読
出される。
読出を行なうと、バンクアドレスＡ１が特定するバンク
から、リードコマンドＲ１が指定する内容のデータが読
出される。
【０１３６】したがって、各バンクごとに、その読出内
容を変更することができる。たとえばバンクＢ♯１にお
いて消去／書込の内部動作が行なわれている場合、バン
クＢ♯２−Ｂ♯４を特定するバンクアドレスを与えるこ
とにより、バンクＢ♯２−Ｂ♯４のメモリセルデータの
読出またはレジスタ回路９０８−９１１のデータの読出
を行なうことができる。特に、各バンクごとにリードモ
ードの内容を変更することにより、複数のレジスタ回路
の内容を、順次バンクアドレスの変更のみで読出すこと
ができる。
容を変更することができる。たとえばバンクＢ♯１にお
いて消去／書込の内部動作が行なわれている場合、バン
クＢ♯２−Ｂ♯４を特定するバンクアドレスを与えるこ
とにより、バンクＢ♯２−Ｂ♯４のメモリセルデータの
読出またはレジスタ回路９０８−９１１のデータの読出
を行なうことができる。特に、各バンクごとにリードモ
ードの内容を変更することにより、複数のレジスタ回路
の内容を、順次バンクアドレスの変更のみで読出すこと
ができる。
【０１３７】図２１は、図１７に示す内部制御回路７２
の構成を概略的に示す図である。図２１において、内部
制御回路７２は、外部からのコマンドＣＭＤを制御信号
ＣＴＬに従って取込みデコードするコマンドデコーダ７
２ａと、各バンクのバンクポインタ７０ａ−７０ｄから
のリードモード切替信号ＲＳＷ１−ＲＳＷ４を受け、リ
ードモード切替信号ＲＳＷを生成するリードモード設定
回路７２ｂと、リードモード設定回路７２ｂからのリー
ドモード切替信号ＲＷＳとコマンドデコーダ７２ａから
の動作モード指示信号φＥ／ＰおよびＭＲＤと内部制御
アドレス信号ＡＩとを受けて、各種必要な内部制御信号
を生成する内部制御信号発生回路７２ｃを含む。
の構成を概略的に示す図である。図２１において、内部
制御回路７２は、外部からのコマンドＣＭＤを制御信号
ＣＴＬに従って取込みデコードするコマンドデコーダ７
２ａと、各バンクのバンクポインタ７０ａ−７０ｄから
のリードモード切替信号ＲＳＷ１−ＲＳＷ４を受け、リ
ードモード切替信号ＲＳＷを生成するリードモード設定
回路７２ｂと、リードモード設定回路７２ｂからのリー
ドモード切替信号ＲＷＳとコマンドデコーダ７２ａから
の動作モード指示信号φＥ／ＰおよびＭＲＤと内部制御
アドレス信号ＡＩとを受けて、各種必要な内部制御信号
を生成する内部制御信号発生回路７２ｃを含む。
【０１３８】リードモード設定回路７２ｂは、各バンク
ポインタ７０ａ−７０ｄからのリードモード切替信号Ｒ
ＳＷ１−ＲＳＷ４の各読出モード指示信号ごとの論理和
に従って、出力切替回路３へ与えられるリードモード切
替信号ＲＳＷを生成する。
ポインタ７０ａ−７０ｄからのリードモード切替信号Ｒ
ＳＷ１−ＲＳＷ４の各読出モード指示信号ごとの論理和
に従って、出力切替回路３へ与えられるリードモード切
替信号ＲＳＷを生成する。
【０１３９】内部制御信号発生回路７２ｃは、指定され
た動作モードに必要な内部制御信号を生成し、また内部
制御アドレス信号ＡＩの更新などを行なう。図２１にお
いては、外部アドレス取込指定信号ＥＡＬＥ、内部制御
アドレス取込指定信号ＩＡＬＥ、およびメインセンスア
ンプ活性化信号ＳＥＭを、内部制御信号として代表的に
示す。この内部制御信号発生回路７２ｃからのメインセ
ンスアンプ活性化信号ＳＥＭは、バンクＢ♯１−Ｂ♯４
に共通に与えられ、各バンクにおいてバンクポインタか
らのバンク特定信号に従って対応のセンスアンプに対す
るセンスアンプ活性化信号が生成される。他のベリファ
イ動作等の内部動作時においても同様である。
た動作モードに必要な内部制御信号を生成し、また内部
制御アドレス信号ＡＩの更新などを行なう。図２１にお
いては、外部アドレス取込指定信号ＥＡＬＥ、内部制御
アドレス取込指定信号ＩＡＬＥ、およびメインセンスア
ンプ活性化信号ＳＥＭを、内部制御信号として代表的に
示す。この内部制御信号発生回路７２ｃからのメインセ
ンスアンプ活性化信号ＳＥＭは、バンクＢ♯１−Ｂ♯４
に共通に与えられ、各バンクにおいてバンクポインタか
らのバンク特定信号に従って対応のセンスアンプに対す
るセンスアンプ活性化信号が生成される。他のベリファ
イ動作等の内部動作時においても同様である。
【０１４０】なお、消去／書込などの内部動作を行なう
バンクに対しては、その前のサイクルで、バンクのリー
ドモードを、たとえばステータスデータリードモードに
設定する。これにより、消去／書込などの内部動作を行
なうバンクに対しアレイリードが行なわれるのを防止す
ることができる。
バンクに対しては、その前のサイクルで、バンクのリー
ドモードを、たとえばステータスデータリードモードに
設定する。これにより、消去／書込などの内部動作を行
なうバンクに対しアレイリードが行なわれるのを防止す
ることができる。
【０１４１】［変更例］図２２は、図２１に示す内部制
御信号発生回路７２ｃの変更例を示す図である。図２２
において、内部制御信号発生回路７２ｃは、消去／書込
指示信号φＥ／Ｐの活性化時、内部制御アドレス信号Ａ
Ｉをラッチするラッチ回路８０ａと、ラッチ回路８０ａ
のラッチアドレス信号のうちバンクアドレス信号（バン
ク指定信号）ＡＩＢと外部からのアドレス信号のバンク
アドレス信号（バンク指定信号）ＡＥＢの一致／不一致
を検出する一致検出回路８０ｃと、ラッチ回路８０ａの
ラッチするアドレス信号を所定のシーケンスに従って変
更して内部制御アドレス信号ＩＣＡＤを生成するアドレ
ス制御回路８０ｂと、一致検出回路８０ｃの出力信号と
アレイリードモード指示信号ＡＲＲを受けるＡＮＤ回路
８０ｄと、ＡＲＲ回路８０ｄの出力信号と消去／書込動
作指示信号φＥ／Ｐとに従って内部動作に必要な内部動
作制御信号ＩＯＰＣを生成する内部動作制御回路８０ｅ
を含む。
御信号発生回路７２ｃの変更例を示す図である。図２２
において、内部制御信号発生回路７２ｃは、消去／書込
指示信号φＥ／Ｐの活性化時、内部制御アドレス信号Ａ
Ｉをラッチするラッチ回路８０ａと、ラッチ回路８０ａ
のラッチアドレス信号のうちバンクアドレス信号（バン
ク指定信号）ＡＩＢと外部からのアドレス信号のバンク
アドレス信号（バンク指定信号）ＡＥＢの一致／不一致
を検出する一致検出回路８０ｃと、ラッチ回路８０ａの
ラッチするアドレス信号を所定のシーケンスに従って変
更して内部制御アドレス信号ＩＣＡＤを生成するアドレ
ス制御回路８０ｂと、一致検出回路８０ｃの出力信号と
アレイリードモード指示信号ＡＲＲを受けるＡＮＤ回路
８０ｄと、ＡＲＲ回路８０ｄの出力信号と消去／書込動
作指示信号φＥ／Ｐとに従って内部動作に必要な内部動
作制御信号ＩＯＰＣを生成する内部動作制御回路８０ｅ
を含む。
【０１４２】この図２２に示す内部制御信号発生回路７
２ｃにおいては、消去／書込などの内部動作を行なうバ
ンクに対し、外部アドレスに従ってアレイリードモード
が指定されたときに、ＡＮＤ回路８０ｄの出力信号が活
性状態のＨレベルとなる。この場合、消去／書込動作を
制御する内部動作制御回路８０ｅは、予め定められた動
作を実行する。すなわち、消去／書込動作を一旦中断
し、外部からのアレイリードモードに従って選択メモリ
セルのデータを該対応のバンクから読出す（サスペン
ド：ＳＵＳＰＥＮＤ）。または、このアレイリードモー
ド指示信号ＡＲＲの活性化を無視して、内部で消去／書
込動作を継続する（アボート：ＡＢＯＲＴ）。または対
応のバンクを動作停止状態に設定する（スリープモー
ド：ＳＬＥＥＰ）。
２ｃにおいては、消去／書込などの内部動作を行なうバ
ンクに対し、外部アドレスに従ってアレイリードモード
が指定されたときに、ＡＮＤ回路８０ｄの出力信号が活
性状態のＨレベルとなる。この場合、消去／書込動作を
制御する内部動作制御回路８０ｅは、予め定められた動
作を実行する。すなわち、消去／書込動作を一旦中断
し、外部からのアレイリードモードに従って選択メモリ
セルのデータを該対応のバンクから読出す（サスペン
ド：ＳＵＳＰＥＮＤ）。または、このアレイリードモー
ド指示信号ＡＲＲの活性化を無視して、内部で消去／書
込動作を継続する（アボート：ＡＢＯＲＴ）。または対
応のバンクを動作停止状態に設定する（スリープモー
ド：ＳＬＥＥＰ）。
【０１４３】したがってこの場合、内部動作実行前に、
内部動作を行なうバンクに対し、アレイリードモード以
外の動作モードを設定する必要がなく、予め内部動作制
御回路８０ｅにより設定された動作シーケンスに従っ
て、内部動作が実行される。
内部動作を行なうバンクに対し、アレイリードモード以
外の動作モードを設定する必要がなく、予め内部動作制
御回路８０ｅにより設定された動作シーケンスに従っ
て、内部動作が実行される。
【０１４４】なお、この内部動作制御回路８０ｅの行な
う動作内容が、また、別のコマンドにより、設定される
ように構成されてもよい。
う動作内容が、また、別のコマンドにより、設定される
ように構成されてもよい。
【０１４５】以上のように、この発明の実施の形態４に
従えば、バンクそれぞれにバンクポインタを設け、各バ
ンクポインタ単位で、リードモードの内容を設定するよ
うに構成しており、バンクアドレスの切替のみで、リー
ドモードの切替が可能となる。さらに、内部動作中であ
っても、このバンクアドレスを切替えることにより、所
望のデータを読出すことができる。
従えば、バンクそれぞれにバンクポインタを設け、各バ
ンクポインタ単位で、リードモードの内容を設定するよ
うに構成しており、バンクアドレスの切替のみで、リー
ドモードの切替が可能となる。さらに、内部動作中であ
っても、このバンクアドレスを切替えることにより、所
望のデータを読出すことができる。
【０１４６】［実施の形態５］図２３は、この発明の実
施の形態５に従う不揮発性半導体記憶装置の全体の構成
を概略的に示す図である。この図２３に示す不揮発性半
導体記憶装置は、ＢＧＯフラッシュメモリであり、バン
クＢ♯１−Ｂ♯４に共通に外部読出用センスアンプ２０
が設けられる。また、書込データバッファ２１、書込回
路およびベリファイセンスアンプブロック２２、および
消去／書込ベリファイ回路２３が、これらのバンクＢ♯
１−Ｂ♯４に共通に設けられる。
施の形態５に従う不揮発性半導体記憶装置の全体の構成
を概略的に示す図である。この図２３に示す不揮発性半
導体記憶装置は、ＢＧＯフラッシュメモリであり、バン
クＢ♯１−Ｂ♯４に共通に外部読出用センスアンプ２０
が設けられる。また、書込データバッファ２１、書込回
路およびベリファイセンスアンプブロック２２、および
消去／書込ベリファイ回路２３が、これらのバンクＢ♯
１−Ｂ♯４に共通に設けられる。
【０１４７】この図２３に示すＢＧＯフラッシュメモリ
は、図１０に示すＢＧＯフラッシュメモリと同様、セン
スアンプの占有面積を低減する。バンクＢ♯１−Ｂ♯４
それぞれに対応して、バンクポインタ８５ａ−８５ｄが
設けられる。これらのバンクポインタ８５ａ−８５ｄの
各々は、図１８に示す実施の形態４に従うバンクポイン
タと同様の構成を有し、それぞれ、リードモード特定信
号をラッチし、対応のバンク指定時に、その格納した読
出動作特定信号を生成して内部制御回路８２へ与える。
内部制御回路８２は、これらのバンクポインタ８５ａ−
８５ｄからのリードモード切替信号ＲＳＷ１−ＲＳＷ４
に従って内部読出動作を制御するとともに、リードモー
ド切替信号ＲＳＷを生成して出力切替回路３へ与える。
は、図１０に示すＢＧＯフラッシュメモリと同様、セン
スアンプの占有面積を低減する。バンクＢ♯１−Ｂ♯４
それぞれに対応して、バンクポインタ８５ａ−８５ｄが
設けられる。これらのバンクポインタ８５ａ−８５ｄの
各々は、図１８に示す実施の形態４に従うバンクポイン
タと同様の構成を有し、それぞれ、リードモード特定信
号をラッチし、対応のバンク指定時に、その格納した読
出動作特定信号を生成して内部制御回路８２へ与える。
内部制御回路８２は、これらのバンクポインタ８５ａ−
８５ｄからのリードモード切替信号ＲＳＷ１−ＲＳＷ４
に従って内部読出動作を制御するとともに、リードモー
ド切替信号ＲＳＷを生成して出力切替回路３へ与える。
【０１４８】このバンクポインタ８５ａ−８５ｄおよび
内部制御回路８２の動作は、先の実施の形態４における
バンクポインタ７０ａ−７０ｄおよび内部制御回路８２
の動作と同じである。
内部制御回路８２の動作は、先の実施の形態４における
バンクポインタ７０ａ−７０ｄおよび内部制御回路８２
の動作と同じである。
【０１４９】したがって、バンクＢ♯１−Ｂ♯４に共通
に外部読出用センスアンプ２０が設けられる構成におい
ても、バンク単位でリードモード内容を設定することが
でき、バンクアドレス信号の切替だけでリードモードを
切替えることができる。
に外部読出用センスアンプ２０が設けられる構成におい
ても、バンク単位でリードモード内容を設定することが
でき、バンクアドレス信号の切替だけでリードモードを
切替えることができる。
【０１５０】なお、実施の形態４および５においても、
バンクの数は４に限定されない。また、バンクアドレス
信号に代えて、所定数のアドレス信号ＡＥおよびＡＩの
所定のビットが用いられてもよい。予め定められたアド
レス領域で、リードモードの特定および切替を行なうこ
とができる。
バンクの数は４に限定されない。また、バンクアドレス
信号に代えて、所定数のアドレス信号ＡＥおよびＡＩの
所定のビットが用いられてもよい。予め定められたアド
レス領域で、リードモードの特定および切替を行なうこ
とができる。
【０１５１】以上のように、この発明の実施の形態５に
従えば、複数のバンクそれぞれに外部読出用のセンスア
ンプを設け、またこの外部読出用センスアンプと別に内
部動作用（ベリファイ動作用）のセンスアンプを設ける
ことにより、ＢＧＯ機能を損なうことなく占有面積を低
減できる。また、バンクごとにバンクポインタを配置
し、各バンクポインタに、リードモード特定信号を格納
しており、各バンク単位でリードモードの内容を設定す
ることができ、ＢＧＯ動作時の、読出されるデータの種
類を増加させることができ、利便性が改善される。ま
た、単にアドレス信号ビットの切替だけでリードモード
の切替を行なうことができ、高速で必要なデータの読出
を行なうことができる。
従えば、複数のバンクそれぞれに外部読出用のセンスア
ンプを設け、またこの外部読出用センスアンプと別に内
部動作用（ベリファイ動作用）のセンスアンプを設ける
ことにより、ＢＧＯ機能を損なうことなく占有面積を低
減できる。また、バンクごとにバンクポインタを配置
し、各バンクポインタに、リードモード特定信号を格納
しており、各バンク単位でリードモードの内容を設定す
ることができ、ＢＧＯ動作時の、読出されるデータの種
類を増加させることができ、利便性が改善される。ま
た、単にアドレス信号ビットの切替だけでリードモード
の切替を行なうことができ、高速で必要なデータの読出
を行なうことができる。
【０１５２】［実施の形態６］図２４は、この発明の実
施の形態６に従う不揮発性半導体記憶装置の全体の構成
を概略的に示す図である。この図２４に示す不揮発性半
導体記憶装置は、ＢＧＯ機能を有していない。したがっ
て、アドレスバッファ６０からは内部アドレス信号ＡＤ
Ｉのみが生成される。バンクＢ♯１−Ｂ♯４にそれぞれ
対応してバンクポインタ９２ａ−９２ｄが設けられる。
これらのバンクポインタ９２ａ−９２ｄは、先の実施の
形態４のバンクポインタ７０ａ−７０ｄと同様、それぞ
れリードモードを特定する情報を格納しており、アドレ
スバッファ６０からの内部アドレス信号ＡＤＩが対応の
バンクを指定するときには、その格納したリードモード
特定信号ＲＳＷ１−ＲＳＷ４を内部制御回路９０へ与え
る。内部制御回路９０は、これらのバンクポインタ９２
ａ−９２ｄからのリードモード特定信号ＲＳＷ１−ＲＳ
Ｗ４に従って、出力切替回路５３へ与えるリードモード
切替信号ＲＳＷを生成するとともに、指定された動作モ
ードを実行する。他の構成は、図１３に示す不揮発性半
導体記憶装置と同様であり、対応する部分には同一参照
番号を付し、詳細説明は省略する。
施の形態６に従う不揮発性半導体記憶装置の全体の構成
を概略的に示す図である。この図２４に示す不揮発性半
導体記憶装置は、ＢＧＯ機能を有していない。したがっ
て、アドレスバッファ６０からは内部アドレス信号ＡＤ
Ｉのみが生成される。バンクＢ♯１−Ｂ♯４にそれぞれ
対応してバンクポインタ９２ａ−９２ｄが設けられる。
これらのバンクポインタ９２ａ−９２ｄは、先の実施の
形態４のバンクポインタ７０ａ−７０ｄと同様、それぞ
れリードモードを特定する情報を格納しており、アドレ
スバッファ６０からの内部アドレス信号ＡＤＩが対応の
バンクを指定するときには、その格納したリードモード
特定信号ＲＳＷ１−ＲＳＷ４を内部制御回路９０へ与え
る。内部制御回路９０は、これらのバンクポインタ９２
ａ−９２ｄからのリードモード特定信号ＲＳＷ１−ＲＳ
Ｗ４に従って、出力切替回路５３へ与えるリードモード
切替信号ＲＳＷを生成するとともに、指定された動作モ
ードを実行する。他の構成は、図１３に示す不揮発性半
導体記憶装置と同様であり、対応する部分には同一参照
番号を付し、詳細説明は省略する。
【０１５３】バンクポインタ９２ａ−９２ｄは、図１８
に示すバンクポインタと同様の構成を有し、外部からリ
ードモードを指定するコマンドが与えられたときに、指
定バンクにおいて指定されたモードが設定される。した
がってＢＧＯ動作はできないものの、単にバンクアドレ
スを変更するだけで、必要なデータを読出すことがで
き、コマンドを印加し、次いで読出指示を行なう必要が
なく、高速で必要とされるデータを読出すことができ
る。
に示すバンクポインタと同様の構成を有し、外部からリ
ードモードを指定するコマンドが与えられたときに、指
定バンクにおいて指定されたモードが設定される。した
がってＢＧＯ動作はできないものの、単にバンクアドレ
スを変更するだけで、必要なデータを読出すことがで
き、コマンドを印加し、次いで読出指示を行なう必要が
なく、高速で必要とされるデータを読出すことができ
る。
【０１５４】なお、図２４に示す構成においては、バン
クポインタ９２ａ−９２ｄからは、リードモード特定信
号ＲＳＷ１−ＲＳＷ４が生成されて内部制御回路９０へ
与えられている。内部制御回路９０が、バンクアドレス
に従って指定バンクに対する動作制御を実行する。しか
しながら、この場合、内部制御回路９０は、指定された
動作モードに従ってメインの制御信号を生成し、バンク
Ｂ♯１−Ｂ♯４それぞれにおいて、対応のバンク９２ａ
−９２ｄからのバンク指定信号に従って選択バンクに対
してローカル制御信号が生成されて指定された動作が行
なわれてもよい。
クポインタ９２ａ−９２ｄからは、リードモード特定信
号ＲＳＷ１−ＲＳＷ４が生成されて内部制御回路９０へ
与えられている。内部制御回路９０が、バンクアドレス
に従って指定バンクに対する動作制御を実行する。しか
しながら、この場合、内部制御回路９０は、指定された
動作モードに従ってメインの制御信号を生成し、バンク
Ｂ♯１−Ｂ♯４それぞれにおいて、対応のバンク９２ａ
−９２ｄからのバンク指定信号に従って選択バンクに対
してローカル制御信号が生成されて指定された動作が行
なわれてもよい。
【０１５５】以上のように、この発明の実施の形態６に
従えば、ＢＧＯ機能を持たない不揮発性半導体記憶装置
においても複数のバンクそれぞれに対応して動作モード
を特定する情報を格納するバンクポインタを設け、バン
クアドレス信号の切替で対応のバンクポインタからの動
作モード指定信号に従って内部動作を行なっている。し
たがって、バンクアドレスの切替だけで、リードモード
内容を切替えることができ、高速で必要データの読出を
行なうことができる。
従えば、ＢＧＯ機能を持たない不揮発性半導体記憶装置
においても複数のバンクそれぞれに対応して動作モード
を特定する情報を格納するバンクポインタを設け、バン
クアドレス信号の切替で対応のバンクポインタからの動
作モード指定信号に従って内部動作を行なっている。し
たがって、バンクアドレスの切替だけで、リードモード
内容を切替えることができ、高速で必要データの読出を
行なうことができる。
【０１５６】なお、この実施の形態６においても、バン
クポインタ９２ａ−９２ｄにおいてはバンクアドレスに
従って動作モードを特定する情報を格納するのではな
く、これらのポインタ９２ａ−９２ｄにおいてそれぞれ
特定のアドレス信号ビットに従って動作モード情報が設
定されてもよい。バンクの数は４以上であってもよく、
また２個であってもよい。
クポインタ９２ａ−９２ｄにおいてはバンクアドレスに
従って動作モードを特定する情報を格納するのではな
く、これらのポインタ９２ａ−９２ｄにおいてそれぞれ
特定のアドレス信号ビットに従って動作モード情報が設
定されてもよい。バンクの数は４以上であってもよく、
また２個であってもよい。
【０１５７】
【発明の効果】以上のように、この発明に従えば、バン
クなどのアドレス信号の所定のビットの変更のみでリー
ドモード内容を変更することができ、リードモード変更
のためにコマンドを印加する必要がなく、高速で必要と
されるデータの読出を行なうことができる。また、バッ
クグラウンド・オペレーション時に実行するリードモー
ドの種類を増加させることが可能となり、利便性が改善
される。
クなどのアドレス信号の所定のビットの変更のみでリー
ドモード内容を変更することができ、リードモード変更
のためにコマンドを印加する必要がなく、高速で必要と
されるデータの読出を行なうことができる。また、バッ
クグラウンド・オペレーション時に実行するリードモー
ドの種類を増加させることが可能となり、利便性が改善
される。
【０１５８】すなわち、多ビットアドレス信号の所定の
ビットに従って特定の動作モードを特定する動作モード
指示信号を生成し、この動作モード指示信号に従って必
要とされる制御信号を生成しており、単にアドレス信号
ビットの変更のみで動作モードを変更することができ、
高速動作性および利便性が改善される。
ビットに従って特定の動作モードを特定する動作モード
指示信号を生成し、この動作モード指示信号に従って必
要とされる制御信号を生成しており、単にアドレス信号
ビットの変更のみで動作モードを変更することができ、
高速動作性および利便性が改善される。
【０１５９】また、バンクアドレス更新により動作モー
ドを特定することにより、バンク単位で動作モードの切
替を行なうことができ、たとえばバックグラウンド・オ
ペレーション時においてバンクアドレスの変更により、
動作モードの指定を容易に行なうことができる。
ドを特定することにより、バンク単位で動作モードの切
替を行なうことができ、たとえばバックグラウンド・オ
ペレーション時においてバンクアドレスの変更により、
動作モードの指定を容易に行なうことができる。
【０１６０】また、この動作モード指示信号として、複
数の固有データを格納する複数のレジスタそれぞれから
データを個別に読出す動作モードと、選択メモリセルの
データを読出すモードの１つを特定するように構成して
おり、容易にアドレス信号の変更のみで必要とされるデ
ータの読出を行なうことができる。また、バックグラウ
ンド・オペレーション時において、実行されるリードモ
ードの内容を種類を増加させることができ、必要なデー
タを容易に読出すことができる。
数の固有データを格納する複数のレジスタそれぞれから
データを個別に読出す動作モードと、選択メモリセルの
データを読出すモードの１つを特定するように構成して
おり、容易にアドレス信号の変更のみで必要とされるデ
ータの読出を行なうことができる。また、バックグラウ
ンド・オペレーション時において、実行されるリードモ
ードの内容を種類を増加させることができ、必要なデー
タを容易に読出すことができる。
【０１６１】また、内部制御アドレス信号および外部ア
ドレス信号の所定のビットの一致／不一致に従って、実
行されるリードモードの内容を特定しており、特に、一
致検出時レジスタ回路のいずれかを選択してデータを読
出し、また不一致検出時には、メモリセルデータの読出
を行なうように構成しており、従来のバックグラウンド
・オペレーション時の機能を損なうことなく、バックグ
ラウンド・オペレーション時に、ステータスデータレジ
スタ以外のデータをも読出すことが可能となる。
ドレス信号の所定のビットの一致／不一致に従って、実
行されるリードモードの内容を特定しており、特に、一
致検出時レジスタ回路のいずれかを選択してデータを読
出し、また不一致検出時には、メモリセルデータの読出
を行なうように構成しており、従来のバックグラウンド
・オペレーション時の機能を損なうことなく、バックグ
ラウンド・オペレーション時に、ステータスデータレジ
スタ以外のデータをも読出すことが可能となる。
【０１６２】また、この動作モード指示信号を発生する
回路を複数のバンクそれぞれに対応して設けて各回路を
それぞれ互いに独立に、動作モードを設定するように構
成しており、各バンク単位で動作モードの設定が可能と
なり、単にバンクアドレスの変更のみで必要とされるデ
ータを高速で読出すことができる。
回路を複数のバンクそれぞれに対応して設けて各回路を
それぞれ互いに独立に、動作モードを設定するように構
成しており、各バンク単位で動作モードの設定が可能と
なり、単にバンクアドレスの変更のみで必要とされるデ
ータを高速で読出すことができる。
【０１６３】また、複数のバンクに共通に外部データ読
出用のセンスアンプを設けることにより、各バンクに対
応してセンスアンプ回路を設ける必要がなく、センスア
ンプ部の占有面積を低減することができる。
出用のセンスアンプを設けることにより、各バンクに対
応してセンスアンプ回路を設ける必要がなく、センスア
ンプ部の占有面積を低減することができる。
【０１６４】また、動作モード指示信号の設定は、外部
からコマンドが与えられたときに、設定しており、容易
に必要とされる動作モードを設定し、また動作状況に応
じて必要とされる動作モードの変更をも容易に行なうこ
とができる。
からコマンドが与えられたときに、設定しており、容易
に必要とされる動作モードを設定し、また動作状況に応
じて必要とされる動作モードの変更をも容易に行なうこ
とができる。
【０１６５】また、コマンド印加後は、外部アドレス信
号と内部制御アドレス信号の所定のビットの一致検出時
に、格納された動作モード特定情報に従って動作モード
指示信号を生成しており、バックグラウンド・オペレー
ション時における所望のデータを容易に読出すことがで
きる。また、単に、アドレス信号の変更のみで、実行す
るべき動作モードを変更することができ、高速で必要と
されるデータの読出を行なうことができる。
号と内部制御アドレス信号の所定のビットの一致検出時
に、格納された動作モード特定情報に従って動作モード
指示信号を生成しており、バックグラウンド・オペレー
ション時における所望のデータを容易に読出すことがで
きる。また、単に、アドレス信号の変更のみで、実行す
るべき動作モードを変更することができ、高速で必要と
されるデータの読出を行なうことができる。
【０１６６】また、複数のバンクそれぞれに動作モード
特定情報格納手段を設け、対応のバンクの選択時に、こ
の格納された動作モード特定情報に従って動作モード指
示信号を生成しており、バンク単位で動作モードの切替
を行なうことができ、多数種類の動作モードを単にバン
クアドレス信号の切替のみで実行することができる。
特定情報格納手段を設け、対応のバンクの選択時に、こ
の格納された動作モード特定情報に従って動作モード指
示信号を生成しており、バンク単位で動作モードの切替
を行なうことができ、多数種類の動作モードを単にバン
クアドレス信号の切替のみで実行することができる。
【０１６７】また、各バンク対応に設けられた特定情報
格納手段から与えられる特定情報に従って動作モード指
示信号を生成しており、容易に、動作モード特定情報に
より特定された動作を実行することができる。
格納手段から与えられる特定情報に従って動作モード指
示信号を生成しており、容易に、動作モード特定情報に
より特定された動作を実行することができる。
【０１６８】また、連続する多ビットアドレス信号の所
定のビット値の変化を検出し、該変化検出時に変化した
アドレス信号の所定のビット値に従って動作モードを設
定しており、容易に、アドレス信号の所定のビットの変
更のみで、動作モードの切替を行なうことができる。
定のビット値の変化を検出し、該変化検出時に変化した
アドレス信号の所定のビット値に従って動作モードを設
定しており、容易に、アドレス信号の所定のビットの変
更のみで、動作モードの切替を行なうことができる。
【０１６９】また、この動作モード変更を、バックグラ
ウンド・オペレーション動作時に行なっており、ＢＧＯ
フラッシュメモリにおけるバックグラウンド・オペレー
ション時に実行される動作モードの内容を容易に変更す
ることができ、ステータスデータ以外のデータをも容易
に読出すことができ、利便性が改善される。
ウンド・オペレーション動作時に行なっており、ＢＧＯ
フラッシュメモリにおけるバックグラウンド・オペレー
ション時に実行される動作モードの内容を容易に変更す
ることができ、ステータスデータ以外のデータをも容易
に読出すことができ、利便性が改善される。
【図１】 この発明の実施の形態１に従う不揮発性半導
体記憶装置の全体の構成を概略的に示す図である。
体記憶装置の全体の構成を概略的に示す図である。
【図２】 図１に示す不揮発性半導体記憶装置の動作を
示すタイミングチャート図である。
示すタイミングチャート図である。
【図３】 図１に示すバンクポインタの構成を示す図で
ある。
ある。
【図４】 図１に示す不揮発性半導体記憶装置のバック
グラウンド・オペレーションを示すタイミングチャート
図である。
グラウンド・オペレーションを示すタイミングチャート
図である。
【図５】 図１に示す内部制御回路の構成を概略的に示
す図である。
す図である。
【図６】 図１に示す内部制御回路のアドレス制御部の
構成を概略的に示す図である。
構成を概略的に示す図である。
【図７】 この発明の実施の形態１の変更例１の構成を
概略的に示す図である。
概略的に示す図である。
【図８】 この発明の実施の形態１の変更例２の構成を
概略的に示す図である。
概略的に示す図である。
【図９】 この発明の実施の形態１の変更例２の動作を
示すタイミングチャート図である。
示すタイミングチャート図である。
【図１０】 この発明の実施の形態２に従う不揮発性半
導体記憶装置の全体の構成を概略的に示す図である。
導体記憶装置の全体の構成を概略的に示す図である。
【図１１】 図１０に示すバンクのＹゲートの構成を概
略的に示す図である。
略的に示す図である。
【図１２】 図１０に示す内部制御回路のバンク制御部
の構成を概略的に示す図である。
の構成を概略的に示す図である。
【図１３】 この発明の実施の形態３に従う不揮発性半
導体記憶装置の全体の構成を概略的に示す図である。
導体記憶装置の全体の構成を概略的に示す図である。
【図１４】 図１３に示すアドレスバッファの構成を概
略的に示す図である。
略的に示す図である。
【図１５】 図１３に示すバンクポインタの構成を概略
的に示す図である。
的に示す図である。
【図１６】 図１３に示す内部制御回路の構成を概略的
に示す図である。
に示す図である。
【図１７】 この発明の実施の形態４に従う不揮発性半
導体記憶装置の全体の構成を概略的に示す図である。
導体記憶装置の全体の構成を概略的に示す図である。
【図１８】 図１７に示すバンクポインタの構成を概略
的に示す図である。
的に示す図である。
【図１９】 図１８に示すラッチ回路の構成の一例を示
す図である。
す図である。
【図２０】 図１７に示す不揮発性半導体記憶装置の動
作を示すタイミングチャート図である。
作を示すタイミングチャート図である。
【図２１】 図１７に示す内部制御回路の構成を概略的
に示す図である。
に示す図である。
【図２２】 図１７に示す内部制御回路の変更例の構成
を概略的に示す図である。
を概略的に示す図である。
【図２３】 この発明の実施の形態５に従う不揮発性半
導体記憶装置の全体の構成を概略的に示す図である。
導体記憶装置の全体の構成を概略的に示す図である。
【図２４】 この発明の実施の形態６に従う不揮発性半
導体記憶装置の全体の構成を概略的に示す図である。
導体記憶装置の全体の構成を概略的に示す図である。
【図２５】 従来の不揮発性半導体記憶装置の全体の構
成を概略的に示す図である。
成を概略的に示す図である。
【図２６】 図２５に示すアドレスバッファの構成を概
略的に示す図である。
略的に示す図である。
【図２７】 図２６に示すアドレスラッチの構成を示す
図である。
図である。
【図２８】 図２６および図２７に示すアドレスバッフ
ァの動作を示すタイミングチャート図である。
ァの動作を示すタイミングチャート図である。
【図２９】 図２５に示すバンクポインタの構成を示す
図である。
図である。
【図３０】 従来のアドレスデコード回路の活性部の構
成を概略的に示す図である。
成を概略的に示す図である。
【図３１】 図２５に示すセンスアンプの構成を概略的
に示す図である。
に示す図である。
【図３２】 図２５に示す出力切替回路および内部制御
回路の構成を概略的に示す図である。
回路の構成を概略的に示す図である。
【図３３】 従来の不揮発性半導体記憶装置の動作を示
すフロー図である。
すフロー図である。
１ バンクポインタ、２ 内部制御回路、３ 出力切替
回路、Ｂ♯１−Ｂ♯４バンク、９０８−９１１ レジス
タ回路、１ｃ 一致検出回路、２ｂ リード設定回路、
２ｃ−２ｇ セット／リセットフリップフロップ、２ｈ
−２ｋ ＡＮＤ回路、２ｌ 複合ゲート回路、２ｍ 内
部制御信号発生回路、１５ 一致検出回路、１６ ラッ
チ回路、２０ 外部読出用センスアンプ、５３ 出力切
替回路、５５ 内部制御回路、６０ アドレスバッフ
ァ、６５ バンクポインタ、７０ａ−７０ｄ バンクポ
インタ、７２ 内部制御回路、７７ａ−７７ｅ ラッチ
回路、７８ａ−７８ｅ ＮＯＲ回路、７７ ラッチ回
路、 ７２ｂ リードモード設定回路、７２ｃ 内部制
御信号発生回路、８２ 内部制御回路、８５ａ−８５ｄ
バンクポインタ、９０ 内部制御回路、９２ａ−９２
ｄ バンクポインタ、９００ アドレスバッファ、９０
８−９１１ レジスタ回路、９１３ データバッファ。
回路、Ｂ♯１−Ｂ♯４バンク、９０８−９１１ レジス
タ回路、１ｃ 一致検出回路、２ｂ リード設定回路、
２ｃ−２ｇ セット／リセットフリップフロップ、２ｈ
−２ｋ ＡＮＤ回路、２ｌ 複合ゲート回路、２ｍ 内
部制御信号発生回路、１５ 一致検出回路、１６ ラッ
チ回路、２０ 外部読出用センスアンプ、５３ 出力切
替回路、５５ 内部制御回路、６０ アドレスバッフ
ァ、６５ バンクポインタ、７０ａ−７０ｄ バンクポ
インタ、７２ 内部制御回路、７７ａ−７７ｅ ラッチ
回路、７８ａ−７８ｅ ＮＯＲ回路、７７ ラッチ回
路、 ７２ｂ リードモード設定回路、７２ｃ 内部制
御信号発生回路、８２ 内部制御回路、８５ａ−８５ｄ
バンクポインタ、９０ 内部制御回路、９２ａ−９２
ｄ バンクポインタ、９００ アドレスバッファ、９０
８−９１１ レジスタ回路、９１３ データバッファ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮脇 好和 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B025 AD01 AD05 AD15 AE05
Claims (12)
- 【請求項１】 複数の動作モードで動作可能な不揮発性
半導体記憶装置であって、 多ビットアドレス信号の所定のビットに従って、前記複
数の動作モードのうちの特定の動作モードを特定する動
作モード指示信号を発生するための動作モード指示信号
発生回路、および前記動作モード指示信号に従って、指
定された動作モードを行なうための制御信号を発生する
ための動作制御回路を備える、不揮発性半導体記憶装
置。 - 【請求項２】 前記不揮発性半導体記憶装置は、互いに
独立にアドレス指定が可能な複数のバンクを有し、 前記所定のビットは、前記複数のバンクの１つを特定す
るバンクアドレスを構成する、請求項１記載の不揮発性
半導体記憶装置。 - 【請求項３】 前記不揮発性半導体記憶装置は、各々が
特定のデータを格納する複数のレジスタ回路と、各々が
情報を不揮発的に記憶する複数のメモリセルを有するメ
モリアレイとを含み、 前記複数の動作モードは、前記メモリアレイの選択メモ
リセルからデータを外部へ読出す外部リードモードと、
前記複数のレジスタ回路から個別にデータを読出すため
の複数のレジスタリードモードとを備え、 前記動作モード指示信号発生回路は、前記メモリアレイ
からのデータおよび前記複数のレジスタ回路の１つから
のデータを外部へ読出して出力するための動作モードを
特定する信号を前記動作モード指示信号として生成す
る、請求項１記載の不揮発性半導体記憶装置。 - 【請求項４】 前記不揮発性半導体記憶装置は、各々が
固有のデータを格納する複数のレジスタ回路と、複数の
互いに独立にアドレス指定可能な複数のバンクとを有
し、 前記動作モード指示信号発生回路は、 外部からのコマンドに従って外部アドレス信号を取込
み、該取込んだアドレス信号に対応する内部制御アドレ
ス信号を発生するための内部制御アドレス発生手段と、 任意の外部アドレス信号の所定のビットと前記内部制御
アドレス信号の所定のビットとの一致／不一致を検出す
るための検出手段と、 前記複数のレジスタ回路のいずれを選択するかを特定す
る情報を格納するための手段と、 前記一致／不一致検出手段の一致検出時、前記情報格納
手段の格納情報に従って前記複数のレジスタ回路の１つ
を選択する第１の動作モード指示信号を発生し、かつ前
記一致／不一致検出手段の不一致検出時、前記外部アド
レス信号が指定するバンクのメモリセルデータを選択す
るための第２の動作モード指示信号を発生するための手
段とを備える、請求項１記載の不揮発性半導体記憶装
置。 - 【請求項５】 前記不揮発性半導体記憶装置は、互いに
独立にアドレス指定が可能な複数のバンクを有し、 前記動作モード指示信号発生回路は、 前記複数のバンク各々に対応して設けられ、各々が対応
のバンクが指定されたときに前記動作モード指示信号を
生成するための複数のモード設定信号発生回路を備え、
前記複数のモード設定信号発生回路は互いに独立に、指
定する動作モードが設定可能である、請求項１記載の不
揮発性半導体記憶装置。 - 【請求項６】 前記不揮発性半導体記憶装置は、互いに
独立にアドレス指定が可能な複数のバンクと、 前記複数のバンクに共通に設けられ、選択バンクのメモ
リセルの読出データをデータ出力バッファを介して外部
へ読出すためのリードセンスアンプをさらに備える、請
求項１記載の不揮発性半導体記憶装置。 - 【請求項７】 前記動作モード指示信号発生回路は、 動作モードを特定する特定情報を格納するための手段
と、 外部からのコマンド印加時、外部アドレス信号を取込
み、該取込んだ外部アドレス信号に対応する内部制御ア
ドレス信号を生成するための手段と、 任意の外部アドレス信号と前記内部制御アドレス信号と
の前記所定のビットの一致／不一致を検出するための手
段と、 前記コマンド印加時、前記一致／不一致検出手段の一致
検出結果に従って、前記コマンドが指定する動作モード
を指定する信号を前記動作モード指示信号として出力し
かつ前記特定情報を前記コマンドが指定する状態に設定
し、かつさらに前記一致／不一致検出手段の一致検出
時、前記特定情報に従って前記動作モード指示信号を発
生する手段を含む、請求項１記載の不揮発性半導体記憶
装置。 - 【請求項８】 前記動作モード指示信号発生回路は、 動作モードを特定する特定情報を格納するための手段
と、 外部からのコマンド印加時、外部アドレス信号を取込
み、該取込んだ外部アドレス信号に対応する内部制御ア
ドレス信号を生成するための手段と、 任意の外部アドレス信号と前記内部制御アドレス信号と
の前記所定のビットの一致／不一致を検出するための手
段と、 前記コマンド印加後、前記一致／不一致検出手段の一致
検出時、前記特定情報に従って動作モード指示信号を発
生するための手段とを含む、請求項１記載の不揮発性半
導体記憶装置。 - 【請求項９】 前記不揮発性半導体記憶装置は、互いに
独立にアドレス指定が可能な複数のバンクを有し、 前記動作モード指示信号発生回路は、 前記複数のバンク各々に対応して設けられ、各々が互い
に独立に動作モードを特定する情報を格納するための手
段と、 前記複数のバンク各々に対応して設けられ、外部からの
アドレス信号が対応のバンクを指定するとき、対応の情
報格納手段に格納された前記特定情報に従って前記動作
モード指示信号を発生するための手段を含む、請求項１
記載の不揮発性半導体記憶装置。 - 【請求項１０】 前記動作モード指示信号発生回路は、 外部からのコマンド印加時、外部からのアドレス信号を
取込み、該取込んだ外部アドレス信号に対応する内部制
御アドレス信号を発生するための手段と、 前記内部制御アドレス信号と前記外部アドレス信号の所
定のビットの一致／不一致を検出し、該検出結果に従っ
て前記特定情報に従って動作モード指示信号を発生する
動作を活性化するための手段をさらに含む、請求項９記
載の不揮発性半導体記憶装置。 - 【請求項１１】 連続する多ビットアドレス信号の所定
のビット値の変化を検出するための手段、および前記多
ビットアドレス信号の所定のビットの変化検出に応答し
て、実行される動作モードを前記連続する多ビットアド
レス信号の後の多ビットアドレス信号の所定のビットに
従って変更するための手段を備える、不揮発性半導体記
憶装置。 - 【請求項１２】 前記不揮発性半導体記憶装置は、バッ
クグラウンド・オペレーション機能を有し、 前記変更手段は、前記バックグラウンドオペレーション
動作時に行なわれる動作を変更する、請求項１１記載の
不揮発性半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000173504A JP4535565B2 (ja) | 2000-06-09 | 2000-06-09 | 不揮発性半導体記憶装置 |
| US09/832,986 US6515900B2 (en) | 2000-06-09 | 2001-04-12 | Non-volatile memory with background operation function |
| TW090111704A TW509946B (en) | 2000-06-09 | 2001-05-16 | Non-volatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000173504A JP4535565B2 (ja) | 2000-06-09 | 2000-06-09 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001351388A true JP2001351388A (ja) | 2001-12-21 |
| JP4535565B2 JP4535565B2 (ja) | 2010-09-01 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000173504A Expired - Fee Related JP4535565B2 (ja) | 2000-06-09 | 2000-06-09 | 不揮発性半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6515900B2 (ja) |
| JP (1) | JP4535565B2 (ja) |
| TW (1) | TW509946B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005353110A (ja) * | 2004-06-08 | 2005-12-22 | Nec Electronics Corp | 不揮発性メモリ装置 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6047352A (en) * | 1996-10-29 | 2000-04-04 | Micron Technology, Inc. | Memory system, method and predecoding circuit operable in different modes for selectively accessing multiple blocks of memory cells for simultaneous writing or erasure |
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| KR100416796B1 (ko) * | 2001-07-20 | 2004-01-31 | 삼성전자주식회사 | 반도체 메모리 장치의 명령어 디코더 및 디코딩 방법 |
| KR100508841B1 (ko) * | 2001-09-05 | 2005-08-18 | 가부시끼가이샤 도시바 | 불휘발성 반도체 메모리 |
| US6870770B2 (en) * | 2001-12-12 | 2005-03-22 | Micron Technology, Inc. | Method and architecture to calibrate read operations in synchronous flash memory |
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| FR2865311B1 (fr) * | 2004-01-21 | 2006-08-25 | Atmel Nantes Sa | Memoire reprogrammable electriquememnt de type eeprom et microcontroleur correspondant. |
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998028750A1 (en) * | 1996-12-20 | 1998-07-02 | Advanced Micro Devices, Inc. | Bank architecture for a non-volatile memory enabling simultaneous reading and writing |
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|---|---|---|---|---|
| JPH11126497A (ja) | 1997-10-22 | 1999-05-11 | Oki Electric Ind Co Ltd | 不揮発性半導体記憶装置 |
| JP2000163961A (ja) * | 1998-11-26 | 2000-06-16 | Mitsubishi Electric Corp | 同期型半導体集積回路装置 |
-
2000
- 2000-06-09 JP JP2000173504A patent/JP4535565B2/ja not_active Expired - Fee Related
-
2001
- 2001-04-12 US US09/832,986 patent/US6515900B2/en not_active Expired - Lifetime
- 2001-05-16 TW TW090111704A patent/TW509946B/zh not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998028750A1 (en) * | 1996-12-20 | 1998-07-02 | Advanced Micro Devices, Inc. | Bank architecture for a non-volatile memory enabling simultaneous reading and writing |
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Also Published As
| Publication number | Publication date |
|---|---|
| US6515900B2 (en) | 2003-02-04 |
| JP4535565B2 (ja) | 2010-09-01 |
| TW509946B (en) | 2002-11-11 |
| US20010050860A1 (en) | 2001-12-13 |
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Legal Events
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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Free format text: PAYMENT UNTIL: 20130625 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140625 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
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| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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