JP2001320270A - 信号受信器、信号送信器及び信号送信システム - Google Patents

Abstract

(57)【要約】 【課題】使用する送受信器が高速送信を達成できるのみ
ならず、送信に必要なパワー消費量を減少することがで
きるような信号送信構造を提供すること。 【解決手段】信号送受信器を含む送信システム構造を提
供する。差動入力信号ペアを信号線に送信する信号送信
器は、主に信号受信器の入力端末を所定電圧レベルにプ
リチャージするのに用いられる。プリチャージの後、差
動信号ペアは信号線に送信される。信号受信器は、正帰
還差動アンプ、カップリング回路、およびプリチャージ
装置を含む。プリチャージャーは、正帰還差動アンプの
差動入力端末を所定電圧レベルにプリチャージすること
ができる。評価の間、カップリング回路は入力端末から
差動入力端末に接続する。差動入力端末に十分な電圧差
があるとき、正帰還差動アンプはオンになり、入った差
動入力信号を増幅してそれを差動出力端末に出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体、特に長距離
で負荷の重い条件下での信号の送信および読取りに関す
るものである。このことは、一般の半導体メモリ回路の
ドライバおよびセンスアンプまたは論理回路等に適用す
ることができ、高速で低パワーの送信といった長所を達
成することができる。

【０００２】

【従来の技術】半導体製造工程の発展により、半導体素
子の寸法が縮小の一途をたどっている。この傾向によ
り、集積回路のゲート遅延が減少している。一方、ＳＯ
Ｃ（system-on-a-chip）のように、さらに多くの半導体
素子が集積化されている。この傾向により素子間の配線
の長さが増加している。配線が長くなるほど、チップも
大きくなるため、その結果、配線の遅延が長くなる。し
たがって、大型集積回路で高速送信といった特徴をいか
に維持するかは、この研究における重要な分野である。
さらに、大型集積回路におけるトランジスタおよび素子
の数が増加することにより、パワー消費量の問題が深刻
となる。

【０００３】本発明では、集積回路における送信速度お
よびパワー消費量の問題の解決方法を提起する。特に、
送信構造を備えた送信器（transmitter）および受信器
の送信条件を標的とする。送信器は論理信号のソース端
末（source terminal）であり、受信器は論理信号の端
末（destination terminal）である。以下の説明におい
て、センスアンプを受信器の主な例として取り上げる。
例えば、メモリ集積回路におけるセンスアンプは、ビッ
ト線から小さい信号を受信するのに用いられる素子であ
る。また、送信器は信号ドライバである。この技術につ
いて討論する公開特許（米国特許第３，８７９，６２１
号、第４，８４３，２６４号、第４，９１０，７１３
号、第５，０７９，７４５号、第５，２５３，１３７
号、第５，５３４，８００号、第５，６６８，７６５号
など）および技術文献は多数あるため、ここでは詳しく
述べない。

【０００４】

【発明が解決しようとする課題】本発明は、使用する送
受信器が高速伝送を達成できるのみならず、送信に必要
なパワー消費量を減少することができるような信号送信
構造を提供することを目的とする。

【０００５】

【課題を解決するための手段】上記の目的によると、本
発明は、外部差動入力端末（external differentialinp
ut terminal）を用いることにより、１組の差動信号を
受信できる信号受信器（signal receiver）を提供す
る。信号受信器は、正帰還差動アンプ（positivefeedba
ck differential amplifier）と、カップリング回路
と、プリチャージャー（pre-charger）とを含む。正帰
還アンプは、差動入力端末（differential input termi
nal）および差動出力端末（differential output termi
nal）を備えている。カップリング回路は、外部差動入
力端末（external differential inputterminal）、差
動入力端末、および差動出力端末を連結し、外部差動入
力端末の差動入力信号ペア（differential input signa
l pair）を差動入力端末に連結するのに用いられる。プ
リチャージャーは差動入力端末から所定電圧にプリチャ
ージ（pre-charge）するのに用いられる。第１時間点の
前に、差動入力端末と外部差動入力端末との間の対応信
号端末（corresponding signal terminal）が接続す
る。第１時間点の後、差動入力信号ペアが、カップリン
グ回路を介して正帰還差動アンプの差動入力端末に入
る。第１時間点後の所定期間の第２時間点では、正帰還
差動アンプがオンになり、入った差動入力信号ペアを増
幅し、それを差動出力端末に出力する。

【０００６】カップリング回路は、第１カップリング回
路と、第２カップリング回路とからなる。第１カップリ
ング回路は、第１トランジスタと、第２トランジスタと
からなる。第１トランジスタおよび第２トランジスタの
ゲートは相互に接続しており、差動出力端末の第１信号
端末に接続している。第１トランジスタおよび第２トラ
ンジスタのソース端末は相互に接続し、差動入力端末の
第１信号端末に接続している。第１トランジスタのドレ
インは外部差動入力端末の第１信号端末である。第２カ
ップリング回路は、第３トランジスタと、第４トランジ
スタとからなる。第３トランジスタおよび第４トランジ
スタのゲートは相互に接続し、差動出力端末の第２信号
端末に接続している。第３トランジスタと第４トランジ
スタのソースは相互に接続し、差動入力端末の第２信号
端末に接続している。第３トランジスタのドレインは外
部差動入力端末の第２信号端末である。

【０００７】さらに、第１カップリング回路および第２
カップリング回路はコンデンサを含むこともできる。例
えば、第１カップリング回路は、一方の端末が外部差動
入力端末の第１信号端末に接続する第１コンデンサと、
ゲートが差動出力端末の第１信号端末に接続し、ドレイ
ンが差動出力端末の第１コンデンサおよび第１信号端末
の他の端末に接続する第５トランジスタとからなる。第
２カップリング回路は、一方の端末が外部差動入力端末
の第２信号端末に接続する第２コンデンサと、ゲートが
差動出力端末の第２信号端末に接続し、ドレインが差動
入力端末の第２コンデンサおよび第２信号端末の他の端
末に接続する第５トランジスタとからなる。また、プリ
チャージャーは、ゲートへの第１制御信号の入力に基づ
いて、第１時間点の前に、差動入力端末の第１信号端末
を所定電圧にプリチャージして、第１時間点の後にスイ
ッチをオフにする第１ローカル制御トランジスタ（firs
t local control transistor）と、ゲートへの第１制御
信号の入力に基づいて、第１時間点の前に、差動入力端
末の第２信号端末を所定電圧にプリチャージして、第１
時間点の後にスイッチをオフにする第２ローカル制御ト
ランジスタ（second local control transistor）とを
含む。第１時間点の前に、外部差動入力端末は所定電圧
にプリチャージされる。正帰還差動アンプは第２制御信
号により制御され、第２時間点を定義するのに用いられ
る。さらに、プリチャージャーは、ゲートへの第２制御
信号の入力に基づいて、ソースおよびドレインが差動入
力端末の第１信号および第２信号にそれぞれ連結する第
３ローカル制御トランジスタを含むことができる。前記
第２制御信号は第２時間点を定義するのに用いられる。

【０００８】さらに、本発明は、外部入力端末によって
独立入力信号（independent inputsignal）を受信する
信号受信器（signal receiver）を提供し、正帰還差動
アンプ、カップリング回路、およびプリチャージャーを
含む。正帰還差動アンプは、差動入力端末および差動出
力端末を備えている。カップリング回路は、外部入力端
末、差動入力端末、および差動出力端末の間で接続され
ており、外部入力端末の独立入力信号を差動入力端末に
入力する。プリチャージャーは差動入力端末を所定電圧
にプリチャージするのに用いられる。第１時間点の前
に、差動入力端末の対応信号端末は外部入力端末に接続
される。第１時間点の後に、独立入力信号は、カップリ
ング回路を介して正帰還差動アンプの差動入力端末に入
力される。第１時間点後の所定期間の第２時間点では、
正帰還差動アンプが起動して独立入力信号を増幅し、そ
れを差動出力端末に出力する。

【０００９】さらに、本発明は、外部差動出力端末を介
して差動入力信号ペアを信号線に伝送する信号伝送器を
提供する。信号伝送器は、第１制御信号により制御され
るトランジスタ制御回路を備える。第１制御信号は第１
時間点を定義するのに用いられる。第１時間点の前に、
信号線は外部差動出力端末により所定電圧へプリチャー
ジされ、第１時間点の後、差動入力信号ペアは同等に信
号線に伝送される。トランジスタ制御回路は、差動回路
などの静的回路を実施することにより外部差動出力端末
に接続され、第１制御信号により制御される。差動回路
は、第１制御信号に制御され、差動回路に相反して動作
することにより信号線を所定電圧にプリチャージするス
イッチング電源を含む。また、トランジスタ制御回路は
差動回路を含むこともでき、外部差動出力端末に接続
し、第１制御信号により制御される。差動回路は、信号
線を所定電圧にプリチャージする定電圧電源を含む。

【００１０】さらに、トランジスタ制御回路は、第１論
理ゲートおよび第２論理ゲートなどを含む静的回路（st
atic circuit）により実施することができる。第１論理
ゲートの入力端末は、第１制御信号、差動入力信号ペア
の第１信号、および外部差動出力端末の第１信号端末に
接続される出力端末に出力され、第１時間点前に、外部
差動出力端末の第１信号端末を介して、対応する信号線
を所定電圧にプリチャージする。第１時間点の後は、差
動入力信号ペアの第１信号が対応する信号線に同等に伝
送される。第２論理ゲートの入力端末には第１制御信号
および差動入力信号ペアの第２信号が入力され、その出
力端末は外部差動出力端末の第２信号端末に接続される
ことにより、第１時間点の前に、外部差動出力端末の第
２信号端末を介して信号線を所定電圧にプリチャージ
し、第１時間点の後に、差動入力信号ペアの第２信号は
対応する信号線に同等に伝送される。第１論理ゲートお
よび第２論理ゲートは、ＮＡＮＤゲートまたはＮＯＲゲ
ートである。

【００１１】また、トランジスタ制御回路は、第１時間
点後の所定期間内に、信号線への差動入力信号ペアの伝
送パス（transmitting path）を同等に切断することに
より、パワー消費量を減少することができる。例えば、
入力端末が第１制御信号および外部差動出力端末に接続
し、出力端末が帰還信号ペア（feedback signal pair）
を発生する第１差動回路と、入力端末が第１制御信号、
差動入力信号ペア、および帰還信号ペアに出力し、出力
端末が外部差動入力端末に出力する第２差動回路とを含
む。トランジスタ制御回路は、入力端末に、第１制御信
号、差動入力信号ペアの第１信号、および第１帰還信号
が入力され、出力端末から外部差動出力端末の第１信号
端末に出力する第１論理ゲートと、入力端末に第１制御
信号、差動入力信号ペアの第２信号、および第２帰還信
号が入力され、出力端末から外部差動出力端末の第２信
号端末に出力する第２論理ゲートと、入力端末が第１制
御信号および外部差動出力端末の第１信号端末に接続
し、出力端末が第１帰還信号を発生する第３論理ゲート
と、入力端末が第１制御信号および外部差動出力端末の
第２信号端末の第２信号端末に接続し、出力信号が第２
帰還信号に接続する第２論理ゲートとを含むこともでき
る。

【００１２】上記に示すような信号送信器及び信号受信
器を用いて、本発明は、チップ内に配置され、信号線に
より接続する信号送信器および信号受信器を含む信号送
信システムを提供する。信号送信器は、外部送信出力端
末により差動入力信号ペアを信号線に送信し、信号受信
器は、外部差動入力端末により差動入力信号ペアを受信
する。信号送信器は、第１制御信号により制御されるト
ランジスタ制御回路を含む。第１制御信号は第１時間点
を定義して、第１時間点の前に外部差動出力端末を介し
て信号線を所定電圧にプリチャージし、第１時間点の後
に差動入力信号ペアを信号線に同等に送信する。信号受
信器は、差動入力端末および差動出力端末を備えた正帰
還差動アンプと、外部差動入力端末、差動入力端末、お
よび差動出力端末の間に接続することにより、外部差動
入力端末の差動入力信号ペアを差動入力端末に連結する
カップリング回路と、差動入力端末を所定電圧にプリチ
ャージするプリチャージャーとからなる。第１時間点の
前に、差動入力端末の対応する信号端末と外部差動入力
端末とが接続し、第１時間点の後に、差動入力信号ペア
はカップリング回路を介して正帰還差動アンプの差動入
力端末に入る。第１時間点後の所定期間の第２時間点で
は、正帰還差動アンプがオンになり、入った差動入力信
号ペアを増幅し、それを差動出力端末に出力する。

【００１３】

【発明の実施の形態】上述した本発明の目的、特徴、及
び長所をより一層明瞭にするため、以下に本発明の好ま
しい実施の形態を挙げ、図を参照にしながらさらに詳し
く説明する。本発明は、信号送信端末（signal-transmi
tting terminal）が高速で信号を信号受信器に伝送し、
送信の間のパワー消費量が減少される、新規の信号送信
構造を開示する。以下の実施例では、信号ドライバおよ
びセンスアンプの類型について説明するが、このこと
は、当該技術を熟知する者なら誰でも、本発明の領域を
脱しない範囲内で、同様の原理を他の送信環境に応用す
ることができる。

【００１４】第１実施例 図１は、本発明の第１実施例による信号送信システムの
回路図を示している。符号１０は、センスアンプなどと
いった信号送信システムの信号受信器を表している。つ
まり、トランジスタＰ７およびトランジスタＰ８は、信
号送信構造の信号送信器を簡単に示したものである。信
号ドライバの詳細な回路については後に説明する。信号
送信器を表すトランジスタＰ７およびＰ８は、信号線１
および２を介して差動信号ペアを信号受信器１０に伝送
する。本実施例において、信号線１および２の長さが非
常に長い場合、ＲＣ遅延を生じるため、従来の環境にお
いて送信器から受信器に送信される信号の速度が非常に
遅くなる。以下の説明では、信号線１および２の特徴に
ついてさらに明瞭に述べるために、信号送信器（トラン
ジスタＰ７およびＰ８など）の出力端末をそれぞれＯＵ
Ｔ（非反転）およびＯＵＴ（反転）と標示し、信号受信
１０の入力端末をそれぞれＩ１およびＩ２と標示する。
なお、図面上においては、非反転入出力は「ＯＵＴ」な
どのように、そのまま符号表記し、反転出力は「ＯＵ
Ｔ」などの符号表記の上方に上付きの罫線を付して示し
てあるが、明細書中においてはそれぞれ「ＯＵＴ（非反
転）」「ＯＵＴ（反転）」のように表記するものとす
る。

【００１５】信号受信器１０において、ＰＭＯＳトラン
ジスタＰ０、Ｐ１、Ｐ２、およびＮＭＯＳトランジスタ
Ｎ９、Ｎ１０は正帰還差動アンプを構成している。トラ
ンジスタＰ０のゲートに制御信号φ２が入力され、トラ
ンジスタＰ１およびＰ２が配線されることにより、正帰
還を生じている。トランジスタＮ９およびＮ１０のドレ
インはトランジスタＰ１およびＰ２に接続し、差動出力
端末Ｏ１およびＯ２として動作する。トランジスタＮ９
およびＮ１０のゲートは、正帰還差動アンプの差動入力
端末ＩＡおよびＩＢとして動作する。

【００１６】さらに、ＰＭＯＳトランジスタＰ３および
ＮＭＯＳトランジスタＮ１１は、カップリング回路を構
成する。トランジスタＰ３およびＮ１１のゲートは接続
しており、さらに差動入力端末ＩＡに接続している。ト
ランジスタＰ３のソースは入力端末Ｉ１として動作して
いる。トランジスタＰ３およびＮ１１のゲートは接続し
ており、差動出力端末Ｏ１に接続している。同様に、Ｐ
ＭＯＳトランジスタＰ４およびＮＭＯＳトランジスタＮ
１２は他のカップリング回路を構成する。トランジスタ
Ｐ４およびＮ１２のドレインは接続しており、差動入力
端末ＩＢに接続している。トランジスタＰ４のソースは
入力端末Ｉ２として動作する。トランジスタＰ４および
Ｎ１２のゲートは接続しており、また差動出力端末Ｏ２
にも接続している。

【００１７】さらに、ＰＭＯＳトランジスタＰ５および
Ｐ６はプリチャージング回路として動作し、差動入力端
末ＩＡおよびＩＢにそれぞれプリチャージする。トラン
ジスタＰ５およびＰ６のゲートは制御信号φ１に連結し
ている。制御信号φ１がロジック“０”であるとき、ト
ランジスタＰ５およびＰ６は導電状態となり、それによ
り、差動入力端末ＩＡおよびＩＢをＶＤＤにプリチャー
ジする。一方、信号送信器として動作するトランジスタ
Ｐ７およびＰ８もまた、制御信号φ１により制御され
る。制御信号がロジック“０”であるとき、トランジス
タＰ７およびＰ８は導電状態となり、それにより出力端
末ＯＵＴ（非反転）およびＯＵＴ（反転）をＶＤＤにプ
リチャージする。

【００１８】信号送信システムは、制御信号φ１および
φ２を含み、その信号波形（signalwaveform）は図３に
示されている。そのうち、制御信号φ１の立ち上がり縁
（rising edge）と制御信号φ２の立ち下がり縁（falli
ngedge）とは時間Δｔにより間隔がおかれている。図３
は、本発明の第１実施例による信号伝送構造の信号波形
を示す略図である。そのうち、制御信号φ１および制御
信号φ２、入力端末Ｉ１／Ｉ２、差動入力端末ＩＡ／Ｉ
Ｂ、及び差動出力端末Ｏ１／Ｏ２を含んでいる。本実施
例の信号伝送構造の操作については、図１および図３に
より詳しく説明する。

【００１９】まず、Ｔ１において、制御信号φ１はロジ
ック“０”となり、制御信号φ２はロジック“１”とな
る。トランジスタＰ７およびＰ８（信号送信器）、トラ
ンジスタＰ５およびＰ６（回路をプリチャージする）は
導電状態となる。このため、入力端末Ｉ１／Ｉ２が、ト
ランジスタＰ７およびＰ８、信号線１および２を介して
ＶＤＤにプリチャージされる。同様に、差動入力端末Ｉ
Ａ／ＩＢはトランジスタＰ５およびＰ６を介してＶＤＤ
にプリチャージされる。一方、制御信号φ２がロジック
“１”であるため、トランジスタＰ０がオフになる。す
なわち、正帰還差動アンプ（Ｐ０、Ｐ１、Ｐ２、Ｎ９、
Ｎ１０等にて構成される）が作動しなくなる。しかしな
がら、作動入力端末ＩＡ／ＩＢはＶＤＤにプリチャージ
されるため、トランジスタＮ９およびＮ１０は導電状態
となる。言い換えれば、導電状態であるトランジスタＮ
９およびＮ１０は、接地放電（ground discharging）す
る差動出力端末Ｏ１／Ｏ２へのパスを構成するため、差
動出力端末Ｏ１／Ｏ２はロジック“０”に放電する。こ
のとき、カップリングパス（couplingpath）におけるト
ランジスタＰ３およびＰ４は導電状態となり、入力端末
Ｉ１／Ｉ２および作動入力端末ＩＡ／ＩＢを連結させて
導電状態にする。しかし、トランジスタＮ１１およびＮ
１２はオフになるため、ＤＣ電流がない。さらに、プリ
チャージの過程において、トランジスタＰ３およびＰ４
は導電状態であるため、入力端末Ｉ１／Ｉ２および差動
入力端末ＩＡ／ＩＢは導通する。しかし、トランジスタ
Ｎ１１およびＮ１２がオフになるため、プリチャージ過
程全体にＤＣ電流が含まれておらず、これによりパワー
消費が減少する。

【００２０】次に、時間点Ｔ２（第１時間点）では、制
御信号φ１がロジック“１”になるためトランジスタＰ
５〜Ｐ８がオフになる。信号送信器の出力端末ＯＵＴ
（非反転）およびＯＵＴ（反転）は信号の送信を開始す
る。一方、信号受信器１０の入力端末Ｉ１／Ｉ２は評価
（evaluate）を開始する。送信される信号は差動信号で
あるため、一端はロジック“１”であり、もう一端はロ
ジック“０”である。しかしながら、信号線１および２
の長さにより、論理信号の変化波形も鈍くなり、入力端
末Ｉ１／Ｉ２から見ると、一端はロジック“１”で現れ
（一端に電圧をプリチャージする）、もう一端は徐々に
ロジック“０”に下降する。入力端末Ｉ１／Ｉ２におい
ては、所定時間（すなわち、本実施例におけるΔｔ）を
経た後、電圧差がΔＶである差動信号ペアを受信しなけ
ればならない。その間、入力端末における電圧差がΔＶ
である差動信号ペアは、トランジスタＰ３およびＰ４を
介して差動入力端末（ＩＡ／ＩＢ）に連結される。次
に、時間点Ｔ３（第２時間点）では、制御信号φ２がロ
ジック“０”になるため、トランジスタＰ０は導電状態
になり、正帰還差動アンプは動作可能となる。差動入力
端末ＩＡ／ＩＢ上に電圧差ΔＶがあるため、正帰還差動
アンプはこの電圧差ΔＶを増幅する。つまり、差動出力
端末Ｏ１／Ｏ２をＶＤＤまたはＧＮＤへ引っぱる。その
間、変化した差動出力端末Ｏ１／Ｏ２のレベルにより、
電圧差ΔＶのみを有する差動入力端末ＩＡ／ＩＢが、即
座に正常レベル（normallevel）のロジック信号にな
る。これにより、送信された信号ペアをうまく受信する
ことができる。

【００２１】この送信操作を実際の例によって説明す
る。時間点Ｔ２の前に、入力端末Ｉ１／Ｉ２および差動
入力端末ＩＡ／ＩＢがＶＤＤ、すなわちシステム高電圧
（system high voltage）にプリチャージされるとす
る。時間点Ｔ３において、差動信号がΔｔ内に入力端末
Ｉ１／Ｉ２上の電圧差ΔＶを生じたとき、信号線１を介
して送信した信号がロジック“１”であると仮定する
と、信号線２を介して送信した信号はロジック“０”で
あるため、最初のプリチャージ電圧ＶＤＤは入力端末Ｉ
１上に、ＶＤＤ−ΔＶは入力端末Ｉ２上にそれぞれ維持
される。同様に、入力端末Ｉ１の電圧は差動入力端末Ｉ
Ａに連結され、入力端末Ｉ２の電圧は差動入力端末ＩＢ
に連結される。時間点Ｔ３の後、正帰還差動アンプは動
作可能となるため、差動出力端末Ｏ１はプリチャージ期
間のロジック“０”（つまり、ＧＮＤ）に保持される一
方、差動出力端末Ｏ２をロジック“１”（つまり、ＶＤ
Ｄ）に上昇させる必要がある。差動出力端末Ｏ１はロジ
ック“０”に保持されているため、トランジスタＮ１１
は導電状態にならない。同時に、対応する差動入力端末
ＩＡも最初のプリチャージ電圧ＶＤＤ、つまりロジック
“１”になお保持されている。一方、差動入力端末Ｏ２
をロジック“１”に上昇させる必要があるため、その電
圧がうまく上昇してトランジスタＮ１２を導電状態にす
るとき、トランジスタＮ１２は差動入力端末ＩＢの放電
パスを構成して、差動入力端末ＩＢを即座にロジック
“０”にする。正帰還の作用および差動入力端末がロジ
ック“０”になることの影響を受けるため、本発明にお
いて差動出力端末Ｏ２は正常レベルのロジック“１”を
即座に達成することができる。ここで、送信評価が完了
する。入力端末Ｉ１上の連結回路トランジスタＰ３およ
びＮ１１について説明すると、差動入力端末Ｏ１はロジ
ック“０”を保持しているため、トランジスタＰ３は導
電状態になりトランジスタＮ１１はオフになる。一方、
入力端末Ｉ２上の連結回路トランジスタＰ４およびＮ１
２については、差動出力端末Ｏ２はロジック“１”に上
昇するため、トランジスタＰ４はオフになり、入力端末
Ｉ２および差動入力端末ＩＢが隔離され、トランジスタ
Ｎ１２が導電状態となることにより、差動入力端末ＩＢ
が即座にＧＮＤに放電される。

【００２２】本実施例の信号送信構造には多くの長所が
ある。まず、正帰還差動アンプのトランジスタＮ１１お
よびＮ１２と接地端末とは直列に接続されていない。こ
のため、等価プルダウントランジスタ（equivalent pul
l down transistor）が小さく、差動入力端末ＩＡおよ
びＩＢのわずかな電圧差を即座に検出し、それを電流差
に変換することができる。さらに、差動出力端末Ｏ１お
よびＯ２並びに差動入力端末Ｉ１およびＩ２は連結しな
い。言い換えれば、差動出力端末Ｏ１およびＯ２上にわ
ずかな電圧差があれば、差動出力端末Ｏ１およびＯ２上
に完全振幅の受信差動信号を生成することができる。ま
た、入力端末Ｉ１およびＩ２並びに差動出力端末ＩＡお
よびＩＢはトランジスタにより隔離されるため、直流電
流が存在せず、正帰還の過程において差動入力端末ＩＡ
およびＩＢの負荷を減少させることが可能であり、ＶＤ
Ｄにプリチャージされる入力端末ＩＡまたはＩＢを即座
に０Ｖに引き下げることができる。最も重要な長所は、
非常にわずかな電圧差があれば、所望の送受信信号を回
復できることである。また、この過程においては直流電
流が存在しないため、パワー消費量を減少させることが
できる。

【００２３】図２は、本発明の第１実施例による信号送
信構造の別の回路図を示している。用いるトランジスタ
および極性配置（polarity arrangement）を補足したこ
とを除き、基本的な構造は図１の構造と同じである。信
号受信器２０において、ＮＭＯＳトランジスタＮ０、Ｎ
１、Ｎ２、およびＰＭＯＳトランジスタＰ９、Ｐ１０は
正帰還差動アンプを構成している。トランジスタＮ０の
ゲートは制御信号φ２’に連結している。トランジスタ
Ｎ１およびＮ２は相互に接続することにより、正帰還の
操作を行う。トランジスタＰ９およびＰ１０のドレイン
はその下方にあるトランジスタＮ１およびＮ２に接続し
ており、差動出力端末Ｏ１’およびＯ２’として動作す
る。トランジスタＰ９およびＰ１０のゲートは、正帰還
作動アンプの差動入力端末ＩＡ’およびＩＢ’として動
作する。ＮＭＯＳトランジスタＮ３およびＰＭＯＳトラ
ンジスタＰ１１はカップリング回路を構成している。ト
ランジスタＮ３およびＰ１１のドレインは相互に接続
し、差動入力端末ＩＡ’に接続している。トランジスタ
Ｎ３のソースは入力端末Ｉ１’となる。トランジスタＮ
３およびＰ１１のゲートは相互に接続し、差動出力端末
Ｏ１’に接続している。ＮＭＯＳトランジスタＮ４およ
びＰＭＯＳトランジスタＰ１２もカップリング回路を構
成している。トランジスタＮ４およびＰ１１のドレイン
は相互に接続し、差動入力端末ＩＢ’に接続している。
トランジスタＮ４のソースは入力端末Ｉ２’として動作
する。トランジスタＮ４およびＰ１２のゲートは接続し
ており、差動出力端末Ｏ２’に接続している。さらに、
ＮＭＯＳトランジスタＮ５およびＮ６はプリチャージン
グ回路（pre-chargingcircuit）として動作し、差動入
力端末ＩＡ’およびＩＢ’にプリチャージする。トラン
ジスタＮ５およびＮ６のゲートは制御信号φ１’に接続
しており、信号送信器として動作するトランジスタＮ７
およびＮ８も制御信号φ１に制御される。

【００２４】図４は、信号送信構造における信号の波形
略図を示している。この波形は基本的に図３の波形と同
じものであり、信号極性のみが異なっている。したがっ
て、上述した同じ操作原理を応用するため、ここでは再
度述べない。但し、図１のプリチャージ電圧はＶＤＤ、
つまりロジック“１”であり、図３のプリチャージ電圧
はＧＮＤ（０Ｖ）、つまりロジック“０”である。プリ
チャージ電圧は、プリチャージ期間に送られた信号送信
器の電圧値に関係しているため、後続の信号送信器を説
明するときに２つの電圧を区別する必要がある。

【００２５】次に、本実施例で用いる信号送信器回路に
ついて述べる。図１および図３では、トランジスタＰ７
／Ｐ８およびトランジスタＮ７／Ｎ８は、信号送信器の
動作を示しているにすぎず、実際に応用する回路ではな
い。本実施例の信号送信器は以下の動作をしなければな
らない。つまり；（１）プリチャージ期間（すなわち、
図１の制御信号φ１は“０”、図２の制御信号φ１は
“１”である）に、信号伝送器は対応するプリチャージ
電圧を信号線に送らなければならないこと；（２）制御
信号φ１がロジックレベルを変えた後、信号送信器は送
信するべき送信信号を信号線に送り始めることである。
本実施例では、動的回路および静的回路について説明す
る。まず、動的回路について説明する。図５ａ〜５ｄ
は、本実施例の動的回路により構成された信号送信器の
構造の回路略図を示している。そのうち、図５ｂおよび
５ｃの信号送信器は図１の信号受信器に対応しており、
図５ａおよび５ｄの信号送信器は図２の信号送信器に対
応している。

【００２６】図５ｃは図１の信号送信器に適用すること
ができる。送られるプリチャージ電圧はロジック“１”
であり、ＰＭＯＳトランジスタＰ１３およびＰＭＯＳ差
動回路３０により、制御可能差動回路（controllable d
ifferential circuit）が構成される。そのうち、トラ
ンジスタＰ１３のゲートは制御信号φ１’に接続する。
さらに、ＮＭＯＳトランジスタＮ１４〜Ｎ１７およびイ
ンバータＩＮＶ１およびＩＮＶ２は可変負荷（variable
load）であって、スイッチの制御は制御信号φ１’によ
り制御され、制御信号φ１’の タイミングパルス（tim
ing pulse）は図３のそれである。制御信号φ１’がロ
ジック“１”であるとき、出力端末ＯＵＴ（非反転）お
よびＯＵＴ（反転）はロジック“１”を送ってプリチャ
ージを行う。図５ａは図２の信号送信器に適用すること
ができ、送られるプリチャージ電圧はロジック“０”で
ある。ＮＭＯＳトランジスタ１３およびＮＭＯＳ差動回
路３４は、制御可能差動回路を含み、ＰＭＯＳトランジ
スタＰ１４〜Ｐ１７およびインバータＩＮＶ３およびＩ
ＮＶ４は可変負荷である。トランジスタＮ１３並びにト
ランジスタＰ１５およびＰ１６は、制御信号φ１の制御
下でスイッチを制御することができ、制御信号φ１のタ
イミングパルスは図４のそれである。制御信号１がロジ
ック“０”であるとき、出力端末ＯＵＴ（非反転）はロ
ジック“０”を送信してプリチャージを行う。図５ａお
よび５ｃでは、異なるトランジスタ上の制御信号φ１’
（φ１）の制御動作により、操作上、直流電流が存在し
ない。

【００２７】一方、固定負荷は図５ｂおよび５ｄで用い
られる。図５ｂの信号送信器は図１の信号受信器に対応
している。そのうち、ＮＭＯＳトランジスタＮ２０およ
びＮＭＯＳ差動回路３２は制御可能差動回路を構成して
おり、ＰＭＯＳトランジスタＰ１８およびＰ１９は固定
負荷である。したがって、制御信号φ１がロジック
“０”であるとき、出力端末ＯＵＴ（非反転）に接続す
る信号線はＶＤＤにプリチャージされ、制御信号φ１が
ロジック“１”となるとき、所望の送信差動信号が出力
端末ＯＵＴ（非反転）およびＯＵＴ（反転）に送られ
る。一方、図５ｄの信号送信器は図２の信号受信器に対
応している。そのうち、ＰＭＯＳトランジスタＰ２０お
よびＰＭＯＳ差動トランジスタ３６は制御差動信号を含
んでおり、ＮＭＯＳトランジスタＮ１８およびＮ１９は
固定負荷である。したがって、制御信号φ１’がロジッ
ク“１”であるとき、出力端末ＯＵＴ（非反転）および
ＯＵＴ（反転）に接続する信号線電圧は０Ｖに引き下げ
られ、制御信号φ１がロジック“０”となるとき、所望
の送信差動信号が出力端末ＯＵＴ（非反転）およびＯＵ
Ｔ（反転）に送信される。図５ｂおよび５ｄの信号送信
器の構造は比較的簡単であるが、直流電流が存在するた
め、多少の電力の消費が発生する。

【００２８】上述において、所望の信号送信器はプリセ
ット回路を含むことにより、浮動およびノイズ干渉（no
ise interference）を防ぐことができる。しかし、同じ
原理によって、静的回路を用いて所望の信号送信器を構
成することができる。図６ａは、静的回路で構成される
信号送信器の回路略図を示しており、図１の信号受信器
に対応している。図６ｃは信号波形の略図である。図６
ａにおいて、信号送信器は、インバータ４２，ＮＡＮＤ
ゲート４０およびＮＡＮＤゲート４１から構成される。
ＮＡＮＤゲート４０の２つの入力端末は、制御信号φ１
および信号ＩＮをインバータ４２により変換した信号を
それぞれ受信する。本実施例において、ＮＡＮＤゲート
４０の出力端末は出力端末ＯＵＴ（非反転）に接続する
とともに、非常に長い信号線を介して入力端末Ｉ１に連
結する。ＮＡＮＤゲート４１の２つの入力端末は、制御
信号φ１およびＩＮ（非反転）をそれぞれ受信する。Ｎ
ＡＮＤゲート４１の出力端末は出力端末ＯＵＴ（反転）
に連結するとともに、非常に長い信号線を介して入力端
末Ｉ２に連結する。このＮＡＮＤゲート４０，４１のペ
アが差動信号ペアを形成している。

【００２９】図６ｃの信号送信器の動作について、以下
に説明する。制御信号φ１がロジック“０”であると
き、ＮＡＮＤゲート４０およびＮＡＮＤゲート４１はと
もにロジック“１”である。つまり、信号受信器端末Ｉ
１およびＩ２は、信号線を介してＶＤＤにプリチャージ
される。制御信号φ１がロジック“１”であるとき、Ｎ
ＡＮＤゲート４０およびＮＡＮＤゲート４１の作用はイ
ンバータに等しいため、出力端末ＯＵＴ（非反転）上の
信号はＩＮ（非反転）であり、出力端末ＯＵＴ（非反
転）上の信号はＩＮ（反転）である。これにより、送信
する信号ペアを入力端末Ｉ１およびＩ２に送信すること
ができる。

【００３０】図６ｂは、本実施例の静的回路より構成さ
れる信号送信器の構造を示す別の略図であり、図２の信
号受信器に対応して用いることができる。図６ｄは信号
波形の略図である。上述したように、両者の違いはプリ
チャージする電圧レベルにおける違いにある。図６ｂに
おいて、信号送信器は、インバータ４７，ＮＯＲゲート
４５およびＮＯＲゲート４６より構成される。ＮＯＲゲ
ート４５の２つの入力端末は、制御信号φ１’および信
号ＩＮ（非反転）からインバータ４７を介して生成され
た変換信号をそれぞれ受信する。ＮＯＲゲート４５の出
力端末は出力端末ＯＵＴ（非反転）に接続するととも
に、信号線を介して入力端末Ｉ１に接続する。ＮＯＲゲ
ート４６の２つの入力端末は制御信号φ１’および信号
ＩＮ（非反転）をそれぞれ受信する。ＮＯＲゲート４６
の出力端末は出力端末ＯＵＴ（反転）に出力するととも
に、信号線を介して入力端末Ｉ２に出力する。図６ｄに
おいて、制御信号φ１がロジック“１”であるとき、Ｎ
ＯＲゲート４５およびＮＯＲゲート４６は共にロジック
“０”である。つまり、信号受信端末Ｉ１’およびＩ
２’は信号線を介して０Ｖにプリチャージされ得る。制
御信号φ１がロジック“０”であるとき、ＮＯＲゲート
４５およびＮＯＲゲート４６の動作はインバータに等し
いため、出力端末ＯＵＴ（非反転）上の信号はＩＮ（非
反転）であり、出力端末ＯＵＴ（反転）上の信号はＩＮ
（反転）である。つまり、送信しようとする信号ペアを
入力端末Ｉ１’およびＩ２’に送信することができる。

【００３１】但し、信号送信器において、プリチャージ
工程を完了する前に、送信しようとする信号ＩＮ（非反
転）およびＩＮ（反転）は静的状態（static state）で
なければならない。言い換えれば、評価の工程におい
て、送信する信号は変化することができない。上述した
例は本実施例では信号送信器に用いたが、当該技術を熟
知する者は、本発明の領域を逸脱しない範囲内で、同様
の目的を果たすことができる他の回路類型を用いること
が可能である。

【００３２】第２実施例 第１実施例では、正帰還差動アンプの差動入力端末ＩＡ
／ＩＢ上に対応するプリチャージトランジスタ（図１の
Ｐ５、Ｐ６、並びに図２のＮ５、Ｎ６など）を配置する
ことにより、プリチャージ期間に、差動入力端末ＩＡ／
ＩＢを所定電圧（図１のＶＤＤ、並びに図２の０Ｖな
ど）にプリチャージすることについて述べた。しかし、
他の方法で差動入力端末ＩＡ／ＩＢを所定電圧に設定す
ることにより、同じ目的を達成することができる。本実
施例では他の方法を開示する。

【００３３】図７ａは、第２実施例の信号受信器の回路
を示している。図７ａは第１実施例の図１と基本的に同
じである。したがって、対応する部材および信号には同
じ符号を用いている。主な違いはプリチャージトランジ
スタＰ５、Ｐ６を取り除いて、正帰還差動アンプの差動
出力端末Ｏ１／Ｏ２がＮＭＯＳトランジスタに連結して
いることである（ゲートは制御信号φ２に連結してい
る）。図７ｂは、本実施例の信号受信器の信号の波形略
図を示しており、そのうち、制御信号φ１は信号送信器
のプリチャージ終了時間（つまり、信号を送信し始める
時間）を制御するのに用いられるため、図７ａではこれ
が示されていない。制御信号φ２はトランジスタＰ０お
よびトランジスタＮ２１を制御するのに用いる。Ｉ１／
Ｉ２は信号受信器の入力端末を表している。ＩＡ／ＩＢ
は正帰還差動アンプの差動入力端末を表している。Ｏ１
／Ｏ２は正帰還差動アンプの差動出力端末を表してい
る。以下、図７ａの信号受信器の動作について、図７ｂ
と合わせて詳細に説明する。

【００３４】時間Ｔ４において、制御信号φ２はロジッ
ク“０”であるため、トランジスタＰ０は導電状態とな
り、トランジスタＮ２１はオフになる。つまり正帰還差
動アンプ（Ｐ０、Ｐ１、Ｐ２、Ｎ９、Ｎ１０）は動作し
始める。第１実施例によると、正帰還差動アンプは評価
の段階にあり、差動出力ペアＯ１／Ｏ２のどちらか１つ
をロジック“１”（ＶＤＤ）に、他方をロジック“０”
（０Ｖ）にする。以下の説明では、差動出力端末Ｏ１を
ロジック“１”とし、差動出力端末Ｏ２をロジック
“０”と仮定する。但し、以下の操作モードは他の条件
下であっても達成することができる。Ｏ１が“１”でＯ
２が“０”であるとき、トランジスタＰ３はオフになり
トランジスタＮ１１はオンになるため、差動入力端末Ｉ
Ａはロジック“０”でトランジスタＮ９はオフになる。
また、トランジスタＰ４はオンになり、トランジスタＮ
１２はオフになるため、差動入力端末ＩＢはロジック
“１”でトランジスタＮ１０はオンになる。

【００３５】時間Ｔ５において、制御信号φ２は０から
１に変わり、トランジスタＰ０はオフに、トランジスタ
Ｎ２１はオンになる。つまり、正帰還アンプは動作しな
い。このとき、導電状態であるトランジスタＮ２１およ
びトランジスタＮ１０は、差動出力端末Ｏ１について放
電パスを構成することができる。つまり、出力端末Ｏ１
はロジック“１”からロジック“０”に放電される。次
に、トランジスタＰ３はオンになり、トランジスタＮ１
１はオフになる。同時に、制御信号φ１が“０”である
ため、信号伝送器はロジック“１”を入力端末Ｉ１／Ｉ
２に送り、一方、差動入力端末がロジック“１”に上昇
してプリチャージ操作が完了する。第１実施例と同様
に、時間Ｔ６およびＴ７で、信号送信器は信号を送信、
信号受信器は評価を始める。正帰還差動アンプがオンに
なった後、評価操作が即座に完了する。上述の操作を繰
返すことにより、本発明の過程を継続することができ
る。本実施例におけるプリチャージ操作は主に、信号送
信器により送られるプリチャージ電圧を用いる。言い換
えれば、プリチャージ期間において、差動入力端末Ｏ１
／Ｏ２が０Ｖに引き下げられて、入力端末Ｉ１／Ｉ２と
差動入力端末ＩＡ／ＩＢとの間のトランジスタＰ３およ
びＰ４が導電状態になり、これによりＶＤＤにチャージ
する。

【００３６】但し、本発明の領域を逸脱しない範囲内
で、多様な方法を用いることによりプリチャージの目的
を達成することができる。また、トランジスタＮ２１が
ＰＭＯＳトランジスタからなる場合、本実施例は、図２
で示される信号受信器に応用することもできる。

【００３７】第３実施例 第１実施例では主にトランジスタＰ３およびＰ４を用い
ることにより、入力端末Ｉ１／Ｉ２および差動入力端末
ＩＡ／ＩＢを隔離した。本実施例では、この目的を達成
できる他の方法を開示する。

【００３８】図８ａは、本発明の第３実施例による信号
送信構造の回路図を示している。図８ａは第１実施例の
図１と基本的に同じであるため、対応する部材および信
号については同じ符号を用いた。主な違いは、図１で用
いられるカップリング回路のトランジスタＰ３およびＰ
４の代わりに、コンデンサＣ１およびＣ２が用いられて
いることである。入力端末Ｉ１およびＩ２は、静的回路
により生成された相補信号（complementarysignal）か
ら直接来ている。コンデンサＣ１およびＣ２は入力端末
Ｉ１およびＩ２上の相補信号を差動入力端末ＩＡおよび
ＩＢに連結する一方で、入力端末Ｉ１／Ｉ２および差動
入力端末ＩＡ／ＩＢを隔離することにより、直流電流を
切断できるだけでなく、差動入力端末ＩＡ／ＩＢの負荷
を減少することもできる。このため、正帰還が動作する
とき差動入力端末ＩＡ／ＩＢの電圧を即座に引き下げる
ことができる。

【００３９】図８ｂは、本実施例の信号送信構造の信号
の波形略図を示しており、そのうち、制御信号φ１は、
信号送信器における信号送信の開始時間、および信号受
信器におけるトランジスタＰ５、Ｐ６のプリチャージ時
間を制御するのに用いられる。制御信号φ２は、トラン
ジスタＰ０を制御するのに用いられる。Ｉ１／Ｉ２は信
号受信器の入力端末を表している。但し、本実施例にお
ける入力端末Ｉ１／Ｉ２はＶＤＤにプリチャージされな
い。ＩＡ／ＩＢは正帰還差動アンプの差動入力端末を、
Ｏ１／Ｏ２は正帰還差動アンプの差動出力端末をそれぞ
れ表している。

【００４０】本実施例の操作は第１実施例と基本的に同
じであるが、本実施例では、入力端末Ｉ１およびＩ２を
連結するのにコンデンサＣ１およびＣ２を用いるため、
入力端末Ｉ１／Ｉ２はプリチャージ電圧にプリチャージ
されず、直接差動信号を受信する。したがって、正帰還
差動アンプが差動を始める前に（つまり、制御信号φ２
が“０”）、入力端末Ｉ１／Ｉ２上の信号変化はコンデ
ンサＣ１／Ｃ２を介して差動入力端末ＩＡ／ＩＢに連結
され、差動入力端末ＩＡ／ＩＢ上に十分な電圧差が生じ
る。制御信号φ１は、信号送信端末（signal transmitt
ing end）からの信号送信の時間を制御するのに用いる
ことにより、制御出力差動信号（controloutput differ
ential signal）のＤ型フリップフロップ５０を正トリ
ガー（positively trigger）する。図８ｂにおいて、時
間Ｔ８では、制御信号φ１が“０”から“１”に変わる
とき、信号伝送器のフリップフロップ５０は送信する差
動信号を信号線に送り、コンデンサＣ１およびＣ２を介
して差動入力端末ＩＡ／ＩＢに連結する。時間Ｔ９で
は、制御信号φ２が“０”になるとき、正帰還差動アン
プは評価を始める。このとき、差動入力端末ＩＡ／ＩＢ
に十分な電圧差があるため、正帰還差動アンプは即座に
評価を完了して差動出力端末Ｏ１／Ｏ２へ出力し、差動
入力端末ＩＡ／ＩＢの電圧は即座に、対応する電圧値に
引かれる。

【００４１】本実施例で用いられるコンデンサＣ１／Ｃ
２の連結した静電容量値については、入力端末Ｉ１／Ｉ
２上の信号を連結する場合、信号受信器を正常に操作す
るために差動入力端末ＩＡ／ＩＢ上に十分な電圧差を生
じさせなければならない一方、製造工程の変更により生
じる部材のアンマッチ（unmatchedness）といった問題
について考慮しなければならない。実際に、時間間隔Δ
ｔの長さおよび入力端末Ｉ１／Ｉ２の差動信号変化速度
も電圧差ΔＶの大きさに影響する。全体として、差動入
力端末ＩＡ／ＩＢ上の寄生容量が小さく、センスアンプ
の特徴も優れているので、Ｃ１およびＣ２の静電容量値
は非常に小さい。一般のＣＭＯＳ製造について言えば、
最小の大きさであるＭＯＳコンデンサは非常に大きい電
圧差を生じることができる。金属配線層−ポリシリコン
または金属配線層−金属配線層間の寄生容量を使用して
も、所望の面積は小さいため、標準デジタルＣＭＯＳの
製造工程において、所望のコンデンサＣ１およびＣ２を
容易に製造することができる。但し、コンデンサＣ１お
よびＣ２の連結効果は入力端末Ｉ１およびＩ２について
のみであるため、他の信号およびコンデンサＣ１および
Ｃ２の連結に対応する寄生効果は最小化される。

【００４２】本実施例では、入力端末Ｉ１／Ｉ２および
差動入力端末ＩＡ／ＩＢをコンデンサで隔離することに
より、差動信号の連結効果を達成した。但し、当該技術
を熟知する者は、本発明の領域を逸脱しない範囲内で、
異なる方法により隔離／連結効果を達成することができ
る。最後に、本実施例は、トランジスタＮ３およびＮ４
をコンデンサに代替することにより、図２で示される信
号受信器に応用することもできる。

【００４３】第４実施例 上述の実施例では、送信する信号が信号送信器において
差動信号を生成し、２本の信号線により信号受信器へ伝
送された。実際に、単一の信号線を用いることにより個
々の入力信号を送信することができる。本実施例ではこ
れの操作方法を開示する。

【００４４】図９ａは、本発明の第４実施例による信号
送信構造の回路図を示している。本実施例は第３実施例
の図８ａを修正したものであるが、同じ原理を第１およ
び第２実施例に応用することができる。図９ａは、個々
の入力信号が入力端末Ｉ１を介して信号受信器に入り、
コンデンサＣ２がＶＤＤに直接接続している点が図８ａ
と異なっている。コンデンサＣ１は、個々の入力信号を
差動入力端末ＩＡに入力するのに用いられ、コンデンサ
Ｃ２は負荷を平衡するのに用いられる。

【００４５】図９ｂは、本実施例の送信システムにおけ
る信号の波形略図を示している。ここでは、個々の入力
信号は、入力端末Ｉ１を介して差動入力端末ＩＡに入力
される。本実施例では、差動入力端末ＩＡおよびＩＢは
共にカップリング電圧（coupling voltage）を生じさせ
る必要があるため、コンデンサＣ１およびＣ２の静電容
量値を増加させてΔｔを延長して、入力端末ＩＡおよび
ＩＢ間に十分な電圧差を生じるようにしている。他の操
作は第３実施例と同じであるため、ここでは述べない。

【００４６】本実施例では、単一の入力端末Ｉ１を用い
て個々の入力信号を入力する。他の操作は基本的に上述
した他の実施例と同じであるため、本実施例を第１およ
び第３実施例に応用することができる。

【００４７】第５実施例 第１実施例では、動的回路及び静的回路を用いて、第１
および第２実施例に応用できる単一送信器を実装した。
上述したように、この信号送信器は、プリチャージ期間
中に信号線にプリチャージすることにより連結した入力
端末Ｉ１／Ｉ２を所定電圧ＶＤＤに上昇、あるいは０Ｖ
に下降させ、送信する差動信号を信号線に送信する。さ
らに、伝送距離が長いため、送信する差動信号の変化が
遅い。したがって、信号の送信開始後の時間（Δｔ）に
評価を開始する。つまり、正帰還差動アンプの操作によ
り、小さい電圧差ΔＶを正常なロジックレベルに振幅す
る。このため、本発明の信号送信器は、完全な差動信号
を信号線に伝送する必要がなく、信号受信器が時間Δｔ
内に差動入力端末ＩＡ／ＩＢ上の電圧差を生じて、正帰
還差動アンプを正常なロジックに回復させるだけでよ
い。これにより、信号送信器が信号を送信するときのパ
ワー消費量を減少することができる。本実施例では、こ
の機能を有する自動隔離信号送信器（self-isolated si
gnal transmitter）を開示する。

【００４８】図１０ａは本実施例による動的回路を用い
て構成された送受信システムの回路略図を示している。
図１０ａでは、トランジスタＰ４２、Ｐ４３、およびト
ランジスタＮ４４、Ｎ４５、Ｎ４７は、第１差動回路を
構成している。そのうち、トランジスタＮ４７は制御信
号φ１に制御されており、第１差動回路の２組の差動入
力端末（トランジスタＰ４２／Ｐ４３のゲートおよびト
ランジスタＮ４４／Ｎ４５のゲート）は、それぞれ制御
信号φ１および出力端末ＯＵＴ（非反転）／ＯＵＴ（反
転）に出力している。第１差動回路の出力端末は帰還信
号ＦＢ（非反転）／ＦＢ（反転）である。また、トラン
ジスタＰ４０、Ｐ４１、およびトランジスタＮ４０、Ｎ
４１、Ｎ４２、Ｎ４３、Ｎ４６は第２差動回路を含んで
いる。そのうち、トランジスタＮ４６は制御信号φ１に
制御されており、３組の差動入力端末（トランジスタＰ
４０／Ｐ４１のゲート、トランジスタＮ４０／Ｎ４１の
ゲート、トランジスタＮ４２／Ｎ４３のゲート）はそれ
ぞれ制御信号φ１、入力データＩＮ（非反転）／ＩＮ
（反転）、および帰還信号ＦＢ（非反転）／ＦＢ（反
転）にそれぞれ連結している。第２差動回路の出力信号
は、出力端末ＯＵＴ（非反転）／ＯＵＴ（反転）に出力
している。

【００４９】図１０ｂは、図１０ａの動的回路自動隔離
信号送信器の信号の波形略図を示しており、比較のた
め、公知技術の出力端末ＯＵＴ（非反転）／ＯＵＴ（反
転）上に送信された差動信号の波形を示す。時間Ｔ１０
において、制御信号φ１が“０”であるとき、２個の差
動回路は動作しない。しかし、トランジスタＰ４０およ
びＰ４１が導電状態となるため、信号線（つまり、信号
受信端末）は出力端末ＯＵＴ（非反転）／ＯＵＴ（反
転）を介してロジック“１”にプリチャージされる。ト
ランジスタＰ４２およびＰ４３はオンになるため、帰還
信号ＦＢ（非反転）／ＦＢは（反転）ロジック“１”に
上昇する。したがって、トランジスタＮ４２、Ｎ４３、
Ｎ４４、およびＮ４５は導電状態となる。時間Ｔ１１で
は、制御信号φ１が“１”となり、２個の差動回路は動
作を開始する。入力データＩＮ（非反転）／ＩＮ（反
転）間の電圧差は即座に出力端末ＯＵＴ（非反転）／Ｏ
ＵＴ（反転）上に現れて、ΔＴにおいてそのうち１つが
０Ｖに下降する（最初の電圧はＶＤＤである）。しか
し、出力端末ＯＵＴ（非反転）／ＯＵＴ（反転）の出力
は第１差動回路のトランジスタＮ４４およびＮ４５に送
信され、帰還電圧ＦＢ（非反転）／ＦＢ（反転）は、負
荷が小さいため、即座に０Ｖに下降する（最初の電圧は
ＶＤＤである）とともに、第２差動回路のトランジスタ
Ｎ４２／Ｎ４３のゲートに帰還し、同時にトランジスタ
Ｎ４２およびＮ４３をオフにし、電圧が減少している出
力端末ＯＵＴ（非反転）／ＯＵＴ（反転）上の放電パス
を切断する。したがって、出力端末ＯＵＴ（非反転）／
ＯＵＴ（反転）上の電圧差は小さくなり、自動隔離の目
的を達成することができる。

【００５０】また、動的回路のほか、静的回路を用いて
自動隔離信号送信器を実施することもできる。図１１ａ
は静的回路により構成される自動隔離信号の送信構造の
回路略図を示している。図に示されるように、自動隔離
信号送信器は主に、ＮＡＮＤゲート６０、６１、６２、
および６３を含んでおり、そのうちＮＡＮＤゲート６
０、６２は三入力ロジックゲート（three input logic
gate）であり、ＮＡＮＤゲート６１、６３は二入力ロジ
ックゲート（two input logicgate）である。また、イ
ンバータ６５は入力データＩＮの変換データＩＮ（反
転）を生成するのに用いられる。ＮＡＮＤゲート６０の
入力端末には帰還信号ＦＢ（非反転）、入力データＩＮ
（非反転）、および制御信号φ１が入力され、出力端末
はＯＵＴ（非反転）に出力している。ＮＡＮＤゲート６
２の入力端末には帰還信号ＦＢ（反転）、入力データＩ
Ｎ（反転）、および制御信号φ１に入力され、出力端末
はＯＵＴ（反転）に連結している。ＮＡＮＤゲート６１
の入力端末は制御信号φ１およびＮＡＮＤゲート６０の
出力が入力され、出力端末は帰還信号ＦＢ（非反転）を
出力する。ＮＡＮＤゲート６３の入力端末は制御信号φ
１およびＮＡＮＤゲート６２の出力が入力され、出力端
末は帰還信号ＦＢ（反転）を出力する。

【００５１】図１１ｂは、図１１ａの静的回路自動隔離
信号の送信システムにおける信号の波形略図を示してい
る。以下、その操作について図１１ａと合わせて詳細に
説明する。制御信号φ１が“０”であるとき、ＮＡＮＤ
ゲート６０および６２が“１”を出力することにより、
信号線を介して信号受信器の入力端末Ｉ１／Ｉ２にプリ
チャージする。このとき、帰還信号ＦＢ（非反転）／Ｆ
Ｂ（反転）は“１”に設定される。制御信号φ１が
“０”から“１”に変わるとき、ＮＡＮＤゲート６０お
よび６２の動作はインバータに類似している（制御信号
φ１および帰還信号ＦＢ（非反転）／ＦＢは（反転）
“１”であるため）ため、入力データＩＮは差動信号を
生成してそれを出力端末ＯＵＴ（非反転）／ＯＵＴ（反
転）に出力する。したがって、出力端末ＯＵＴ（非反
転）／ＯＵＴ（反転）の一方の電圧が下降する。一方、
出力端末ＯＵＴ（非反転）／ＯＵＴ（反転）上のロジッ
ク値がＮＡＮＤゲート６１および６３の入力端末に伝送
される。出力端末ＯＵＴ（非反転）／ＯＵＴ（反転）の
電圧値が、ロジック値を識別できる程度に変わるとき
（Ｔ１３）、帰還信号ＦＢ（非反転）／ＦＢ（反転）も
それに伴って変わるため、ＮＡＮＤゲート６０および６
２にフィードバックした後、下降した電圧は引き戻さ
れ、自動隔離の目的を達成することができる。

【００５２】本実施例の自動隔離信号送信器の最大の長
所は、完全に振幅した差動信号を信号線に伝送する必要
がないことである。所定時間の後、差動信号ペアの信号
線への伝送パスは同等に切断される。この特徴は本発明
の信号受信器に対応している。局部の電圧差を検出する
だけで、即座にロジックレベルが正常である信号に回復
することができる。したがって、信号送信器の送信過程
におけるパワー消費量が減少し、消費電力を減少させる
目的を達成することができる。

【００５３】本発明では好ましい実施例を前述の通り開
示したが、これらは決して本実施例に限定するものでは
なく、当該技術を熟知する者なら誰でも、本発明の精神
と領域を脱しない範囲内で各種の変動や潤色を加えるこ
とができ、従って本発明の保護範囲は、特許請求の範囲
で指定した内容を基準とする。

【図面の簡単な説明】

【図１】本発明の第１実施例による信号受信器の回路図
である。

【図２】図１の信号受信器を補足する本発明の第１実施
例による信号受信器の回路図である。

【図３】本発明の第１実施例における図１に示される信
号の波形図である。

【図４】本発明の第１実施例における図２に示される信
号の波形図である。

【図５ａ】本発明の第１実施例による動的回路で構成さ
れる信号送信器の構造を示す図である。

【図５ｂ】本発明の第１実施例による動的回路で構成さ
れる信号送信器の別の構造を示す図である。

【図５ｃ】本発明の第１実施例による動的回路で構成さ
れる信号送信器の別の構造を示す図である。

【図５ｄ】本発明の第１実施例による動的回路で構成さ
れる信号送信器の別の構造を示す図である。

【図６ａ】本発明の第１実施例による静的回路で構成さ
れる信号送信器の構造を示す図である。

【図６ｂ】本発明の第１実施例による静的回路で構成さ
れる信号送信器の構造を示す図である。

【図６ｃ】図６ａに示される信号の波形図である。

【図６ｄ】図６ｂに示される信号の波形図である。

【図７ａ】本発明の第２実施例による信号受信器の回路
図を示している。

【図７ｂ】図７ａに示される信号の波形図である。

【図８ａ】本発明の第３実施例による信号受信器の回路
図を示している。

【図８ｂ】図８ａに示される信号の波形図である。

【図９ａ】本発明の第４実施例による信号受信器の回路
図を示している。

【図９ｂ】図９ａに示される信号の波形図である。

【図１０ａ】本発明の第５実施例による動的回路で構成
される自動隔離信号送信器の構造図を示している。

【図１０ｂ】図１０ａに示される信号の波形図である。

【図１１ａ】本発明の第５実施例による静的回路で構成
される自動隔離信号送信器の構造図を示している。

【図１１ｂ】図１１ａに示される信号の波形図である。

【符号の説明】

１０、２０ 信号受信器 ＯＵＴ（非反転）／ＯＵＴ（反転） 出力端末 ＩＮ（非反転）／ＩＮ（反転） 入力データ Ｉ１／Ｉ２、Ｉ１’／Ｉ２’ 入力端末 ＩＡ／ＩＢ、ＩＡ’／ＩＢ’ 差動入力端末 Ｏ１／Ｏ２、Ｏ１’／Ｏ２’ 差動出力端末 φ１、φ２、φ１’、φ２’ 制御信号 ３０、３６ ＰＭＯＳ差動回路 ３２、３４ ＮＭＯＳ差動回路 ４０、４１ ＮＡＮＤゲート ４５、４６ ＮＯＲゲート ４２、４７、６５ コンバータ ５０ Ｄ型フリップフロップ ＦＢ（非反転）／ＦＢ（反転） 帰還信号 ６０、６１、６２、６３ ＮＡＮＤゲート

Claims (26)

【特許請求の範囲】
1. 【請求項１】 外部差動入力端末を介して差動入力信号
   ペアを受信する信号受信器であって、 差動入力端末ペアと差動出力端末ペアを備える正帰還差
   動アンプと、 外部差動入力端末ペア、前記差動入力端末ペア、および
   前記差動出力端末ペアに出力し、前記外部差動入力端末
   ペア上の前記差動入力信号ペアを前記差動入力端末ペア
   に出力させるカップリング回路と、 前記差動入力端末ペアを所定電圧レベルにプリチャージ
   するプリチャージャーと、を備え、前記差動入力端末ペ
   アは、第１時間点の前に前記外部差動入力端末に接続
   し、前記差動入力信号ペアは、第１時間点の後に、カッ
   プリング回路を介して正帰還差動アンプの前記差動入力
   端末ペアに入り、前記第１時間点の所定時間後の第２時
   間点において、前記正帰還差動アンプが起動して、入っ
   た前記差動入力信号ペアを増幅して、前記差動出力端末
   ペアに出力することを特徴とする、信号受信器。
2. 【請求項２】 前記カップリング回路は第１カップリン
   グ回路および第２カップリング回路とを備え、前記第１
   カップリング回路は、 第１型の第１トランジスタと、 第２型の第２トランジスタと、 を有し、前記第１トランジスタおよび前記第２トランジ
   スタのゲートは前記差動出力端末ペアの第１端末に接続
   し、前記第１トランジスタおよび前記第２トランジスタ
   のソースは前記差動入力端末ペアの第１端末に接続し、
   前記第１トランジスタのドレインは前記外部差動入力端
   末ペアの第１端末とされ、 前記第２カップリング回路は、 第１型の第３トランジスタと、 第２型の第４トランジスタと、を有し、そのうち、前記
   第３トランジスタおよび第４トランジスタのゲートは共
   に前記差動出力端末ペアの第２端末に接続し、前記第３
   トランジスタおよび前記第４トランジスタのソースは共
   に前記差動入力ペアの第２端末に接続し、前記第３トラ
   ンジスタおよび前記第４トランジスタのドレインは前記
   外部差動入力端末ペアの第２端末とされる、請求項１に
   記載の信号受信器。
3. 【請求項３】 前記第１型トランジスタはＰＭＯＳトラ
   ンジスタであり、前記第２型トランジスタはＮＭＯＳト
   ランジスタであって、前記第２トランジスタおよび前記
   第４トランジスタのドレインは接地している、請求項２
   に記載の信号受信器。
4. 【請求項４】 前記第１型トランジスタはＰＭＯＳトラ
   ンジスタであり、前記第２型トランジスタはＮＭＯＳト
   ランジスタであって、前記第２トランジスタおよび前記
   第４トランジスタのドレインは高電圧に接続している、
   請求項２に記載の信号受信器。
5. 【請求項５】 前記カップリング回路は、第１カップリ
   ング回路および第２カップリング回路を備え、前記第１
   カップリング回路は、 第１端が前記外部差動入力端末ペアの第１端末に接続す
   る第１コンデンサと、 ゲートが前記差動出力端末ペアの第１端末に接続し、ド
   レインが前記第１コンデンサの第２端および前記差動入
   力端末の第１端末に接続する第５トランジスタと、を有
   し、前記第２カップリング回路は、 第１端が前記外部入力端末ペアの第２端末に接続する第
   ２コンデンサと、 ゲートが前記差動出力端末ペアの第２端末に接続し、ド
   レインが前記第２コンデンサの第２端および前記差動入
   力端末ペアの第２端末に接続する第６トランジスタと、
   を有する請求項１に記載の信号受信器。
6. 【請求項６】 前記第５トランジスタおよび前記第６ト
   ランジスタは、ソースが接地しているＮＭＯＳトランジ
   スタである、請求項５に記載の信号受信器。
7. 【請求項７】 前記第５トランジスタおよび前記第６ト
   ランジスタは、ソースが高電圧と接続しているＰＭＯＳ
   トランジスタである、請求項５に記載の信号受信器。
8. 【請求項８】 前記プリチャージャーは、 前記第１制御信号のゲート入力に基づいて、前記第１時
   間点の前に前記差動入力端末ペアの第１端末を所定電圧
   レベルにプリチャージし、前記第１時間点の後にオフに
   なる第１ローカル制御トランジスタと、 前記第１制御信号のゲート入力に基づいて、前記第１時
   間点の前に前記差動入力端末ペアの第２端末を所定電圧
   レベルにプリチャージし、前記第１時間点の後にオフに
   なる第２ローカル制御トランジスタと、を備え、前記外
   部差動入力端末ペアは、前記第１時間点の前に所定電圧
   レベルにプリチャージされ、前記正帰還差動アンプは第
   ２制御信号に制御されて前記第２時間点を定義する、請
   求項１、２または５に記載の信号受信器。
9. 【請求項９】 前記プリチャージャーは、前記第２制御
   信号がゲートに入力され、ソースおよびドレインが前記
   出力端末ペアに接続し、該第２制御信号が前記第２時間
   点を定義するのに用いられる第３ローカル制御トランジ
   スタを含む、請求項１または２に記載の信号受信器。
10. 【請求項１０】 外部差動入力端末を介して個々の入力
    信号を受信する信号受信器であって、 差動入力端末ペアと差動出力端末ペアを備える正帰還差
    動アンプと、 前記外部差動入力端末ペア、前記差動入力端末ペア、お
    よび前記差動出力端末ペアに接続し、前記外部入力端末
    上の前記差動出力信号を前記差動入力端末ペアに出力す
    るカップリング回路と、 前記差動入力端末ペアを所定電圧レベルにプリチャージ
    するプリチャージャーと、を備え、そのうち前記差動入
    力端末ペアのうち１つは、第１時間点の前に前記外部差
    動入力端末に接続し、前記第１時間の後、前記個々の入
    力信号は、カップリング回路を介して正帰還差動アンプ
    の前記差動入力端末ペアに入り、前記第１時間点の後の
    所定期間の第２時間点において、前記正帰還差動アンプ
    が起動して、入った前記個々の入力信号を増幅して、前
    記第１時間点後の所定期間の第２時間点において、前記
    差動出力端末ペアに出力することを特徴とする、信号受
    信器。
11. 【請求項１１】 前記カップリング回路は第１カップリ
    ング回路および第２カップリング回路を備え、前記第１
    カップリング回路は、 第１端が前記差動入力端末に接続する第１コンデンサ
    と、 ゲートが前記差動出力端末ペアの第１端末に接続し、ド
    レインが前記第１コンデンサの第２端および前記差動入
    力端末の第１端に接続する第１トランジスタと、を有
    し、前記第２カップリング回路は、 第１端が固定電圧レベルに接続する第２コンデンサと、 ゲートが前記差動出力端末ペアの第２端末に接続し、ド
    レインが前記第２コンデンサの第２端および前記差動入
    力端末の第２端に接続する第２トランジスタと、を有す
    る請求項１０に記載の信号受信器。
12. 【請求項１２】 前記第１トランジスタおよび前記第２
    トランジスタは、ソースが接地しているＮＭＯＳトラン
    ジスタである、請求項１１に記載の信号受信器。
13. 【請求項１３】 前記第１トランジスタおよび前記第２
    トランジスタは、ソースが高電圧に接続しているＰＭＯ
    Ｓトランジスタである、請求項１１に記載の信号受信
    器。
14. 【請求項１４】 前記プリチャージャーは、 第１制御信号のゲート入力に基づいて、前記第１時間点
    の前に、前記差動入力端末ペアの第１端末を前記所定電
    圧レベルにプリチャージし、前記第１時間点の後にオフ
    になる第１ローカル制御トランジスタと、 第１制御信号のゲート入力に基づいて、前記第１時間点
    の前に、前記差動入力端末ペアの第２端末を前記所定電
    圧レベルにプリチャージし、前記第１時間点の後に、オ
    フになる第２ローカル制御トランジスタと、を有し、前
    記外部入力端末は、前記第１時間点の前に、前記カップ
    リング回路を介して前記所定電圧レベルにプリチャージ
    され、前記正帰還差動アンプは、第２制御信号に制御さ
    れて前記第２時間点を定義する、請求項１０または１１
    に記載の信号受信器。
15. 【請求項１５】 外部差動出力端末を介して、差動入力
    信号ペアを信号線に送信する信号送信器であり、 第１制御信号に制御されて第１時間点を定義し、該第１
    時間点前に、前記外部差動出力端末を介して信号線を所
    定電圧レベルにプリチャージし、前記第１時間点の後
    に、前記差動入力信号ペアを前記信号線に送信する制御
    回路を含むことを特徴とする、信号送信器。
16. 【請求項１６】 前記制御回路は、前記外部差動出力端
    末に接続するとともに前記第１制御信号に制御される差
    動回路であり、前記差動回路は、前記第１制御信号に制
    御されて前記信号線を前記所定電圧レベルにプリチャー
    ジするスイッチング電源を有している、請求項１５に記
    載の信号送信器。
17. 【請求項１７】 前記制御回路は、前記外部差動出力端
    末に接続するとともに前記第１制御信号に制御される差
    動回路であり、前記差動回路は、前記信号線を前記所定
    電圧レベルにプリチャージする定電圧電源を有してい
    る、請求項１５に記載の信号送信器。
18. 【請求項１８】 前記制御回路は、 入力端末ペアに前記第１制御信号および前記差動入力信
    号ペアの第１信号が入力され、出力端末から前記外部差
    動出力端末の第１端末へ出力し、前記第１時間点の前
    に、前記外部差動出力端末の前記第１端末を介して、前
    記信号線の第１パスを前記所定電圧レベルにプリチャー
    ジするとともに、前記第１時間点の後に、前記差動入力
    信号ペアの前記第１信号を前記信号線の前記第１パスに
    送信する第１ロジックゲートと、 入力端末ペアに前記第１制御信号および前記差動入力信
    号ペアの第２信号が入力され、出力端末から前記外部差
    動出力端末の第２端末へ出力し、前記第１時間点の前
    に、前記外部差動出力端末の前記第２端末を介して、前
    記信号線の第２パスを前記所定電圧レベルにプリチャー
    ジするとともに、前記第１時間点の後に、前記差動入力
    信号ペアの前記第２信号を前記信号線の前記第２パスに
    送信する第２ロジックゲートと、を有することを特徴と
    する請求項１５に記載の信号送信器。
19. 【請求項１９】 前記第１ロジックゲートおよび前記第
    ２ロジックゲートはＮＡＮＤゲートである、請求項１８
    に記載の信号送信器。
20. 【請求項２０】 前記第１ロジックゲートおよび前記第
    ２ロジックゲートはＮＯＲゲートである、請求項１８に
    記載の信号送信器。
21. 【請求項２１】 前記制御回路は、前記第１時間点の後
    の所定時間内に、前記差動入力信号ペアと前記信号線と
    の間での信号転送を停止する、請求項１５に記載の信号
    送信器。
22. 【請求項２２】 前記制御回路は、 入力端末ペアが前記第１制御信号および前記外部差動出
    力端末に接続し、出力端末が帰還信号ペアを出力する第
    １差動回路と、 入力端末が前記第１制御信号、前記差動入力信号、およ
    び帰還信号に接続し、出力端末ペアが前記外部差動入力
    端末に連結する第２差動回路と、 からなる、請求項２１に記載の信号送信器。
23. 【請求項２３】 前記制御回路は、 入力端末に前記第１制御信号、前記差動入力信号ペアの
    第１信号、および第１帰還信号が入力され、出力端末か
    ら前記外部差動出力端末の第１端末に出力する第１ロジ
    ックゲートと、 入力端末に前記第１制御信号、前記差動入力信号ペアの
    第２信号、および第２帰還信号が入力され、出力端末か
    ら前記外部差動出力端末の第２端末に出力する第２ロジ
    ックゲートと、 入力端末に前記第１制御信号および前記外部差動出力端
    末の前記第１端末に出力される信号が入力され、出力端
    末が前記第１帰還信号を出力する第３ロジックゲート
    と、 入力端末に前記第１制御信号および前記外部差動出力端
    末の前記第２端末に出力される信号が入力され、出力端
    末が前記第２帰還信号を出力する第４ロジックゲート
    と、を備えることを特徴とする請求項２１に記載の信号
    送信器。
24. 【請求項２４】 前記第１ロジックゲート、前記第２ロ
    ジックゲート、前記第３ロジックゲート、および前記第
    ４ロジックゲートはＮＡＮＤゲートである、請求項２３
    に記載の信号送信器。
25. 【請求項２５】 チップ内に取り付けられ、信号線によ
    り相互に接続する信号送信器および信号受信器を備えた
    信号送信システムであり、前記信号送信器は外部差動出
    力端末ペアを介して差動入力信号ペアを前記信号線に送
    信し、前記信号受信器は前記信号線から前記外部差動入
    力端末ペアを介して前記差動入力信号を受信し、前記信
    号送信器は、 第１時間点を定義する第１制御信号に制御され、前記第
    １時間点の前に、前記外部差動出力端末ペアを介して前
    記信号線を所定電圧レベルにプリチャージし、前記第１
    時間点の後に、前記差動入力信号ペアを前記信号線に送
    信する制御回路を有し、 前記信号受信器は、 差動入力端末ペアおよび差動出力端末ペアを備えた正帰
    還差動アンプと、 前記外部差動入力端末ペア、前記差動入力端末ペア、お
    よび前記差動出力端末ペアに接続し、前記外部差動入力
    端末ペア上の前記差動入力信号ペアを前記差動入力端末
    ペアに接続するカップリング回路と、 前記差動入力端末ペアを前記所定電圧レベルにプリチャ
    ージするプリチャージャーと、 を有し、前記差動入力端末ペアは、前記第１時間点の前
    に前記外部差動入力端末に接続し、前記差動入力信号ペ
    アは、前記第１時間点の後に前記カップリング回路を介
    して前記正帰還差動アンプの前記差動入力端末に入り、
    前記正帰還差動アンプは、前記第１時間点の後の所定期
    間の第２時間点において起動し、上述の入った差動入力
    信号ペアを増幅するとともに、前記差動出力端末ペアに
    出力する、信号送信システム。
26. 【請求項２６】前記制御回路は、前記第１時間点の後の
    所定時間内に、前記差動入力信号ペアと前記信号線との
    間での信号転送を停止する請求項２５に記載の信号送信
    システム。