JP2001308450A - 光出力制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 光通信システムにおける光出力制御回路に関
し、起動後に所定の光出力に達するまでの時間を短縮す
ることができる光出力制御回路を提供する。 【解決手段】 光出力制御計数回路（以降、計数回路）
の計数値に応じた駆動電流を発光素子に供給し、該発光
素子の出力光レベルのモニタ電圧と基準電圧とを比較
し、比較結果によって該計数回路の計数の方向を制御し
て該駆動電流を所要駆動電流に制御し、該計数回路に計
数初期値を設定する光出力制御回路において、該計数回
路に計数ステップを設定するステップ制御回路を設け、
該計数回路の計数値の大きさによって、起動後に該計数
回路に設定する計数ステップを決定し、該ステップ制御
回路がカウンタ・クロックを所定の回数計数した時に該
計数回路の計数ステップをＬＳＢに設定するように構成
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、光通信システムの
送信回路を構成する光出力制御回路に係り、特に、起動
後に発光素子の出力光が所定の光出力に達するまでの時
間を短縮することができる光出力制御回路に関する。

【０００２】デジタル通信方式は、当初は電気通信方式
によっており、日本においては、昭和４０年代に平衡ケ
ーブルや同軸ケーブルを使用したデジタル通信方式の開
発が相次いで進められた。

【０００３】そして、ＩＳＤＮ（Integrated Services
Digital Network:サービス総合デジタル統合網）構築の
機運が熟してきた昭和４０年代後半に標準同軸ケーブル
を使用したＰＣＭ−４００Ｍ方式（パルス符号変調（Pu
lse Code Modulation)伝送方式による、伝送速度が約４
００Ｍｂ／ｓのデジタル伝送方式）の開発が進められ、
昭和５０年代に入ってから同方式による全国ネットワー
クの構築が急速に進められて行った。これによって、デ
ジタル通信方式はアナログ通信方式にとって代わって基
幹伝送回線を構成するようになった。

【０００４】上記と並行して、標準同軸ケーブルを使用
した更に高速のＰＣＭ通信方式の開発の検討が行なわれ
たが、標準同軸ケーブル自体の構造により周波数帯域に
制約が生ずるためにギガ・ビット・オーダーへの高速化
が不可能であることが判り、標準同軸ケーブルを使用し
た４００Ｍｂ／ｓ超のデジタル通信方式の開発は停止さ
れた。

【０００５】一方、標準同軸ケーブルを使用したＰＣＭ
４００Ｍ伝送方式の開発と前後して伝送損失が低い（そ
れでも、当初は２０ｄＢ／Ｋｍ）光ファイバ・ケーブル
が開発されており、電気・光変換素子や光・電気変換素
子の開発も急速に進められていた。

【０００６】このような背景から、標準同軸ケーブルを
使用した高速ＰＣＭ伝送方式の開発から光デジタル通信
方式への移行が進められた。当初は、電力の送配電シス
テムからの雑音による符号誤りを回避するという目的で
電力の送配電システムの維持管理用の通信システムへの
適用が先行していたが、昭和５０年代から昭和６０年代
にかけて公衆通信網への光伝送方式の適用が急速に進め
られ、高速デジタル光通信方式を適用した全国光ネット
ワークが構築された。

【０００７】その後、光ファイバ伝送路及び光送受信シ
ステムの低価格化が進む一方、加入者系における大容量
伝送の必要性が高まり、国の内外を問わず加入者系への
光伝送方式の導入とその大容量化が急速に進められてき
た。

【０００８】加入者系での光伝送方式には複数の伝送方
式があり得るが、単一の送信局と複数の加入者端末がス
ター状のネットワークで接続され、該単一の送信局と該
複数の加入者端末の間で光バースト伝送を行なうパッシ
ブ・ダブル・スター（ＰＤＳ）方式、又は、パッシブ・
オプティカル・ネットワーク（ＰＯＮ）方式と呼ばれる
方式が主流となっている。

【０００９】光バースト伝送を行なう場合、通信開始後
の特定ビットの間又は特定バーストの間に伝送される光
信号のレベルが所定のレベルに達している必要性があ
る。このため、送信開始後に可及的速やかに光信号出力
が所定のレベルに達する必要性がある。

【００１０】又、バースト伝送ではなく、連続的なデー
タ伝送が行なわれる通信システムにおいても、データ伝
送の効率と信頼性を高めるためには送信開始後に可及的
速やかに光信号出力が所定のレベルに達することが重要
である。

【００１１】

【従来の技術】図３８は、従来の光出力制御回路の構成
（その１）で、デジタル方式を適用する光出力制御回路
の最も基本的な構成である。

【００１２】図３８において、１は、データによってレ
ーザ・ダイオードを駆動する電流（以降、統一的に「駆
動電流」と標記する。）をスイッチングさせるレーザ・
ダイオード駆動回路（図では、「ＬＤ駆動回路」と略記
している。「ＬＤ」は、「Laser Diode 」の頭文字によ
る略語である。尚、以降も、図においては「レーザ・ダ
イオード」を「ＬＤ」と標記する。） ２は、レーザ・ダイオード駆動回路１が供給する、デー
タによってスイッチングされる駆動電流によって強度変
調された出力光（これは、「フォワード光」と呼ばれる
ことがある。）を発生すると共に、該出力光に比例する
モニタ光（これは、「バック光」と呼ばれることがあ
る。）を発生するレーザ・ダイオード、３は、該モニタ
光を受けて電流に変換するフォト・ダイオード、４は、
フォト・ダイオード３が出力する電流を電圧に変換し、
レーザ・ダイオード２の出力光レベルをモニタする電圧
（以降、「モニタ電圧」と標記する。）を出力するモニ
タ回路、５は、レーザ・ダイオード２の出力光レベルが
所要の出力光レベルの時のモニタ電圧と等しい電圧（以
降、この電圧を「基準電圧」と標記する。）を出力する
基準電圧源、６は、該モニタ電圧と該基準電圧とを比較
して、該モニタ電圧が該基準電圧より低い時に論理レベ
ルが“１”（論理レベルの“１”を“Ｈ”と標記するこ
ともあるが、本明細書においては一貫して“１”を使用
する。）となり、該モニタ電圧が該基準電圧より高い時
に論理レベルが“０”（論理レベルの“０”を“Ｌ”と
標記することもあるが、本明細書においては一貫して
“０”を使用する。）となるアップ・ダウン制御信号
（図では、単に「Ｕ／Ｄ」と標記している。以降も、図
においては同様に標記する。）を出力するコンパレー
タ、７ｂは、該アップ・ダウン制御信号によって計数値
を歩進又は後退させる光出力制御計数回路、８は、光出
力制御計数回路７ｂが出力する計数値をアナログ電圧に
変換するデジタル・アナログ変換回路（図では、「Ｄ／
Ａ変換回路」と標記している。以降も、図では「デジタ
ル・アナログ変換」を「Ｄ／Ａ変換」と標記する。）、
９は、データと基本クロックを受けて、光出力制御計数
回路７ｂにカウンタ・クロックを供給し、デジタル・ア
ナログ変換回路８にデジタル・アナログ変換クロックを
供給するクロック制御回路である。

【００１３】尚、ここでは発光素子をレーザ・ダイオー
ドに限定して記載しているが、発光素子として所謂発光
ダイオードを適用することも可能である。これは以降に
説明する従来の技術及び本発明の技術の全てに共通な事
項である。

【００１４】又、モニタ光を電流変換する素子を一般的
な名称である「フォト・ダイオード」と記載したが、主
要なフォト・ダイオードとしてＰＩＮダイオード（ＰＮ
接合の間に不純物を添加していない半導体（Ｉ：Intrin
sic Semiconductor ）をサンドイッチした構造のダイオ
ード）やＡＰＤ（アバランシェ・フォト・ダイオード：
電子雪崩現象による電子増倍作用によって光・電気変換
効率を高めたダイオード）を適用することができる。こ
れも、以降に説明する従来の技術及び本発明の技術の全
てに共通な事項である。

【００１５】図３８の光出力制御回路は、概ね下記の如
く動作する。

【００１６】即ち、データの論理レベルによってレーザ
・ダイオード駆動回路１がレーザ・ダイオード２に供給
する駆動電流をスイッチングし、レーザ・ダイオード２
の出力光及びモニタ光を強度変調する。該出力光は光フ
ァイバ伝送路に結合されて対向する光伝送装置へと送出
され、該モニタ光はレーザ・ダイオード２をマウントし
ているレーザ・ダイオード・モジュール内に配置されて
いるフォト・ダイオード３に供給される。

【００１７】フォト・ダイオード３は、該モニタ光を電
流に変換（変換された電流が「モニタ電流」である。）
する。モニタ回路４は、該モニタ電流を電圧変換した後
に該出力光のレベルを表す、レーザ・ダイオード２の出
力光レベルのモニタ電圧を出力する。

【００１８】該モニタ電圧はコンパレータ６において基
準電圧源５が出力する基準電圧と比較される。コンパレ
ータ６の反転入力端子（「−」を記載している。図で
は、演算増幅器も含めて同様に標記する。）に該モニタ
電圧が供給され、コンパレータ６の非反転入力端子
（「＋」を記載している。図では、演算増幅器も含めて
同様に標記する。）に該基準電圧が供給されるので、コ
ンパレータ６は、該モニタ電圧が該基準電圧より低い時
には論理レベルが“１”となり、該モニタ電圧が該基準
電圧より高い時には論理レベルが“０”となるアップ・
ダウン制御信号を出力する。

【００１９】光出力制御計数回路７ｂは、該アップ・ダ
ウン制御信号の論理レベルが“１”の時には計数値を歩
進させ、該アップ・ダウン制御信号の論理レベルが
“０”の時には計数値を後退させる。

【００２０】従って、該モニタ電圧が該基準電圧より高
いときには光出力制御計数回路７ｂは計数値を後退さ
せ、該モニタ電圧が該基準電圧より低いときには光出力
制御計数回路７ｂは計数値を歩進させる。即ち、該モニ
タ電圧が該基準電圧より高いときにはデジタル・アナロ
グ変換回路８に供給されるデジタル値は小さくなり、該
モニタ電圧が該基準電圧より低いときにはデジタル・ア
ナログ変換回路８に供給されるデジタル値は大きくな
る。

【００２１】これにより、該モニタ電圧が該基準電圧よ
り高い時にはデジタル・アナログ変換回路８が出力する
アナログ電圧が低下する結果レーザ・ダイオード駆動回
路１がレーザ・ダイオード２に供給する駆動電流が減少
し、該モニタ電圧が該基準電圧より低い時にはデジタル
・アナログ変換回路８が出力するアナログ電圧が上昇す
る結果レーザ・ダイオード駆動回路１がレーザ・ダイオ
ード２に供給する駆動電流が増加する。

【００２２】さきに記載した如く、該モニタ光は該出力
光レベルを表している。従って、レーザ・ダイオード２
を起点とし、フォト・ダイオード３、モニタ回路４、コ
ンパレータ６、光出力制御計数回路７ｂ、デジタル・ア
ナログ変換回路８、レーザ・ダイオード駆動回路１を経
由してレーザ・ダイオード２に戻る帰還により、該出力
光のレベルが所要レベルより低い時にはレーザ・ダイオ
ード２に供給される駆動電流を増加させて該出力光のレ
ベルを上昇させ、該出力光のレベルが所要レベルより高
い時にはレーザ・ダイオード２に供給される駆動電流を
減少させて該出力光のレベルを下降させる作用が働く。

【００２３】一般的に、一定の駆動電流を複数のレーザ
・ダイオードに供給する時、各々のレーザ・ダイオード
の出力光レベルには比較的大きなばらつきがあり、しか
も、該出力光レベルは温度変化や経年変化によって変動
する。

【００２４】しかし、該バラツキや該変動があっても、
上記帰還によってこれらを抑圧することができ、レーザ
・ダイオード２の出力光レベルを安定化することができ
る。これが、所謂、自動パワー制御（よく、「Automati
c Power Control 」の頭文字をとって「ＡＰＣ」と略記
される。）の効果である。

【００２５】さて、通常、レーザ・ダイオード２に供給
する駆動電流は最大１００ｍＡ程度で、該駆動電流は
０．１ｍＡ程度の精度で制御されるケースが多い。従っ
て、光出力制御計数回路７ｂの計数値は１０ビット程度
必要（１００／０．１＝１，０００で、２¹⁰＝１，０２
４だからである。）で、デジタル・アナログ変換回路８
の精度も１０ビット必要になる。

【００２６】そして、該アップ・ダウン制御信号によっ
て光出力制御計数回路７ｂの計数値の最小ビット（「Ｌ
ＳＢ」と標記することが多い。これは「Least Signific
antBit 」（重みが最小のビット）の頭文字による略語
である。ＬＳＢの反対語で、重みが最大のビットを意味
する略語は「ＭＳＢ（Most Significant Bit）」であ
る。本明細書においても、「ＬＳＢ」と「ＭＳＢ」を使
用する。）で光出力制御計数回路７ｂの計数値を歩進又
は後退させるのが通常である。

【００２７】図３９は、図３８の構成の動作を説明する
図で、図３９（イ）はモニタ回路４が出力するモニタ電
圧の更新を示し、図３９（ロ）はレーザ・ダイオード駆
動回路１がレーザ・ダイオード２に供給する駆動電流の
更新を示している。そして、所要駆動電流が約１００ｍ
Ａで、駆動電流を更新するステップが０．１ｍＡである
ことを想定している。

【００２８】光出力制御回路が起動されると、図３９
（イ）の如くモニタ電圧は０Ｖから立ち上がり、又、光
出力制御計数回路７ｂの計数値は０から立ち上がる。従
って、レーザ・ダイオード２の駆動電流の初期値は０ｍ
Ａで、レーザ・ダイオード２はまだ発光していない。

【００２９】この時にはモニタ電圧は０Ｖで、基準電圧
より低電圧であるのでコンパレータ６が出力するアップ
・ダウン信号の論理レベルは“１”である。従って、光
出力制御計数回路７ｂは計数値を歩進し、駆動電流は
０．１ｍＡになる。通常、この状態ではレーザ・ダイオ
ード２は依然発光せず、上記動作を複数回繰り返して所
謂スレショルド電流に達した時にレーザ・ダイオード２
はやっと発光するようになる。

【００３０】それでも、当初は出力光レベルが低いの
で、上記動作を更に複数回繰り返した後に所要駆動電流
の近傍に達し、モニタ電圧も基準電圧近傍の電圧にな
る。これが図３９（イ）及び図３９（ロ）に「収斂」と
記載した時点である。その後は、出力光レベルは所要出
力光レベルを挟んで上下の変化（一定のレベルを挟んで
レベルが上下の変化をすることや、論理レベルが“１”
と“０”の間を往復することを「ハンティング」とい
う。本明細書では、この用語を使用する。）を行なうよ
うになる。

【００３１】従って、レーザ・ダイオード２に供給する
所要駆動電流が１００ｍＡ程度の時に、約１，０００回
の駆動電流の更新によって約０．１％の精度で駆動電流
を所要駆動電流に収斂させることができ、又、レーザ・
ダイオード２に供給する所要駆動電流が１０ｍＡ程度の
時には約１００回の更新によって約１％の精度で駆動電
流を所要駆動電流に収斂させることができ、十分な精度
の駆動電流が得られる。

【００３２】図４１は、従来の光出力制御回路の構成
（その２）で、図３８の構成に対して起動後の計数ステ
ップを大きく設定して、出力光レベルが所要出力光レベ
ル近傍になった後は計数ステップを光出力制御計数回路
のＬＳＢ相当に設定する機能を付加したものである。

【００３３】図４１において、１は、データによってレ
ーザ・ダイオードの駆動電流をスイッチングさせるレー
ザ・ダイオード駆動回路、２は、レーザ・ダイオード駆
動回路が供給する、データによってスイッチングされる
駆動電流によって強度変調された出力光を発生すると共
に、該出力光に比例するモニタ光を発生するレーザ・ダ
イオード、３は、該モニタ光を受けてモニタ電流に変換
するフォト・ダイオード、４は、フォト・ダイオード３
が出力するモニタ電流を電圧に変換し、レーザ・ダイオ
ード２出力光のモニタ電圧を出力するモニタ回路、５
は、レーザ・ダイオード２の出力光が所要レベルである
時のモニタ電圧と等しい電圧の基準電圧を出力する基準
電圧源、６は、該モニタ電圧と該基準電圧を比較して、
該モニタ電圧が該基準電圧より低い時に論理レベルが
“１”となり、該モニタ電圧が該基準電圧より高い時に
論理レベルが“０”となるアップ・ダウン制御信号を出
力するコンパレータ、７ｃは、起動時に外部から供給さ
れるリセット信号によって計数値をクリアし、該アップ
・ダウン制御信号によって計数値を歩進又は後退させる
光出力制御計数回路、８は、光出力制御計数回路７ｃが
出力する計数値をアナログ電圧に変換するデジタル・ア
ナログ変換回路、９は、データと基本クロックを受け
て、光出力制御計数回路７ｃにカウンタ・クロックを供
給し、デジタル・アナログ変換回路８にデジタル・アナ
ログ変換クロックを供給するクロック制御回路、１０ｃ
は、上記リセット信号と、クロック制御回路９が出力す
るカウンタ・クロックを受けて、光出力制御計数回路７
ｃの計数値のステップを制御するステップ制御回路であ
る。

【００３４】図４１の構成の光出力制御回路が、自動パ
ワー制御機能を有することは、図３８の構成の光出力制
御回路と全く同様である。

【００３５】図４１の構成の光出力制御回路の特徴は、
光出力制御計数回路７ｃの計数ステップを変更すること
ができる点にある。

【００３６】更に具体的には、ステップ制御回路１０ｃ
は、該リセット信号によってクリアされた後に上記カウ
ンタ・クロックを計数する。そして、ステップ制御回路
１０ｃにおける計数値が所定値未満の時には、光出力制
御計数回路７ｃに所定の大きな計数ステップを設定し、
ステップ制御回路１０cにおける計数値が所定値に達し
た時に、光出力制御計数回路７ｃのＬＳＢに相当する計
数ステップに設定しなおす。

【００３７】即ち、光出力制御計数回路７ｃは、ステッ
プ制御回路１０ｃによって設定される計数ステップが大
きい時には、大きな計数ステップで計数を歩進又は後退
し、ステップ制御回路１０ｃによって設定される計数ス
テップがＬＳＢ相当の時には、ＬＳＢ相当の計数ステッ
プで計数を歩進又は後退する。

【００３８】図４２は、図４１の構成の動作を具体的に
説明する図（その１）で、所要駆動電流が大きい約１０
０ｍＡを想定し、起動当初の駆動電流の更新ステップは
約３．２ｍＡ、所要駆動電流に達した後は約０．１ｍＡ
のステップで駆動電流を更新することを想定している。

【００３９】こうすれば、所要駆動電流が１００ｍＡの
時でも起動後３２（１００／３．２）回程度の電流更新
によって駆動電流を１００ｍＡ近傍に収斂させることが
できるので、ステップ制御回路１０ｂは３２を計数した
時点で計数ステップの切替を指定するステップ切替信号
を出力すればよい。

【００４０】この場合、所要駆動電流に対して３％程度
の誤差を許容できるものとれば、駆動電流の更新を３２
回行なう時間で駆動電流を実質的に収斂させることがで
き、収斂の時間が短縮される。尚、計数ステップをＬＳ
Ｂ相当に縮減した後最大３２回の駆動電流更新に相当す
る時間で誤差０．１％程度に収斂させることができる。

【００４１】さて、一般的にレーザ・ダイオードには比
較的顕著な温度特性がある。

【００４２】図４５は、レーザ・ダイオードの温度特性
（その１）で、横軸の駆動電流に対する縦軸の出力光レ
ベルの温度特性を示している。

【００４３】図４５の横軸上において、電流Ｉ_THL は低
温の場合にレーザ・ダイオードが発光を開始することが
できるスレショルド電流、電流Ｉ_THH は高温の場合にレ
ーザ・ダイオードが発光を開始することができるスレシ
ョルド電流、電流Ｉ_Lは低温の場合にレーザ・ダイオー
ドが所要出力光レベルで発光するために必要な所要駆動
電流、Ｉ_Hは高温の場合にレーザ・ダイオードが所要出
力光レベルで発光するために必要な所要駆動電流であ
る。

【００４４】図４５に示しているように、低温の方がス
レショルド電流が小さく、駆動電流を出力光に変換する
効率（図４５の曲線の傾斜が変換効率を表す。）が高
く、所要出力光レベルを得るための所要駆動電流が小さ
い。

【００４５】又、図４６は、レーザ・ダイオードの温度
特性（その２）で、横軸の温度に対する所要出力光レベ
ルを得るための縦軸の所要駆動電流の変化特性を示して
いる。

【００４６】レーザ・ダイオードの駆動電流に対する出
力光レベルが図４５に示したような温度特性を有するの
で、それを描き直して所要駆動電流と温度の関係として
図示すると図４６の如くなる訳である。

【００４７】双方の図より、温度特性を考慮した上でレ
ーザ・ダイオードから所要出力光レベルを得るには、当
該温度に整合した駆動電流をレーザ・ダイオードに供給
する必要があることが判る。そして、当該温度に整合し
た駆動電流をレーザ・ダイオードに供給することは、光
出力制御回路の自動パワー制御機能によって実現される
が、同時に初期駆動電流の設定が重要になる。

【００４８】図４４は、従来の光出力制御回路の構成
（その３）で、図４１の構成に対して光出力制御計数回
路に計数値の初期値を設定する機能を付加して、起動時
にレーザ・ダイオードに計数初期値に対応する初期駆動
電流を供給する構成にしたものである。

【００４９】図４４において、１は、データによってレ
ーザ・ダイオードの駆動電流をスイッチングさせるレー
ザ・ダイオード駆動回路、２は、レーザ・ダイオード駆
動回路が供給する、データによってスイッチングされる
駆動電流によって強度変調された出力光を発生すると共
に、該出力光に比例するモニタ光を発生するレーザ・ダ
イオード、３は、該モニタ光を受けてモニタ電流に変換
するフォト・ダイオード、４は、フォト・ダイオード３
が出力するモニタ電流を電圧に変換し、レーザ・ダイオ
ード２の出力光のモニタ電圧を出力するモニタ回路、５
は、レーザ・ダイオード２の出力光が所要のレベルであ
る時のモニタ電圧と等しい電圧の基準電圧を出力する基
準電圧源、６は、該モニタ電圧と該基準電圧を比較し
て、該モニタ電圧が該基準電圧より低い時に論理レベル
“１”となり、該モニタ電圧が該基準電圧より高い時に
論理レベル“０”となるアップ・ダウン制御信号を出力
するコンパレータ、７は、該アップ・ダウン制御信号に
よって計数値を歩進又は後退させる光出力制御計数回
路、８は、光出力制御計数回路７ｂが出力する計数値を
アナログ電圧に変換するデジタル・アナログ変換回路、
９は、データと基本クロックを受けて、光出力制御計数
回路７にカウンタ・クロックを供給し、デジタル・アナ
ログ変換回路８にデジタル・アナログ変換クロックを供
給するクロック制御回路、１０ｃは、起動時に外部から
供給される初期値設定信号と、クロック制御回路９が出
力するカウンタ・クロックを受けて、光出力制御計数回
路７の計数値のステップを制御するステップ制御回路、
１１は、該初期値設定信号によって起動され、光出力制
御計数回路７に計数初期値を供給する初期値設定回路で
ある。

【００５０】図４４の構成の光出力制御回路が、 自動パワー制御機能を備えていること、 ステップ制御回路１０ｃに制御される光出力制御計
数回路７が、起動当初は大きな計数ステップで計数を歩
進又は後退し、出力光レベルが所定のレベルに収斂した
後にＬＳＢに相当する計数ステップで計数を歩進又は後
退することは図４１の構成の光出力制御回路と同じであ
る。

【００５１】図４４の構成の光出力制御回路の特徴は、
初期値設定回路１１が光出力制御計数回路７に計数初期
値を設定することである。

【００５２】これにより、光出力制御計数回路７は、初
期値設定回路１１から供給される計数初期値から計数を
開始し、ステップ制御回路１０ｃから設定される計数ス
テップに応じた計数ステップで計数を歩進又は後退す
る。

【００５３】従って、図４４の構成の光出力制御回路
は、該計数初期値に対応する駆動電流からスタートし、
ステップ制御回路１０ｃにおける計数値が所定値に達す
るまではレーザ・ダイオード駆動回路１の電流を大きな
ステップで変化させ、ステップ制御回路１０ｃにおける
計数値が所定値に達した後はレーザ・ダイオード駆動回
路１の電流を光出力制御計数回路７の計数値のＬＳＢ相
当のステップで変化させる。

【００５４】即ち、該計数初期値に相当する駆動電流か
らスタートするので、所要の駆動電流に短時間で収斂さ
せることが可能になる。しかも、所要の駆動電流に収斂
した後はレーザ・ダイオード駆動回路１の電流をＬＳＢ
相当のステップで変化させるので、最終的には所要の駆
動電流に対して光出力制御計数回路７の計数値のＬＳＢ
相当の電流以内の誤差で収斂させることができる。

【００５５】図４７は、図４４の構成の動作を具体的に
説明する図（その１）で、所要駆動電流が大きい約１０
０ｍＡを想定している。

【００５６】そして、所要駆動電流が１００ｍＡであれ
ば初期駆動電流が１００ｍＡ近傍になるように計数初期
値を設定すればよいように思われがちであるが、レーザ
・ダイオード２の特性のばらつきや温度によって設定し
た計数初期値によってレーザ・ダイオード２に過大な電
流が流れることを防止するために、初期駆動電流は所要
駆動電流より小さく設定することが好ましい。ここで
は、レーザ・ダイオードの特性のばらつきを考慮して初
期駆動電流は５０ｍＡ程度に設定する場合を想定してい
る。又、起動当初は約３．２ｍＡのステップで駆動電流
を更新し、所要駆動電流近傍の駆動電流に達した後は約
０．１ｍＡのステップで駆動電流を更新するものとす
る。

【００５７】上記の場合には、起動後１４（（１００−
５０）／３．２）回程度の駆動電流の更新によって駆動
電流を１００ｍＡ近傍に収斂させることができるので、
ステップ制御回路１０ｃは１６を計数した時点で計数ス
テップの切替を指示するステップ切替信号を出力すれば
よい。

【００５８】この場合、所要駆動電流に対する誤差を３
％程度許容できるものとすれば、駆動電流の更新１６回
に相当する時間で駆動電流を実質的に収斂させることが
できる。即ち、図３８の構成の光出力制御回路に対して
収斂に要する時間を更に大幅に短縮することができる
上、図４１の構成の光出力制御回路に対しても収斂する
ための時間を１／２に短縮することができる。尚、その
後の約３０回の駆動電流の更新に相当する時間で誤差
０．１％に収斂させることができる。

【００５９】つまり、更に高速に収斂させることができ
る上にその精度を高く保つことができる。

【００６０】

【発明が解決しようとする課題】しかし、図３８に示し
た光出力制御回路（その１）、図４１に示した光出力制
御回路（その２）及び図４４に示した光出力制御回路
（その３）には、それぞれ、下記の問題点がある。

【００６１】まず、図３８に示した光出力制御回路（そ
の１）について、図３８も参照しながら問題点を説明す
る。

【００６２】既に説明した如く、所要駆動電流が１００
ｍＡ（２¹⁰相当）で、駆動電流の更新ステップは０．１
ｍＡ（２⁰ 相当）であると想定しているから、駆動電流
が所要の値に収斂するためには駆動電流を１，０２４
（２¹⁰／２⁵ ）回程度更新する必要がある。

【００６３】図４０は、図３８の構成の問題点を説明す
る図で、図４０（イ）は連続信号伝送の場合を、図４０
（ロ）はバースト伝送の場合を示している。

【００６４】連続信号伝送の場合には、図４０（イ）の
如く、起動されてから１，０２４回程度の駆動電流の更
新に相当する時間が経過した時点で駆動電流が所要値に
収斂する。従って、データの最初には出力光レベルが低
く、十分な信号対雑音比を確保することができない。

【００６５】バースト伝送の場合にも、図４０（ロ）の
如く、起動されてからトータルで１，０２４回程度の駆
動電流の更新に相当する時間が経過した時点で駆動電流
が所要値に収斂する。従って、間違いなく起動セルの信
号対雑音比は低く、又、複数のデータ・セルにおいても
十分な信号対雑音比を確保することができないことが起
こり得る。

【００６６】レーザ・ダイオード２の駆動電流に３％程
度の誤差（１／２⁵ 相当）を許容できるとして、駆動電
流が（１００−１００／２⁵ ）ｍＡに収斂するには
（１，０２４−３２）＝９９２回程度の駆動電流の更新
を行なう必要があり、収斂に長時間を必要とすることに
は変わりがない。

【００６７】次に、図４１の構成の光出力制御回路（そ
の２）の問題点を説明する。

【００６８】即ち、レーザ・ダイオード２の変換効率が
よい場合か、周囲温度が低くて小さな駆動電流で所要の
出力光レベルが得られる場合で、所要駆動電流が小さい
場合には、所要駆動電流近傍に収斂するのは早いが、所
要駆動電流が大きい場合と同じ回数だけ駆動電流の更新
を行なう必要があるので、この間は駆動電流の誤差が比
較的大きいという問題が生ずる。

【００６９】図４３は、図４１の構成の動作を具体的に
示す図（その２）であり、図４３が上記問題点を示して
いる。

【００７０】図４３では、レーザ・ダイオード２の変換
効率がよいか周囲温度が低いかの理由で所要駆動電流が
１０ｍＡ程度でよい場合を想定している。図４１の構成
では起動後は約３ｍＡステップで駆動電流を更新するの
で、駆動電流が所要駆動電流近傍に収斂するのは早い
（４回の更新でよい）。しかし、所要駆動電流が１００
ｍＡの場合と同じ回数は約３ｍＡのステップで駆動電流
の更新を続けるので、駆動電流が所要駆動電流の近傍に
達した後所定回数の駆動電流の更新をしている間は、光
出力制御回路の自動パワー制御機能によって駆動電流は
所要駆動電流１０ｍＡを挟んで約３ｍＡのステップでハ
ンティングしており、この間は駆動電流の誤差が比較的
大きい。

【００７１】そして、３ｍＡステップで所定回数の駆動
電流更新を行なった後、０．１ｍＡステップで約３０回
程度の駆動電流の更新を行なって初めて駆動電流の誤差
が小さくなる。

【００７２】即ち、所要駆動電流が小さい場合には、所
要駆動電流近傍でハンティングしている間の駆動電流の
誤差が大きく、結果的に所要駆動電流が大きい場合に比
較して収斂に要する時間が長くなる。

【００７３】次いで、図４４の構成の光出力制御回路
（その３）の問題点を説明する。

【００７４】即ち、所要駆動電流が小さい場合には、所
要駆動電流近傍に収斂するのは早いが、所定回数は駆動
電流の更新を続けている間は駆動電流は許容誤差以内に
収斂することができないという上記と同じ問題が生ず
る。

【００７５】図４８は、図４４の構成の動作を具体的に
説明する図（その２）で、図４８が上記問題点を示して
いる。

【００７６】図４８では、レーザ・ダイオード２の変換
効率がよいか周囲温度が低いかの理由で所要駆動電流が
１０ｍＡ程度でよい場合を想定している。

【００７７】所要駆動電流が１０ｍＡであれば初期駆動
電流が１０ｍＡ近傍になるように計数初期値を設定する
が、レーザ・ダイオードの特性のばらつきによって現実
の初期駆動電流は５ｍＡ程度である場合を想定してい
る。又、起動当初は約３ｍＡのステップで駆動電流を更
新し、所要駆動電流に達した後は約０．１ｍＡのステッ
プで駆動電流を更新することは、図４７の場合と同じで
ある。

【００７８】上記の場合には、起動後２回程度の駆動電
流の更新によって駆動電流を１０ｍＡ近傍でハンティン
グを開始するにもかかわらず、所要駆動電流が１００ｍ
Ａの場合と同じ回数は約３ｍＡのステップで駆動電流の
更新をし続けなければならない。

【００７９】そして、３ｍＡステップで所定回数の駆動
電流更新を行なった後、０．１ｍＡステップで約３０回
程度の駆動電流の更新を行なって初めて許容誤差以内に
収斂することができる。

【００８０】即ち、所要駆動電流が小さい場合には、所
要駆動電流近傍でハンティングしている間の駆動電流の
誤差が大きく、結果的に所要駆動電流が大きい場合に比
較して収斂に要する時間が長くなる。

【００８１】尚、レーザ・ダイオードの特性にばらつき
がなく、設定された計数初期値によって所要駆動電流近
傍の初期駆動電流が得られる場合には、駆動電流が所要
駆動電流近傍でハンティングを開始するまでの駆動電流
の更新回数は上記より少なくなるが、所要駆動電流に対
して正確に収斂するまでに行なう駆動電流の更新回数に
は変わりがない。

【００８２】本発明は、かかる問題点に鑑み、光通信シ
ステムの送信回路を構成する光出力制御回路に関し、起
動後に発光素子の出力光が所定の光出力に達するまでの
時間を短縮することができる光出力制御回路を提供する
ことを目的とする。

【００８３】

【課題を解決するための手段】第一の発明は、光出力制
御計数回路の計数値に応じた駆動電流を発光素子に供給
する構成と、該発光素子の出力光レベルのモニタ電圧と
所要出力光レベルに対応する基準電圧とを比較する構成
と、比較結果によって該光出力制御計数回路の計数の方
向を制御して該駆動電流を所要駆動電流に制御する構成
と、該光出力制御計数回路に計数初期値を設定する構成
を備える光出力制御回路において、該光出力制御計数回
路の計数値の大きさによって、起動後に該光出力制御計
数回路に設定する計数ステップを決定し、カウンタ・ク
ロックによって所定の回数該駆動電流を更新した時に該
光出力制御計数回路の計数ステップをＬＳＢに設定しな
おすステップ制御回路を設ける光出力制御回路の技術で
ある。

【００８４】第一の発明においては、該光出力制御計数
回路の計数値が大きい時には起動直後に設定する該計数
ステップを大きく設定して駆動電流の更新ステップを大
きく設定し、該光出力制御計数回路の計数値が小さい時
には起動直後に設定する該計数ステップを小さく設定す
る。

【００８５】ここで、該計数値の大きさと該計数初期値
の大きさは一義的関係にある上に、該計数初期値と所要
駆動電流の大きさも一義的関係に設定できるので、該計
数初期値及び該所要駆動電流の大きさに適合した更新ス
テップで駆動電流を更新することができて、該所要駆動
電流の大きさにかかわらず発光素子の駆動電流が該所要
駆動電流に収斂する時間を短縮することができる。

【００８６】その上、該ステップ制御回路がカウンタ・
クロックを所定の回数計数した時に該計数ステップを該
光出力制御計数回路のＬＳＢに設定するので、最終的に
収斂した時の駆動電流の精度を高く保つことができる。

【００８７】第二の発明は、光出力制御計数回路の計数
値に応じた駆動電流を発光素子に供給する構成と、該発
光素子の出力光レベルのモニタ電圧と所要出力光レベル
に対応する基準電圧とを比較する構成と、比較結果によ
って該光出力制御計数回路の計数の方向を制御して該駆
動電流を所要駆動電流に制御する構成と、該光出力制御
計数回路に計数初期値を設定する構成を備える光出力制
御回路において、該光出力制御計数回路に設定される計
数初期値の大きさによって、起動後に該光出力制御計数
回路に設定する計数ステップを決定し、カウンタ・クロ
ックによって所定の回数該駆動電流を更新した時に該光
出力制御計数回路の計数ステップをＬＳＢに設定しなお
すステップ制御回路を設ける光出力制御回路の技術であ
る。

【００８８】第二の発明においては、該計数初期値が大
きい時には起動後に設定する該計数ステップを大きく設
定して駆動電流の更新ステップを大きく設定し、該計数
初期値が小さい時には起動後に設定する該計数ステップ
を小さく設定して駆動電流の更新ステップを小さく設定
する。

【００８９】ここで、該計数初期値と所要駆動電流の大
きさは一義的関係に設定できるので、該所要駆動電流の
大きさに適合した更新ステップで駆動電流を更新するこ
とができて、該所要駆動電流の大きさにかかわらず発光
素子の駆動電流が該所要駆動電流に収斂する時間を短縮
することができる。

【００９０】その上、該ステップ制御回路がカウンタ・
クロックを所定の回数計数した時に該計数ステップをＬ
ＳＢに設定するので、最終的に収斂した時の駆動電流の
精度を高く保つことができる。

【００９１】第三の発明は、光出力制御計数回路の計数
値に応じた駆動電流を発光素子に供給する構成と、該発
光素子の出力光レベルのモニタ電圧と所要出力光レベル
に対応する基準電圧とを比較する構成と、比較結果によ
って該光出力制御計数回路の計数の方向を制御して該駆
動電流を所要駆動電流に収斂させる構成と、該光出力制
御計数回路に計数初期値を設定する構成を備える光出力
制御回路において、該光出力制御計数回路の計数値の大
きさ又は該光出力制御計数回路に設定される計数初期値
のいずれかの大きさによって、起動後に該光出力制御計
数回路に設定する計数ステップを決定し、上記モニタ電
圧が上記基準電圧近傍の所定のウィンドウ中に入ったこ
とを検出した時に、該光出力制御計数回路に設定した計
数ステップをＬＳＢに設定しなおすステップ制御回路を
設ける光出力制御回路の技術である。

【００９２】第三の発明においては、該モニタ電圧と該
基準電圧との差が所定の値以内に入ったことを検出した
時に該ステップ制御回路が該光出力制御計数回路の計数
ステップを縮減して設定する。

【００９３】従って、該ステップ制御回路が上記カウン
タ・クロックを所定回数計数してから計数ステップを縮
減して設定するより早く計数ステップを縮減することが
できるため、駆動電流が所要駆動電流に最終的に収斂す
るための時間を短縮することができる。

【００９４】第四の発明は、光出力制御計数回路の計数
値に応じた駆動電流を発光素子に供給する構成と、該発
光素子の出力光レベルのモニタ電圧と所要出力光レベル
に対応する基準電圧とを比較する構成と、比較結果によ
って該光出力制御計数回路の計数の方向を制御して該駆
動電流を所要駆動電流に収斂させる構成と、該光出力制
御計数回路に計数初期値を設定する構成を備える光出力
制御回路において、該光出力制御計数回路の計数値の大
きさ又は該光出力制御計数回路に設定される計数初期値
のいずれかの大きさによって、起動後に該光出力制御計
数回路に設定する計数ステップを決定し、上記モニタ電
圧が上記基準電圧を挟んでハンティングを開始したこと
を検出した時に、起動後に上記光出力制御計数回路に設
定した計数ステップをＬＳＢに設定しなおすステップ制
御回路を設ける光出力制御回路の技術である。

【００９５】第四の発明においては、該基準電圧に対し
て該モニタ電圧がハンティングしたことを検出した時に
該計数ステップをＬＳＢに設定する。

【００９６】該基準電圧に対して該モニタ電圧がハンテ
ィングするということは、駆動電流が所要駆動電流の近
傍に達していることを意味するから、ステップ制御回路
が上記カウンタ・クロックを所定回数計数してから該計
数ステップを縮減して設定するより早く該計数ステップ
を縮減することができるため、駆動電流が所要駆動電流
に最終的に収斂するための時間を短縮することができ
る。

【００９７】第五の発明は、上記第一の発明乃至第四の
発明のいずれかの光出力制御回路において、上記発光素
子の出力光レベルが所要の出力光レベル近傍に収斂した
時に、起動後に上記光出力制御計数回路に設定した計数
ステップを順次逓減させる光出力制御回路の技術であ
る。

【００９８】第五の発明においては、上記発光素子の出
力光レベルが所要の出力光レベル近傍に収斂した時に、
起動後に上記光出力制御計数回路に設定した計数ステッ
プを順次逓減させる。

【００９９】従って、上記発光素子の出力光レベルが所
要の出力光レベル近傍に収斂した後に駆動電流が所要駆
動電流に収斂する時間を短縮することができる。

【０１００】第六の発明は、上記第一の発明乃至第五の
発明のいずれかの光出力制御回路において、上記発光素
子の出力光レベルが所要の出力光レベル近傍に収斂した
後に、少なくとも、上記光出力制御計数回路に計数ステ
ップの更新を許可する周期を長くすること、又は、上記
駆動電流を発光素子に供給する構成における駆動電流更
新の速度を逓減することのいずれかを行なう光出力制御
回路の技術である。

【０１０１】第六の発明においては、上記発光素子の出
力光レベルが所要の出力光レベル近傍に収斂した後に上
記光出力制御計数回路に計数ステップの更新を許可する
周期を長くする構成、又は、上記発光素子の出力光レベ
ルが所要の出力光レベル近傍に収斂した後に上記駆動電
流を発光素子に供給する構成における駆動電流更新の速
度を逓減する構成の少なくとも一方を適用する。

【０１０２】上記光出力制御計数回路に計数ステップの
更新を許可する周期を長くする場合には、計数ステップ
更新回数が逓減され、デジタル・アナログ変換回路のグ
リッチ等の影響を縮減できる。

【０１０３】又、上記駆動電流を発光素子に供給する構
成における駆動電流更新の速度を逓減する場合には、駆
動電流の更新時に上記駆動電流を発光素子に供給する構
成において発生する高周波成分が縮減されるので、光出
力制御回路における信号対雑音比の低下を回避すること
ができる。

【０１０４】第七の発明は、光出力制御計数回路の計数
値に応じた駆動電流を発光素子に供給する構成と、該発
光素子の出力光レベルのモニタ電圧と所要出力光レベル
に対応する基準電圧とを比較する構成と、比較結果によ
って該光出力制御計数回路の計数の方向を制御して該駆
動電流を所要駆動電流に制御する構成と、該光出力制御
計数回路に計数初期値を設定する構成を備える光出力制
御回路において、該光出力制御計数回路の計数値又は該
光出力制御計数回路に設定される計数初期値とのいずれ
かによって、起動後に該光出力制御計数回路に設定する
計数ステップを決定する光出力制御回路の技術である。

【０１０５】第七の発明においては、該光出力制御計数
回路に設定される計数初期値によって駆動電流の更新ス
テップを設定して所要駆動電流に収斂させる。

【０１０６】これにより、簡易な構成で上記発光素子に
供給する駆動電流を所要駆動電流に収斂させることがで
きる。

【０１０７】

【発明の実施の形態】以降、本発明の技術について詳細
な図面を使用して順次説明してゆくことにする。

【０１０８】図１は、本発明の第一の実施の形態で、上
記原理を実現する最も基本的な構成の１つである。

【０１０９】図１において、１は、データによってレー
ザ・ダイオードの駆動電流をスイッチングさせるレーザ
・ダイオード駆動回路、２は、レーザ・ダイオード駆動
回路１が供給する、データによってスイッチングされる
駆動電流によって強度変調された出力光を発生すると共
に、該出力光に比例するモニタ光を発生するレーザ・ダ
イオード、３は、該モニタ光を受けてモニタ電流に変換
するフォト・ダイオード、４は、フォト・ダイオード３
が出力するモニタ電流を電圧に変換し、レーザ・ダイオ
ード２の出力光のモニタ電圧を出力するモニタ回路、５
は、レーザ・ダイオード２の出力光が所要レベルである
時のモニタ電圧と等しい電圧の基準電圧を出力する基準
電圧源、６は、該モニタ電圧と該基準電圧を比較して、
該モニタ電圧が該基準電圧より低い時に論理レベルが
“１”となり、該モニタ電圧が該基準電圧より高い時に
論理レベルが“０”となるアップ・ダウン制御信号を出
力するコンパレータ、７は、該アップ・ダウン制御信号
によって計数値を歩進又は後退させる光出力制御計数回
路、８は、光出力制御計数回路７が出力する計数値をア
ナログ電圧に変換するデジタル・アナログ変換回路、９
は、データと基本クロックを受けて、光出力制御計数回
路７にカウンタ・クロックを供給し、デジタル・アナロ
グ変換回路８にデジタル・アナログ変換クロックを供給
するクロック制御回路、１０は、光出力制御回路の起動
時に外部から供給される初期値設定信号と、クロック制
御回路９が出力するカウンタ・クロック及び光出力制御
計数回路７が出力する複数ビットの計数値を受けて、光
出力制御計数回路７が計数値を更新する際の計数ステッ
プを指定するステップ指定信号を出力するステップ制御
回路、１１は、該初期値設定信号によって起動され、光
出力制御計数回路７にレーザ・ダイオード２の温度特性
に応じた計数初期値を供給する初期値設定回路である。

【０１１０】図１の構成の光出力制御回路が、 自動パワー制御機能を有すること、 ステップ制御回路１０によって制御されて、光出力
制御計数回路７が、起動当初は大きな計数ステップで計
数を歩進又は後退し、出力光レベルが所定のレベルに収
斂する頃にＬＳＢに相当する計数ステップで計数を歩進
又は後退すること、 初期値設定回路１１が光出力制御計数回路７に計数
初期値を設定することは、図４４の構成の光出力制御回
路と同じである。

【０１１１】そして、図１の構成の光出力制御回路の特
徴は、ステップ制御回路１０が、起動当初は光出力制御
計数回路７が出力する計数値に応じた計数ステップを光
出力制御計数回路７に設定し、カウンタ・クロックの所
定周期が過ぎて出力光レベルが所定のレベルに収斂した
後に光出力制御計数回路７のＬＳＢに相当する計数ステ
ップを光出力制御計数回路７に設定することである。

【０１１２】即ち、光出力制御計数回路７は、初期値設
定回路１１から供給される計数初期値から計数を開始
し、ステップ制御回路１０から設定される計数ステップ
によって計数値を歩進又は後退する。

【０１１３】ところで、光出力制御計数回路７には起動
時に初期値設定回路１１が計数初期値を設定するので、
起動時に光出力制御計数回路７が出力する計数値は該計
数初期値に等しい。即ち、起動時にステップ制御回路１
０が光出力制御計数回路７に設定する計数ステップは該
計数初期値と一義的関係になる。しかも、該計数初期値
はレーザ・ダイオード２の温度特性を反映したものであ
る。

【０１１４】さて、該計数初期値によってレーザ・ダイ
オード２に過大な電流が流れることを避けるために、初
期駆動電流が所要駆動電流に対して一定の余裕を持つよ
うに該計数初期値を設定することが好ましい。従って、
該計数初期値は当然所要駆動電流とも一義的関係に設定
される。つまり、設定される計数ステップに対応する駆
動電流の更新ステップはレーザ・ダイオード２の温度特
性を反映して、高温の時には駆動電流の更新ステップは
大きく、低温の時には駆動電流の更新ステップは小さく
なる。

【０１１５】これによって、レーザ・ダイオード２の温
度特性による所要駆動電流の大小に関係なく、起動後に
駆動電流の更新を所定回数行なった時点にレーザ・ダイ
オード２の駆動電流を所要駆動電流の近傍に収斂させる
ことが可能になり、且つ、温度による収斂時間の変化を
抑圧することができる。

【０１１６】図２は、上記事項を具体的に説明するため
の、計数値の各桁が示す電流値が駆動電流値に占める比
率である。

【０１１７】図２においては、１０ビットの計数回路と
１０ビットのデジタル・アナログ変換回路を用いて、レ
ーザ・ダイオードの駆動電流を０．１ｍＡ（２⁰ （ＬＳ
Ｂ）相当）から１０２．３ｍＡ（（２¹⁰−１）相当）の
範囲で制御する例を示している。

【０１１８】そして、駆動電流値をデジタル変換したデ
ジタル・コードのＬＳＢを第１桁と呼ぶ場合、第４桁目
によって制御される電流のステップは０．８ｍＡ（２³
相当）である。

【０１１９】この０．８ｍＡという電流は、低温で所要
駆動電流が１２．８ｍＡ（２⁷ 相当）の時にはその６．
３％を占めるが、高温で所要駆動電流が５１．２ｍＡ
（２⁹相当）の時にはその１．６％を占めるにすぎず、
所要駆動電流が５１．２ｍＡの時に６．３％を占めるの
は第６桁が示す３．２ｍＡ（２⁵ 相当）である。

【０１２０】従って、６．３％を占めるステップで所要
駆動電流を更新するものとすれば、所要駆動電流が１
２．８ｍＡの時には０．１ｍＡの８倍のステップで更新
すればよく、所要駆動電流が５１．２ｍＡの時には０．
１ｍＡの３２倍のステップで更新すれば、駆動電流が所
要駆動電流近傍に収斂した時の誤差は、所要駆動電流の
大きさに関係なく一定になる。

【０１２１】その上、計数初期値と所要駆動電流に対応
する計数値の関係を一定に設定することが可能であるの
で、所要駆動電流によって計数ステップを可変にして
も、即ち、所要駆動電流によって駆動電流の更新ステッ
プを可変にしても、所要駆動電流に収斂するまでの駆動
電流の更新回数を一定にすることができる。

【０１２２】例えば、所要駆動電流が５１．２ｍＡの時
に初期駆動電流を５１．２／２⁴ ＝３．２ｍＡ以上に設
定し、所要駆動電流が１２．８ｍＡの時に初期駆動電流
を１２．８／２⁴ ＝０．８ｍＡ以上に設定すれば、必ず
１６回以内に所要駆動電流に収斂させることができる。

【０１２３】しかも、図１の構成においては、駆動電流
の更新を所定回数行なった時点に光出力制御計数回路７
の計数ステップを光出力制御計数回路の計数値のＬＳＢ
相当に縮減して、以降はＬＳＢ相当の計数ステップで駆
動電流を所要駆動電流に収斂させてゆくので、最終的な
駆動電流の誤差は更に縮減されてＬＳＢ相当の電流以内
の誤差になる。

【０１２４】図３は、本発明の第一の実施の形態の動作
を説明する図で、上記のことをイメージ的に描いたもの
であるので、説明は簡単にしておきたい。

【０１２５】図３において、縦軸はレーザ・ダイオード
の駆動電流、横軸は時間で、起動時に設定された計数初
期値によって初期駆動電流がレーザ・ダイオードに供給
される。そして、該初期駆動電流に対応するステップで
駆動電流を更新してゆくので、所要駆動電流の大きさと
は無関係に、所定回数の更新を行なえば所要駆動電流に
対して収斂させることができ、その後更新ステップをＬ
ＳＢ相当に縮減することによってＬＳＢ相当の電流以内
の誤差で所要駆動電流に収斂させることができることを
表現している。

【０１２６】これで、本発明の第一の実施の形態の原理
を一通り説明したので、以降、図１の構成における各々
の構成要素の詳細を説明しながら、本発明の技術の本質
を順に明らかにしてゆく。

【０１２７】図１３は、レーザ・ダイオード駆動回路の
構成で、図１の構成に適合するものである。尚、図１３
にはレーザ・ダイオードも併せて記載している。

【０１２８】図１３において、１は、レーザ・ダイオー
ド駆動回路で、インバータ１−１及び１−２、Ｎチャネ
ル型電界効果トランジスタ１−３、１−４、１−６、１
−８及び１−１２、抵抗１−５及び１−９、演算増幅器
１−７、Ｐチャネル型電界効果トランジスタ１−１０及
び１−１１によって構成される。

【０１２９】２は、レーザ・ダイオードである。

【０１３０】データはインバータ１−１に入力され、イ
ンバータ１−１で論理レベルを反転された後、さらにイ
ンバータ１−２によって論理レベルを反転される。

【０１３１】Ｎチャネル型電界効果トランジスタ１−３
及び１−４は電流スイッチを構成しており、インバータ
１−１の出力がＮチャネル型電界効果トランジスタ１−
３に、インバータ１−２の出力がＮチャネル型電界効果
トランジスタ１−４に供給されることにより、Ｎチャネ
ル型電界効果トランジスタ１−６の電流をスイッチング
し、データの論理レベルが“１”の時にレーザ・ダイオ
ード２に駆動電流が供給される。

【０１３２】一方、デジタル・アナログ変換出力は演算
増幅器１−７とＮチャネル型電界効果トランジスタ１−
８によって構成されるボルテージ・フォロワに入力さ
れ、抵抗１−９に当該デジタル・アナログ変換出力に応
じた電流を生じさせる。

【０１３３】抵抗１−９に生ずる電流はＮチャネル型電
界効果トランジスタ１−８を介してダイオード接続され
たＰチャネル型電界効果トランジスタ１−１０に流れ
る。

【０１３４】Ｐチャネル型電界効果トランジスタ１−１
０とＰチャネル型電界効果トランジスタ１−１１はカレ
ント・ミラーを構成しており、Ｐチャネル型電界効果ト
ランジスタ１−１０の電流に等しい電流がＰチャネル型
電界効果トランジスタ１−１１を介してダイオード接続
されたＮチャネル型電界効果トランジスタ１−１２を流
れる。

【０１３５】Ｎチャネル型電界効果トランジスタ１−１
２とＮチャネル型電界効果トランジスタ１−６もカレン
ト・ミラーを構成しており、Ｎチャネル型電界効果トラ
ンジスタ１−１２の電流に等しい電流がＮチャネル型電
界効果トランジスタ１−６を流れて、さきに記載したよ
うに、レーザ・ダイオード２に供給される駆動電流を決
定する電流となる。

【０１３６】即ち、デジタル・アナログ変換出力に比例
する駆動電流がレーザ・ダイオード２に供給されるの
で、レーザ・ダイオード２の駆動電流はデジタル・アナ
ログ変換出力によって制御される。

【０１３７】図１７は、モニタ回路の構成で、図１７
（イ）にはピーク・ホールド回路で構成する場合を、図
１７（ロ）にはボトム・ホールド回路で構成する場合
を、フォト・ダイオードと共に示している。

【０１３８】図１７（イ）において、３は、レーザ・ダ
イオードが発生するモニタ光を電流に変換するフォト・
ダイオードである。

【０１３９】４は、モニタ回路で、抵抗４−１及び４−
４、演算増幅器４−２、Ｎチャネル型電界効果トランジ
スタ４−３及びコンデンサ４−５によって構成される。

【０１４０】モニタ光はフォト・ダイオード３によって
電流に変換されて抵抗４−１を流れることによって電圧
に変換される。

【０１４１】抵抗４−１の端子電圧は演算増幅器４−２
及びＮチャネル型電界効果トランジスタ４−３によって
構成されるボルテージ・フォロワに入力され、該端子電
圧が正の時にコンデンサ４−５を短時間に充電する。

【０１４２】抵抗４−４の抵抗値とコンデンサ４−５の
容量値によって決まる時定数が該端子電圧が変化する時
間より十分に長ければ、コンデンサ４−５には該端子電
圧の正のピーク電圧がホールドされる。

【０１４３】さきに記載した如く、該モニタ光はレーザ
・ダイオードの出力光レベルに比例するので、コンデン
サ４−５にホールドされる電圧は出力光のモニタ電圧に
なり得、図１のコンパレータに供給される。

【０１４４】図１７（ロ）において、３は、レーザ・ダ
イオードが発生するモニタ光を電流に変換するフォト・
ダイオードである。

【０１４５】４ａは、モニタ回路で、抵抗４−１及び４
−４、演算増幅器４−２、Ｐチャネル型電界効果トラン
ジスタ４−６及びコンデンサ４−５によって構成され
る。

【０１４６】モニタ光はフォト・ダイオード３によって
電流に変換されて抵抗４−１を流れることによって電圧
に変換される。

【０１４７】抵抗４−１の端子電圧は演算増幅器４−２
及びＰチャネル型電界効果トランジスタ４−６によって
構成されるボルテージ・フォロワに入力され、該端子電
圧が負の時にコンデンサ４−５を短時間に充電する。

【０１４８】抵抗４−４の抵抗値とコンデンサ４−５の
容量値によって決まる時定数が該端子電圧が変化する時
間より十分に長ければ、コンデンサ４−５には該端子電
圧の負のボトム電圧がホールドされ、ホールドされた電
圧は図１のコンパレータ６に供給される。

【０１４９】いずれの回路でもピーク又はボトムをホー
ルドする時間は短時間であるので、連続信号伝送にもバ
ースト伝送にも適用することができる。

【０１５０】尚、図示は省略するが、ピーク・ホールド
回路とボトム・ホールド回路の他に、サンプル・ホール
ド回路を使用してもモニタ回路を構成することができ
る。

【０１５１】又、連続信号伝送の場合にはモニタ電流の
平均値をモニタ値とすることができるので、抵抗４−１
と並列にコンデンサを接続し、該コンデンサの端子間に
生ずる平均値電圧をモニタ電圧としてもよい。

【０１５２】図１８は、クロック制御回路の構成であ
る。

【０１５３】図１８において、９−１は論理積回路、９
−２は例えば４ビットのアップ・カウンタ、９−３はイ
ンバータ、９−４は遅延回路である。

【０１５４】アップ・カウンタ９−２では、データ端子
Ｄ０乃至Ｄ３に供給される論理レベルは“０”（アー
ス）に固定されており、キャリー端子ＣＯの出力（正確
には「アップ・カウンタの計数値に繰り上がりが起きる
時に出力される論理レベル“１”の信号」をキャリーと
呼ぶが、本明細書ではキャリー端子ＣＯに現れる信号も
キャリーと呼ぶことがあるので注意されたい。）がイン
バータ９−３を介してイネーブル端子ＥＮに供給されて
おり、クロック端子Ｃに基本クロックが供給されてお
り、この例では出力端子Ｑ３の出力がカウンタ・クロッ
クとして取り出される。

【０１５５】そして、論理積回路９−１にはデータとア
ップ・カウンタ９−２のキャリーが供給されており、論
理積回路９−１の出力がアップ・カウンタ９−２のロー
ド端子Ｌに供給されている。

【０１５６】いま、アップ・カウンタ９−２が起動され
た時は、該キャリーの論理レベルが“０”であるから論
理積回路９−１の出力の論理レベルも“０”で、データ
端子に供給されている１０進数０はロードされない。従
って、計数初期値不定のままに基本クロックを計数して
ゆき、１０進数の１５を計数した１つ後のクロックで該
キャリーの論理レベルが“１”に遷移する。

【０１５７】インバータ９−３によって該キャリーの論
理レベルを“０”に反転した信号がアップ・カウンタ９
−２のイネーブル端子ＥＮに供給されることによってア
ップ・カウンタ９−２は直ちに計数を停止し、出力端子
Ｑ０乃至Ｑ３の論理レベルは“０”に保たれ、該キャリ
ーの論理レベルは“１”に保たれる。

【０１５８】この状態にある時刻ｔ₁ にデータｄ₁ が入
力されると論理積回路９−１の出力の論理レベルが
“１”になり、アップ・カウンタ９−２に１０進数０が
ロードされる。この時に該キャリーの論理レベルが
“０”に遷移し、以降はロードが無効になるので、アッ
プ・カウンタ９−２は１０進数０を初期値として順次計
数値を歩進してゆき、時刻ｔ₂ に再びキャリーの論理レ
ベルを“１”に遷移させる。

【０１５９】図１９に示した例では、この時刻にはデー
タが存在していないので、アップ・カウンタ９−２には
１０進数０はロードされない。一方、イネーブル端子Ｅ
Ｎには該キャリーを反転した論理レベル“０”が供給さ
れるので計数は停止され、該キャリーは論理レベル
“１”に保たれたままでいる。

【０１６０】この状態にある時刻ｔ₃ にデータｄ₂ が入
力されると論理積回路９−１の出力の論理レベルが再び
“１”になり、アップ・カウンタ９−２に１０進数０が
ロードされる。この時に該キャリーの論理レベルが
“０”に遷移し、以降はロードが無効になるので、アッ
プ・カウンタ９−２は１０進数０を初期値として順次計
数値を歩進してゆき、時刻ｔ₄ にキャリーを出力する。

【０１６１】この時には、データの論理レベルが“１”
であるので、アップ・カウンタ９−２は１０進数０をロ
ードされ、該キャリーの論理レベルが“０”に遷移する
と共にアップ・カウンタ９−２は改めて０から計数を開
始する。以降、データｄ₂ が継続する限り同じ動作が繰
り返されて、Ｑ３出力端子から基本クロック１６ビット
を周期とするカウンタ・クロックが出力される。

【０１６２】ここで、データｄ₂ は論理レベル“１”の
連続であるかのように記載しているが、例えば時刻ｔ₃
と時刻ｔ₄ の間に論理レベル“１”と論理レベル“０”
の間を遷移しても上記の動作には変わりがない。何故な
ら、時刻ｔ₃ と時刻ｔ₄ の間に論理レベル“１”と論理
レベル“０”の間を遷移しても、この時には該キャリー
の論理レベルが“０”に固定されていてアップ・カウン
タ９−２はロード無効になっているからである。

【０１６３】図１８に示したクロック制御回路の例で
は、データを検出してから８ビット遅延した時点にカウ
ンタ・クロックのパルスが生成されるが、この遅延はデ
ータが入力されていることを確認してから駆動電流の更
新を行なうために必要な遅延である。従って、図１８の
構成のクロック制御回路は連続信号伝送にもバースト伝
送にも適用することができる。尚、連続信号伝送専用に
するなら、単に基本クロックを分周するタイプのクロッ
ク制御回路でよい。

【０１６４】又、アップ・カウンタ９−２が出力するカ
ウンタ・クロックを基本クロックで打ちなおすことでデ
ジタル・アナログ変換回路に供給するクロックを遅延さ
せているが、これはカウンタ・クロックによって図１の
光出力制御計数回路の計数値が確定した後にデジタル・
アナログ変換回路で該計数値に対応する電圧を生成する
ためである。

【０１６５】図２０は、初期値設定回路の構成（その
１）である。

【０１６６】図２０において、１１−１は基準電圧源、
１１−２は演算増幅器、１１−３はＮチャネル型電界効
果トランジスタ、１１−４はサーミスタ、１１−５及び
１１−６はＰチャネル型電界効果トランジスタ、１１−
７は抵抗、１１−８はアナログ・デジタル変換回路、１
１−９は読み出し専用メモリ（図では「ＲＯＭ」と記載
している。これは「Read Only Memory」の頭文字による
略語である。）である。

【０１６７】基準電圧源１１−１の基準電圧が、演算増
幅器１１−２及びＮチャネル型電界効果トランジスタ１
１−３によって構成されるボルテージ・フォロワに供給
されているので、サーミスタ１１−４には該基準電圧と
サーミスタ１１−４の抵抗値で決まる電流が流れる。サ
ーミスタ１１−４の抵抗値は温度特性を持っているの
で、抵抗１１−７を流れる電流は温度に固有な電流（感
温電流と呼ぶことにする。）である。

【０１６８】該感温電流がＮチャネル型電界効果トラン
ジスタ１１−３を介してダイオード接続されたＰチャネ
ル型電界効果トランジスタ１１−５を流れる。

【０１６９】Ｐチャネル型電界効果トランジスタ１１−
５とＰチャネル型電界効果トランジスタ１１−６はカレ
ント・ミラーを構成しているので、該感温電流はＰチャ
ネル型電界効果トランジスタ１１−６を流れて、抵抗１
１−７に温度に固有な電圧（感温電圧と呼ぶことにす
る。）を生じさせる。

【０１７０】該感温電圧をアナログ・デジタル変換回路
１１−８でデジタル値に変換して、読み出し専用メモリ
１１−９にアドレスとして供給する。

【０１７１】読み出し専用メモリ１１−９の各々の感温
電圧に対応するアドレスで指定される記憶領域には、当
該感温電圧が表わす温度の時にレーザ・ダイオードに供
給したい初期駆動電流に対応する計数初期値が格納され
ている。

【０１７２】従って、図２０の構成の初期値設定回路が
図１の光出力制御計数回路に設定する計数初期値を図１
のデジタル・アナログ変換回路がアナログ変換する電圧
によって、光出力制御回路の周囲温度に適合する初期駆
動電流をレーザ・ダイオードに供給することができる。
更に、後述するように、当該計数初期値によって図１の
ステップ制御回路が光出力制御回路の周囲温度に適合す
る計数ステップを設定し、該計数ステップに対応する電
流のステップをデジタル・アナログ変換回路がレーザ・
ダイオード駆動回路に供給するので、レーザ・ダイオー
ドの駆動電流の更新ステップを周囲温度に適合させるこ
とができる。

【０１７３】さて、初期値設定回路としては複数のバリ
エーションがある。

【０１７４】図２１は、初期値設定回路（その２）で、
定電流源１１−１０、サーミスタ１１−４、アナログ・
デジタル変換回路１１−８及び読み出し専用メモリ１１
−９で構成されるものである。

【０１７５】図２１の構成の初期値設定回路は、定電流
源１１−１０の電流をサーミスタ１１−４に流して感温
電圧を生じさせるもので、以降の動作は図２０の構成の
初期値設定回路と同じである。

【０１７６】図２２は、初期値設定回路（その３）で、
温度センサとアナログ・デジタル変換回路を内蔵する集
積回路温度センサ集積回路（図では「温度センサＩＣ」
と標記している。）１１−１１と読み出し専用メモリ１
１−９で構成されるもので、動作は図２０及び図２１の
構成の初期値設定回路と同じである。

【０１７７】図２３は、初期値設定回路の構成（その
４）で、基準電圧源１１−１、演算増幅器１１−２、Ｎ
チャネル型電界効果トランジスタ１１−３、サーミスタ
１１−４、Ｐチャネル型電界効果トランジスタ１１−５
及び１１−６、抵抗１１−７、１１−１２及び１１−１
３、アナログ・デジタル変換回路１１−８によって構成
されている。

【０１７８】図２３の構成の初期値設定回路は、サーミ
スタ１１−４、抵抗１１−１２及び１１−１３の合成抵
抗がレーザ・ダイオードの駆動電流の温度依存性を示す
ように、サーミスタ１１−４に直列に抵抗１１−１２
を、サーミスタ１１−４に並列に抵抗１１−１３を接続
しており、Ｐチャネル型電界効果トランジスタ１１−６
のドレイン電圧をアナログ・デジタル変換すればレーザ
・ダイオードに供給したい初期駆動電流に対応する計数
初期値を得ることができる。

【０１７９】次いで、本発明の光出力制御回路において
最も重要な機能を実現する光出力制御計数回路とステッ
プ制御回路に関する構成と動作の説明に移る。

【０１８０】図２４は、光出力制御計数回路の構成（そ
の１）で、１０ビットの計数値を出力するものを想定し
て、５ビットのアップ・ダウン・カウンタを２つ組み合
わせて１０ビットの光出力制御計数回路を構成する例を
示している。

【０１８１】図２４において、７−１はアップ・ダウン
・カウンタで、計数値の下位５ビットを出力し、７−２
はアップ・ダウン・カウンタで、計数値の上位５ビット
を出力する。

【０１８２】７−３は、初期値設定信号によって計数初
期値の下位５ビットと、図１のコンパレータ６が出力す
るアップ・ダウン制御信号とを切り替えてアップ・ダウ
ン・カウンタ７−１のデータ端子Ｄ０乃至Ｄ４に供給す
るスイッチ群、７−４は、該初期値設定信号によって計
数初期値の上位５ビットと論理レベル“０”の信号とを
切り替えてアップ・ダウン・カウンタ７−２のデータ端
子Ｄ０乃至Ｄ４に供給するスイッチ群である。

【０１８３】７−５乃至７−９は、図１のステップ制御
回路１０から供給されるステップ指定信号ＳＴ０乃至Ｓ
Ｔ４と該初期値設定信号の論理和をアップ・ダウン・カ
ウンタ７−１のロード端子Ｌ０乃至Ｌ４に供給する論理
和回路である。

【０１８４】７−１０は、アップ・ダウン・カウンタ７
−１のキャリーとアップ・ダウン・カウンタ７−２のキ
ャリーの論理積の論理レベルを反転した信号を出力して
アップ・ダウン・カウンタ７−１のイネーブル端子ＥＮ
に供給する否定論理積回路、７−１１は、アップ・ダウ
ン・カウンタ７−１のキャリーと否定論理積回路７−１
０の出力の論理積を生成してアップ・ダウン・カウンタ
７−２のイネーブル端子ＥＮに供給する論理積回路であ
る。

【０１８５】又、カウンタ・クロックがアップ・ダウン
・カウンタ７−１とアップ・ダウン・カウンタ７−２の
クロック端子Ｃに供給される。

【０１８６】パワー・オン・リセット信号がアップ・ダ
ウン・カウンタ７−１とアップ・ダウン・カウンタ７−
２のクリア端子ＣＬに供給され、電源投入時にアップ・
ダウン・カウンタ７−１及びアップ・ダウン・カウンタ
７−２の計数値を一旦０にクリアした後にアップ・ダウ
ン・カウンタ７−１及び７−２を動作可能状態にする。

【０１８７】そして、アップ・ダウン・カウンタ７−１
の出力端子Ｑ０乃至Ｑ４の出力が光出力制御計数回路の
計数値の下位５ビットＱ００乃至Ｑ０４となり、アップ
・ダウン・カウンタ７−２の出力端子Ｑ０乃至Ｑ４の出
力が光出力制御計数回路の計数値の上位５ビットＱ０５
乃至Ｑ０９となる。又、計数値の上位５ビットＱ０５乃
至Ｑ０９はステップ制御回路に供給される。

【０１８８】図２６は、ステップ制御回路の構成（その
１）で、図１の構成の光出力制御回路に適合するもので
ある。

【０１８９】１０−１は、例えば４ビットのアップ・カ
ウンタである。

【０１９０】１０−２は、アップ・カウンタ１０−１が
出力するキャリーの論理レベルを反転して、ステップ切
替信号ＳＴを出力するインバータである。

【０１９１】１０−３は、光出力制御計数回路の出力で
あるＱ０５乃至Ｑ０９の中の最上位の論理レベル“１”
を全ての下位ビットに設定する上位“１”セット回路
で、論理和回路１０−３−１乃至１０−３−４によって
構成される。

【０１９２】又、１０−４、１０−５、１０−６、１０
−７及び１０−８は論理積回路で、インバータ１０−２
が出力するステップ切替信号と上位“１”セット回路の
出力の論理積演算をする。

【０１９３】そして、初期値設定信号がアップ・カウン
タ１０−１のクリア端子ＣＬに供給され、カウンタ・ク
ロックがアップ・カウンタ１０−１のクロック端子に供
給され、インバータ１０−２がキャリーを反転して出力
するステップ切替信号がアップ・カウンタ１０−１のイ
ネーブル端子ＥＮに供給される。

【０１９４】まず、上位“１”セット回路の動作を説明
した上で、図２６のステップ制御回路全体の動作をタイ
ムチャートを以て説明する。

【０１９５】ここで、上位“１”セット回路に供給され
る光出力制御計数回路の計数値の上位５ビットＱ０５乃
至Ｑ０９においてＱ０９がＭＳＢで、Ｑ０８からＱ０５
にゆくに従って順に重みが軽くなるものとする。

【０１９６】上位“１”セット回路１０−３において
は、論理和回路１０−３−４にはＱ０９とＱ０８が供給
され、論理和回路１０−３−３にはＱ０９乃至Ｑ０７が
供給され、論理和回路１０−３−２にはＱ０９乃至Ｑ０
６が供給され、論理和回路１０−３−１にはＱ０９乃至
Ｑ０５が供給されている。

【０１９７】従って、もしＱ０９の論理レベルが“１”
であれば、論理和回路１０−３−１乃至１０−３−４の
出力の論理レベルは全て“１”になり、上位“１”セッ
ト回路の全ての出力の論理レベルが“１”になる。又、
Ｑ０９の論理レベルが“０”で、Ｑ０８の論理レベルが
“１”であれば、論理和回路１０−３−１乃至１０−３
−４の出力の論理レベルは全て“１”になり、上位
“１”セット回路の下位４ビットの論理レベルが“１”
なる。このことは、Ｑ０７以下のビットが論理レベル
“１”の最上位ビットであっても同様である。

【０１９８】即ち、上位“１”セット回路は、図２４の
光出力制御計数回路の出力であるＱ０５乃至Ｑ０９の中
の最上位の論理レベル“１”を全ての下位ビットに設定
する機能を有する。

【０１９９】従って、光出力制御計数回路が計数を歩進
又は後退する場合、その歩進又は後退によって光出力制
御計数回路の出力であるＱ０５乃至Ｑ０９の中の最上位
の論理レベル“１”が変わらない限り、上位“１”セッ
ト回路１０−３は常に同じビットの範囲で論理レベル
“１”を出力する。

【０２００】論理積回路１０−４乃至１０−８は、アッ
プ・カウンタ１０−１のキャリーの論理レベルを反転し
たステップ切替信号と上位“１”セット回路１０−３の
出力との論理積を計数のステップの大きさを制御するス
テップ指定信号として図２４の光出力制御計数回路に供
給している。光出力制御計数回路の計数値の下の方のビ
ットが変化しているだけの時に該ステップ指定信号が変
化しないようにすることが好ましいが、上位“１”セッ
ト回路１０−３によって上記要請を満たすことが可能に
なる。

【０２０１】尚、当然のことながら、Ｑ０９乃至Ｑ０５
の全ての論理レベルが“０”であれば、上位“１”セッ
ト回路１０−３の出力の論理レベルは全て“０”とな
る。

【０２０２】図２７は、図２６のステップ制御回路の動
作を示すタイムチャートである。以降、図２６も参照し
ながらステップ制御回路の動作を説明する。

【０２０３】初期値設定信号の論理レベルが“１”の時
にアップ・カウンタ１０−１はクリアされて、該初期値
設定信号の論理レベルが“０”に遷移するとアップ・カ
ウンタ１０−１は計数可能な状態になる。この時キャリ
ーの論理レベルは“０”である。

【０２０４】この状態で４ビットのアップ・カウンタ１
０−１はカウンタ・クロックによって計数値を１０進数
０から１０進数１５へと順次歩進し、計数値が１５にな
った１つ後のカウンタ・クロックでアップ・カウンタ１
０−１は論理レベル“１”のキャリーを出力する。

【０２０５】インバータ１０−２は該キャリーの論理レ
ベルを“０”に反転させて、アップ・カウンタ１０−１
のイネーブル端子ＥＮに供給するので、アップ・カウン
タ１０−１は直ちに計数不能な状態になり、キャリーの
論理レベル“１”を保持する。

【０２０６】従って、最初論理レベルが“１”であった
ステップ切替信号ＳＴはキャリーの論理レベルが“１”
に遷移した時に論理レベルを“０”に遷移し、以降は論
理レベル“０”に固定される。

【０２０７】尚、ここではアップ・カウンタ１０−１の
計数値を４ビットとしているが、これは光出力制御計数
回路に設定される計数初期値と、所要駆動電流に対応す
る光出力制御計数回路の計数値によって決めればよい。
言い換えれば、計数初期値に対応する初期駆動電流から
所要駆動電流までに駆動電流の更新を何回行なうかによ
って決めればよい。

【０２０８】ステップ指定信号ＳＴ０乃至ＳＴ４は、光
出力制御計数回路から供給されるＱ０５乃至Ｑ０９の論
理レベルが“１”である最上位ビットとステップ切替信
号ＳＴとの論理積であるから、Ｑ０９の論理レベルが
“１”であればＳＴ４以下の全ての論理レベルがＱ０９
に対応して“１”になり、Ｑ０８が最上位の“１”であ
ればＳＴ３以下の全ての論理レベルがＱ０８に対応して
“１”になり、以下同様に、Ｑ０５が最上位の“１”で
あればＳＴ０の論理レベルだけがＱ０５に対応して
“１”になる。これを、図２７においてはＳＴｉ（ｉは
０及び４までの整数）の波形にＱ０ｉを記載して表現し
ている。

【０２０９】尚、該ステップ切替信号ＳＴの論理レベル
が“０”に遷移した後はステップ指定信号ＳＴ０乃至Ｓ
Ｔ４は全て論理レベル“０”に固定される。

【０２１０】そして、図２４に示した如く、ステップ指
定信号ＳＴ０乃至ＳＴ４は論理和回路７−５乃至７−９
を介してアップ・ダウン・カウンタ７−１のロード端子
Ｌ０乃至Ｌ４に供給される。

【０２１１】ステップ制御回路と光出力制御計数回路の
関係が明らかになったので、以降は、図２４の光出力制
御計数回路の動作を詳細に説明する。

【０２１２】まず、アップ・ダウン・カウンタ７−１及
び７−２を制御する入出力信号とアップ・ダウン・カウ
ンタの動作の関係を説明する。

【０２１３】アップ・ダウン制御信号は、論理レベル
“１”でアップ・ダウン・カウンタの計数を歩進させ、
論理レベル“０”で計数を後退させる。

【０２１４】イネーブル端子ＥＮに供給される信号の論
理レベルが“１”の時にアップ・ダウン・カウンタは計
数動作を行ない、論理レベルが“０”の時にアップ・ダ
ウン・カウンタは計数値を保持する。

【０２１５】ロード端子Ｌ０乃至Ｌ４に供給されるロー
ド信号の論理レベルが“１”の時に、当該ロード端子に
対応するデータ端子に供給されているデータがロードさ
れ、ロード端子Ｌ０乃至Ｌ４に供給されるロード信号の
論理レベルが“０”の時には当該ロード端子に対応する
データ端子に供給されているデータは無視されてロード
されない。

【０２１６】キャリー端子ＣＯの出力は、キャリー又は
ボローの発生時に論理レベル“１”になる。

【０２１７】クリア端子に供給されるクリア信号は、論
理レベル“１”でアップ・ダウン・カウンタの計数値を
クリアし、論理レベル“０”でアップ・ダウン・カウン
タを計数可能にする。

【０２１８】初期値設定信号は、アップ・ダウン・カウ
ンタに対する計数初期値Ｓ０乃至Ｓ９と、アップ・ダウ
ン・カウンタが歩進又は後退動作中の設定値とをスイッ
チ群７−３又は７−４において切り替えるために供給さ
れており、論理レベル“１”で計数初期値を選択し、論
理レベル“０”で動作中の設定値を選択する。

【０２１９】尚、計数初期値の下位５ビットＳ０乃至Ｓ
４がアップ・ダウン・カウンタ７−１側に供給され、上
位５ビットＳ５乃至Ｓ９がアップ・ダウン・カウンタ７
−２側に供給される。

【０２２０】以上でアップ・ダウン・カウンタの入出力
信号とアップ・ダウン・カウンタの動作の関係を説明し
たので、図２４の光出力制御計数回路の動作の説明を行
なう。

【０２２１】初期値設定信号の論理レベルが“１”の時
には、スイッチ群７−３及び７−４において計数初期値
の各ビットが選択され、同時に初期値設定信号の論理レ
ベル“１”が、アップ・ダウン・カウンタ７−１では論
理和回路７−５乃至７−９を介してロード端子Ｌ０乃至
Ｌ４に供給され、アップ・ダウン・カウンタ７−２では
ロード端子Ｌ０乃至Ｌ４に直接供給される。

【０２２２】従って、計数初期値の下位５ビットＳ０乃
至Ｓ４がアップ・ダウン・カウンタ７−１のデータ端子
Ｄ０乃至Ｄ４にロードされ、計数初期値の上位５ビット
Ｓ５乃至Ｓ９がアップ・ダウン・カウンタ７−２のデー
タ端子Ｄ０乃至Ｄ４にロードされる。そして、アップ・
ダウン・カウンタ７−１の出力端子Ｑ０乃至Ｑ４と、ア
ップ・ダウン・カウンタ７−２の出力端子Ｑ０乃至Ｑ４
から出力され、デジタル・アナログ変換回路に供給され
る計数値（正確には計数初期値である。）Ｑ００乃至Ｑ
０９となる。

【０２２３】初期値設定信号の論理レベルが“０”に遷
移した後は、上記動作中の設定値として、スイッチ群７
−３によってアップ・ダウン制御信号が選択されてアッ
プ・ダウン・カウンタ７−１のデータ端子Ｄ０乃至Ｄ４
に供給され、スイッチ群７−４によって論理レベル
“０”の信号が選択されてアップ・ダウン・カウンタ７
−２のデータ端子Ｄ０乃至Ｄ４に供給される。

【０２２４】従って、アップ・ダウン・カウンタ７−１
においては、アップ・ダウン制御信号によって計数値の
歩進又は後退が行なわれ、歩進又は後退のステップがロ
ード端子Ｌ０乃至Ｌ４に論理和回路７−５乃至７−９を
介して供給されるステップ指定信号によって指定され
る。

【０２２５】又、初期値設定信号の論理レベルが“０”
に遷移した後は、アップ・ダウン・カウンタ７−２にお
いては、ロード端子Ｌ０乃至Ｌ４に論理レベル“０”の
信号が供給されるのでロードが禁止され、アップ・ダウ
ン制御信号によって単に計数値を歩進させたり後退させ
る。

【０２２６】そして、アップ・ダウン・カウンタ７−２
のキャリーの論理レベルが“０”の時にアップ・ダウン
・カウンタ７−１は計数可能状態になり、アップ・ダウ
ン・カウンタ７−２のキャリーの論理レベルが“０”で
アップ・ダウン・カウンタ７１−１のキャリーの論理レ
ベルが“１”の時にアップ・ダウン・カウンタ７−２は
計数可能状態になり、アップ・ダウン・カウンタ７−１
及び７−２の双方のキャリーの論理レベルが“１”の時
に双方のアップ・ダウン・カウンタは計数不能状態にな
り、計数値を保持する。

【０２２７】今は初期値設定信号の論理レベルが“０”
の時を考えているので、ステップ指定信号ＳＴ０乃至Ｓ
Ｔ４の全ての論理レベルが“０”ならば、アップ・ダウ
ン・カウンタ７−１はロードを禁止されていて、通常の
アップ・ダウン・カウンタとしてＬＳＢであるＱ００の
桁で計数の歩進又は後退を行ない、この桁で繰り上がり
又は繰り下がりが生ずると上位の桁で計数の歩進又は後
退を行なう。

【０２２８】そして、歩進が継続して行なわれた結果、
アップ・ダウン・カウンタ７−１の全ての桁で繰り上が
りが生じてキャリーが出力された時には、アップ・ダウ
ン・カウンタ７−２のイネーブル端子が論理レベル
“１”になる。今は歩進を継続していることを想定して
いるので、この時にはアップ・ダウン・カウンタ７−２
のアップ・ダウン端子が論理レベル“１”であり、アッ
プ・ダウン・カウンタ７−２は計数値を歩進する。

【０２２９】反対に、後退が継続して行なわれてアップ
・ダウン・カウンタ７−１がボローを出力する時には、
アップ・ダウン・カウンタ７−２のイネーブル端子が論
理レベル“１”になる。今は歩進を継続していることを
想定しているので、この時にはアップ・ダウン・カウン
タ７−２のアップ・ダウン端子が論理レベル“０”であ
り、アップ・ダウン・カウンタ７−２は計数値を後退す
る。

【０２３０】さて、さきのステップ制御回路の動作説明
の如く、ステップ指定信号ＳＴ４乃至ＳＴ０の論理レベ
ルは、光出力制御計数回路の計数値の上位５ビットＱ０
９乃至Ｑ０５の中で論理レベルが“１”である最上位ビ
ット以下で全て“１”であるが、まず、Ｑ０５の論理レ
ベルだけが“１”である時を考える。

【０２３１】この時、アップ・ダウン・カウンタ７−１
のロード端子Ｌ０に供給される信号の論理レベルだけが
“１”であり、アップ・ダウン・カウンタ７−１のデー
タ端子Ｄ０にはアップ・ダウン制御信号が供給されてい
る。従って、アップ・ダウン・カウンタ７−１のデータ
端子Ｄ０にはアップ・ダウン制御信号の論理レベルで表
される１０進数１又は０がロードされ、出力端子Ｑ０か
らＱ００として出力される。

【０２３２】この状態で、アップ・ダウン制御信号の論
理レベルが“１”の時には、次のカウンタ・クロックに
よって計数が歩進されるとＱ００のビットで繰り上がり
が生じ、Ｑ００の１ビット上位のＱ０１のビットで計数
値の歩進が行なわれる。一方、アップ・ダウン制御信号
の論理レベルが“０”の時には、次のカウンタ・クロッ
クによって計数値が後退されて繰り下がりが生じて、Ｑ
０１のビットで計数値の後退が行なわれる。

【０２３３】つまり、ステップ指定信号ＳＴ０だけが論
理レベル“１”の場合には、ＬＳＢの１つ上の桁で計数
の歩進又は後退が行なわれることになる。これは、ステ
ップ指定信号の全ての論理レベルが“０”の時に光出力
制御計数回路の計数値のＬＳＢで計数値の歩進又は後退
が行なわれるのに対して、２倍のステップで計数値の歩
進又は後退が行なわれることを意味する。

【０２３４】同様に、ステップ指定信号のＳＴ０とＳＴ
１が論理レベル“１”の時には、ＬＳＢで歩進又は後退
するのに対して４倍のステップで計数値の歩進又は後退
が行なわれ、ステップ指定信号のＳＴ０乃至ＳＴ２が論
理レベル“１”の時には８倍のステップで計数値の歩進
又は後退が行なわれ、ステップ指定信号のＳＴ０乃至Ｓ
Ｔ３が論理レベル“１”の時には１６倍のステップで計
数値の歩進又は後退が行なわれ、ステップ指定信号のＳ
Ｔ０乃至ＳＴ４が論理レベル“１”の時には３２倍のス
テップで計数値の歩進又は後退が行なわれる。

【０２３５】即ち、図２４の構成の光出力制御計数回路
と図２６の構成のステップ制御回路の組み合わせによっ
て、光出力制御計数回路の計数のステップを、光出力制
御計数回路自体の計数値によってＬＳＢで歩進又は後退
する場合の２の巾乗倍にすることができる。

【０２３６】図２６のステップ制御回路において、光出
力制御計数回路の計数値の上位５ビットＱ０９乃至Ｑ０
５を上位“１”セット回路に供給し、光出力制御計数回
路の計数値の上位５ビットＱ０９乃至Ｑ０５の中で論理
レベルが“１”である最上位ビット以下で、ステップ指
定信号ＳＴ４乃至ＳＴ０の論理レベルが全て“１”にな
るようにしたのは、正に、光出力制御計数回路の計数の
ステップを、光出力制御計数回路自体の計数値によって
ＬＳＢで歩進又は後退する場合の２の巾乗倍に制御でき
るようにするためである。

【０２３７】そして、光出力制御計数回路には初期値設
定回路から計数初期値が設定されるので、光出力制御計
数回路の計数値の論理レベルが“１”である最上位ビッ
トが変化しない限り、光出力制御計数回路の計数のステ
ップは、計数初期値の上位５ビットの中で論理レベルが
“１”である最上位ビットに依存して制御されることが
判る。

【０２３８】例えば、高温の時に駆動電流６０ｍＡに該
当する計数初期値「１００１０１１０００（左端がＭＳ
Ｂで右端がＬＳＢである。）」が与えられ、所要駆動電
流９０ｍＡ（計数値は「１１１００００１００」であ
る。）まで駆動電流を更新する場合には、計数初期値の
ＭＳＢであるＱ０９の論理レベルが“１”であるので、
ステップ指定信号ＳＴ０乃至ＳＴ４の論理レベルが全て
“１”となり、６ビット目のＱ０５のビットで計数値の
歩進が行なわれる。即ち、ＬＳＢであるＱ００で計数値
を歩進する時の計数ステップに対して３２倍の計数ステ
ップとなり、所要駆動電流９０ｍＡ近傍には３２倍の計
数ステップで１６回以内の駆動電流の更新で収斂する。

【０２３９】そして、所定の１６回の駆動電流の更新を
した後は、ステップ切替信号ＳＴの論理レベルが“０”
に遷移してステップ指定信号の論理レベルは全て“０”
になるので、光出力制御計数回路は計数値のＬＳＢであ
るＱ００の桁で計数値の歩進又は後退を行ない、最大で
も３２回の駆動電流の更新で所要駆動電流に対して誤差
０．１ｍＡ以内に収斂する。

【０２４０】又、低温の時に駆動電流１２ｍＡに該当す
る計数初期値「０００１１１１０００」が与えられ、所
要駆動電流１８ｍＡ（計数値は「００１０１００００
０」である。）まで駆動電流を更新する場合には、計数
初期値のＱ０６の論理レベルが“１”であるので、４ビ
ット目のＱ０３のビットで計数値の歩進が行なわれる。
即ち、光出力制御計数回路の計数値のＬＳＢであるＱ０
０の桁で計数を歩進する時の計数ステップに対して８倍
の計数ステップで歩進し、途中で計数値のＱ０７の論理
レベルが“１”になった後はＱ００で計数値を歩進する
時の計数ステップに対して１６倍の計数ステップで歩進
し、所要駆動電流１８ｍＡ近傍には１６回以内の駆動電
流の更新で収斂する。

【０２４１】そして、１６回の駆動電流の更新をした後
はＬＳＢであるＱ００の桁で計数値の歩進又は後退を行
ない、最大でも１６回の駆動電流の更新で所要駆動電流
に対して誤差０．１ｍＡ以内に収斂する。

【０２４２】ここで、上記においては光出力制御計数回
路の計数値の上位５ビットを使用して計数ステップを指
定する例を説明したが、使用するビット数は５ビットに
は限定されない。

【０２４３】例えば、上位４ビットを使用して計数ステ
ップを指定する場合には、Ｑ０６の桁でＬＳＢでの２倍
の計数ステップで更新し、Ｑ０７の桁で４倍で更新し、
Ｑ０８の桁で８倍で更新し、Ｑ０９の桁で１６倍で更新
できる。又、上位６ビットを使用して計数ステップを指
定する場合には、Ｑ０４の桁で２倍で更新し、Ｑ０９の
桁で６４倍で更新できる。但し、必ず光出力制御計数回
路の計数値のＭＳＢ（今の場合はＱ０９）をステップ指
定信号のＭＳＢに対応させる必要がある。上記事項は以
降に説明する発明の実施の形態全てに当てはまることで
ある。

【０２４４】又、当初の計数ステップを外部設定したい
ということもありうる。例えば、計数値の上位５ビット
を使用するが、Ｑ０９の論理レベルが“１”の時にも当
初の計数ステップは１６倍に設定したいという場合であ
る。

【０２４５】このような要望を満たすためには、図２６
の論理積回路１０−４乃至１０−７にスイッチを介して
論理レベル“０”の信号を供給できるようにして、スイ
ッチ設定によって上位側の論理積回路で上位“１”セッ
ト回路の出力をマスクすればよい。上記事項は以降に説
明する発明の実施の形態全てに当てはまることである。

【０２４６】図４は、本発明の原理と従来の技術との比
較である。既に、十分詳細に説明をしてきた内容を総括
して表にまとめたものなので、図示するに止めて詳細な
説明は省略する。

【０２４７】図５は、本発明の第二の実施の形態で、こ
れも、既に説明した本発明の原理を実現する最も基本的
な構成の１つである。

【０２４８】図５において、１は、データによってレー
ザ・ダイオードの駆動電流をスイッチングさせるレーザ
・ダイオード駆動回路、２は、レーザ・ダイオード駆動
回路１が供給する、データによってスイッチングされる
駆動電流によって強度変調された出力光を発生すると共
に、該出力光に比例するモニタ光を発生するレーザ・ダ
イオード、３は、該モニタ光を受けてモニタ電流に変換
するフォト・ダイオード、４は、フォト・ダイオード３
が出力するモニタ電流を電圧に変換し、レーザ・ダイオ
ード２の出力光のモニタ電圧を出力するモニタ回路、５
は、レーザ・ダイオード２の出力光が所要レベルである
時のモニタ電圧と等しい電圧の基準電圧を出力する基準
電圧源、６は、該モニタ電圧と該基準電圧を比較して、
該モニタ電圧が該基準電圧より低い時に論理レベルが
“１”となり、該モニタ電圧が該基準電圧より高い時に
論理レベルが“０”となるアップ・ダウン制御信号を出
力するコンパレータ、７は、該アップ・ダウン制御信号
によって計数値を歩進又は後退させる光出力制御計数回
路、８は、光出力制御計数回路７が出力する計数値をア
ナログ電圧に変換するデジタル・アナログ変換回路、９
は、データと基本クロックを受けて、光出力制御計数回
路７にカウンタ・クロックを供給し、デジタル・アナロ
グ変換回路８にデジタル・アナログ変換クロックを供給
するクロック制御回路、１０は、光出力制御回路の起動
時に外部から供給される初期値設定信号と、クロック制
御回路９が出力するカウンタ・クロック及び光出力制御
計数回路７が出力する複数ビットの計数値を受けて、光
出力制御計数回路７が計数する際の計数ステップを制御
するステップ制御回路、１１は、該初期値設定信号によ
って起動され、光出力制御計数回路７にレーザ・ダイオ
ード２の温度特性に応じた計数初期値を供給する初期値
設定回路である。

【０２４９】図５の構成の光出力制御回路が、 自動パワー制御機能を有すること、 ステップ制御回路１０によって制御されて、光出力
制御計数回路７が、起動当初は大きな計数ステップで計
数を歩進又は後退し、出力光レベルが所定のレベルに収
斂する頃にＬＳＢに相当する計数ステップで計数を歩進
又は後退すること、 初期値設定回路１１が光出力制御計数回路７に計数
初期値を設定することは、図４４の構成の光出力制御回
路と同じである。

【０２５０】図５の構成の光出力制御回路の特徴は、ス
テップ制御回路１０が、起動当初は初期値設定回路１１
が出力する計数初期値に応じた計数ステップを光出力制
御計数回路７に設定し、出力光レベルが所定のレベルに
収斂する頃に光出力制御計数回路７のＬＳＢに相当する
計数ステップを光出力制御計数回路７に設定することで
ある。

【０２５１】即ち、図１の構成は光出力制御計数回路７
が出力する計数値によってステップ制御回路が計数ステ
ップを設定するものであったが、図５の構成は初期値設
定回路１１が光出力制御計数回路７に設定する計数初期
値によってステップ制御回路が計数ステップを設定する
ものである点だけが異なる。つまり、ステップ制御回路
１０に対する結線が異なるだけである。

【０２５２】従って、図５の構成における構成要素は図
１の構成における構成要素と全く同じでよく、図５の構
成の動作も図１の構成の動作と全く同じである。

【０２５３】このため、図５の構成に関する詳細な説明
は割愛するが、計数初期値によって起動後の計数ステッ
プを設定するようになっているので、光出力制御計数回
路７の計数値が変化しても計数ステップが一定に保たれ
るという利点があることだけ付言しておく。

【０２５４】図６は、本発明の第三の実施の形態で、駆
動電流が所要駆動電流近傍に収斂してモニタ電圧が基準
電圧近傍になったことを検出して計数ステップの変更を
行なうようにするものである。

【０２５５】図６において、１は、データによってレー
ザ・ダイオードの駆動電流をスイッチングさせるレーザ
・ダイオード駆動回路、２は、レーザ・ダイオード駆動
回路１が供給する、データによってスイッチングされる
駆動電流によって強度変調された出力光を発生すると共
に、該出力光に比例するモニタ光を発生するレーザ・ダ
イオード、３は、該モニタ光を受けてモニタ電流に変換
するフォト・ダイオード、４は、フォト・ダイオード３
が出力するモニタ電流を電圧に変換し、レーザ・ダイオ
ード２の出力光のモニタ電圧を出力するモニタ回路、５
は、レーザ・ダイオード２の出力光レベルが所要レベル
である時のモニタ電圧と等しい電圧の基準電圧を出力す
る基準電圧源、６は、該モニタ電圧と該基準電圧を比較
して、該モニタ電圧が該基準電圧より低い時に論理レベ
ルが“１”となり、該モニタ電圧が該基準電圧より高い
時に論理レベルが“０”となるアップ・ダウン制御信号
を出力するコンパレータ、７は、該アップ・ダウン制御
信号によって計数値を歩進又は後退させる光出力制御計
数回路、８は、光出力制御計数回路７が出力する計数値
をアナログ電圧に変換するデジタル・アナログ変換回
路、９は、データと基本クロックを受けて、光出力制御
計数回路７にカウンタ・クロックを供給し、デジタル・
アナログ変換回路８にデジタル・アナログ変換クロック
を供給するクロック制御回路、１０ａは、光出力制御回
路の起動時に外部から供給される初期値設定信号と、ク
ロック制御回路９が出力するカウンタ・クロック及び光
出力制御計数回路７が出力する複数ビットの計数値を受
けて、光出力制御計数回路７が計数する際の計数ステッ
プを設定し、該モニタ電圧が該基準電圧の近傍になった
時に計数ステップを縮減して設定するステップ制御回
路、１１は、該初期値設定信号によって起動され、光出
力制御計数回路７にレーザ・ダイオード２の温度特性に
応じた計数初期値を供給する初期値設定回路である。

【０２５６】図６の構成の光出力制御回路が、 自動パワー制御機能を有すること、 ステップ制御回路１０ａによって制御されて、光出
力制御計数回路７が、起動当初は大きな計数ステップで
計数を歩進又は後退し、出力光レベルが所定のレベルに
収斂する頃に光出力制御計数回路の計数値のＬＳＢに相
当する計数ステップで計数を歩進又は後退すること、 初期値設定回路１１が光出力制御計数回路７に計数
初期値を設定することは、図４４の構成の光出力制御回
路と同じである。

【０２５７】図６の構成の光出力制御回路の特徴は、ス
テップ制御回路１０ａが、起動当初は初期値設定回路１
１が出力する計数値に応じた計数ステップを光出力制御
計数回路７に設定し、モニタ電圧が基準電圧近傍になっ
たことを検出して光出力制御計数回路７のＬＳＢに相当
する計数ステップを光出力制御計数回路７に設定するこ
とである。

【０２５８】図７は、本発明の第三の実施の形態の動作
を説明する図で、縦軸は駆動電流、横軸は時間である。

【０２５９】起動された時には初期値設定回路１１が初
期駆動電流に対応する計数初期値を光出力制御計数回路
７に設定するので、レーザ・ダイオード２には初期駆動
電流が供給される。同時に、光出力制御計数回路７が出
力する計数値によってステップ制御回路１０ａが光出力
制御計数回路７の計数ステップを設定して光出力制御計
数回路７に供給するので、レーザ・ダイオード２の駆動
電流は計数初期値と一義的な関係の更新ステップで制御
されてゆく。

【０２６０】そして、レーザ・ダイオード２の駆動電流
が図７に示す所要駆動電流の上下所定の誤差電流で決ま
るウィンドウの中に入った時に計数ステップを光出力制
御計数回路の計数値のＬＳＢ相当に縮減し、後は縮減さ
れた計数ステップに対応する更新ステップで駆動電流の
更新を続ける。

【０２６１】つまり、所要駆動電流に収斂するまで所定
回数の駆動電流の更新を行なわずに駆動電流の更新ステ
ップを縮減することができ、所要駆動電流への収斂時間
を短縮することができる。

【０２６２】従って、図６の構成における構成要素は、
ステップ制御回路１０ａが図１又は図５の構成における
ステップ制御回路１０、即ち図２６に示したステップ制
御回路の構成（その１）と異なるだけで、他の構成要素
は図１又は図５における構成要素と全て同じでよい。

【０２６３】図２８は、ステップ制御回路の構成（その
２）で、図６の構成におけるステップ制御回路１０ａに
適合するものである。

【０２６４】図２８において、１０−９及び１０−１０
はコンパレータ、１０−１１及び１０−１２は図６にお
ける基準電圧源５が出力する基準電圧に対するウィンド
ウの幅を設定する定電圧源、１０−１３は否定論理積回
路で、上記の構成要素によってウィンドウ・コンパレー
タを構成する。

【０２６５】１０−１４は否定論理和回路１０−１３の
出力をラッチして反転出力端子からステップ切替信号Ｓ
Ｔを出力するＪ−Ｋフリップ・フロップである。

【０２６６】１０−３は上位“１”セット回路で、詳細
な構成は図２６に示したものと同じである。

【０２６７】最後に、１０−４乃至１０−８はステップ
切替信号ＳＴと上位“１”セット回路１０−３の出力と
を１ビット毎に論理積演算する論理積回路である。

【０２６８】該モニタ電圧はコンパレータ１０−９の非
反転入力端子とコンパレータ１０−１０の反転入力端子
に供給され、基準電圧に定電圧源１０−１１の誤差電圧
（これをΔＶ₁ とする。）を加算した電圧はコンパレー
タ１０−９の反転入力端子に供給され、基準電圧から定
電圧源１０−１２の誤差電圧（これをΔＶ₂ とする。）
を減算した電圧はコンパレータ１０−１０の非反転入力
端子に供給される。

【０２６９】又、Ｊ−Ｋフリップ・フロップ１０−１４
のＫ入力端子には論理レベル“０”の信号が、クリア端
子には初期値設定信号が供給されている。

【０２７０】図２９は、図２８のステップ制御回路の動
作を示すタイムチャートである。以降、図２８も参照し
ながら動作を説明する。

【０２７１】初期値設定信号の論理レベルが“１”の間
はＪ−Ｋフリップ・フロップ１０−１４はクリア状態で
あるから、Ｊ−Ｋフリップ・フロップ１０−１４の反転
出力端子ＸＱから供給されるステップ切替信号ＳＴの論
理レベルの初期値は“１”である。

【０２７２】そして、上位“１”セット回路１０−３の
出力は、図６の光出力制御計数回路７の計数値の上位５
ビット中の論理レベルが“１”の最上位ビット以下の論
理レベルが全て“１”になる。従って、上位“１”セッ
ト回路１０−３の出力とステップ切替信号の論理積で決
まる計数ステップが光出力制御計数回路７に設定され
る。

【０２７３】レーザ・ダイオード２が、小さい駆動電流
から大きい駆動電流に向かって駆動電流を更新されるも
のとすると、最初は、モニタ電圧は基準電圧より誤差電
圧ΔＶ₂ 引いた電圧より低く、否定論理積回路１０−１
３の出力の論理レベルは“０”である。

【０２７４】従って、Ｊ−Ｋフリップ・フロップ１０−
１４では出力の論理レベルに遷移が起こらず、ステップ
切替信号ＳＴの論理レベルは“１”のままである。

【０２７５】更にレーザ・ダイオード２の駆動電流の更
新が行なわれて、モニタ電圧が基準電圧より誤差電圧Δ
Ｖ₂ を引いた電圧より高くなると、否定論理積回路１０
−１３の出力の論理レベルが“１”に遷移する。この時
にＪ−Ｋフリップ・フロップ１０−１４の出力の論理レ
ベルが遷移を起こすので、ステップ切替信号ＳＴの論理
レベルが“０”に遷移する。このためステップ指定信号
の全ビットの論理レベルが“０”になり、図６の光出力
制御計数回路はＬＳＢ相当の計数ステップで計数値の更
新を行なうようになり、最終的には所要駆動電流の近傍
で光出力制御計数回路７のＬＳＢ相当の電流以内でハン
ティングするようになる。

【０２７６】従って、モニタ電圧は基準電圧の近傍をハ
ンティングしていて、ウィンドウの外に出ることはな
く、否定論理積回路１０−１３の論理レベルは“１”に
固定されるので、ステップ切替信号ＳＴの論理レベルも
“０”に固定され続け、図２９に示す如く、ステップ指
定信号の全ビットの論理レベルもまた“０”に固定され
続ける。

【０２７７】これにより、所定回数の駆動電流の更新を
しなくても計数ステップを変更して所要駆動電流に収斂
させることができるので、上記誤差電圧を適性に設定す
ることで収斂時間を図１又は図５の構成より短縮するこ
とが可能になる。尚、上記誤差電圧を適性に設定するこ
とは当業者には容易なことである。

【０２７８】尚、図６の光出力制御回路の構成は、図１
の構成の光出力制御回路に対して図２８の構成のステッ
プ制御回路を適用したものであるが、図５の構成の光出
力制御回路に対しても図２８の構成のステップ制御回路
を適用することができる。

【０２７９】図８は、本発明の第四の実施の形態で、駆
動電流が所要駆動電流近傍に収斂することによって、モ
ニタ電圧が基準電圧近傍になってアップ・ダウン制御信
号の論理レベルが“１”と“０”の間をハンティングし
始めることを検出して計数ステップの変更を行なうよう
にするものである。

【０２８０】図８において、１は、データによってレー
ザ・ダイオードの駆動電流をスイッチングさせるレーザ
・ダイオード駆動回路、２は、レーザ・ダイオード駆動
回路１が供給する、データによってスイッチングされる
駆動電流によって強度変調された出力光を発生すると共
に、該出力光に比例するモニタ光を発生するレーザ・ダ
イオード、３は、該モニタ光を受けてモニタ電流に変換
するフォト・ダイオード、４は、フォト・ダイオード３
が出力するモニタ電流を電圧に変換し、レーザ・ダイオ
ード２の出力光のモニタ電圧を出力するモニタ回路、５
は、レーザ・ダイオード２の出力光が所要レベルである
時のモニタ電圧と等しい電圧の基準電圧を出力する基準
電圧源、６は、該モニタ電圧と該基準電圧を比較して、
該モニタ電圧が該基準電圧より低い時に論理レベルが
“１”となり、該モニタ電圧が該基準電圧より高い時に
論理レベルが“０”となるアップ・ダウン制御信号を出
力するコンパレータ、７は、該アップ・ダウン制御信号
によって計数値を歩進又は後退させる光出力制御計数回
路、８は、光出力制御計数回路７が出力する計数値をア
ナログ電圧に変換するデジタル・アナログ変換回路、９
は、データと基本クロックを受けて、光出力制御計数回
路７にカウンタ・クロックを供給し、デジタル・アナロ
グ変換回路８にデジタル・アナログ変換クロックを供給
するクロック制御回路、１０ｂは、光出力制御回路の起
動時に外部から供給される初期値設定信号と、クロック
制御回路９が出力するカウンタ・クロック及び光出力制
御計数回路７が出力する複数ビットの計数値を受けて、
光出力制御計数回路７が計数を開始する際の計数ステッ
プを設定し、モニタ回路４が出力するモニタ電圧が基準
電圧源が出力する基準電圧の近傍になってコンパレータ
６が出力するアップ・ダウン制御信号の論理レベルが
“１”と“０”の間をハンティングし始めたことを検出
した時に計数ステップを縮減して設定するステップ制御
回路、１１は、該初期値設定信号によって起動され、光
出力制御計数回路７にレーザ・ダイオード２の温度特性
に応じた計数初期値を供給する初期値設定回路である。

【０２８１】図８の構成の光出力制御回路が、 自動パワー制御機能を有すること、 ステップ制御回路１０ｂによって制御されて、光出
力制御計数回路７が、起動当初は大きな計数ステップで
計数を歩進又は後退し、出力光レベルが所定のレベルに
収斂する頃にＬＳＢに相当する計数ステップで計数を歩
進又は後退すること、 初期値設定回路１１が光出力制御計数回路７に計数
初期値を設定することは、図４４の構成の光出力制御回
路と同じである。

【０２８２】図８の構成の光出力制御回路の特徴は、ス
テップ制御回路１０ｂが、起動当初は初期値設定回路１
１が出力する計数値に応じた計数ステップを光出力制御
計数回路７に設定し、アップ・ダウン制御信号の論理レ
ベルが“１”と“０”の間をハンティングし始めること
を契機に計数ステップを縮減して設定することである。

【０２８３】図９は、本発明の第四の実施の形態の動作
を説明する図で、縦軸は駆動電流、横軸は時間である。

【０２８４】起動された時には初期値設定回路１１が初
期駆動電流に対応する計数初期値を光出力制御計数回路
７に設定するので、レーザ・ダイオード２には初期駆動
電流が供給される。同時に、光出力制御計数回路７の計
数初期値によってステップ制御回路１０ａが光出力制御
計数回路７の計数ステップを設定して光出力制御計数回
路７に供給するので、レーザ・ダイオード２の駆動電流
は計数初期値と一義的な関係の更新ステップで制御され
てゆく。

【０２８５】そして、レーザ・ダイオード２の駆動電流
が図８に示す如く所要駆動電流の近傍に達して所要駆動
電流を挟んでハンティングを開始すると、該アップ・ダ
ウン制御信号の論理レベルも“０”と“１”の間でハン
ティングを開始する。該アップ・ダウン制御信号の論理
レベルのハンティングを検出した時に計数ステップを光
出力制御計数回路の計数値のＬＳＢ相当に縮減し、後は
縮減された計数ステップに対応する更新ステップで駆動
電流の更新を続ける。

【０２８６】つまり、所要駆動電流に収斂するまで所定
回数の駆動電流の更新を行なわずに駆動電流の更新ステ
ップを縮減することができ、所要駆動電流への収斂時間
を短縮することができる。

【０２８７】従って、図８の構成における構成要素は、
ステップ制御回路１０ｂが図１又は図５の構成における
ステップ制御回路１０、即ち図２６に示したステップ制
御回路の構成（その１）と異なるだけで、他の構成要素
は図１又は図５における構成要素と同じでよい。

【０２８８】図３０は、ステップ制御回路の構成（その
３）で、図８の構成におけるステップ制御回路に適合す
るものである。

【０２８９】図３０において、１０−１５乃至１０−１
７はアップ・ダウン制御信号をシフトして格納するシフ
ト・レジスタを構成する遅延フリップ・フロップ、１０
−１９は該シフト・レジスタに“１”、“０”、“１”
が格納されていることを検出する否定論理積回路、１０
−２０は該シフト・レジスタに“０”、“１”、“０”
が格納されていることを検出する否定論理積回路、１０
−２１は否定論理積回路１０−１９が該シフト・レジス
タに“１”、“０”、“１”が格納されていることを検
出した時、又は、否定論理積回路１０−２０が該シフト
・レジスタに“０”、“１”、“０”が格納されている
ことを検出した時に論理レベル“１”の信号を出力する
否定論理積回路、１０−１４は否定論理積回路１０−２
１が出力する論理レベル“１”の信号をラッチして反転
出力端子ＸＱからステップ切替信号ＳＴを出力するＪ−
Ｋフリップ・フロップである。

【０２９０】１０−３は上位“１”セット回路で、詳細
な構成は図２６に示したものと同じである。

【０２９１】最後に、１０−４乃至１０−８はステップ
切替信号ＳＴと上位“１”セット回路１０−３の出力と
を１ビット毎に論理積演算する論理積回路である。

【０２９２】アップ・ダウン制御信号が該シフト・レジ
スタの初段である遅延フリップ・フロップ１０−１５の
データ端子に供給され、カウンタ・クロックによって該
シフト・レジスタ中をシフトしてゆく。

【０２９３】そして、否定論理積回路１０−１９の入力
端子には遅延フリップ・フロップ１０−１５及び１０−
１７の非反転出力端子の信号と遅延フリップ・フロップ
１０−１６の反転出力端子の信号が供給されているの
で、該シフト・レジスタに“１”、“０”、“１”が格
納されていることを検出し、否定論理積回路１０−２０
の入力端子には遅延フリップ・フロップ１０−１５及び
１０−１７の反転出力端子の信号と遅延フリップ・フロ
ップ１０−１６の非反転出力端子の信号が供給されてい
るので、該シフト・レジスタに“０”、“１”、“０”
が格納されていることを検出する。

【０２９４】又、Ｊ−Ｋフリップ・フロップ１０−１４
のＫ入力端子には論理レベル“０”の信号が、クリア端
子には初期値設定信号が供給されている。

【０２９５】図３１は、図３０のステップ制御回路の動
作を示すタイムチャートである。以降、図３０も参照し
ながら動作を説明する。

【０２９６】初期値設定信号の論理レベルが“１”の間
はＪ−Ｋフリップ・フロップ１０−１４はクリア状態で
ある。従って、ステップ切替信号ＳＴの論理レベルの初
期値は“１”である。そして、上位“１”セット回路１
０−３の出力は、図６の光出力制御計数回路７の計数値
の上位５ビット中の論理レベルが“１”の最上位ビット
以下の論理レベルが全て“１”になる。従って、上位
“１”セット回路１０−３の出力とステップ切替信号の
論理積で決まる計数ステップが光出力制御計数回路７に
設定される。

【０２９７】レーザ・ダイオード２が、小さい駆動電流
から大きい駆動電流に向かって駆動電流を更新されてゆ
くものとすると、最初はアップ・ダウン制御信号の論理
レベルは継続して“１”である。

【０２９８】従って、この間は否定論理積回路１０−１
９及び１０−２０の出力の論理レベルは継続して“１”
で、否定論理積回路１０−２１の出力の論理レベルは継
続して“０”である。このため、Ｊ−Ｋフリップ・フロ
ップ１０−１４の反転出力端子の出力であるステップ切
替信号の論理レベルは“１”に固定されている。

【０２９９】更にレーザ・ダイオード２の駆動電流の更
新が行なわれて、駆動電流が所要駆動電流の近傍に収斂
して所要駆動電流を挟んでハンティングを開始すると、
モニタ電圧が基準電圧を挟んでハンティングを開始する
ので、アップ・ダウン制御信号の論理レベルも“１”と
“０”の間でハンティングを開始する。

【０３００】そして、否定論理積回路１０−１９の出力
は、「アップ・ダウン制御信号」の“１”、“０”、
“１”のパターンを検出する度に論理レベル“０”に遷
移する。これが、図３１で細い実線の括弧でくくったア
ップ・ダウン制御信号の“１”、“０”、“１”のパタ
ーンに対応する「ＮＡＮＤ１０−１９の出力」における
論理レベル“０”への遷移で表されている。

【０３０１】一方、否定論理積回路１０−２０の出力
は、「アップ・ダウン制御信号」の“０”、“１”、
“０”のパターンを検出する度に論理レベル“０”に遷
移する。これが、図３１で細い破線の括弧でくくったア
ップ・ダウン制御信号の“０”、“１”、“０”のパタ
ーンに対応する「ＮＡＮＤ１０−２０の出力」における
論理レベル“０”への遷移で表されている。

【０３０２】従って、否定論理積回路１０−２１の出力
は、「ＮＡＮＤ１０−２１の出力」の如く論理レベルを
遷移する。

【０３０３】否定論理積回路１０−２１の出力がＪ−Ｋ
フリップ・フロップ１０−１４のＪ端子に供給されてい
るので、否定論理積回路１０−２１の出力の論理レベル
が最初に“１”に遷移した時にこの論理レベル“１”が
Ｊ−Ｋフリップ・フロップ１０−１４にラッチされ、ス
テップ切替信号ＳＴの論理レベルが“０”に遷移する。

【０３０４】このためステップ指定信号の全ビットの論
理レベルが“０”になり、図８の光出力制御計数回路は
ＬＳＢ相当の計数ステップで計数値の更新を行なうよう
になり、最終的には所要駆動電流の近傍で光出力制御計
数回路７のＬＳＢ相当の電流以内でハンティングするよ
うになる。

【０３０５】そして、以降はＪ−Ｋフリップ・フロップ
１０−１４において論理レベルの遷移は起こらないの
で、ステップ切替信号ＳＴの論理レベルも“０”に固定
され続け、図３１に示す如く、ステップ指定信号の全ビ
ットの論理レベルもまた“０”に固定され続ける。

【０３０６】これにより、所定回数の駆動電流の更新を
しなくても計数ステップを変更して所要駆動電流に収斂
させることができるので、所要駆動電流への収斂時間を
短縮することが可能になる。

【０３０７】尚、図８の光出力制御回路の構成は、図１
の構成の光出力制御回路に対して図３０の構成のステッ
プ制御回路を適用したものであるが、図５の構成の光出
力制御回路に対しても図３０の構成のステップ制御回路
を適用することができる。

【０３０８】図１は、本発明の第五の実施の形態をも表
わしている。

【０３０９】そして、本発明の第五の実施の形態の形態
におけるステップ制御の基本原理は、起動後所定回数は
駆動電流を大きな更新ステップで行ない、所定回数の駆
動電流の更新の後は更新ステップを順次縮減してゆくと
いうものである。

【０３１０】図１０は、本発明の第五の実施の形態の動
作を説明する図で、縦軸は駆動電流、横軸は時間であ
り、駆動電流が所要駆動電流近傍に達した時の駆動電流
の変化を拡大して示している。

【０３１１】起動当初に設定された大きい更新ステップ
で駆動電流の更新が行なわれてゆき、例えば、駆動電流
が所要駆動電流を越えると自動パワー制御機能によって
駆動電流は所要駆動電流を挟んでハンティングを開始す
る。ここでは、所定回数の駆動電流の更新の間は更新ス
テップは当初設定された更新ステップであると想定して
いる。

【０３１２】そして、所定回数の駆動電流の更新が終わ
った後は、更新ステップを当初の更新ステップの１／２
に縮減し、次には更新ステップを更に１／２に縮減する
というようにしてゆき、光出力制御計数回路のＬＳＢに
相当する更新ステップになった時には所要駆動電流に対
してＬＳＢに対応する範囲に収斂しており、光出力制御
計数回路のＬＳＢに相当する更新ステップでの駆動電流
の更新を継続する。

【０３１３】従って、所定回数の駆動電流の更新の後
に、直ちに光出力制御計数回路のＬＳＢに相当する更新
ステップに変更して収斂させる本発明の第一の実施の形
態に対して収斂時間を短縮することができる。

【０３１４】尚、上記では起動当初に設定された大きい
更新ステップで所定回数の駆動電流の更新が行なわれた
結果駆動電流が所要駆動電流を越えるケースを例に説明
したが、所定回数の駆動電流の更新が行なわれた駆動電
流が所要駆動電流を越えなくても、更新ステップを当初
の更新ステップの１／２に縮減し、次には更新ステップ
を更に１／２に縮減するというようにしてゆき、光出力
制御計数回路のＬＳＢに相当する更新ステップになった
時には所要駆動電流に対してＬＳＢに対応する範囲に収
斂できることは同じである。

【０３１５】図３２は、ステップ制御回路の構成（その
４）で、本発明の第五の実施の形態におけるステップ制
御回路に適合するものである。

【０３１６】図３２において、１０−１は例えば４ビッ
トのアップ・カウンタ、１０−２はアップ・カウンタ１
０−１のキャリー出力の論理レベルを反転させるインバ
ータである。アップ・カウンタ１０−１のクロック端子
Ｃにはカウンタ・クロックが供給され、イネーブル端子
ＥＮにはインバータ１０−２の出力が供給されており、
インバータ１０−２からステップ切替信号の１つである
ＳＴ０４が出力される。

【０３１７】１０−１５乃至１０−１８はシフト・レジ
スタを構成する遅延フリップ・フロップである。

【０３１８】該シフト・レジスタの初段である遅延フリ
ップ・フロップ１０−１５のデータ端子Ｄに供給される
信号の論理レベルは“１”に固定されており、全ての遅
延フリップ・フロップ１０−１５乃至１０−１８のクリ
ア端子ＣＬにはインバータ１０−２の出力が供給され、
全ての遅延フリップ・フロップ１０−１５乃至１０−１
８のクロック端子Ｃにはカウンタ・クロックが供給され
ており、遅延フリップ・フロップ１０−１５乃至１０−
１８の反転出力端子から、それぞれ、その他のステップ
切替信号ＳＴ０３、ＳＴ０２、ＳＴ０１及びＳＴ００が
出力される。

【０３１９】１０−３は、上位“１”セット回路で、併
せて記載している詳細な構成は図２６の構成と同じであ
る。即ち、論理和回路１０−３−１乃至１０−３−４に
よって上位“１”セット回路１０−３が構成される。

【０３２０】１０−２２乃至１０−２６は、ステップ切
替信号ＳＴ００乃至ＳＴ０４を選択信号として、上位
“１”セット回路の出力と論理レベル“０”の信号（ア
ース）との一方を選択するセレクタである。

【０３２１】そして、セレクタ１０−２２乃至１０−２
６の出力が、それぞれ、光出力制御計数回路に供給され
るステップ指定信号ＳＴ０、ＳＴ１、ＳＴ２、ＳＴ３及
びＳＴ４となる。

【０３２２】図３３は、図３２のステップ制御回路の動
作を説明するタイムチャートである。

【０３２３】図３２の構成におけるアップ・カウンタ１
０−１はカウンタ・クロックによって計数値を歩進して
ゆく。そして、ここでは４ビットのアップ・カウンタを
想定しているので、１０進数１５を計数した１つ後のカ
ウンタ・クロックによってキャリーを出力する。

【０３２４】インバータ１０−２が該キャリーの論理レ
ベルを“０”に反転した信号をアップ・カウンタ１０−
１のイネーブル端子ＥＮに供給するので、アップ・カウ
ンタ１０−１は直ちに計数不能になって、その時の計数
状態を保持する。従ってステップ切替信号の１つである
ＳＴ０４は、この時に論理レベルが“０”に遷移され、
以降は論理レベル“０”に固定される。

【０３２５】又、インバータ１０−２の出力が全ての遅
延フリップ・フロップ１０−１５乃至１０−１８のクリ
ア端子ＣＬに供給されているので、アップ・カウンタ１
０−１がキャリーを出力するまでは全ての遅延フリップ
・フロップ１０−１５乃至１０−１８はクリア状態で、
全ての遅延フリップ・フロップ１０−１５乃至１０−１
８の反転出力端子の論理レベルは“１”に保たれてい
る。即ち、ステップ切替信号ＳＴ０３乃至ＳＴ００の論
理レベルの初期値も“１”である。

【０３２６】そして、アップ・カウンタ１０−１がキャ
リーを出力すると該シフト・レジスタは動作可能にな
り、カウンタ・クロックによって遅延フリップ・フロッ
プ１０−１５のデータ端子Ｄに供給されている論理レベ
ル“１”の信号をシフトしてゆく。

【０３２７】従って、遅延フリップ・フロップ１０−１
５の反転出力端子の論理レベルはステップ切替信号ＳＴ
０４より１カウンタ・クロック遅れて“０”に遷移し、
遅延フリップ・フロップ１０−１６の反転出力端子の論
理レベルはステップ切替信号ＳＴ０４より２カウンタ・
クロック遅れて“０”に遷移し、遅延フリップ・フロッ
プ１０−１７の反転出力端子の論理レベルはステップ切
替信号ＳＴ０４より３カウンタ・クロック遅れて“０”
に遷移し、遅延フリップ・フロップ１０−１８の反転出
力端子の論理レベルはステップ切替信号ＳＴ０４より４
カウンタ・クロック遅れて“０”に遷移した後で論理レ
ベル“０”に固定される。

【０３２８】光出力制御計数回路の上位５ビットの論理
レベルの組み合わせは複数あり、一般的に説明するのは
困難であるので、Ｑ０９の論理レベルが“１”の場合を
例に具体的に説明する。

【０３２９】Ｑ０９の論理レベルが“１”であるから、
上位“１”セット回路１０−３における論理和回路１０
−３−１乃至１０−３−４の出力の論理レベルは全て
“１”で、上位“１”セット回路１０−３の出力で論理
レベルは全て“１”となる。

【０３３０】そして、１６ビットの計数の間はステップ
切替信号ＳＴ０４の論理レベルが“１”であるから、ス
テップ指定信号のＳＴ４の論理レベルも“１”である。

【０３３１】一方、ステップ切替信号ＳＴ０４の論理レ
ベル“１”である間はステップ切替信号ＳＴ０３乃至Ｓ
Ｔ００の論理レベルも“１”であるから、セレクタ１０
−２２乃至１０−２６は上位“１”セット回路１０−３
の出力を選択しており、ステップ指定信号ＳＴ４乃至Ｓ
Ｔ０の論理レベルは全て“１”である。

【０３３２】即ち、ＳＴ０４の論理レベルが“１”の時
には光出力制御計数回路にはＬＳＢの３２倍の計数ステ
ップが設定される。

【０３３３】次に、時刻ｔ₁ にＳＴ０４の論理レベルが
“０”に遷移すると、セレクタ１０−２２は論理レベル
“０”の信号を選択するので、ＳＴ４の論理レベルは
“０”に遷移する。この時、セレクタ１０−２３乃至１
０−２６は相変わらず上位“１”セット回路の出力を選
択している。

【０３３４】従って、時刻ｔ₁ から時刻ｔ₂ の間はＱ０
９の論理レベル“１”をセットされた上位“１”セット
回路の下位４ビットの出力によってステップ指定信号Ｓ
Ｔ３乃至ＳＴ０の論理レベルが“１”になり、上位
“１”セット回路の最上位ビットの論理レベルが“０”
になり、ステップ指定信号ＳＴ４の論理レベルが“０”
になる。

【０３３５】従って、時刻ｔ₁ から時刻ｔ₂ の間は光出
力制御計数回路にはＬＳＢの１６倍の計数ステップが設
定される。

【０３３６】同様に、時刻ｔ₂ から時刻ｔ₃ までは光出
力制御計数回路に８倍の計数ステップが設定され、時刻
ｔ₃ から時刻ｔ₄ までは光出力制御計数回路に４倍の計
数ステップが設定され、時刻ｔ₄ から時刻ｔ₅ までは光
出力制御計数回路に２倍の計数ステップが設定される。

【０３３７】上記ではＱ０９の論理レベルが“１”であ
る例について説明したが、Ｑ０９の論理レベルが“０”
で、Ｑ０８の論理レベルが“１”の時には、当初の計数
ステップは１６倍で、順に８倍、４倍、２倍と計数ステ
ップが縮減されてゆくことを確認することは容易であ
る。そして、それ以下のビットが論理レベル“１”とな
る最上位ビットになる時にも、当初は８倍以下の計数ス
テップが設定され、順に倍数が逓減してゆくことは同様
である。

【０３３８】尚、図３２の構成の光出力制御回路は、図
１の構成の光出力制御回路に図３２のステップ制御回路
を適用したものであるが、図５の構成の光出力制御回路
に図３２の構成のステップ制御回路を適用することも可
能である。

【０３３９】又、所定回数の駆動電流の更新の後に計数
ステップを１／２ずつ逓減させる以外に、図示はしない
が、基準電圧を中心とするウィンドウに入ったことを検
出した後、又は、アップ・ダウン制御信号がハンティン
グを開始したことを検出した後に計数ステップを１／２
ずつ逓減させることも可能である。

【０３４０】図３４は、ステップ制御回路の構成（その
５）である。

【０３４１】図３４において、１０−１は例えば４ビッ
トのアップ・カウンタ、１０−２はアップ・カウンタ１
０−１のキャリー出力の論理レベルを反転させるインバ
ータである。アップ・カウンタ１０−１のクロック端子
Ｃにはカウンタ・クロックが供給され、イネーブル端子
ＥＮにはインバータ１０−２の出力が供給されており、
インバータ１０−２からステップ切替信号の１つである
ＳＴ０４が出力される。

【０３４２】１０−１５乃至１０−１８はシフト・レジ
スタを構成する遅延フリップ・フロップである。

【０３４３】該シフト・レジスタの初段である遅延フリ
ップ・フロップ１０−１５のデータ端子Ｄに供給される
信号の論理レベルは“１”に固定されており、全ての遅
延フリップ・フロップ１０−１５乃至１０−１８のクリ
ア端子ＣＬにはインバータ１０−２の出力が供給され、
全ての遅延フリップ・フロップ１０−１５乃至１０−１
８のクロック端子Ｃにはカウンタ・クロックが供給され
ており、遅延フリップ・フロップ１０−１５乃至１０−
１８の反転出力端子から、それぞれ、他のステップ切替
信号ＳＴ０３、ＳＴ０２、ＳＴ０１及びＳＴ００が出力
される。

【０３４４】１０−３は、上位“１”セット回路で、既
に何回も説明したものと同じ構成である。

【０３４５】１０−４乃至１０−８は、上位“１”セッ
ト回路３の出力５ビットと、ステップ切替信号ＳＴ００
乃至ＳＴ０４とを１ビット毎に論理積演算する論理積回
路である。

【０３４６】そして、図３５は、図３４のステップ制御
回路の動作を説明するタイムチャートである。

【０３４７】図３２の構成と図３４の構成は、セレクタ
によってステップ指定信号を生成するか、論理積回路に
よってステップ指定信号を生成するかの違いだけであ
る。従って、図３４のステップ制御回路のタイムチャー
トは図３２のステップ制御回路のタイムチャートと全く
同じになることは容易に理解できる。従って、図３５の
タイムチャートについては説明を割愛する。

【０３４８】図１１は、本発明の第六の実施の形態で、
計数ステップを変化させた後は光出力制御計数回路の計
数ステップの更新の頻度を低下させる技術、レーザ・ダ
イオード駆動回路における駆動電流のスイッチングの速
度を低下させる技術を適用するものである。

【０３４９】図１１において、１は、データによってレ
ーザ・ダイオードの駆動電流をスイッチングさせるレー
ザ・ダイオード駆動回路、２は、レーザ・ダイオード駆
動回路１が供給する、データによってスイッチングされ
る駆動電流によって強度変調された出力光を発生すると
共に、該出力光に比例するモニタ光を発生するレーザ・
ダイオード、３は、該モニタ光を受けて電流に変換する
フォト・ダイオード、４は、フォト・ダイオード３が出
力する電流を電圧に変換し、レーザ・ダイオード２の出
力光のモニタ電圧を出力するモニタ回路、５は、レーザ
・ダイオード２の出力光が所要レベルである時のモニタ
電圧と等しい電圧の基準電圧を出力する基準電圧源、６
は、該モニタ電圧と該基準電圧を比較して、該モニタ電
圧が該基準電圧より低い時に論理レベルが“１”とな
り、該モニタ電圧が該基準電圧より高い時に論理レベル
が“０”となるアップ・ダウン制御信号を出力するコン
パレータ、７ａは、該アップ・ダウン制御信号によって
計数値を歩進又は後退させる光出力制御計数回路、８
は、光出力制御計数回路７ａが出力する計数値をアナロ
グ電圧に変換するデジタル・アナログ変換回路、９は、
データと基本クロックを受けて、光出力制御計数回路７
ａにカウンタ・クロックを供給し、デジタル・アナログ
変換回路８にデジタル・アナログ変換クロックを供給す
るクロック制御回路、１０は、光出力制御回路の起動時
に外部から供給される初期値設定信号と、クロック制御
回路９が出力するカウンタ・クロック及び光出力制御計
数回路７ａが出力する複数ビットの計数値を受けて、光
出力制御計数回路７ａが計数する際の計数ステップを制
御するステップ制御回路、１１は、該初期値設定信号に
よって起動され、光出力制御計数回路７ａにレーザ・ダ
イオード２の温度特性に応じた計数初期値を供給する初
期値設定回路、１２は、ステップ制御回路１０が出力す
る更新周期切替信号と、クロック制御回路が出力するカ
ウンタ・クロックと、基本クロックを受けて、光出力制
御計数回路が計数ステップの更新を行なう周期を指定す
る更新許可信号を光出力制御計数回路７ａに供給する更
新周期制御回路、１３は、ステップ制御回路１０が出力
する更新周期切替信号によってレーザ・ダイオード駆動
回路における駆動電流のスイッチング速度を低下させる
帯域切替回路である。

【０３５０】図１１の構成の光出力制御回路が、 自動パワー制御機能を有すること、 ステップ制御回路１０によって制御されて、光出力
制御計数回路７ａが、起動当初は大きな計数ステップで
計数を歩進又は後退し、出力光レベルが所定のレベルに
収斂する頃にＬＳＢに相当する計数ステップで計数を歩
進又は後退すること、 初期値設定回路１１が光出力制御計数回路７ａに計
数初期値を設定することは、図４４の構成の光出力制御
回路と同じである。

【０３５１】図１１の構成の光出力制御回路の特徴は、
計数ステップを変化させた後に適宜光出力制御計数回路
の計数ステップの更新の周期を長くして更新頻度を低下
させる技術を適用してデジタル・アナログ変換回路にお
けるグリッチの影響を軽減し、レーザ・ダイオード駆動
回路における駆動電流のスイッチングの速度を低下させ
てスイッチング雑音の影響を軽減することである。

【０３５２】図１４は、帯域切替回路と組み合わせたレ
ーザ・ダイオード駆動回路の構成で、帯域切替回路とレ
ーザ・ダイオード駆動回路の関係を判り易く図示したも
のである。

【０３５３】図１４において、１は、レーザ・ダイオー
ド駆動回路で、図１３に示した、インバータ１−１及び
１−２、Ｎチャネル型電界効果トランジスタ１−３、１
−４、１−６、１−８及び１−１２、抵抗１−５及び１
−９、演算増幅器１−７、Ｐチャネル型電界効果トラン
ジスタ１−１０及び１−１１によって構成されるレーザ
・ダイオード駆動回路と全く同じ構成である。従って、
レーザ・ダイオード駆動回路の動作の説明は割愛する。

【０３５４】１３は、帯域切替回路で、レーザ・ダイオ
ード駆動回路１を構成するＰチャネル型電界効果トラン
ジスタ１−１０とＰチャネル型電界効果トランジスタ１
−１１のゲートの間に挿入され、これに図１１における
ステップ制御回路１０が出力する更新周期切替信号が帯
域切替信号として供給される。

【０３５５】図１５は、帯域切替回路とレーザ・ダイオ
ード駆動回路の詳細を示す図である。

【０３５６】図１５において、１は、レーザ・ダイオー
ド駆動回路で、図１３に示した、インバータ１−１及び
１−２、Ｎチャネル型電界効果トランジスタ１−３、１
−４、１−６、１−８及び１−１２、抵抗１−５及び１
−９、演算増幅器１−７、Ｐチャネル型電界効果トラン
ジスタ１−１０及び１−１１によって構成されるレーザ
・ダイオード駆動回路と全く同じ構成である。１３は、
帯域切替回路で、インバータ１３−１及び１３−４、抵
抗１３−２、１３−５及び１３−９、コンデンサ１３−
３、１３−６及び１３−１４、Ｐチャネル型電界効果ト
ランジスタ１３−７及び１３−１２、Ｎチャネル型電界
効果トランジスタ１３−１０及び１３−１１、スイッチ
１３−８、１３−１３及び１３−１５によって構成され
る。

【０３５７】そして、帯域切替信号として供給される更
新周期切替信号はインバータ１３−１に供給されると共
に、スイッチ１３−１３の制御信号としても使用され、
その論理レベルが“１”の時にスイッチ１３−１３をオ
ンにし、その論理レベルが“０”の時にスイッチ１３−
１３をオフにする。

【０３５８】又、抵抗１３−２とコンデンサ１３−３に
よって構成される積分回路の点Ｐの電圧が所定値未満の
時スイッチ１３−１５はオフで、点Ｐの電圧が所定値以
上の時スイッチ１３−１５はオンになる。

【０３５９】更に、抵抗１３−５とコンデンサ１３−６
によって構成される積分回路の点Ｑの電圧が所定値未満
の時にスイッチ１３−８はオンで、点Ｑの電圧が所定値
以上の時にスイッチ１３−８はオフになる。

【０３６０】図１６は、図１５における帯域切替回路の
動作を示すタイムチャートである。

【０３６１】更新周期切替信号は、光出力制御計数回路
の計数ステップを大きな値から小さな値に切り替えた後
適宜論理レベル“１”から論理レベル“０”に遷移す
る。

【０３６２】更新周期切替信号の論理レベルが“１”の
時には、上記定義により、スイッチ１３−８がオンであ
るのでレーザ・ダイオード駆動回路のＰチャネル型電界
効果トランジスタ１−１０と１−１１のゲートは短絡さ
れており、スイッチ１３−１５がオフであるので、レー
ザ・ダイオード駆動回路のＰチャネル型電界効果トラン
ジスタ１−１０及び１−１１のゲートには帯域切替回路
が接続されていないので、図１５の構成の動作は図１３
の構成の動作と全く同じになっている。

【０３６３】そして、この時にはスイッチ１３−１３が
オンであるので、コンデンサ１３−１４はＰチャネル型
電界効果トランジスタ１３−１２のゲートに接続されて
いる。

【０３６４】ところで、レーザ・ダイオード駆動回路を
構成するＰチャネル型電界効果トランジスタ１−１０と
帯域切替回路を構成するＰチャネル型電界効果トランジ
スタ１３−７はカレント・ミラーを構成しており、Ｐチ
ャネル型電界効果トランジスタ１３−７の電流を流すＮ
チャネル型電界効果トランジスタ１３−１０はＮチャネ
ル型電界効果トランジスタ１３−１１とカレント・ミラ
ーを構成しているので、Ｐチャネル型電界効果トランジ
スタ１３−１２の電流はＰチャネル型電界効果トランジ
スタ１−１０の電流に等しく、Ｐチャネル型電界効果ト
ランジスタ１３−１２のゲート電圧はＰチャネル型電界
効果トランジスタ１−１０のゲート電圧に等しい。即
ち、Ｐチャネル型電界効果トランジスタ１３−１２のゲ
ート電圧はＰチャネル型電界効果トランジスタ１−１１
のゲート電圧に等しくなっている。

【０３６５】従って、コンデンサ１３−１４の充電電圧
はＰチャネル型電界効果トランジスタ１−１１のゲート
・ソース間の電圧に等しくなっている。

【０３６６】ここで、更新周期切替信号の論理レベルが
“０”に遷移すると、上記の定義によって、スイッチ１
３−１３の状態がオンからオフに遷移する。

【０３６７】一方、該更新周期切替信号はインバータ１
３−１にも供給され、抵抗１３−２とコンデンサ１３−
３によって構成される積分回路に論理レベル“０”から
論理レベル“１”に遷移する信号を供給するので、抵抗
１３−２とコンデンサ１３−３によって構成される積分
回路の点Ｐの電圧は上昇してゆく（正確には指数関数で
上昇してゆくが、ここでは簡略化して一次関数で上昇す
るかのように描いている。）。そして、点Ｐの電圧が所
内電圧以上になるとスイッチ１３−１５の状態がオフか
らオンに切り替わり、コンデンサ１３−１４がＰチャネ
ル型電界効果トランジスタ１−１１のゲートに接続され
る。この時、コンデンサの充電電圧とＰチャネル型電界
効果トランジスタ１−１１のゲート・ソース間電圧が等
しいので、上記接続はＰチャネル型電界効果トランジス
タ１−１１に何も影響を与えない。

【０３６８】その後、スイッチ１３−１５がオンするの
と殆ど同時にインバータ１３−４の出力の論理レベルが
“１”から“０”に遷移し、抵抗１３−５とコンデンサ
１３−６によって構成される積分回路の点Ｑの電圧は低
下してゆく。該点Ｑの電圧が所定値以下になるとスイッ
チ１３−８の状態がオフになる。

【０３６９】この結果、Ｐチャネル型電界効果トランジ
スタ１−１０とＰチャネル型電界効果トランジスタ１−
１１のゲートの間には抵抗１３−９とコンデンサ１３−
１４によって構成される積分回路が挿入され、デジタル
・アナログ変換回路の出力におけるグリッチなどの影響
を軽減できるようになる。

【０３７０】図３６は、更新周期制御回路の構成であ
る。

【０３７１】図３６において、１２−１は例えば８ビッ
トのアップ・カウンタ、１２−２はアップ・カウンタ１
２−１のキャリーの論理レベルを反転させてアップ・カ
ウンタ１２−１のイネーブル端子ＥＮに供給するインバ
ータ、１２−３は基本クロックを分周してアップ・カウ
ンタ１２−１にクロックとして供給する分周回路、１２
−４はカウンタ・クロックを受けてデータ端子Ｄに供給
されるアップ・カウンタ１２−１のキャリーをラッチす
る遅延フリップ・フロップ、１２−５は遅延フリップ・
フロップ１２−４の出力とアップ・カウンタ１２−１の
キャリーとの論理積をアップ・カウンタ１２−１のロー
ド端子Ｌに供給する論理積回路、１２−６はステップ制
御回路が出力する更新周期切替信号とアップ・カウンタ
１２−１のキャリーの論理和演算をして、更新許可信号
を光出力制御計数回路に供給する論理和回路である。

【０３７２】そして、アップ・カウンタ１２−１の８ビ
ットのデータ端子Ｄ０乃至Ｄ７には論理レベル“０”の
信号が供給される。

【０３７３】図３７は、図３６の更新周期制御回路の動
作を説明するタイムチャートである。

【０３７４】アップ・カウンタ１２−１は計数を行な
い、１０進数２５５を計数した１つ後のクロックでキャ
リーを出力する。該キャリーはインバータ１２−２によ
って論理レベルを“０”に反転されてアップ・カウンタ
１２−１のイネーブル端子に供給されるので、アップ・
カウンタ１２−１は計数状態を一旦保持する。

【０３７５】アップ・カウンタ１２−１のキャリーが遅
延フリップ・フロップ１２−４のデータ端子Ｄに供給さ
れるので、遅延フリップ・フロップ１２−４は論理レベ
ル“１”の信号をラッチして出力端子Ｑに出力して論理
積回路１２−５の一方の入力端子に供給する。

【０３７６】論理積回路１２−５のもう一方の入力端子
には論理レベル“１”の信号が供給されているので、こ
の時に論理積回路１２−５は論理レベル“１”の信号を
出力し、アップ・カウンタ１２−１に１０進数０をロー
ドする。

【０３７７】１０進数０をロードされたアップ・カウン
タ１２−１は再度０から計数を開始し、計数値が１０進
の２５５になった１つ後のクロックでキャリーを出力す
る。該キャリーはインバータ１２−２によって論理レベ
ルを“０”に反転されてアップ・カウンタ１２−１のイ
ネーブル端子ＥＮに供給されるので、アップ・カウンタ
１２−１は一旦計数値を保持するように動作する。

【０３７８】同時に、アップ・カウンタ１２−１のキャ
リーが遅延フリップ・フロップ１２−４及び論理積回路
１２−５に供給されるので、アップ・カウンタ１２−１
は１０進数０をロードされ、キャリーの論理レベルが
“０”に遷移するので、アップ・カウンタ１２−１は計
数値の保持を停止して計数を再開し、以降は上記の動作
を繰り返す。

【０３７９】従って、アップ・カウンタ１２−１が分周
回路１２−３の出力をクロックとして８ビットの計数を
する周期でアップ・カウンタ１２−１のキャリー端子に
正のパルスが出力される。今は更新周期切替信号の論理
レベルは“０”であるので、該正のパルスが上記周期で
出力される。

【０３８０】これにより、更新周期制御回路からは更新
周期切替信号と上記周期のパルスの論理和が更新許可信
号として光出力制御計数回路に供給される。

【０３８１】さて、図２５は、光出力制御計数回路の構
成（その２）である。

【０３８２】図２５において、７−１はアップ・ダウン
・カウンタで、計数値の下位５ビットを出力し、７−２
はアップ・ダウン・カウンタで、計数値の上位５ビット
を出力し、合わせて１０ビットの計数値をデジタル・ア
ナログ変換回路に供給する。

【０３８３】７−３は、初期値設定信号によって計数初
期値の下位５ビットと、図１のコンパレータ６が出力す
るアップ・ダウン制御信号とを切り替えてアップ・ダウ
ン・カウンタ７−１のデータ端子Ｄ０乃至Ｄ４に供給す
るスイッチ群、７−４は、初期値設定信号によって計数
初期値の上位５ビットと論理レベル“０”の信号とを切
り替えてアップ・ダウン・カウンタ７−２のデータ端子
Ｄ０乃至Ｄ４に供給するスイッチ群である。

【０３８４】７−５乃至７−９は、図１のステップ制御
回路１０から供給されるステップ指定信号ＳＴ０乃至Ｓ
Ｔ４と該初期値設定信号の論理和をアップ・ダウン・カ
ウンタ７−１のロード端子Ｌ０乃至Ｌ４に供給する論理
和回路である。

【０３８５】７−１０は、アップ・ダウン・カウンタ７
−１のキャリーとアップ・ダウン・カウンタ７−２のキ
ャリーの論理積の論理レベルを反転した信号を出力する
否定論理積回路、７−１１は、アップ・ダウン・カウン
タ７−１のキャリーと否定論理積回路７−１０の出力の
論理積を生成してアップ・ダウン・カウンタ７−２のイ
ネーブル端子ＥＮに供給する論理積回路である。

【０３８６】７−１２は、否定論理積回路７−１０の出
力と、図３６の更新周期制御回路が出力する更新許可信
号の論理積をアップ・ダウン・カウンタ７−１のイネー
ブル端子に供給する論理積回路である。

【０３８７】又、カウンタ・クロックがアップ・ダウン
・カウンタ７−１とアップ・ダウン・カウンタ７−２の
クロック端子Ｃに供給される。

【０３８８】パワー・オン・リセット信号がアップ・ダ
ウン・カウンタ７−１とアップ・ダウン・カウンタ７−
２のクリア端子ＣＬに供給され、電源投入時にアップ・
ダウン・カウンタ７−１及びアップ・ダウン・カウンタ
７−２の計数値を０にクリアする。

【０３８９】そして、アップ・ダウン・カウンタ７−１
の出力端子Ｑ０乃至Ｑ４の出力が光出力制御計数回路の
計数値の下位５ビットＱ００乃至Ｑ０４となり、アップ
・ダウン・カウンタ７−２の出力端子Ｑ０乃至Ｑ４の出
力が光出力制御計数回路の計数値の上位５ビットＱ０５
乃至Ｑ０９となる。又、計数値の上位５ビットＱ０５乃
至Ｑ０９はステップ制御回路に供給される。

【０３９０】即ち、図２５の光出力制御計数回路（その
２）の構成と図２４の光出力制御計数回路（その１）の
構成との差は、論理積回路７−１２を設けて否定論理積
回路７−１０の出力と、図３６の更新周期制御回路が出
力する更新許可信号の論理積をアップ・ダウン・カウン
タ７−１のイネーブル端子に供給することだけである。

【０３９１】そして、図３６の更新周期制御回路は、更
新周期切替信号の論理レベルが“１”の時に論理レベル
“１”を継続する信号を出力し、更新周期切替信号の論
理レベルが“０”の時には、アップ・カウンタ１２−１
が分周回路１２−３の出力をクロックとして８ビットの
計数をする周期でキャリー端子に出力する正のパルスを
出力する。

【０３９２】従って、図２５の光出力制御計数回路（そ
の２）は、更新周期切替信号の論理レベルが“１”の時
にはカウンタ・クロックが供給される度に計数値の更新
を行なうことができ、更新周期切替信号の論理レベルが
“０”の時には、アップ・カウンタ１２−１が分周回路
１２−３の出力をクロックとして８ビットの計数をする
周期でキャリー端子に出力する正のパルスが供給される
時だけ計数値の更新を行なうことができる。

【０３９３】アップ・カウンタ１２−１がキャリー端子
に出力する正のパルスの周期は、更新周期制御回路にお
けるアップ・カウンタ１２−１のビット数と分周回路１
２−３の分周比の設定により、さきに説明した正のパル
スの発生周期をカウンタ・クロックより十分に長く設定
することが可能であるので、更新周期切替信号の論理レ
ベルが“０”に遷移した後には、光出力制御計数回路の
計数値の更新頻度が低下して、デジタル・アナログ変換
回路において生ずるグリッチなどの影響を軽減すること
ができる。

【０３９４】さて、上記では更新周期切替信号の生成手
段についての説明がないまま全体の説明をしてきたの
で、ここで、更新周期切替信号を如何にして生成すれば
よいか説明する。

【０３９５】既に何回も説明してきたように、ステップ
制御回路がステップ切替信号を出力する時には、レーザ
・ダイオード駆動回路の駆動電流が所要駆動電流におお
まかに収斂しており、以降は、光出力制御計数回路のＬ
ＳＢ相当の出力光レベルまで収斂させるように小さな計
数ステップで収斂させてゆく。

【０３９６】従って、第一には、ステップ制御回路が出
力するステップ切替信号を更新周期切替信号として使用
してもよい。

【０３９７】第二には、光出力制御計数回路のＬＳＢ相
当の出力光レベルまで収斂した時に更新周期切替信号を
出力するようにすることもできる。

【０３９８】要は、更新周期切替信号によって光出力制
御計数回路の計数ステップの更新頻度を下げたり、レー
ザ・ダイオード駆動回路における駆動電流の更新におけ
る立ち上がりと立ち下がりをゆっくりさせて、定常状態
になった光出力制御回路においてデジタル・アナログ変
換回路のグリッチなどの影響や、駆動電流の更新に伴う
高周波雑音の影響を軽減するのが目的であるから、更新
周期切替信号を出力するタイミングの選択は任意である
といえる。

【０３９９】さて、図１１の構成は、図１の構成に対し
て更新周期制御回路と帯域切替回路を適用したものであ
るが、図５の構成に対して同じ更新周期制御回路と帯域
切替回路を適用することも可能であるし、更には、図
６、図８の構成に対しても同じ更新周期制御回路と帯域
切替回路を組み合わせることも可能である。

【０４００】又、上記では更新周期制御回路と帯域切替
回路の双方を同時に適用する例を説明したが、更新周期
制御回路と帯域切替回路の一方を適用することも可能で
ある。

【０４０１】図１２は、本発明の第七の実施の形態であ
る。

【０４０２】図１２において、１は、データによってレ
ーザ・ダイオードの駆動電流をスイッチングさせるレー
ザ・ダイオード駆動回路、２は、レーザ・ダイオード駆
動回路１が供給する、データによってスイッチングされ
る駆動電流によって強度変調された出力光を発生すると
共に、該出力光に比例するモニタ光を発生するレーザ・
ダイオード、３は、該モニタ光を受けてモニタ電流に変
換するフォト・ダイオード、４は、フォト・ダイオード
３が出力するモニタ電流を電圧に変換し、レーザ・ダイ
オード２の出力光のモニタ電圧を出力するモニタ回路、
５は、レーザ・ダイオード２の出力光が所要レベルであ
る時のモニタ電圧と等しい電圧の基準電圧を出力する基
準電圧源、６は、該モニタ電圧と該基準電圧を比較し
て、該モニタ電圧が該基準電圧より低い時に論理レベル
が“１”となり、該モニタ電圧が該基準電圧より高い時
に論理レベルが“０”となるアップ・ダウン制御信号を
出力するコンパレータ、７は、該アップ・ダウン制御信
号によって計数値を歩進又は後退させる光出力制御計数
回路、８は、光出力制御計数回路７が出力する計数値を
アナログ電圧に変換するデジタル・アナログ変換回路、
９は、データと基本クロックを受けて、光出力制御計数
回路７にカウンタ・クロックを供給し、デジタル・アナ
ログ変換回路８にデジタル・アナログ変換クロックを供
給するクロック制御回路、１１は、該初期値設定信号に
よって起動され、光出力制御計数回路７にレーザ・ダイ
オード２の温度特性に応じた計数初期値を供給する初期
値設定回路である。

【０４０３】図１の構成の光出力制御回路が、 自動パワー制御機能を有すること、 光出力制御計数回路７に計数初期値を設定すること
は、図４４の構成の光出力制御回路と同じである。

【０４０４】図１の構成の光出力制御回路の特徴は、起
動後は、光出力制御計数回路７が出力する計数値に応じ
た計数ステップを光出力制御計数回路７に設定し続ける
ことである。

【０４０５】即ち、図１２の構成は図１の構成からステ
ップ制御回路１０を除去した構成で、光出力制御回路の
構成を簡易化することができる。この動作は図１の構成
の動作と殆ど同じであるから、詳細な説明は省略する。

【０４０６】尚、図１２の構成は図１の構成からステッ
プ制御回路を除去したものであるが、図５の構成からス
テップ制御回路を除去することも可能である。更に、図
６、図８の構成からステップ制御回路を除去する構成も
ありうる。

【０４０７】但し、所要駆動電流に対して当初設定され
た計数ステップに対応する駆動電流の更新ステップで収
斂してゆくから、所要駆動電流に対する初期駆動電流の
割合を慎重に勘案して計数初期値を設定することが肝要
である。

【０４０８】さて、上記発明の実施の形態ではレーザ・
ダイオードの駆動電流の内、データによってスイッチン
グしてレーザ・ダイオードに供給する所謂パルス電流を
制御する場合について説明してきたが、データが入力さ
れない時にもレーザ・ダイオードの出力光レベルが０に
ならないように供給する所謂バイアス電流の制御にも本
発明の技術を適用することができる。又、当然のことな
がら、パルス電流とバイアス電流の双方の制御に本発明
の技術を適用することができる。

【０４０９】

【発明の効果】第一の発明によれば、該光出力制御計数
回路の計数値が大きい時には起動直後に設定する該計数
ステップを大きく設定して駆動電流の更新ステップを大
きく設定し、該光出力制御計数回路の計数値が小さい時
には起動直後に設定する該計数ステップを小さく設定す
ることができる。

【０４１０】ここで、該計数値の大きさと該計数初期値
の大きさは一義的関係にある上に、該計数初期値と所要
駆動電流の大きさも一義的関係にあるので、該計数初期
値及び該所要駆動電流の大きさに適合した更新ステップ
で駆動電流を更新することができて、該所要駆動電流の
大きさにかかわらず発光素子の駆動電流が該所要駆動電
流に収斂する時間を短縮することができる。

【０４１１】その上、該ステップ制御回路がカウンタ・
クロックを所定の回数計数した時に該計数ステップをＬ
ＳＢに設定するので、最終的に収斂した時の駆動電流の
精度を高く保つことができる。

【０４１２】第二の発明によれば、該計数初期値が大き
い時には起動後に設定する該計数ステップを大きく設定
して駆動電流の更新ステップを大きく設定し、該計数初
期値が小さい時には起動後に設定する該計数ステップを
小さく設定して駆動電流の更新ステップを小さく設定す
ることができる。

【０４１３】ここで、該計数初期値と所要駆動電流の大
きさは一義的関係にあるので、該所要駆動電流の大きさ
に適合した更新ステップで駆動電流を更新することがで
きて、該所要駆動電流の大きさにかかわらず発光素子の
駆動電流が該所要駆動電流に収斂する時間を短縮するこ
とができる。

【０４１４】その上、該ステップ制御回路がカウンタ・
クロックを所定の回数計数した時に該計数ステップをＬ
ＳＢに設定するので、最終的に収斂した時の駆動電流の
精度を高く保つことができる。

【０４１５】第三の発明によれば、該モニタ電圧と該基
準電圧との差が所定の値以内に入ったことを検出した時
に該ステップ制御回路が該光出力制御計数回路の計数ス
テップを縮減して設定することができる。

【０４１６】従って、ステップ制御回路が上記カウンタ
・クロックを所定回数計数してから該計数ステップを縮
減して設定するより早く該計数ステップを縮減すること
ができるため、駆動電流が所要駆動電流に最終的に収斂
するための時間を短縮することができる。

【０４１７】第四の発明によれば、該基準電圧に対して
該モニタ電圧がハンティングしたことを検出した時に該
計数ステップをＬＳＢに設定し、該基準電圧に対して該
モニタ電圧がハンティングすることを検出して、ステッ
プ制御回路が上記カウンタ・クロックを所定回数計数し
てから該計数ステップを縮減して設定するより早く該計
数ステップを縮減することができるため、駆動電流が所
要駆動電流に最終的に収斂するための時間を短縮するこ
とができる。

【０４１８】第五の発明によれば、該ステップ制御回路
が上記計数初期値に応じた計数ステップで所定の計数を
終了した後に、該ステップ制御回路が該計数ステップを
直ちにＬＳＢに設定せずに、順次低減してゆくので、該
ステップ制御回路が上記計数初期値に応じた計数ステッ
プで所定の計数を終了した後に駆動電流が所要駆動電流
に収斂する時間を短縮することができる。

【０４１９】第六の発明によれば、レーザ・ダイオード
の駆動電流が所要駆動電流近傍に収斂した後に、上記光
出力制御計数回路が計数ステップを更新する周期を長く
する技術と、駆動電流を更新する信号の帯域を狭くする
技術のいずれかを適用するので、該光出力制御計数回路
が計数ステップを更新する周期を長くする場合には、デ
ジタル・アナログ変換回路におけるグリッチ等の影響が
縮減され、又、駆動電流を更新する信号の帯域を狭くす
る場合には、駆動電流の更新時に上記駆動電流を発光素
子に供給する構成において発生する高周波成分が縮減さ
れるので、光出力制御回路における信号対雑音比の低下
を回避することができる。

【０４２０】第七の発明によれば、該光出力制御計数回
路の計数ステップの更新ステップを一定に保つので、ス
テップ制御回路を省略できて光出力制御回路の構成を簡
易化することができる。

【図面の簡単な説明】

【図１】 本発明の第一の実施の形態。（本発明の第五
の実施の形態。）

【図２】 計数値の各桁が示す駆動電流値が所要駆動電
流値に占める比率。

【図３】 本発明の第一の実施の形態の動作を説明する
図。

【図４】 本発明の原理と従来の技術との比較。

【図５】 本発明の第二の実施の形態。

【図６】 本発明の第三の実施の形態。

【図７】 本発明の第三の実施の形態の動作を説明する
図。

【図８】 本発明の第四の実施の形態。

【図９】 本発明の第四の実施の形態の動作を説明する
図。

【図１０】 本発明の第五の実施の形態の動作を説明す
る図。

【図１１】 本発明の第六の実施の形態。

【図１２】 本発明の第七の実施の形態。

【図１３】 レーザ・ダイオード駆動回路の構成。

【図１４】 帯域切替回路と組み合わせたレーザ・ダイ
オード駆動回路の構成。

【図１５】 帯域切替回路とレーザ・ダイオード駆動回
路の詳細を示す図。

【図１６】 図１５における帯域切替回路の動作を示す
タイムチャート。

【図１７】 モニタ回路の構成。

【図１８】 クロック制御回路の構成。

【図１９】 図１８のクロック制御回路の動作を示すタ
イムチャート。

【図２０】 初期値設定回路の構成（その１）。

【図２１】 初期値設定回路の構成（その２）。

【図２２】 初期値設定回路の構成（その３）。

【図２３】 初期値設定回路の構成（その４）。

【図２４】 光出力制御計数回路の構成（その１）。

【図２５】 光出力制御計数回路の構成（その２）。

【図２６】 ステップ制御回路の構成（その１）。

【図２７】 図２６のステップ制御回路の動作を示すタ
イムチャート。

【図２８】 ステップ制御回路の構成（その２）。

【図２９】 図２８のステップ制御回路の動作を示すタ
イムチャート。

【図３０】 ステップ制御回路の構成（その３）。

【図３１】 図３０のステップ制御回路の動作を示すタ
イムチャート。

【図３２】 ステップ制御回路の構成（その４）。

【図３３】 図３２のステップ制御回路の動作を示すタ
イムチャート。

【図３４】 ステップ制御回路の構成（その５）。

【図３５】 図３４のステップ制御回路の動作を示すタ
イムチャート。

【図３６】 更新周期制御回路の構成。

【図３７】 図３６の更新周期制御回路の動作を示すタ
イムチャート。

【図３８】 従来の光出力制御回路の構成（その１）。

【図３９】 図３８の構成の動作を説明する図。

【図４０】 図３８の構成の問題点を説明する図。

【図４１】 従来の光出力制御回路の構成（その２）。

【図４２】 図４１の構成の動作を具体的に説明する図
（その１）。

【図４３】 図４１の構成の動作を具体的に説明する図
（その２）。

【図４４】 従来の光出力制御回路の構成（その３）。

【図４５】 レーザ・ダイオードの温度特性（その
１）。

【図４６】 レーザ・ダイオードの温度特性（その
２）。

【図４７】 図４４の構成の動作を具体的に説明する図
（その１）。

【図４８】 図４４の構成の動作を具体的に説明する図
（その２）。

【符号の説明】

１ レーザ・ダイオード駆動回路 １−１ 、１−２ インバータ １−３、１−４、１−６、１−８、１−１２ Ｎチャネ
ル型電界効果トランジスタ １−５、１−９ 抵抗 １−７ 演算増幅器 １−１０、１−１１ Ｐチャネル型電界効果トランジス
タ ２ レーザ・ダイオード ３ フォト・ダイオード ４ モニタ回路 ４−１、４−４ 抵抗 ４−２ 演算増幅器 ４−３ Ｎチャネル型電界効果トランジスタ ４−５ コンデンサ ４−６ Ｐチャネル型電界効果トランジスタ ５ 基準電圧源 ６ コンパレータ ７、７ａ 光出力制御計数回路 ７−１、７−２ アップ・ダウン・カウンタ ７−３、７−４ スイッチ群 ７−５、７−６、７−７、７−８、７−９ 論理和回路 ７−１０ 否定論理積回路 ７−１１、７−１２ 論理積回路 ８ デジタル・アナログ変換回路 ９ クロック制御回路 ９−１ 論理積回路 ９−２ アップ・カウンタ ９−３ インバータ ９−４ 遅延回路 １０、１０ａ、１０ｂ、１０ｃ、１０ｄ ステップ制御
回路 １０−１ アップ・カウンタ １０−２ インバータ １０−３ 上位“１”セット回路 １０−３−１、１０−３−２、１０−３−３、１０−３
−４ 論理和回路 １０−４、１０−５、１０−６、１０−７、１０−８
論理積回路 １０−９、１０−１０ コンパレータ １０−１１、１０−１２ 定電圧源 １０−１３ 否定論理積回路 １０−１４ Ｊ−Ｋフリップ・フロップ １０−１５、１０−１６、１０−１７、１０−１８ 遅
延フリップ・フロップ １０−１９、１０−２０、１０−２１ 否定論理積回路 １０−２２、１０−２３、１０−２４、１０−２５、１
０−２６ セレクタ １１ 初期値設定回路 １１−１ 基準電圧源 １１−２ 演算増幅器 １１−３ Ｎチャネル型電界効果トランジスタ １１−４ サーミスタ １１−５、１１−６ Ｐチャネル型電界効果トランジス
タ １１−７、１１−１２、１１−１３ 抵抗 １１−８ アナログ・デジタル変換回路（Ａ／Ｄ変換回
路） １１−９ 読み出し専用メモリ（ＲＯＭ） １１−１０ 定電流源 １１−１１ 温度センサ集積回路（温度センサＩＣ） １２ 更新周期制御回路 １２−１ アップ・カウンタ １２−２ インバータ １２−３ 分周回路 １２−４ 遅延フリップ・フロップ １２−５ 論理積回路 １２−６ 論理和回路 １３ 帯域切替回路 １３−１、１３−４ インバータ １３−２、１３−５、１３−９ 抵抗 １３−３、１３−６、１３−１４ コンデンサ １３−７、１３−１２ Ｐチャネル型電界効果トランジ
スタ １３−８、１３−１３、１３−１５ スイッチ １３−１０、１３−１１ Ｎチャネル型電界効果トラン
ジスタ

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｂ 10/14 Ｈ０４Ｂ 9/00 Ｂ 10/04 10/06 10/00 // Ｈ０４Ｌ 25/02 ３０３ (72)発明者 三木 誠 北海道札幌市北区北七条西四丁目３番地１ 富士通北海道ディジタル・テクノロジ株 式会社内 (72)発明者 松山 哲 北海道札幌市北区北七条西四丁目３番地１ 富士通北海道ディジタル・テクノロジ株 式会社内 (72)発明者 村上 典生 北海道札幌市北区北七条西四丁目３番地１ 富士通北海道ディジタル・テクノロジ株 式会社内 (72)発明者 六川 裕幸 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5F041 AA09 BB06 BB10 BB12 BB13 BB22 BB26 BB32 FF14 5F073 BA01 EA15 GA02 GA12 5F089 AA01 AB03 AC02 CA15 FA06 FA10 5K002 AA01 BA13 DA05 5K029 AA11 CC04 DD02 GG07 JJ01 KK01 KK24 LL19

Claims (7)

【特許請求の範囲】
1. 【請求項１】 光出力制御計数回路の計数値に応じた駆
   動電流を発光素子に供給する構成と、該発光素子の出力
   光レベルのモニタ電圧と所要出力光レベルに対応する基
   準電圧とを比較する構成と、比較結果によって該光出力
   制御計数回路の計数の方向を制御して該駆動電流を所要
   駆動電流に収斂させる構成と、該光出力制御計数回路に
   計数初期値を設定する構成を備える光出力制御回路にお
   いて、 該光出力制御計数回路の計数値の大きさによって、起動
   後に該光出力制御計数回路に設定する計数ステップを決
   定し、カウンタ・クロックによって所定の回数該駆動電
   流を更新した時に該光出力制御計数回路の計数ステップ
   を該光出力制御計数回路の計数値のＬＳＢに設定しなお
   すステップ制御回路を設けることを特徴とする光出力制
   御回路。
2. 【請求項２】 光出力制御計数回路の計数値に応じた駆
   動電流を発光素子に供給する構成と、該発光素子の出力
   光レベルのモニタ電圧と所要出力光レベルに対応する基
   準電圧とを比較する構成と、比較結果によって該光出力
   制御計数回路の計数の方向を制御して該駆動電流を所要
   駆動電流に制御する構成と、該光出力制御計数回路に計
   数初期値を設定する構成を備える光出力制御回路におい
   て、 該光出力制御計数回路に設定される計数初期値の大きさ
   によって、起動後に該光出力制御計数回路に設定する計
   数ステップを決定し、カウンタ・クロックによって所定
   の回数該駆動電流を更新した時に該光出力制御計数回路
   の計数ステップを該光出力制御計数回路の計数値のＬＳ
   Ｂに設定しなおすステップ制御回路を設けることを特徴
   とする光出力制御回路。
3. 【請求項３】 光出力制御計数回路の計数値に応じた駆
   動電流を発光素子に供給する構成と、該発光素子の出力
   光レベルのモニタ電圧と所要出力光レベルに対応する基
   準電圧とを比較する構成と、比較結果によって該光出力
   制御計数回路の計数の方向を制御して該駆動電流を所要
   駆動電流に収斂させる構成と、該光出力制御計数回路に
   計数初期値を設定する構成を備える光出力制御回路にお
   いて、 該光出力制御計数回路の計数値の大きさ又は該光出力制
   御計数回路に設定される計数初期値のいずれかの大きさ
   によって、起動後に該光出力制御計数回路に設定する計
   数ステップを決定し、上記モニタ電圧が上記基準電圧近
   傍の所定のウィンドウ中に入ったことを検出した時に、
   該光出力制御計数回路の計数ステップを該光出力制御計
   数回路の計数値のＬＳＢに設定しなおすステップ制御回
   路を設けることを特徴とする光出力制御回路。
4. 【請求項４】 光出力制御計数回路の計数値に応じた駆
   動電流を発光素子に供給する構成と、該発光素子の出力
   光レベルのモニタ電圧と所要出力光レベルに対応する基
   準電圧とを比較する構成と、比較結果によって該光出力
   制御計数回路の計数の方向を制御して該駆動電流を所要
   駆動電流に収斂させる構成と、該光出力制御計数回路に
   計数初期値を設定する構成を備える光出力制御回路にお
   いて、 該光出力制御計数回路の計数値の大きさ又は該光出力制
   御計数回路に設定される計数初期値のいずれかの大きさ
   によって、起動後に該光出力制御計数回路に設定する計
   数ステップを決定し、上記モニタ電圧が上記基準電圧を
   挟んでハンティングを開始したことを検出した時に、該
   光出力制御計数回路の計数ステップを該光出力制御計数
   回路の計数値のＬＳＢに設定しなおすステップ制御回路
   を設けることを特徴とする光出力制御回路。
5. 【請求項５】 請求項１乃至請求項４のいずれかに記載
   の光出力制御回路において、 上記発光素子の出力光レベルが所要の出力光レベル近傍
   に収斂した時に、起動後に上記光出力制御計数回路に設
   定した計数ステップを逓減させることを特徴とする光出
   力制御回路。
6. 【請求項６】 請求項１乃至請求項５のいずれかに記載
   の光出力制御回路において、 上記発光素子の出力光レベルが所要の出力光レベル近傍
   に収斂した後に、 少なくとも、 上記光出力制御計数回路に計数ステップの更新を行なう
   周期を長くすること、 又は、上記駆動電流を発光素子に供給する構成における
   駆動電流更新の速度を遅くすることの一方を行なうこと
   を特徴とする光出力制御回路。
7. 【請求項７】 光出力制御計数回路の計数値に応じた駆
   動電流を発光素子に供給する構成と、該発光素子の出力
   光レベルのモニタ電圧と所要出力光レベルに対応する基
   準電圧とを比較する構成と、比較結果によって該光出力
   制御計数回路の計数の方向を制御して該駆動電流を所要
   駆動電流に制御する構成と、該光出力制御計数回路に計
   数初期値を設定する構成を備える光出力制御回路におい
   て、 該光出力制御計数回路の計数値又は該光出力制御計数回
   路に設定される計数初期値とのいずれかによって、該光
   出力制御計数回路に設定する計数ステップを決定するこ
   とを特徴とする光出力制御回路。