CN116820015B - 具有灵活可配置逻辑模块的微控制器 - Google Patents

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Abstract

本申请公开了一种具有灵活可配置逻辑模块的微控制器，包括：多个可配置逻辑模块，每个具有两个查找表、一个来自寄存器输出、两个来自MCU输入引脚、两个来自其他可配置逻辑模块的输出，根据输入端口的值在查找表中获得输出端口对应的值；多个输入复用器，两个分别选择来自MCU输入引脚的信号，并输入到查找表，两个分别选择来自其他可配置逻辑模块的输出，并输入到查找表；两个触发器，其数据端口各自接收查找表的两个输出端口，时钟端口各自接收微控制器的内部时钟或外部模块输入的时钟；两个输出复用器，选择查找表直接输出或触发器输出；两个解复用器，选择查找表输出到哪个MCU输出引脚。本申请可以满足微控制器高速通讯应用场景。

Description

具有灵活可配置逻辑模块的微控制器
技术领域
本申请涉及微控制器（MCU）技术领域，特别涉及一种具有灵活可配置逻辑模块的微控制器。
背景技术
本部分旨在为权利要求书中陈述的本申请的实施方式提供背景或上下文。此处的描述不因为包括在本部分中就承认是已被公开的现有技术。
在光通讯领域中，光通信模块作为基础设备，数以亿计(只)的需求承载着巨大的市场，其内部信号按速度划分分为：
A：高速信号（1000Mbps, 10Gbps, 25Gbps, 100Gbps或者更高）；
B：准高速信号（RX LOS, TX FAULT, TX DISABLE, RSSI TRIGGER, 50Gbps TIARate SELECT等），响应时间需要几纳秒到数十纳秒不等；
C：低速信号（微控制器（MCU）串行执行，例如DDM(数字诊断监控)：电源电压，温度，发射光功率，接收光功率，LD偏置电流监控），响应时间要求优于50毫秒即可。
其中，低速信号处理目前全部由光通信模块厂家选择不同厂家、不同种类的MCU实现；高速信号由专用收发器实现；准高速信号处理电路目前大多由分离器件搭建而成。
对于FTTH、FTTB、FTTC应用，由于技术发展不断提速，已经由1.25Gbps，2.5Gbps，10Gbps，25Gbps提升到目前最高的50Gbps，但是考虑到全面升级的成本压力不符合多样化的供需关系，通常是在一条PON光网络上高低速率共存且时分复用和波分复用。
对于25Gbps和10Gbps PON系统，上行存在1290nm 25Gbps数据和1270nm 10Gbps数据，即25GSPON OLT端需要时分复用和波分复用多节点ONU端25Gbps或10Gbps数据，对于25GSPON OLT端光通信模块由于可能接收不同的速率，需要选择不同APD PIN TIA跨阻增益来满足光网络的最佳接收灵敏度性能，通过交换机给定的RESET和RATE SELECT信号，实现高速3电平信号给到跨阻放大器。
传统的实现高速3电平信号方案如图1所示，MCU需要额外的2颗74AUP1G97逻辑芯片和两颗滤波电容，压缩了PCB使用面积。
发明内容
本申请的目的在于提供一种具有灵活可配置逻辑模块（FLEXCLB）的微控制器（MCU），在MCU内部嵌入可配置逻辑模块，提高MCU灵活性，满足MCU高速通讯应用场景。
本申请公开了一种具有灵活可配置逻辑模块的微控制器，包括：
多个可配置逻辑模块，其中每个可配置逻辑模块具有两个查找表，每个可配置逻辑模块具有一个来自寄存器的输入端口、两个来自MCU输入引脚的输入端口、两个来自其他可配置逻辑模块的输入端口（级联）、以及两个输出端口，所述可配置逻辑模块根据输入端口的值在所述查找表中获得输出端口对应的值并输出；
多个输入复用器，其中两个输入复用器分别接收来自所述MCU输入引脚的输出并选择性输出到所述两个可配置逻辑模块，其中两个输入复用器分别接收来自其他可配置逻辑模块的输出并选择性输出到所述两个可配置逻辑模块；
两个触发器，所述两个触发器的数据端口各自接收所述两个输出端口的输出值，并且所述两个触发器的时钟端口各自接收微控制器的内部时钟或外部模块输入的时钟；
两个输出复用器，所述两个输出复用器各自接收所述两个查找表的直接输出和两个触发器的输出值，实现异步或同步输出；
两个解复用器，所述两个解复用器各自接收所述两个输出复用器的输出值并输出到相应MCU输出引脚。
在一个优选例中，所述可配置逻辑模块根据两个来自MCU输入引脚输入端口的值分别在所述两个查找表中获得两个输出端口对应的值并输出，其中，所述两个查找表各自通过5比特寄存器配置。
在一个优选例中，还包括：第一电阻和第二电阻，所述第一电阻的一端耦合到其中一个输出端口，所述第二电阻的一端耦合到另一个输出端口，所述第一电阻的另一端和第二电阻的另一端相连并输出三电平信号。
在一个优选例中，所述第一电阻和第二电阻的阻值相同，均为220个单位电阻值。
在一个优选例中，所述两个输出端口的输出值均为低电平时，所述第一电阻的另一端和第二电阻的另一端输出0电平，所述两个输出端口的输出值均为高电平时，所述第一电阻的另一端和第二电阻的另一端输出高电平，所述两个输出端口的输出值中一个为高电平另一个为低电平时，所述第一电阻的另一端和第二电阻的另一端输出中间电平。
在一个优选例中，还包括：同步时钟选择器，所述同步时钟选择器接收微控制器的内部时钟或外部模块输入的时钟并选择性输出到所述两个触发器的时钟端口。
在一个优选例中，所述微控制器包括至少三个可配置逻辑模块。
在一个优选例中，所述微控制器包括至少四个输入复用器。
本申请实施方式中，在MCU内部嵌入可配置逻辑模块，完美的整合低速信号和准高速信号，提高MCU灵活性，节省光通信模块本身苛刻的PCB面积难题和高成本难题。
本发明将准高速信号处理电路集成于MCU内部，减少外围器件，节约PCB面积，同时提高MCU适用范围。
本申请的说明书中记载了大量的技术特征，分布在各个技术方案中，如果要罗列出本申请所有可能的技术特征的组合（即技术方案）的话，会使得说明书过于冗长。为了避免这个问题，本申请上述发明内容中公开的各个技术特征、在下文各个实施方式和例子中公开的各技术特征、以及附图中公开的各个技术特征，都可以自由地互相组合，从而构成各种新的技术方案（这些技术方案均应该视为在本说明书中已经记载），除非这种技术特征的组合在技术上是不可行的。例如，在一个例子中公开了特征A+B+C，在另一个例子中公开了特征A+B+D+E，而特征C和D是起到相同作用的等同技术手段，技术上只要择一使用即可，不可能同时采用，特征E技术上可以与特征C相组合，则，A+B+C+D的方案因技术不可行而应当不被视为已经记载，而A+B+C+E的方案应当视为已经被记载。
附图说明
图1是传统的实现高速3电平信号方案的示意图。
图2是根据本申请一个实施例中的可配置逻辑模块的连接结构示意图。
图3是根据本申请一个实施例中的光通信模块的结构示意图。
图4是根据本申请一个实施例中的具有灵活可配置逻辑模块的微控制器的结构示意图。
具体实施方式
在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请所要求保护的技术方案。
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请的实施方式作进一步地详细描述。
本申请的一个实施例中涉及一种具有灵活可配置逻辑模块的微控制器，包括：多个灵活可配置逻辑模块（Flexible Configuable Logic Block，FLEXCLB）、多个输入复用器（MUX）、两个触发器、两个输出复用器、以及两个解复用器（DE MUX）。其中多个可配置逻辑模块可以包括至少三个。例如，多个可配置逻辑模块可以包括3个至16个可配置逻辑模块。
每个可配置逻辑模块具有一个来自寄存器（Register）的输入端口、两个来自MCU输入引脚的输入端口、两个来自其他可配置逻辑模块的输入端口、以及两个查找表输出端口。可配置逻辑模块根据输入端口的值在查找表中获得输出端口对应的值并输出。
在一个实施例中，可配置逻辑模块根据两个来自MCU输入引脚的输入端口的值分别在两个查找表中获得两个输出端口对应的值并输出。
两个触发器的数据端口各自接收两个输出端口的输出值，并且两个触发器的时钟端口各自接收微控制器的内部时钟或外部模块输入的时钟。两个输出复用器各自接收两个输出端口的输出值和两个触发器的输出值。两个解复用器各自接收两个输出复用器的输出值并输出到相应的MCU输出引脚。
图1示出了灵活可配置逻辑模块的连接方式。在图1的实施例中，微控制器包括三个灵活可配置逻辑模块FLEXCLBx、FLEXCLBy、FLEXCLBz，其中主要示出了可配置逻辑模块FLEXCLBx的连接方式。可配置逻辑模块FLEXCLBx中存储有两个查找表RAM_OUTA、RAM_OUTB。可配置逻辑模块FLEXCLBx包括五个输入端口0-5和两个输出端口FLEXCLBREGOUTAx、FLEXCLBREGOUTBx。其中，五个输入端口0-5中输入端口0是来自寄存器输出的FLEXCLBREGINx，输入端口1和2分别是两个来自外部模块输出的FLEXCLBIN A、FLEXCLBINB，输入端口3和4分别是两个来自其他可配置逻辑模块（例如，可配置逻辑模块FLEXCLBy、FLEXCLBz）输出的FLEXCLBy A、FLEXCLBz B。
在图2的实施例中，微控制器包括至少四个输入复用器，例如复用器MUX0、MUX1、MUX2和MUX3。复用器MUX0接收来自外部模块输出的FLEXCLBIOIN 0-15并选择性输出到输入端口1。复用器MUX1接收来自外部模块输出的FLEXCLBIOIN 0-15并选择性输出到输入端口2。复用器MUX2接收来自可配置逻辑模块FLEXCLBy的输出FLEXCLBREGOUTA 0-15并选择性输出到输入端口3。复用器MUX3接收来自可配置逻辑模块FLEXCLBz的输出FLEXCLBREGOUTB 0-15并选择性输出到输入端口4。
在图2的实施例中，微控制器包括两个触发器D1和D2，触发器比如可以是施密特触发器。两个触发器的数据端口各自接收可配置逻辑模块FLEXCLBx的两个输出端口FLEXCLBREGOUTAx、FLEXCLBREGOUTBx的输出值，并且两个触发器的时钟端口各自接收微控制器的内部时钟或外部模块输入的时钟。具体的，微控制器还包括同步时钟选择器（例如，MUX4），同步时钟选择器MUX4接收微控制器的内部时钟HCLK或外部模块输入的时钟（例如，GPIOA0、GPIOB0、GPIOB2）并选择性输出到两个触发器D1、D2的时钟端口。
微控制器包括两个输出复用器MUX5、MUX6，两个输出复用器MUX5、MUX6各自接收两个输出端口FLEXCLBREGOUTAx、FLEXCLBREGOUTBx的输出值和两个触发器D1、D2的输出值。
微控制器包括两个解复用器DEMUX0、DEMUX1，两个解复用器DEMUX0、DEMUX1各自接收两个输出复用器MUX5、MUX6的输出值并输出到上述两个接收来自其他可配置逻辑模块FLEXCLBy、FLEXCLBz的输出的输入复用器MUX2、MUX3。
本申请的实施方式还涉及一种光通信模块，其结构如图3所示，该光通信模块包括：交换机设备、第一时钟数据恢复模块CDR1、激光二极管驱动模块LDD、电光转换模块TOSA、第二时钟数据恢复模块CDR2、跨阻放大器TIA/LA、光电转换模块ROSA、以及前述所述的具有灵活可配置逻辑模块的微控制器MCU。MCU是光通信模块的必备部件之一，复位信号Reset和速率选择信号Rate Select是由交换机设备产生的准高速信号，通用MCU功能单元无法处理该信号。本实施例中采用图1所示的具有灵活可配置逻辑模块的微控制器能够处理该信号。微控制器接收交换机设备发送的复位信号Reset和速率选择信号Rate Select并输出三电平信号到第一时钟数据恢复模块CDR1、激光二极管驱动模块LDD、电光转换模块TOSA、第二时钟数据恢复模块CDR2、跨阻放大器TIA/LA、以及光电转换模块ROSA。
参考图4所示，具有灵活可配置逻辑模块的微控制器还包括：第一电阻R1和第二电阻R2。第一电阻R1的一端耦合到其中一个输出端口，第二电阻R2的一端耦合到另一个输出端口，第一电阻R1的另一端和第二电阻R2的另一端相连并输出三电平信号。在一个实施例中，第一电阻R1和第二电阻R2的阻值相同，均为220个单位电阻值。
在一个实施例中，两个输出端口的输出值均为低电平时，第一电阻R1的另一端和第二电阻R2的另一端输出0电平，两个输出端口的输出值均为高电平时，第一电阻R1的另一端和第二电阻R2的另一端输出高电平，两个输出端口的输出值中一个为高电平另一个为低电平时，第一电阻R1的另一端和第二电阻R2的另一端输出中间电平。
例如，MCU包括可配置逻辑模块FLEXCLB0，其两个输入FLEXCLB0IOINA、FLEXCLB0IOINB分别接收复位信号Reset和速率选择信号Rate Select，两个输入FLEXCLB0IOOUTA、FLEXCLB0IOOUTB通过两个电阻R1、R2相连并输出三电平。在MCU具备FLEXCLB功能时，实现高速3电平信号，节省2颗74AUP1G97逻辑芯片和两颗滤波电容，减小了PCB使用面积。
以下对MCU的各个寄存器配置进行了说明。
1. GPIOx_AFRL/H端口复用功能寄存器
偏移地址：0xXX
复位值：0xFFFF FFFF
举例：
说明：基于ARM内核的MCU的输入输出引脚映射到GPIOA、GPIOB、GPIOC等寄存器，GPIOx.y(x=A,B,C…，y=0,1,2…15)除了基本的输入输出功能，还有众多其他特殊功能，通过配置GPIOx_AFRL/H(L：引脚0-7，H：引脚8-15)选择GPIOx.y引脚的特殊功能。MCU引脚根据实际情况可以配置为有或没有FLEXCLBIOIN/FLEXCLBIOOUT功能。
例如GPIOA.0表示端口A的第0脚，即PA0对应AFRL.AFR0，若AFRL.AFR0=8，表示PA0引脚为FLEXCLBIOIN.8，即可作为某个FLEXCLB的输入，当FLEXCLB_CFGx.MUX1=8时，则选择GPIOA.0引脚作为可配置控制块的2输入。
同理：GPIOB.10表示端口B的第10脚，即PB10对应AFRH.AFR10，若AFRH.AFR10=9，表示PB10引脚为FLEXCLBIOOUT.6，FLEXCLB_CFGx.DEMUX0=6，则将查找表结果A输出GPIOB.10引脚，同时查找结果A输出到FLEXCLB_REG_OUT.x。
2. FLEXCLB_REG_IN CLB 输入BIT0寄存器
偏移地址：0xXX
复位值：0xFFFF FFFF
说明：FLEXCLBREGIN.0表示可配置控制块0的0输入；
FLEXCLBREGIN.5表示可配置控制块5的0输入。
3. FLEXCLB_REG_OUT逻辑输出寄存器
偏移地址：0xXX
复位值：0xFFFF FFFF
说明：FLEXCLBREGOUTA.0表示可配置控制块0的A输出；
FLEXCLBREGOUTA.5表示可配置控制块5的A输出；
FLEXCLBREGOUTB.0表示可配置控制块0的B输出；
FLEXCLBREGOUTB.5表示可配置控制块5的B输出；
通过配置DEMUX0/1和GPIOx_AFRy,还可将查找表结果输出到MCU相应引脚。
4. FLEXCLB_CFGx(x=0…15)配置寄存器
偏移地址：0xXX
复位值：0xFFFF FFFF
说明：
MUX0：选择查找表输入1的MCU引脚；
MUX1：选择查找表输入2的MCU引脚；
MUX2：选择查找表输入3的级联A；
MUX3：选择查找表输入4的级联B；
DEMUX0：选择查找表结果A输出的MCU引脚；
DEMUX1：选择查找表结果B输出的MCU引脚；
FLIP-FLOP CLOCK SELECT：当FLIP-FLOP ENABL=1时，选择同步时钟源；
FLIP-FLOP ENABL：使能触发器。
5. FLEXCLB_LOGICAL_FUNCTION_A 逻辑寄存器
偏移地址：0xXX
复位值：0xFFFF FFFF
说明：输出A的5输入1输出共32bit查找表。
6. FLEXCLB_LOGICAL_FUNCTION_B逻辑寄存器
偏移地址：0xXX
复位值： 0xFFFF FFFF
说明：输出B的5输入1输出共32bit查找表。
7. FLEXCLB_INT_EN 中断使能寄存器
偏移地址：0xXX
复位值：0xFFFF FFFF
其中，0表示禁用，1表示使能。
8. FLEXCLB_INT_EDGE_SLT 中断边沿选择寄存器
偏移地址：0xXX
复位值：0xFFFF FFFF
需要说明的是，在本专利的申请文件中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。本专利的申请文件中，如果提到根据某要素执行某行为，则是指至少根据该要素执行该行为的意思，其中包括了两种情况：仅根据该要素执行该行为、和根据该要素和其它要素执行该行为。多个、多次、多种等表达包括2个、2次、2种以及2个以上、2次以上、2种以上。
在本说明书提及的所有文献都被认为是整体性地包括在本申请的公开内容中，以便在必要时可以作为修改的依据。此外应理解，以上所述仅为本说明书的较佳实施例而已，并非用于限定本说明书的保护范围。凡在本说明书一个或多个实施例的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本说明书一个或多个实施例的保护范围之内。
在一些情况下，在权利要求书中记载的动作或步骤可以按照不同于实施例中的顺序来执行并且仍然可以实现期望的结果。另外，在附图中描绘的过程不一定要求示出的特定顺序或者连续顺序才能实现期望的结果。在某些实施方式中，多任务处理和并行处理也是可以的或者可能是有利的。

Claims (4)

1.一种具有灵活可配置逻辑模块的微控制器，其特征在于，包括：
至少三个可配置逻辑模块，其中每个可配置逻辑模块具有两个查找表，每个可配置逻辑模块具有一个来自寄存器的输入端口、两个来自MCU输入引脚的输入端口、两个来自其他可配置逻辑模块的输入端口、以及两个输出端口，所述可配置逻辑模块根据各个输入端口的值在所述两个查找表中获得输出端口对应的值并输出；
多个输入复用器，其中多个输入复用器中的两个输入复用器分别接收来自所述MCU输入引脚的输入并选择性输出到所述两个查找表中的一个，其中多个输入复用器中的另两个输入复用器分别接收来自其他可配置逻辑模块的输出并选择性输出到所述两个查找表中的另一个；
两个触发器，所述两个触发器的数据端口各自接收所述查找表输出值，并且所述两个触发器的时钟端口各自接收微控制器的内部时钟或外部模块输入的时钟；
两个输出复用器，所述两个输出复用器各自接收所述查找表的输出值和两个触发器的输出值；以及
两个解复用器，所述两个解复用器各自接收所述两个输出复用器的输出值并根据配置选择输出到MCU输出引脚。
2.根据权利要求1所述的微控制器，其特征在于，所述可配置逻辑模块根据一个寄存器位、两个来自MCU输入引脚的输入端口和两个来自其他可配置逻辑模块的值分别在所述两个查找表中获得两个输出值并输出到相应寄存器或MCU输出引脚。
3.根据权利要求1所述的微控制器，其特征在于，还包括：同步时钟选择器，所述同步时钟选择器接收微控制器的内部时钟或外部模块输入的时钟并选择性输出到所述两个触发器的时钟端口。
4.根据权利要求1所述的微控制器，其特征在于，所述微控制器包括至少三个可配置逻辑模块。
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Citations (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6078068A (en) * 1998-07-15 2000-06-20 Adaptec, Inc. Electrostatic discharge protection bus/die edge seal
US6522167B1 (en) * 2001-01-09 2003-02-18 Xilinx, Inc. User configurable on-chip memory system
US7111214B1 (en) * 2002-10-09 2006-09-19 Xilinx, Inc. Circuits and methods for testing programmable logic devices using lookup tables and carry chains
US7202697B1 (en) * 2005-06-14 2007-04-10 Xilinx, Inc. Programmable logic block having improved performance when functioning in shift register mode
US7224182B1 (en) * 2005-03-15 2007-05-29 Brad Hutchings Hybrid configurable circuit for a configurable IC
CN101038323A (zh) * 2007-02-14 2007-09-19 北京时代民芯科技有限公司 五次配置完成fpga可配置逻辑块的测试方法
CN101312347A (zh) * 2007-05-21 2008-11-26 阿尔特拉公司 具有带有改进的逻辑单元功能性的复杂逻辑块的可编程逻辑器件
US8250342B1 (en) * 2008-01-09 2012-08-21 Xilinx, Inc. Digital signal processing engine
CN105866665A (zh) * 2016-03-31 2016-08-17 复旦大学 面向高性能SoC FPGA的功能遍历测试方法
CN107064783A (zh) * 2016-12-08 2017-08-18 中国空间技术研究院 一种fpga芯片中查找表的检测电路及检测方法
US10068045B1 (en) * 2016-12-09 2018-09-04 Xilinx, Inc. Programmable logic device design implementations with multiplexer transformations
CN110506393A (zh) * 2017-05-26 2019-11-26 弗莱克斯-罗技克斯技术公司 具有逻辑瓦片的虚拟阵列的fpga及其配置和操作的方法
CN112241616A (zh) * 2019-07-16 2021-01-19 赛灵思公司 增强型本地布线和时钟改进的可配置逻辑块内部布线架构
CN113626274A (zh) * 2021-10-11 2021-11-09 灵动集成电路南京有限公司 实现硬件调试的接口、微控制器实现调试的方法
CN113986815A (zh) * 2021-10-28 2022-01-28 山东芯慧微电子科技有限公司 一种基于多粒度查找表结构的可编程逻辑块
CN114026552A (zh) * 2019-06-20 2022-02-08 微芯片技术股份有限公司 具有可配置逻辑外围设备的微控制器
CN114996204A (zh) * 2022-06-13 2022-09-02 北京中科昊芯科技有限公司 一种片上系统可配置装置
CN115549672A (zh) * 2022-10-25 2022-12-30 中国兵器工业集团第二一四研究所苏州研发中心 一种适用于片上集成的可编程逻辑阵列
CN116431218A (zh) * 2023-05-10 2023-07-14 灵动微电子(苏州)有限公司 一种可兼容的芯片存储器控制方法、系统和控制器

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6864714B2 (en) * 2002-06-10 2005-03-08 Stmicroelectronics Pvt. Ltd. PLDs providing reduced delays in cascade chain circuits
DE102005023118B3 (de) * 2005-05-19 2006-12-21 Infineon Technologies Ag Schaltungsanordnung zum Zuführen von Konfigurationsdaten in FPGA-Einrichtungen

Patent Citations (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6078068A (en) * 1998-07-15 2000-06-20 Adaptec, Inc. Electrostatic discharge protection bus/die edge seal
US6522167B1 (en) * 2001-01-09 2003-02-18 Xilinx, Inc. User configurable on-chip memory system
US7111214B1 (en) * 2002-10-09 2006-09-19 Xilinx, Inc. Circuits and methods for testing programmable logic devices using lookup tables and carry chains
US7224182B1 (en) * 2005-03-15 2007-05-29 Brad Hutchings Hybrid configurable circuit for a configurable IC
US7202697B1 (en) * 2005-06-14 2007-04-10 Xilinx, Inc. Programmable logic block having improved performance when functioning in shift register mode
CN101038323A (zh) * 2007-02-14 2007-09-19 北京时代民芯科技有限公司 五次配置完成fpga可配置逻辑块的测试方法
CN101312347A (zh) * 2007-05-21 2008-11-26 阿尔特拉公司 具有带有改进的逻辑单元功能性的复杂逻辑块的可编程逻辑器件
US8250342B1 (en) * 2008-01-09 2012-08-21 Xilinx, Inc. Digital signal processing engine
CN105866665A (zh) * 2016-03-31 2016-08-17 复旦大学 面向高性能SoC FPGA的功能遍历测试方法
CN107064783A (zh) * 2016-12-08 2017-08-18 中国空间技术研究院 一种fpga芯片中查找表的检测电路及检测方法
US10068045B1 (en) * 2016-12-09 2018-09-04 Xilinx, Inc. Programmable logic device design implementations with multiplexer transformations
CN110506393A (zh) * 2017-05-26 2019-11-26 弗莱克斯-罗技克斯技术公司 具有逻辑瓦片的虚拟阵列的fpga及其配置和操作的方法
CN114026552A (zh) * 2019-06-20 2022-02-08 微芯片技术股份有限公司 具有可配置逻辑外围设备的微控制器
CN112241616A (zh) * 2019-07-16 2021-01-19 赛灵思公司 增强型本地布线和时钟改进的可配置逻辑块内部布线架构
CN113626274A (zh) * 2021-10-11 2021-11-09 灵动集成电路南京有限公司 实现硬件调试的接口、微控制器实现调试的方法
CN113986815A (zh) * 2021-10-28 2022-01-28 山东芯慧微电子科技有限公司 一种基于多粒度查找表结构的可编程逻辑块
CN114996204A (zh) * 2022-06-13 2022-09-02 北京中科昊芯科技有限公司 一种片上系统可配置装置
CN115549672A (zh) * 2022-10-25 2022-12-30 中国兵器工业集团第二一四研究所苏州研发中心 一种适用于片上集成的可编程逻辑阵列
CN116431218A (zh) * 2023-05-10 2023-07-14 灵动微电子(苏州)有限公司 一种可兼容的芯片存储器控制方法、系统和控制器

Non-Patent Citations (6)

* Cited by examiner, † Cited by third party
Title
Two-level MUX Design and Exploration in FPGA Routing Architecture;Yuhang Shen 等;2021 31st International Conference on Field-Programmable Logic and Applications (FPL);全文 *
基于BIST方法的新型FPGA芯片CLB功能测试方法;石超;王健;来金梅;;复旦学报(自然科学版)(第04期);全文 *
基于FPGA的三电平LCL有源滤波器控制策略研究;柴小丰;中国优秀硕士学位论文全文数据库 工程科技II辑;全文 *
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面向FPGA的OR1200软核微处理器的优化;常晓剑;中国优秀硕士学位论文全文数据库 信息科技辑;全文 *

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