CN107064783A

CN107064783A - 一种fpga芯片中查找表的检测电路及检测方法

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Publication number: CN107064783A
Application number: CN201611124333.0A
Authority: CN
Inventors: 王贺; 张大宇; 张松; 宁永成; 蒋承志; 杨彦朝; 杨发明; 庄仲
Original assignee: China Academy of Space Technology CAST
Current assignee: China Academy of Space Technology CAST
Priority date: 2016-12-08
Filing date: 2016-12-08
Publication date: 2017-08-18
Anticipated expiration: 2036-12-08
Also published as: CN107064783B

Abstract

本发明提供一种FPGA芯片中查找表的检测电路及检测方法，所述FPGA芯片包括N个可配置逻辑块，每个所述可配置逻辑块包含两个切片，两个切片中均具有M个查找表，其中一个切片为被测电路，另一个切片为检测电路，所述检测电路包括：控制信号电路，发送控制信号；多个选择器，接收所述控制信号，连接被测电路中平级的查找表，或者连接SR_IN端口或上一级的触发器；时钟信号电路，发送时钟信号；以及多个所述触发器，接收所述时钟信号，所述触发器与检测电路中平级的选择器连接，且最下级的触发器与SR_OUT端口连接。本发明具有运行速度快、时序收敛、测试结果稳定可靠等优点。

Description

一种FPGA芯片中查找表的检测电路及检测方法

技术领域

本发明涉及集成电路芯片测试领域，更具体地，涉及SRAM型FPGA芯片中查找表的检测电路及检测方法。

背景技术

FPGA(Field－Programmable Gate Array)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。

Xilinx 7系列FPGA包括Artix-7、Kentix-7与Virtex-7三个子类，三类器件的可配置逻辑块(CLB)结构相同，如图1所示。每个CLB由2个切片组成，每个切片具有唯一的物理位置编号(如X0Y0，X2Y1)。

查找表(Look Up Table，LUT)是切片中实现可编程组合逻辑的功能模块，如图2所示，7系列FPGA中的查找表采用LUT6结构，共有6个输入端口(I0～I5)和2个输出端口(O5、O6)，每个查找表由2个LUT5和一个2输入MUX(Multiplexer，多路选择器)组合而成的，每个LUT5聚源5个输入端口(I0～I4)和1个输出端口(O5或O6)。

现有关于LUT的测试方法及优缺点如下：

BIST方法

该方法的思路是将FPGA内部资源分为两部分，一部分作为被测电路(CUT)，另一部分作为测试辅助电路。测试辅助电路主要包括测试图形发生器和结果比较器两部分，用来测试被测电路的功能。该方法的优点在于外部接口简单，缺点则在于为了便于建立BIST结构并减少配置次数，通常会牺牲一部分测试覆盖性。

透明模块链方法

该方法的思路是将FPGA内一定数量位置相邻的LUT组成一个透明传输模块(输出端口与输入端口的数量与逻辑状态相同)，并将一定数量的透明传输模块首位衔接串联成链进行测试。该方法的优点在于设计实现上比较简便，不需要编写复杂的物理约束代码；缺点则在于无法对检测到的故障进行精确的物理定位与分析。

此外，还有一些测试方法是从应用级别考虑的，大体思路都是基于FPGA内部其他资源建立测试辅助电路及互联结构，配合外部激励信号对LUT或其他资源进行特定功能的测试，这些方法一般都不考虑故障覆盖性。

最后，现有测试方法针对的被测对象一般都是传统的LUT4单元，因此测试结构大多是依据Virtex、Virtex-2及Virtex-4等型号FPGA的CLB架构建立的，缺少对于LUT6，特别是7系列FPGA的CLB中LUT6测试方法的研究。

发明内容

本发明提供一种克服上述问题或者至少部分地解决上述问题的FPGA芯片中查找表的检测电路及检测方法。

根据本发明的一个方面，提供一种FPGA芯片中查找表的检测电路，所述FPGA芯片包括N个可配置逻辑块，每个所述可配置逻辑块包含两个切片，两个切片中均具有M个查找表，其中一个切片为被测电路，与LUT_IN端口连接，另一个切片为检测电路，所述检测电路包括：

控制信号电路，发送控制信号；

多个选择器，接收所述控制信号，所述选择器与被测电路中的查找表的个数对应，所述选择器基于所述控制信号，连接被测电路中平级的查找表，或者连接SR_IN端口或上一级的触发器；

时钟信号电路，发送时钟信号；以及

多个所述触发器，接收所述时钟信号，所述触发器与被测电路中的查找表的个数对应，所述触发器与检测电路中平级的选择器连接，且最下级的触发器与SR_OUT端口连接。

根据本发明的另一个方面，一种检测方法，采用上述的检测电路，包括：

S1、对N个可配置逻辑块中的所有查找表配置异或门结构和同或门结构；

S2、基于控制信号和M×N个周期的时钟信号，测试检测电路中的触发器；

S3、循环输入控制信号、时钟信号和测试地址，检测被测电路中查找表的固定故障，基于当前的测试地址和故障位的编号，定位失效的查找表。

本申请为了检测FPGA中查找表，首先构建一种检测模块，进而对测试电路进行配置，最后向检测电路输出测试向量，可配置逻辑块包括被测电路与检测电路，检测电路又包括MUX与触发器，配置方法包括偶数列异或门配置方法、偶数列同或门配置方法、奇数列异或门配置方法与奇数列同或门配置方法，本发明运行速度快、时序收敛、测试结果稳定可靠。

附图说明

图1为现有技术中FPGA中可配置逻辑块的示意图；

图2为本发明实施例的LUT6结构的查找表的示意图；

图3为本发明实施例查找表的检测电路的示意图。

具体实施方式

下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。

本发明中的FPGA芯片包括多个可配置逻辑块，每个所述可配置逻辑块包含两个切片，其中一个切片为被测电路，另一个切片为检测电路，图3示出了查找表的检测电路的示意图，如图可知，被测电路中具有4个查找表，分别为LUT6A、LUT6B、LUT6C和LUT6D，每个查找表的输入端均连接LUT_IN端口，LUT_IN端口用于向查找表输入测试地址，由于本发明中的查找表为LUT6结构，即为64位的查找表，因此在检测查找表是否有故障时，需要对每一位进行检测。

每一个查找表具有两个输出端O5和O6，对应于具体的查找表来说，LUT6A具有O5A和O6A两个输出端，LUT6B具有O5B和O6B两个输出端，LUT6C具有O5C和O6C两个输出端，LUT6D具有O5D和O6D两个输出端。

检测电路中，包括8个2选1的选择器和8个触发器，按照对应的被测的查找表的位置及输出端口不同，将8个选择器分别命名为MUX5D与MUX6D、MUX5C与MUX6C、MUX5B与MUX6B、MUX5A与MUX6A，将8个触发器分别命名为FF5D与FF6D、FF5C与FF6C、FF5B与FF6B、FF5A与FF6A。

在本发明中，选择器是由检测电路切片中的查找表来实现，每个查找表实现两个2选1选择器的功能，按照位置对应关系，MUX5D与MUX6D由LUT6D实现，MUX5C与MUX6C由LUT6C实现，MUX5B与MUX6B由LUT6B实现，MUX5A与MUX6A由LUT6A实现。

在本发明中，触发器由检测电路切片中的单bit存储单元实现，每个存储单元实现1个带时钟使能端与异步复位的触发器功能，该功能通过使用7系列FPGA的FDCE原语实现。8个触发器的输入信号分别命名为：D5D与D6D，D5C与D6C，D5B与D6B，D5A与D6A”，输出信号分别命名为“Q5D与Q6D，Q5C与Q6C，Q5B与Q6B，Q5A与Q6A。

在一个实施例中，每个被测的查找表的输入信号LUT_IN由统一的外部信号提供；

全部选择器的控制信号SR_SEL由外部的控制信号电路统一提供，所述控制信号电路发送第一控制信号和第二控制信号，在一个实施例中，所述第一控制信号为1，第二控制信号为0。

全部触发器的时钟信号SR_CLK由外部的时钟信号电路统一提供。

全部触发器的时钟使能端口CE固定为1(CE＝1’b1，即始终使能)。

全部触发器的异步复位端口CLR固定为0(CLR＝1’b0，即不复位)。

每个被测的查找表的输出端口连到对应选择器的1个输入端口上，即O5D连到MUX5D，O6D连到MUX6D，O5C连到MUX5C，O6C连到MUX6C，O5B连到MUX5B，O6B连到MUX6B，O5A连到MUX5A，O6A连到MUX6A。

每个触发器的输出连到下一级选择器的另1个输入端口上，即Q5D连到MUX5C，Q6D连到MUX6C，Q5C连到MUX5B，Q6C连到MUX6B，Q5B连到MUX5A，Q6B连到MUX6A；MUX5D和MUX6D的另1个输入端口由外部输入信号SR_IN5和SR_IN6提供；Q5A与Q6A通过检测电路的SR_OUT5和SR_OUT6端口输出到模块外部。

每个MUX的输出连到对应触发器的输入上，即MUX5D连到D5D，MUX6D连到D6D，MUX5C连到D5C，MUX6C连到D6C，MUX5B连到D5B，MUX6B连到D6B，MUX5A连到D5A，MUX6A连到D6A。

当SR_SEL输入信号为1时(SR_SEL＝1’b1)，MUX5D的输出为SR_IN5，MUX6D的输出为SR_IN6，MUX5C的输出为Q5D，MUX6C的输出为Q6D，MUX5B的输出为Q5C，MUX6B的输出为Q6C，MUX5A的输出为Q5B，MUX6A的输出为Q6B；

当SR_SEL输入信号为0时(SR_SEL＝1’b0)，MUX5D的输出为O5D，MUX6D的输出为O6D，MUX5C的输出为O5C，MUX6C的输出为O6C，MUX5B的输出为O5B，MUX6B的输出为O6B，MUX5A的输出为O5A，MUX6A的输出为O6A。

在一个实施例中，多个可配置逻辑块之间可以实现级联，不同可配置逻辑块使用相同的SR_SEL和SR_CLK信号，通过将前一个可配置逻辑块的SR_OUT5连到下一个可配置逻辑块的SR_IN5，将前一个可配置逻辑块的SR_OUT6连到下一个可配置逻辑块的SR_IN6上来实现多个可配置逻辑块的级联测试，最多可以级联FPGA内全部CLB模块。

在布置完检测电路后，本发明需要对全部的查找表进行配置，由于每个切片具有唯一的物理位置编号(如X0Y0、X2Y1)，因此，在一个实施例中，所述配置方法包括偶数列异或门配置方法、偶数列同或门配置方法、奇数列异或门配置方法与奇数列同或门配置方法。

所述偶数列异或门配置方法包括：

将全部可配置逻辑块中X轴坐标编号为偶数的切片作为被测电路，编号为奇数的切片作为检测电路；

将被测电路的全部查找表配置为6输入异或门结构，初始化数据为64’h6996_9669_9669_6996：由于6的二进制符号为0110，9的二进制符号为1001，因此初始化数据实际上是一个由0和1组成的64位的二进制代码；

将检测电路中的触发器的初始数据设为1’b0；以及

将全部的待测查找表通过物理约束指令，每4个1组按顺序放置在被测电路切片内，对应的8个触发器放置在相应的检测电路切片内。

所述偶数列同或门配置方法包括：

将被测电路的全部查找表配置为6输入同或门结构，初始化数据为64’h9669_6996_6996_9669；

将检测电路中的触发器的初始数据设为1’b0；以及

所述奇数列异或门配置方法包括：

将全部可配置逻辑块中X轴坐标编号为奇数的切片作为被测电路，编号为偶数的切片作为检测电路；

将被测电路的全部查找表配置为6输入异或门结构，初始化数据为64’h6996_9669_9669_6996；

将检测电路中的触发器的初始数据设为1’b0；以及

所述奇数列同或门配置方法包括：

将检测电路中的触发器的初始数据设为1’b0；以及

通过以上4次配置，可以覆盖FPGA内全部LUT6模块，并且全部查找表的每1bit存储区都遍历了0和1。

接下来，就进行到检测方法的最后一步，对检测电路输入测试向量。本过程需要首先测试触发器的功能，然后再测试被测电路上查找表。

首先，将控制信号设为1，有上述内容可知，此时每一级选择器不与被测电路中平级的查找表的输出端口连接，而是与自己上一级的触发器的输出端口连接，构成链式结构，最上级的选择器MUX5D与SR_IN端口连接，具体地说，即MUX5D和SR_IN5端口连接，MUX6D和SR_IN6端口连接，MUX5C与FF5D的Q5D端口连接，MUX6C与FF6D的Q6D端口连接，MUX5B与FF5C的Q5C端口连接，MUX6B与FF6C的Q6C端口连接，MUX5A与FF5B的Q6B端口连接，MUX6A与FF6B的Q6B端口连接。

设置SR_IN5和SR_IN6的输入信号均为1，连续给出4×N个周期的时钟信号(N为检测链路上可配置逻辑块的数目，4表示检测电路上共有4个查找表)，这个过程中，以SR_IN5为例，输入信号1传输至MUX5D，MUX5D继续将信号1发送至FF5D，接着FF5D通过Q5D端口发送至MUX5C，以此类推，直到全部触发器都为1，并在链尾可配置逻辑块的SR_OUT5和SR_OUT6持续输出0，若不为0，则说明信号传导出现了问题。

接下来将SR_IN5和SR_IN6的输入信号改为0，继续给出4×N个周期的时钟信号，该过程链尾可配置逻辑块的SR_OUT5与SR_OUT6应持续为1，其原理与上述过程的原理一样，不再赘述。

再继续给出4×N个周期的时钟信号，该过程中链尾可配置逻辑块的SR_OUT5与SR_OUT6应持续为0，到此对触发器的检测工作结束。

接下来开始对查找表进行检测。

首先将控制信号设为0，此时选择器与被测电路中平级的查找表的输出端口连接，构成1对1结构，而不是与自己上一级的触发器的输出端口连接。

接着，将被测电路上的输入信号LUT_IN＝6’b000000，即给出被测LUT6的首个测试地址。

输入一个周期的时钟信号，此时，显然每个查找表的O5与O6端口上的输出数据被锁存进对应的触发器中。

设置控制信号为1，并连续给出4×N个周期的时钟信号，通过链尾的SR_OUT5和SR_OUT6判断测试结果，此时的输出应为LUT6内初始化数据的最低位0，若输出不是LUT6内初始化数据的最低位，则根据测试序列异常位的编号定位失效的LUT编号，例如，测试序列异常位的编号为3，则说明LUT6C为失效的查找表。

最后，对LUT_IN[5:0]信号值加1，即测试地址加1，重复对查找表的检测步骤，将SR_OUT输出信号与所述第一数据的第t位比较，直至全部64个地址测试完毕。

本发明相比现有技术具有以下优点：

相比BIST方法，本方法可对LUT6单元的固定型故障进行完全的测试覆盖；

相比透明模块链方法，本方法在设计中采用了物理约束手段，从而对检测到的LUT6单元故障可以进行精确的物理定位；

本发明是针对Xilinx 7系列FPGA CLB结构提出的LUT6测试方法，同时适用于Virtex-6系列FPGA的LUT6测试；

本发明理论上仅需4次配置即可覆盖FPGA中全部的LUT6模块，当器件规模较大时，为便于设计的综合与实现，可以进行一定的物理分割，适当增加配置次数来降低综合实现的难度；

本发明以CLB为最小单元构建测试结构，便于在不同型号FPGA间进行移植；

本发明在测试LUT6的同时也对切片内全部触发器模块存储位的固定故障进行了检测；

本发明采用同步电路设计方法建立测试结构，数据流全部为流水线结构，具有运行速度快、时序收敛、测试结果稳定可靠等优点。

最后，本申请的方法仅为较佳的实施方案，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种FPGA芯片中查找表的检测电路，其特征在于，所述FPGA芯片包括N个可配置逻辑块，每个所述可配置逻辑块包含两个切片，两个切片中均具有M个查找表，其中一个切片为被测电路，与LUT_IN端口连接，另一个切片为检测电路，所述检测电路包括：

控制信号电路，发送控制信号；

时钟信号电路，发送时钟信号；以及

2.如权利要求1所述的检测电路，其特征在于，所述控制信号包括第一控制信号和第二控制信号；

最上级的选择器用于在接收第一控制信号时，与所述SR_IN端口连接，其他选择器用于在接收第一控制信号时，与上一级的触发器连接；

所述选择器还用于在接收第二控制信号时，与检测电路中平级的查找表连接。

3.如权利要求2所述的检测电路，其特征在于，上一级可配置逻辑块的SR_OUT端口与下一级的SR_IN端口连接，进行级联，所有可配置逻辑块采用相同的控制信号和时钟信号。

4.如权利要求3所述的检测电路，其特征在于，所述选择器为检测电路中查找表实现的2选1选择器。

5.如权利要求4所述的检测电路，其特征在于，所述触发器用于在接收时钟信号时，对自身的数据进行更新。

6.一种基于权利要求5所述检测电路的检测方法，其特征在于，包括：

7.如权利要求6所述的检测方法，其特征在于，所述步骤S1包括：

S1.1、将其中一个切片作为被测电路，另一个切片作为检测电路，将被测电路中的查找表全部配置为6输入异或门结构，初始化为第一数据；

S1.2、将被测电路中的查找表全部配置为6输入同或门结构，初始化为第二数据，所述第二数据由对第一数据按位取反获得；

S1.3、将步骤S1.1中的被测电路和检测电路互换，得到新的被测电路和新的检测电路，将所述新的被测电路中的查找表全部配置为6输入异或门结构，初始化为所述第一数据；以及

S1.4、将所述新的被测电路中的查找表全部配置为6输入同或门结构，初始化为所述第二数据。

8.如权利要求7所述的检测方法，其特征在于，所述步骤S2包括：

S2.1、输入第一控制信号，使最上级的选择器与SR_IN端口连接，其他选择器与上一级的触发器连接；

S2.2、设置SR_IN端口的输入信号为1，连续输入M×N个周期的时钟信号，若该过程中SR_OUT端口的输出信号为0，进行步骤S2.3；

S2.3、设置SR_IN端口的输入信号为0，连续输入M×N个周期的时钟信号，若该过程中SR_OUT端口的输出信号为1，进行步骤S2.4；以及

S2.4、继续输入M×N个周期的时钟信号，若该过程中SR_OUT端口的输出信号为0，则触发器正常。

9.如权利要求8所述的检测方法，其特征在于，所述步骤S3包括：

S3.1、输入第二控制信号，使选择器与被测电路中平级的查找表连接；

S3.2、设置被测电路中查找表的首个测试地址，并输入一个周期的时钟信号；

S3.3、输入第一控制信号，连续输入M×N个周期的时钟信号，若该过程中SR_OUT的输出信号为所述第一数据的最低位，则判断被测电路中不存在失效的查找表；以及

S3.4、基于查询表的位数t，循环对查询表的测试地址加1，将SR_OUT输出信号与所述第一数据的第t位比较，直至t个测试地址全部测试完毕。