JP2001144261A - フィールド・プログラム可能ゲート・アレイにおけるプログラム可能な相互接続ネットワークのオンライン試験 - Google Patents
フィールド・プログラム可能ゲート・アレイにおけるプログラム可能な相互接続ネットワークのオンライン試験Info
- Publication number
- JP2001144261A JP2001144261A JP2000293221A JP2000293221A JP2001144261A JP 2001144261 A JP2001144261 A JP 2001144261A JP 2000293221 A JP2000293221 A JP 2000293221A JP 2000293221 A JP2000293221 A JP 2000293221A JP 2001144261 A JP2001144261 A JP 2001144261A
- Authority
- JP
- Japan
- Prior art keywords
- test
- self
- area
- test area
- programmable
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318516—Test of programmable logic devices [PLDs]
- G01R31/318519—Test of field programmable gate arrays [FPGA]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】 （修正有）
【課題】内部に故障を生じた場合に、通常のシステム動
作を中断することなく、自己診断、再構築して所期の機
能を回復する信頼性の高いＦＰＧＡを提供する。 【解決手段】自己試験区域内でプログラム可能経路指定
資源を完全に試験するために網羅的なテスト・パターン
が繰り返し再構成される試験中のワイヤ群に適用され
る。試験中のワイヤ群の出力が出力応答分析器によって
比較され、その結果生じた各ワイヤ群ごとの故障状態デ
ータが、故障状態データを記憶するためのメモリ１４と
通信するコントローラ１２によって受信される。最初の
自己試験区域の１つでのプログラム可能経路指定資源の
試験の完了後、ＦＰＧＡ１０は、通常システム動作中の
作業区域の一部が後続の自己試験区域になり、また、最
初の自己試験区域の少なくとも一部が作業区域のその部
分と置き換えられるように再構成される。
作を中断することなく、自己診断、再構築して所期の機
能を回復する信頼性の高いＦＰＧＡを提供する。 【解決手段】自己試験区域内でプログラム可能経路指定
資源を完全に試験するために網羅的なテスト・パターン
が繰り返し再構成される試験中のワイヤ群に適用され
る。試験中のワイヤ群の出力が出力応答分析器によって
比較され、その結果生じた各ワイヤ群ごとの故障状態デ
ータが、故障状態データを記憶するためのメモリ１４と
通信するコントローラ１２によって受信される。最初の
自己試験区域の１つでのプログラム可能経路指定資源の
試験の完了後、ＦＰＧＡ１０は、通常システム動作中の
作業区域の一部が後続の自己試験区域になり、また、最
初の自己試験区域の少なくとも一部が作業区域のその部
分と置き換えられるように再構成される。
Description
【０００１】
【発明の属する技術分野】本発明は一般に集積回路素子
の試験の分野に関し、特にフィールド・プログラム可能
ゲート・アレイにおけるプログラム可能相互接続ネット
ワークの試験方法に関する。
の試験の分野に関し、特にフィールド・プログラム可能
ゲート・アレイにおけるプログラム可能相互接続ネット
ワークの試験方法に関する。
【０００２】
【従来の技術】フィールド・プログラム可能ゲート・ア
レイ（ＦＰＧＡ）はプログラム可能経路指定ネットワー
クとプログラム可能入力／出力セルとによって相互接続
されるプログラム可能論理ブロックのアレイから構成さ
れている。論理ブロック、経路指定ネットワーク、およ
び入力／出力セルのプログラミングは、特定の用途向き
の所望のシステム動作／機能を果たすようにそれらの１
つの構成を確立するのに必要な相互接続を行うために選
択的に実行される。
レイ（ＦＰＧＡ）はプログラム可能経路指定ネットワー
クとプログラム可能入力／出力セルとによって相互接続
されるプログラム可能論理ブロックのアレイから構成さ
れている。論理ブロック、経路指定ネットワーク、およ
び入力／出力セルのプログラミングは、特定の用途向き
の所望のシステム動作／機能を果たすようにそれらの１
つの構成を確立するのに必要な相互接続を行うために選
択的に実行される。
【０００３】本発明人はＦＰＧＡにおけるプログラム可
能論理ブロックのアレイとプログラム可能経路指定ネッ
トワークを素子、ボード、およびシステムのレベルで組
込み式に自己試験する方法を最近になって開発したもの
である。これらの方法は米国特許出願係属番号０８／７
２９，１１７号、０８／５９５，７２９号、および０９
／１０９，１２３号に詳細に記載されている。これらの
特許出願の開示内容は、全て本明細書が参照により援用
している。
能論理ブロックのアレイとプログラム可能経路指定ネッ
トワークを素子、ボード、およびシステムのレベルで組
込み式に自己試験する方法を最近になって開発したもの
である。これらの方法は米国特許出願係属番号０８／７
２９，１１７号、０８／５９５，７２９号、および０９
／１０９，１２３号に詳細に記載されている。これらの
特許出願の開示内容は、全て本明細書が参照により援用
している。
【０００４】これらの従来形の各々の方法では、ＦＰＧ
Ａの再プログラム可能性は、ＦＰＧＡがオフライン試験
中はもっぱら組込み自己試験（ＢＩＳＴ）論理と共に構
成され、引き続いて通常の動作構成へと再構成されるよ
うに開発されている。このようにして、間接費用を要さ
ずにあらゆるレベルで可能な試験が達成される。言い換
えると、ＦＰＧＡがその通常のシステム機能向けに再構
成されると、ＢＩＳＴ論理は単に“消滅”するのであ
る。
Ａの再プログラム可能性は、ＦＰＧＡがオフライン試験
中はもっぱら組込み自己試験（ＢＩＳＴ）論理と共に構
成され、引き続いて通常の動作構成へと再構成されるよ
うに開発されている。このようにして、間接費用を要さ
ずにあらゆるレベルで可能な試験が達成される。言い換
えると、ＦＰＧＡがその通常のシステム機能向けに再構
成されると、ＢＩＳＴ論理は単に“消滅”するのであ
る。
【０００５】オフライン試験方法に加えて、本発明人は
最近、ＦＰＧＡのプログラム可能論理ブロックのオンラ
イン試験および故障許容動作の方法をも開発した。これ
らの方法は米国特許係属出願番号０９／２６１，７７６
号、および号に詳細に記載されている。これらの特許出
願の開示内容は全て本明細書が参照により援用してい
る。
最近、ＦＰＧＡのプログラム可能論理ブロックのオンラ
イン試験および故障許容動作の方法をも開発した。これ
らの方法は米国特許係属出願番号０９／２６１，７７６
号、および号に詳細に記載されている。これらの特許出
願の開示内容は全て本明細書が参照により援用してい
る。
【０００６】ＦＰＧＡのオンライン試験および故障許容
動作は、適応コンピューティング・システムがシステム
動作を適応させるためにしばしば再構成ハードウェアに
依存する、宇宙任務または通信ネットワーク・ルータの
ような高い信頼性、および高い利用可能性を要する用途
では最も重要である。このような用途では、ＦＰＧＡハ
ードウェアは継続的に動作しなければならず、試験、メ
インテナンス、または修理のために簡単にはオフライン
状態にすることができない。
動作は、適応コンピューティング・システムがシステム
動作を適応させるためにしばしば再構成ハードウェアに
依存する、宇宙任務または通信ネットワーク・ルータの
ような高い信頼性、および高い利用可能性を要する用途
では最も重要である。このような用途では、ＦＰＧＡハ
ードウェアは継続的に動作しなければならず、試験、メ
インテナンス、または修理のために簡単にはオフライン
状態にすることができない。
【０００７】
【発明が解決しようとする課題】これらのシステムのＦ
ＰＧＡハードウェアに故障が検知され、その位置が発見
されると、ＦＰＧＡ資源は、キャパシティを縮小して動
作を継続し、または特定された故障資源を全て回避する
ように迅速に再構成されなければならない。従って必然
的に、ＦＰＧＡ資源の試験は通常のシステム動作と同時
に実行されなければならない。
ＰＧＡハードウェアに故障が検知され、その位置が発見
されると、ＦＰＧＡ資源は、キャパシティを縮小して動
作を継続し、または特定された故障資源を全て回避する
ように迅速に再構成されなければならない。従って必然
的に、ＦＰＧＡ資源の試験は通常のシステム動作と同時
に実行されなければならない。
【０００８】
【課題を解決するための手段】本発明に基づいて、フィ
ールド・プログラム可能ゲート・アレイ（ＦＰＧＡ）を
試験する方法は、ＦＰＧＡ資源を作業区域と最初の自己
試験区域とに構成することによって、ＦＰＧＡの通常の
オンライン動作中に実施される。作業区域は試験期間を
通して試験中のＦＰＧＡの通常動作を保持する。しか
し、最初の、および後続の自己試験区域内で、プログラ
ム可能経路指定ネットワークの全ての資源が試験され
る。有利には、作業区域は試験によって実質的な影響は
受けず、作業区域で通常動作が継続されるので、試験の
時間的な制約は軽減される。
ールド・プログラム可能ゲート・アレイ（ＦＰＧＡ）を
試験する方法は、ＦＰＧＡ資源を作業区域と最初の自己
試験区域とに構成することによって、ＦＰＧＡの通常の
オンライン動作中に実施される。作業区域は試験期間を
通して試験中のＦＰＧＡの通常動作を保持する。しか
し、最初の、および後続の自己試験区域内で、プログラ
ム可能経路指定ネットワークの全ての資源が試験され
る。有利には、作業区域は試験によって実質的な影響は
受けず、作業区域で通常動作が継続されるので、試験の
時間的な制約は軽減される。
【０００９】自己試験区域内ではテスト・パターンが作
成され、試験中のワイヤ群に沿って伝搬される。好適に
は試験中の第１群のワイヤの出力パターンが同じパター
ンを有する自己試験区域内の試験中の第２群のワイヤの
出力パターンと比較される。この方法は、本明細書が参
照により援用する前述の係属特許出願に詳細に記載され
ているＢＩＳＴ技術と同様である。
成され、試験中のワイヤ群に沿って伝搬される。好適に
は試験中の第１群のワイヤの出力パターンが同じパター
ンを有する自己試験区域内の試験中の第２群のワイヤの
出力パターンと比較される。この方法は、本明細書が参
照により援用する前述の係属特許出願に詳細に記載され
ているＢＩＳＴ技術と同様である。
【００１０】試験中のＦＰＧＡのプログラム可能経路指
定資源の完全な試験を達成するため、試験中のワイヤ群
は構成の相互接続ポイントによって相互接続された可変
長のワイヤ・セグメントを含んでいる。構成の相互接続
ポイントには、交差点と破断点を含む２つの基本的な種
類があり、各々のポイントは一般に構成メモリビットに
よって制御される伝送ゲートを含んでいる。
定資源の完全な試験を達成するため、試験中のワイヤ群
は構成の相互接続ポイントによって相互接続された可変
長のワイヤ・セグメントを含んでいる。構成の相互接続
ポイントには、交差点と破断点を含む２つの基本的な種
類があり、各々のポイントは一般に構成メモリビットに
よって制御される伝送ゲートを含んでいる。
【００１１】加えて、試験中のワイヤ群は好適には伝搬
されるテスト・パターンが変更なく通過できるように構
成されたプログラム可能論理ブロックを含んでいる。言
い換えると、プログラム可能論理ブロックは一致機能(i
dentity function) として構成されている。それによっ
て有利に、プログラム可能論理ブロック間の大域的経路
指定資源と、試験される各々のプログラム可能論理ブロ
ックに繋がる局部的経路指定資源の双方を試験すること
ができる。
されるテスト・パターンが変更なく通過できるように構
成されたプログラム可能論理ブロックを含んでいる。言
い換えると、プログラム可能論理ブロックは一致機能(i
dentity function) として構成されている。それによっ
て有利に、プログラム可能論理ブロック間の大域的経路
指定資源と、試験される各々のプログラム可能論理ブロ
ックに繋がる局部的経路指定資源の双方を試験すること
ができる。
【００１２】前述したように、試験中のワイヤ群の出力
パターンが比較され、比較の結果に基づいて試験結果の
データが作成される。対応する試験パターンが一致する
と、試験結果合格のデータが作成される。不一致が生じ
た場合は、試験結果不合格の表示またはデータが作成さ
れる。試験結果の不合格すなわち不一致は、自己試験区
域内の試験中のワイヤ群のワイヤ・セグメント、構成の
相互接続ポイント、またはプログラム可能論理ブロック
の故障が原因であることがある。
パターンが比較され、比較の結果に基づいて試験結果の
データが作成される。対応する試験パターンが一致する
と、試験結果合格のデータが作成される。不一致が生じ
た場合は、試験結果不合格の表示またはデータが作成さ
れる。試験結果の不合格すなわち不一致は、自己試験区
域内の試験中のワイヤ群のワイヤ・セグメント、構成の
相互接続ポイント、またはプログラム可能論理ブロック
の故障が原因であることがある。
【００１３】この種類の比較に基づく応答分析の限界の
１つは、試験中のワイヤ群に同等の故障がある可能性が
あることである。試験中のワイヤ群に沿って同等の故障
が存在すると、故障がある場合でも試験結果が誤って合
格することになる。このような限界を克服するために、
本発明の好適な方法は更に、試験中の第１群のワイヤの
出力を試験中の第２群のワイヤの出力、および試験中の
第３の隣接ワイヤ群の出力と比較するステップを含んで
いる。この種類の複数の試験によって、同等の故障を検
知しない可能性が大幅に縮小する。
１つは、試験中のワイヤ群に同等の故障がある可能性が
あることである。試験中のワイヤ群に沿って同等の故障
が存在すると、故障がある場合でも試験結果が誤って合
格することになる。このような限界を克服するために、
本発明の好適な方法は更に、試験中の第１群のワイヤの
出力を試験中の第２群のワイヤの出力、および試験中の
第３の隣接ワイヤ群の出力と比較するステップを含んで
いる。この種類の複数の試験によって、同等の故障を検
知しない可能性が大幅に縮小する。
【００１４】試験中のＦＰＧＡの再構成の回数を最小限
にし、かつ全試験時間を短く保つためには、プログラム
可能経路指定資源の並行的な試験を利用してもよい。具
体的には、試験中のワイヤ群の出力パターンを試験中の
ワイヤ群に沿った幾つかの位置で比較してもよい。有利
には、１組のテスト・パターンを利用して構成ごとに幾
つかの異なるワイヤ群を試験してもよい。加えて、試験
中に比較される幾つかのワイヤ群からの試験結果のデー
タを、反復比較器を利用して組合わせてもよい。あるい
は、試験中のＦＰＧＡの入力／出力セルに試験の結果デ
ータを直接送ることも可能である。この方法によって有
利に、試験全体について試験結果の単一の合格／不合格
の表示ではなく、試験中にＦＰＧＡの故障の位置に関す
る情報が得られる。
にし、かつ全試験時間を短く保つためには、プログラム
可能経路指定資源の並行的な試験を利用してもよい。具
体的には、試験中のワイヤ群の出力パターンを試験中の
ワイヤ群に沿った幾つかの位置で比較してもよい。有利
には、１組のテスト・パターンを利用して構成ごとに幾
つかの異なるワイヤ群を試験してもよい。加えて、試験
中に比較される幾つかのワイヤ群からの試験結果のデー
タを、反復比較器を利用して組合わせてもよい。あるい
は、試験中のＦＰＧＡの入力／出力セルに試験の結果デ
ータを直接送ることも可能である。この方法によって有
利に、試験全体について試験結果の単一の合格／不合格
の表示ではなく、試験中にＦＰＧＡの故障の位置に関す
る情報が得られる。
【００１５】本発明の重要な態様では、試験中のＦＰＧ
Ａの自己試験区域を垂直と水平の自己試験区域に区分す
ることができる。好適には、垂直のワイヤ・セグメント
は垂直の自己試験区域を利用して試験され、水平のワイ
ヤ・セグメントは水平の自己試験区域を利用して試験さ
れる。オンライン試験に適応するために、双方の自己試
験区域内のプログラム可能論理ブロック、垂直自己試験
区域の垂直のワイヤ・セグメント、および水平自己試験
区域の水平のワイヤ・セグメントは全て試験中のＦＰＧ
Ａの動作中に予備、または使用不能なセグメントに指定
される。このようにして、垂直の自己試験区域を経由す
る水平のワイヤ・セグメントと、水平の自己試験区域を
経由する垂直のワイヤ・セグメントとを利用して、作業
区域のプログラム可能論理ブロック間の接続を行うこと
ができる。
Ａの自己試験区域を垂直と水平の自己試験区域に区分す
ることができる。好適には、垂直のワイヤ・セグメント
は垂直の自己試験区域を利用して試験され、水平のワイ
ヤ・セグメントは水平の自己試験区域を利用して試験さ
れる。オンライン試験に適応するために、双方の自己試
験区域内のプログラム可能論理ブロック、垂直自己試験
区域の垂直のワイヤ・セグメント、および水平自己試験
区域の水平のワイヤ・セグメントは全て試験中のＦＰＧ
Ａの動作中に予備、または使用不能なセグメントに指定
される。このようにして、垂直の自己試験区域を経由す
る水平のワイヤ・セグメントと、水平の自己試験区域を
経由する垂直のワイヤ・セグメントとを利用して、作業
区域のプログラム可能論理ブロック間の接続を行うこと
ができる。
【００１６】最初の自己試験区域内に位置するプログラ
ム可能経路指定資源の試験が完了すると、試験中のＦＰ
ＧＡは、作業区域の一部が後続の自己試験区域になり、
かつ最初の自己試験区域が作業区域の一部になるように
再構成される。言い換えると、自己試験区域は試験中の
ＦＰＧＡを巡回して、作業区域の各々の部分、またはＦ
ＰＧＡ全体が後続の自己試験区域として再構成され、試
験されるまで、自己試験区域内のプログラム可能経路指
定資源を再構成し、試験するステップを繰り返す。前述
したように、この試験方法によって、自己試験区域内で
実施される試験によって中断されることなく、試験中の
ＦＰＧＡの通常動作を試験期間を通して作業区域内で継
続することが可能になる。
ム可能経路指定資源の試験が完了すると、試験中のＦＰ
ＧＡは、作業区域の一部が後続の自己試験区域になり、
かつ最初の自己試験区域が作業区域の一部になるように
再構成される。言い換えると、自己試験区域は試験中の
ＦＰＧＡを巡回して、作業区域の各々の部分、またはＦ
ＰＧＡ全体が後続の自己試験区域として再構成され、試
験されるまで、自己試験区域内のプログラム可能経路指
定資源を再構成し、試験するステップを繰り返す。前述
したように、この試験方法によって、自己試験区域内で
実施される試験によって中断されることなく、試験中の
ＦＰＧＡの通常動作を試験期間を通して作業区域内で継
続することが可能になる。
【００１７】試験中のワイヤ群、および自己試験区域内
のプログラム可能論理ブロックを構成し、試験し、再構
成し、その後の故障状態データを記憶し、更に試験する
ために、試験中のＦＰＧＡの周囲の自己試験区域を巡回
するステップは必然的に、試験および再構成コントロー
ラ、および関連する記憶媒体によって制御される。動作
時には、試験および再構成コントローラは通常のシステ
ム動作中に試験中のＦＰＧＡにアクセスし、関連する記
憶媒体に記憶されている複数の試験構成の１つと共にＦ
ＰＧＡを構成する。前述したように、自己試験区域内で
作成されるテスト・パターンによって、試験中のワイヤ
群が網羅的に試験される。テスト・パターンは試験中の
ワイヤ群に沿って伝搬され、出力パターンが比較され
る。
のプログラム可能論理ブロックを構成し、試験し、再構
成し、その後の故障状態データを記憶し、更に試験する
ために、試験中のＦＰＧＡの周囲の自己試験区域を巡回
するステップは必然的に、試験および再構成コントロー
ラ、および関連する記憶媒体によって制御される。動作
時には、試験および再構成コントローラは通常のシステ
ム動作中に試験中のＦＰＧＡにアクセスし、関連する記
憶媒体に記憶されている複数の試験構成の１つと共にＦ
ＰＧＡを構成する。前述したように、自己試験区域内で
作成されるテスト・パターンによって、試験中のワイヤ
群が網羅的に試験される。テスト・パターンは試験中の
ワイヤ群に沿って伝搬され、出力パターンが比較され
る。
【００１８】本明細書に組入れられ、その一部を形成す
る添付図面は、本発明の幾つかの態様を説明し、かつ本
文と共に本発明の原理を説明するために役立つものであ
る。
る添付図面は、本発明の幾つかの態様を説明し、かつ本
文と共に本発明の原理を説明するために役立つものであ
る。
【００１９】
【発明の実施の形態】標準的なフィールド・プログラム
可能ゲート・アレイ（ＦＰＧＡ）は一般に、プログラム
可能経路指定ネットワークによって相互接続されたプロ
グラム可能論理ブロックのアレイと、プログラム可能入
力／出力セル、もしくは境界走査ポート（ほとんどのＦ
ＰＧＡの機能では境界走査機構）から構成されている。
このような構造は例えば、LucentのORCAプログラム可能
機能ユニット、XilinxのXC4000構成可能論理ブロック、
およびALTERA FLEX8000の論理素子に搭載されている。
本発明の方法に基づき、試験中のＦＰＧＡのプログラム
可能経路指定ネットワークの資源は、ＦＰＧＡを作業区
域と自己試験区域とに構成することによって通常動作中
に完全に試験される。有利には、作業区域は自己試験区
域内で実施される試験によって実質的な影響を受けな
い。
可能ゲート・アレイ（ＦＰＧＡ）は一般に、プログラム
可能経路指定ネットワークによって相互接続されたプロ
グラム可能論理ブロックのアレイと、プログラム可能入
力／出力セル、もしくは境界走査ポート（ほとんどのＦ
ＰＧＡの機能では境界走査機構）から構成されている。
このような構造は例えば、LucentのORCAプログラム可能
機能ユニット、XilinxのXC4000構成可能論理ブロック、
およびALTERA FLEX8000の論理素子に搭載されている。
本発明の方法に基づき、試験中のＦＰＧＡのプログラム
可能経路指定ネットワークの資源は、ＦＰＧＡを作業区
域と自己試験区域とに構成することによって通常動作中
に完全に試験される。有利には、作業区域は自己試験区
域内で実施される試験によって実質的な影響を受けな
い。
【００２０】図１の概略的なブロック図に示すように、
試験中のＦＰＧＡ１０の資源を構成し、試験し、巡回
し、再構成するステップは必然的に試験および再構成コ
ントローラ１２によって制御される。好適な実施例で
は、現在市販されているＦＰＧＡは構成メモリへの内部
アクセスが可能ではないので、外部からの試験および再
構成コントローラ１２が使用される。従って、ＦＰＧＡ
資源の意図する機能、または動作モードを決定するため
に、公知の種類の構成デコンパイラツールが使用され
る。あるいは、この情報を設計段階から抽出して、コン
トローラ１２が利用できるようにしてもよい。例えばＦ
ＰＧＡの内部、または外部のどのようなコントローラで
も、その構成メモリへの内部アクセスが可能であるＦＰ
ＧＡで使用でき、かつ単一の試験および再構成コントロ
ーラが幾つかのＦＰＧＡを制御できることは当業者には
理解されよう。しかし、本発明の好適な実施形態を説明
する目的のため、コントローラとＦＰＧＡの比率を１：
１とする。
試験中のＦＰＧＡ１０の資源を構成し、試験し、巡回
し、再構成するステップは必然的に試験および再構成コ
ントローラ１２によって制御される。好適な実施例で
は、現在市販されているＦＰＧＡは構成メモリへの内部
アクセスが可能ではないので、外部からの試験および再
構成コントローラ１２が使用される。従って、ＦＰＧＡ
資源の意図する機能、または動作モードを決定するため
に、公知の種類の構成デコンパイラツールが使用され
る。あるいは、この情報を設計段階から抽出して、コン
トローラ１２が利用できるようにしてもよい。例えばＦ
ＰＧＡの内部、または外部のどのようなコントローラで
も、その構成メモリへの内部アクセスが可能であるＦＰ
ＧＡで使用でき、かつ単一の試験および再構成コントロ
ーラが幾つかのＦＰＧＡを制御できることは当業者には
理解されよう。しかし、本発明の好適な実施形態を説明
する目的のため、コントローラとＦＰＧＡの比率を１：
１とする。
【００２１】好適なコントローラ１２は構成および試験
データを記憶するための記憶媒体、すなわちメモリ１４
と通信する組込み式マイクロプロセッサ上に実施でき
る。動作時には、コントローラ１２は、ＦＰＧＡ１０の
通常機能にとってアクセスが透明であるように、公知の
態様でその境界走査ポートを経て、試験中のＦＰＧＡ１
０を含むシステム・プラットフォームにアクセスする。
有利には、この方法によって、試験中のＦＰＧＡ１０の
通常動作中に完全なオンライン試験が可能である。コン
トローラ１２とメモリ１４は更に、プログラム可能経路
指定資源の故障状態データを交換し、記憶する。
データを記憶するための記憶媒体、すなわちメモリ１４
と通信する組込み式マイクロプロセッサ上に実施でき
る。動作時には、コントローラ１２は、ＦＰＧＡ１０の
通常機能にとってアクセスが透明であるように、公知の
態様でその境界走査ポートを経て、試験中のＦＰＧＡ１
０を含むシステム・プラットフォームにアクセスする。
有利には、この方法によって、試験中のＦＰＧＡ１０の
通常動作中に完全なオンライン試験が可能である。コン
トローラ１２とメモリ１４は更に、プログラム可能経路
指定資源の故障状態データを交換し、記憶する。
【００２２】本発明に基づく方法に従って、試験中のＦ
ＰＧＡ１０は最初にコントローラ１２によって、図２に
示すように最初の自己試験区域１６と作業区域１８へと
構成される。作業区域１８は試験期間を通して試験中の
ＦＰＧＡ１０の通常動作を保持する。最初の自己試験区
域１６内で、プログラム可能経路指定ネットワークの資
源が網羅的に試験される。プログラム可能経路指定資源
はプログラム可能論理ブロック（ＰＬＢ）のアレイの間
で信号を搬送する大域的経路指定資源と、ＰＬＢへと、
またはそこから信号を搬送するための局部的経路指定資
源の双方を含んでいる。例えば、単一のＰＬＢに関連す
る標準的な大域的、および局部的経路指定資源が図３に
示されているが、これについては後に詳述する。
ＰＧＡ１０は最初にコントローラ１２によって、図２に
示すように最初の自己試験区域１６と作業区域１８へと
構成される。作業区域１８は試験期間を通して試験中の
ＦＰＧＡ１０の通常動作を保持する。最初の自己試験区
域１６内で、プログラム可能経路指定ネットワークの資
源が網羅的に試験される。プログラム可能経路指定資源
はプログラム可能論理ブロック（ＰＬＢ）のアレイの間
で信号を搬送する大域的経路指定資源と、ＰＬＢへと、
またはそこから信号を搬送するための局部的経路指定資
源の双方を含んでいる。例えば、単一のＰＬＢに関連す
る標準的な大域的、および局部的経路指定資源が図３に
示されているが、これについては後に詳述する。
【００２３】図４に示すように、最初の自己試験区域１
６内の第１群のＰＬＢはテスト・パターン作成器（ＴＰ
Ｇ）２０と出力応答分析器（ＯＲＡ）２２とを含むよう
に構成され、またプログラム可能経路指定資源の一部
は、試験中の少なくとも２群のワイヤ（ＷＵＴ）２４、
２６を含むように構成されている。第１群のＷＵＴ２４
はワイヤ・セグメント２７、２８、２９、３０、３１、
および３２と、構成可能な、もしくは構成相互接続ポイ
ント（ＣＩＰ）３３、３４、および３５と、ＰＬＢ３
６、３７を含んでいてもよい。同様に、第２群のＷＵＴ
２６はワイヤ・セグメント３８、３９、４０、４１およ
び４２、およびＣＩＰ４３、４４、および４５を含んで
いてもよい。試験中、ＴＰＧ２０を使用して作成された
網羅的なテスト・パターンが試験中のワイヤ群２４、２
６に沿って伝搬される。ＷＵＴ群２４、２６の出力はＯ
ＲＡ２２と比較され、ＷＵＴ２４、２６のいずれかの群
に故障が存在するか否かが判定される。ＯＲＡ２２によ
って実行される比較の一致／不一致の結果は合格／不合
格の試験結果あるいは故障状態データとしてメモリ１４
内に記憶されるようにＦＰＧＡの境界走査ポート（図示
せず）を介してコントローラ１２に通信される。ＷＵＴ
２４、２６の群を試験する際のＴＰＧ２０およびＯＲＡ
２２の動作は前述の米国特許係属出願で使用され、詳細
に記載されている組込み式の自己試験技術と同様であ
る。
６内の第１群のＰＬＢはテスト・パターン作成器（ＴＰ
Ｇ）２０と出力応答分析器（ＯＲＡ）２２とを含むよう
に構成され、またプログラム可能経路指定資源の一部
は、試験中の少なくとも２群のワイヤ（ＷＵＴ）２４、
２６を含むように構成されている。第１群のＷＵＴ２４
はワイヤ・セグメント２７、２８、２９、３０、３１、
および３２と、構成可能な、もしくは構成相互接続ポイ
ント（ＣＩＰ）３３、３４、および３５と、ＰＬＢ３
６、３７を含んでいてもよい。同様に、第２群のＷＵＴ
２６はワイヤ・セグメント３８、３９、４０、４１およ
び４２、およびＣＩＰ４３、４４、および４５を含んで
いてもよい。試験中、ＴＰＧ２０を使用して作成された
網羅的なテスト・パターンが試験中のワイヤ群２４、２
６に沿って伝搬される。ＷＵＴ群２４、２６の出力はＯ
ＲＡ２２と比較され、ＷＵＴ２４、２６のいずれかの群
に故障が存在するか否かが判定される。ＯＲＡ２２によ
って実行される比較の一致／不一致の結果は合格／不合
格の試験結果あるいは故障状態データとしてメモリ１４
内に記憶されるようにＦＰＧＡの境界走査ポート（図示
せず）を介してコントローラ１２に通信される。ＷＵＴ
２４、２６の群を試験する際のＴＰＧ２０およびＯＲＡ
２２の動作は前述の米国特許係属出願で使用され、詳細
に記載されている組込み式の自己試験技術と同様であ
る。
【００２４】ＴＰＧ２０によって作成される網羅的なテ
スト・パターンの集合は、ＷＵＴ２４、２６間の全ての
短絡、およびＷＵＴに沿った閉路のＣＩＰ（例えば３
３、３４、３５、４３、４４、および４５）に関する全
ての固着開路(stuck-open)の故障を検知するのに適した
ものでなければならない。加えて、プログラム可能経路
指定資源のその他の部分からＷＵＴ２４、２６を絶縁す
る開路ＣＩＰ（例えば４７、４８、４９、５０、および
５１）の固着閉路の故障を試験しなければならない。こ
のような結果を達成するために、ＴＰＧ２０はまた、試
験中のワイヤ・セグメント２４、２６へと短絡すること
があるどのワイヤ・セグメントをも（例えば５２、５
３、５４および５５）制御する必要がある。例えば、Ｔ
ＰＧ２２がＷＵＴ２４、２６に沿って、０（１）のテス
ト・パターンを励振する場合、試験中に少なくとも一度
は、反対のテスト・パターン、すなわち１（０）のテス
ト パターンをワイヤ・セグメント５２、５３、５４、
および５５に沿って伝搬する必要がある。本発明の方法
を実施するために使用される故障モデルのより詳細な説
明は以下に記載する。
スト・パターンの集合は、ＷＵＴ２４、２６間の全ての
短絡、およびＷＵＴに沿った閉路のＣＩＰ（例えば３
３、３４、３５、４３、４４、および４５）に関する全
ての固着開路(stuck-open)の故障を検知するのに適した
ものでなければならない。加えて、プログラム可能経路
指定資源のその他の部分からＷＵＴ２４、２６を絶縁す
る開路ＣＩＰ（例えば４７、４８、４９、５０、および
５１）の固着閉路の故障を試験しなければならない。こ
のような結果を達成するために、ＴＰＧ２０はまた、試
験中のワイヤ・セグメント２４、２６へと短絡すること
があるどのワイヤ・セグメントをも（例えば５２、５
３、５４および５５）制御する必要がある。例えば、Ｔ
ＰＧ２２がＷＵＴ２４、２６に沿って、０（１）のテス
ト・パターンを励振する場合、試験中に少なくとも一度
は、反対のテスト・パターン、すなわち１（０）のテス
ト パターンをワイヤ・セグメント５２、５３、５４、
および５５に沿って伝搬する必要がある。本発明の方法
を実施するために使用される故障モデルのより詳細な説
明は以下に記載する。
【００２５】本発明の方法を充分に理解するためには、
好適な試験の構成で使用される構成部品をより詳細に説
明する必要がある。図５Ａに最も明解に示すように、標
準的なＣＩＰ５６、もしくはスイッチは構成メモリ素
子、もしくはビット５８によって制御される伝送ゲート
５７を含んでいる。ＣＰＩには、断絶面に位置するワイ
ヤ・セグメントを接続するための接続ワイヤ・セグメン
ト（例えば図５Ｂの参照番号６１および６２を参照）用
の交差点のＣＩＰ６０（全部の図を通して円形の記号で
示されている）と、同じ面でワイヤ・セグメントを接続
するための破断点のＣＩＰ６３（全部の図を通して菱形
の記号で示されている）を含む２つの基本的な種類があ
る。
好適な試験の構成で使用される構成部品をより詳細に説
明する必要がある。図５Ａに最も明解に示すように、標
準的なＣＩＰ５６、もしくはスイッチは構成メモリ素
子、もしくはビット５８によって制御される伝送ゲート
５７を含んでいる。ＣＰＩには、断絶面に位置するワイ
ヤ・セグメントを接続するための接続ワイヤ・セグメン
ト（例えば図５Ｂの参照番号６１および６２を参照）用
の交差点のＣＩＰ６０（全部の図を通して円形の記号で
示されている）と、同じ面でワイヤ・セグメントを接続
するための破断点のＣＩＰ６３（全部の図を通して菱形
の記号で示されている）を含む２つの基本的な種類があ
る。
【００２６】図６に示すように、標準的なＰＬＢ６６は
メモリ・ブロック６７と、フリップフロップ・ブロック
６８と、組合わせ出力論理ブロック６９とを含んでい
る。メモリ・ブロック６７は等速アクセス・メモリ（Ｒ
ＡＭ）または組合わせ探索テーブル（ＬＵＴ）として動
作するように構成されたものでよい。加えて、メモリ・
ブロック６７内の組合わせ論理を、比較器、加算器、ま
たは乗算器のような特定の組合わせ演算子として動作す
るように構成してもよい。同様に、フリップフロップ・
ブロック６８内のフリップフロップはフリップフロップ
として動作してもよく、またはラッチとして動作するよ
うに構成してもよい。この場合も、同期、および非同期
のセット（Set）およびリセット（Reset）、クロック割
込み可能（Clock Enable）等に関するその他のプログラ
ミングの選択肢をフリップフロップまたはラッチとして
の動作に関連して添えることもできよう。
メモリ・ブロック６７と、フリップフロップ・ブロック
６８と、組合わせ出力論理ブロック６９とを含んでい
る。メモリ・ブロック６７は等速アクセス・メモリ（Ｒ
ＡＭ）または組合わせ探索テーブル（ＬＵＴ）として動
作するように構成されたものでよい。加えて、メモリ・
ブロック６７内の組合わせ論理を、比較器、加算器、ま
たは乗算器のような特定の組合わせ演算子として動作す
るように構成してもよい。同様に、フリップフロップ・
ブロック６８内のフリップフロップはフリップフロップ
として動作してもよく、またはラッチとして動作するよ
うに構成してもよい。この場合も、同期、および非同期
のセット（Set）およびリセット（Reset）、クロック割
込み可能（Clock Enable）等に関するその他のプログラ
ミングの選択肢をフリップフロップまたはラッチとして
の動作に関連して添えることもできよう。
【００２７】これに対して、組合わせの出力論理ブロッ
ク６９は標準的には、異なるワイヤ・セグメントをＰＬ
Ｂ６６の出力に接続するためのマルチプレクサを含んで
いる。通常はこのセルはフィードバック・ループを有し
ておらず、（図６に点線で示すように）メモリ・ブロッ
ク６７をバイパスすることによってフリップフロップ６
８に直接アクセスすることができる。有利には、この種
類の簡単な構造内の全てのモジュールまたはブロックの
入力および出力は制御と観察が容易であり、従ってブロ
ックのほぼ独立した試験が容易である。
ク６９は標準的には、異なるワイヤ・セグメントをＰＬ
Ｂ６６の出力に接続するためのマルチプレクサを含んで
いる。通常はこのセルはフィードバック・ループを有し
ておらず、（図６に点線で示すように）メモリ・ブロッ
ク６７をバイパスすることによってフリップフロップ６
８に直接アクセスすることができる。有利には、この種
類の簡単な構造内の全てのモジュールまたはブロックの
入力および出力は制御と観察が容易であり、従ってブロ
ックのほぼ独立した試験が容易である。
【００２８】前述したように、好適な試験構成は標準的
には自己試験区域１６内の第２群のＰＬＢを含んでい
る。具体的には、また、図４に示すように、ＷＵＴ２
４、２６のワイヤ・セグメントは第２群のＰＬＢのうち
のＰＬＢ３６、３７の入力２８、３０および出力２９、
３１のそれぞれに接続されている。第２群のＰＬＢは、
入力から出力へのテスト・パターンをパスするために、
一致機能として構成されている。 有利には、これによ
って局部的、並びに大域的な経路指定資源の試験が可能
である。
には自己試験区域１６内の第２群のＰＬＢを含んでい
る。具体的には、また、図４に示すように、ＷＵＴ２
４、２６のワイヤ・セグメントは第２群のＰＬＢのうち
のＰＬＢ３６、３７の入力２８、３０および出力２９、
３１のそれぞれに接続されている。第２群のＰＬＢは、
入力から出力へのテスト・パターンをパスするために、
一致機能として構成されている。 有利には、これによ
って局部的、並びに大域的な経路指定資源の試験が可能
である。
【００２９】従来形のほどんどの試験の用途で使用され
る符号ベース(signature-based) の比較回路とは異な
り、比較ベースのＯＲＡでは、ある種の故障した回路、
または経路指定資源が良好な回路の符号（サイン）を出
す場合に生じる偽信号の問題が生じない。本質的に、同
じＯＲＡによって比較されたＷＵＴが同時に同じ態様で
不合格にならない限り、本発明の比較ベースの方法では
偽信号には遭遇しない。勿論、このようなことが発生す
る確率は極めて低い。
る符号ベース(signature-based) の比較回路とは異な
り、比較ベースのＯＲＡでは、ある種の故障した回路、
または経路指定資源が良好な回路の符号（サイン）を出
す場合に生じる偽信号の問題が生じない。本質的に、同
じＯＲＡによって比較されたＷＵＴが同時に同じ態様で
不合格にならない限り、本発明の比較ベースの方法では
偽信号には遭遇しない。勿論、このようなことが発生す
る確率は極めて低い。
【００３０】更に、本発明の重要な態様に基づいて、比
較されるＷＵＴの同等の故障に起因する潜在的な問題点
は、第１群のＷＵＴに沿って伝搬されるテスト・パター
ンと、隣接する異なる２群のＷＵＴに沿って伝搬される
テスト・パターンとを比較することによって回避され
る。具体的には、第１群のＷＵＴに沿って伝搬されるテ
スト・パターンが先ず第２群のＷＵＴに沿って伝搬され
るテスト・パターンと比較され、引き続いて、第３の隣
接するＷＵＴ群に沿って伝搬されるテスト・パターンと
比較される。有利には、この二次的なチェックによって
２つのＷＵＴ群内の同等の故障の際の潜在的な問題点が
大幅に解消される。
較されるＷＵＴの同等の故障に起因する潜在的な問題点
は、第１群のＷＵＴに沿って伝搬されるテスト・パター
ンと、隣接する異なる２群のＷＵＴに沿って伝搬される
テスト・パターンとを比較することによって回避され
る。具体的には、第１群のＷＵＴに沿って伝搬されるテ
スト・パターンが先ず第２群のＷＵＴに沿って伝搬され
るテスト・パターンと比較され、引き続いて、第３の隣
接するＷＵＴ群に沿って伝搬されるテスト・パターンと
比較される。有利には、この二次的なチェックによって
２つのＷＵＴ群内の同等の故障の際の潜在的な問題点が
大幅に解消される。
【００３１】試験中に必要な再構成の回数を、ひいては
全試験時間を最小限にするために、プログラム可能経路
指定資源の並行試験を利用してもよい。具体的には、図
７に示すように、１つ以上のＯＲＡ２２を利用してＷＵ
Ｔ群に沿った幾つかの位置でＷＵＴ群２４、２６の出力
パターンを比較してもよい。有利には、ＴＰＧ２０によ
って作成された１組のテスト・パターンを使用して、構
成毎に幾つかの異なるＷＵＰ群を試験してもよい。
全試験時間を最小限にするために、プログラム可能経路
指定資源の並行試験を利用してもよい。具体的には、図
７に示すように、１つ以上のＯＲＡ２２を利用してＷＵ
Ｔ群に沿った幾つかの位置でＷＵＴ群２４、２６の出力
パターンを比較してもよい。有利には、ＴＰＧ２０によ
って作成された１組のテスト・パターンを使用して、構
成毎に幾つかの異なるＷＵＰ群を試験してもよい。
【００３２】加えて、多くのＷＵＴ群を並行して試験す
るには、関連する試験結果データ、または合格／不合格
の表示を受けるために多数のＯＲＡおよび境界走査ポー
トが必要である。幾つかのＯＲＡの試験結果データを組
合わせるために、反復比較器を使用することができる。
特に、このような反復比較器７２は、図８に点線で示さ
れているような、SridharおよびHayesが提案している
「容易に試験可能なビット・スライス・システムの設
計」（ＩＥＥＥ、コンピュータに関する紀要第Ｃ−３０
巻、１１号、８４２−５４頁、１９８１年１１月刊）に
基づくものでよい。
るには、関連する試験結果データ、または合格／不合格
の表示を受けるために多数のＯＲＡおよび境界走査ポー
トが必要である。幾つかのＯＲＡの試験結果データを組
合わせるために、反復比較器を使用することができる。
特に、このような反復比較器７２は、図８に点線で示さ
れているような、SridharおよびHayesが提案している
「容易に試験可能なビット・スライス・システムの設
計」（ＩＥＥＥ、コンピュータに関する紀要第Ｃ−３０
巻、１１号、８４２−５４頁、１９８１年１１月刊）に
基づくものでよい。
【００３３】好適には、各々のＯＲＡ７３、７４はＷＵ
Ｔ（例えば図８のＷＵＴi 、ＷＵＴ j、ＷＵＴk、ＷＵＴ
l）に沿って伝搬される対応するテスト・パターンを比
較して、試験結果データ、または局部的な不一致信号
（ＬＭＭ）を生成する。反復比較器７２は最初のＯＲＡ
７３からの試験結果の表示、または、それ以前の不一致
信号（ＰＭＭ）を論理和（ＯＲ）して、ＯＲＡの不一致
信号（ＭＭ）を生成する。フリップフロップ７５を使用
して、試験手順中に遭遇する最初の不一致が記録され
る。フリップフロップの出力から最初のＯＲＡ７３への
フィードバックによって、最初のエラーが検知された後
に更に比較されることが不能になる。このフィードバッ
ク信号を除いて、その他の全てのＯＲＡ信号は、局部的
経路指定資源だけを利用して、反復論理アレイ内に同様
に伝搬される。
Ｔ（例えば図８のＷＵＴi 、ＷＵＴ j、ＷＵＴk、ＷＵＴ
l）に沿って伝搬される対応するテスト・パターンを比
較して、試験結果データ、または局部的な不一致信号
（ＬＭＭ）を生成する。反復比較器７２は最初のＯＲＡ
７３からの試験結果の表示、または、それ以前の不一致
信号（ＰＭＭ）を論理和（ＯＲ）して、ＯＲＡの不一致
信号（ＭＭ）を生成する。フリップフロップ７５を使用
して、試験手順中に遭遇する最初の不一致が記録され
る。フリップフロップの出力から最初のＯＲＡ７３への
フィードバックによって、最初のエラーが検知された後
に更に比較されることが不能になる。このフィードバッ
ク信号を除いて、その他の全てのＯＲＡ信号は、局部的
経路指定資源だけを利用して、反復論理アレイ内に同様
に伝搬される。
【００３４】あるいは、前述のように様々なＯＲＡ出力
を境界走査ポートに直接送って、結果を検索することも
可能である。それによって、反復比較器を使用すること
による試験全体についての単一の試験の合格／不合格の
表示と比較して、ＦＰＧＡ内の故障の位置に関するより
多くの情報が得られる。
を境界走査ポートに直接送って、結果を検索することも
可能である。それによって、反復比較器を使用すること
による試験全体についての単一の試験の合格／不合格の
表示と比較して、ＦＰＧＡ内の故障の位置に関するより
多くの情報が得られる。
【００３５】前述したように、図３はＯＲＣＡ ２Ｃシ
リーズのＦＰＧＡで参照番号７６で示されている単一の
ＰＬＢに関連する経路指定バスの簡略な図面を示してい
る。水平および垂直バスにはそれぞれｈおよびｖの符号
が付されている。添字ｘ１、ｘ４、ｘＨ、およびｘＬ
は、ＦＰＧＡの破断点ＣＩＰまたは境界走査ポイント
（図示せず）に遭遇する前に、１ ＰＬＢ、４ ＰＬ
Ｂ、ＰＬＢアレイの半分、およびＰＬＢアレイの全長に
延在するワイヤ・セグメントをそれぞれ示している。直
接バスによって隣接するＰＬＢ間が接続される。４つの
直接バスには、ｄｎ、ｄｓ、ｄｅ、およびｄｗの符号が
付され、それぞれ直接の北、南、東および西を示してい
る。全てのＰＬＢごとに、ｖｘ１ｗ、ｖｘ１ｅ、ｈｘ１
ｎおよびｈｘ１ｓの符号が付された２組の垂直のｘ１バ
スと、２組の水平のｘ１バスがある。円形および菱形の
記号で示すように、ワイヤ・セグメント間で異なる接続
を確立するために幾つかのＣＩＰを利用することができ
る。４ビット・バス上の破断点ＣＩＰの菱形の記号７７
は４個の個々の破断点ＣＩＰ群を表している。同様に、
また図９Ａに示すように、垂直の４ビット・バスと水平
の４ビット・バスとの交差部分での交差点ＣＩＰを示す
円形の記号７８は、２本のバス内の対応するワイヤ間の
個々の４つの交差点ＣＩＰの群を表している。これに対
して、５ビットの直接バスと４ビットのｘ１バスとの交
差点の方形の記号７９は、図９Ｂに示した、よりフレキ
シブルな交差点ＣＩＰのマトリクスを表している。
リーズのＦＰＧＡで参照番号７６で示されている単一の
ＰＬＢに関連する経路指定バスの簡略な図面を示してい
る。水平および垂直バスにはそれぞれｈおよびｖの符号
が付されている。添字ｘ１、ｘ４、ｘＨ、およびｘＬ
は、ＦＰＧＡの破断点ＣＩＰまたは境界走査ポイント
（図示せず）に遭遇する前に、１ ＰＬＢ、４ ＰＬ
Ｂ、ＰＬＢアレイの半分、およびＰＬＢアレイの全長に
延在するワイヤ・セグメントをそれぞれ示している。直
接バスによって隣接するＰＬＢ間が接続される。４つの
直接バスには、ｄｎ、ｄｓ、ｄｅ、およびｄｗの符号が
付され、それぞれ直接の北、南、東および西を示してい
る。全てのＰＬＢごとに、ｖｘ１ｗ、ｖｘ１ｅ、ｈｘ１
ｎおよびｈｘ１ｓの符号が付された２組の垂直のｘ１バ
スと、２組の水平のｘ１バスがある。円形および菱形の
記号で示すように、ワイヤ・セグメント間で異なる接続
を確立するために幾つかのＣＩＰを利用することができ
る。４ビット・バス上の破断点ＣＩＰの菱形の記号７７
は４個の個々の破断点ＣＩＰ群を表している。同様に、
また図９Ａに示すように、垂直の４ビット・バスと水平
の４ビット・バスとの交差部分での交差点ＣＩＰを示す
円形の記号７８は、２本のバス内の対応するワイヤ間の
個々の４つの交差点ＣＩＰの群を表している。これに対
して、５ビットの直接バスと４ビットのｘ１バスとの交
差点の方形の記号７９は、図９Ｂに示した、よりフレキ
シブルな交差点ＣＩＰのマトリクスを表している。
【００３６】標準的なＦＰＧＡのプログラム可能相互接
続ネットワークの資源を試験するために使用される好適
な故障モデルは、ＣＩＰの固着閉路（固着オン）、およ
び固着開路（固着オフ）、０または１におけるワイヤ・
セグメントの固着、開路ワイヤ・セグメント、および短
絡したワイヤ・セグメントを含んでいる。ＣＩＰの故障
の検知では更に、図５Ａに一般的に示すように、ＣＩＰ
を制御する構成メモリ・ビットの固着の故障も検知され
る。一般に、ワイヤードＡＮＤ（ＡＮＤ出力結合）およ
びワイヤードＯＲ（ＯＲ出力結合）の双方とも短絡した
ワイヤ・セグメントに可能な行状であるものと見なされ
る。固着閉路ＣＩＰはその２本のワイヤ間での短絡を生
ずる。
続ネットワークの資源を試験するために使用される好適
な故障モデルは、ＣＩＰの固着閉路（固着オン）、およ
び固着開路（固着オフ）、０または１におけるワイヤ・
セグメントの固着、開路ワイヤ・セグメント、および短
絡したワイヤ・セグメントを含んでいる。ＣＩＰの故障
の検知では更に、図５Ａに一般的に示すように、ＣＩＰ
を制御する構成メモリ・ビットの固着の故障も検知され
る。一般に、ワイヤードＡＮＤ（ＡＮＤ出力結合）およ
びワイヤードＯＲ（ＯＲ出力結合）の双方とも短絡した
ワイヤ・セグメントに可能な行状であるものと見なされ
る。固着閉路ＣＩＰはその２本のワイヤ間での短絡を生
ずる。
【００３７】ワイヤ・セグメント間の寄りすぎ(adjacen
cy)の関係性に関する詳細なレイアウト情報は一般的に
は得られないので、試験のためのワイヤ・セグメントの
（bunch)を決定するために、例えばＦＰＧＡのデータ・
ブックで得られる粗い物理的データだけが利用される。
ワイヤ・セグメントの束とは、対になった短絡を有する
ことがあるワイヤ・セグメントである。しかし、必ずし
も全てのワイヤ・セグメントが束内の他の全てのワイヤ
・セグメントに隣接している訳ではない。例えば、全て
の短絡が物理的に可能ではない場合でも、隣接する２つ
のＰＬＢの列の間に位置する全ての垂直のワイヤ・セグ
メントを束として取り扱ってもよい。有利には、それに
よって好適な試験方法をレイアウトと独立させ、バスの
回転が可能になり、そのことで同じ束の変化のワイヤ・
セグメント間の寄りすぎの関係は試験中に無視される。
cy)の関係性に関する詳細なレイアウト情報は一般的に
は得られないので、試験のためのワイヤ・セグメントの
（bunch)を決定するために、例えばＦＰＧＡのデータ・
ブックで得られる粗い物理的データだけが利用される。
ワイヤ・セグメントの束とは、対になった短絡を有する
ことがあるワイヤ・セグメントである。しかし、必ずし
も全てのワイヤ・セグメントが束内の他の全てのワイヤ
・セグメントに隣接している訳ではない。例えば、全て
の短絡が物理的に可能ではない場合でも、隣接する２つ
のＰＬＢの列の間に位置する全ての垂直のワイヤ・セグ
メントを束として取り扱ってもよい。有利には、それに
よって好適な試験方法をレイアウトと独立させ、バスの
回転が可能になり、そのことで同じ束の変化のワイヤ・
セグメント間の寄りすぎの関係は試験中に無視される。
【００３８】簡単に前述した経路指定の欠陥を検知する
ために、適用されるテスト・パターンは全てのワイヤ・
セグメントおよびＣＩＰが０と１の双方を伝送可能であ
り、かつ短絡することがある全てのワイヤ・セグメント
の対偶が（０，１）と（１，０）の双方を伝送可能であ
ることを確認しなければならない。短絡することがある
ワイヤ・セグメントには、固着オンされるＣＩＰを考慮
に入れるように、交差点ＣＩＰによって分離された垂直
と水平のセグメントを含んでいる。移動パターンの適
用、すなわち２群のＷＵＴに０のフィールドを経由して
１を移動するパターンと、１のフィールドを経由して０
を移動するパターンを適用することで、必要な全てのテ
スト・パターンを作成するのに充分である。
ために、適用されるテスト・パターンは全てのワイヤ・
セグメントおよびＣＩＰが０と１の双方を伝送可能であ
り、かつ短絡することがある全てのワイヤ・セグメント
の対偶が（０，１）と（１，０）の双方を伝送可能であ
ることを確認しなければならない。短絡することがある
ワイヤ・セグメントには、固着オンされるＣＩＰを考慮
に入れるように、交差点ＣＩＰによって分離された垂直
と水平のセグメントを含んでいる。移動パターンの適
用、すなわち２群のＷＵＴに０のフィールドを経由して
１を移動するパターンと、１のフィールドを経由して０
を移動するパターンを適用することで、必要な全てのテ
スト・パターンを作成するのに充分である。
【００３９】例えばカウンタによって作成される網羅的
なテスト・パターンの集合は、サブセットとして移動テ
スト・パターンの集合を含んでいる。いずれの集合もＷ
ＵＴ間の全ての短絡を検知する。しかし、本発明の好適
な実施例では、カウンタを利用して網羅的なｎ−ビット
のテスト・パターンが作成されるが、それは、ｎが大き
すぎない限りは、双方のｎ−ビットの移動パターンにつ
いてカウンタに必要なＰＬＢは作成器よりも少ないから
である。ｎが大きい場合は、ｎのＷＵＴを、網羅的なテ
スト・パターンが一時に１群ずつ適用されるｋ＜ｎのワ
イヤ・セグメント群に区分し、一方、他のｎ−ｋのワイ
ヤ・セグメントを一定値に設定してもよい。最終的に
は、必要な全ての一対の値が適用される。試験の好適な
方法を説明した例は、前述の係属特許出願番号０９／１
０９，１２３号に詳細に記載されている。
なテスト・パターンの集合は、サブセットとして移動テ
スト・パターンの集合を含んでいる。いずれの集合もＷ
ＵＴ間の全ての短絡を検知する。しかし、本発明の好適
な実施例では、カウンタを利用して網羅的なｎ−ビット
のテスト・パターンが作成されるが、それは、ｎが大き
すぎない限りは、双方のｎ−ビットの移動パターンにつ
いてカウンタに必要なＰＬＢは作成器よりも少ないから
である。ｎが大きい場合は、ｎのＷＵＴを、網羅的なテ
スト・パターンが一時に１群ずつ適用されるｋ＜ｎのワ
イヤ・セグメント群に区分し、一方、他のｎ−ｋのワイ
ヤ・セグメントを一定値に設定してもよい。最終的に
は、必要な全ての一対の値が適用される。試験の好適な
方法を説明した例は、前述の係属特許出願番号０９／１
０９，１２３号に詳細に記載されている。
【００４０】図１０に示されている本発明の好適な方法
に基づいて、試験中のＦＰＧＡの最初の自己試験区域を
垂直の自己試験区域８０と水平の自己試験区域８１とに
区分することができる。垂直の自己試験区域８０は主と
して垂直の経路指定資源、もしくはワイヤ・セグメント
を試験するために利用され、水平の自己試験区域８１は
主として水平の経路指定資源、もしくはワイヤ・セグメ
ントを試験するために利用される。試験期間中、試験中
のＦＰＧＡ１０の動作に適応するために、双方の自己試
験区域内の控えのプログラム可能論理ブロック、垂直自
己試験区域８０の垂直のワイヤ・セグメント、および水
平自己試験区域８１の水平のワイヤ・セグメントは全て
予備、または使用不能なセグメントに指定される。本発
明の重要な態様に基づいて、垂直の自己試験区域８０を
経由する水平のワイヤ・セグメントと、水平の自己試験
区域８１を経由する垂直のワイヤ・セグメントとを利用
して、区分された作業区域のプログラム可能論理ブロッ
クＰＬＢ間の接続が行われる。
に基づいて、試験中のＦＰＧＡの最初の自己試験区域を
垂直の自己試験区域８０と水平の自己試験区域８１とに
区分することができる。垂直の自己試験区域８０は主と
して垂直の経路指定資源、もしくはワイヤ・セグメント
を試験するために利用され、水平の自己試験区域８１は
主として水平の経路指定資源、もしくはワイヤ・セグメ
ントを試験するために利用される。試験期間中、試験中
のＦＰＧＡ１０の動作に適応するために、双方の自己試
験区域内の控えのプログラム可能論理ブロック、垂直自
己試験区域８０の垂直のワイヤ・セグメント、および水
平自己試験区域８１の水平のワイヤ・セグメントは全て
予備、または使用不能なセグメントに指定される。本発
明の重要な態様に基づいて、垂直の自己試験区域８０を
経由する水平のワイヤ・セグメントと、水平の自己試験
区域８１を経由する垂直のワイヤ・セグメントとを利用
して、区分された作業区域のプログラム可能論理ブロッ
クＰＬＢ間の接続が行われる。
【００４１】試験中に動作が継続するという利点にも係
わらず、これらのワイヤ・セグメントを利用してシステ
ムの信号を垂直または水平の自己試験区域８０および８
１を経て、分割された作業区域ＰＬＢの間で搬送するこ
とによって、自己試験区域が交差点ＣＩＰを試験する能
力が限定される。図１１に示すように、ＷＵＴ群８４、
８６に含まれる交差点ＣＩＰ８２を試験する好適な方法
は、垂直の自己試験区域８０と、水平の自己試験区域８
１の双方を利用する。具体的には、水平の自己試験区域
内８１内のＰＬＢはＴＰＧ８８を含むように構成され、
また、垂直の自己試験区域８０内のＰＬＢはＯＲＡ９０
を含むように構成される。ＴＰＧ８８によって生成され
る必要な試験信号は交差点ＣＩＰ８２を経て、水平の自
己試験区域８１内で水平のワイヤ・セグメント９２、９
３に沿って伝搬され、かつ垂直の自己試験区域８０内で
ＯＲＡ９０によって比較されるために垂直のワイヤ・セ
グメント９４に沿って伝搬される。
わらず、これらのワイヤ・セグメントを利用してシステ
ムの信号を垂直または水平の自己試験区域８０および８
１を経て、分割された作業区域ＰＬＢの間で搬送するこ
とによって、自己試験区域が交差点ＣＩＰを試験する能
力が限定される。図１１に示すように、ＷＵＴ群８４、
８６に含まれる交差点ＣＩＰ８２を試験する好適な方法
は、垂直の自己試験区域８０と、水平の自己試験区域８
１の双方を利用する。具体的には、水平の自己試験区域
内８１内のＰＬＢはＴＰＧ８８を含むように構成され、
また、垂直の自己試験区域８０内のＰＬＢはＯＲＡ９０
を含むように構成される。ＴＰＧ８８によって生成され
る必要な試験信号は交差点ＣＩＰ８２を経て、水平の自
己試験区域８１内で水平のワイヤ・セグメント９２、９
３に沿って伝搬され、かつ垂直の自己試験区域８０内で
ＯＲＡ９０によって比較されるために垂直のワイヤ・セ
グメント９４に沿って伝搬される。
【００４２】このようにして試験中のＦＰＧＡ１０の各
々の交差点ＣＩＰを試験するには、垂直と水平の自己試
験区域８０および８１の位置の可能性のあるあらゆる対
偶について異なる試験構成が必要であろう。従って、本
発明の好適な方法に基づき、自己試験区域の全ての完全
な水平掃引で交差点ＣＩＰのサブセットだけが試験され
る。より具体的には、水平の自己試験区域８１は固定位
置に保持され、垂直の自己試験区域８０と水平の自己試
験区域８１の電流の交差点での交差点ＣＩＰのサブセッ
トだけが試験される。しかし、垂直の自己試験区域８０
の全ての完全な掃引ごとに、水平の自己試験区域８１の
位置は異なっている。有利には、この好適な方法によっ
て故障の検出待ち時間および全体の試験時間の延長が大
幅に制限される。
々の交差点ＣＩＰを試験するには、垂直と水平の自己試
験区域８０および８１の位置の可能性のあるあらゆる対
偶について異なる試験構成が必要であろう。従って、本
発明の好適な方法に基づき、自己試験区域の全ての完全
な水平掃引で交差点ＣＩＰのサブセットだけが試験され
る。より具体的には、水平の自己試験区域８１は固定位
置に保持され、垂直の自己試験区域８０と水平の自己試
験区域８１の電流の交差点での交差点ＣＩＰのサブセッ
トだけが試験される。しかし、垂直の自己試験区域８０
の全ての完全な掃引ごとに、水平の自己試験区域８１の
位置は異なっている。有利には、この好適な方法によっ
て故障の検出待ち時間および全体の試験時間の延長が大
幅に制限される。
【００４３】最初の自己試験区域１６内に位置するプロ
グラム可能経路指定資源の試験が完了すると、試験中の
ＦＰＧＡ１０は、作業区域１８の一部を形成するＰＬＢ
の機能が最初の自己試験区域１６を形成するＰＬＢに複
写されるように再構成される。これが完了すると、複写
された作業区域の部分は後続の自己試験区域になる。好
適には、最初の自己試験区域１６は、作業区域１８の隣
接部分として再構成される。すなわち、作業区域１８の
隣接部分のプログラムされた機能は再配置され、もしく
は、より具体的には、最初の自己試験区域１６へと複写
され、また、作業区域の隣接部分は後続の自己試験区域
として再構成される。
グラム可能経路指定資源の試験が完了すると、試験中の
ＦＰＧＡ１０は、作業区域１８の一部を形成するＰＬＢ
の機能が最初の自己試験区域１６を形成するＰＬＢに複
写されるように再構成される。これが完了すると、複写
された作業区域の部分は後続の自己試験区域になる。好
適には、最初の自己試験区域１６は、作業区域１８の隣
接部分として再構成される。すなわち、作業区域１８の
隣接部分のプログラムされた機能は再配置され、もしく
は、より具体的には、最初の自己試験区域１６へと複写
され、また、作業区域の隣接部分は後続の自己試験区域
として再構成される。
【００４４】前述の本発明に基づく好適な実施例に従っ
て、必要ならば、（図１０に示すように）後続の自己試
験区域を同様にして垂直と水平の自己試験区域８１およ
び８２に区分してもよい。更に、その後で後続の試験区
域内のプログラム可能経路指定資源の試験ステップが繰
り返される。これは、作業区域１８の各々の部分、また
は試験中の全てのＦＰＧＡ１０が、後続の自己試験区域
と、試験されるそのプログラム可能経路指定資源として
再構成されるまで継続される。言い換えると、自己試験
区域は、ＦＰＧＡ全体が試験されるまでプログラム可能
経路指定ネットワークを試験し、再構成するステップを
反復する試験中のＦＰＧＡ１０の周囲を巡回する。有利
には、試験中のＦＰＧＡ１０の通常動作は、自己試験区
域内で実施される試験によっても中断されることなく継
続される。
て、必要ならば、（図１０に示すように）後続の自己試
験区域を同様にして垂直と水平の自己試験区域８１およ
び８２に区分してもよい。更に、その後で後続の試験区
域内のプログラム可能経路指定資源の試験ステップが繰
り返される。これは、作業区域１８の各々の部分、また
は試験中の全てのＦＰＧＡ１０が、後続の自己試験区域
と、試験されるそのプログラム可能経路指定資源として
再構成されるまで継続される。言い換えると、自己試験
区域は、ＦＰＧＡ全体が試験されるまでプログラム可能
経路指定ネットワークを試験し、再構成するステップを
反復する試験中のＦＰＧＡ１０の周囲を巡回する。有利
には、試験中のＦＰＧＡ１０の通常動作は、自己試験区
域内で実施される試験によっても中断されることなく継
続される。
【００４５】自己試験区域１６を巡回し、または試験中
のＦＰＧＡ１０を再構成する本発明の好適な方法は、本
明細書が参考により援用する前述の米国特許同時係属出
願番号 号に詳細に記載されてい
る。
のＦＰＧＡ１０を再構成する本発明の好適な方法は、本
明細書が参考により援用する前述の米国特許同時係属出
願番号 号に詳細に記載されてい
る。
【００４６】要約すると、フィールド・プログラム可能
ゲート・アレイ（ＦＰＧＡ）を試験する方法は、ＦＰＧ
Ａ資源を作業区域と最初の自己試験区域へと構成するこ
とによって、ＦＰＧＡの通常のオンライン動作中に実行
される。作業区域は試験期間を通して、試験中のＦＰＧ
Ａの通常動作を保持する。しかし、最初の、および後続
の自己試験区域内で、プログラム可能な経路指定資源は
全て網羅的に試験される。有利には、通常動作が作業区
域内で継続されるので、作業区域は試験によって実質的
な影響を受けず、また、試験の時間拘束は短縮する。
ゲート・アレイ（ＦＰＧＡ）を試験する方法は、ＦＰＧ
Ａ資源を作業区域と最初の自己試験区域へと構成するこ
とによって、ＦＰＧＡの通常のオンライン動作中に実行
される。作業区域は試験期間を通して、試験中のＦＰＧ
Ａの通常動作を保持する。しかし、最初の、および後続
の自己試験区域内で、プログラム可能な経路指定資源は
全て網羅的に試験される。有利には、通常動作が作業区
域内で継続されるので、作業区域は試験によって実質的
な影響を受けず、また、試験の時間拘束は短縮する。
【００４７】本発明の実施例の前述の記述は、説明と記
述の目的で提示されたものである。これは開示された厳
密な形状に本発明を限定することを意図するものではな
い。上記の教示内容によって明確に修正または変更が可
能である。実施例は、本発明の原理と実際の用例を最も
明解に説明して、当業者が様々な実施例で、また意図さ
れる特定の用途に適するような適宜の修正を加えて、本
発明を活用できるようにするために選択され、説明され
たものである。これらの修正および変更は全て、適正、
適法、かつ公正な見解に基づいて解釈すれば、添付の特
許請求の範囲によって規定される本発明の範囲内に含ま
れるものである。
述の目的で提示されたものである。これは開示された厳
密な形状に本発明を限定することを意図するものではな
い。上記の教示内容によって明確に修正または変更が可
能である。実施例は、本発明の原理と実際の用例を最も
明解に説明して、当業者が様々な実施例で、また意図さ
れる特定の用途に適するような適宜の修正を加えて、本
発明を活用できるようにするために選択され、説明され
たものである。これらの修正および変更は全て、適正、
適法、かつ公正な見解に基づいて解釈すれば、添付の特
許請求の範囲によって規定される本発明の範囲内に含ま
れるものである。
【図１】フィールド・プログラム可能ゲート・アレイの
プログラム可能相互接続ネットワークを試験するための
装置を概略ブロック図である。
プログラム可能相互接続ネットワークを試験するための
装置を概略ブロック図である。
【図２】作業区域が試験中のＦＰＧＡの通常動作を保持
するように最初の自己試験区域と作業区域へと構成され
た、試験中のＦＰＧＡの図面である。
するように最初の自己試験区域と作業区域へと構成され
た、試験中のＦＰＧＡの図面である。
【図３】単一のプログラム可能論理ブロックに関連する
大域的、および局部的プログラム可能経路指定資源を示
した標準的な配線概略図である。
大域的、および局部的プログラム可能経路指定資源を示
した標準的な配線概略図である。
【図４】テスト・パターン作成器、出力応答分析器、お
よび試験中の２群のワイヤを含むように構成された、好
適な比較ベースの自己試験区域を示した概略ブロック図
である。
よび試験中の２群のワイヤを含むように構成された、好
適な比較ベースの自己試験区域を示した概略ブロック図
である。
【図５Ａ】フィールド・プログラム可能ゲート・アレイ
の標準的な構成の相互接続ポイントを示した概略図であ
る。
の標準的な構成の相互接続ポイントを示した概略図であ
る。
【図５Ｂ】フィールド・プログラム可能ゲート・アレイ
の標準的な交差点の構成の相互接続を示した概略図であ
る。
の標準的な交差点の構成の相互接続を示した概略図であ
る。
【図５Ｃ】フィールド・プログラム可能ゲート・アレイ
の標準的な破断点の構成の相互接続を示した概略図であ
る。
の標準的な破断点の構成の相互接続を示した概略図であ
る。
【図６】フィールド・プログラム可能ゲート・アレイの
標準的なプログラム可能論理ブロックを示した概略図で
ある。
標準的なプログラム可能論理ブロックを示した概略図で
ある。
【図７】テスト・パターン作成器、試験中の２群のワイ
ヤ、および並行した試験に適応するための幾つかの出力
応答分析器を含めるように構成された好適な比較ベース
の自己試験区域を示した概略ブロック図である。
ヤ、および並行した試験に適応するための幾つかの出力
応答分析器を含めるように構成された好適な比較ベース
の自己試験区域を示した概略ブロック図である。
【図８】幾つかの出力応答分析器の結果を組合わせるた
めに、本発明で使用されるエラー・ロックを有する反復
比較器の概略図である。
めに、本発明で使用されるエラー・ロックを有する反復
比較器の概略図である。
【図９Ａ】垂直の４ビット・バスと水平の４ビット・バ
スとの交差点における個々の４つの交差点ＣＩＰ群を概
略的に示した代表的な配線概略図である。
スとの交差点における個々の４つの交差点ＣＩＰ群を概
略的に示した代表的な配線概略図である。
【図９Ｂ】５ビットの直接バスと４ビット・バスとの交
差点における交差点ＣＩＰのフレキシブルなマトリクス
を示した代表的な配線概略図である。
差点における交差点ＣＩＰのフレキシブルなマトリクス
を示した代表的な配線概略図である。
【図１０】垂直の自己試験区域と、水平の自己試験区域
とに細分化された最初の自己試験区域を有する、好適な
試験中のＦＰＧＡの図面である。
とに細分化された最初の自己試験区域を有する、好適な
試験中のＦＰＧＡの図面である。
【図１１】垂直の自己試験区域と、水平の自己試験区域
の双方内のＦＰＧＡ資源を利用して交差点ＣＰＩを試験
する好適な方法を概略的に示した配線図である。
の双方内のＦＰＧＡ資源を利用して交差点ＣＰＩを試験
する好適な方法を概略的に示した配線図である。
フロントページの続き (71)出願人 500451090 ユニヴァーシティ オブ ケンタッキー リサーチ ファンデーション アメリカ合衆国 40506−0286 ケンタッ キー，レキシントン，ルーム エー144, アステック ビルディング (72)発明者 ミロン アブラモヴィッチ アメリカ合衆国 07922 ニュージャーシ ィ，バークレイ ハイツ，ノース ロード 135 (72)発明者 チャールズ ユージェン ストラウド アメリカ合衆国 40515 ケンタッキー, レキシントン，クリアウォーター ウェイ 4141
Claims (26)
- 【請求項１】 通常のオンライン動作中にフィールド・
プログラム可能ゲート・アレイのプログラム可能な経路
指定資源を試験する方法において、 前記フィールド・プログラム可能ゲート・アレイを最初
の自己試験区域と、フィールド・プログラム可能ゲート
・アレイの通常の動作を保持する作業区域とに構成する
ステップと、 前記最初の自己試験区域内に位置する前記プログラム可
能経路指定資源を試験するステップと、 前記作業領域の一部が後続の自己試験区域になり、かつ
前記最初の自己試験区域の少なくとも一部が前記作業区
域の一部になるように、前記フィールド・プログラム可
能ゲート・アレイを再構成することによって、前記最初
の自己試験区域を巡回するステップと、からなることを
特徴とする方法。 - 【請求項２】 試験および巡回ステップは、前記作業区
域のそれぞれの部分が後続の自己試験区域として再構成
され、かつ試験されるまで繰り返されることを特徴とす
る請求項１に記載の方法。 - 【請求項３】 前記フィールド・プログラム可能ゲート
・アレイを最初の自己試験区域と、フィールド・プログ
ラム可能ゲート・アレイの通常の動作を保持する作業区
域とに構成する前記ステップは更に、前記最初の自己試
験区域内の第１群のプログラム可能論理ブロックがテス
ト・パターン作成器および出力応答分析器として機能す
るように、かつ前記最初の自己試験区域内の前記プログ
ラム可能経路指定資源の一部が試験中の少なくとも２群
のワイヤとして機能するようにこれらを構成するステッ
プを含むことを特徴とする請求項１に記載の方法。 - 【請求項４】 前記最初の自己試験区域内に位置する前
記プログラム可能経路指定資源を試験するステップは、
前記テスト・パターン作成器によって発生されたテスト
・パターンを試験中の前記少なくとも２群のワイヤに沿
って伝搬するステップと、 前記出力応答分析器を用いて、試験中の前記少なくとも
２群のワイヤの出力を比較するステップと、 試験中の前記少なくとも２群のワイヤについて故障状態
データを生成するステップと、を含むことを特徴とする
請求項３に記載の方法。 - 【請求項５】 前記テスト・パターンは網羅的(exhaust
ive)なものであり、試験中の前記少なくとも２群のワイ
ヤに発生する可能性がある全ての故障を検知するのに充
分であることを特徴とする請求項４に記載の方法。 - 【請求項６】 前記プログラム可能経路指定資源を繰り
返し再構成して、前記最初の自己試験区域内の前記プロ
グラム可能経路指定資源のそれぞれの部分が試験中に少
なくとも１度は試験中の前記少なくとも２群のワイヤと
して構成されるようにするステップを更に含むことを特
徴とする請求項４に記載の方法。 - 【請求項７】 前記最初の自己試験区域内の前記プログ
ラム可能経路指定資源の一部を構成するステップは更
に、ワイヤ・セグメント群と、前記プログラム可能経路
指定資源の相互接続ポイントの１群の構成とを利用し
て、試験中の前記少なくとも２群のワイヤを形成するス
テップを含むことを特徴とする請求項３に記載の方法。 - 【請求項８】 前記フィールド・プログラム可能ゲート
・アレイを最初の自己試験区域と、作業区域とに構成す
るステップは更に、前記最初の自己試験区域内の第２群
のプログラム可能論理ブロックが前記テスト・パターン
を通過するようにこれを構成するステップを含み、前記
第２群のプログラム可能論理ブロックは試験中の前記少
なくとも２群のワイヤの一部を形成することによって、
前記プログラム可能な経路指定資源の局部的経路指定資
源が試験されることを特徴とする請求項７に記載の方
法。 - 【請求項９】 前記最初の自己試験区域内に位置する前
記プログラム可能経路指定資源を試験するステップは、
試験中の前記少なくとも２群のワイヤに前記テスト・パ
ターン作成器によって作成された前記テスト・パターン
を適用するステップと、 前記出力応答分析器を利用して試験中の前記少なくとも
２群のワイヤの出力を比較するステップと、 試験中の前記少なくとも２群のワイヤについて故障状態
データを生成するステップと、を含むことを特徴とする
請求項８に記載の方法。 - 【請求項１０】 前記テスト・パターンは網羅的なもの
であり、試験中の前記少なくとも２群のワイヤに発生す
る可能性がある全ての故障を検知するのに充分であるこ
とを特徴とする請求項９に記載の方法。 - 【請求項１１】 前記最初の自己試験区域内の前記プロ
グラム可能経路指定資源を繰り返し再構成して、各々の
ワイヤ・セグメントと構成の相互接続ポイントとが、試
験中に少なくとも１度は試験中の前記少なくとも２群の
ワイヤの１つになるようにするステップを更に含むこと
を特徴とする請求項９に記載の方法。 - 【請求項１２】 前記最初の自己試験区域が、主として
水平のワイヤ・セグメント試験用の最初の水平自己試験
区域と、主として垂直のワイヤ・セグメント試験用の最
初の垂直自己試験区域とを更に含むようにこれらを構成
するステップを更に含むことを特徴とする請求項１に記
載の方法。 - 【請求項１３】 試験および巡回ステップは、前記作業
区域の各々の部分が後続の自己試験区域として再構成さ
れ、試験されるまで繰り返されることを特徴とする請求
項１２に記載の方法。 - 【請求項１４】 前記最初の自己試験区域を巡回するス
テップは、前記作業区域の一部が後続の水平または垂直
の試験区域になり、前記最初の水平または垂直の自己試
験区域が前記作業区域の一部になるように、前記フィー
ルド・プログラム可能ゲート・アレイを再構成するステ
ップを含むことを特徴とする請求項１２に記載の方法。 - 【請求項１５】 通常のオンライン動作中にプログラム
可能経路指定資源とプログラム可能論理ブロックとを含
むフィールド・プログラム可能ゲート・アレイを試験す
る方法において、 前記フィールド・プログラム可能ゲート・アレイを最初
の自己試験区域と、フィールド・プログラム可能ゲート
・アレイの通常の動作を保持する作業区域とに構成する
ステップと、 前記プログラム可能論理ブロックによって作成された前
記テスト・パターンを、前記最初の自己試験区域内の試
験中のワイヤ群として構成された前記プログラム可能経
路指定資源に適用するステップと、 前記プログラム可能論理ブロックを利用して、前記最初
の自己試験区域内の試験中の前記ワイヤ群の出力を比較
するステップと、 前記作業領域の一部が後続の自己試験区域になり、かつ
前記最初の自己試験区域の少なくとも一部が前記作業区
域の一部になるように、前記フィールド・プログラム可
能ゲート・アレイを再構成するステップと、からなるこ
とを特徴とする方法。 - 【請求項１６】 論理ブロックを利用して出力を比較す
るためにテスト・パターンを適用し、かつ再構成するス
テップは継続的に繰り返されることを特徴とする請求項
１５に記載の方法。 - 【請求項１７】 プログラム可能経路指定資源を繰り返
し再構成して、前記最初の自己試験区域内の各々のワイ
ヤ・セグメントと構成の相互接続ポイントとが、試験中
に少なくとも１度は試験中の前記ワイヤ群の１つで利用
されるようにするステップを更に含むことを特徴とする
請求項１５に記載の方法。 - 【請求項１８】 通常のオンライン動作中にプログラム
可能経路指定資源とプログラム可能論理ブロックとを含
むフィールド・プログラム可能ゲート・アレイを試験す
る方法において、 前記フィールド・プログラム可能ゲート・アレイを最初
の水平の自己試験区域と、最初の垂直の自己試験区域
と、前記フィールド・プログラム可能ゲート・アレイの
通常の動作を保持する作業区域とに構成するステップ
と、 前記プログラム可能論理ブロックによって作成されたテ
スト・パターンを、前記最初の自己試験区域内の試験中
のワイヤ群として構成された前記プログラム可能経路指
定資源の一部に適用するステップと、 前記プログラム可能論理ブロックを利用して、前記最初
の自己試験区域内の試験中の前記ワイヤ群の出力を比較
するステップと、 後続の自己試験区域を形成するために前記作業区域の一
部が利用され、かつ前記最初の自己試験区域の少なくと
も一部が前記作業区域の一部になるように、前記フィー
ルド・プログラム可能ゲート・アレイを再構成するステ
ップと、からなることを特徴とする方法。 - 【請求項１９】 テスト・パターンを適用し、論理ブロ
ックを利用して出力を比較し、かつ再構成するステップ
は、前記作業区域の各々の部分が後続の自己試験区域と
して再構成され、試験されるまで繰り返されることを特
徴とする請求項１８に記載の方法。 - 【請求項２０】 前記テスト・パターンは網羅的なもの
であり、試験中の前記ワイヤ群に発生する可能性がある
全ての故障を検知するのに充分であることを特徴とする
請求項１９に記載の方法。 - 【請求項２１】 前記最初の自己試験区域内の前記プロ
グラム可能経路指定資源を繰り返し再構成して、前記最
初の自己試験区域内の前記プログラム可能経路指定資源
の各々の部分が、試験中に少なくとも１度は試験中の前
記ワイヤ群の１つで利用されるようにするステップを更
に含むことを特徴とする請求項２０に記載の方法。 - 【請求項２２】 テスト・パターンを試験中のワイヤ群
として構成された前記プログラム可能経路指定資源の一
部に適用するステップは更に、ワイヤ・セグメント群
と、前記プログラム可能経路指定資源の構成の相互接続
ポイント群とを利用して、試験中の前記ワイヤ群を形成
するステップを含むことを特徴とする請求項１８に記載
の方法。 - 【請求項２３】 通常のオンライン動作中にフィールド
・プログラム可能ゲート・アレイのプログラム可能経路
指定資源を試験する装置において、 前記フィールド・プログラム可能ゲート・アレイと通信
して、（ａ）前記フィールド・プログラム可能ゲート・
アレイを最初の自己試験区域と、フィールド・プログラ
ム可能ゲート・アレイの通常の動作を保持する作業区域
とに構成し、（ｂ）前記最初の自己試験区域内に位置す
る前記プログラム可能経路指定資源を試験し、かつ
（ｃ）前記作業領域の一部が後続の自己試験区域にな
り、かつ前記最初の自己試験区域の少なくとも一部が前
記作業区域の一部になるように、前記フィールド・プロ
グラム可能ゲート・アレイを再構成することによって、
前記最初の自己試験区域を巡回するためのコントローラ
と、 前記コントローラと通信して、複数の試験構成および故
障状態データを記憶するための記憶媒体と、を備えるこ
とを特徴とする装置。 - 【請求項２４】 フィールド・プログラム可能ゲート・
アレイにおいて、 複数個のプログラム可能論理ブロックと、 前記プログラム可能論理ブロックを相互接続する複数個
のプログラム可能経路指定資源と、 複数個の入力／出力セルと、を備えてなり、 前記プログラム可能論理ブロックと前記プログラム可能
経路指定資源とは最初に、前記最初の自己試験区域内の
プログラム可能経路指定資源の一部を試験するための最
初の自己試験区域と、試験中にフィールド・プログラム
可能ゲート・アレイの通常のオンライン動作を保持する
作業区域として構成され、 前記プログラム可能論理ブロックと前記プログラム可能
経路指定資源とは引き続き、前記後続の自己試験区域内
のプログラム可能経路指定資源の異なる部分を試験する
ための後続の自己試験区域と、後続の試験中にフィール
ド・プログラム可能ゲート・アレイの通常のオンライン
動作を保持するための後続の作業区域として構成される
ことを特徴とするフィールド・プログラム可能ゲート・
アレイ。 - 【請求項２５】 前記最初の自己試験区域内の前記プロ
グラム可能論理ブロックの一部はテスト・パターン作成
器および出力応答分析器として機能するように構成さ
れ、かつ前記最初の自己試験区域内の前記プログラム可
能経路指定資源の一部は試験中の少なくとも２群のワイ
ヤとして構成されることを特徴とする請求項２４に記載
のフィールド・プログラム可能ゲート・アレイ。 - 【請求項２６】 前記テスト・パターン作成器は試験中
の前記少なくとも２群のワイヤを試験するための網羅的
なテスト・パターンの集合を生成し、かつ、 前記出力応答分析器は試験中の前記少なくとも２群のワ
イヤの出力を比較し、かつ試験中の前記少なくとも２群
のワイヤの故障状態データを生成することを特徴とする
請求項２５に記載のフィールド・プログラム可能ゲート
・アレイ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/406219 | 1999-09-27 | ||
| US09/406,219 US6574761B1 (en) | 1999-09-27 | 1999-09-27 | On-line testing of the programmable interconnect network in field programmable gate arrays |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001144261A true JP2001144261A (ja) | 2001-05-25 |
Family
ID=23607042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000293221A Pending JP2001144261A (ja) | 1999-09-27 | 2000-09-27 | フィールド・プログラム可能ゲート・アレイにおけるプログラム可能な相互接続ネットワークのオンライン試験 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6574761B1 (ja) |
| EP (1) | EP1089084B1 (ja) |
| JP (1) | JP2001144261A (ja) |
| DE (1) | DE60010614T2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007264995A (ja) * | 2006-03-28 | 2007-10-11 | Fujitsu Ltd | リコンフィグラブルデバイス搭載ボードのセルフテスト装置および方法 |
| WO2013128578A1 (ja) * | 2012-02-28 | 2013-09-06 | 株式会社安川電機 | 制御装置および制御装置の制御方法 |
| JPWO2013128578A1 (ja) * | 2012-02-28 | 2015-07-30 | 株式会社安川電機 | 制御装置および制御装置の制御方法 |
| WO2022102220A1 (ja) * | 2020-11-13 | 2022-05-19 | 日立Astemo株式会社 | 演算装置、テスト方法 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6631487B1 (en) * | 1999-09-27 | 2003-10-07 | Lattice Semiconductor Corp. | On-line testing of field programmable gate array resources |
| US7111224B1 (en) * | 2001-02-28 | 2006-09-19 | Xilinx, Inc. | FPGA configuration memory with built-in error correction mechanism |
| US6966020B1 (en) * | 2001-07-03 | 2005-11-15 | Agere Systems Inc. | Identifying faulty programmable interconnect resources of field programmable gate arrays |
| US6732309B1 (en) * | 2001-08-02 | 2004-05-04 | Xilinx, Inc. | Method for testing faults in a programmable logic device |
| EP1293789A1 (de) * | 2001-09-12 | 2003-03-19 | Alcatel | Verfahren zum Testen und Inbetriebnehmen einer elektrischen Schaltungseinheit sowie solche Schaltunseinheiten |
| WO2004003582A1 (en) * | 2002-07-01 | 2004-01-08 | University Of North Carolina At Charlotte | Methods for delay-fault testing in field-programmable gate arrays |
| US7145344B2 (en) * | 2002-10-25 | 2006-12-05 | Xilinx, Inc. | Method and circuits for localizing defective interconnect resources in programmable logic devices |
| US7509547B1 (en) * | 2005-09-07 | 2009-03-24 | Xilinx, Inc. | System and method for testing of interconnects in a programmable logic device |
| US7764498B2 (en) * | 2007-09-24 | 2010-07-27 | Sixis, Inc. | Comb-shaped power bus bar assembly structure having integrated capacitors |
| US8051277B1 (en) * | 2007-12-22 | 2011-11-01 | Callen Greg S | Programmable arithmetic logic unit cluster |
| WO2012016597A1 (en) * | 2010-08-05 | 2012-02-09 | Panasonic Corporation | Overridable elements in reconfigurable logic devices |
| US8661293B2 (en) | 2011-06-30 | 2014-02-25 | International Business Machines Corporation | Test architecture based on intelligent test sequence |
| US9235460B2 (en) * | 2012-02-27 | 2016-01-12 | Altera Corporation | Methods and apparatus for automatic fault detection |
| RU2540805C2 (ru) * | 2013-06-04 | 2015-02-10 | Федеральное государственное бюджетное учреждение науки Институт проблем управления им. В.А. Трапезникова Российской академии наук | Устройство анализа результатов тестирования для поиска неисправных блоков |
| CN104281508B (zh) * | 2013-07-11 | 2018-11-06 | 京微雅格（北京）科技有限公司 | 现场可编程逻辑门阵列互连线固定故障的测试方法 |
| RU2633908C1 (ru) * | 2016-06-21 | 2017-10-19 | Федеральное государственное бюджетное учреждение науки Институт проблем управления им. В.А. Трапезникова Российской академии наук | Устройство анализа результатов тестирования для локализации двукратных неисправностей |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4757503A (en) | 1985-01-18 | 1988-07-12 | The University Of Michigan | Self-testing dynamic ram |
| USRE34445E (en) | 1985-01-18 | 1993-11-16 | University Of Michigan | Self-testing dynamic RAM |
| US5051996A (en) | 1989-03-27 | 1991-09-24 | The United States Of America As Represented By The United States Department Of Energy | Built-in-test by signature inspection (bitsi) |
| US5107208A (en) | 1989-12-19 | 1992-04-21 | North American Philips Corporation | System for partitioning and testing submodule circuits of an integrated circuit |
| US5260946A (en) | 1991-06-03 | 1993-11-09 | Hughes Missile Systems Company | Self-testing and self-configuration in an integrated circuit |
| US5278841A (en) | 1991-10-30 | 1994-01-11 | International Business Machines Corporation | Method and apparatus for diagnosing net interconnect faults using echo pulsed signals |
| US5347519A (en) | 1991-12-03 | 1994-09-13 | Crosspoint Solutions Inc. | Preprogramming testing in a field programmable gate array |
| US5425036A (en) | 1992-09-18 | 1995-06-13 | Quickturn Design Systems, Inc. | Method and apparatus for debugging reconfigurable emulation systems |
| US5430734A (en) | 1993-02-12 | 1995-07-04 | Metalithic Systems, Inc. | Fault-tolerant waferscale integrated circuit device and method |
| CH688425A5 (fr) | 1993-05-24 | 1997-09-15 | Suisse Electronique Microtech | Circuit électronique organisé en réseau matriciel de cellules. |
| US5488612A (en) | 1993-10-04 | 1996-01-30 | International Business Machines, Corporation | Method and apparatus for field testing field programmable logic arrays |
| US5633813A (en) * | 1994-05-04 | 1997-05-27 | Srinivasan; Seshan R. | Apparatus and method for automatic test generation and fault simulation of electronic circuits, based on programmable logic circuits |
| US5991907A (en) * | 1996-02-02 | 1999-11-23 | Lucent Technologies Inc. | Method for testing field programmable gate arrays |
| US5959912A (en) * | 1997-04-30 | 1999-09-28 | Texas Instruments Incorporated | ROM embedded mask release number for built-in self-test |
| US5991213A (en) * | 1997-04-30 | 1999-11-23 | Texas Instruments Incorporated | Short disturb test algorithm for built-in self-test |
-
1999
- 1999-09-27 US US09/406,219 patent/US6574761B1/en not_active Expired - Lifetime
-
2000
- 2000-09-18 EP EP00308136A patent/EP1089084B1/en not_active Expired - Lifetime
- 2000-09-18 DE DE60010614T patent/DE60010614T2/de not_active Expired - Fee Related
- 2000-09-27 JP JP2000293221A patent/JP2001144261A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007264995A (ja) * | 2006-03-28 | 2007-10-11 | Fujitsu Ltd | リコンフィグラブルデバイス搭載ボードのセルフテスト装置および方法 |
| US7487416B2 (en) | 2006-03-28 | 2009-02-03 | Fujitsu Limited | Self test device and self test method for reconfigurable device mounted board |
| WO2013128578A1 (ja) * | 2012-02-28 | 2013-09-06 | 株式会社安川電機 | 制御装置および制御装置の制御方法 |
| JPWO2013128578A1 (ja) * | 2012-02-28 | 2015-07-30 | 株式会社安川電機 | 制御装置および制御装置の制御方法 |
| WO2022102220A1 (ja) * | 2020-11-13 | 2022-05-19 | 日立Astemo株式会社 | 演算装置、テスト方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6574761B1 (en) | 2003-06-03 |
| DE60010614T2 (de) | 2005-05-19 |
| EP1089084B1 (en) | 2004-05-12 |
| EP1089084A1 (en) | 2001-04-04 |
| DE60010614D1 (de) | 2004-06-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA2271251C (en) | Method and apparatus for testing field programmable gate arrays | |
| JP2001144261A (ja) | フィールド・プログラム可能ゲート・アレイにおけるプログラム可能な相互接続ネットワークのオンライン試験 | |
| US6631487B1 (en) | On-line testing of field programmable gate array resources | |
| US6108806A (en) | Method of testing and diagnosing field programmable gate arrays | |
| Stroud et al. | BIST-based diagnostics of FPGA logic blocks | |
| Stroud et al. | Built-in self-test of FPGA interconnect | |
| Abramovici et al. | Roving STARs: an integrated approach to on-line testing, diagnosis, and fault tolerance for FPGAs in adaptive computing systems | |
| Sun et al. | Novel technique for built-in self-test of FPGA interconnects | |
| JP4791954B2 (ja) | コンパクタを使用する試験応答の圧縮 | |
| US5867507A (en) | Testable programmable gate array and associated LSSD/deterministic test methodology | |
| US6874108B1 (en) | Fault tolerant operation of reconfigurable devices utilizing an adjustable system clock | |
| Stroud et al. | BIST-based diagnosis of FPGA interconnect | |
| Lombardi et al. | Diagnosing programmable interconnect systems for FPGAs | |
| US6966020B1 (en) | Identifying faulty programmable interconnect resources of field programmable gate arrays | |
| Lien et al. | Maximal Diagnosis for Wiring Networks. | |
| US6594610B1 (en) | Fault emulation testing of programmable logic devices | |
| US5278841A (en) | Method and apparatus for diagnosing net interconnect faults using echo pulsed signals | |
| Harris et al. | Diagnosis of interconnect faults in cluster-based FPGA architectures | |
| Stroud et al. | On-line BIST and diagnosis of FPGA interconnect using roving STARs | |
| Stroud et al. | BIST for Xilinx 4000 and Spartan series FPGAs: a case study | |
| Yu et al. | A diagnosis method for interconnects in SRAM based FPGAs | |
| Liu et al. | BIST-diagnosis of interconnect fault locations in FPGA's | |
| Reddy et al. | Detecting SEU-caused routing errors in SRAM-based FPGAs | |
| Stroud et al. | Built-in self-test and diagnosis of multiple embedded cores in SoCs | |
| Huang et al. | Fault tolerance of switch blocks and switch block arrays in FPGA |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060110 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060627 |