CN106953696B - 兼容8472协议、数字可编程的olt收发一体芯片 - Google Patents

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    • H04Q11/0067—Provisions for optical access or distribution networks, e.g. Gigabit Ethernet Passive Optical Network (GE-PON), ATM-based Passive Optical Network (A-PON), PON-Ring

Abstract

兼容8472协议、数字可编程的OLT收发一体芯片，属于集成电路和光通信领域，本发明为解决传统基于GPON和EPON的OLT端光模块的限幅放大器和激光驱动器功能都是有两颗电路芯片来实现，导致生产成本高、周期长的问题。本发明包括两种方案：第一种基于EPON设计，发射机阈值配置方式，通过上位机和EEPROM配合芯片内部两个I2C电路以及相关电路完成上电后的阈值配置和优化，该方式被称为兼容8472协议、数字可编程，接收机中的LOS信号判断能够自动复位。第二种基于GPON设计，该设计在第一种方案基础上，接收机还可以通过芯片外部RESET信号配合相应的外围电路完成手动复位，并拥有LOS与SD信号输出选择引脚。

Description

兼容8472协议、数字可编程的OLT收发一体芯片
技术领域
本发明属于集成电路和光通信领域，本发明兼容8472协议、数字可编程的OLT收发一体芯片是基于EPON和GPON的OLT端收发一体芯片。OLT(optical line terminal，光线路终端)，EPON(Ethernet Passive Optical Network，以太网无源光网络)，GPON(Gigabit-Capable Passive Optical Network，无源光网络)。
背景技术
在光通信局端设备OLT中，突发LA(限幅放大器)完成对上一级TIA(跨阻放大器)传送来的不同幅度电信号进行限幅放大。LA中还包含LOS(Loss of Signal，光信号丢失)模块，判断LA输入信号是噪声还是符合要求的电平信号并作出关断或者开启主通道的操作。连续LD(激光驱动器)将电信号的数据流转化为调制电流驱动激光器发光传递光信号。LD中包含阈值配置模块配合APC(自动光功率控制)和ATC(自动温度控制)模块完成对LD的反馈控制。GPON技术的分光数要大于EPON技术的分光数，并且上行下行速度各有不同，因此出现了基于GPON的OLT光模块和基于EPON的光模块。传统基于GPON和EPON的OLT端光模块的限幅放大器和激光驱动器功能都是由两颗电路芯片来实现，这在很大程度上提高了用户的生产成本和周期。
发明内容
本发明目的是为了解决传统基于GPON和EPON的OLT端光模块的限幅放大器和激光驱动器功能都是有两颗电路芯片来实现，导致生产成本高、周期长的问题，提供了两种OLT收发一体芯片，以降低客户的生产成本，提高生产效率。
本发明所述兼容8472协议、数字可编程的OLT收发一体芯片包括两种技术方案。
第一种方案所述兼容8472协议、数字可编程的OLT收发一体芯片是基于EPON设计的，所述兼容8472协议、数字可编程的OLT收发一体芯片包括发射机和接收机，
所述发射机包括输入缓冲器Buffer、NPN晶体管Q1、NPN晶体管Q2、主I2C电路I2CMaster、从I2C电路I2C Slave、状态寄存器组SRS、模数转换器ADC、数模转换器组DACS、数模转换器DAC1、电压比较器COMP、计数器Counter、压控电流源VCCS1、压控电流源VCCS2和电阻R1；
输入缓冲器Buffer正相输入端连接芯片引脚发射机正输入端TX_INP，其反相输入端连接芯片引脚发射机负输入端TX_INN；
输入缓冲器Buffer正相输出端连接NPN晶体管Q2基极，其反相输出端连接NPN晶体管Q1基极；
NPN晶体管Q1的集电极连接芯片引脚发射机正输出端TX_OUTP；
NPN晶体管Q2的集电极连接芯片引脚发射机负输出端TX_OUTN；
NPN晶体管Q1的发射极同时连接NPN晶体管的Q2的发射极和压控电流源VCCS1正端；
从I2C电路I2C Slave的时钟信号端连接芯片时钟信号引脚SCL；
从I2C电路I2C Slave的一个数据信号端连接芯片的数据信号引脚SDA；
从I2C电路I2C Slave的另一数据信号端连接状态寄存器组SRS的输入输出端；
主I2C电路I2C Master的时钟信号端连接芯片时钟信号引脚EESCL；
主I2C电路I2C Master的一个数据信号端连接芯片的数据信号引脚EESDA；
主I2C电路I2C Master的另一个数据信号端连接状态寄存器组SRS的一个输入端；
模数转换器ADC的输出端连接状态寄存器组SRS的另一个输入端；
状态寄存器组SRS的一个输出端连接DAC1的数字信号输入端；
状态寄存器组SRS的另一个输出端连接数模转换器组DACS的一个数字信号输入端；
数模转换器DAC1的模拟信号输出端连接电压比较器COMP的正相输入端；
电压比较器COMP的反相输入端同时连接芯片引脚I_MON和电阻R1的一端；
电压比较器COMP的输出端连接计数器Counter的输入端；
计数器Counter的输出端连接数模转换器组DACS的另一个数字信号输入端；
数模转换器组DACS的两个模拟信号输出端分别连接压控电流源VCCS1的信号控制端和压控电流源VCCS2的信号控制端；
压控电流源VCCS2的正端连接芯片偏置电流引脚I_BIAS；
压控电流源VCCS1的负端、压控电流源VCCS2的负端和电阻R1的另一端同时连接GND；
所述接收机包括限幅放大器LA、带switch开关的输出缓冲器Buffer0、运算放大器Level Detect、电压比较器COMP1、反相器Inverter；电阻Rref和电流源I1；
限幅放大器LA的正相输入端连接芯片引脚接收机正输入RX_INP，其反相输入端连接芯片引脚接收机负输入端RX_INN；
限幅放大器LA的正相输出端同时连接输出缓冲器Buffer0的正相输入端和运算放大器Level Detect的正相输入端；
限幅放大器LA的反相输出端同时连接输出缓冲器Buffer0的反相输入端和运算放大器Level Detect的反相输入端；
运算放大器Level Detect的输出端连接电压比较器COMP1的反相输入端；
电压比较器COMP1的正相输入端连接芯片内部判决LOS信号的阈值电压引脚LOSTH；
电压比较器COMP1的输出端连接芯片LOS信号输出引脚；
反相器Inverter的输入端连接接收机使能信号引脚EN；该引脚连接芯片LOS信号输出引脚；
反相器Inverter的输出端连接输出缓冲器Buffer0内部的switch开关；
输出缓冲器Buffer0的正相输出端连接芯片引脚接收机正输出端RX_OUTP；
输出缓冲器Buffer0的反相输出端连接芯片引脚接收机负输出端RX_OUTN；
电阻Rref的一端同时连接电流源I1正端和芯片参考电压引脚Vref；
电阻Rref的另一端连接电源VDD；
电流源I1的负端连接地。
第二种方案所述兼容8472协议、数字可编程的OLT收发一体芯片是基于GPON设计的，所述兼容8472协议、数字可编程的OLT收发一体芯片包括发射机和接收机，
所述发射机包括输入缓冲器Buffer、NPN晶体管Q1、NPN晶体管Q2、主I2C电路I2CMaster、从I2C电路I2C Slave、状态寄存器组SRS、模数转换器ADC、数模转换器组DACS、数模转换器DAC1、电压比较器COMP、计数器Counter、压控电流源VCCS1、压控电流源VCCS2和电阻R1；
输入缓冲器Buffer正相输入端连接芯片引脚发射机正输入端TX_INP，其反相输入端连接芯片引脚发射机负输入端TX_INN；
输入缓冲器Buffer正相输出端连接NPN晶体管Q2基极，其反相输出端连接NPN晶体管Q1基极；
NPN晶体管Q1的集电极连接芯片引脚发射机正输出端TX_OUTP；
NPN晶体管Q2的集电极连接芯片引脚发射机负输出端TX_OUTN；
NPN晶体管Q1的发射极同时连接NPN晶体管的Q2的发射极和压控电流源VCCS1正端；
从I2C电路I2C Slave的时钟信号端连接芯片时钟信号引脚SCL；
从I2C电路I2C Slave的一个数据信号端连接芯片的数据信号引脚SDA；
从I2C电路I2C Slave的另一数据信号端连接状态寄存器组SRS的输入输出端；
主I2C电路I2C Master的时钟信号端连接芯片时钟信号引脚EESCL；
主I2C电路I2C Master的一个数据信号端连接芯片的数据信号引脚EESDA；
主I2C电路I2C Master的另一个数据信号端连接状态寄存器组SRS的一个输入端；
模数转换器ADC的输出端连接状态寄存器组SRS的另一个输入端；
状态寄存器组SRS的一个输出端连接DAC1的数字信号输入端；
状态寄存器组SRS的另一个输出端连接数模转换器组DACS的一个数字信号输入端；
数模转换器DAC1的模拟信号输出端连接电压比较器COMP的正相输入端；
电压比较器COMP的反相输入端同时连接芯片引脚I_MON和电阻R1的一端；
电压比较器COMP的输出端连接计数器Counter的输入端；
计数器Counter的输出端连接数模转换器组DACS的另一个数字信号输入端；
数模转换器组DACS的两个模拟信号输出端分别连接压控电流源VCCS1的信号控制端和压控电流源VCCS2的信号控制端；
压控电流源VCCS2的正端连接芯片偏置电流引脚I_BIAS；
压控电流源VCCS1的负端、压控电流源VCCS2的负端和电阻R1的另一端同时连接GND；
所述接收机包括幅放大器LA、输出缓冲器Buffer0、运算放大器Level Detect、电压比较器COMP1、反相器Inverter、选择器S、输出缓冲器Buffer1、同或门B、或门D、与门E；电容C1、电容C2、电阻R4、电阻R5、电阻R8、电阻R9、开关switch3、开关switch4；电阻Rref、电流源I1；
限幅放大器LA的正相输入端连接芯片引脚接收机正输入端RX_INP，其反相输入端连接芯片引脚接收机负输入端RX_INN；
限幅放大器LA的正相输出端同时连接输出缓冲器Buffer0的正相输入端和运算放大器Level Detect的正相输入端；
限幅放大器LA的反相输出端同时连接输出缓冲器Buffer0的反相输入端和运算放大器Level Detect的反相输入端；
运算放大器Level Detect的输出连接电压比较器COMP1的反相输入端；
电压比较器COMP1的正相输入端连接芯片内部判决LOS信号的阈值电压引脚LOSTH；
电压比较器COMP1的输出端连接与门E的一个输入端；
与门E的另一输入端连接芯片自动复位引脚AUTO RESET；
与门E的输出端连接或门D的一个输入端；
或门D的另一个输入端连接芯片手动复位引脚RESET；
或门D输出对输入到接收机的电平信号幅度判决结果，或门D的输出端同时连接反相器Inverter的输入端和选择器S的LOS信号端；
反相器Inverter的输出端连接选择器S的SD信号端；
选择器S的通道选择开关switch1同时连接同或门B的一个输入端和芯片外部电平选择引脚LOS/SDSEL；
选择器S的输出端连接输出缓冲器Buffer1的输入端；
输出缓冲器Buffer1的输出端连接芯片判决结果引脚LOS/SD；
同或门B的另一个输入端连接芯片引脚JAM，该引脚连接芯片判决结果引脚LOS/SD；
同或门B的输出端连接输出缓冲器Buffer0内部的switch开关；
电阻Rref的一端同时连接电流源I1正端和芯片参考电压信号引脚Vref；
电阻Rref的另一端连接电源VDD；
电流源I1的负端连接地；
电容C1的一端连接跨阻放大器TIA的一个输出端；
电容C2的一端连接跨阻放大器TIA的另一个输出端；
电容C1的另一端同时连接电阻R5的一端、电阻R9的一端和芯片引脚接收机正输入端RX_INP；
电容C2的另一端同时连接电阻R4的一端、电阻R8的一端和芯片引脚接收机负输入端RX_INN；
芯片参考电压引脚Vref同时连接电阻R9的另一端、电阻R8的另一端、开关switch3的一端和开关switch4的一端；
开关switch3的另一端连接电阻R4的另一端；
开关switch4的另一端连接电阻R5的另一端；
复位信号线RESET同时连接芯片手动复位引脚RESET、开关switch3的控制端和开关switch4的控制端。
本发明的有益效果是：提出基于GPON和EPON的兼容8472协议、数字可编程的OLT收发一体芯片电路结构，该芯片可兼容SFF-8472协议，并具有数字可编程性能，可以减少模块厂商所需芯片数量，显著提高生产效率，并降低成本。为了满足基于GPON技术严格的时序要求，在基于GPON的OLT收发一体芯片内部的接收机LOS响应模块中置入快速手动复位RESET功能以缩短数据传输等待时间。
附图说明
图1是基于EPON的兼容8472协议、数字可编程的OLT收发一体芯片。
图2是基于GPON的兼容8472协议、数字可编程的OLT收发一体芯片。
图3是基于GPON的兼容8472协议、数字可编程的OLT收发一体芯片关键的外围电路。
具体实施方式
具体实施方式一：下面结合图1说明本实施方式，本实施方式所述兼容8472协议、数字可编程的OLT收发一体芯片是基于EPON设计的，其具体结构如图1所示，其工作原理为：
光纤通讯中使用到的激光器必须在阈值附近偏置，以便电流迅速地增加来接通激光器，因此激光驱动器必须提供一个偏置电流Ibias和一个调制电流Imod。对于激光器的温度变化和老化，一般需要一个自适应偏置电流Ibias，而调制电流Imod通常是常数。
数据流从芯片引脚TX_INP和TX_INN输入到缓冲器Buffer的正负输入端，缓冲器Buffer的两输出端分别连接NPN晶体管Q1和Q2的基极，来控制两晶体管的导通、关断和在它们的集电极交替产生电流来控制芯片外部的激光器L0的发光和熄灭。总的调制电流Imod即为NPN晶体管Q1和Q2的发射极电流。激光器L0所发出的光被监测光电二极管D0接收并产生监视电流Imon。
芯片上电后，EEPROM(电可擦可编程只读寄存器)的各种数字阈值(例如调制电流阈值，偏置电流阈值，平均光功率阈值，温度阈值等)，事先人为的被烧录在其内，其配合时钟信号线EESCL的时序，其内容通过芯片内部的主I2C电路I2C Master，各项数字阈值被写入芯片内的SRS寄存器组，SRS寄存器组的数字阈值传递给DACS数模转换器组，把数字阈值转换成为模拟阈值，DACS数模转换器组的输出作为信号控制线控制压控电流源VCCS1、VCCS2的压控信号线，完成了对调制电流Imod和偏置电流Ibias的配置。
平均光功率的阈值由SRS寄存器组传递给DAC1数模转换器转换成为模拟阈值，转换器的输出连接电压比较器COMP的正相输入端与Imon监视电流和R1形成的电压进行比较。如果Imon大于模拟阈值，比较器COMP输出低电平。如果Imon小于模拟阈值，比较器COMP输出高电平。比较器COMP得出的结果放入多位计数器Counter中，计数器随着时钟节拍不断的进行加一减一，调整了DACS数模转换器组的输入量，数模转换器组输出的模拟量也会时刻进行调整以控制压控电流源VCCS2所流过电流Ibias的大小。完成了自动光功率的控制(APC)。
ADC将实际工作中的芯片内部信息，例如偏置电流，调制电流，监视电流，环境温度等，由模拟量转换成为数字量，放入SRS寄存器组内相对应的寄存器。上位机MC可以通过芯片内部从I2C电路I2C Slave读取SRS寄存器组内的芯片信息，芯片使用人员可以比较和优化芯片信息，将修改后的数字阈值再次通过芯片内部的从I2C电路I2C Slave写入SRS寄存器组中，来覆盖之前由主I2C电路I2C Master配置的数值阈值。
基于EPON的兼容8472协议、数字可编程的OLT收发一体芯片中的发射机阈值配置方式，即通过芯片外部的EEPROM配合芯片内部的主I2C电路I2C Master完成上电阈值配置，再通过芯片内部的从I2C电路I2C Slave完成优化阈值配置，最终得到合理的激光器L0总电流。
接收机中LA的正相与反相两输入端接收来自上一级TIA(跨阻放大器)的输出电压，经过LA的一定增益放大，放大后的电压传送给电平检测器Level Detect，进行电平检测。通过调节芯片外部电阻R0的阻值，得到不同的LOS阈值电压，该电压传送给电压比较器COMP1的正相输入端。
1、如果电平检测器Level Detect的输出端即电压比较器COMP1的反相输入端电压小于LOS阈值电压，电压比较器COMP1将输出高电平，芯片引脚LOS为高电平，与之连接的芯片引脚EN也为高电平。该高电平信号经过反相器Inverter输出低电平控制主通道中的输出缓冲器Buffer0中的使能开关switch关闭主通道的数据传送。
2、如果电平检测器Level Detect的输出端即电压比较器COMP1的反相输入端电压大于LOS阈值电压，电压比较器COMP1将输出低电平，芯片引脚LOS为低电平，与之连接的芯片引脚EN也为低电平。该低电平信号经过反相器Inverter输出高电平控制主通道中的输出缓冲器Buffer0中的使能开关switch开启主通道的数据传送。
芯片引脚Vref对LA的两输入端所连接的电容C1、C2下拉到地进行电荷泄放，达到重建直流工作点的作用。
具体实施方式二：下面结合图2和图3说明本实施方式，本实施方式所述兼容8472协议、数字可编程的OLT收发一体芯片是基于GPON设计的，其主体芯片结构如图2所示，关键外围电路如图3所示，该芯片工作原理为：
光纤通讯中使用到的激光器必须在阈值附近偏置，以便电流迅速地增加来接通激光器，因此激光驱动器必须提供一个偏置电流Ibias和一个调制电流Imod。对于激光器的温度变化和老化，一般需要一个自适应偏置电流Ibias，而调制电流Imod通常是常数。
数据流从芯片引脚TX_INP和TX_INN输入到缓冲器Buffer的正负输入端，缓冲器Buffer的两输出端分别连接NPN晶体管Q1和Q2的基极，来控制两晶体管的导通、关断和在它们的集电极交替产生电流来控制芯片外部的激光器L0的发光和熄灭。总的调制电流Imod即为NPN晶体管Q1和Q2的发射极电流。激光器L0所发出的光被监测光电二极管D0接收并产生监视电流Imon。
芯片上电后，EEPROM(电可擦可编程只读寄存器)的各种数字阈值(例如调制电流阈值，偏置电流阈值，平均光功率阈值，温度阈值等)，事先人为的被烧录在其内，其配合时钟信号线EESCL的时序，其内容通过芯片内部的主I2C电路I2C Master，各项数字阈值被写入芯片内的SRS寄存器组，SRS寄存器组的数字阈值传递给DACS数模转换器组，把数字阈值转换成为模拟阈值，DACS数模转换器组的输出作为信号控制线控制压控电流源VCCS1、VCCS2的压控信号线，完成了对调制电流Imod和偏置电流Ibias的配置。
平均光功率的阈值由SRS寄存器组传递给DAC1数模转换器转换成为模拟阈值，转换器的输出连接电压比较器COMP的正相输入端与Imon监视电流和R1形成的电压进行比较。如果Imon大于模拟阈值，比较器COMP输出低电平。如果Imon小于模拟阈值，比较器COMP输出高电平。比较器COMP得出的结果放入多位计数器Counter中，计数器随着时钟节拍不断的进行加一减一，调整了DACS数模转换器组的输入量，数模转换器组输出的模拟量也会时刻进行调整以控制压控电流源VCCS2所流过电流Ibias的大小。完成了自动光功率的控制(APC)。
ADC将实际工作中的芯片内部信息，例如偏置电流，调制电流，监视电流，环境温度等，由模拟量转换成为数字量，放入SRS寄存器组内相对应的寄存器。上位机MC可以通过芯片内部从I2C电路I2C Slave读取SRS寄存器组内的芯片信息，芯片使用人员可以比较和优化芯片信息，将修改后的数字阈值再次通过芯片内部的从I2C电路I2C Slave写入SRS寄存器组中，来覆盖之前由主I2C电路I2C Master配置的数值阈值。
基于GPON的兼容8472协议、数字可编程的OLT收发一体芯片中的发射机阈值配置方式，即通过芯片外部的EEPROM配合芯片内部的主I2C电路I2C Master完成上电阈值配置，再通过芯片内部的从I2C电路I2C Slave完成优化阈值配置，最终得到合理的激光器L0总电流。
接收机中LA的正相与反相两输入端接收来自上一级TIA(跨阻放大器)的输出电压，经过LA的一定增益放大，放大后的电压传送给电平检测器Level Detect，进行电平检测。通过调节芯片外部电阻R0的阻值，得到不同的LOS阈值电压，该电压传送给电压比较器COMP1的反相端。芯片引脚LOS/SDSEL连接外部电压来调整高低电平以控制内部选择器S的通道选择。
1、当芯片引脚LOS/SDSEL为低电平，通道选择器S的LOS通道导通且同或门B的一输入端亦为低电平。
①如果电平检测器Level Detect的输出端即电压比较器COMP1的反相输入端电压大于LOS阈值电压，电压比较器COMP1输出低电平。
无论芯片引脚AUTO RESET是高电平还是低电平，与门E的输出都会是低电平，芯片引脚RESET在该情况下不会出现高电平，只能是低电平，使得或门D输出低电平即选择器S的LOS信号线。选择器S的输出为低电平，缓冲器Buffer1的输出为低电平，芯片引脚LOS/SD也为低电平。芯片引脚LOS/SD通过芯片外部导线连接至芯片引脚JAM，最终同或门B的两输入都为低电平并且输出高电平，控制输出缓冲器Buffer0内部使能开关switch开启主通道的数据传送。
②如果电平检测器Level Detect的输出端即电压比较器COMP1的反相输入端电压小于LOS阈值电压，电压比较器COMP1输出高电平。
当芯片引脚AUTO RESET为低电平，则与门E的输出为高电平，芯片引脚RESET所对应的或门D输入信号速度快于其另一输入即与门E的输出；当芯片引脚RESET为低电平时，或门D响应与门E的输出且输出为高电平该过程具有较长的响应时间，在或门D响应与门E的高电平之前，如果芯片引脚RESET突然为高电平，或门D将响应芯片引脚RESET的高电平输入，且输出高电平该过程具有较短的响应时间。
当芯片引脚AUTO RESET为高电平时，与门E的输出为低电平，芯片内部的AUTORESET功能关闭，只响应手动复位RESET信号，只有当芯片引脚RESET为高电平时，或门D快速的响应自动复位信号RESET并输出高电平。
当最终选择器S的LOS信号输入为高电平，选择器S的输出为高电平，缓冲器Buffer1的输出为高电平，芯片引脚LOS/SD也为高电平。芯片引脚LOS/SD通过芯片外部导线连接至芯片引脚JAM，最终同或门B的两输入分别为高低电平并且输出低电平，控制输出缓冲器Buffer0内部使能开关switch关闭主通道的数据传送。
2、当芯片引脚LOS/SDSEL为高电平，通道选择器S的SD通道导通且同或门B的一输入端亦为高电平。
①如果电平检测器Level Detect的输出端即电压比较器COMP1的反相输入端电压大于LOS阈值电压，电压比较器COMP1输出低电平。
无论芯片引脚AUTO RESET是高电平还是低电平，与门E的输出都会是低电平，芯片引脚RESET在该情况下不会出现高电平，只能是低电平，使得或门D输出低电平。选择器S的SD信号线为高电平。选择器S的输出为高电平，缓冲器Buffer1的输出为高电平，芯片引脚LOS/SD也为高电平。芯片引脚LOS/SD通过芯片外部导线连接至芯片引脚JAM，最终同或门B的两输入都为高电平并且输出高电平，控制输出缓冲器Buffer0内部使能开关switch开启主通道的数据传送。
②如果电平检测器Level Detect的输出端即电压比较器COMP1的反相输入端电压小于LOS阈值电压，电压比较器COMP1输出高电平。
当芯片引脚AUTO RESET为低电平，则与门E的输出为高电平，芯片引脚RESET所对应的或门D输入信号速度快于其另一输入即与门E的输出；当芯片引脚RESET为低电平时，或门D响应与门E的输出且输出为高电平该过程具有较长的响应时间，在或门D响应与门E的高电平之前，如果芯片引脚RESET突然为高电平，或门D将响应芯片引脚RESET的高电平输入，且输出高电平该过程具有较短的响应时间。
当芯片引脚AUTO RESET为高电平时，与门E的输出为低电平，芯片内部的AUTORESET功能关闭，只响应手动复位RESET信号，只有当芯片引脚RESET为高电平时，或门D快速的响应自动复位信号RESET并输出高电平。
当最终选择器S的SD信号输入为低电平，选择器S的输出为低电平，缓冲器Buffer1的输出为低电平，芯片引脚LOS/SD为高电平。芯片引脚LOS/SD通过芯片外部导线连接至芯片引脚JAM，最终同或门B的两输入分别为高低电平并且输出低电平，控制输出缓冲器Buffer0内部使能开关switch关闭主通道的数据传送。
芯片引脚Vref对LA两输入端的所连接的电容C1、C2进行电荷泄放，当复位信号线RESET为0时，开关switch3和开关switch4关断，电容上的电荷通过电阻R8、R9(大阻值)缓慢的泄放到地；当复位信号线RESET为1时，开关switch3和开关switch4开启，电容上的电荷通过电阻R4、R5(小阻值)快速的泄放到地；达到重建直流工作点的作用。
芯片使用人员可以通过调整芯片引脚LOS/SDSEL的高低电平，以选择LOS信号线还是SD信号线。当接收机接受完数据后，芯片可以通过内部模块检测电平信号，做出关断输出缓冲器Buffer0的操作，也可以通过芯片引脚RESET的高电平快速的关断输出缓冲器Buffer0。

Claims (2)

1.兼容8472协议、数字可编程的OLT收发一体芯片，其特征在于，该芯片为基于EPON的兼容8472协议、数字可编程的OLT收发一体芯片，包括发射机和接收机，
所述发射机包括输入缓冲器Buffer、NPN晶体管Q1、NPN晶体管Q2、主I2C电路I2CMaster、从I2C电路I2C Slave、状态寄存器组SRS、模数转换器ADC、数模转换器组DACS、数模转换器DAC1、电压比较器COMP、计数器Counter、压控电流源VCCS1、压控电流源VCCS2和电阻R1；
输入缓冲器Buffer正相输入端连接芯片引脚发射机正输入端TX_INP，其反相输入端连接芯片引脚发射机负输入端TX_INN；
输入缓冲器Buffer正相输出端连接NPN晶体管Q2基极，其反相输出端连接NPN晶体管Q1基极；
NPN晶体管Q1的集电极连接芯片引脚发射机正输出端TX_OUTP；
NPN晶体管Q2的集电极连接芯片引脚发射机负输出端TX_OUTN；
NPN晶体管Q1的发射极同时连接NPN晶体管的Q2的发射极和压控电流源VCCS1正端；
从I2C电路I2C Slave的时钟信号端连接芯片时钟信号引脚SCL；
从I2C电路I2C Slave的一个数据信号端连接芯片的数据信号引脚SDA；
从I2C电路I2C Slave的另一数据信号端连接状态寄存器组SRS的输入输出端；
主I2C电路I2C Master的时钟信号端连接芯片时钟信号引脚EESCL；
主I2C电路I2C Master的一个数据信号端连接芯片的数据信号引脚EESDA；
主I2C电路I2C Master的另一个数据信号端连接状态寄存器组SRS的一个输入端；
模数转换器ADC的输出端连接状态寄存器组SRS的另一个输入端；
状态寄存器组SRS的一个输出端连接DAC1的数字信号输入端；
状态寄存器组SRS的另一个输出端连接数模转换器组DACS的一个数字信号输入端；
数模转换器DAC1的模拟信号输出端连接电压比较器COMP的正相输入端；
电压比较器COMP的反相输入端同时连接芯片引脚I_MON和电阻R1的一端；
电压比较器COMP的输出端连接计数器Counter的输入端；
计数器Counter的输出端连接数模转换器组DACS的另一个数字信号输入端；
数模转换器组DACS的两个模拟信号输出端分别连接压控电流源VCCS1的信号控制端和压控电流源VCCS2的信号控制端；
压控电流源VCCS2的正端连接芯片偏置电流引脚I_BIAS；
压控电流源VCCS1的负端、压控电流源VCCS2的负端和电阻R1的另一端同时连接GND；
所述接收机包括限幅放大器LA、带switch开关的输出缓冲器Buffer0、运算放大器LevelDetect、电压比较器COMP1、反相器Inverter；电阻Rref和电流源I1；
限幅放大器LA的正相输入端连接芯片引脚接收机正输入RX_INP，其反相输入端连接芯片引脚接收机负输入端RX_INN；
限幅放大器LA的正相输出端同时连接输出缓冲器Buffer0的正相输入端和运算放大器Level Detect的正相输入端；
限幅放大器LA的反相输出端同时连接输出缓冲器Buffer0的反相输入端和运算放大器Level Detect的反相输入端；
运算放大器Level Detect的输出端连接电压比较器COMP1的反相输入端；
电压比较器COMP1的正相输入端连接芯片内部判决LOS信号的阈值电压引脚LOSTH；
电压比较器COMP1的输出端连接芯片LOS信号输出引脚；
反相器Inverter的输入端连接接收机使能信号引脚EN；该引脚连接芯片LOS信号输出引脚；
反相器Inverter的输出端连接输出缓冲器Buffer0内部的switch开关；
输出缓冲器Buffer0的正相输出端连接芯片引脚接收机正输出端RX_OUTP；
输出缓冲器Buffer0的反相输出端连接芯片引脚接收机负输出端RX_OUTN；
电阻Rref的一端同时连接电流源I1正端和芯片参考电压引脚Vref；
电阻Rref的另一端连接电源VDD；
电流源I1的负端连接地。
2.兼容8472协议、数字可编程的OLT收发一体芯片，其特征在于，该芯片基于GPON的兼容8472协议、数字可编程的OLT收发一体芯片，包括发射机和接收机，
所述发射机包括输入缓冲器Buffer、NPN晶体管Q1、NPN晶体管Q2、主I2C电路I2CMaster、从I2C电路I2C Slave、状态寄存器组SRS、模数转换器ADC、数模转换器组DACS、数模转换器DAC1、电压比较器COMP、计数器Counter、压控电流源VCCS1、压控电流源VCCS2和电阻R1；
输入缓冲器Buffer正相输入端连接芯片引脚发射机正输入端TX_INP，其反相输入端连接芯片引脚发射机负输入端TX_INN；
输入缓冲器Buffer正相输出端连接NPN晶体管Q2基极，其反相输出端连接NPN晶体管Q1基极；
NPN晶体管Q1的集电极连接芯片引脚发射机正输出端TX_OUTP；
NPN晶体管Q2的集电极连接芯片引脚发射机负输出端TX_OUTN；
NPN晶体管Q1的发射极同时连接NPN晶体管的Q2的发射极和压控电流源VCCS1正端；
从I2C电路I2C Slave的时钟信号端连接芯片时钟信号引脚SCL；
从I2C电路I2C Slave的一个数据信号端连接芯片的数据信号引脚SDA；
从I2C电路I2C Slave的另一数据信号端连接状态寄存器组SRS的输入输出端；
主I2C电路I2C Master的时钟信号端连接芯片时钟信号引脚EESCL；
主I2C电路I2C Master的一个数据信号端连接芯片的数据信号引脚EESDA；
主I2C电路I2C Master的另一个数据信号端连接状态寄存器组SRS的一个输入端；
模数转换器ADC的输出端连接状态寄存器组SRS的另一个输入端；
状态寄存器组SRS的一个输出端连接DAC1的数字信号输入端；
状态寄存器组SRS的另一个输出端连接数模转换器组DACS的一个数字信号输入端；
数模转换器DAC1的模拟信号输出端连接电压比较器COMP的正相输入端；
电压比较器COMP的反相输入端同时连接芯片引脚I_MON和电阻R1的一端；
电压比较器COMP的输出端连接计数器Counter的输入端；
计数器Counter的输出端连接数模转换器组DACS的另一个数字信号输入端；
数模转换器组DACS的两个模拟信号输出端分别连接压控电流源VCCS1的信号控制端和压控电流源VCCS2的信号控制端；
压控电流源VCCS2的正端连接芯片偏置电流引脚I_BIAS；
压控电流源VCCS1的负端、压控电流源VCCS2的负端和电阻R1的另一端同时连接GND；
所述接收机包括幅放大器LA、输出缓冲器Buffer0、运算放大器Level Detect、电压比较器COMP1、反相器Inverter、选择器S、输出缓冲器Buffer1、同或门B、或门D、与门E；电容C1、电容C2、电阻R4、电阻R5、电阻R8、电阻R9、开关switch3、开关switch4；电阻Rref、电流源I1；
限幅放大器LA的正相输入端连接芯片引脚接收机正输入端RX_INP，其反相输入端连接芯片引脚接收机负输入端RX_INN；
限幅放大器LA的正相输出端同时连接输出缓冲器Buffer0的正相输入端和运算放大器Level Detect的正相输入端；
限幅放大器LA的反相输出端同时连接输出缓冲器Buffer0的反相输入端和运算放大器Level Detect的反相输入端；
运算放大器Level Detect的输出连接电压比较器COMP1的反相输入端；
电压比较器COMP1的正相输入端连接芯片内部判决LOS信号的阈值电压引脚LOSTH；
电压比较器COMP1的输出端连接与门E的一个输入端；
与门E的另一输入端连接芯片自动复位引脚AUTO RESET；
与门E的输出端连接或门D的一个输入端；
或门D的另一个输入端连接芯片手动复位引脚RESET；
或门D输出对输入到接收机的电平信号幅度判决结果，或门D的输出端同时连接反相器Inverter的输入端和选择器S的LOS信号端；
反相器Inverter的输出端连接选择器S的SD信号端；
选择器S的通道选择开关switch1同时连接同或门B的一个输入端和芯片外部电平选择引脚LOS/SDSEL；
选择器S的输出端连接输出缓冲器Buffer1的输入端；
输出缓冲器Buffer1的输出端连接芯片判决结果引脚LOS/SD；
同或门B的另一个输入端连接芯片引脚JAM，该引脚连接芯片判决结果引脚LOS/SD；
同或门B的输出端连接输出缓冲器Buffer0内部的switch开关；
电阻Rref的一端同时连接电流源I1正端和芯片参考电压信号引脚Vref；
电阻Rref的另一端连接电源VDD；
电流源I1的负端连接地；
电容C1的一端连接跨阻放大器TIA的一个输出端；
电容C2的一端连接跨阻放大器TIA的另一个输出端；
电容C1的另一端同时连接电阻R5的一端、电阻R9的一端和芯片引脚接收机正输入端RX_INP；
电容C2的另一端同时连接电阻R4的一端、电阻R8的一端和芯片引脚接收机负输入端RX_INN；
芯片参考电压引脚Vref同时连接电阻R9的另一端、电阻R8的另一端、开关switch3的一端和开关switch4的一端；
开关switch3的另一端连接电阻R4的另一端；
开关switch4的另一端连接电阻R5的另一端；
复位信号线RESET同时连接芯片手动复位引脚RESET、开关switch3的控制端和开关switch4的控制端。
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