JP2001306542A

JP2001306542A - マルチプロセッサシステム

Info

Publication number: JP2001306542A
Application number: JP2000117727A
Authority: JP
Inventors: Atsutake Asai; 淳毅朝井
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2000-04-19
Filing date: 2000-04-19
Publication date: 2001-11-02

Abstract

(57)【要約】【課題】共有バス方式において、例外処理時にプロセ
ッサごと、例外要因ごとに異なった例外処理ルーチンを
選択的に実行できるマルチプロセッサシステムを提供す
る。【解決手段】マルチプロセッサシステムは、複数のＣ
ＰＵ１，２およびプログラムを格納するオンチップＲＯ
Ｍ２１〜２４、外部ＲＯＭ１４、外部ＲＡＭ１５が共通
のシステムバス３に接続され、ＣＰＵ１，２からのバス
要求信号REQ4,REQ5 に応じて所定のバス優先度に従って
バス専有を許可するＣＰＵを決定し、バス許可信号GNT
7,GNT8 を出力するアービタ６と、ＣＰＵ１，２の割込
を制御するための割込コントローラ１２と、割込コント
ローラ１２からの割込要因信号IE、バス許可信号GNT7,G
NT8 およびシステムバス３のアドレス信号A31-A0に基づ
いて、各ＣＰＵ１，２に対応したメモリを選択するセレ
クト信号CSa を出力するデコーダ１０などで構成され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のプロセッサ
が共通のシステムバスに接続されたマルチプロセッサシ
ステムに関する。

【０００２】

【従来の技術】図５は、従来のマルチプロセッサシステ
ムの一例を示すブロック図である。２つのＣＰＵ(Centr
al Processing Unit) ３１，３２が単一のシステムバス
３３に接続され、同じ物理アドレスを共有している。Ｃ
ＰＵ３１，３２のバスアクセス競合を調停するアービタ
３６が設けられる。

【０００３】システムバス３３には、デコーダ３９、オ
ンチップＲＯＭ(Read Only Memory)４１，４２、メモリ
インタフェイス４０等の周辺回路が接続され、さらにメ
モリインタフェイス４０を介して外部バス４６が接続さ
れ、外部バス４６には外部ＲＯＭ４４、外部ＲＡＭ(Ran
dom Access Memory)４５等の周辺回路が接続される。

【０００４】デコーダ３９は、システムバス３３のアド
レス空間に割り当てられた周辺回路を選択するセレクト
信号CSa を出力する。メモリインタフェイス４０もアド
レスデコーダ機能を有し、システムバス３３のアドレス
空間に割り当てられた周辺回路を選択するセレクト信号
CSb を出力する。

【０００５】アービタ３６の動作について説明する。Ｃ
ＰＵ３１，３２のいずれかがバスアクセスを開始する前
に、アービタ３６にバス要求信号３４，３５を出力す
る。するとアービタ３６は所定のバス優先度に従ってバ
スアクセスを許容するＣＰＵを決定して、該ＣＰＵにバ
ス許可信号３７，３８を出力する。バス許可信号を受け
たＣＰＵはシステムバス３３へのアクセスを開始する。
バス許可信号を受けなかったＣＰＵはシステムバス３３
へのアクセスを一時中断して、バス許可信号が出るまで
待機する。

【０００６】こうしてＣＰＵ３１，３２は、バスアクセ
スの競合を回避しつつ、オンチップＲＯＭ４１，４２や
外部ＲＯＭ４４、外部ＲＡＭ４５等のメモリを共有でき
る。また、システムバス３３のアドレスバスが共通であ
るため、２つのＣＰＵ３１，３２の物理アドレス空間も
共通になる。

【０００７】

【発明が解決しようとする課題】一般に、ＣＰＵは割込
み発生時に同じ物理アドレスから起動することが多い。
複数のＣＰＵが単一のバスに接続されている場合、ＣＰ
Ｕのリセット時あるいは割込み発生時には、ＣＰＵによ
って異なるプログラムを起動させたい。

【０００８】しかしながら、図５のような回路構成では
２つのＣＰＵ５１，５２が共通の物理アドレスを有する
ため、リセット時あるいは割込み発生時の起動プログラ
ムをＣＰＵ別に切換えることは不可能である。

【０００９】また、ＣＰＵ３１，３２が割込を受けた場
合、ＣＰＵ３１，３２はプログラム動作中に割込要因を
読み取って、割込要因に対応するプログラムに分岐して
から所望の割込処理を行なうことが多い。この場合、実
際の割込処理が行なわれるまでのオーバーヘッドが多く
なり、割込発生から割込処理開始までに時間がかかるこ
とになる。

【００１０】関連する先行技術として特開平７−７８０
８８号があり、割込要因に対応したアドレスを直接アド
レスカウンタにロードすることによって、割込時のオー
バーヘッドを軽減する方法が開示されている。しかし、
この方法では、複数のプロセッサを共通のシステムバス
に接続するマルチプロセッサシステムとして考慮されて
おらず、プロセッサごとに割込処理を切り換えることが
できない。

【００１１】さらに、共有バス方式を使用する場合、割
込処理時に同じ物理アドレスであっても、プロセッサご
と、割込要因ごとに異なった割込処理ルーチンを選択的
に実行する方法が望まれる。

【００１２】本発明の目的は、共有バス方式において、
例外処理時に同じ物理アドレスであっても、プロセッサ
ごと、例外要因ごとに異なった例外処理ルーチンを選択
的に実行できるマルチプロセッサシステムを提供するこ
とである。

【００１３】

【課題を解決するための手段】本発明は、複数のプロセ
ッサおよびプログラムを格納する複数のメモリが共通の
システムバスに接続されたマルチプロセッサシステムに
おいて、各プロセッサからのバス要求信号に応じて所定
のバス優先度に従ってバス専有を許可するプロセッサを
決定し、バス許可信号を出力するバスアービタと、複数
個の例外事象を受け取って所定のプロセッサに例外事象
を通知し、例外要因を記憶する例外コントローラと、例
外コントローラが記憶した例外要因を表す例外要因信
号、バス許可信号およびシステムバスのアドレス信号に
基づいて、各プロセッサおよび各例外要因に対応したメ
モリを選択するセレクト信号を各メモリに出力するデコ
ーダとを備えることを特徴とするマルチプロセッサシス
テムである。

【００１４】本発明に従えば、デコーダがバスアービタ
からのバス許可信号を調べることによって、システムバ
スを専有するプロセッサを識別できる。そのため、各プ
ロセッサが同じ物理アドレスを共有していても、バス専
有中のプロセッサに対応したメモリを切り換えることに
よって、プロセッサごとに異なるプログラムを起動でき
る。

【００１５】また、例外処理時に、ある固定された物理
アドレスへジャンプするように設計されたプロセッサの
場合、バス許可信号を用いてプロセッサごとに可視とな
るメモリを切り換えることによって、プロセッサごとに
用意した例外処理ルーチンへ分岐することができる。

【００１６】さらに、例外コントローラが記憶した例外
要因を表す例外要因信号を用いて、例外要因に応じて可
視となるメモリを切り換えることによって、例外要因に
対応した例外処理ルーチンを自動的に起動できるため、
実際の例外処理が行なわれるまでのオーバーヘッドを軽
減できる。

【００１７】また本発明は、前記例外コントローラは、
周辺回路からの割込信号を受け取って所定のプロセッサ
に割込事象を通知することを特徴とする。

【００１８】本発明に従えば、例外コントローラは、周
辺回路からの割込信号を受け取って所定のプロセッサに
割込事象を通知することによって、割込要因に対応した
割込処理ルーチンを自動的に起動できる。

【００１９】また本発明は、前記例外コントローラは、
周辺回路からのリセット信号を受け取って所定のプロセ
ッサにリセットをかけることを特徴とする。

【００２０】本発明に従えば、例外コントローラは、周
辺回路からのリセット信号を受け取って所定のプロセッ
サにリセットをかけることによって、デコーダは各プロ
セッサの初期化ルーチンを選択して実行できる。

【００２１】また本発明は、前記例外コントローラは、
自分自身あるいは他のプロセッサからのソフトウエア割
込を受け取って所定のプロセッサに割込要因を通知する
ことを特徴とする。

【００２２】本発明に従えば、例外コントローラは、プ
ロセッサからのソフトウエア割込（たとえばレジスタラ
イト動作）を受け取って所定のプロセッサに割込要因を
通知することによって、デコーダは各ソフトウエア割込
の処理ルーチンを選択して実行できる。

【００２３】また本発明は、前記例外コントローラは、
未定義命令をフェッチしたことを示す信号を受け取って
未定義命令をフェッチしたプロセッサに未定義命令をフ
ェッチしたことを通知することを特徴とする。

【００２４】本発明に従えば、例外コントローラは、未
定義命令をフェッチしたことを示す信号を受け取って未
定義命令をフェッチしたプロセッサに未定義命令をフェ
ッチしたことを通知することによって、デコーダは未定
義命令をフェッチした時の処理ルーチンを選択して実行
できる。なお、プロセッサは、未定義命令をフェッチし
たことを示す信号を出すように構成される。

【００２５】また本発明は、前記例外コントローラは、
不正なアドレスへのメモリアクセスをしたことを示す信
号を受け取って不正アクセスをフェッチしたプロセッサ
に不正アクセスしたことを通知することを特徴とする。

【００２６】本発明に従えば、例外コントローラは、不
正なアドレスへのメモリアクセスをしたことを示す信号
を受け取って不正アクセスをフェッチしたプロセッサに
不正アクセスしたことを通知することによって、デコー
ダは不正アクセス時の処理ルーチンを選択して実行でき
る。たとえばプロセッサが書き込み禁止領域への書き込
みを行なうと、デコーダが不正アクセスを検知して例外
事象とする。

【００２７】また本発明は、バスアービタとデコーダと
の間に介在し、バスアービタからのバス許可信号のタイ
ミングを変換してデコーダに出力するタイミング変換回
路を備えることを特徴とする。

【００２８】本発明に従えば、バスアービタとシステム
バスとは回路構成の独立性が高く、一般にはバス許可信
号のタイミングとシステムバスのクロックとは同期して
いないため、デコーダでの信号処理が複雑になるが、タ
イミング変換回路を設けることによってバス調停に関す
る信号とシステムバスとを同じタイミングで処理できる
ため、デコーダでの信号処理を簡素化できる。

【００２９】また本発明は、メモリは、全てのプロセッ
サからの読出しアクセスを許可する第１物理アドレス空
間と、特定のプロセッサによる書込みアクセスを許可
し、他のプロセッサによる書込みアクセスを禁止する第
２物理アドレス空間とを有することを特徴とする。

【００３０】本発明に従えば、書込みアクセスが許可ま
たは禁止されるメモリアドレス空間をプロセッサごとに
割り付けることによって、特定のプロセッサだけが専用
できるメモリアドレス空間および共通に書き込み可能な
メモリアドレス空間を別個に確保できるため、プログラ
ム開発時の相互作用を無くすことができ、プログラム開
発の効率が向上する。

【００３１】

【発明の実施の形態】図１は、本発明の実施の一形態を
示すブロック図である。２つのＣＰＵ１，２が単一のシ
ステムバス３に接続され、同じ物理アドレスを共有して
いる。ＣＰＵ１，２のバスアクセス競合を調停するアー
ビタ６が設けられる。

【００３２】システムバス３には、デコーダ１０、オン
チップＲＯＭ２１〜２４、メモリインタフェイス１１等
の周辺回路が接続され、さらにメモリインタフェイス１
１を介して外部バス１６が接続され、外部バス１６には
外部ＲＯＭ１４、外部ＲＡＭ１５等の周辺回路が接続さ
れる。

【００３３】デコーダ１０は、システムバス３のアドレ
ス空間に割り当てられた周辺回路を選択するセレクト信
号CSa を出力する。メモリインタフェイス１１もアドレ
スデコーダ機能を有し、システムバス３のアドレス空間
に割り当てられた周辺回路を選択するセレクト信号CSb
を出力する。アービタ６とデコーダ１０との間にはタイ
ミング変換回路９が介在する。

【００３４】さらに、ＣＰＵ１，２の割込を制御するた
めの割込コントローラ１２が設けられる。割込コントロ
ーラ１２は、複数個（ここでは４個）の割込INT1-INT4
のうちいずれかを受け取ると、その割込がどちらのＣＰ
Ｕに対する割込であるかを判定して、対応するＣＰＵに
割込をかける。同時に、割込コントローラ１２は、どの
デバイスからの割込であるか、すなわち割込INT1-INT4
のうちいずれであるかを示すデータをラッチし、ＣＰＵ
の割込処理が終了するまで、所定の規則でコード化され
た割込要因信号IEをデコーダ１０に出力する。

【００３５】図２は、バス調停動作を示すタイミングチ
ャートである。まずＣＰＵ１がシステムバス３へのアク
セスを必要としたとき、ＣＰＵ１のバス要求信号REQ4を
アクティブ（ハイレベル）にしてアービタ６に出力す
る。一方、ＣＰＵ２がシステムバス３へのアクセスを必
要としたとき、ＣＰＵ２のバス要求信号REQ5をアクティ
ブ（ハイレベル）にしてアービタ６に出力する。

【００３６】アービタ６は、予め定められたバス優先度
に従ってバス専有を許可するプロセッサを決定する。Ｃ
ＰＵ１にバス専有を許可する場合、バス許可信号GNT7を
アクティブにしてＣＰＵ１に出力するとともに、バス許
可信号GNT8を非アクティブ（ローレベル）してＣＰＵ２
に出力する。一方、ＣＰＵ２にバス専有を許可する場
合、バス許可信号GNT8をアクティブにしてＣＰＵ２に出
力するとともに、バス許可信号GNT7を非アクティブして
ＣＰＵ１に出力する。

【００３７】ここでＣＰＵ１，２の両方が内部に命令キ
ャッシュメモリを持つプロセッサである場合、命令キャ
ッシュメモリに格納された命令を読み込むことができ、
いわゆるキャッシュがヒットしたときはバスアクセスの
必要がないため、バス許可信号をアクティブにしないで
命令を実行できる。したがってキャッシュがヒットした
状態が続けば、ＣＰＵ１，２ともに同時に動作可能にな
る。しかし、実行予定の命令が命令キャッシュメモリに
格納されておらず、いわゆるキャッシュがミスヒットし
たときはバスアクセスが必要になり、バス要求信号をア
クティブにして、アービタ６のバス専有許可を待って、
周辺メモリに格納された命令を読み込む。

【００３８】ＣＰＵ２へのバス許可信号GNT8がアクティ
ブで、ＣＰＵ２がバスアクセスを行なっている状態で、
ＣＰＵ１がキャッシュをミスヒットして、バス要求信号
REQ4をアクティブにした場合、アービタ６は現在のバス
アクセスが終了した時点でＣＰＵ１，２のバス優先度を
判定する。たとえばＣＰＵ１のバス優先度の方が高いと
きはバス専有をＣＰＵ１に譲って、ＣＰＵ１へのバス許
可信号GNT7をアクティブにし、ＣＰＵ２へのバス許可信
号GNT8を非アクティブにして、ＣＰＵ２のバスアクセス
を中断させる。逆に、ＣＰＵ２のバス優先度の方が高い
ときは、ＣＰＵ１へのバス許可信号GNT7を非アクティブ
のままとし、ＣＰＵ２へのバス許可信号GNT8をアクティ
ブのままとして、ＣＰＵ２のバスアクセスを続行させ
る。

【００３９】図２を参照すると、システムバス３は、ク
ロックCLK に同期して動作する同期バスとして構成され
る。クロックCLK の立上りである時刻T1でＣＰＵ１が周
辺メモリに格納された命令を読み込もうとして、バス要
求信号REQ4をアクティブ（ハイレベル）にする。このと
きＣＰＵ２のバス要求信号REQ5は非アクティブ（ローレ
ベル）である。アービタ６はバス要求信号REQ4の状態に
基づいて、ＣＰＵ１へのバス許可信号GNT7をアクティブ
にする。

【００４０】次にクロックCLK の立下りである時刻T2
で、ＣＰＵ１はバス専有が許可されたことを知って、次
のクロックCLK の立上りである時刻T3からバスアクセス
を開始し、システムバス３のアドレス信号A31-A0を駆動
する。

【００４１】ここで、バス許可信号GNT7,GNT8 はタイミ
ング変換回路９に入力される。図３は、タイミング変換
回路９の一例を示す回路図である。タイミング変換回路
９は、Ｄ型フリップフロップで構成され、バス許可信号
GNT7がＤ端子に入力され、バス許可信号GNT8は特に使用
していない。ここでは、マルチプロセッサシステムとし
て２つのＣＰＵ１，２を使用しているため、１つのバス
許可信号だけを監視していればバス競合を防止できるか
らである。３つ以上のプロセッサを使用した構成では各
バス許可信号を使用することになる。

【００４２】システムバス３のクロックCLK はＤ型フリ
ップフロップのクロック端子に入力され、バス許可信号
GNT7をクロックCLK の立上りでラッチして、Ｑ端子から
アドレス信号A32 として出力する。図２の時刻T3におい
て、アクティブであるバス許可信号GNT7をラッチして、
アドレス信号A32 をハイレベルにする。こうしてバス許
可信号GNT7は、クロックCLK に同期したアドレス信号A3
2 に変換されるため、デコーダ１０ではアドレス信号A3
1-A0およびアドレス信号A32 を同じタイミングで処理で
き、デコーダ１０の回路構成を簡素化できる。

【００４３】時刻T4において、ＣＰＵ２が周辺メモリに
格納された命令を読み込もうとした場合、バスアクセス
開始前にバス要求信号REQ5をアクティブにする。ここ
で、バス優先度はＣＰＵ２の方がＣＰＵ１より高いと仮
定すると、アービタ６はバス許可信号GNT8をアクティブ
にしてＣＰＵ２にバス使用権を与え、さらにバス許可信
号GNT7を非アクティブにしてＣＰＵ１のバス使用を禁止
する。

【００４４】クロックCLK の立下りである時刻T5におい
て、ＣＰＵ２はバス専有が許可されたことを知って、次
のクロックCLK の立上りである時刻T6からバスアクセス
を開始し、システムバス３のアドレス信号A31-A0を駆動
する。タイミング変換回路９は、バス許可信号GNT7の非
アクティブ状態を時刻T6でラッチし、アドレス信号A32
をローレベルにする。

【００４５】図１に戻って、システムバス３のアドレス
信号A31-A0およびタイミング変換回路９のアドレス信号
A32 がデコーダ１０に入力されると、プロセッサ毎に異
なって割り付けられたアドレスマップに従ってデコーダ
１０はセレクト信号CSa を出力する。

【００４６】図４は、アドレスマップの一例を示す説明
図である。ＣＰＵ１のアドレスマップは、アドレスAD0
からアドレスAD1 の手前までがオンチップＲＯＭ２１，
２２、アドレスAD2 からアドレスAD3 の手前までが外部
ＲＯＭ１４、アドレスAD4 からアドレスAD7 の手前まで
が外部ＲＡＭ１５に割り付けられている。

【００４７】ＣＰＵ２のアドレスマップは、アドレスAD
0 からアドレスAD1 の手前までがオンチップＲＯＭ２
３，２４、アドレスAD2 からアドレスAD3 の手前までが
外部ＲＯＭ１４、アドレスAD4 からアドレスAD7 の手前
までが外部ＲＡＭ１５に割り付けられている。

【００４８】さらに、割込要因がそれぞれのＣＰＵ１，
２に対して２つずつ、合計４つあると仮定した場合、割
込コントローラ１２は４つの割込要因に対応して割込要
因信号IE＝１〜４をデコーダ１０に出力する。

【００４９】割込要因信号IE＝１のとき、デコーダ１０
はＣＰＵ１に割込をかけるとともに、セレクト信号CSa
によってオンチップＲＯＭ２１を選択する。割込要因信
号IE＝２のとき、デコーダ１０はＣＰＵ１に割込をかけ
るとともに、セレクト信号CSa によってオンチップＲＯ
Ｍ２２を選択する。割込要因信号IE＝３のとき、デコー
ダ１０はＣＰＵ２に割込をかけるとともに、セレクト信
号CSa によってオンチップＲＯＭ２３を選択する。割込
要因信号IE＝４のとき、デコーダ１０はＣＰＵ２に割込
をかけるとともに、セレクト信号CSa によってオンチッ
プＲＯＭ２４を選択する。

【００５０】こうしてＣＰＵ１，２の物理アドレス空間
が同じであっても、アドレスAD0 からアドレスAD1 の手
前までのアドレス空間は、バス使用権を有するＣＰＵお
よび割込要因に応じて、オンチップＲＯＭ２１〜２４の
いずれかに切替わる。

【００５１】通常、ＣＰＵはリセット時あるいは割込み
発生時に同じ物理アドレスから起動することが多く、複
数のＣＰＵが単一のバスに接続されている場合、ＣＰＵ
のリセット時あるいは割込み発生時には、ＣＰＵによっ
て異なるプログラムを起動させたいときがある。

【００５２】本実施形態では、アドレスAD0 からアドレ
スAD1 の手前までのアドレス空間にリセット時のスター
トアドレスや割込み発生時のスタートアドレスを設定す
ることによって、起動するＣＰＵおよび割込要因に応じ
てオンチップＲＯＭ２１〜２４のいずれかが選択可能と
なる。そのため、各スタートアドレスからの起動プログ
ラムをオンチップＲＯＭ２１〜２４毎に異ならせること
によって、ＣＰＵによって異なるプログラムを起動でき
る。

【００５３】メモリインタフェイス１１はシステムバス
３と外部バス１６とをバッファ等を介して双方向接続す
るとともに、デコーダ１０からのセレクト信号CSa およ
びタイミング変換回路９からのアドレス信号A32 に基づ
いて、セレクト信号CSb を外部ＲＯＭ１４、外部ＲＡＭ
１５へ出力する。

【００５４】図４のアドレスマップを参照すると、外部
ＲＡＭ１５はアドレスAD4 からアドレスAD7 の手前まで
に割り付けられ、ＣＰＵ１，２から見て同じアドレス空
間となっている。そのうちＣＰＵ１のアドレスマップに
関して、アドレスAD4 からアドレスAD5 の手前までのア
ドレス、およびアドレスAD6 からアドレスAD7 の手前ま
でのアドレス空間は読出し可能／書込み可能の領域に、
アドレスAD5 からアドレスAD6 の手前までのアドレス空
間は読出し可能／書込み禁止の領域となるようにメモリ
インタフェイス１１がメモリプロテクト機能を備える。
また、ＣＰＵ２のアドレスマップに関して、アドレスAD
5 からアドレスAD6 の手前までのアドレス空間、および
アドレスAD6 からアドレスAD7 の手前までのアドレス空
間は読出し可能／書込み可能の領域に、アドレスAD4 か
らアドレスAD5 の手前までのアドレス空間は読出し可能
／書込み禁止の領域となるようにメモリインタフェイス
１１がメモリプロテクト機能を備える。

【００５５】したがって、アドレスAD4 からアドレスAD
5 の手前までのアドレス空間はＣＰＵ２による書込みが
禁止され、アドレスAD5 からアドレスAD6 の手前までの
アドレス空間はＣＰＵ１による書込みが禁止され、アド
レスAD6 からアドレスAD7 の手前までのアドレス空間は
両方のＣＰＵ１，２が自由にアクセス可能となる。

【００５６】このようにＣＰＵ毎に異なるアクセス権を
持つ複数の物理アドレス空間を確保することによって、
特定のＣＰＵだけが専用できるアドレス空間を確保でき
る。そのため、たとえばＣＰＵ１のプログラムの不具合
によってＣＰＵ２の動作に影響を及ぼすといったプログ
ラム開発時の相互作用を無くすことができ、プログラム
開発の効率が向上する。

【００５７】以上、割込み処理を例として説明したが、
周辺回路からの割込信号、周辺回路からのリセット信
号、プロセッサからのソフトウエア割込、プロセッサか
らの未定義命令をフェッチしたことを示す信号、不正な
メモリアクセスを示す信号、などによって生ずる一般の
例外処理について本発明は適用できる。

【００５８】

【発明の効果】以上詳説したように本発明によれば、デ
コーダがバスアービタからのバス許可信号を調べること
によって、システムバスを専有するプロセッサを識別で
きる。そのため、各プロセッサが同じ物理アドレスを共
有していても、バス専有中のプロセッサに対応したメモ
リを切り換えることによって、プロセッサごとに異なる
プログラムを起動できる。

【００５９】また、例外処理時に、ある固定された物理
アドレスへジャンプするように設計されたプロセッサの
場合、バス許可信号を用いてプロセッサごとに可視とな
るメモリを切り換えることによって、プロセッサごとに
用意した例外処理ルーチンへ分岐することができる。

【００６０】さらに、例外コントローラが記憶した例外
要因を表す例外要因信号を用いて、例外要因に応じて可
視となるメモリを切り換えることによって、例外要因に
対応した例外処理ルーチンを自動的に起動できるため、
実際の例外処理が行なわれるまでのオーバーヘッドを軽
減できる。

【００６１】また、バス許可信号のタイミングを変換す
るタイミング変換回路を設けることによってバス調停に
関する信号とシステムバスとを同じタイミングで処理で
きるため、デコーダでの信号処理を簡素化できる。

【００６２】また、書込みアクセスが許可または禁止さ
れるメモリアドレス空間をプロセッサごとに割り付ける
ことによって、特定のプロセッサだけが専用できるメモ
リアドレス空間を確保できるため、プログラム開発時の
相互作用を無くすことができ、プログラム開発の効率が
向上する。

【図面の簡単な説明】

【図１】本発明の実施の一形態を示すブロック図であ
る。

【図２】バス調停動作を示すタイミングチャートであ
る。

【図３】タイミング変換回路９の一例を示す回路図であ
る。

【図４】アドレスマップの一例を示す説明図である。

【図５】従来のマルチプロセッサシステムの一例を示す
ブロック図である。

【符号の説明】

１，２ＣＰＵ３システムバス６アービタ９タイミング変換回路１０デコーダ１１メモリインタフェイス２１〜２４オンチップＲＯＭ１４外部ＲＯＭ１５外部ＲＡＭ１６外部バス

Claims

【特許請求の範囲】

【請求項１】複数のプロセッサおよびプログラムを格
納する複数のメモリが共通のシステムバスに接続された
マルチプロセッサシステムにおいて、各プロセッサからのバス要求信号に応じて所定のバス優
先度に従ってバス専有を許可するプロセッサを決定し、
バス許可信号を出力するバスアービタと、複数個の例外事象を受け取って所定のプロセッサに例外
事象を通知し、例外要因を記憶する例外コントローラ
と、例外コントローラが記憶した例外要因を表す例外要因信
号、バス許可信号およびシステムバスのアドレス信号に
基づいて、各プロセッサおよび各例外要因に対応したメ
モリを選択するセレクト信号を各メモリに出力するデコ
ーダとを備えることを特徴とするマルチプロセッサシス
テム。
【請求項２】前記例外コントローラは、周辺回路から
の割込信号を受け取って所定のプロセッサに割込事象を
通知することを特徴とする請求項１記載のマルチプロセ
ッサシステム。
【請求項３】前記例外コントローラは、周辺回路から
のリセット信号を受け取って所定のプロセッサにリセッ
トをかけることを特徴とする請求項１記載のマルチプロ
セッサシステム。
【請求項４】前記例外コントローラは、自分自身ある
いは他のプロセッサからのソフトウエア割込を受け取っ
て所定のプロセッサに割込要因を通知することを特徴と
する請求項１記載のマルチプロセッサシステム。
【請求項５】前記例外コントローラは、未定義命令を
フェッチしたことを示す信号を受け取って未定義命令を
フェッチしたプロセッサに未定義命令をフェッチしたこ
とを通知することを特徴とする請求項１記載のマルチプ
ロセッサシステム。
【請求項６】前記例外コントローラは、不正なアドレ
スへのメモリアクセスをしたことを示す信号を受け取っ
て不正アクセスをフェッチしたプロセッサに不正アクセ
スしたことを通知することを特徴とする請求項１記載の
マルチプロセッサシステム。
【請求項７】バスアービタとデコーダとの間に介在
し、バスアービタからのバス許可信号のタイミングを変
換してデコーダに出力するタイミング変換回路を備える
ことを特徴とする請求項１〜６のいずれかに記載のマル
チプロセッサシステム。
【請求項８】メモリは、全てのプロセッサからの読出
しアクセスを許可する第１物理アドレス空間と、特定の
プロセッサによる書込みアクセスを許可し、他のプロセ
ッサによる書込みアクセスを禁止する第２物理アドレス
空間とを有することを特徴とする請求項１〜７のいずれ
かに記載のマルチプロセッサシステム。