JP2001300013A - 遊技機 - Google Patents

Abstract

(57)【要約】 【課題】 複数の電気部品制御基板を備えた構成におい
て、各電気部品制御基板の立ち上げの順序を合理的に管
理できる遊技機を提供する。 【解決手段】 電源基板９１０から各電気部品制御基板
のＣＰＵにリセット信号が供給される。電源基板９１０
において、リセットＩＣ６５１の出力がハイレベルにな
ると、各電気部品制御基板におけるＣＰＵが動作可能状
態になる。遅延回路９６０は、主基板３１のＣＰＵ５６
に対するリセット信号を遅延させる。従って、電源投入
時に、主基板３１のＣＰＵ５６に対するリセット信号
は、他の電気部品制御基板のＣＰＵに対するリセット信
号よりも遅く立ち上がる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、遊技者の操作に応
じて遊技が行われるパチンコ遊技機、コイン遊技機、ス
ロット機等の遊技機に関し、特に、遊技盤における遊技
領域において遊技者の操作に応じて遊技が行われる遊技
機に関する。

【０００２】

【従来の技術】遊技機の一例として、遊技球などの遊技
媒体を発射装置によって遊技領域に発射し、遊技領域に
設けられている入賞口などの入賞領域に遊技媒体が入賞
すると、所定個の賞球が遊技者に払い出されるものがあ
る。さらに、表示状態が変化可能な可変表示部が設けら
れ、可変表示部の表示結果があらかじめ定められた特定
の表示態様となった場合に所定の遊技価値を遊技者に与
えるように構成されたものがある。

【０００３】なお、遊技価値とは、遊技機の遊技領域に
設けられた可変入賞球装置の状態が打球が入賞しやすい
遊技者にとって有利な状態になることや、遊技者にとっ
て有利な状態となるための権利を発生させたりすること
や、景品遊技媒体払出の条件が成立しやすくなる状態に
なることことである。

【０００４】パチンコ遊技機では、特別図柄を表示する
可変表示部の表示結果があらかじめ定められた特定の表
示態様の組合せとなることを、通常、「大当り」とい
う。大当りが発生すると、例えば、大入賞口が所定回数
開放して打球が入賞しやすい大当り遊技状態に移行す
る。そして、各開放期間において、所定個（例えば１０
個）の大入賞口への入賞があると大入賞口は閉成する。
そして、大入賞口の開放回数は、所定回数（例えば１６
ラウンド）に固定されている。なお、各開放について開
放時間（例えば２９．５秒）が決められ、入賞数が所定
個に達しなくても開放時間が経過すると大入賞口は閉成
する。また、大入賞口が閉成した時点で所定の条件（例
えば、大入賞口内に設けられているＶゾーンへの入賞）
が成立していない場合には、大当り遊技状態は終了す
る。

【０００５】また、「大当り」の組合せ以外の表示態様
の組合せのうち、複数の可変表示部の表示結果のうちの
一部が未だに導出表示されていない段階において、既に
表示結果が導出表示されている可変表示部の表示態様が
特定の表示態様の組合せとなる表示条件を満たしている
状態を「リーチ」という。そして、可変表示部に可変表
示される識別情報の表示結果が「リーチ」となる条件を
満たさない場合には「はずれ」となり、可変表示状態は
終了する。遊技者は、大当りをいかにして発生させるか
を楽しみつつ遊技を行う。

【０００６】遊技機における遊技進行はマイクロコンピ
ュータ等による遊技制御手段によって制御される。可変
表示装置に表示される識別情報、キャラクタ画像および
背景画像は、遊技制御手段からの表示制御コマンドデー
タに従って動作する表示制御手段によって制御される。
可変表示装置に表示される識別情報、キャラクタ画像お
よび背景画像は、一般に、表示制御用のマイクロコンピ
ュータとマイクロコンピュータの指示に応じて画像デー
タを生成して可変表示装置側に転送するビデオディスプ
レイプロセッサ（ＶＤＰ）とによって制御されるが、表
示制御用のマイクロコンピュータのプログラム容量は大
きい。

【０００７】従って、プログラム容量に制限のある遊技
制御手段のマイクロコンピュータで可変表示装置に表示
される識別情報等を制御することはできず、遊技制御手
段のマイクロコンピュータとは別の表示制御用のマイク
ロコンピュータ（表示制御手段）が用いられる。よっ
て、遊技の進行を制御する遊技制御手段は、表示制御手
段に対して表示制御のためのコマンドを送信する必要が
ある。

【０００８】また、遊技球が遊技盤に設けられている入
賞口に遊技球が入賞すると、あらかじめ決められている
個数の賞球払出が行われる。遊技の進行は主基板に搭載
された遊技制御手段によって制御されるので、入賞にも
とづく賞球個数は、遊技制御手段によって決定され、払
出装置を制御する払出制御基板に送信される。

【０００９】さらに、そのような遊技機では、スピーカ
が設けられ遊技効果を増進するために遊技の進行に伴っ
てスピーカから種々の効果音が発せられる。また、遊技
機の遊技領域や枠体にランプやＬＥＤ等の発光体が設け
られ、遊技効果を増進するために遊技の進行に伴ってそ
れらの発光体が点灯されたり消灯されたりする。スピー
カからの音声および各発光体の点灯／消灯は遊技の進行
状況に応じて制御されるので、それらの制御は、一般
に、遊技の進行を制御する遊技制御手段によって行われ
る。その場合、遊技制御手段とは別体に設けられスピー
カに対する具体的な制御を行う音声制御手段や発光体に
対する具体的制御を行う発光体制御手段を設けると、遊
技制御手段の制御負担を軽くすることができる。

【００１０】以上のように、遊技機には、遊技制御手段
の他に種々の制御手段が搭載されている場合がある。そ
の場合、遊技の進行を制御する遊技制御手段は、遊技状
況に応じて動作指示を示す各コマンドを、各制御基板に
搭載された各制御手段に送信する。以下、遊技制御基板
およびその他の各制御基板に搭載された各制御手段を、
電気部品制御手段ということがある。以下、遊技制御基
板およびその他の各制御基板を電気部品制御基板と呼ぶ
ことがある。また、払出制御手段は、価値付与制御手段
の一例である。

【００１１】各電気部品制御基板における電気部品制御
手段はマイクロコンピュータで実現されることが多い。
マイクロコンピュータを用いた場合には、電源投入時に
マイクロコンピュータにリセット状態を与えてその後に
リセット解除状態にする必要がある。従って、各電気部
品制御基板にはリセット信号を生成するための回路が設
けられる。

【００１２】

【発明が解決しようとする課題】複数の電気部品制御基
板が搭載された場合には、各基板の立ち上げ順序および
立ち下げ順序を誤ると不都合が生ずることがある。一般
に、立ち上げはリセット信号がリセット解除状態になっ
たことによってなされ、立ち下げは電源電圧が所定値を
下回ることによって実現される。

【００１３】立ち上げ順序および立ち下げ順序が適正で
ないと、例えば、遊技制御基板から各電気部品制御基板
に制御コマンドを送信する際に、遊技制御手段がコマン
ドを送出したにもかかわらず、コマンドを受信する側の
制御手段がまだ動作可能状態になっていないこともあ
る。また、遊技制御手段がコマンドを送出したにもかか
わらず、コマンドを受信する側の制御手段が既に動作不
能状態になっていることもある。その場合、遊技制御手
段はコマンドを送出したと認識するが、コマンドを受信
する側の制御手段はコマンドを受信できていない。その
結果、遊技制御手段と他の電気部品制御手段との間で制
御の食い違いが生じてしまう。

【００１４】各電気部品制御手段の立ち上げ制御が電気
部品制御基板に搭載されたリセット回路によってなさ
れ、立ち下げ制御が電源電圧の低下によって実現されて
いる場合には、各電気部品制御手段の間で適正に立ち上
げおよび立ち下げを順序付けすることは難しい。各基板
において独自に立ち上げ制御がなされていることから、
全体的に順序付けすることは難しいからである。また、
遊技機への電力供給が断したときには全て基板への電力
供給が一時に断たれるので、やはり、立ち下げの順序管
理を行うことが難しい。

【００１５】そこで、本発明は、複数の電気部品制御基
板を備えた構成において、各電気部品制御基板の立ち上
げの順序を合理的に管理できる遊技機を提供することを
目的とする。

【００１６】

【課題を解決するための手段】本発明による遊技機は、
遊技者が所定の遊技を行うことが可能な遊技機であっ
て、遊技機に設けられている電気部品を制御する制御手
段を搭載した複数の電気部品制御基板と、遊技機への電
力供給開始時に複数の電気部品制御基板の立ち上げ時期
をあらかじめ定められた順序に従って制御することが可
能な立上管理手段とを備えたことを特徴とする。

【００１７】遊技機は、各電気部品制御基板とは別個に
設けられ各電気部品制御基板で使用される電源電圧を作
成する電源基板を備え、立上管理手段が電源基板に設け
られている構成であってもよい。

【００１８】電気部品制御基板として、遊技進行を制御
する遊技制御手段が搭載された主基板と、遊技者に所定
の価値を付与する制御を行う価値付与制御手段が搭載さ
れた価値付与制御基板とが含まれ、立上管理手段が、価
値付与制御手段を立ち上げた後に遊技制御手段を立ち上
げるように構成されていてもよい。なお、価値とは、入
賞等の所定の条件成立に応じて遊技者に払い出される遊
技球，コイン等の遊技媒体や、入賞等の所定の条件成立
に応じて遊技者に付与される得点等のことである。

【００１９】電気部品制御基板として、遊技進行を制御
する遊技制御手段が搭載された主基板と、遊技演出に関
わる制御を行う演出制御手段が搭載された演出制御用基
板とが含まれ、立上管理手段が、演出制御用基板におけ
る演出制御手段を立ち上げた後に遊技制御手段を立ち上
げるように構成されていてもよい。

【００２０】立上管理手段が、複数の制御手段の作動を
許容するリセット解除信号の出力順序を管理するように
構成されていてもよい。

【００２１】立上管理手段が、少なくとも主基板へのリ
セット解除信号の出力を遅延させる遅延手段を含むよう
に構成されていてもよい。

【００２２】立上管理手段が、遊技機で使用される電源
電圧を監視することによってリセット解除信号の出力順
序を制御するように構成されていてもよい。

【００２３】立上管理手段が、複数の電気部品制御基板
に対する電源供給の開始順序を制御するように構成され
ていてもよい。

【００２４】立上管理手段が、少なくとも主基板に対す
る電源供給の開始を遅延させる遅延手段を含むように構
成されていてもよい。

【００２５】

【発明の実施の形態】以下、本発明の一実施形態を図面
を参照して説明する。まず、遊技機の一例であるパチン
コ遊技機の全体の構成について説明する。図１はパチン
コ遊技機１を正面からみた正面図、図２はパチンコ遊技
機１の裏面に配置されている各基板を示す背面図、図３
はパチンコ遊技機１の機構板を背面からみた背面図であ
る。なお、以下の実施の形態では、パチンコ遊技機を例
に説明を行うが、本発明による遊技機はパチンコ遊技機
に限られず、画像式の遊技機やスロット機に適用するこ
ともできる。

【００２６】図１に示すように、パチンコ遊技機１は、
額縁状に形成されたガラス扉枠２を有する。ガラス扉枠
２の下部表面には打球供給皿３がある。打球供給皿３の
下部には、打球供給皿３からあふれた貯留球を貯留する
余剰球受皿４と打球を発射する打球操作ハンドル（操作
ノブ）５が設けられている。ガラス扉枠２の後方には、
遊技盤６が着脱可能に取り付けられている。また、遊技
盤６の前面には遊技領域７が設けられている。

【００２７】遊技領域７の中央付近には、複数種類の図
柄を可変表示するための可変表示部９と７セグメントＬ
ＥＤによる可変表示器１０とを含む可変表示装置８が設
けられている。また、可変表示器１０の下部には、４個
のＬＥＤからなる通過記憶表示器（普通図柄用記憶表示
器）４１が設けられている。この実施の形態では、可変
表示部９には、「左」、「中」、「右」の３つの図柄表
示エリアがある。可変表示装置８の側部には、打球を導
く通過ゲート１１が設けられている。通過ゲート１１を
通過した打球は、球出口１３を経て始動入賞口１４の方
に導かれる。通過ゲート１１と球出口１３との間の通路
には、通過ゲート１１を通過した打球を検出するゲート
スイッチ１２がある。また、始動入賞口１４に入った入
賞球は、遊技盤６の背面に導かれ、始動口スイッチ１７
によって検出される。また、始動入賞口１４の下部には
開閉動作を行う可変入賞球装置１５が設けられている。
可変入賞球装置１５は、ソレノイド１６によって開状態
とされる。

【００２８】可変入賞球装置１５の下部には、特定遊技
状態（大当り状態）においてソレノイド２１によって開
状態とされる開閉板２０が設けられている。この実施の
形態では、開閉板２０が大入賞口を開閉する手段とな
る。開閉板２０から遊技盤６の背面に導かれた入賞球の
うち一方（Ｖゾーン）に入った入賞球はＶカウントスイ
ッチ２２で検出される。また、開閉板２０からの入賞球
はカウントスイッチ２３で検出される。可変表示装置８
の下部には、始動入賞口１４に入った入賞球数を表示す
る４個の表示部を有する始動入賞記憶表示器１８が設け
られている。この例では、４個を上限として、始動入賞
がある毎に、始動入賞記憶表示器１８は点灯している表
示部を１つずつ増やす。そして、可変表示部９の可変表
示が開始される毎に、点灯している表示部を１つ減ら
す。

【００２９】遊技盤６には、複数の入賞口１９，２４が
設けられ、遊技球のそれぞれの入賞口１９，２４への入
賞は、対応して設けられている入賞口スイッチ１９ａ，
２４ａによって検出される。遊技領域７の左右周辺に
は、遊技中に点滅表示される装飾ランプ２５が設けら
れ、下部には、入賞しなかった打球を吸収するアウト口
２６がある。また、遊技領域７の外側の左右上部には、
効果音を発する２つのスピーカ２７が設けられている。
遊技領域７の外周には、遊技効果ＬＥＤ２８ａおよび遊
技効果ランプ２８ｂ，２８ｃが設けられている。

【００３０】そして、この例では、一方のスピーカ２７
の近傍に、景品球払出時に点灯する賞球ランプ５１が設
けられ、他方のスピーカ２７の近傍に、補給球が切れた
ときに点灯する球切れランプ５２が設けられている。さ
らに、図１には、パチンコ遊技台１に隣接して設置さ
れ、プリペイドカードが挿入されることによって球貸し
を可能にするカードユニット５０も示されている。

【００３１】カードユニット５０には、使用可能状態で
あるか否かを示す使用可表示ランプ１５１、カード内に
記録された残額情報に端数（１００円未満の数）が存在
する場合にその端数を打球供給皿３の近傍に設けられる
度数表示ＬＥＤに表示させるための端数表示スイッチ１
５２、カードユニット５０がいずれの側のパチンコ遊技
機１に対応しているのかを示す連結台方向表示器１５
３、カードユニット５０内にカードが投入されているこ
とを示すカード投入表示ランプ１５４、記録媒体として
のカードが挿入されるカード挿入口１５５、およびカー
ド挿入口１５５の裏面に設けられているカードリーダラ
イタの機構を点検する場合にカードユニット５０を解放
するためのカードユニット錠１５６が設けられている。

【００３２】打球発射装置から発射された打球は、打球
レールを通って遊技領域７に入り、その後、遊技領域７
を下りてくる。打球が通過ゲート１１を通ってゲートス
イッチ１２で検出されると、可変表示器１０の表示数字
が連続的に変化する状態になる。また、打球が始動入賞
口１４に入り始動口スイッチ１７で検出されると、図柄
の変動を開始できる状態であれば、可変表示部９内の図
柄が回転を始める。図柄の変動を開始できる状態でなけ
れば、始動入賞記憶を１増やす。

【００３３】可変表示部９内の画像の回転は、一定時間
が経過したときに停止する。停止時の画像の組み合わせ
が大当り図柄の組み合わせであると、大当り遊技状態に
移行する。すなわち、開閉板２０が、一定時間経過する
まで、または、所定個数（例えば１０個）の打球が入賞
するまで開放する。そして、開閉板２０の開放中に打球
が特定入賞領域に入賞しＶカウントスイッチ２２で検出
されると、継続権が発生し開閉板２０の開放が再度行わ
れる。継続権の発生は、所定回数（例えば１５ラウン
ド）許容される。

【００３４】停止時の可変表示部９内の画像の組み合わ
せが確率変動を伴う大当り図柄の組み合わせである場合
には、次に大当りとなる確率が高くなる。すなわち、高
確率状態という遊技者にとってさらに有利な状態とな
る。また、可変表示器１０における停止図柄が所定の図
柄（当り図柄）である場合に、可変入賞球装置１５が所
定時間だけ開状態になる。さらに、高確率状態では、可
変表示器１０における停止図柄が当り図柄になる確率が
高められるとともに、可変入賞球装置１５の開放時間と
開放回数が高められる。

【００３５】次に、パチンコ遊技機１の裏面に配置され
ている各基板について説明する。図２に示すように、パ
チンコ遊技機１の裏面では、枠体２Ａ内の機構板の上部
に球貯留タンク３８が設けられ、パチンコ遊技機１が遊
技機設置島に設置された状態でその上方から遊技球が球
貯留タンク３８に供給される。球貯留タンク３８内の遊
技球は、誘導樋３９を通って球払出機構（図示せず）に
至る。

【００３６】遊技機裏面側では、可変表示部９を制御す
る可変表示制御ユニット２９、遊技制御用マイクロコン
ピュータ等が搭載された遊技制御基板（主基板）３１が
設置されている。また、球払出制御を行う払出制御用マ
イクロコンピュータ等が搭載された払出制御基板３７、
およびモータの回転力を利用して打球を遊技領域７に発
射する打球発射装置が設置されている。さらに、装飾ラ
ンプ２５、遊技効果ＬＥＤ２８ａ、遊技効果ランプ２８
ｂ，２８ｃ、賞球ランプ５１および球切れランプ５２に
信号を送るためのランプ制御基板３５、スピーカ２７か
らの音声発生を制御するための音声制御基板７０および
打球発射装置を制御するための発射制御基板９１も設け
られている。なお、払出制御基板３７には、エラー表示
用ＬＥＤ３７４も搭載されている。

【００３７】さらに、ＤＣ３０Ｖ、ＤＣ２１Ｖ、ＤＣ１
２ＶおよびＤＣ５Ｖを作成する電源回路が搭載された電
源基板９１０が設けられ、上方には、各種情報を遊技機
外部に出力するための各端子を備えたターミナル基板１
６０が設置されている。ターミナル基板１６０には、少
なくとも、後述する球切れ検出スイッチ１６７の出力を
導入して外部出力するための球切れ用端子、賞球個数信
号を外部出力するための賞球用端子および球貸し個数信
号を外部出力するための球貸し用端子が設けられてい
る。また、中央付近には、主基板３１からの各種情報を
遊技機外部に出力するための各端子を備えた情報端子盤
（外部情報出力装置）３４が設置されている。

【００３８】なお、図２には、ランプ制御基板３５およ
び音声制御基板７０からの信号を、枠側に設けられてい
る遊技効果ＬＥＤ２８ａ、遊技効果ランプ２８ｂ，２８
ｃ、賞球ランプ５１および球切れランプ５２に供給する
ための電飾中継基板Ａ７７および度数表示ＬＥＤ等を搭
載した残高表示基板７４が示されているが、信号中継の
必要に応じて他の中継基板も設けられる。

【００３９】また、図３はパチンコ遊技機１の機構板を
背面からみた背面図である。球貯留タンク３８に貯留さ
れた玉は誘導樋３９を通り、図３に示すように、球切れ
検出器（球切れスイッチ）１８７ａ，１８７ｂを通過し
て球供給樋１８６ａ，１８６ｂを経て球払出装置９７に
至る。球切れスイッチ１８７ａ，１８７ｂは遊技球通路
内の遊技球の有無を検出するスイッチであるが、球タン
ク３８内の補給球の不足を検出する球切れ検出スイッチ
１６７も設けられている。球払出装置９７から払い出さ
れた遊技球は、連絡口４５を通ってパチンコ遊技機１の
前面に設けられている打球供給皿３に供給される。

【００４０】なお、図３には示されていないが、球払出
装置９７の下方には、球振分部材が設けられている。球
振分部材は、振分用ソレノイドによって駆動される。例
えば、ソレノイドのオン時には、球振分部材は右側に倒
れ、オフ時には左側に倒れる。振分用ソレノイドの下方
には、近接スイッチによる賞球カウントスイッチおよび
球貸しカウントスイッチが設けられている。すなわち、
この実施の形態では、賞球払出も球貸しも同一の球払出
装置９７によってなされる。ただし、賞球払出を行う機
構と球貸しを行う機構とが独立している構成であっても
よい。

【００４１】連絡口４５の側方には、パチンコ遊技機１
の前面に設けられている余剰玉受皿４に連通する余剰玉
通路４６が形成されている。入賞にもとづく景品球が多
数払い出されて打球供給皿３が満杯になり、ついには遊
技球が連絡口４５に到達した後さらに遊技球が払い出さ
れると遊技球は、余剰玉通路４６を経て余剰玉受皿４に
導かれる。さらに遊技球が払い出されると、感知レバー
４７が満タンスイッチ４８を押圧して満タンスイッチ４
８がオンする。その状態では、球払出装置９７内のステ
ッピングモータの回転が停止して球払出装置９７の動作
が停止するとともに打球発射装置３４の駆動も停止す
る。

【００４２】図４は、主基板３１における回路構成の一
例を示すブロック図である。なお、図４には、払出制御
基板３７、ランプ制御基板３５、音制御基板７０、発射
制御基板９１および表示制御基板８０も示されている。
主基板３１には、プログラムに従ってパチンコ遊技機１
を制御する基本回路５３と、ゲートスイッチ１２、始動
口スイッチ１７、Ｖカウントスイッチ２２、カウントス
イッチ２３、入賞口スイッチ１９ａ，２４ａおよび賞球
カウントスイッチ３０１Ａからの信号を基本回路５３に
与えるスイッチ回路５８と、可変入賞球装置１５を開閉
するソレノイド１６および開閉板２０を開閉するソレノ
イド２１等を基本回路５３からの指令に従って駆動する
ソレノイド回路５９とが搭載されている。

【００４３】また、基本回路５３から与えられるデータ
に従って、大当りの発生を示す大当り情報、可変表示部
９の画像表示開始に利用された始動入賞球の個数を示す
有効始動情報、確率変動が生じたことを示す確変情報等
をホール管理コンピュータ等のホストコンピュータに対
して出力する情報出力回路６４を含む。

【００４４】基本回路５３は、ゲーム制御用のプログラ
ム等を記憶するＲＯＭ５４、ワークメモリとして使用さ
れる記憶手段の一例であるＲＡＭ５５、プログラムに従
って制御動作を行うＣＰＵ５６およびＩ／Ｏポート部５
７を含む。この実施の形態では、ＲＯＭ５４，ＲＡＭ５
５はＣＰＵ５６に内蔵されている。すなわち、ＣＰＵ５
６は、１チップマイクロコンピュータである。なお、１
チップマイクロコンピュータは、少なくともＲＡＭ５５
が内蔵されていればよく、ＲＯＭ５４およびＩ／Ｏポー
ト部５７は外付けであっても内蔵されていてもよい。ま
た、ＲＡＭ５５の一部または全部はバックアップ電源で
バックアップされているバックアップＲＡＭである。

【００４５】さらに、主基板３１には、基本回路５３か
ら与えられるアドレス信号をデコードしてＩ／Ｏポート
部５７のうちのいずれかのＩ／Ｏポートを選択するため
の信号を出力するアドレスデコード回路６７が設けられ
ている。なお、球払出装置９７から主基板３１に入力さ
れるスイッチ情報もあるが、図４ではそれらは省略され
ている。

【００４６】また、ＣＰＵ５６には、電源基板９１０か
らリセット信号および電源断信号が供給されている。リ
セット信号がローレベルであるとＣＰＵ５６はリセット
状態となり、リセット信号がハイレベルになるとＣＰＵ
５６は動作可能状態になる。すなわち、リセット信号
は、立ち上がりの時点ではリセット解除信号に相当す
る。また、電源断信号が、電源電圧が所定値以下になっ
たことを示す状態になると、ＣＰＵ５６は、後述する電
源断時処理を実行する。

【００４７】そして、遊技球を打撃して発射する打球発
射装置は発射制御基板９１上の回路によって制御される
駆動モータ９４で駆動される。そして、駆動モータ９４
の駆動力は、操作ノブ５の操作量に従って調整される。
すなわち、発射制御基板９１上の回路によって、操作ノ
ブ５の操作量に応じた速度で打球が発射されるように制
御される。

【００４８】なお、この実施の形態では、ランプ制御基
板３５に搭載されているランプ制御手段が、遊技盤に設
けられている始動記憶表示器１８、ゲート通過記憶表示
器４１および装飾ランプ２５の表示制御を行うととも
に、枠側に設けられている遊技効果ランプ・ＬＥＤ２８
ａ，２８ｂ，２８ｃ、賞球ランプ５１および球切れラン
プ５２の表示制御を行う。ここで、ランプ制御手段は発
光体制御手段の一例である。また、特別図柄を可変表示
する可変表示部９および普通図柄を可変表示する可変表
示器１０の表示制御は、表示制御基板８０に搭載されて
いる表示制御手段によって行われる。

【００４９】図５は、払出制御基板３７および球払出装
置９７の構成要素などの払出に関連する構成要素を示す
ブロック図である。図５に示すように、満タンスイッチ
４８からの検出信号は、中継基板７１を介して主基板３
１のＩ／Ｏポート５７に入力される。満タンスイッチ４
８は、余剰球受皿４の満タンを検出するスイッチであ
る。また、球切れスイッチ１８７ａ，１８７ｂからの検
出信号も、中継基板７２および中継基板７１を介して主
基板３１のＩ／Ｏポート５７に入力される。

【００５０】主基板３１のＣＰＵ５６は、球切れスイッ
チ１８７ａ，１８７ｂからの検出信号が球切れ状態を示
しているか、または、満タンスイッチ４８からの検出信
号が満タン状態を示していると、払出禁止を指示する払
出制御コマンドを送出する。払出禁止を指示する払出制
御コマンドを受信すると、払出制御基板３７の払出制御
用ＣＰＵ３７１は球払出処理を停止する。

【００５１】さらに、賞球カウントスイッチ３０１Ａか
らの検出信号も、中継基板７２および中継基板７１を介
して主基板３１のＩ／Ｏポート５７に入力される。賞球
カウントスイッチ３０１Ａは、球払出装置９７の下部に
設けられ、実際に払い出された賞球払出球を検出する。

【００５２】入賞があると、払出制御基板３７には、主
基板３１の出力ポート（ポート０，１）５７０，５７１
から賞球個数を示す払出制御コマンドが入力される。出
力ポート（出力ポート１）５７１は８ビットのデータを
出力し、出力ポート５７０は１ビットのストローブ信号
（ＩＮＴ信号）を出力する。賞球個数を示す払出制御コ
マンドは、入力バッファ回路３７３Ａを介してＩ／Ｏポ
ート３７２ａに入力される。ＩＮＴ信号は、入力バッフ
ァ回路３７３Ｂを介して払出制御用ＣＰＵ３７１の割込
端子に入力されている。払出制御用ＣＰＵ３７１は、Ｉ
／Ｏポート３７２ａを介して払出制御コマンドを入力
し、払出制御コマンドに応じて球払出装置９７を駆動し
て賞球払出を行う。

【００５３】なお、この実施の形態では、払出制御用Ｃ
ＰＵ３７１は、１チップマイクロコンピュータであり、
少なくともＲＡＭが内蔵されている。また、ＲＡＭの一
部または全部がバックアップ電源でバックアップされて
いるバックアップＲＡＭである。

【００５４】また、主基板３１において、出力ポート５
７０，５７１の外側にバッファ回路６２０，６８Ａが設
けられている。バッファ回路６２０，６８Ａとして、例
えば、汎用のＣＭＯＳ−ＩＣである７４ＨＣ２５０，７
４ＨＣ１４が用いられる。このような構成によれば、外
部から主基板３１の内部に入力される信号が阻止される
ので、払出制御基板３７から主基板３１に信号が与えら
れる可能性がある信号ラインをさらに確実になくすこと
ができる。なお、バッファ回路６２０，６８Ａの出力側
にノイズフィルタを設けてもよい。

【００５５】払出制御用ＣＰＵ３７１は、出力ポート３
７２ｇおよび情報出力回路３７７を介して、貸し球数を
示す球貸し個数信号をターミナル基板１６０に出力し、
ブザー駆動信号をブザー基板７５に出力する。ブザー基
板７５にはブザーが搭載されている。さらに、出力ポー
ト３７２ｅを介して、エラー表示用ＬＥＤ３７４にエラ
ー信号を出力する。

【００５６】さらに、払出制御基板３７の入力ポート３
７２ｂには、中継基板７２を介して、球貸しカウントス
イッチ３０１Ｂからの検出信号が入力される。球貸しカ
ウントスイッチ３０１Ｂは、球払出装置９７の下部に設
けられ、実際に払い出された貸し球を検出する。払出制
御基板３７からの払出モータ２８９への駆動信号は、出
力ポート３７２ｃおよび中継基板７２を介して払出モー
タ２８９に伝えられる。払出モータ２８９の回転に応じ
て遊技球の払い出しがなされる。

【００５７】球払出装置９７の下方には、球振分部材が
設けられている。球振分部材は、振分用ソレノイド３１
０によって駆動される。例えば、ソレノイド３１０のオ
ン時には、球振分部材は右側に倒れ、オフ時には左側に
倒れる。振分用ソレノイド３１０の下方には、近接スイ
ッチによる賞球カウントスイッチ３０１Ａおよび球貸し
カウントスイッチ３０１Ｂが設けられている。入賞にも
とづく賞球時には、球振分部材は右側に倒れ、払い出さ
れた遊技球は賞球カウントスイッチ３０１Ａを通過す
る。また、球貸し時には、球振分部材は左側に倒れ、払
い出された遊技球は球貸しカウントスイッチ３０１Ｂを
通過する。従って、球払出装置９７は、賞球時と球貸し
時とで払出流下路を切り替えて、所定数の遊技媒体の払
出を行うことができる。

【００５８】また、払出制御用ＣＰＵ３７１には、電源
基板９１０からリセット信号および電源断信号が供給さ
れている。リセット信号がローレベルであると払出制御
用ＣＰＵ３７１はリセット状態となり、リセット信号が
ハイレベルになると払出制御用ＣＰＵ３７１は動作可能
状態になる。電源断信号が、電源電圧が所定値以下にな
ったことを示す状態になると、払出制御用ＣＰＵ３７１
は、後述する電源断時処理を実行する。

【００５９】カードユニット５０には、カードユニット
制御用マイクロコンピュータが搭載されている。また、
カードユニット５０には、端数表示スイッチ１５２、連
結台方向表示器１５３、カード投入表示ランプ１５４お
よびカード挿入口１５５が設けられている（図１参
照）。残高表示基板７４には、打球供給皿３の近傍に設
けられている度数表示ＬＥＤ、球貸しスイッチおよび返
却スイッチが接続される。

【００６０】残高表示基板７４からカードユニット５０
には、遊技者の操作に応じて、球貸しスイッチ信号およ
び返却スイッチ信号が払出制御基板３７を介して与えら
れる。また、カードユニット５０から残高表示基板７４
には、プリペイドカードの残高を示すカード残高表示信
号および球貸し可表示信号が払出制御基板３７を介して
与えられる。カードユニット５０と払出制御基板３７の
間では、接続信号（ＶＬ信号）、ユニット操作信号（Ｂ
ＲＤＹ信号）、球貸し要求信号（ＢＲＱ信号）、球貸し
完了信号（ＥＸＳ信号）およびパチンコ機動作信号（Ｐ
ＲＤＹ信号）がＩ／Ｏポート３７２ｆを介してやりとり
される。

【００６１】パチンコ遊技機１の電源が投入されると、
払出制御基板３７の払出制御用ＣＰＵ３７１は、カード
ユニット５０にＰＲＤＹ信号を出力する。また、カード
ユニット制御用マイクロコンピュータは、ＶＬ信号を出
力する。払出制御用ＣＰＵ３７１は、ＶＬ信号の入力状
態により接続状態／未接続状態を判定する。カードユニ
ット５０においてカードが受け付けられ、球貸しスイッ
チが操作され球貸しスイッチ信号が入力されると、カー
ドユニット制御用マイクロコンピュータは、払出制御基
板３７にＢＲＤＹ信号を出力する。

【００６２】この時点から所定の遅延時間が経過する
と、カードユニット制御用マイクロコンピュータは、払
出制御基板３７にＢＲＱ信号を出力する。そして、払出
制御基板３７の払出制御用ＣＰＵ３７１は、カードユニ
ット５０に対するＥＸＳ信号を立ち上げ、カードユニッ
ト５０からのＢＲＱ信号の立ち下がりを検出すると、払
出モータ２８９を駆動し、所定個の貸し球を遊技者に払
い出す。このとき、振分用ソレノイド３１０は駆動状態
とされている。すなわち、球振分部材を球貸し側に向け
る。そして、払出が完了したら、払出制御用ＣＰＵ３７
１は、カードユニット５０に対するＥＸＳ信号を立ち下
げる。その後、カードユニット５０からのＢＲＤＹ信号
がオン状態でなければ、賞球払出制御を実行する。

【００６３】以上のように、カードユニット５０からの
信号は、カードユニット５０に直接接続されている払出
制御基板３７に入力される構成になっている。従って、
球貸し制御に関して、カードユニット５０から主基板３
１に信号が入力されることはなく、主基板３１の基本回
路５３にカードユニット５０の側から不正に信号が入力
される余地はない。

【００６４】また、プリペイドカードの残高を示すカー
ド残高表示信号および球貸し可表示信号は、払出制御用
ＣＰＵ３７１を介さずに残高表示基板７４に伝達され
る。残高表示基板７４から送出される球貸しスイッチ信
号および返却スイッチ信号も、払出制御用ＣＰＵ３７１
を介さずにカードユニット５０に伝達される。

【００６５】なお、この実施の形態ではカードユニット
５０が設けられている場合を例にするが、コイン投入に
応じてその金額に応じた遊技球を貸し出す場合にも本発
明を適用できる。また、この実施の形態では遊技球を貸
し出す場合を例にしているが、得点が加算されるもので
あっても本発明を適用できる。

【００６６】この実施の形態では、少なくとも主基板３
１および払出制御基板３７におけるＲＡＭの一部または
全部が、バックアップ電源でバックアップされている。
すなわち、遊技機に対する電力供給が停止しても、所定
期間はＲＡＭの内容が保存される。そして、各ＣＰＵ
は、電源電圧の低下を検出すると、所定の処理を行った
後に電源復旧待ちの状態になる。また、電源投入時に、
各ＣＰＵは、ＲＡＭにデータが保存されている場合に
は、保存データにもとづいて電源断前の状態を復元す
る。

【００６７】また、払出制御基板３７、表示制御基板８
０、ランプ制御基板３５および音声制御基板７０にコマ
ンドを送出するために、主基板３１の出力ポート（出力
ポート０）５７０からＩＮＴ信号が各電気部品制御基板
に出力される。この場合、例えば、出力ポート５７０は
８ビット構成であって、ビット０が払出制御基板３７へ
のＩＮＴ信号、ビット１が表示制御基板８０へのＩＮＴ
信号、ビット２がランプ制御基板３５へのＩＮＴ信号、
ビット３が音声制御基板７０へのＩＮＴ信号の出力用に
用いられる。

【００６８】図６は、表示制御基板８０内の回路構成
を、可変表示部９の一実現例であるＬＣＤ（液晶表示装
置）８２、可変表示器１０、主基板３１の出力ポート
（ポート０，２）５７０，５７２および出力バッファ回
路６２０，６２Ａとともに示すブロック図である。出力
ポート（出力ポート２）５７２からは８ビットのデータ
が出力され、出力ポート５７０からは１ビットのストロ
ーブ信号（ＩＮＴ信号）が出力される。

【００６９】表示制御用ＣＰＵ１０１には、電源基板９
１０からリセット信号が供給されている。リセット信号
がローレベルであると表示制御用ＣＰＵ１０１はリセッ
ト状態となり、リセット信号がハイレベルになると表示
制御用ＣＰＵ１０１は動作可能状態になる。

【００７０】表示制御用ＣＰＵ１０１は、制御データＲ
ＯＭ１０２に格納されたプログラムに従って動作し、主
基板３１からノイズフィルタ１０７および入力バッファ
回路１０５Ｂを介してＩＮＴ信号が入力されると、入力
バッファ回路１０５Ａを介して表示制御コマンドを受信
する。入力バッファ回路１０５Ａ，１０５Ｂとして、例
えば汎用ＩＣである７４ＨＣ５４０，７４ＨＣ１４を使
用することができる。なお、表示制御用ＣＰＵ１０１が
Ｉ／Ｏポートを内蔵していない場合には、入力バッファ
回路１０５Ａ，１０５Ｂと表示制御用ＣＰＵ１０１との
間に、Ｉ／Ｏポートが設けられる。

【００７１】そして、表示制御用ＣＰＵ１０１は、受信
した表示制御コマンドに従って、ＬＣＤ８２に表示され
る画面の表示制御を行う。具体的には、表示制御コマン
ドに応じた指令をＶＤＰ１０３に与える。ＶＤＰ１０３
は、キャラクタＲＯＭ８６から必要なデータを読み出
す。ＶＤＰ１０３は、入力したデータに従ってＬＣＤ８
２に表示するための画像データを生成し、Ｒ，Ｇ，Ｂ信
号および同期信号をＬＣＤ８２に出力する。

【００７２】なお、図６には、ＶＤＰ１０３をリセット
するためのリセット回路８３、ＶＤＰ１０３に動作クロ
ックを与えるための発振回路８５、および使用頻度の高
い画像データを格納するキャラクタＲＯＭ８６も示され
ている。キャラクタＲＯＭ８６に格納される使用頻度の
高い画像データとは、例えば、ＬＣＤ８２に表示される
人物、動物、または、文字、図形もしくは記号等からな
る画像などである。

【００７３】入力バッファ回路１０５Ａ，１０５Ｂは、
主基板３１から表示制御基板８０へ向かう方向にのみ信
号を通過させることができる。従って、表示制御基板８
０側から主基板３１側に信号が伝わる余地はない。すな
わち、入力バッファ回路１０５Ａ，１０５Ｂは、入力ポ
ートともに不可逆性情報入力手段を構成する。表示制御
基板８０内の回路に不正改造が加えられても、不正改造
によって出力される信号が主基板３１側に伝わることは
ない。

【００７４】なお、出力ポート５７０，５７２の出力を
そのまま表示制御基板８０に出力してもよいが、単方向
にのみ信号伝達可能な出力バッファ回路６２０，６２Ａ
を設けることによって、主基板３１から表示制御基板８
０への一方向性の信号伝達をより確実にすることができ
る。すなわち、出力バッファ回路６２０，６２Ａは、出
力ポートともに不可逆性情報出力手段を構成する。

【００７５】また、高周波信号を遮断するノイズフィル
タ１０７として、例えば３端子コンデンサやフェライト
ビーズが使用されるが、ノイズフィルタ１０７の存在に
よって、表示制御コマンドに基板間でノイズが乗ったと
しても、その影響は除去される。なお、主基板３１のバ
ッファ回路６２０，６２Ａの出力側にもノイズフィルタ
を設けてもよい。

【００７６】図７は、主基板３１およびランプ制御基板
３５における信号送受信部分を示すブロック図である。
この実施の形態では、遊技領域７の外側に設けられてい
る遊技効果ＬＥＤ２８ａ、遊技効果ランプ２８ｂ，２８
ｃと遊技盤に設けられている装飾ランプ２５の点灯／消
灯と、賞球ランプ５１および球切れランプ５２の点灯／
消灯とを示すランプ制御コマンドが主基板３１からラン
プ制御基板３５に出力される。また、始動記憶表示器１
８およびゲート通過記憶表示器４１の点灯個数を示すラ
ンプ制御コマンドも主基板３１からランプ制御基板３５
に出力される。

【００７７】ランプ制御用ＣＰＵ３５１には、電源基板
９１０からリセット信号が供給されている。リセット信
号がローレベルであるとランプ制御用ＣＰＵ３５１はリ
セット状態となり、リセット信号がハイレベルになると
ランプ制御用ＣＰＵ３５１は動作可能状態になる。

【００７８】図７に示すように、ランプ制御に関するラ
ンプ制御コマンドは、基本回路５３におけるＩ／Ｏポー
ト部５７の出力ポート（出力ポート０，３）５７０，５
７３から出力される。出力ポート（出力ポート３）５７
３は８ビットのデータを出力し、出力ポート５７０は１
ビットのＩＮＴ信号を出力する。ランプ制御基板３５に
おいて、主基板３１からの制御コマンドは、入力バッフ
ァ回路３５５Ａ，３５５Ｂを介してランプ制御用ＣＰＵ
３５１に入力する。なお、ランプ制御用ＣＰＵ３５１が
Ｉ／Ｏポートを内蔵していない場合には、入力バッファ
回路３５５Ａ，３５５Ｂとランプ制御用ＣＰＵ３５１と
の間に、Ｉ／Ｏポートが設けられる。

【００７９】ランプ制御基板３５において、ランプ制御
用ＣＰＵ３５１は、各制御コマンドに応じて定義されて
いる遊技効果ＬＥＤ２８ａ、遊技効果ランプ２８ｂ，２
８ｃ、装飾ランプ２５の点灯／消灯パターンに従って、
遊技効果ＬＥＤ２８ａ、遊技効果ランプ２８ｂ，２８
ｃ、装飾ランプ２５に対して点灯／消灯信号を出力す
る。点灯／消灯信号は、遊技効果ＬＥＤ２８ａ、遊技効
果ランプ２８ｂ，２８ｃ、装飾ランプ２５に出力され
る。なお、点灯／消灯パターンは、ランプ制御用ＣＰＵ
３５１の内蔵ＲＯＭまたは外付けＲＯＭに記憶されてい
る。

【００８０】主基板３１において、ＣＰＵ５６は、ＲＡ
Ｍ５５の記憶内容に未払出の賞球残数があるときに賞球
ランプ５１の点灯を指示する制御コマンドを出力し、前
述した遊技盤裏面の払出球通路１８６ａ，１８６ｂの上
流に設置されている球切れスイッチ１８７ａ，１８７ｂ
（図３参照）が遊技球を検出しなくなると球切れランプ
５２の点灯を指示する制御コマンドを出力する。ランプ
制御基板３５において、各制御コマンドは、入力バッフ
ァ回路３５５Ａ，３５５Ｂを介してランプ制御用ＣＰＵ
３５１に入力する。ランプ制御用ＣＰＵ３５１は、それ
らの制御コマンドに応じて、賞球ランプ５１および球切
れランプ５２を点灯／消灯する。なお、点灯／消灯パタ
ーンは、ランプ制御用ＣＰＵ３５１の内蔵ＲＯＭまたは
外付けＲＯＭに記憶されている。

【００８１】さらに、ランプ制御用ＣＰＵ３５１は、制
御コマンドに応じて始動記憶表示器１８およびゲート通
過記憶表示器４１に対して点灯／消灯信号を出力する。

【００８２】入力バッファ回路３５５Ａ，３５５Ｂとし
て、例えば、汎用のＣＭＯＳ−ＩＣである７４ＨＣ５４
０，７４ＨＣ１４が用いられる。入力バッファ回路３５
５Ａ，３５５Ｂは、主基板３１からランプ制御基板３５
へ向かう方向にのみ信号を通過させることができる。従
って、ランプ制御基板３５側から主基板３１側に信号が
伝わる余地はない。たとえ、ランプ制御基板３５内の回
路に不正改造が加えられても、不正改造によって出力さ
れる信号がメイン基板３１側に伝わることはない。な
お、入力バッファ回路３５５Ａ，３５５Ｂの入力側にノ
イズフィルタを設けてもよい。

【００８３】また、主基板３１において、出力ポート５
７０，５７３の外側にバッファ回路６２０，６３Ａが設
けられている。バッファ回路６２０，６３Ａとして、例
えば、汎用のＣＭＯＳ−ＩＣである７４ＨＣ２５０，７
４ＨＣ１４が用いられる。このような構成によれば、外
部から主基板３１の内部に入力される信号が阻止される
ので、ランプ制御基板７０から主基板３１に信号が与え
られる可能性がある信号ラインをさらに確実になくすこ
とができる。なお、バッファ回路６２０，６３Ａの出力
側にノイズフィルタを設けてもよい。

【００８４】図８は、主基板３１における音声制御コマ
ンドの信号送信部分および音声制御基板７０の構成例を
示すブロック図である。この実施の形態では、遊技進行
に応じて、遊技領域７の外側に設けられているスピーカ
２７の音声出力を指示するための音声制御コマンドが、
主基板３１から音声制御基板７０に出力される。

【００８５】音声制御用ＣＰＵ７０１には、電源基板９
１０からリセット信号が供給されている。リセット信号
がローレベルであると音声制御用ＣＰＵ７０１はリセッ
ト状態となり、リセット信号がハイレベルになると音声
制御用ＣＰＵ７０１は動作可能状態になる。

【００８６】図８に示すように、音声制御コマンドは、
基本回路５３におけるＩ／Ｏポート部５７の出力ポート
（出力ポート０，４）５７０，５７４から出力される。
出力ポート（出力ポート４）５７４からは８ビットのデ
ータが出力され、出力ポート５７０からは１ビットのＩ
ＮＴ信号が出力される。音声制御基板７０において、主
基板３１からの各信号は、入力バッファ回路７０５Ａ，
７０５Ｂを介して音声制御用ＣＰＵ７０１に入力する。
なお、音声制御用ＣＰＵ７０１がＩ／Ｏポートを内蔵し
ていない場合には、入力バッファ回路７０５Ａ，７０５
Ｂと音声制御用ＣＰＵ７０１との間に、Ｉ／Ｏポートが
設けられる。

【００８７】そして、例えばディジタルシグナルプロセ
ッサによる音声合成回路７０２は、音声制御用ＣＰＵ７
０１の指示に応じた音声や効果音を発生し音量切替回路
７０３に出力する。音量切替回路７０３は、音声制御用
ＣＰＵ７０１の出力レベルを、設定されている音量に応
じたレベルにして音量増幅回路７０４に出力する。音量
増幅回路７０４は、増幅した音声信号をスピーカ２７に
出力する。

【００８８】入力バッファ回路７０５Ａ，７０５Ｂとし
て、例えば、汎用のＣＭＯＳ−ＩＣである７４ＨＣ５４
０，７４ＨＣ１４が用いられる。入力バッファ回路７０
５Ａ，７０５Ｂは、主基板３１から音声制御基板７０へ
向かう方向にのみ信号を通過させることができる。よっ
て、音声制御基板７０側から主基板３１側に信号が伝わ
る余地はない。従って、音声制御基板７０内の回路に不
正改造が加えられても、不正改造によって出力される信
号が主基板３１側に伝わることはない。なお、入力バッ
ファ回路７０５Ａ，７０５Ｂの入力側にノイズフィルタ
を設けてもよい。

【００８９】また、主基板３１において、出力ポート５
７０，５７４の外側にバッファ回路６２０，６７Ａが設
けられている。バッファ回路６２０，６７Ａとして、例
えば、汎用のＣＭＯＳ−ＩＣである７４ＨＣ２５０，７
４ＨＣ１４が用いられる。このような構成によれば、外
部から主基板３１の内部に入力される信号が阻止される
ので、音声制御基板７０から主基板３１に信号が与えら
れる可能性がある信号ラインをさらに確実になくすこと
ができる。なお、バッファ回路６２０，６７Ａの出力側
にノイズフィルタを設けてもよい。

【００９０】図９は、払出制御基板３７および打球発射
を制御する制御手段が搭載されている発射制御基板９１
を示すブロック図である。図９に示すように、発射制御
信号が、払出制御基板３７における出力ポート３７２ｄ
から発射制御基板９１に出力される。発射制御基板９１
において、払出制御基板３７からの発射制御信号は、バ
ッファ回路８１５を介してモータ駆動回路８１３に入力
する。

【００９１】モータ駆動回路８１３は、例えば、遊技球
を発射する球打ち動作および次の遊技球を発射する準備
である復旧・球補給動作の各期間における駆動モータ９
４の回転速度を制御する電圧を発生する。球打ち動作期
間では、操作ノブ５に対する回転操作角に対応して徐々
に増加する電圧を発生し、復旧・球補給動作期間では、
あらかじめ定められた所定の電圧を発生する。

【００９２】タッチセンサ回路９３は、操作ノブ５に取
り付けられた人体検出用の電極に人体が接触している
間、発射許可信号をモータ駆動回路８１３に出力する。
また、モータ駆動回路８１３には、払出制御基板３７か
らの発射制御信号が与えられる。モータ駆動回路８１３
は、発射制御信号および発射許可信号がオンすると、球
打ち動作期間および復旧・球補給動作期間のシーケンス
動作の切り替えを制御するとともに、駆動モータ９４の
駆動に必要な駆動パターン信号および駆動電圧切替信号
を発生する。

【００９３】図１０は、電源基板９１０から各基板に供
給される直流電圧等を示すブロック図である。図１０に
示すように、電源基板９１０には各種直流電圧を生成す
る電源回路が搭載される。また、必要に応じて、ＡＣ２
４Ｖも各基板に供給される。

【００９４】この実施の形態では、主基板３１には、Ｄ
Ｃ３０Ｖ、ＤＣ１２Ｖ、ＤＣ５Ｖおよびバックアップ電
源電圧（ＶBB）が供給される。ランプ制御基板３５に
は、ＤＣ３０Ｖ、ＤＣ２１Ｖ、ＤＣ１２ＶおよびＤＣ５
Ｖが供給される。払出制御基板３７には、ＡＣ２４Ｖ、
ＤＣ３０Ｖ、ＤＣ１２Ｖ、ＤＣ５Ｖおよびバックアップ
電源電圧（ＶBB）が供給される。そして、発射制御基板
９１には、ＤＣ３０Ｖ、ＤＣ１２ＶおよびＤＣ５Ｖが供
給される。また、音声制御基板７０には、ＤＣ１２およ
びＤＣ５Ｖが供給される。表示制御基板８０には、ＤＣ
１２ＶおよびＤＣ５Ｖが供給される。さらに、各基板に
は、電源基板９１０からリセット信号が供給される。

【００９５】図１０に示すように、各基板に供給される
電圧のグラウンド側は電源基板９１０において共通にと
られている。従って、各基板におけるグラウンドレベル
は共通である。すると、ある基板から他の基板に伝達さ
れる信号として、電圧レベルをそのまま使用することが
できる。グラウンドレベルが共通化されていない基板が
あると、そのような基板に対する信号伝達を行う場合に
は、フォトカプラ等の非接触式の情報伝達手段を用いる
必要がありコストアップの要因となる。しかし、この実
施の形態のように、全ての基板のグラウンドレベルが共
通化されている場合には、フォトカプラ等を用いる必要
はない。

【００９６】図１１は、遊技機の電源基板９１０の一構
成例を示すブロック図である。電源基板９１０は、主基
板３１、表示制御基板８０、音声制御基板７０、ランプ
制御基板３５および払出制御基板３７等の電気部品制御
基板と独立して設置され、遊技機内の各電気部品制御基
板および機構部品が使用する電圧を生成する。この例で
は、ＡＣ２４Ｖ、ＶSL（ＤＣ＋３０Ｖ）、ＤＣ＋２１
Ｖ、ＤＣ＋１２ＶおよびＤＣ＋５Ｖを生成する。また、
バックアップ電源となるコンデンサ９１６は、ＤＣ＋５
Ｖすなわち各基板上のＩＣ等を駆動する電源のラインか
ら充電される。

【００９７】トランス９１１は、交流電源からの交流電
圧を２４Ｖに変換する。ＡＣ２４Ｖ電圧は、コネクタ９
１５に出力される。また、整流回路９１２は、ＡＣ２４
Ｖから＋３０Ｖの直流電圧を生成し、ＤＣ−ＤＣコンバ
ータ９１３およびコネクタ９１５に出力する。ＤＣ−Ｄ
Ｃコンバータ９１３は、＋２１Ｖ、＋１２Ｖおよび＋５
Ｖを生成してコネクタ９１５に出力する。コネクタ９１
５は例えば中継基板に接続され、中継基板から各電気部
品制御基板および機構部品に必要な電圧の電力が供給さ
れる。

【００９８】ただし、電源基板９１０に各電気部品制御
基板に至る各コネクタを設け、電源基板９１０から、中
継基板を介さずにそれぞれの基板に至る各電圧を供給す
るようにしてもよい。

【００９９】ＤＣ−ＤＣコンバータ９１３からの＋５Ｖ
ラインは分岐してバックアップ＋５Ｖラインを形成す
る。バックアップ＋５Ｖラインとグラウンドレベルとの
間には大容量のコンデンサ９１６が接続されている。コ
ンデンサ９１６は、遊技機に対する電力供給が遮断され
たときの電気部品制御基板のバックアップＲＡＭ（電源
バックアップされているＲＡＭすなわち記憶内容保持状
態となりうる記憶手段）に対して記憶状態を保持できる
ように電力を供給するバックアップ電源となる。また、
＋５Ｖラインとバックアップ＋５Ｖラインとの間に、逆
流防止用のダイオード９１７が挿入される。

【０１００】なお、バックアップ電源として、＋５Ｖ電
源から充電可能な電池を用いてもよい。電池を用いる場
合には、＋５Ｖ電源から電力供給されない状態が所定時
間継続すると容量がなくなるような充電池が用いられ
る。

【０１０１】また、電源基板９１０には、電源監視用Ｉ
Ｃ９０２が搭載されている。電源監視用ＩＣ９０２は、
ＶSL電源電圧を導入し、ＶSL電源電圧を監視することに
よって電源断の発生を検出する。具体的には、ＶSL電源
電圧が所定値（この例では＋２２Ｖ）以下になったら、
電源断が生ずるとして電圧低下信号を出力する。なお、
監視対象の電源電圧は、各電気部品制御基板に搭載され
ている回路素子の電源電圧（この例では＋５Ｖ）よりも
高い電圧であることが好ましい。この例では、交流から
直流に変換された直後の電圧であるＶSLが用いられてい
る。電源監視用ＩＣ９０２からの電圧低下信号は、主基
板３１や払出制御基板３７等に供給される。

【０１０２】電源監視用ＩＣ９０２が電源断を検知する
ための所定値は、通常時の電圧より低いが、各電気部品
制御基板上のＣＰＵが暫くの間動作しうる程度の電圧で
ある。また、電源監視用ＩＣ９０２が、ＣＰＵ等の回路
素子を駆動するための電圧（この例では＋５Ｖ）よりも
高く、また、交流から直流に変換された直後の電圧を監
視するように構成されているので、ＣＰＵが必要とする
電圧に対して監視範囲を広げることができる。従って、
より精密な監視を行うことができる。

【０１０３】さらに、監視電圧としてＶSL（＋３０Ｖ）
を用いる場合には、遊技機の各種スイッチに供給される
電圧が＋１２Ｖであることから、電源瞬断時のスイッチ
オン誤検出の防止も期待できる。すなわち、＋３０Ｖ電
源の電圧を監視すると、＋３０Ｖ作成の以降に作られる
＋１２Ｖが落ち始める以前の段階でそれの低下を検出で
きる。よって、＋１２Ｖ電源の電圧が低下するとスイッ
チ出力がオン状態を呈するようになるが、＋１２Ｖより
早く低下する＋３０Ｖ電源電圧を監視して電源断を認識
すれば、スイッチ出力がオン状態を呈する前に電源復旧
待ちの状態に入ってスイッチ出力を検出しない状態とな
ることができる。

【０１０４】また、電源監視用ＩＣ９０２は、電気部品
制御基板とは別個の電源基板９１０に搭載されているの
で、電源監視回路から複数の電気部品制御基板に電圧低
下信号を供給することができる。電圧低下信号を必要と
する電気部品制御基板が幾つあっても第１の電源監視手
段は１つ設けられていればよいので、各電気部品制御基
板における各電気部品制御手段が後述する復帰制御を行
っても、遊技機のコストはさほど上昇しない。

【０１０５】なお、図１１に示された構成では、電源監
視用ＩＣ９０２の検出出力（電圧低下信号）は、バッフ
ァ回路９１８，９１９を介してそれぞれの電気部品制御
基板（例えば主基板３１と払出制御基板３７）に伝達さ
れるが、例えば、１つの検出出力を中継基板に伝達し、
中継基板から各電気部品制御基板に同じ信号を分配する
構成でもよい。また、電圧低下信号を必要とする基板数
に応じたバッファ回路を設けてもよい。

【０１０６】さらに、電源基板９１０には、各基板にリ
セット信号を供給するリセット管理回路９４０が搭載さ
れている。

【０１０７】図１２は、リセット管理回路９４０の構成
例を示すブロック図である。リセット管理回路９４０に
おいて、リセットＩＣ６５１は、電源投入時に、外付け
のコンデンサの容量で決まる所定時間だけ出力をローレ
ベルとし、所定時間が経過すると出力をハイレベルにす
る。リセットＩＣ６５１の出力は、各回路９４１〜９４
９を介して、バッファ回路９６１〜９６４および遅延回
路９６０に供給される。遅延回路９６０の出力はバッフ
ァ回路９６５に入力する。そして、バッファ回路９６１
〜９６５が各電気部品制御基板にリセット信号として供
給される。従って、リセットＩＣ６５１の出力がハイレ
ベルになると、各電気部品制御基板におけるＣＰＵが動
作可能状態になる。

【０１０８】また、リセットＩＣ６５１は、電源監視用
ＩＣ９０２が監視する電源電圧と等しい電源電圧である
ＶSLの電源電圧を監視して電圧値が所定値（電源監視用
ＩＣ９０２が電圧低下信号を出力する電源電圧値よりも
低い値）以下になるとローレベルになる。従って、ＣＰ
Ｕ５６および払出制御用ＣＰＵ３７１は、電源監視用Ｉ
Ｃ９０２からの電圧低下信号（電源断信号）に応じて所
定の電力供給停止準備処理を行った後、システムリセッ
トされることになる。

【０１０９】図１２に示すように、リセットＩＣ６５１
からのリセット信号は、ＮＡＮＤ回路９４７に入力され
るとともに、反転回路（ＮＯＴ回路）９４４を介してカ
ウンタＩＣ９４１のクリア端子に入力される。カウンタ
ＩＣ９４１は、クリア端子への入力がローレベルになる
と、発振器９４３からのクロック信号をカウントする。
そして、カウンタＩＣ９４１のＱ５出力がＮＯＴ回路９
４５，９４６を介してＮＡＮＤ回路９４７に入力され
る。

【０１１０】また、カウンタＩＣ９４１のＱ６出力は、
フリップフロップ（ＦＦ）９４２のクロック端子に入力
される。フリップフロップ９４２のＤ入力はハイレベル
に固定され、Ｑ出力は論理和回路（ＯＲ回路）９４９に
入力される。ＯＲ回路９４９の他方の入力には、ＮＡＮ
Ｄ回路９４７の出力がＮＯＴ回路９４８を介して導入さ
れる。そして、ＯＲ回路９４９の出力が、バッファ回路
９６１〜９６５を介して各ＣＰＵに供給されている。こ
のような構成によれば、電源投入時に、各ＣＰＵのリセ
ット端子に２回のリセット信号（ローレベル信号）が与
えられるので、各ＣＰＵは、確実に動作を開始する。

【０１１１】そして、例えば、第１の電源監視回路であ
る電源監視用ＩＣ９０２の検出電圧（電圧低下信号を出
力することになる電圧）を＋２２Ｖとし、第２の電源監
視回路に相当するリセットＩＣの検出電圧を＋９Ｖとす
る。そのように構成した場合には、第１の電源監視回路
と第２の電源監視回路とは、同一の電源ＶSLの電圧を監
視するので、第１の電圧監視回路が電圧低下信号を出力
するタイミングと第２の電圧監視回路が電圧低下信号を
出力するタイミングの差を所望の所定期間に確実に設定
することができる。所望の所定期間とは、第１の電源監
視回路からの電圧低下信号に応じて電力供給停止準備処
理を開始してから電力供給停止準備処理が確実に完了す
るまでの期間である。

【０１１２】この例では、第１の電源監視手段が検出信
号を出力することになる第１検出条件は＋３０Ｖ電源電
圧が＋２２Ｖにまで低下したことであり、第２の電源監
視手段が検出信号を出力することになる第２検出条件は
＋３０Ｖ電源電圧が＋９Ｖにまで低下したことになる。
ただし、ここで用いられている電圧値は一例であって、
他の値を用いてもよい。

【０１１３】ただし、監視範囲が狭まるが、第１の電圧
監視回路および第２の電圧監視回路の監視電圧として＋
５Ｖ電源電圧を用いることも可能である。その場合に
も、第１の電圧監視回路の検出電圧は、第２の電圧監視
回路の検出電圧よりも高く設定される。

【０１１４】主基板３１および払出制御基板３７のＣＰ
Ｕ５６および払出制御用ＣＰＵ３７１の駆動電源である
＋５Ｖ電源から電力が供給されていない間、ＲＡＭの少
なくとも一部は、電源基板９１０から供給されるバック
アップ電源によってバックアップされ、遊技機に対する
電源が断しても内容は保存される。そして、＋５Ｖ電源
が復旧すると、リセット管理回路９４０からのリセット
信号がハイレベルになるので、ＣＰＵ５６および払出制
御用ＣＰＵ３７１は、通常の動作状態に復帰する。その
とき、必要なデータがバックアップＲＡＭに保存されて
いるので、停電等からの復旧時に停電発生時の遊技状態
に復帰することができる。

【０１１５】なお、図１２では、電源投入時に各電気部
品制御基板のＣＰＵのリセット端子に２回のリセット信
号（ローレベル信号）が与えられる構成が示されたが、
リセット信号の立ち上がりタイミングが１回しかなくて
も確実にリセット解除されるＣＰＵを使用する場合に
は、符号９４１〜９４９で示された回路素子は不要であ
る。その場合、リセットＩＣ６５１の出力がそのままバ
ッファ回路９６１〜９６４および遅延回路９６０に接続
される。

【０１１６】この実施の形態では、電源基板９１０から
各電気部品制御基板のＣＰＵにリセット信号が供給され
る。また、遅延回路９６０は、主基板３１のＣＰＵ５６
に対するリセット信号を遅延させる。従って、電源投入
時に、主基板３１のＣＰＵ５６に対するリセット信号
は、他の電気部品制御基板のＣＰＵに対するリセット信
号よりも遅く立ち上がる。

【０１１７】例えば、主基板３１のＣＰＵ５６が他の電
気部品制御基板に対して制御コマンドを出力する際に、
他の電気部品制御基板におけるＣＰＵは既に立ち上がっ
ているので、制御コマンドは確実に受信側の電気部品制
御基板のＣＰＵで受信される。

【０１１８】図１３は、リセット管理回路９４０のリセ
ットＩＣ６５１とその周辺のＩＣの出力信号の様子を示
すタイミング図である。図１３に示すように、リセット
ＩＣ６５１の出力は、電源電圧のレベルが所定値（各Ｃ
ＰＵの正常な動作を担保することが可能なレベル、この
例では各ＣＰＵは＋５Ｖで動作可能なので例えば＋９
Ｖ）を越えるとハイレベルになる。リセットＩＣ６５１
の出力がハイレベルになると、カウンタＩＣ９４１のク
リア状態が解除されるので、カウンタＩＣ９４１は発振
器９４３の出力クロック信号のカウントを開始する。発
振器９４３の発振周波数は例えば１１．７７６ＭＨｚで
ある。

【０１１９】カウンタＩＣ９４１が１６クロックをカウ
ントするとＱ５出力が立ち上がる。また、３２クロック
をカウントするとＱ６出力がハイレベルに立ち上がる。
カウンタＩＣ９４１のＱ６出力が立ち上がると、ＦＦ９
４２の出力がハイレベルになる。ＩＣ９４７は、カウン
タＩＣ９４１のＱ６出力とリセットＩＣ６５１の出力と
の論理積を反転する。ＯＲ回路９４９は、ＩＣ９４７の
出力を反転するＩＣ９４８の出力とＦＦ９４２の出力と
の論理和をとって、図１３に示すような信号を出力す
る。

【０１２０】バッファ回路９６１〜９６４はＩＣ９４９
の出力をそのまま通過させて主基板３１のＣＰＵ５６以
外のＣＰＵの対してリセット信号として出力する。ま
た、バッファ回路９６５は、ＩＣ９４９の出力が遅延さ
れた信号を主基板３１のＣＰＵ５６に対してリセット信
号として出力する。

【０１２１】従って、遊技機の電源オン時には、図１３
にＩＣ９６１〜９６４出力およびＩＣ９６５出力として
示すように、各ＣＰＵのリセット端子に対して一旦リセ
ット解除状態（ハイレベル）になってから再度リセット
状態（ローレベル）になるような信号が供給される。す
なわち、電源オン時には、各ＣＰＵをリセット状態とす
るようなローレベル信号が２回発生することになる。ま
た、リセット解除を示すハイレベルが２回発生している
ということもできる。その結果、各ＣＰＵは、最初のリ
セット解除を示すローレベルからハイレベルへの変化に
よって起動しなかったとしても、２回目のローレベルか
らハイレベルへの変化によって確実に起動することがで
きる。よって、遊技機の電源投入時に、確実に遊技制御
が開始される。

【０１２２】図１３に示すように、主基板３１へのリセ
ット信号がリセット解除状態となるタイミングは、他の
基板へのリセット信号がリセット解除状態となるタイミ
ングよりも遅い。従って、主基板３１のＣＰＵ５６が他
の電気部品制御基板に対して制御コマンドを出力する際
に、他の電気部品制御基板におけるＣＰＵは既に立ち上
がっているので、制御コマンドは確実に受信側の電気部
品制御基板のＣＰＵで受信される。

【０１２３】なお、ここでは、リセット管理回路９４０
が、主基板３１に与えられるリセット解除タイミングと
他の複数の電気部品制御基板に送られるリセット解除タ
イミングとをずらせるように制御したが、他の複数の電
気部品制御基板に与えられるリセット解除タイミングを
それぞれずらすことも容易である。例えば、図１２に示
した回路構成において、バッファ回路９６１〜９６４の
前に遅延回路を置き、各遅延回路の遅延量に差を設けれ
ば、主基板３１および他の電気部品制御基板に与えられ
るリセット解除タイミングのそれぞれの間で差を付ける
ことができる。すなわち、各電気部品制御手段を、あら
かじめ定められた順序で立ち上げることができる。

【０１２４】各電気部品制御基板のそれぞれにおいて自
身が使用するリセット信号を作成するように構成した場
合には、それぞれのリセット信号のリセット解除タイミ
ングを調整することが難しいが、この実施の形態では、
電源基板９１０におけるリセット管理回路９４０が一括
して各基板に対するリセット信号を作成するので、立ち
上げの順序制御を容易に調整することができる。

【０１２５】なお、この実施の形態では、図１２に例示
したような立上管理手段が電源基板９１０に搭載された
が、立上管理手段を搭載した立上管理基板を別個に設け
てもよい。ただし、一般にリセット信号は電源電圧の立
ち上がりを利用して作成されるので、電源基板９１０を
立上管理基板とした場合には、各リセット信号をより容
易に作成できるメリットがある。

【０１２６】次に遊技制御動作について説明する。図１
４は、主基板３１におけるＣＰＵ５６が実行するメイン
処理を示すフローチャートである。遊技機に対する電源
が投入されＣＰＵ５６のリセットが解除されると、メイ
ン処理において、ＣＰＵ５６は、まず、必要な初期設定
を行う（ステップＳ１）。

【０１２７】そして、電源断時にバックアップＲＡＭ領
域のデータ保護処理（例えばパリティデータの付加等の
電力供給停止準備処理）が行われたか否か確認する（ス
テップＳ２）。この実施の形態では、不測の電源断が生
じた場合には、バックアップＲＡＭ領域のデータを保護
するための電力供給停止準備処理が行われている。その
ような処理が行われていた場合をバックアップありとす
る。バックアップなしを確認したら、ＣＰＵ５６は初期
化処理を実行する（ステップＳ２，Ｓ３）。

【０１２８】この実施の形態では、バックアップＲＡＭ
領域にバックアップデータがあるか否かは、電源断時に
バックアップＲＡＭ領域に設定されるバックアップフラ
グの状態によって確認される。例えば、バックアップフ
ラグ領域に「５５Ｈ」が設定されていればバックアップ
あり（オン状態）を意味し、「５５Ｈ」以外の値が設定
されていればバックアップなし（オフ状態）を意味す
る。バックアップフラグ領域に設定されている「５５
Ｈ」は、電力供給停止準備処理においてバックアップＲ
ＡＭ領域のデータ保護処理が完了したときに設定された
データであり、バックアップＲＡＭ領域のデータにもと
づくパリティコードである。

【０１２９】バックアップＲＡＭ領域にバックアップデ
ータがある場合には、ＣＰＵ５６は、バックアップＲＡ
Ｍ領域のデータチェック（例えばパリティチェック）を
行う（ステップＳ４）。不測の電源断が生じた後に復旧
した場合には、バックアップＲＡＭ領域のデータは保存
されていたはずであるから、チェック結果は正常にな
る。チェック結果が正常でない場合には、内部状態を電
源断時の状態に戻すことができないので、停電復旧時で
ない電源投入時に実行される初期化処理を実行する（ス
テップＳ５，Ｓ３）。

【０１３０】チェック結果が正常であれば、ＣＰＵ５６
は、内部状態を電源断時の状態に戻すための遊技状態復
旧処理を行う（ステップＳ６）。図１５に示すように、
バックアップフラグの値が「５５Ｈ」に設定され、か
つ、チェック結果が正常である場合に、ステップＳ６の
遊技状態復旧処理が実行される。そして、バックアップ
ＲＡＭ領域に保存されていたＰＣ（プログラムカウン
タ）の退避値がＰＣに設定され、そのアドレスに復帰す
る（ステップＳ７）。

【０１３１】通常の初期化処理の実行（ステップＳ３）
が完了すると、メイン処理で、タイマ割込フラグの監視
（ステップＳ９）の確認が行われるループ処理に移行す
る。なお、ループ内では、表示用乱数更新処理（ステッ
プＳ８）も実行される。

【０１３２】なお、この実施の形態では、ステップＳ２
でバックアップデータの有無が確認された後、バックア
ップデータが存在する場合にステップＳ４でバックアッ
プ領域のチェックが行われたが、逆に、バックアップ領
域のチェック結果が正常であったことが確認された後、
バックアップデータの有無の確認を行うようにしてもよ
い。また、バックアップデータの有無の確認、またはバ
ックアップ領域のチェックの何れか一方の確認を行うこ
とによって、停電復旧処理を実行するか否かを判定して
もよい。

【０１３３】また、例えば停電復旧処理を実行するか否
か判断する場合のパリティチェック（ステップＳ４）の
際に、すなわち、遊技状態を復旧するか否か判断する際
に、保存されていたＲＡＭデータにおける特別プロセス
フラグ等や始動入賞記憶数データによって、遊技機が遊
技待機状態（図柄変動中でなく、大当り遊技中でなく、
確変中でなく、また、始動入賞記憶がない状態）である
ことが確認されたら、遊技状態復旧処理を行わずに初期
化処理を実行するようにしてもよい。

【０１３４】図１６は、ステップＳ１の初期設定処理を
示すフローチャートである。初期設定処理において、Ｃ
ＰＵ５６は、まず、割込禁止に設定する（ステップＳ１
ａ）。割込禁止に設定すると、ＣＰＵ５６は、割込モー
ドを割込モード２に設定し（ステップＳ１ｂ）、スタッ
クポインタにスタックポインタ指定アドレスを設定する
（ステップＳ１ｃ）。そして、ＣＰＵ５６は、内蔵デバ
イスレジスタの初期化を行う（ステップＳ１ｄ）。ま
た、内蔵デバイス（内蔵周辺回路）であるＣＴＣ（カウ
ンタ／タイマ）およびＰＩＯ（パラレル入出力ポート）
の初期化（ステップＳ１ｅ）を行った後、ＲＡＭをアク
セス可能状態に設定する（ステップＳ１ｆ）。

【０１３５】この実施の形態で用いられているＣＰＵ５
６には、マスク可能な割込（ＩＮＴ）のモードとして以
下の３種類のモードが用意されている。そのうちの割込
モード２に設定されると、各内蔵デバイスからの割込要
求を容易に処理することが可能になり、また、プログラ
ムにおける任意の位置に割込処理を設置することが可能
になる。なお、マスク可能な割込が発生すると、ＣＰＵ
５６は、自動的に割込禁止状態に設定するとともに、プ
ログラムカウンタの内容をスタックにセーブする。

【０１３６】図１７は、通常の初期化処理（ステップＳ
３）の処理を示すフローチャートである。図１７に示す
ように、初期化処理では、ＲＡＭのクリア処理が行われ
る（ステップＳ３ａ）。次いで、作業領域初期設定テー
ブルのアドレス値にもとづいて、所定の作業領域（例え
ば、普通図柄判定用乱数カウンタ、普通図柄判定用バッ
ファ、特別図柄左中右図柄バッファ、払出コマンド格納
ポインタなど）に初期値を設定する初期値設定処理（ス
テップＳ３ｂ）が行われる。

【０１３７】そして、２ｍｓ毎に定期的にタイマ割込が
かかるようにＣＰＵ５６に設けられているＣＴＣのレジ
スタの設定が行われる（ステップＳ３ｃ）。すなわち、
初期値として２ｍｓに相当する値が所定のレジスタ（時
間定数レジスタ）に設定される。そして、初期設定処理
（ステップＳ１）において割込禁止（図１６参照）にさ
れているので、初期化処理を終える前に割込が許可され
る（ステップＳ３ｄ）。

【０１３８】従って、この実施の形態では、ＣＰＵ５６
の内蔵ＣＴＣが繰り返しタイマ割込を発生するように設
定される。この実施の形態では、繰り返し周期は２ｍｓ
に設定される。そして、図１８に示すように、タイマ割
込が発生すると、ＣＰＵ５６は、タイマ割込フラグをセ
ットする（ステップＳ１２）。

【０１３９】ＣＰＵ５６は、ステップＳ９において、タ
イマ割込フラグがセットされたことを検出すると、タイ
マ割込フラグをリセットするとともに（ステップＳ１
０）、遊技制御処理を実行する（ステップＳ１１）。以
上の制御によって、この実施の形態では、遊技制御処理
は２ｍｓ毎に起動されることになる。なお、この実施の
形態では、タイマ割込処理ではフラグセットのみがなさ
れ、遊技制御処理はメイン処理において実行されるが、
タイマ割込処理で遊技制御処理を実行してもよい。

【０１４０】図１９は、ステップＳ１１の遊技制御処理
を示すフローチャートである。遊技制御処理において、
ＣＰＵ５６は、まず、スイッチ回路５８を介して、ゲー
トセンサ１２、始動口センサ１７、カウントセンサ２３
および入賞口スイッチ１９ａ，２４ａの状態を入力し、
各入賞口や入賞装置に対する入賞があったか否か判定す
る（スイッチ処理：ステップＳ２１）。

【０１４１】次いで、パチンコ遊技機１の内部に備えら
れている自己診断機能によって種々の異常診断処理が行
われ、その結果に応じて必要ならば警報が発せられる
（エラー処理：ステップＳ２２）。

【０１４２】次に、遊技制御に用いられる大当り判定用
の乱数等の各判定用乱数を示す各カウンタを更新する処
理を行う（ステップＳ２３）。ＣＰＵ５６は、さらに、
停止図柄の種類を決定する乱数等の表示用乱数を更新す
る処理を行う（ステップＳ２４）。

【０１４３】さらに、ＣＰＵ５６は、特別図柄プロセス
処理を行う（ステップＳ２５）。特別図柄プロセス制御
では、遊技状態に応じてパチンコ遊技機１を所定の順序
で制御するための特別図柄プロセスフラグに従って該当
する処理が選び出されて実行される。そして、特別図柄
プロセスフラグの値は、遊技状態に応じて各処理中に更
新される。

【０１４４】また、普通図柄プロセス処理を行う（ステ
ップＳ２６）。普通図柄プロセス処理では、７セグメン
トＬＥＤによる可変表示器１０を所定の順序で制御する
ための普通図柄プロセスフラグに従って該当する処理が
選び出されて実行される。そして、普通図柄プロセスフ
ラグの値は、遊技状態に応じて各処理中に更新される。

【０１４５】さらに、ＣＰＵ５６は、払出制御基板３７
等に送出される制御コマンドをＲＡＭ５５の所定の領域
に設定して各電気部品制御基板に対して制御コマンドを
送出する処理を行う（コマンド制御処理：ステップＳ２
７）。

【０１４６】次いで、ＣＰＵ５６は、例えばホール管理
用コンピュータに供給される大当り情報、始動情報、確
率変動情報などのデータを出力するデータ出力処理を行
う（ステップＳ２９）。

【０１４７】また、ＣＰＵ５６は、所定の条件が成立し
たときにソレノイド回路５９に駆動指令を行う（ステッ
プＳ３０）。ソレノイド回路５９は、駆動指令に応じて
ソレノイド１６，２１を駆動し、可変入賞球装置１５ま
たは開閉板２０を開状態または閉状態とする。

【０１４８】そして、ＣＰＵ５６は、各入賞口への入賞
を検出するためのスイッチ１７，２３，１９ａ，２４ａ
の検出出力にもとづく賞球数の設定などを行う（ステッ
プＳ３１）。具体的には、入賞検出に応じて払出制御基
板３７に払出制御コマンドを出力する。払出制御基板３
７に搭載されている払出制御用ＣＰＵ３７１は、払出制
御コマンドに応じて賞球払出装置９７Ａを駆動する。

【０１４９】以上のように、メイン処理には遊技制御処
理に移行すべきか否かを判定する処理が含まれ、ＣＰＵ
５６の内部タイマが定期的に発生するタイマ割込にもと
づくタイマ割込処理で遊技制御処理に移行すべきか否か
を判定するためのフラグがセットされるので、遊技制御
処理の全てが確実に実行される。つまり、遊技制御処理
の全てが実行されるまでは、次回の遊技制御処理に移行
すべきか否かの判定が行われないので、遊技制御処理中
の全ての各処理が実行完了することは保証されている。

【０１５０】なお、ここでは、主基板３１のＣＰＵ５６
が実行する遊技制御処理は、ＣＰＵ５６の内部タイマが
定期的に発生するタイマ割込にもとづくタイマ割込処理
でセットされるフラグに応じて実行されたが、定期的に
（例えば２ｍｓ毎）信号を発生するハードウェア回路を
設け、その回路からの信号をＣＰＵ５６の外部割込端子
に導入し、割込信号によって遊技制御処理に移行すべき
か否かを判定するためのフラグをセットするようにして
もよい。

【０１５１】図２０は、電源基板９１０からの電源断信
号にもとづくＮＭＩに応じて実行される停電発生ＮＭＩ
処理の一例を示すフローチャートである。停電発生ＮＭ
Ｉ処理において、ＣＰＵ５６は、まず、停電時などの電
源断時直前の割込許可／禁止状態をバックアップするた
めに、割込禁止フラグの内容をパリティフラグに格納す
る（ステップＳ４１）。

【０１５２】次いで、割込禁止に設定する（ステップＳ
４２）。停電発生ＮＭＩ処理ではＲＡＭ内容の保存を確
実にするためにチェックサムの生成処理を行う。その処
理中に他の割込処理が行われたのではチェックサムの生
成処理が完了しないうちにＣＰＵが動作し得ない電圧に
まで低下してしまうことが考えられるので、まず、他の
割込が生じないような設定がなされる。なお、停電発生
ＮＭＩ処理におけるステップＳ４４〜Ｓ５０は、電力供
給停止準備処理の一例である。また、割込処理中では他
の割込がかからないような仕様のＣＰＵを用いている場
合には、ステップＳ４２の処理は不要である。

【０１５３】次いで、ＣＰＵ５６は、バックアップフラ
グが既にセットされているか否か確認する（ステップＳ
４２）。バックアップフラグが既にセットされていれ
ば、以後の処理を行わない。バックアップフラグがセッ
トされていなければ、以下の電力供給停止準備処理を実
行する。すなわち、ステップＳ４４からステップＳ５０
の処理を実行する。

【０１５４】まず、各レジスタの内容をバックアップＲ
ＡＭ領域に格納する（ステップＳ４４）。その後、バッ
クアップフラグをセットする（ステップＳ４５）。そし
て、バックアップＲＡＭ領域のバックアップチェックデ
ータ領域に適当な初期値を設定し（ステップＳ４６）、
初期値およびバックアップＲＡＭ領域のデータについて
順次排他的論理和をとったあと反転し（ステップＳ４
７）、最終的な演算値をバックアップパリティデータ領
域に設定する（ステップＳ４８）。また、ＲＡＭアクセ
ス禁止状態にする（ステップＳ４９）。電源電圧が低下
していくときには、各種信号線のレベルが不安定になっ
てＲＡＭ内容が化ける可能性があるが、このようにＲＡ
Ｍアクセス禁止状態にしておけば、バックアップＲＡＭ
内のデータが化けることはない。

【０１５５】さらに、ＣＰＵ５６は、主基板３１に搭載
されている全ての出力ポートに対してクリア信号を出力
する。すると、全ての出力ポートは、クリア信号により
クリアされオフ状態とされる（ステップＳ５０）。

【０１５６】次いで、ＣＰＵ５６は、ループ処理にはい
る。すなわち、何らの処理もしない状態になる。従っ
て、リセット管理回路９４０からのリセット信号がロー
レベルになって動作禁止状態にされる前に、内部的に動
作停止状態になる。よって、電源断時に確実にＣＰＵ５
６は動作停止する。その結果、上述したＲＡＭアクセス
禁止の制御および動作停止制御によって、電源電圧が低
下していくことに伴って生ずる可能性がある異常動作に
起因するＲＡＭの内容破壊等を確実に防止することがで
きる。

【０１５７】なお、この実施の形態では、停電発生ＮＭ
Ｉ処理では最終部でプログラムをループ状態にしたが、
ホールト（ＨＡＬＴ）命令を発行するように構成しても
よい。

【０１５８】また、レジスタの内容をＲＡＭ領域に格納
した後にセットされるバックアップフラグは、上述した
ように、電源投入時において復旧すべきバックアップデ
ータがあるか否か（停電からの復旧か否か）を判断する
際に使用される。また、ステップＳ４１からＳ５０の処
理は、ＣＰＵ５６がシステムリセット回路６５からのシ
ステムリセット信号を受ける前に完了する。換言すれ
ば、システムリセット回路６５からのシステムリセット
信号を受ける前に完了するように、電圧監視回路の検出
電圧の設定が行われている。

【０１５９】この実施の形態では、電力供給停止準備処
理開始時に、バックアップフラグの確認が行われる。そ
して、バックアップフラグが既にセットされている場合
には電力供給停止準備処理を実行しない。上述したよう
に、バックアップフラグは、必要なデータのバックアッ
プが完了し、その後電力供給停止準備処理が完了したこ
とを示すフラグである。従って、例えば、リセット待ち
のループ状態で何らかの原因で再度ＮＭＩが発生したと
しても、電力供給停止準備処理が重複して実行されてし
まうようなことはない。

【０１６０】ただし、割込処理中では他の割込がかから
ないような仕様のＣＰＵを用いている場合には、ステッ
プＳ４３の判断は不要である。

【０１６１】図２１は、バックアップパリティデータ作
成方法の一例を説明するための説明図である。ただし、
図２１に示す例では、簡単のために、バックアップデー
タＲＡＭ領域のデータのサイズを３バイトとする。電源
電圧低下にもとづく停電発生処理において、図２１に示
すように、バックアップチェックデータ領域に、初期デ
ータ（この例では００Ｈ）が設定される。次に、「００
Ｈ」と「Ｆ０Ｈ」の排他的論理和がとられ、その結果と
「１６Ｈ」の排他的論理和がとられる。さらに、その結
果と「ＤＦＨ」の排他的論理和がとられる。そして、そ
の結果（この例では「３９Ｈ」）を反転して得られた値
（この例では「Ｃ６Ｈ」）がバックアップパリティデー
タ領域に設定される。

【０１６２】電源が再投入されたときには、停電復旧処
理においてパリティ診断が行われる。バックアップ領域
の全データがそのまま保存されていれば、電源再投入時
に、図２１に示すようなデータがバックアップ領域に設
定されている。

【０１６３】ステップＳ４の処理において、ＣＰＵ５６
は、電源発生ＭＮＩ処理にて実行された処理と同様の処
理を行う。すなわち、バックアップチェックデータ領域
に、初期データ（この例では００Ｈ）が設定され、「０
０Ｈ」と「Ｆ０Ｈ」の排他的論理和がとられ、その結果
と「１６Ｈ」の排他的論理和がとられる。さらに、その
結果と「ＤＦＨ」の排他的論理和がとられる。そして、
その結果（この例では「３９Ｈ」）を反転した最終演算
結果を得る。バックアップ領域の全データがそのまま保
存されていれば、最終的な演算結果は、「Ｃ６Ｈ」、す
なわちバックアップチェックデータ領域に設定されてい
るデータと一致する。バックアップＲＡＭ領域内のデー
タにビット誤りが生じていた場合には、最終的な演算結
果は「Ｃ６Ｈ」にならない。

【０１６４】よって、ＣＰＵ５６は、最終的な演算結果
とバックアップチェックデータ領域に設定されているデ
ータとを比較して、一致すればパリティ診断正常とす
る。一致しなければ、パリティ診断異常とする。

【０１６５】以上のように、この実施の形態では、遊技
制御手段には、遊技機の電源が断しても、所定期間電源
バックアップされる記憶手段（この例ではバックアップ
ＲＡＭ）が設けられ、電源投入時に、ＣＰＵ５６（具体
的にはＣＰＵ５６が実行するプログラム）は、記憶手段
がバックアップ状態にあればバックアップデータにもと
づいて遊技状態を回復させる遊技状態復旧処理（ステッ
プＳ６）を行うように構成される。

【０１６６】なお、この実施の形態では、電源基板９１
０において、電源監視用ＩＣ９０２と、リセット管理回
路９４０は、同一の電源電圧を監視しているが、異なる
電源電圧を監視してもよい。例えば、電源監視用ＩＣ９
０２が＋３０Ｖ電源電圧を監視し、リセット管理回路９
４０が＋５Ｖ電源電圧を監視してもよい。そして、リセ
ット管理回路９４０がリセット信号をローレベルにする
タイミングは電源監視用ＩＣ９０２がＮＭＩ割込信号
（電源断信号）を発生するタイミングに対して遅くなる
ように、システムリセット回路６５のしきい値レベル
（システムリセット信号を発生する電圧レベル）が設定
される。例えば、しきい値は４．２５Ｖである。４．２
５Ｖは、通常時の電圧より低いが、ＣＰＵ５６が暫くの
間動作しうる程度の電圧である。

【０１６７】また、上記の実施の形態では、ＣＰＵ５６
は、マスク不能割込端子（ＮＭＩ端子）を介して電源基
板からのＮＭＩ割込信号（電源監視手段からのＮＭＩ割
込信号）を検知したが、ＮＭＩ割込信号をマスク可能割
込割込端子（ＩＲＱ端子）に導入してもよい。その場合
には、割込処理（ＩＲＱ処理）で電力供給停止準備処理
が実行される。また、入力ポートを介して電源基板から
のＮＭＩ割込信号を検知してもよい。その場合には、メ
イン処理において入力ポートの監視が行われる。

【０１６８】また、ＮＭＩ割込信号に変えて、ＩＲＱ端
子を介して電源基板からの割込信号を検知する場合に、
メイン処理のステップＳ１１における遊技制御処理の開
始時にＩＲＱ割込マスクをセットし、遊技制御処理の終
了時にＩＲＱ割込マスクを解除するようにしてもよい。
そのようにすれば、遊技制御処理の開始前および終了後
に割込がかかることになって、遊技制御処理が中途で中
断されることはない。従って、払出制御コマンドを払出
制御基板３７に送出しているときなどにコマンド送出が
中断されてしまうようなことはない。よって、停電が発
生するようなときでも、払出制御コマンド等は確実に送
出完了する。

【０１６９】図２２は、払出制御用ＣＰＵ３７１のメイ
ン処理を示すフローチャートである。メイン処理では、
払出制御用ＣＰＵ３７１は、まず、必要な初期設定を行
う（ステップＳ７０１）。

【０１７０】そして、払出制御用ＣＰＵ３７１は、払出
制御用のバックアップＲＡＭ領域にバックアップデータ
が存在しているか否かの確認を行う（ステップＳ７０
２）。すなわち、例えば、主基板３１のＣＰＵ５６の処
理と同様に、電源断時にセットされるバックアップフラ
グがセット状態になっているか否かによって、バックア
ップデータが存在しているか否か確認する。バックアッ
プフラグがセット状態になっている場合には、バックア
ップデータありと判断する。バックアップデータなしと
判断された場合には、前回の電源オフ時に未払出の遊技
球がなかったことになり、内部状態を電源断時の状態に
戻す必要がない。従って、払出制御用ＣＰＵ３７１は、
停電復旧時でない電源投入時に実行される初期化処理を
実行する（ステップＳ７０２，Ｓ７０３）。

【０１７１】バックアップＲＡＭ領域にバックアップデ
ータが存在している場合には、払出制御用ＣＰＵ３７１
は、バックアップＲＡＭ領域のデータチェック（この例
ではパリティチェック）を行う（ステップＳ７０４）。
不測の電源断が生じた後に復旧した場合には、バックア
ップＲＡＭ領域のデータは保存されていたはずであるか
ら、チェック結果は正常になる。チェック結果が正常で
ない場合には、内部状態を電源断時の状態に戻すことが
できないので、停電復旧時でない電源投入時に実行され
る初期化処理を実行する（ステップＳ７０５，Ｓ７０
３）。

【０１７２】チェック結果が正常であれば、払出制御用
ＣＰＵ３７１は、内部状態を電源断時の状態に戻すため
の払出状態復旧処理を行う（ステップＳ７０６）。そし
て、バックアップＲＡＭ領域に保存されていたＰＣ（プ
ログラムカウンタ）の指すアドレスに復帰する（ステッ
プＳ７０７）。

【０１７３】通常の初期化処理の実行（ステップＳ７０
３）を終えると、払出制御用ＣＰＵ３７１により実行さ
れるメイン処理は、タイマ割込フラグの監視（ステップ
Ｓ７０８）の確認が行われるループ処理に移行する。

【０１７４】なお、この実施の形態では、ステップＳ７
０２でバックアップデータの有無が確認された後、バッ
クアップデータが存在する場合にステップＳ７０４でバ
ックアップ領域のチェックが行われたが、逆に、バック
アップ領域のチェック結果が正常であったことが確認さ
れた後に、バックアップデータの有無の確認が行われる
ようにしてもよい。また、バックアップデータの有無の
確認、またはバックアップ領域のチェックの何れか一方
を確認することによって、停電復旧処理を実行するか否
かを判断するように構成してもよい。

【０１７５】また、例えば停電復旧処理を実行するか否
か判断する場合のパリティチェック（ステップＳ７０
４）の際などに、すなわち、遊技状態を復旧するか否か
判断する際に、保存されていたＲＡＭデータにおける払
出遊技球数データ等によって、遊技機が払出待機状態
（払出途中でない状態）であることが確認されたら、払
出状態復旧処理を行わずに初期化処理を実行するように
してもよい。

【０１７６】通常の初期化処理では、図２３に示すよう
に、レジスタおよびＲＡＭのクリア処理（ステップＳ９
０１）が行われ、所定の初期値の設定が行われる（ステ
ップＳ９０２）。そして、初期化処理を終える前に割込
が許可される（ステップＳ９０３）。

【０１７７】この実施の形態では、払出制御用ＣＰＵ３
７１の内蔵タイマ／カウンタが繰り返しタイマ割込を発
生するように設定される。また、繰り返し周期は２ｍｓ
に設定される。そして、図２４に示すように、タイマ割
込が発生すると、払出制御用ＣＰＵ３７１は、タイマ割
込フラグをセットする（ステップＳ７１１）。なお、図
２４には割込を許可することも明示されているが（ステ
ップＳ７１０）、２ｍｓタイマ割込処理では、最初に割
込許可状態に設定される。すなわち、２ｍｓタイマ割込
処理中には割込許可状態になっている。

【０１７８】払出制御用ＣＰＵ３７１は、ステップＳ７
０８において、タイマ割込フラグがセットされたことを
検出すると、タイマ割込フラグをリセットするとともに
（ステップＳ７０９）、払出制御処理を実行する（ステ
ップＳ７１０）。以上の制御によって、この実施の形態
では、払出制御処理は２ｍｓ毎に起動されることにな
る。なお、この実施の形態では、タイマ割込処理ではフ
ラグセットのみがなされ、払出制御処理はメイン処理に
おいて実行されるが、タイマ割込処理で払出制御処理を
実行してもよい。

【０１７９】払出制御用ＣＰＵ３７１は、電源投入時
に、バックアップＲＡＭ領域のデータを確認するだけ
で、通常の初期設定処理を行うのか払出中の状態を復元
するのか決定できる。すなわち、簡単な判断によって、
未払出の遊技球について払出処理再開を行うことができ
る。さらに、この実施の形態では、主基板３１における
遊技制御と同様に、パリティチェックコードによって記
憶内容保存の確実化が図られている。

【０１８０】図２５は、ステップＳ７１０の払出制御処
理を示すフローチャートである。払出制御処理におい
て、払出制御用ＣＰＵ３７１は、まず、中継基板７２を
介して入力ポート３７２ｂに入力される賞球カウントス
イッチ３０１Ａ、球貸しカウントスイッチ３０１Ｂがオ
ンしたか否かを判定する（スイッチ処理：ステップＳ７
５１）。

【０１８１】次に、払出制御用ＣＰＵ３７１は、センサ
（例えば、払出モータ２８９の回転数を検出するモータ
位置センサ）からの信号入力状態を確認してセンサの状
態を判定する等の処理を行う（入力判定処理：ステップ
Ｓ７５２）。払出制御用ＣＰＵ３７１は、さらに、受信
した払出制御コマンドを解析し、解析結果に応じた処理
を実行する（コマンド解析実行処理：ステップＳ７５
３）。

【０１８２】次いで、払出制御用ＣＰＵ３７１は、主基
板３１から払出停止指示コマンドを受信していたら払出
停止状態に設定し、払出開始指示コマンドを受信してい
たら払出停止状態の解除を行う（ステップＳ７５４）。
また、プリペイドカードユニット制御処理を行う（ステ
ップＳ７５５）。

【０１８３】また、払出制御用ＣＰＵ３７１は、球貸し
要求に応じて貸し球を払い出す制御を行う（ステップＳ
７５６）。さらに、払出制御用ＣＰＵ３７１は、所定の
賞球を払い出す賞球制御処理を行う（ステップＳ７５
７）。そして、払出制御用ＣＰＵ３７１は、出力ポート
３７２ｃおよび中継基板７２を介して球払出装置９７の
払出機構部分における払出モータ２８９に向けて駆動信
号を出力し、ステップＳ７５６の球貸し制御処理または
ステップＳ７５７の賞球制御処理で設定された回転数分
払出モータ２８９を回転させる払出モータ制御処理を行
う（ステップＳ７５８）。

【０１８４】なお、この実施の形態では、払出モータ２
８９としてステッピングモータが用いられ、払出モータ
２８９を制御するために１−２相励磁方式が用いられ
る。従って、具体的には、払出モータ制御処理におい
て、８種類の励磁パターンデータが繰り返し払出モータ
２８９に出力される。また、この実施の形態では、各励
磁パターンデータが４ｍｓずつ出力される。

【０１８５】次いで、エラー検出処理が行われ、その結
果に応じてエラー表示ＬＥＤ３７４に所定の表示を行う
（エラー処理：ステップＳ７５９）。

【０１８６】さらに、ターミナル基板１６０に情報信号
を出力する処理を行う（出力処理：ステップＳ７６
０）。なお、情報信号は、貸し球の払出一単位（例えば
２５個）ごとに所定時間オンとなり、続いて所定時間オ
フを出力する信号である。

【０１８７】図２６は、電源基板９１０の電源監視用Ｉ
Ｃ９０２からの電源断信号にもとづくＮＭＩに応じて実
行される停電発生ＮＭＩ処理の一例を示すフローチャー
トである。停電発生ＮＭＩ処理において、払出制御用Ｃ
ＰＵ３７１は、まず、割込禁止フラグの内容をパリティ
フラグに格納する（ステップＳ８０１）。次いで、割込
禁止に設定する（ステップＳ８０２）。

【０１８８】停電発生ＮＭＩ処理では、主基板３１にお
いて実行された処理と同様に、ＲＡＭ内容の保存を確実
にするためのチェックサムの生成処理を行う。その処理
中に他の割込処理が行われたのではチェックサムの生成
処理が完了しないうちに払出制御用ＣＰＵ３７１が動作
し得ない電圧にまで低下してしまうことがことも考えら
れるので、まず、他の割込が生じないような設定がなさ
れる。なお、停電発生ＮＭＩ処理におけるステップＳ８
０４〜Ｓ８１０は、電力供給停止準備処理の一例であ
る。

【０１８９】なお、割込処理中では他の割込がかからな
いような仕様のＣＰＵを用いている場合には、ステップ
Ｓ８０２の処理は不要である。

【０１９０】次いで、払出制御用ＣＰＵ３７１は、バッ
クアップフラグが既にセットされているか否か確認する
（ステップＳ８０３）。バックアップフラグが既にセッ
トされていれば、以後の処理を行わない。バックアップ
フラグがセットされていなければ、以下の電力供給停止
準備処理を実行する。すなわち、ステップＳ８０４から
ステップＳ８１０の処理を実行する。

【０１９１】まず、各レジスタの内容をバックアップＲ
ＡＭ領域に格納する（ステップＳ８０４）。その後、バ
ックアップフラグをセットする（ステップＳ８０５）。
そして、バックアップＲＡＭ領域のバックアップチェッ
クデータ領域に適当な初期値を設定し（ステップＳ８０
６）、初期値およびバックアップＲＡＭ領域のデータに
ついて順次排他的論理和をとったあと反転し（ステップ
Ｓ８０７）、最終的な演算値をバックアップパリティデ
ータ領域に設定する（ステップＳ８０８）。また、ＲＡ
Ｍアクセス禁止状態にする（ステップＳ８０９）。電源
電圧が低下していくときには、各種信号線のレベルが不
安定になってＲＡＭ内容が化ける可能性があるが、この
ようにＲＡＭアクセス禁止状態にしておけば、バックア
ップＲＡＭ内のデータが化けることはない。

【０１９２】さらに、払出制御用ＣＰＵ３７１は、全て
の出力ポートに対してクリア信号を出力する。従って、
全ての出力ポートは、クリア信号によりオフ状態とされ
る（ステップＳ８１０）。

【０１９３】次いで、払出制御用ＣＰＵ３７１は、ルー
プ処理にはいる。すなわち、何らの処理もしない状態に
なる。従って、リセット管理回路９４０からのリセット
信号がローレベルになって動作禁止状態にされる前に、
内部的に動作停止状態になる。よって、電源断時に確実
に払出制御用ＣＰＵ３７１は動作停止する。その結果、
上述したＲＡＭアクセス禁止の制御および動作停止制御
によって、電源電圧が低下していくことに伴って生ずる
可能性がある異常動作に起因するＲＡＭの内容破壊等を
確実に防止することができる。

【０１９４】なお、この実施の形態では、停電発生ＮＭ
Ｉ処理では最終部でプログラムをループ状態にしたが、
ホールト（ＨＡＬＴ）命令を発行するように構成しても
よい。

【０１９５】また、レジスタの内容をＲＡＭ領域に格納
した後にセットされるバックアップフラグは、上述した
ように、電源投入時において復旧すべきバックアップデ
ータがあるか否か（停電からの復旧か否か）を判断する
際に使用される。また、ステップＳ８０１からＳ８１０
の処理は、払出制御用ＣＰＵ３７１が電源基板９１０か
らのリセット信号がローレベルになる前に完了する。換
言すれば、電源基板９１０からのリセット信号がリセッ
ト状態を示すようになる前に完了するように、電源基板
９１０の電圧監視用ＩＣ９０２において検出電圧の設定
が行われている。

【０１９６】この実施の形態では、電力供給停止準備処
理開始時に、バックアップフラグの確認が行われる。そ
して、バックアップフラグが既にセットされている場合
には電力供給停止準備処理を実行しない。上述したよう
に、バックアップフラグは、必要なデータのバックアッ
プが完了し、その後電力供給停止準備処理が完了したこ
とを示すフラグである。従って、例えば、リセット待ち
のループ状態で何らかの原因で再度ＮＭＩが発生したと
しても、電力供給停止準備処理が重複して実行されてし
まうようなことはない。

【０１９７】ただし、割込処理中では他の割込がかから
ないような仕様のＣＰＵを用いている場合には、ステッ
プＳ８０３の判断は不要である。

【０１９８】また、この実施の形態では、払出制御用Ｃ
ＰＵ３７１は、マスク不能外部割込端子（ＮＭＩ端子）
を介して電源基板からのＮＭＩ割込信号（電源監視手段
からのＮＭＩ割込信号）を検知したが、ＮＭＩ割込信号
をマスク可能割込割込端子（ＩＲＱ端子）に導入しても
よい。その場合には、ＩＲＱ処理によって図２６に示さ
れた停電発生ＮＭＩ処理が実行される。また、入力ポー
トを介してＮＭＩ割込信号を検知してもよい。その場合
には、払出制御用ＣＰＵ３７１が実行するメイン処理に
おいて、入力ポートの監視が行われる。

【０１９９】図２７は、バックアップパリティデータ作
成方法の一例を説明するための説明図である。ただし、
図２７に示す例では、簡単のために、バックアップデー
タＲＡＭ領域のデータのサイズを３バイトとする。電源
電圧低下にもとづく停電発生処理において、図２７に示
すように、バックアップチェックデータ領域に、初期デ
ータ（この例では００Ｈ）が設定される。次に、「００
Ｈ」と「Ｆ０Ｈ」の排他的論理和がとられ、その結果と
「１６Ｈ」の排他的論理和がとられる。さらに、その結
果と「ＤＦＨ」の排他的論理和がとられる。そして、そ
の結果（この例では「３９Ｈ」）を反転して得られた値
（この例では「Ｃ６Ｈ」）がバックアップパリティデー
タ領域に設定される。

【０２００】電源が再投入されたときには、停電復旧処
理においてパリティ診断が行われる。バックアップ領域
の全データがそのまま保存されていれば、電源再投入時
に、図２７に示すようなデータがバックアップ領域に設
定されている。

【０２０１】ステップＳ７０４の処理において、払出制
御用ＣＰＵ３７１は、図２６のステップＳ８０６および
ステップＳ８０７にて実行された処理と同様の処理を行
う。すなわち、バックアップチェックデータ領域に、初
期データ（この例では００Ｈ）が設定され、「００Ｈ」
と「Ｆ０Ｈ」の排他的論理和がとられ、その結果と「１
６Ｈ」の排他的論理和がとられる。さらに、その結果と
「ＤＦＨ」の排他的論理和がとられる。そして、その結
果（この例では「３９Ｈ」）を反転した最終演算結果を
得る。バックアップ領域の全データがそのまま保存され
ていれば、最終的な演算結果は、「Ｃ６Ｈ」、すなわち
バックアップチェックデータ領域に設定されているデー
タと一致する。バックアップＲＡＭ領域内のデータにビ
ット誤りが生じていた場合には、最終的な演算結果は
「Ｃ６Ｈ」にならない。

【０２０２】よって、払出制御用ＣＰＵ３７１は、最終
的な演算結果とバックアップチェックデータ領域に設定
されているデータとを比較して、一致すればパリティ診
断正常とする。一致しなければ、パリティ診断異常とす
る。

【０２０３】以下、払出状態復旧処理について説明す
る。図２８は、図２２のステップＳ７０６に示された払
出状態復旧処理の一例を示すフローチャートである。こ
の例では、払出制御用ＣＰＵ３７１は、バックアップＲ
ＡＭに保存されていた値をレジスタに復元する（ステッ
プＳ８６１）。そして、バックアップＲＡＭに保存され
ていたデータにもとづいて停電時の払出状態を復旧する
ための処理を行う。例えば、賞球中処理中フラグのセッ
ト等を行う。

【０２０４】例えば、電源復旧時に、バックアップＲＡ
Ｍ領域に、未払出賞球数もしくは未払出貸し球数、また
はそれらの両方が保存されていた場合には、それらの保
存数にもとづいて払出処理を再開する。

【０２０５】以上のように、この実施の形態では、払出
制御手段には、遊技機の電源が断しても、所定期間電源
バックアップされる記憶手段（この例ではバックアップ
ＲＡＭ）が設けられ、電源投入時に、払出制御用ＣＰＵ
３７１（具体的には払出制御用ＣＰＵ３７１が実行する
プログラム）は、記憶手段がバックアップ状態にあれば
バックアップデータにもとづいて払出状態を回復させる
払出状態復旧処理（ステップＳ７０６）を行うように構
成される。

【０２０６】図１１に例示した電源基板９１０の構成に
おいて、電源監視用ＩＣ９０２が出力する信号は、バッ
ファ回路９１８を介して主基板３１に対して電源断信号
として出力されるとともに、遅延回路９２０およびバッ
ファ回路９１９を介して払出制御基板３７に対して電源
断信号として出力されていた。すると、図２９に示すよ
うに、遊技機の電源が断する際に、主基板３１のＣＰＵ
５６には、払出制御基板３７の払出制御用ＣＰＵ３７１
に対するよりも早く電源断信号が供給される。

【０２０７】従って、図２９に示すように、主基板３１
のＣＰＵ５６には、払出制御基板３７の払出制御用ＣＰ
Ｕ３７１よりも早くＮＭＩがかかる。ＮＭＩに応じて電
力供給停止準備処理が開始されるので、その時点で、Ｃ
ＰＵ５６による遊技制御および払出制御用ＣＰＵ３７１
による払出制御は停止する。

【０２０８】すなわち、電源基板９１０に搭載されてい
る立下管理手段が、遊技制御手段を立ち下げた後に払出
制御手段（価値付与制御手段）を立ち下げるという順序
制御を行っている。従って、主基板３１のＣＰＵ５６が
他の電気部品制御基板に対して制御コマンドを出力する
前に、払出制御手段におけるＣＰＵが既に立ち下がって
いることはなく、主基板３１からの制御コマンドが受信
側の電気部品制御基板のＣＰＵで受信されないという事
態は生じない。なお、この実施の形態では、立下管理手
段は、電源監視用ＩＣ９０２、制御手段の作動を停止さ
せるためのリセット信号を出力可能なリセット管理回路
９４０および遅延回路９２０で実現されている。

【０２０９】ここでは、立下管理手段が、主基板３１に
与えられる電源断信号と払出制御手段に送られる電源断
信号とのタイミングをずらせることによって、それらの
間の立ち下げの順序制御を行ったが、他の複数の電気部
品制御基板、例えば表示制御基板７０、ランプ制御基板
３５および音声制御基板８０等の遊技演出に関わる電気
部品制御手段を搭載した電気部品制御基板の立ち下げタ
イミングを制御することもできる。例えば、図１２に示
した回路構成において、主基板３１および払出制御基板
３７１以外の電気部品制御基板に対してもバッファ回路
を介して電源断信号を出力するようにすればよい。

【０２１０】そして、それぞれのバッファ回路の前に遅
延回路を置き、各遅延回路の遅延量に差を設ければ、主
基板３１および他の電気部品制御基板に与えられる電源
断信号出力タイミングのそれぞれの間で差を付けること
ができる。表示制御基板７０、ランプ制御基板３５およ
び音声制御基板８０等における各ＣＰＵも電源断信号に
応じて演出制御を停止するようにすれば、各電気部品制
御手段を、あらかじめ定められた順序で立ち下げること
ができるようになる。

【０２１１】さらに、この実施の形態のように、電源基
板９１０における立下管理手段が一括して各基板におけ
る制御手段の立ち下げを管理することによって、立ち下
げの順序制御を容易に調整することができる。例えば、
それぞれの遅延回路の遅延量を調整することによって容
易に立ち下げ順序を制御することができる。

【０２１２】なお、この実施の形態では、立下管理手段
が電源基板９１０に搭載されたが、立下管理手段を搭載
した立下管理手段を別個に設けてもよい。ただし、一般
に立ち下げのための信号は電源電圧の立ち下がりを利用
して作成されるので、電源基板９１０に立下管理手段を
搭載した場合には、各電気部品制御手段の立ち下げ管理
をより容易に行えるというメリットがある。

【０２１３】上記の実施の形態では、立上管理手段は、
各電気部品制御手段へのリセット信号の遅延量を調整す
ることによって立ち上げの順序管理を行ったが、リセッ
ト信号ではなく電源電圧の供給開始タイミングを調整す
ることによって立ち上げの順序管理を行うこともでき
る。

【０２１４】図３０は、電源電圧の供給開始タイミング
を調整する立上管理手段が搭載された電源基板９１０の
構成例を示すブロック図である。図３０に示す実施の形
態では、主基板３１に対する＋３０Ｖ、＋１２Ｖ、＋５
Ｖおよびバックアップ電源電圧の供給開始が遅延され
る。すなわち、遅延回路９７１はバックアップ電源電圧
の立ち上がりを遅延させ、遅延回路９７２は＋５Ｖの立
ち上がりを遅延させる。また、遅延回路９７３は＋１２
Ｖの立ち上がりを遅延させ、遅延回路９７４は＋３０Ｖ
の立ち上がりを遅延させる。遅延回路９７１，９７２，
９７３，９７４は例えばコンデンサで実現できる。

【０２１５】なお、図３０では、１つのコネクタ９１５
が示されているが、各電気部品制御基板対応にコネクタ
が設けられていてもよい。その場合には、例えば、主基
板３１への各種電圧を供給するためのコネクタ、ランプ
制御基板３５への各種電圧を供給するためのコネクタ、
払出制御基板３７への各種電圧を供給するためのコネク
タ、表示制御基板７０への各種電圧を供給するためのコ
ネクタ、音声制御基板８０への各種電圧を供給するため
のコネクタ、および発射制御基板９１への各種電圧を供
給するためのコネクタが別個に設けられる。

【０２１６】また、図３０に示す電源基板９１０では、
主基板３１に供給される各電圧の立ち上がりのみを遅延
させているので、主基板３１の遊技制御手段の立ち上が
りのみが、他の電気部品制御手段の立ち上がりよりも遅
れる。しかし、他のそれぞれの電気部品制御手段の立ち
上がりに順序をつけることもできる。例えば、ランプ制
御基板３５、払出制御基板３７、表示制御基板７０およ
び音声制御基板８０のそれぞれに供給される各種電圧も
遅延回路を介して供給し、それぞれの遅延回路の遅延量
に差を設ければ、遊技制御手段、ランプ制御手段、払出
制御手段、表示制御手段および音声制御手段の間で、立
ち上がりタイミングに順序付けすることもできる。

【０２１７】さらに、電気部品制御基板で用いられる全
ての種類の電圧を遅延対象とするのではなく、ＣＰＵが
使用する電源電圧のみを遅延対象としてもよい。

【０２１８】図３１は、図３０に示す電源基板９１０を
用いた場合の各基板に供給される直流電圧等を示すブロ
ック図である。図３０に示すように、主基板３１に至る
各種電圧が遅延回路で遅延された後に、主基板３１に供
給される。

【０２１９】図３２は、立上管理手段のさらに他の実施
の形態を示すブロック図である。図３２に示す構成で
は、起動信号を出力する立上管理回路９７５が電源基板
９１０に搭載されている。主基板３１とサブ基板（ラン
プ制御基板３５、払出制御基板３７、表示制御基板７０
および音声制御基板８０）には、電源基板９１０から、
遅延されることなく各種電圧およびリセット信号が供給
される。

【０２２０】図３３に例示するように、この実施の形態
で用いられる主基板３１のＣＰＵ５６は、リセット信号
がリセット解除状態を示すと、まず、セキュリティチェ
ックプログラムを実行し、その後初期化処理を実行す
る。また、サブ基板３５，３７，７０，８０のＣＰＵ
は、リセット信号がリセット解除状態を示すと、初期化
処理を実行した後に遊技演出に関わる制御を行う状態で
ある制御状態に入る。そして、立上管理回路９７５は、
ＣＰＵ５６のセキュリティチェックプログラムの実行が
確実に完了するタイミングで起動信号を出力する。起動
信号は、主基板３１の入出力ポート５７に入力される。

【０２２１】主基板３１のＣＰＵ５６は、入出力ポート
５７を介して起動信号を受けたことを確認したら遊技制
御状態に入る。従って、遊技制御手段が遊技制御状態に
入ったときには、サブ基板３５，３７，７０，８０のＣ
ＰＵは既に制御状態になっている。よって、例えば、主
基板３１から送出された制御コマンドは、サブ基板３
５，３７，７０，８０のＣＰＵにおいて確実に受信され
る。

【０２２２】図３４は、立上管理手段のさらに他の実施
の形態を示すブロック図である。図３４に示す構成で
は、主基板３１に対するリセット信号の立ち上げタイミ
ングを調整する立上管理回路９７６が電源基板９１０に
搭載されている。主基板３１とサブ基板（ランプ制御基
板３５、払出制御基板３７、表示制御基板７０および音
声制御基板８０）には、電源基板９１０から、遅延され
ることなく各種電圧およびリセット信号が供給される。

【０２２３】図３５に示すように、サブ基板３５，３
７，７０，８０のＣＰＵは、リセット信号がリセット解
除状態を示すと、初期化処理を実行した後に、動作可能
信号を出力する。立上管理回路９７６は、動作可能信号
を受信すると、主基板３１に対するリセット信号を立ち
上げる。リセット信号が立ち上がったことに応じて、主
基板３１ＣＰＵ５６は、初期化処理を行った後に遊技制
御状態に入る。従って、遊技制御手段が遊技制御状態に
入ったときには、サブ基板３５，３７，７０，８０のＣ
ＰＵは既に制御状態になっている。よって、例えば、主
基板３１から送出された制御コマンドは、サブ基板３
５，３７，７０，８０のＣＰＵにおいて確実に受信され
る。

【０２２４】なお、図３４に示す構成において、立上管
理回路９７６は、動作可能信号を受信すると、主基板３
１に対して起動信号を出力するようにしてもよい。その
ように構成されている場合には、主基板３１に対するリ
セット信号は、サブ基板３５，３７，７０，８０に対す
るリセット信号と同様のタイミングでリセット解除状態
になる。そして、主基板３１では、電源基板９１０から
の起動信号が入出力ポート５７に入力され、ＣＰＵ５６
は、起動信号を受信したら遊技制御状態に入る。

【０２２５】また、上記の各実施の形態では、立下管理
手段は、各電気部品制御手段への電源断信号の遅延量を
調整することによって立ち下げの順序管理を行ったが、
他の方法によっても各電気部品制御手段の立ち下げ管理
を行うことができる。

【０２２６】図３６は、立下管理手段の他の実施の形態
を示すブロック図である。図３６に示す構成では、立下
管理手段は、サブ基板３５，３７，７０，８０に対する
リセット信号を遅延する遅延回路９６０で実現される。
なお、立上管理回路９６８は、サブ基板３５，３７，７
０，８０からの動作可能信号に応じて、主基板３１に対
して起動信号を出力する。また、この実施の形態では、
主基板３１およびサブ基板３５，３７，７０，８０のＣ
ＰＵは、リセット信号がローレベルになったことによっ
て制御動作を停止する。

【０２２７】図３７に示すように、主基板３１に対する
リセット信号は、サブ基板３５，３７，７０，８０に対
するリセット信号よりも早く立ち上がる。しかし、主基
板３１のＣＰＵ５６は、起動信号を受けたことに応じて
初めて遊技状態に入る。起動信号は、サブ基板３５，３
７，７０，８０の各ＣＰＵが制御状態に入って動作可能
信号を出力すると動作可能状態を示すので、主基板３１
のＣＰＵ５６が遊技制御状態に入ったとき、すなわち立
ち上がったときには、サブ基板３５，３７，７０，８０
の各ＣＰＵは既に制御状態に入っている。すなわち、既
に立ち上がっている。

【０２２８】そして、遊技機への電源供給が断してＶSL
が所定値以下になると、リセットＩＣ６５１の出力がロ
ーレベルになる。リセットＩＣ６５１の出力は、そのま
ま主基板３１に供給されているが、サブ基板３５，３
７，７０，８０には遅延回路９６０を介して供給されて
いる。従って、図３７に示すように、主基板３１のＣＰ
Ｕ５６は、サブ基板３５，３７，７０，８０の各ＣＰＵ
よりも早く立ち下がる。

【０２２９】よって、例えば、電源断直前に遊技制御手
段が他の電気部品制御手段に対して制御コマンドを送出
しているような場合でも、その制御コマンドは、受信側
の電気部品制御手段において確実に受信される。

【０２３０】なお、図３６に示す構成では、１つの遅延
回路９６０の出力が各サブ基板３５，３７，７０，８０
に供給されているので、各サブ基板３５，３７，７０，
８０のＣＰＵは同時に立ち下がることになるが、バッフ
ァ回路９６１〜９６４の前段にそれぞれ遅延回路を置
き、各遅延回路の遅延量に差を設ければ、主基板３１お
よび各サブ基板３５，３７，７０，８０の立ち下げ順序
を任意に設定することができる。

【０２３１】また、図３６に示す構成では、リセットＩ
Ｃ６５１の出力がそのまま遅延回路９６０およびバッフ
ァ回路９６５に出力されるので、電源投入時に１回のリ
セット解除動作（ローレベルからハイレベルへの変化）
が行われることになるが、図１２に示されたようなＩＣ
９４１〜９４９を設け、２回のリセット解除動作が行わ
れるように構成してもよい。

【０２３２】図３８は、立下管理手段の他の実施の形態
を示すブロック図である。図３８に示す構成では、立下
管理回路９７７は、電源監視用ＩＣ９０２の出力がハイ
レベルからローレベルに変化すると、スイッチ回路９７
８を介して、主基板３１に供給される各種電圧を直ちに
遮断する。各サブ基板３５，３７，７０，８０に至る各
種電源については特に制御を行わない。よって、各サブ
基板３５，３７，７０，８０に供給される電圧はしばら
くの間、各サブ基板３５，３７，７０，８０が動作可能
な電位を維持するが、主基板３１に供給される電圧は直
ちに遮断される。その結果、主基板３１は、各サブ基板
３５，３７，７０，８０よりも早く立ち下がることにな
る。

【０２３３】図３９は、立上管理手段の他の実施の形態
を示すブロック図である。図３８に示す構成では、立上
管理手段であるリセット管理回路９４０において、リセ
ットＩＣ９３１，９３２が設けられている。リセットＩ
Ｃ９３１，９３２として、図１１等に示された電源監視
用ＩＣと同じＩＣを用いることができる。リセットＩＣ
９３１は、＋３０Ｖ電源電圧（ＶSL）が＋９Ｖ以上にな
ると出力をハイレベルにし、＋９Ｖを下回ると出力をロ
ーレベルにする。リセットＩＣ９３１の出力は、各サブ
基板に搭載されたＣＰＵに対してシステムリセット信号
として供給される。

【０２３４】リセットＩＣ９３２は、＋３０Ｖ電源電圧
（ＶSL）が＋７Ｖ以上になると出力をハイレベルにし、
＋７Ｖを下回ると出力をローレベルにする。リセットＩ
Ｃ９３１の出力は、主基板３１に搭載されたＣＰＵ５６
に対してシステムリセット信号として供給される。リセ
ットＩＣ９３１，９３２において、それぞれのＶs 端子
に、＋３０Ｖ電源電圧が抵抗で分圧された電圧が入力さ
れている。そして、リセットＩＣ９３１，９３２が、＋
３０Ｖ電源電圧（ＶSL）と＋７Ｖまたは＋９Ｖとを比較
できるように各抵抗の抵抗値が選定されている。

【０２３５】図３９に示すように、異なる電圧を監視し
てリセット信号を出力する２つのリセットＩＣ９３１，
９３２を設けた構成によっても、主基板３１のＣＰＵ５
６に対するリセット解除のタイミングを、サブ基板のＣ
ＰＵに対するリセット解除のタイミングよりも遅くする
ことができる。

【０２３６】なお、リセットＩＣ９３１，９３２の出力
がハイレベルに立ち上げるときには、立ち上がりタイミ
ングが、コンデンサＣ１，Ｃ２の容量で定まる時間だけ
遅延される。

【０２３７】従って、図４０に示すように、遊技機に電
源投入がなされ、ＶSLが＋７Ｖにまで立ち上がると、そ
の時点からコンデンサＣ１の容量で定まる時間だけ遅延
してリセットＩＣ９３１の出力がハイレベルに立ち上が
る。また、ＶSLが＋９Ｖにまで立ち上がると、その時点
からコンデンサＣ２の容量で定まる時間だけ遅延してリ
セットＩＣ９３２の出力がハイレベルに立ち上がる。各
サブ基板におけるＣＰＵは、リセットＩＣ９３１の出力
がハイレベルに立ち上がるとリセット解除されて動作を
開始するのであるが、各ＣＰＵの初期化処理時間の相違
等に起因して、本来の制御を開始するタイミングがばら
つくことがある。

【０２３８】そこで、この実施の形態では、コンデンサ
Ｃ２の容量をコンデンサＣ１の容量よりも大きくして、
リセットＩＣ９３２の出力がハイレベルに立ち上がるタ
イミングをより遅くする。そのように構成すれば、各サ
ブ基板におけるＣＰＵの制御開始タイミングがばらつい
ても、主基板３１のＣＰＵ５６が動作開始したときに全
てのサブ基板におけるＣＰＵが必ず制御を開始している
ようにすることができる。また、電源断時には、主基板
３１へのリセット信号は＋９Ｖレベルで立ち下がり、Ｖ
SLの＋７Ｖまでの低下を検出した時点で各サブ基板が立
ち下がるので、主基板３１を先に立ち下げることができ
る。

【０２３９】なお、図３９に示された構成では、電源投
入時に１回だけリセット信号が立ち上がるが、図１２に
示されたように、電源投入時にリセット信号において２
回の立ち上がりが発生するように構成してもよい。

【０２４０】上記の各実施の形態では、複数の電気部品
制御基板を備えた構成において、立上管理手段が各電気
部品制御基板の立ち上げ順序を制御することが可能にな
っている。従って、払出制御基板３７を主基板３１より
も早く立ち上げたり、表示制御基板７０，ランプ制御基
板３５および音声制御基板８０等の遊技演出に関わる制
御手段を搭載した電気部品制御基板（演出制御用基板）
を主基板３１よりも早く立ち上げるように制御すること
が容易である。

【０２４１】また、立下管理手段が各電気部品制御基板
の立ち下げ順序を制御することが可能になっている。よ
って、払出制御基板３７を主基板３１よりも遅く立ち下
げたり、表示制御基板７０、ランプ制御基板３５および
音声制御基板８０等の遊技演出に関わる制御手段を搭載
した演出制御用基板を主基板３１よりも遅く立ち下げる
ように制御することが容易である。

【０２４２】ところで、主基板３１におけるＣＰＵ５６
および払出制御基板３７における払出制御用ＣＰＵ３７
１は、電力供給停止時に、電源基板９１０からの電源断
信号に応じて電力供給停止準備処理を行い、その後、ル
ープする動作を行う（図２０および図２６参照）。電力
供給停止時には、さらにその後にシステムリセット信号
がローレベルになってＣＰＵはリセット状態になる。

【０２４３】しかし、極めて短い電源の瞬断が発生した
場合には、システムリセット信号がローレベルにならな
い可能性がある。上記の各実施の形態では、電源断信号
は＋３０Ｖ電源電圧が＋２２Ｖを下回ると発生し、シス
テムリセット信号は＋３０Ｖ電源電圧が＋９Ｖを下回る
とシステムリセット信号がローレベルになるので、＋３
０Ｖ電源電圧が＋２２Ｖよりも低下するが＋９Ｖにまで
低下しないうちに復旧するような電源瞬断が発生した場
合には、電源断信号が発生するので電力供給停止準備処
理が実行開始されるが、システムリセット信号はローレ
ベルにならない。そのような場合には、ＣＰＵは、電力
供給停止準備処理におけるループ処理から抜けることが
できない。

【０２４４】図４１は、極めて短い電源の瞬断が発生し
た場合でも電力供給停止準備処理におけるループ処理か
ら抜け出せないような事態を回避しうる電源基板の一構
成例を示すブロック図である。図４１に示す構成では、
電源監視用ＩＣ９０３が搭載されている。電源監視用Ｉ
Ｃ９０３は、＋３０Ｖ電源電圧（ＶSL）が２０Ｖを下回
ると出力（ＲＥＳＥＴ端子の出力）をローレベルにす
る。なお、図４１では、電源監視用ＩＣ９０２，９０３
において、それぞれのＶs 端子に、＋３０Ｖ電源電圧が
抵抗で分圧された電圧が入力されている。そして、電源
監視用ＩＣ９０２，９０３が、＋３０Ｖ電源電圧（ＶS
L）と＋２２Ｖまたは＋２０Ｖとを比較できるように各
抵抗の抵抗値が選定されている。また、ＩＣ９１８の出
力は、電源断信号として主基板３１および払出制御基板
３７に供給される。

【０２４５】電源監視用ＩＣ９０２の出力はラッチ回路
９８１でラッチされ、ラッチ回路９８１の出力は、双方
の入力がともにローレベルになるとローレベルを出力す
る論理回路（等価的にＯＲ回路であるから、以下、ＯＲ
回路と呼ぶ。）９８２の一方の入力端子に入力される。
また、電源監視用ＩＣ９０３の出力は、いずれかの入力
がローレベルになるとローレベルを出力する論理回路
（等価的にＡＮＤ回路であるから、以下、ＡＮＤ回路と
呼ぶ。）の他方の入力端子に入力される。そして、ＯＲ
回路９８２の出力とリセット管理回路９４０の出力とが
ＡＮＤ回路９８３に入力され、ＡＮＤ回路９８３の出力
はリセット信号として各基板に供給される。

【０２４６】なお、図４１には、説明を簡単にするため
に、主基板３１および払出制御基板３７に同一の電源断
信号が供給される構成が示されているが、既に説明した
ように、主基板３１と払出制御基板３７とのそれぞれに
対応した電源断信号を作成し、払出制御基板３７への電
源断信号を遅延させてもよい。また、リセット管理回路
９４０は既に説明した実施の形態の場合と同様に、各基
板へのリセット信号をそれぞれ作成し、主基板３１への
リセット信号を遅延させてもよい。

【０２４７】図４２（Ａ）は、電源監視用ＩＣ９０３等
が設けられていない場合の電源断信号とシステムリセッ
ト信号との関係の一例を示す説明図である。図４２
（Ａ）に示された例では、＋３０Ｖ電源電圧（ＶSL）
は、＋２２Ｖを下回ったものの、＋９Ｖにまで低下する
前に復旧している。従って、電源断信号（ローアクティ
ブ）は出力されるが、リセット信号はハイレベルのまま
である。このような場合には、ＣＰＵは、電力供給停止
準備処理におけるループ処理から抜け出せない。

【０２４８】しかし、図４１に示された構成によれば、
図４２（Ｂ）に示すように、＋３０Ｖ電源電圧（ＶSL）
が＋２２Ｖを下回ると、ラッチ回路９８１においてロー
レベルがラッチされ、＋３０Ｖ電源電圧（ＶSL）が＋２
０Ｖを下回ると電源監視用ＩＣ９０３の出力がローレベ
ルになるので、ＯＲ回路９８２の出力がローレベルにな
る。その結果、ＡＮＤ回路９８３の出力がローレベルに
なる。すなわち、システムリセット信号がローレベルに
なる。よって、ＣＰＵがシステムリセットされ、ループ
処理から抜け出すことができる。

【０２４９】図４３は、電源基板９１０の他の構成例を
示すブロック図である。図４３に示す構成では、電源監
視用ＩＣ９０２の出力が遅延回路９８４を介してＡＮＤ
回路９８３の一方の入力端子に入力される。また、ＡＮ
Ｄ回路９８３の他方の入力端子には、リセット管理回路
９４０の出力が入力される。

【０２５０】図４３に示された構成によれば、図４４に
示すように、＋３０Ｖ電源電圧（ＶSL）が＋２２Ｖを下
回ると、電源監視用ＩＣ９０２の出力（電源断信号）が
ローレベルになる。その信号は、遅延回路９８６で遅延
されてＡＮＤ回路９８３に入力されるので、主基板３１
や払出制御基板３７に供給されるシステムリセット信号
がローレベルになる。よって、ＣＰＵがシステムリセッ
トされ、ループ処理から抜け出すことができる。なお、
遅延回路９８４における遅延量は、主基板３１のＣＰＵ
５６や払出制御基板３７の払出制御用ＣＰＵ３７１が電
力供給停止準備処理を完了するのに十分な時間に設定さ
れる。

【０２５１】なお、図４３には、説明を簡単にするため
に、主基板３１および払出制御基板３７に同一の電源断
信号が供給される構成が示されているが、既に説明した
ように、主基板３１と払出制御基板３７とのそれぞれに
対応した電源断信号を作成し、払出制御基板３７への電
源断信号を遅延させてもよい。また、リセット管理回路
９４０は既に説明した実施の形態の場合と同様に、各基
板へのリセット信号をそれぞれ作成し、主基板３１への
リセット信号を遅延させてもよい。

【０２５２】

【発明の効果】以上のように、本発明によれば、遊技機
を、遊技機への電力供給開始時に複数の電気部品制御基
板の立ち上げ時期をあらかじめ定められた順序に従って
制御することが可能な立上管理手段を備えた構成にした
ので、複数の電気部品制御基板を備えた構成において、
各電気部品制御基板のそれぞれが独自に立ち上げ制御す
る場合に比べて、各電気部品制御基板の立ち上げの順序
を簡潔に制御できる効果がある。

【０２５３】立上管理手段が電源基板に設けられている
場合は、各制御手段の立ち上げ時期が電源電圧の立ち上
がりを利用して作成されることから、立ち上げ管理をよ
り容易に実行することができる。

【０２５４】立上管理手段が、価値付与制御手段を立ち
上げた後に遊技制御手段を立ち上げるように構成されて
いる場合には、遊技制御手段が価値付与制御手段に対し
て制御コマンドを送出したときに価値付与制御手段が立
ち上がっていないということはなく、制御コマンドは確
実に受信される。

【０２５５】立上管理手段が、演出制御用基板における
演出制御手段を立ち上げた後に遊技制御手段を立ち上げ
るように構成されている場合には、遊技制御手段が演出
制御用基板に対して制御コマンドを送出したときに演出
制御手段が立ち上がっていないということはなく、制御
コマンドは確実に受信される。

【０２５６】立上管理手段が、複数の電気部品制御基板
へのリセット解除信号の出力順序を管理するように構成
されている場合には、各制御手段はリセット解除信号に
よって起動するので、立ち上げ管理が容易になる。

【０２５７】立上管理手段が、少なくとも主基板へのリ
セット解除信号の出力を遅延させる遅延手段を含むよう
に構成されている場合には、遊技制御手段が他の制御手
段に対して制御コマンドを送出したときに制御手段が立
ち上がっていないということはなく、制御コマンドは確
実に受信される。

【０２５８】立上管理手段が、遊技機で使用される電源
電圧を監視することによってリセット解除信号の出力順
序を制御するように構成されている場合には、監視対象
電圧を適切に設定することによって、適切なタイミング
でリセット解除信号を出力することができる。

【０２５９】立上管理手段が、複数の電気部品制御基板
に対する電源供給の開始順序を制御するように構成され
ている場合には、各制御手段の動作の元になる電源で、
立ち上げ順序を管理することができる。

【０２６０】立上管理手段が、少なくとも主基板に対す
る電源供給の開始を遅延させる遅延手段を含むように構
成されている場合には、電源供給の開始順序を管理を容
易に実現することができる。

【図面の簡単な説明】

【図１】 パチンコ遊技機を正面からみた正面図であ
る。

【図２】 パチンコ遊技機の裏面に配置されている各基
板を示す背面図である。

【図３】 パチンコ遊技機の機構板を背面からみた背面
図である。

【図４】 遊技制御基板（主基板）の回路構成を示すブ
ロック図である。

【図５】 払出制御基板の回路構成例を示すブロック図
である。

【図６】 表示制御基板の回路構成例を示すブロック図
である。

【図７】 ランプ制御基板の回路構成例を示すブロック
図である。

【図８】 音声制御基板の回路構成例を示すブロック図
である。

【図９】 発射制御基板の回路構成例を示すブロック図
である。

【図１０】 電源基板から各基板に供給される直流電圧
等を示すブロック図である。

【図１１】 電源基板の一構成例を示すブロック図であ
る。

【図１２】 リセット管理回路の構成例を示すブロック
図である。

【図１３】 リセットＩＣとその周辺のＩＣの出力信号
の様子を示すタイミング図である。

【図１４】 主基板におけるＣＰＵが実行するメイン処
理の例を示すフローチャートである。

【図１５】 遊技状態復旧処理を実行するか否かの決定
方法の例を示す説明図である。

【図１６】 初期設定処理の例を示すフローチャートで
ある。

【図１７】 初期化処理の例を示すフローチャートであ
る。

【図１８】 ２ｍｓタイマ割込処理の例を示すフローチ
ャートである。

【図１９】 遊技制御処理の例を示すフローチャートで
ある。

【図２０】 停電発生ＮＭＩ処理の例を示すフローチャ
ートである。

【図２１】 バックアップパリティデータ作成方法の例
を説明するための説明図である。

【図２２】 払出制御用ＣＰＵが実行するメイン処理の
例を示すフローチャートである。

【図２３】 払出制御用ＣＰＵの初期化処理の一例を示
すフローチャートである。

【図２４】 払出制御用ＣＰＵのタイマ割込処理の例を
示すフローチャートである。

【図２５】 払出制御用ＣＰＵが実行する払出制御処理
の例を示すフローチャートである。

【図２６】 停電発生ＮＭＩ処理の例を示すフローチャ
ートである。

【図２７】 バックアップパリティデータ作成方法の例
を説明するための説明図である。

【図２８】 払出制御用ＣＰＵが実行する払出状態復旧
処理の例を示すフローチャートである。

【図２９】 遊技機の電源断時の電源低下やＮＭＩ信号
の様子の例を示すタイミング図である。

【図３０】 電源基板の他の構成例を示すブロック図で
ある。

【図３１】 各基板に供給される直流電圧等を示すブロ
ック図である。

【図３２】 立上管理手段のさらに他の実施の形態を示
すブロック図である。

【図３３】 図３２に示す立上管理手段の動作を説明す
るためのタイミング図である。

【図３４】 立上管理手段のさらに他の実施の形態を示
すブロック図である。

【図３５】 図３４に示す立上管理手段の動作を説明す
るためのタイミング図である。

【図３６】 立下管理手段の他の実施の形態を示すブロ
ック図である。

【図３７】 図３５に示す立下管理手段の動作を説明す
るためのタイミング図である。

【図３８】 立下管理手段のさらに他の実施の形態を示
すブロック図である。

【図３９】 立上管理手段の他の実施の形態を示すブロ
ック図である。

【図４０】 図３９に示す立上管理手段の動作を示すタ
イミング図である。

【図４１】 電源基板の他の構成例を示すブロック図で
ある。

【図４２】 電源断信号とリセット信号の関係を示す説
明図である。

【図４３】 電源基板のさらに他の構成例を示すブロッ
ク図である。

【図４４】 電源断信号とリセット信号の関係を示す説
明図である。

【符号の説明】

１ パチンコ遊技機 ３１ 主基板 ３５ ランプ制御基板 ３７ 払出制御基板 ５６ ＣＰＵ ７０ 表示制御基板 ８０ 音声制御基板 ３７１ 払出制御用ＣＰＵ ９１０ 電源基板 ９０２ 電源監視用ＩＣ ９２０ 遅延回路 ９４０ リセット管理回路 ９６０ 遅延回路 ９７１，９７２，９７３，９７４ 遅延回路 ９６８，９７５，９７６ 立上管理回路 ９７７ 立下管理回路

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【手続補正書】

【提出日】平成１２年４月２５日（２０００．４．２
５）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】発明の名称

【補正方法】変更

【補正内容】

【発明の名称】 遊技機

Claims (9)

【特許請求の範囲】
1. 【請求項１】 遊技者が所定の遊技を行うことが可能な
   遊技機であって、 遊技機に設けられている電気部品を制御する制御手段を
   搭載した複数の電気部品制御基板と、 遊技機への電力供給開始時に前記複数の電気部品制御基
   板の立ち上げ時期をあらかじめ定められた順序に従って
   制御することが可能な立上管理手段とを備えたことを特
   徴とする遊技機。
2. 【請求項２】 各電気部品制御基板とは別個に設けら
   れ、各電気部品制御基板で使用される電源電圧を作成す
   る電源基板を備え、 立上管理手段は前記電源基板に設けられている請求項１
   記載の遊技機。
3. 【請求項３】 複数の電気部品制御基板は、遊技進行を
   制御する遊技制御手段が搭載された主基板と、遊技者に
   所定の価値を付与する制御を行う価値付与制御手段が搭
   載された価値付与制御基板とを含み、 立上管理手段は、前記価値付与制御手段を立ち上げた後
   に前記遊技制御手段を立ち上げるように制御する請求項
   １または請求項２記載の遊技機。
4. 【請求項４】 複数の電気部品制御基板は、遊技進行を
   制御する遊技制御手段が搭載された主基板と、遊技演出
   に関わる制御を行う演出制御手段が搭載された演出制御
   用基板とを含み、 立上管理手段は、前記演出制御用基板における演出制御
   手段を立ち上げた後に前記遊技制御手段を立ち上げるよ
   うに制御する請求項１ないし請求項３記載の遊技機。
5. 【請求項５】 立上管理手段は、複数の制御手段の作動
   を許容するリセット解除信号の出力順序を制御する請求
   項１ないし請求項４記載の遊技機。
6. 【請求項６】 立上管理手段は、少なくとも電気部品制
   御基板のうちの遊技進行を制御する遊技制御手段が搭載
   された主基板へのリセット解除信号の出力を遅延させる
   遅延手段を含む請求項５記載の遊技機。
7. 【請求項７】 立上管理手段は、遊技機で使用される電
   源電圧を監視することによってリセット解除信号の出力
   順序を制御する請求項５または請求項６記載の遊技機。
8. 【請求項８】 立上管理手段は、複数の電気部品制御基
   板に対する電源供給の開始順序を制御する請求項１ない
   し請求項４記載の遊技機。
9. 【請求項９】 立上管理手段は、少なくとも電気部品制
   御基板のうちの遊技進行を制御する遊技制御手段が搭載
   された主基板に対する電源供給の開始を遅延させる遅延
   手段を含む請求項８記載の遊技機。