JP4031016B2 - 遊技機 - Google Patents

Description

本発明は、遊技者の操作に応じて遊技が行われるパチンコ遊技機、コイン遊技機、スロット機等の遊技機に関し、特に、遊技盤における遊技領域において遊技者の操作に応じて遊技が行われる遊技機に関する。

遊技機の一例として、遊技球などの遊技媒体を発射装置によって遊技領域に発射し、遊技領域に設けられている入賞口などの入賞領域に遊技媒体が入賞すると、所定個の賞球が遊技者に払い出されるものがある。さらに、表示状態が変化可能な可変表示部が設けられ、可変表示部の表示結果があらかじめ定められた特定の表示態様となった場合に所定の遊技価値を遊技者に与えるように構成されたものがある。

なお、遊技価値とは、遊技機の遊技領域に設けられた可変入賞球装置の状態が打球が入賞しやすい遊技者にとって有利な状態になることや、遊技者にとって有利な状態となるための権利を発生させたりすることや、景品遊技媒体払出の条件が成立しやすくなる状態になることことである。

パチンコ遊技機では、特別図柄を表示する可変表示部の表示結果があらかじめ定められた特定の表示態様の組合せとなることを、通常、「大当り」という。大当りが発生すると、例えば、大入賞口が所定回数開放して打球が入賞しやすい大当り遊技状態に移行する。そして、各開放期間において、所定個（例えば１０個）の大入賞口への入賞があると大入賞口は閉成する。そして、大入賞口の開放回数は、所定回数（例えば１６ラウンド）に固定されている。なお、各開放について開放時間（例えば２９．５秒）が決められ、入賞数が所定個に達しなくても開放時間が経過すると大入賞口は閉成する。また、大入賞口が閉成した時点で所定の条件（例えば、大入賞口内に設けられているＶゾーンへの入賞）が成立していない場合には、大当り遊技状態は終了する。

また、「大当り」の組合せ以外の表示態様の組合せのうち、複数の可変表示部の表示結果のうちの一部が未だに導出表示されていない段階において、既に表示結果が導出表示されている可変表示部の表示態様が特定の表示態様の組合せとなる表示条件を満たしている状態を「リーチ」という。そして、可変表示部に可変表示される識別情報の表示結果が「リーチ」となる条件を満たさない場合には「はずれ」となり、可変表示状態は終了する。遊技者は、大当りをいかにして発生させるかを楽しみつつ遊技を行う。

遊技機における遊技進行はマイクロコンピュータ等による遊技制御手段によって制御される。可変表示装置に表示される識別情報、キャラクタ画像および背景画像は、遊技制御手段からの表示制御コマンドデータに従って動作する表示制御手段によって制御される。可変表示装置に表示される識別情報、キャラクタ画像および背景画像は、一般に、表示制御用のマイクロコンピュータとマイクロコンピュータの指示に応じて画像データを生成して可変表示装置側に転送するビデオディスプレイプロセッサ（ＶＤＰ）とによって制御されるが、表示制御用のマイクロコンピュータのプログラム容量は大きい。

従って、プログラム容量に制限のある遊技制御手段のマイクロコンピュータで可変表示装置に表示される識別情報等を制御することはできず、遊技制御手段のマイクロコンピュータとは別の表示制御用のマイクロコンピュータ（表示制御手段）が用いられる。よって、遊技の進行を制御する遊技制御手段は、表示制御手段に対して表示制御のためのコマンドを送信する必要がある。

また、遊技球が遊技盤に設けられている入賞口に遊技球が入賞すると、あらかじめ決められている個数の賞球払出が行われる。遊技の進行は主基板に搭載された遊技制御手段によって制御されるので、入賞にもとづく賞球個数は、遊技制御手段によって決定され、払出装置を制御する払出制御基板に送信される。

さらに、そのような遊技機では、スピーカが設けられ遊技効果を増進するために遊技の進行に伴ってスピーカから種々の効果音が発せられる。また、遊技機の遊技領域や枠体にランプやＬＥＤ等の発光体が設けられ、遊技効果を増進するために遊技の進行に伴ってそれらの発光体が点灯されたり消灯されたりする。スピーカからの音声および各発光体の点灯／消灯は遊技の進行状況に応じて制御されるので、それらの制御は、一般に、遊技の進行を制御する遊技制御手段によって行われる。その場合、遊技制御手段とは別体に設けられスピーカに対する具体的な制御を行う音声制御手段や発光体に対する具体的制御を行う発光体制御手段を設けると、遊技制御手段の制御負担を軽くすることができる。

以上のように、遊技機には、遊技制御手段の他に種々の制御手段が搭載されている場合がある。その場合、遊技の進行を制御する遊技制御手段は、遊技状況に応じて動作指示を示す各コマンドを、各制御基板に搭載された各制御手段に送信する。以下、遊技制御基板およびその他の各制御基板に搭載された各制御手段を、電気部品制御手段ということがある。以下、遊技制御基板およびその他の各制御基板を電気部品制御基板と呼ぶことがある。また、払出制御手段は、価値付与制御手段の一例である。

各電気部品制御基板における電気部品制御手段はマイクロコンピュータで実現されることが多い。マイクロコンピュータを用いた場合には、電源投入時にマイクロコンピュータにリセット状態を与えてその後にリセット解除状態にする必要がある。従って、各電気部品制御基板にはリセット信号を生成するための回路が設けられる。

複数の電気部品制御基板が搭載された場合には、各基板の立ち上げ順序および立ち下げ順序を誤ると不都合が生ずることがある。一般に、立ち上げはリセット信号がリセット解除状態になったことによってなされ、立ち下げは電源電圧が所定値を下回ることによって実現される。

立ち上げ順序および立ち下げ順序が適正でないと、例えば、遊技制御基板から各電気部品制御基板に制御コマンドを送信する際に、遊技制御手段がコマンドを送出したにもかかわらず、コマンドを受信する側の制御手段がまだ動作可能状態になっていないこともある。また、遊技制御手段がコマンドを送出したにもかかわらず、コマンドを受信する側の制御手段が既に動作不能状態になっていることもある。その場合、遊技制御手段はコマンドを送出したと認識するが、コマンドを受信する側の制御手段はコマンドを受信できていない。その結果、遊技制御手段と他の電気部品制御手段との間で制御の食い違いが生じてしまう。

各電気部品制御手段の立ち上げ制御が電気部品制御基板に搭載されたリセット回路によってなされ、立ち下げ制御が電源電圧の低下によって実現されている場合には、各電気部品制御手段の間で適正に立ち上げおよび立ち下げを順序付けすることは難しい。各基板において独自に立ち上げ制御がなされていることから、全体的に順序付けすることは難しいからである。また、遊技機への電力供給が断したときには全て基板への電力供給が一時に断たれるので、やはり、立ち下げの順序管理を行うことが難しい。

そこで、本発明は、複数の電気部品制御基板を備えた構成において、各電気部品制御基板の立ち下げの順序を合理的に管理できる遊技機を提供することを目的とする。

本発明による遊技機は、入賞領域に遊技球が入賞すると、所定個の賞球が遊技者に払い出される遊技機であって、電源投入時に電源断直前の内容が保持されている保持データにもとづいて遊技状態を復帰させる遊技状態復帰制御を行うことが可能であり、ＲＡＭを有し、遊技進行を制御して、入賞に応じて払い出すべき賞球数を示す払出制御コマンドを出力する遊技制御用マイクロコンピュータと、ＲＡＭを有し、入賞に応じて遊技制御用マイクロコンピュータから出力される払出制御コマンドにもとづいて賞球払出制御を行う払出制御用マイクロコンピュータと、遊技機への電源断時に遊技制御用マイクロコンピュータおよび払出制御用マイクロコンピュータのＲＡＭの記憶内容を保持させるためのバックアップ電源と、遊技機に供給される電源を監視して、電圧低下を検出したときに検出信号を出力する電源監視手段とを備え、電源監視手段は、検出信号を、遊技制御用マイクロコンピュータと払出制御用マイクロコンピュータとに出力し、遊技制御用マイクロコンピュータおよび払出制御用マイクロコンピュータは、電源監視手段からの検出信号の入力に応じて、ＲＡＭアクセス禁止処理を含む電源断時処理を実行し、遊技制御用マイクロコンピュータは、タイマ割込の発生に応じてタイマ割込フラグをセットする処理と、遊技制御に用いられる数値を更新する処理を実行するか、払出制御コマンドを出力する処理を含む遊技制御処理を実行するかを、タイマ割込フラグがセットされているか否かにより判定する処理とを実行し、払出制御用マイクロコンピュータは、電源投入時に、ＲＡＭに賞球数の記憶が保持されていたことを条件に、未払出の賞球の賞球払出制御を実行し、払出制御用マイクロコンピュータが電源断時処理を開始するタイミングを、遊技制御用マイクロコンピュータが電源断時処理を開始するタイミングよりも遅らせるための遅延時間を作成する遅延手段を備えたことを特徴とする。

遊技機は、各電気部品制御基板とは別個に設けられ各電気部品制御基板で使用される電源電圧を作成する電源基板を備え、立上管理手段が電源基板に設けられている構成であってもよい。

電気部品制御基板として、遊技進行を制御する遊技制御手段が搭載された主基板と、遊技者に所定の価値を付与する制御を行う価値付与制御手段が搭載された価値付与制御基板とが含まれ、立上管理手段が、価値付与制御手段を立ち上げた後に遊技制御手段を立ち上げるように構成されていてもよい。なお、価値とは、入賞等の所定の条件成立に応じて遊技者に払い出される遊技球，コイン等の遊技媒体や、入賞等の所定の条件成立に応じて遊技者に付与される得点等のことである。

電気部品制御基板として、遊技進行を制御する遊技制御手段が搭載された主基板と、遊技演出に関わる制御を行う演出制御手段が搭載された演出制御用基板とが含まれ、立上管理手段が、演出制御用基板における演出制御手段を立ち上げた後に遊技制御手段を立ち上げるように構成されていてもよい。

立上管理手段が、複数の制御手段の作動を許容するリセット解除信号の出力順序を管理するように構成されていてもよい。

立上管理手段が、少なくとも主基板へのリセット解除信号の出力を遅延させる遅延手段を含むように構成されていてもよい。

立上管理手段が、遊技機で使用される電源電圧を監視することによってリセット解除信号の出力順序を制御するように構成されていてもよい。

立上管理手段が、複数の電気部品制御基板に対する電源供給の開始順序を制御するように構成されていてもよい。

立上管理手段が、少なくとも主基板に対する電源供給の開始を遅延させる遅延手段を含むように構成されていてもよい。

本発明によれば、遊技機を、払出制御用マイクロコンピュータが電源断時処理を開始するタイミングを、遊技制御用マイクロコンピュータが電源断時処理を開始するタイミングよりも遅らせるための遅延時間を作成する遅延手段を備えた構成にしたので、遊技制御用マイクロコンピュータからの払出制御コマンドが受信側の払出制御用マイクロコンピュータで受信されないという事態は生じない効果がある。

立上管理手段が電源基板に設けられている場合は、各制御手段の立ち上げ時期が電源電圧の立ち上がりを利用して作成されることから、立ち上げ管理をより容易に実行することができる。

立上管理手段が、価値付与制御手段を立ち上げた後に遊技制御手段を立ち上げるように構成されている場合には、遊技制御手段が価値付与制御手段に対して制御コマンドを送出したときに価値付与制御手段が立ち上がっていないということはなく、制御コマンドは確実に受信される。

立上管理手段が、演出制御用基板における演出制御手段を立ち上げた後に遊技制御手段を立ち上げるように構成されている場合には、遊技制御手段が演出制御用基板に対して制御コマンドを送出したときに演出制御手段が立ち上がっていないということはなく、制御コマンドは確実に受信される。

立上管理手段が、複数の電気部品制御基板へのリセット解除信号の出力順序を管理するように構成されている場合には、各制御手段はリセット解除信号によって起動するので、立ち上げ管理が容易になる。

立上管理手段が、少なくとも主基板へのリセット解除信号の出力を遅延させる遅延手段を含むように構成されている場合には、遊技制御手段が他の制御手段に対して制御コマンドを送出したときに制御手段が立ち上がっていないということはなく、制御コマンドは確実に受信される。

立上管理手段が、遊技機で使用される電源電圧を監視することによってリセット解除信号の出力順序を制御するように構成されている場合には、監視対象電圧を適切に設定することによって、適切なタイミングでリセット解除信号を出力することができる。

立上管理手段が、複数の電気部品制御基板に対する電源供給の開始順序を制御するように構成されている場合には、各制御手段の動作の元になる電源で、立ち上げ順序を管理することができる。

立上管理手段が、少なくとも主基板に対する電源供給の開始を遅延させる遅延手段を含むように構成されている場合には、電源供給の開始順序を管理を容易に実現することができる。

以下、本発明の一実施形態を図面を参照して説明する。
まず、遊技機の一例であるパチンコ遊技機の全体の構成について説明する。図１はパチンコ遊技機１を正面からみた正面図、図２はパチンコ遊技機１の裏面に配置されている各基板を示す背面図、図３はパチンコ遊技機１の機構板を背面からみた背面図である。なお、以下の実施の形態では、パチンコ遊技機を例に説明を行うが、本発明による遊技機はパチンコ遊技機に限られず、画像式の遊技機やスロット機に適用することもできる。

図１に示すように、パチンコ遊技機１は、額縁状に形成されたガラス扉枠２を有する。ガラス扉枠２の下部表面には打球供給皿３がある。打球供給皿３の下部には、打球供給皿３からあふれた貯留球を貯留する余剰球受皿４と打球を発射する打球操作ハンドル（操作ノブ）５が設けられている。ガラス扉枠２の後方には、遊技盤６が着脱可能に取り付けられている。また、遊技盤６の前面には遊技領域７が設けられている。

遊技領域７の中央付近には、複数種類の図柄を可変表示するための可変表示部９と７セグメントＬＥＤによる可変表示器１０とを含む可変表示装置８が設けられている。また、可変表示器１０の下部には、４個のＬＥＤからなる通過記憶表示器（普通図柄用記憶表示器）４１が設けられている。この実施の形態では、可変表示部９には、「左」、「中」、「右」の３つの図柄表示エリアがある。可変表示装置８の側部には、打球を導く通過ゲート１１が設けられている。通過ゲート１１を通過した打球は、球出口１３を経て始動入賞口１４の方に導かれる。通過ゲート１１と球出口１３との間の通路には、通過ゲート１１を通過した打球を検出するゲートスイッチ１２がある。また、始動入賞口１４に入った入賞球は、遊技盤６の背面に導かれ、始動口スイッチ１７によって検出される。また、始動入賞口１４の下部には開閉動作を行う可変入賞球装置１５が設けられている。可変入賞球装置１５は、ソレノイド１６によって開状態とされる。

可変入賞球装置１５の下部には、特定遊技状態（大当り状態）においてソレノイド２１によって開状態とされる開閉板２０が設けられている。この実施の形態では、開閉板２０が大入賞口を開閉する手段となる。開閉板２０から遊技盤６の背面に導かれた入賞球のうち一方（Ｖゾーン）に入った入賞球はＶカウントスイッチ２２で検出される。また、開閉板２０からの入賞球はカウントスイッチ２３で検出される。可変表示装置８の下部には、始動入賞口１４に入った入賞球数を表示する４個の表示部を有する始動入賞記憶表示器１８が設けられている。この例では、４個を上限として、始動入賞がある毎に、始動入賞記憶表示器１８は点灯している表示部を１つずつ増やす。そして、可変表示部９の可変表示が開始される毎に、点灯している表示部を１つ減らす。

遊技盤６には、複数の入賞口１９，２４が設けられ、遊技球のそれぞれの入賞口１９，２４への入賞は、対応して設けられている入賞口スイッチ１９ａ，２４ａによって検出される。遊技領域７の左右周辺には、遊技中に点滅表示される装飾ランプ２５が設けられ、下部には、入賞しなかった打球を吸収するアウト口２６がある。また、遊技領域７の外側の左右上部には、効果音を発する２つのスピーカ２７が設けられている。遊技領域７の外周には、遊技効果ＬＥＤ２８ａおよび遊技効果ランプ２８ｂ，２８ｃが設けられている。

そして、この例では、一方のスピーカ２７の近傍に、景品球払出時に点灯する賞球ランプ５１が設けられ、他方のスピーカ２７の近傍に、補給球が切れたときに点灯する球切れランプ５２が設けられている。さらに、図１には、パチンコ遊技台１に隣接して設置され、プリペイドカードが挿入されることによって球貸しを可能にするカードユニット５０も示されている。

カードユニット５０には、使用可能状態であるか否かを示す使用可表示ランプ１５１、カード内に記録された残額情報に端数（１００円未満の数）が存在する場合にその端数を打球供給皿３の近傍に設けられる度数表示ＬＥＤに表示させるための端数表示スイッチ１５２、カードユニット５０がいずれの側のパチンコ遊技機１に対応しているのかを示す連結台方向表示器１５３、カードユニット５０内にカードが投入されていることを示すカード投入表示ランプ１５４、記録媒体としてのカードが挿入されるカード挿入口１５５、およびカード挿入口１５５の裏面に設けられているカードリーダライタの機構を点検する場合にカードユニット５０を解放するためのカードユニット錠１５６が設けられている。

打球発射装置から発射された打球は、打球レールを通って遊技領域７に入り、その後、遊技領域７を下りてくる。打球が通過ゲート１１を通ってゲートスイッチ１２で検出されると、可変表示器１０の表示数字が連続的に変化する状態になる。また、打球が始動入賞口１４に入り始動口スイッチ１７で検出されると、図柄の変動を開始できる状態であれば、可変表示部９内の図柄が回転を始める。図柄の変動を開始できる状態でなければ、始動入賞記憶を１増やす。

可変表示部９内の画像の回転は、一定時間が経過したときに停止する。停止時の画像の組み合わせが大当り図柄の組み合わせであると、大当り遊技状態に移行する。すなわち、開閉板２０が、一定時間経過するまで、または、所定個数（例えば１０個）の打球が入賞するまで開放する。そして、開閉板２０の開放中に打球が特定入賞領域に入賞しＶカウントスイッチ２２で検出されると、継続権が発生し開閉板２０の開放が再度行われる。継続権の発生は、所定回数（例えば１５ラウンド）許容される。

停止時の可変表示部９内の画像の組み合わせが確率変動を伴う大当り図柄の組み合わせである場合には、次に大当りとなる確率が高くなる。すなわち、高確率状態という遊技者にとってさらに有利な状態となる。また、可変表示器１０における停止図柄が所定の図柄（当り図柄）である場合に、可変入賞球装置１５が所定時間だけ開状態になる。さらに、高確率状態では、可変表示器１０における停止図柄が当り図柄になる確率が高められるとともに、可変入賞球装置１５の開放時間と開放回数が高められる。

次に、パチンコ遊技機１の裏面に配置されている各基板について説明する。
図２に示すように、パチンコ遊技機１の裏面では、枠体２Ａ内の機構板の上部に球貯留タンク３８が設けられ、パチンコ遊技機１が遊技機設置島に設置された状態でその上方から遊技球が球貯留タンク３８に供給される。球貯留タンク３８内の遊技球は、誘導樋３９を通って球払出機構（図示せず）に至る。

遊技機裏面側では、可変表示部９を制御する可変表示制御ユニット２９、遊技制御用マイクロコンピュータ等が搭載された遊技制御基板（主基板）３１が設置されている。また、球払出制御を行う払出制御用マイクロコンピュータ等が搭載された払出制御基板３７、およびモータの回転力を利用して打球を遊技領域７に発射する打球発射装置が設置されている。さらに、装飾ランプ２５、遊技効果ＬＥＤ２８ａ、遊技効果ランプ２８ｂ，２８ｃ、賞球ランプ５１および球切れランプ５２に信号を送るためのランプ制御基板３５、スピーカ２７からの音声発生を制御するための音声制御基板７０および打球発射装置を制御するための発射制御基板９１も設けられている。なお、払出制御基板３７には、エラー表示用ＬＥＤ３７４も搭載されている。

さらに、ＤＣ３０Ｖ、ＤＣ２１Ｖ、ＤＣ１２ＶおよびＤＣ５Ｖを作成する電源回路が搭載された電源基板９１０が設けられ、上方には、各種情報を遊技機外部に出力するための各端子を備えたターミナル基板１６０が設置されている。ターミナル基板１６０には、少なくとも、後述する球切れ検出スイッチ１６７の出力を導入して外部出力するための球切れ用端子、賞球個数信号を外部出力するための賞球用端子および球貸し個数信号を外部出力するための球貸し用端子が設けられている。また、中央付近には、主基板３１からの各種情報を遊技機外部に出力するための各端子を備えた情報端子盤（外部情報出力装置）３４が設置されている。

なお、図２には、ランプ制御基板３５および音声制御基板７０からの信号を、枠側に設けられている遊技効果ＬＥＤ２８ａ、遊技効果ランプ２８ｂ，２８ｃ、賞球ランプ５１および球切れランプ５２に供給するための電飾中継基板Ａ７７および度数表示ＬＥＤ等を搭載した残高表示基板７４が示されているが、信号中継の必要に応じて他の中継基板も設けられる。

また、図３はパチンコ遊技機１の機構板を背面からみた背面図である。球貯留タンク３８に貯留された玉は誘導樋３９を通り、図３に示すように、球切れ検出器（球切れスイッチ）１８７ａ，１８７ｂを通過して球供給樋１８６ａ，１８６ｂを経て球払出装置９７に至る。球切れスイッチ１８７ａ，１８７ｂは遊技球通路内の遊技球の有無を検出するスイッチであるが、球タンク３８内の補給球の不足を検出する球切れ検出スイッチ１６７も設けられている。球払出装置９７から払い出された遊技球は、連絡口４５を通ってパチンコ遊技機１の前面に設けられている打球供給皿３に供給される。

なお、図３には示されていないが、球払出装置９７の下方には、球振分部材が設けられている。球振分部材は、振分用ソレノイドによって駆動される。例えば、ソレノイドのオン時には、球振分部材は右側に倒れ、オフ時には左側に倒れる。振分用ソレノイドの下方には、近接スイッチによる賞球カウントスイッチおよび球貸しカウントスイッチが設けられている。すなわち、この実施の形態では、賞球払出も球貸しも同一の球払出装置９７によってなされる。ただし、賞球払出を行う機構と球貸しを行う機構とが独立している構成であってもよい。

連絡口４５の側方には、パチンコ遊技機１の前面に設けられている余剰玉受皿４に連通する余剰玉通路４６が形成されている。入賞にもとづく景品球が多数払い出されて打球供給皿３が満杯になり、ついには遊技球が連絡口４５に到達した後さらに遊技球が払い出されると遊技球は、余剰玉通路４６を経て余剰玉受皿４に導かれる。さらに遊技球が払い出されると、感知レバー４７が満タンスイッチ４８を押圧して満タンスイッチ４８がオンする。その状態では、球払出装置９７内のステッピングモータの回転が停止して球払出装置９７の動作が停止するとともに打球発射装置３４の駆動も停止する。

図４は、主基板３１における回路構成の一例を示すブロック図である。なお、図４には、払出制御基板３７、ランプ制御基板３５、音制御基板７０、発射制御基板９１および表示制御基板８０も示されている。主基板３１には、プログラムに従ってパチンコ遊技機１を制御する基本回路５３と、ゲートスイッチ１２、始動口スイッチ１７、Ｖカウントスイッチ２２、カウントスイッチ２３、入賞口スイッチ１９ａ，２４ａおよび賞球カウントスイッチ３０１Ａからの信号を基本回路５３に与えるスイッチ回路５８と、可変入賞球装置１５を開閉するソレノイド１６および開閉板２０を開閉するソレノイド２１等を基本回路５３からの指令に従って駆動するソレノイド回路５９とが搭載されている。

また、基本回路５３から与えられるデータに従って、大当りの発生を示す大当り情報、可変表示部９の画像表示開始に利用された始動入賞球の個数を示す有効始動情報、確率変動が生じたことを示す確変情報等をホール管理コンピュータ等のホストコンピュータに対して出力する情報出力回路６４を含む。

基本回路５３は、ゲーム制御用のプログラム等を記憶するＲＯＭ５４、ワークメモリとして使用される記憶手段の一例であるＲＡＭ５５、プログラムに従って制御動作を行うＣＰＵ５６およびＩ／Ｏポート部５７を含む。この実施の形態では、ＲＯＭ５４，ＲＡＭ５５はＣＰＵ５６に内蔵されている。すなわち、ＣＰＵ５６は、１チップマイクロコンピュータである。なお、１チップマイクロコンピュータは、少なくともＲＡＭ５５が内蔵されていればよく、ＲＯＭ５４およびＩ／Ｏポート部５７は外付けであっても内蔵されていてもよい。また、ＲＡＭ５５の一部または全部はバックアップ電源でバックアップされているバックアップＲＡＭである。

さらに、主基板３１には、基本回路５３から与えられるアドレス信号をデコードしてＩ／Ｏポート部５７のうちのいずれかのＩ／Ｏポートを選択するための信号を出力するアドレスデコード回路６７が設けられている。なお、球払出装置９７から主基板３１に入力されるスイッチ情報もあるが、図４ではそれらは省略されている。

また、ＣＰＵ５６には、電源基板９１０からリセット信号および電源断信号が供給されている。リセット信号がローレベルであるとＣＰＵ５６はリセット状態となり、リセット信号がハイレベルになるとＣＰＵ５６は動作可能状態になる。すなわち、リセット信号は、立ち上がりの時点ではリセット解除信号に相当する。また、電源断信号が、電源電圧が所定値以下になったことを示す状態になると、ＣＰＵ５６は、後述する電源断時処理を実行する。

そして、遊技球を打撃して発射する打球発射装置は発射制御基板９１上の回路によって制御される駆動モータ９４で駆動される。そして、駆動モータ９４の駆動力は、操作ノブ５の操作量に従って調整される。すなわち、発射制御基板９１上の回路によって、操作ノブ５の操作量に応じた速度で打球が発射されるように制御される。

なお、この実施の形態では、ランプ制御基板３５に搭載されているランプ制御手段が、遊技盤に設けられている始動記憶表示器１８、ゲート通過記憶表示器４１および装飾ランプ２５の表示制御を行うとともに、枠側に設けられている遊技効果ランプ・ＬＥＤ２８ａ，２８ｂ，２８ｃ、賞球ランプ５１および球切れランプ５２の表示制御を行う。ここで、ランプ制御手段は発光体制御手段の一例である。また、特別図柄を可変表示する可変表示部９および普通図柄を可変表示する可変表示器１０の表示制御は、表示制御基板８０に搭載されている表示制御手段によって行われる。

図５は、払出制御基板３７および球払出装置９７の構成要素などの払出に関連する構成要素を示すブロック図である。図５に示すように、満タンスイッチ４８からの検出信号は、中継基板７１を介して主基板３１のＩ／Ｏポート５７に入力される。満タンスイッチ４８は、余剰球受皿４の満タンを検出するスイッチである。また、球切れスイッチ１８７ａ，１８７ｂからの検出信号も、中継基板７２および中継基板７１を介して主基板３１のＩ／Ｏポート５７に入力される。

主基板３１のＣＰＵ５６は、球切れスイッチ１８７ａ，１８７ｂからの検出信号が球切れ状態を示しているか、または、満タンスイッチ４８からの検出信号が満タン状態を示していると、払出禁止を指示する払出制御コマンドを送出する。払出禁止を指示する払出制御コマンドを受信すると、払出制御基板３７の払出制御用ＣＰＵ３７１は球払出処理を停止する。

さらに、賞球カウントスイッチ３０１Ａからの検出信号も、中継基板７２および中継基板７１を介して主基板３１のＩ／Ｏポート５７に入力される。賞球カウントスイッチ３０１Ａは、球払出装置９７の下部に設けられ、実際に払い出された賞球払出球を検出する。

入賞があると、払出制御基板３７には、主基板３１の出力ポート（ポート０，１）５７０，５７１から賞球個数を示す払出制御コマンドが入力される。出力ポート（出力ポート１）５７１は８ビットのデータを出力し、出力ポート５７０は１ビットのストローブ信号（ＩＮＴ信号）を出力する。賞球個数を示す払出制御コマンドは、入力バッファ回路３７３Ａを介してＩ／Ｏポート３７２ａに入力される。ＩＮＴ信号は、入力バッファ回路３７３Ｂを介して払出制御用ＣＰＵ３７１の割込端子に入力されている。払出制御用ＣＰＵ３７１は、Ｉ／Ｏポート３７２ａを介して払出制御コマンドを入力し、払出制御コマンドに応じて球払出装置９７を駆動して賞球払出を行う。

なお、この実施の形態では、払出制御用ＣＰＵ３７１は、１チップマイクロコンピュータであり、少なくともＲＡＭが内蔵されている。また、ＲＡＭの一部または全部がバックアップ電源でバックアップされているバックアップＲＡＭである。

また、主基板３１において、出力ポート５７０，５７１の外側にバッファ回路６２０，６８Ａが設けられている。バッファ回路６２０，６８Ａとして、例えば、汎用のＣＭＯＳ−ＩＣである７４ＨＣ２５０，７４ＨＣ１４が用いられる。このような構成によれば、外部から主基板３１の内部に入力される信号が阻止されるので、払出制御基板３７から主基板３１に信号が与えられる可能性がある信号ラインをさらに確実になくすことができる。なお、バッファ回路６２０，６８Ａの出力側にノイズフィルタを設けてもよい。

払出制御用ＣＰＵ３７１は、出力ポート３７２ｇおよび情報出力回路３７７を介して、貸し球数を示す球貸し個数信号をターミナル基板１６０に出力し、ブザー駆動信号をブザー基板７５に出力する。ブザー基板７５にはブザーが搭載されている。さらに、出力ポート３７２ｅを介して、エラー表示用ＬＥＤ３７４にエラー信号を出力する。

さらに、払出制御基板３７の入力ポート３７２ｂには、中継基板７２を介して、球貸しカウントスイッチ３０１Ｂからの検出信号が入力される。球貸しカウントスイッチ３０１Ｂは、球払出装置９７の下部に設けられ、実際に払い出された貸し球を検出する。払出制御基板３７からの払出モータ２８９への駆動信号は、出力ポート３７２ｃおよび中継基板７２を介して払出モータ２８９に伝えられる。払出モータ２８９の回転に応じて遊技球の払い出しがなされる。

球払出装置９７の下方には、球振分部材が設けられている。球振分部材は、振分用ソレノイド３１０によって駆動される。例えば、ソレノイド３１０のオン時には、球振分部材は右側に倒れ、オフ時には左側に倒れる。振分用ソレノイド３１０の下方には、近接スイッチによる賞球カウントスイッチ３０１Ａおよび球貸しカウントスイッチ３０１Ｂが設けられている。入賞にもとづく賞球時には、球振分部材は右側に倒れ、払い出された遊技球は賞球カウントスイッチ３０１Ａを通過する。また、球貸し時には、球振分部材は左側に倒れ、払い出された遊技球は球貸しカウントスイッチ３０１Ｂを通過する。従って、球払出装置９７は、賞球時と球貸し時とで払出流下路を切り替えて、所定数の遊技媒体の払出を行うことができる。

また、払出制御用ＣＰＵ３７１には、電源基板９１０からリセット信号および電源断信号が供給されている。リセット信号がローレベルであると払出制御用ＣＰＵ３７１はリセット状態となり、リセット信号がハイレベルになると払出制御用ＣＰＵ３７１は動作可能状態になる。電源断信号が、電源電圧が所定値以下になったことを示す状態になると、払出制御用ＣＰＵ３７１は、後述する電源断時処理を実行する。

カードユニット５０には、カードユニット制御用マイクロコンピュータが搭載されている。また、カードユニット５０には、端数表示スイッチ１５２、連結台方向表示器１５３、カード投入表示ランプ１５４およびカード挿入口１５５が設けられている（図１参照）。残高表示基板７４には、打球供給皿３の近傍に設けられている度数表示ＬＥＤ、球貸しスイッチおよび返却スイッチが接続される。

残高表示基板７４からカードユニット５０には、遊技者の操作に応じて、球貸しスイッチ信号および返却スイッチ信号が払出制御基板３７を介して与えられる。また、カードユニット５０から残高表示基板７４には、プリペイドカードの残高を示すカード残高表示信号および球貸し可表示信号が払出制御基板３７を介して与えられる。カードユニット５０と払出制御基板３７の間では、接続信号（ＶＬ信号）、ユニット操作信号（ＢＲＤＹ信号）、球貸し要求信号（ＢＲＱ信号）、球貸し完了信号（ＥＸＳ信号）およびパチンコ機動作信号（ＰＲＤＹ信号）がＩ／Ｏポート３７２ｆを介してやりとりされる。

パチンコ遊技機１の電源が投入されると、払出制御基板３７の払出制御用ＣＰＵ３７１は、カードユニット５０にＰＲＤＹ信号を出力する。また、カードユニット制御用マイクロコンピュータは、ＶＬ信号を出力する。払出制御用ＣＰＵ３７１は、ＶＬ信号の入力状態により接続状態／未接続状態を判定する。カードユニット５０においてカードが受け付けられ、球貸しスイッチが操作され球貸しスイッチ信号が入力されると、カードユニット制御用マイクロコンピュータは、払出制御基板３７にＢＲＤＹ信号を出力する。

この時点から所定の遅延時間が経過すると、カードユニット制御用マイクロコンピュータは、払出制御基板３７にＢＲＱ信号を出力する。そして、払出制御基板３７の払出制御用ＣＰＵ３７１は、カードユニット５０に対するＥＸＳ信号を立ち上げ、カードユニット５０からのＢＲＱ信号の立ち下がりを検出すると、払出モータ２８９を駆動し、所定個の貸し球を遊技者に払い出す。このとき、振分用ソレノイド３１０は駆動状態とされている。すなわち、球振分部材を球貸し側に向ける。そして、払出が完了したら、払出制御用ＣＰＵ３７１は、カードユニット５０に対するＥＸＳ信号を立ち下げる。その後、カードユニット５０からのＢＲＤＹ信号がオン状態でなければ、賞球払出制御を実行する。

以上のように、カードユニット５０からの信号は、カードユニット５０に直接接続されている払出制御基板３７に入力される構成になっている。従って、球貸し制御に関して、カードユニット５０から主基板３１に信号が入力されることはなく、主基板３１の基本回路５３にカードユニット５０の側から不正に信号が入力される余地はない。

また、プリペイドカードの残高を示すカード残高表示信号および球貸し可表示信号は、払出制御用ＣＰＵ３７１を介さずに残高表示基板７４に伝達される。残高表示基板７４から送出される球貸しスイッチ信号および返却スイッチ信号も、払出制御用ＣＰＵ３７１を介さずにカードユニット５０に伝達される。

なお、この実施の形態ではカードユニット５０が設けられている場合を例にするが、コイン投入に応じてその金額に応じた遊技球を貸し出す場合にも本発明を適用できる。また、この実施の形態では遊技球を貸し出す場合を例にしているが、得点が加算されるものであっても本発明を適用できる。

この実施の形態では、少なくとも主基板３１および払出制御基板３７におけるＲＡＭの一部または全部が、バックアップ電源でバックアップされている。すなわち、遊技機に対する電力供給が停止しても、所定期間はＲＡＭの内容が保存される。そして、各ＣＰＵは、電源電圧の低下を検出すると、所定の処理を行った後に電源復旧待ちの状態になる。また、電源投入時に、各ＣＰＵは、ＲＡＭにデータが保存されている場合には、保存データにもとづいて電源断前の状態を復元する。

また、払出制御基板３７、表示制御基板８０、ランプ制御基板３５および音声制御基板７０にコマンドを送出するために、主基板３１の出力ポート（出力ポート０）５７０からＩＮＴ信号が各電気部品制御基板に出力される。この場合、例えば、出力ポート５７０は８ビット構成であって、ビット０が払出制御基板３７へのＩＮＴ信号、ビット１が表示制御基板８０へのＩＮＴ信号、ビット２がランプ制御基板３５へのＩＮＴ信号、ビット３が音声制御基板７０へのＩＮＴ信号の出力用に用いられる。

図６は、表示制御基板８０内の回路構成を、可変表示部９の一実現例であるＬＣＤ（液晶表示装置）８２、可変表示器１０、主基板３１の出力ポート（ポート０，２）５７０，５７２および出力バッファ回路６２０，６２Ａとともに示すブロック図である。出力ポート（出力ポート２）５７２からは８ビットのデータが出力され、出力ポート５７０からは１ビットのストローブ信号（ＩＮＴ信号）が出力される。

表示制御用ＣＰＵ１０１には、電源基板９１０からリセット信号が供給されている。リセット信号がローレベルであると表示制御用ＣＰＵ１０１はリセット状態となり、リセット信号がハイレベルになると表示制御用ＣＰＵ１０１は動作可能状態になる。

表示制御用ＣＰＵ１０１は、制御データＲＯＭ１０２に格納されたプログラムに従って動作し、主基板３１からノイズフィルタ１０７および入力バッファ回路１０５Ｂを介してＩＮＴ信号が入力されると、入力バッファ回路１０５Ａを介して表示制御コマンドを受信する。入力バッファ回路１０５Ａ，１０５Ｂとして、例えば汎用ＩＣである７４ＨＣ５４０，７４ＨＣ１４を使用することができる。なお、表示制御用ＣＰＵ１０１がＩ／Ｏポートを内蔵していない場合には、入力バッファ回路１０５Ａ，１０５Ｂと表示制御用ＣＰＵ１０１との間に、Ｉ／Ｏポートが設けられる。

そして、表示制御用ＣＰＵ１０１は、受信した表示制御コマンドに従って、ＬＣＤ８２に表示される画面の表示制御を行う。具体的には、表示制御コマンドに応じた指令をＶＤＰ１０３に与える。ＶＤＰ１０３は、キャラクタＲＯＭ８６から必要なデータを読み出す。ＶＤＰ１０３は、入力したデータに従ってＬＣＤ８２に表示するための画像データを生成し、Ｒ，Ｇ，Ｂ信号および同期信号をＬＣＤ８２に出力する。

なお、図６には、ＶＤＰ１０３をリセットするためのリセット回路８３、ＶＤＰ１０３に動作クロックを与えるための発振回路８５、および使用頻度の高い画像データを格納するキャラクタＲＯＭ８６も示されている。キャラクタＲＯＭ８６に格納される使用頻度の高い画像データとは、例えば、ＬＣＤ８２に表示される人物、動物、または、文字、図形もしくは記号等からなる画像などである。

入力バッファ回路１０５Ａ，１０５Ｂは、主基板３１から表示制御基板８０へ向かう方向にのみ信号を通過させることができる。従って、表示制御基板８０側から主基板３１側に信号が伝わる余地はない。すなわち、入力バッファ回路１０５Ａ，１０５Ｂは、入力ポートともに不可逆性情報入力手段を構成する。表示制御基板８０内の回路に不正改造が加えられても、不正改造によって出力される信号が主基板３１側に伝わることはない。

なお、出力ポート５７０，５７２の出力をそのまま表示制御基板８０に出力してもよいが、単方向にのみ信号伝達可能な出力バッファ回路６２０，６２Ａを設けることによって、主基板３１から表示制御基板８０への一方向性の信号伝達をより確実にすることができる。すなわち、出力バッファ回路６２０，６２Ａは、出力ポートともに不可逆性情報出力手段を構成する。

また、高周波信号を遮断するノイズフィルタ１０７として、例えば３端子コンデンサやフェライトビーズが使用されるが、ノイズフィルタ１０７の存在によって、表示制御コマンドに基板間でノイズが乗ったとしても、その影響は除去される。なお、主基板３１のバッファ回路６２０，６２Ａの出力側にもノイズフィルタを設けてもよい。

図７は、主基板３１およびランプ制御基板３５における信号送受信部分を示すブロック図である。この実施の形態では、遊技領域７の外側に設けられている遊技効果ＬＥＤ２８ａ、遊技効果ランプ２８ｂ，２８ｃと遊技盤に設けられている装飾ランプ２５の点灯／消灯と、賞球ランプ５１および球切れランプ５２の点灯／消灯とを示すランプ制御コマンドが主基板３１からランプ制御基板３５に出力される。また、始動記憶表示器１８およびゲート通過記憶表示器４１の点灯個数を示すランプ制御コマンドも主基板３１からランプ制御基板３５に出力される。

ランプ制御用ＣＰＵ３５１には、電源基板９１０からリセット信号が供給されている。リセット信号がローレベルであるとランプ制御用ＣＰＵ３５１はリセット状態となり、リセット信号がハイレベルになるとランプ制御用ＣＰＵ３５１は動作可能状態になる。

図７に示すように、ランプ制御に関するランプ制御コマンドは、基本回路５３におけるＩ／Ｏポート部５７の出力ポート（出力ポート０，３）５７０，５７３から出力される。出力ポート（出力ポート３）５７３は８ビットのデータを出力し、出力ポート５７０は１ビットのＩＮＴ信号を出力する。ランプ制御基板３５において、主基板３１からの制御コマンドは、入力バッファ回路３５５Ａ，３５５Ｂを介してランプ制御用ＣＰＵ３５１に入力する。なお、ランプ制御用ＣＰＵ３５１がＩ／Ｏポートを内蔵していない場合には、入力バッファ回路３５５Ａ，３５５Ｂとランプ制御用ＣＰＵ３５１との間に、Ｉ／Ｏポートが設けられる。

ランプ制御基板３５において、ランプ制御用ＣＰＵ３５１は、各制御コマンドに応じて定義されている遊技効果ＬＥＤ２８ａ、遊技効果ランプ２８ｂ，２８ｃ、装飾ランプ２５の点灯／消灯パターンに従って、遊技効果ＬＥＤ２８ａ、遊技効果ランプ２８ｂ，２８ｃ、装飾ランプ２５に対して点灯／消灯信号を出力する。点灯／消灯信号は、遊技効果ＬＥＤ２８ａ、遊技効果ランプ２８ｂ，２８ｃ、装飾ランプ２５に出力される。なお、点灯／消灯パターンは、ランプ制御用ＣＰＵ３５１の内蔵ＲＯＭまたは外付けＲＯＭに記憶されている。

主基板３１において、ＣＰＵ５６は、ＲＡＭ５５の記憶内容に未払出の賞球残数があるときに賞球ランプ５１の点灯を指示する制御コマンドを出力し、前述した遊技盤裏面の払出球通路１８６ａ，１８６ｂの上流に設置されている球切れスイッチ１８７ａ，１８７ｂ（図３参照）が遊技球を検出しなくなると球切れランプ５２の点灯を指示する制御コマンドを出力する。ランプ制御基板３５において、各制御コマンドは、入力バッファ回路３５５Ａ，３５５Ｂを介してランプ制御用ＣＰＵ３５１に入力する。ランプ制御用ＣＰＵ３５１は、それらの制御コマンドに応じて、賞球ランプ５１および球切れランプ５２を点灯／消灯する。なお、点灯／消灯パターンは、ランプ制御用ＣＰＵ３５１の内蔵ＲＯＭまたは外付けＲＯＭに記憶されている。

さらに、ランプ制御用ＣＰＵ３５１は、制御コマンドに応じて始動記憶表示器１８およびゲート通過記憶表示器４１に対して点灯／消灯信号を出力する。

入力バッファ回路３５５Ａ，３５５Ｂとして、例えば、汎用のＣＭＯＳ−ＩＣである７４ＨＣ５４０，７４ＨＣ１４が用いられる。入力バッファ回路３５５Ａ，３５５Ｂは、主基板３１からランプ制御基板３５へ向かう方向にのみ信号を通過させることができる。従って、ランプ制御基板３５側から主基板３１側に信号が伝わる余地はない。たとえ、ランプ制御基板３５内の回路に不正改造が加えられても、不正改造によって出力される信号がメイン基板３１側に伝わることはない。なお、入力バッファ回路３５５Ａ，３５５Ｂの入力側にノイズフィルタを設けてもよい。

また、主基板３１において、出力ポート５７０，５７３の外側にバッファ回路６２０，６３Ａが設けられている。バッファ回路６２０，６３Ａとして、例えば、汎用のＣＭＯＳ−ＩＣである７４ＨＣ２５０，７４ＨＣ１４が用いられる。このような構成によれば、外部から主基板３１の内部に入力される信号が阻止されるので、ランプ制御基板７０から主基板３１に信号が与えられる可能性がある信号ラインをさらに確実になくすことができる。なお、バッファ回路６２０，６３Ａの出力側にノイズフィルタを設けてもよい。

図８は、主基板３１における音声制御コマンドの信号送信部分および音声制御基板７０の構成例を示すブロック図である。この実施の形態では、遊技進行に応じて、遊技領域７の外側に設けられているスピーカ２７の音声出力を指示するための音声制御コマンドが、主基板３１から音声制御基板７０に出力される。

音声制御用ＣＰＵ７０１には、電源基板９１０からリセット信号が供給されている。リセット信号がローレベルであると音声制御用ＣＰＵ７０１はリセット状態となり、リセット信号がハイレベルになると音声制御用ＣＰＵ７０１は動作可能状態になる。

図８に示すように、音声制御コマンドは、基本回路５３におけるＩ／Ｏポート部５７の出力ポート（出力ポート０，４）５７０，５７４から出力される。出力ポート（出力ポート４）５７４からは８ビットのデータが出力され、出力ポート５７０からは１ビットのＩＮＴ信号が出力される。音声制御基板７０において、主基板３１からの各信号は、入力バッファ回路７０５Ａ，７０５Ｂを介して音声制御用ＣＰＵ７０１に入力する。なお、音声制御用ＣＰＵ７０１がＩ／Ｏポートを内蔵していない場合には、入力バッファ回路７０５Ａ，７０５Ｂと音声制御用ＣＰＵ７０１との間に、Ｉ／Ｏポートが設けられる。

そして、例えばディジタルシグナルプロセッサによる音声合成回路７０２は、音声制御用ＣＰＵ７０１の指示に応じた音声や効果音を発生し音量切替回路７０３に出力する。音量切替回路７０３は、音声制御用ＣＰＵ７０１の出力レベルを、設定されている音量に応じたレベルにして音量増幅回路７０４に出力する。音量増幅回路７０４は、増幅した音声信号をスピーカ２７に出力する。

入力バッファ回路７０５Ａ，７０５Ｂとして、例えば、汎用のＣＭＯＳ−ＩＣである７４ＨＣ５４０，７４ＨＣ１４が用いられる。入力バッファ回路７０５Ａ，７０５Ｂは、主基板３１から音声制御基板７０へ向かう方向にのみ信号を通過させることができる。よって、音声制御基板７０側から主基板３１側に信号が伝わる余地はない。従って、音声制御基板７０内の回路に不正改造が加えられても、不正改造によって出力される信号が主基板３１側に伝わることはない。なお、入力バッファ回路７０５Ａ，７０５Ｂの入力側にノイズフィルタを設けてもよい。

また、主基板３１において、出力ポート５７０，５７４の外側にバッファ回路６２０，６７Ａが設けられている。バッファ回路６２０，６７Ａとして、例えば、汎用のＣＭＯＳ−ＩＣである７４ＨＣ２５０，７４ＨＣ１４が用いられる。このような構成によれば、外部から主基板３１の内部に入力される信号が阻止されるので、音声制御基板７０から主基板３１に信号が与えられる可能性がある信号ラインをさらに確実になくすことができる。なお、バッファ回路６２０，６７Ａの出力側にノイズフィルタを設けてもよい。

図９は、払出制御基板３７および打球発射を制御する制御手段が搭載されている発射制御基板９１を示すブロック図である。図９に示すように、発射制御信号が、払出制御基板３７における出力ポート３７２ｄから発射制御基板９１に出力される。発射制御基板９１において、払出制御基板３７からの発射制御信号は、バッファ回路８１５を介してモータ駆動回路８１３に入力する。

モータ駆動回路８１３は、例えば、遊技球を発射する球打ち動作および次の遊技球を発射する準備である復旧・球補給動作の各期間における駆動モータ９４の回転速度を制御する電圧を発生する。球打ち動作期間では、操作ノブ５に対する回転操作角に対応して徐々に増加する電圧を発生し、復旧・球補給動作期間では、あらかじめ定められた所定の電圧を発生する。

タッチセンサ回路９３は、操作ノブ５に取り付けられた人体検出用の電極に人体が接触している間、発射許可信号をモータ駆動回路８１３に出力する。また、モータ駆動回路８１３には、払出制御基板３７からの発射制御信号が与えられる。モータ駆動回路８１３は、発射制御信号および発射許可信号がオンすると、球打ち動作期間および復旧・球補給動作期間のシーケンス動作の切り替えを制御するとともに、駆動モータ９４の駆動に必要な駆動パターン信号および駆動電圧切替信号を発生する。

図１０は、電源基板９１０から各基板に供給される直流電圧等を示すブロック図である。図１０に示すように、電源基板９１０には各種直流電圧を生成する電源回路が搭載される。また、必要に応じて、ＡＣ２４Ｖも各基板に供給される。

この実施の形態では、主基板３１には、ＤＣ３０Ｖ、ＤＣ１２Ｖ、ＤＣ５Ｖおよびバックアップ電源電圧（ＶBB）が供給される。ランプ制御基板３５には、ＤＣ３０Ｖ、ＤＣ２１Ｖ、ＤＣ１２ＶおよびＤＣ５Ｖが供給される。払出制御基板３７には、ＡＣ２４Ｖ、ＤＣ３０Ｖ、ＤＣ１２Ｖ、ＤＣ５Ｖおよびバックアップ電源電圧（ＶBB）が供給される。そして、発射制御基板９１には、ＤＣ３０Ｖ、ＤＣ１２ＶおよびＤＣ５Ｖが供給される。また、音声制御基板７０には、ＤＣ１２およびＤＣ５Ｖが供給される。表示制御基板８０には、ＤＣ１２ＶおよびＤＣ５Ｖが供給される。さらに、各基板には、電源基板９１０からリセット信号が供給される。

図１０に示すように、各基板に供給される電圧のグラウンド側は電源基板９１０において共通にとられている。従って、各基板におけるグラウンドレベルは共通である。すると、ある基板から他の基板に伝達される信号として、電圧レベルをそのまま使用することができる。グラウンドレベルが共通化されていない基板があると、そのような基板に対する信号伝達を行う場合には、フォトカプラ等の非接触式の情報伝達手段を用いる必要がありコストアップの要因となる。しかし、この実施の形態のように、全ての基板のグラウンドレベルが共通化されている場合には、フォトカプラ等を用いる必要はない。

図１１は、遊技機の電源基板９１０の一構成例を示すブロック図である。電源基板９１０は、主基板３１、表示制御基板８０、音声制御基板７０、ランプ制御基板３５および払出制御基板３７等の電気部品制御基板と独立して設置され、遊技機内の各電気部品制御基板および機構部品が使用する電圧を生成する。この例では、ＡＣ２４Ｖ、ＶSL（ＤＣ＋３０Ｖ）、ＤＣ＋２１Ｖ、ＤＣ＋１２ＶおよびＤＣ＋５Ｖを生成する。また、バックアップ電源となるコンデンサ９１６は、ＤＣ＋５Ｖすなわち各基板上のＩＣ等を駆動する電源のラインから充電される。

トランス９１１は、交流電源からの交流電圧を２４Ｖに変換する。ＡＣ２４Ｖ電圧は、コネクタ９１５に出力される。また、整流回路９１２は、ＡＣ２４Ｖから＋３０Ｖの直流電圧を生成し、ＤＣ−ＤＣコンバータ９１３およびコネクタ９１５に出力する。ＤＣ−ＤＣコンバータ９１３は、＋２１Ｖ、＋１２Ｖおよび＋５Ｖを生成してコネクタ９１５に出力する。コネクタ９１５は例えば中継基板に接続され、中継基板から各電気部品制御基板および機構部品に必要な電圧の電力が供給される。

ただし、電源基板９１０に各電気部品制御基板に至る各コネクタを設け、電源基板９１０から、中継基板を介さずにそれぞれの基板に至る各電圧を供給するようにしてもよい。

ＤＣ−ＤＣコンバータ９１３からの＋５Ｖラインは分岐してバックアップ＋５Ｖラインを形成する。バックアップ＋５Ｖラインとグラウンドレベルとの間には大容量のコンデンサ９１６が接続されている。コンデンサ９１６は、遊技機に対する電力供給が遮断されたときの電気部品制御基板のバックアップＲＡＭ（電源バックアップされているＲＡＭすなわち記憶内容保持状態となりうる記憶手段）に対して記憶状態を保持できるように電力を供給するバックアップ電源となる。また、＋５Ｖラインとバックアップ＋５Ｖラインとの間に、逆流防止用のダイオード９１７が挿入される。

なお、バックアップ電源として、＋５Ｖ電源から充電可能な電池を用いてもよい。電池を用いる場合には、＋５Ｖ電源から電力供給されない状態が所定時間継続すると容量がなくなるような充電池が用いられる。

また、電源基板９１０には、電源監視用ＩＣ９０２が搭載されている。電源監視用ＩＣ９０２は、ＶSL電源電圧を導入し、ＶSL電源電圧を監視することによって電源断の発生を検出する。具体的には、ＶSL電源電圧が所定値（この例では＋２２Ｖ）以下になったら、電源断が生ずるとして電圧低下信号を出力する。なお、監視対象の電源電圧は、各電気部品制御基板に搭載されている回路素子の電源電圧（この例では＋５Ｖ）よりも高い電圧であることが好ましい。この例では、交流から直流に変換された直後の電圧であるＶSLが用いられている。電源監視用ＩＣ９０２からの電圧低下信号は、主基板３１や払出制御基板３７等に供給される。

電源監視用ＩＣ９０２が電源断を検知するための所定値は、通常時の電圧より低いが、各電気部品制御基板上のＣＰＵが暫くの間動作しうる程度の電圧である。また、電源監視用ＩＣ９０２が、ＣＰＵ等の回路素子を駆動するための電圧（この例では＋５Ｖ）よりも高く、また、交流から直流に変換された直後の電圧を監視するように構成されているので、ＣＰＵが必要とする電圧に対して監視範囲を広げることができる。従って、より精密な監視を行うことができる。

さらに、監視電圧としてＶSL（＋３０Ｖ）を用いる場合には、遊技機の各種スイッチに供給される電圧が＋１２Ｖであることから、電源瞬断時のスイッチオン誤検出の防止も期待できる。すなわち、＋３０Ｖ電源の電圧を監視すると、＋３０Ｖ作成の以降に作られる＋１２Ｖが落ち始める以前の段階でそれの低下を検出できる。よって、＋１２Ｖ電源の電圧が低下するとスイッチ出力がオン状態を呈するようになるが、＋１２Ｖより早く低下する＋３０Ｖ電源電圧を監視して電源断を認識すれば、スイッチ出力がオン状態を呈する前に電源復旧待ちの状態に入ってスイッチ出力を検出しない状態となることができる。

また、電源監視用ＩＣ９０２は、電気部品制御基板とは別個の電源基板９１０に搭載されているので、電源監視回路から複数の電気部品制御基板に電圧低下信号を供給することができる。電圧低下信号を必要とする電気部品制御基板が幾つあっても第１の電源監視手段は１つ設けられていればよいので、各電気部品制御基板における各電気部品制御手段が後述する復帰制御を行っても、遊技機のコストはさほど上昇しない。

なお、図１１に示された構成では、電源監視用ＩＣ９０２の検出出力（電圧低下信号）は、バッファ回路９１８，９１９を介してそれぞれの電気部品制御基板（例えば主基板３１と払出制御基板３７）に伝達されるが、例えば、１つの検出出力を中継基板に伝達し、中継基板から各電気部品制御基板に同じ信号を分配する構成でもよい。また、電圧低下信号を必要とする基板数に応じたバッファ回路を設けてもよい。

さらに、電源基板９１０には、各基板にリセット信号を供給するリセット管理回路９４０が搭載されている。

図１２は、リセット管理回路９４０の構成例を示すブロック図である。リセット管理回路９４０において、リセットＩＣ６５１は、電源投入時に、外付けのコンデンサの容量で決まる所定時間だけ出力をローレベルとし、所定時間が経過すると出力をハイレベルにする。リセットＩＣ６５１の出力は、各回路９４１〜９４９を介して、バッファ回路９６１〜９６４および遅延回路９６０に供給される。遅延回路９６０の出力はバッファ回路９６５に入力する。そして、バッファ回路９６１〜９６５が各電気部品制御基板にリセット信号として供給される。従って、リセットＩＣ６５１の出力がハイレベルになると、各電気部品制御基板におけるＣＰＵが動作可能状態になる。

また、リセットＩＣ６５１は、電源監視用ＩＣ９０２が監視する電源電圧と等しい電源電圧であるＶSLの電源電圧を監視して電圧値が所定値（電源監視用ＩＣ９０２が電圧低下信号を出力する電源電圧値よりも低い値）以下になるとローレベルになる。従って、ＣＰＵ５６および払出制御用ＣＰＵ３７１は、電源監視用ＩＣ９０２からの電圧低下信号（電源断信号）に応じて所定の電力供給停止準備処理を行った後、システムリセットされることになる。

図１２に示すように、リセットＩＣ６５１からのリセット信号は、ＮＡＮＤ回路９４７に入力されるとともに、反転回路（ＮＯＴ回路）９４４を介してカウンタＩＣ９４１のクリア端子に入力される。カウンタＩＣ９４１は、クリア端子への入力がローレベルになると、発振器９４３からのクロック信号をカウントする。そして、カウンタＩＣ９４１のＱ５出力がＮＯＴ回路９４５，９４６を介してＮＡＮＤ回路９４７に入力される。

また、カウンタＩＣ９４１のＱ６出力は、フリップフロップ（ＦＦ）９４２のクロック端子に入力される。フリップフロップ９４２のＤ入力はハイレベルに固定され、Ｑ出力は論理和回路（ＯＲ回路）９４９に入力される。ＯＲ回路９４９の他方の入力には、ＮＡＮＤ回路９４７の出力がＮＯＴ回路９４８を介して導入される。そして、ＯＲ回路９４９の出力が、バッファ回路９６１〜９６５を介して各ＣＰＵに供給されている。このような構成によれば、電源投入時に、各ＣＰＵのリセット端子に２回のリセット信号（ローレベル信号）が与えられるので、各ＣＰＵは、確実に動作を開始する。

そして、例えば、第１の電源監視回路である電源監視用ＩＣ９０２の検出電圧（電圧低下信号を出力することになる電圧）を＋２２Ｖとし、第２の電源監視回路に相当するリセットＩＣの検出電圧を＋９Ｖとする。そのように構成した場合には、第１の電源監視回路と第２の電源監視回路とは、同一の電源ＶSLの電圧を監視するので、第１の電圧監視回路が電圧低下信号を出力するタイミングと第２の電圧監視回路が電圧低下信号を出力するタイミングの差を所望の所定期間に確実に設定することができる。所望の所定期間とは、第１の電源監視回路からの電圧低下信号に応じて電力供給停止準備処理を開始してから電力供給停止準備処理が確実に完了するまでの期間である。

この例では、第１の電源監視手段が検出信号を出力することになる第１検出条件は＋３０Ｖ電源電圧が＋２２Ｖにまで低下したことであり、第２の電源監視手段が検出信号を出力することになる第２検出条件は＋３０Ｖ電源電圧が＋９Ｖにまで低下したことになる。ただし、ここで用いられている電圧値は一例であって、他の値を用いてもよい。

ただし、監視範囲が狭まるが、第１の電圧監視回路および第２の電圧監視回路の監視電圧として＋５Ｖ電源電圧を用いることも可能である。その場合にも、第１の電圧監視回路の検出電圧は、第２の電圧監視回路の検出電圧よりも高く設定される。

主基板３１および払出制御基板３７のＣＰＵ５６および払出制御用ＣＰＵ３７１の駆動電源である＋５Ｖ電源から電力が供給されていない間、ＲＡＭの少なくとも一部は、電源基板９１０から供給されるバックアップ電源によってバックアップされ、遊技機に対する電源が断しても内容は保存される。そして、＋５Ｖ電源が復旧すると、リセット管理回路９４０からのリセット信号がハイレベルになるので、ＣＰＵ５６および払出制御用ＣＰＵ３７１は、通常の動作状態に復帰する。そのとき、必要なデータがバックアップＲＡＭに保存されているので、停電等からの復旧時に停電発生時の遊技状態に復帰することができる。

なお、図１２では、電源投入時に各電気部品制御基板のＣＰＵのリセット端子に２回のリセット信号（ローレベル信号）が与えられる構成が示されたが、リセット信号の立ち上がりタイミングが１回しかなくても確実にリセット解除されるＣＰＵを使用する場合には、符号９４１〜９４９で示された回路素子は不要である。その場合、リセットＩＣ６５１の出力がそのままバッファ回路９６１〜９６４および遅延回路９６０に接続される。

この実施の形態では、電源基板９１０から各電気部品制御基板のＣＰＵにリセット信号が供給される。また、遅延回路９６０は、主基板３１のＣＰＵ５６に対するリセット信号を遅延させる。従って、電源投入時に、主基板３１のＣＰＵ５６に対するリセット信号は、他の電気部品制御基板のＣＰＵに対するリセット信号よりも遅く立ち上がる。

例えば、主基板３１のＣＰＵ５６が他の電気部品制御基板に対して制御コマンドを出力する際に、他の電気部品制御基板におけるＣＰＵは既に立ち上がっているので、制御コマンドは確実に受信側の電気部品制御基板のＣＰＵで受信される。

図１３は、リセット管理回路９４０のリセットＩＣ６５１とその周辺のＩＣの出力信号の様子を示すタイミング図である。図１３に示すように、リセットＩＣ６５１の出力は、電源電圧のレベルが所定値（各ＣＰＵの正常な動作を担保することが可能なレベル、この例では各ＣＰＵは＋５Ｖで動作可能なので例えば＋９Ｖ）を越えるとハイレベルになる。リセットＩＣ６５１の出力がハイレベルになると、カウンタＩＣ９４１のクリア状態が解除されるので、カウンタＩＣ９４１は発振器９４３の出力クロック信号のカウントを開始する。発振器９４３の発振周波数は例えば１１．７７６ＭＨｚである。

カウンタＩＣ９４１が１６クロックをカウントするとＱ５出力が立ち上がる。また、３２クロックをカウントするとＱ６出力がハイレベルに立ち上がる。カウンタＩＣ９４１のＱ６出力が立ち上がると、ＦＦ９４２の出力がハイレベルになる。ＩＣ９４７は、カウンタＩＣ９４１のＱ６出力とリセットＩＣ６５１の出力との論理積を反転する。ＯＲ回路９４９は、ＩＣ９４７の出力を反転するＩＣ９４８の出力とＦＦ９４２の出力との論理和をとって、図１３に示すような信号を出力する。

バッファ回路９６１〜９６４はＩＣ９４９の出力をそのまま通過させて主基板３１のＣＰＵ５６以外のＣＰＵの対してリセット信号として出力する。また、バッファ回路９６５は、ＩＣ９４９の出力が遅延された信号を主基板３１のＣＰＵ５６に対してリセット信号として出力する。

従って、遊技機の電源オン時には、図１３にＩＣ９６１〜９６４出力およびＩＣ９６５出力として示すように、各ＣＰＵのリセット端子に対して一旦リセット解除状態（ハイレベル）になってから再度リセット状態（ローレベル）になるような信号が供給される。すなわち、電源オン時には、各ＣＰＵをリセット状態とするようなローレベル信号が２回発生することになる。また、リセット解除を示すハイレベルが２回発生しているということもできる。その結果、各ＣＰＵは、最初のリセット解除を示すローレベルからハイレベルへの変化によって起動しなかったとしても、２回目のローレベルからハイレベルへの変化によって確実に起動することができる。よって、遊技機の電源投入時に、確実に遊技制御が開始される。

図１３に示すように、主基板３１へのリセット信号がリセット解除状態となるタイミングは、他の基板へのリセット信号がリセット解除状態となるタイミングよりも遅い。従って、主基板３１のＣＰＵ５６が他の電気部品制御基板に対して制御コマンドを出力する際に、他の電気部品制御基板におけるＣＰＵは既に立ち上がっているので、制御コマンドは確実に受信側の電気部品制御基板のＣＰＵで受信される。

なお、ここでは、リセット管理回路９４０が、主基板３１に与えられるリセット解除タイミングと他の複数の電気部品制御基板に送られるリセット解除タイミングとをずらせるように制御したが、他の複数の電気部品制御基板に与えられるリセット解除タイミングをそれぞれずらすことも容易である。例えば、図１２に示した回路構成において、バッファ回路９６１〜９６４の前に遅延回路を置き、各遅延回路の遅延量に差を設ければ、主基板３１および他の電気部品制御基板に与えられるリセット解除タイミングのそれぞれの間で差を付けることができる。すなわち、各電気部品制御手段を、あらかじめ定められた順序で立ち上げることができる。

各電気部品制御基板のそれぞれにおいて自身が使用するリセット信号を作成するように構成した場合には、それぞれのリセット信号のリセット解除タイミングを調整することが難しいが、この実施の形態では、電源基板９１０におけるリセット管理回路９４０が一括して各基板に対するリセット信号を作成するので、立ち上げの順序制御を容易に調整することができる。

なお、この実施の形態では、図１２に例示したような立上管理手段が電源基板９１０に搭載されたが、立上管理手段を搭載した立上管理基板を別個に設けてもよい。ただし、一般にリセット信号は電源電圧の立ち上がりを利用して作成されるので、電源基板９１０を立上管理基板とした場合には、各リセット信号をより容易に作成できるメリットがある。

次に遊技制御動作について説明する。
図１４は、主基板３１におけるＣＰＵ５６が実行するメイン処理を示すフローチャートである。遊技機に対する電源が投入されＣＰＵ５６のリセットが解除されると、メイン処理において、ＣＰＵ５６は、まず、必要な初期設定を行う（ステップＳ１）。

そして、電源断時にバックアップＲＡＭ領域のデータ保護処理（例えばパリティデータの付加等の電力供給停止準備処理）が行われたか否か確認する（ステップＳ２）。この実施の形態では、不測の電源断が生じた場合には、バックアップＲＡＭ領域のデータを保護するための電力供給停止準備処理が行われている。そのような処理が行われていた場合をバックアップありとする。バックアップなしを確認したら、ＣＰＵ５６は初期化処理を実行する（ステップＳ２，Ｓ３）。

この実施の形態では、バックアップＲＡＭ領域にバックアップデータがあるか否かは、電源断時にバックアップＲＡＭ領域に設定されるバックアップフラグの状態によって確認される。例えば、バックアップフラグ領域に「５５Ｈ」が設定されていればバックアップあり（オン状態）を意味し、「５５Ｈ」以外の値が設定されていればバックアップなし（オフ状態）を意味する。バックアップフラグ領域に設定されている「５５Ｈ」は、電力供給停止準備処理においてバックアップＲＡＭ領域のデータ保護処理が完了したときに設定されたデータであり、バックアップＲＡＭ領域のデータにもとづくパリティコードである。

バックアップＲＡＭ領域にバックアップデータがある場合には、ＣＰＵ５６は、バックアップＲＡＭ領域のデータチェック（例えばパリティチェック）を行う（ステップＳ４）。不測の電源断が生じた後に復旧した場合には、バックアップＲＡＭ領域のデータは保存されていたはずであるから、チェック結果は正常になる。チェック結果が正常でない場合には、内部状態を電源断時の状態に戻すことができないので、停電復旧時でない電源投入時に実行される初期化処理を実行する（ステップＳ５，Ｓ３）。

チェック結果が正常であれば、ＣＰＵ５６は、内部状態を電源断時の状態に戻すための遊技状態復旧処理を行う（ステップＳ６）。図１５に示すように、バックアップフラグの値が「５５Ｈ」に設定され、かつ、チェック結果が正常である場合に、ステップＳ６の遊技状態復旧処理が実行される。そして、バックアップＲＡＭ領域に保存されていたＰＣ（プログラムカウンタ）の退避値がＰＣに設定され、そのアドレスに復帰する（ステップＳ７）。

通常の初期化処理の実行（ステップＳ３）が完了すると、メイン処理で、タイマ割込フラグの監視（ステップＳ９）の確認が行われるループ処理に移行する。なお、ループ内では、表示用乱数更新処理（ステップＳ８）も実行される。

なお、この実施の形態では、ステップＳ２でバックアップデータの有無が確認された後、バックアップデータが存在する場合にステップＳ４でバックアップ領域のチェックが行われたが、逆に、バックアップ領域のチェック結果が正常であったことが確認された後、バックアップデータの有無の確認を行うようにしてもよい。また、バックアップデータの有無の確認、またはバックアップ領域のチェックの何れか一方の確認を行うことによって、停電復旧処理を実行するか否かを判定してもよい。

また、例えば停電復旧処理を実行するか否か判断する場合のパリティチェック（ステップＳ４）の際に、すなわち、遊技状態を復旧するか否か判断する際に、保存されていたＲＡＭデータにおける特別プロセスフラグ等や始動入賞記憶数データによって、遊技機が遊技待機状態（図柄変動中でなく、大当り遊技中でなく、確変中でなく、また、始動入賞記憶がない状態）であることが確認されたら、遊技状態復旧処理を行わずに初期化処理を実行するようにしてもよい。

図１６は、ステップＳ１の初期設定処理を示すフローチャートである。初期設定処理において、ＣＰＵ５６は、まず、割込禁止に設定する（ステップＳ１ａ）。割込禁止に設定すると、ＣＰＵ５６は、割込モードを割込モード２に設定し（ステップＳ１ｂ）、スタックポインタにスタックポインタ指定アドレスを設定する（ステップＳ１ｃ）。そして、ＣＰＵ５６は、内蔵デバイスレジスタの初期化を行う（ステップＳ１ｄ）。また、内蔵デバイス（内蔵周辺回路）であるＣＴＣ（カウンタ／タイマ）およびＰＩＯ（パラレル入出力ポート）の初期化（ステップＳ１ｅ）を行った後、ＲＡＭをアクセス可能状態に設定する（ステップＳ１ｆ）。

この実施の形態で用いられているＣＰＵ５６には、マスク可能な割込（ＩＮＴ）のモードとして以下の３種類のモードが用意されている。そのうちの割込モード２に設定されると、各内蔵デバイスからの割込要求を容易に処理することが可能になり、また、プログラムにおける任意の位置に割込処理を設置することが可能になる。なお、マスク可能な割込が発生すると、ＣＰＵ５６は、自動的に割込禁止状態に設定するとともに、プログラムカウンタの内容をスタックにセーブする。

図１７は、通常の初期化処理（ステップＳ３）の処理を示すフローチャートである。図１７に示すように、初期化処理では、ＲＡＭのクリア処理が行われる（ステップＳ３ａ）。次いで、作業領域初期設定テーブルのアドレス値にもとづいて、所定の作業領域（例えば、普通図柄判定用乱数カウンタ、普通図柄判定用バッファ、特別図柄左中右図柄バッファ、払出コマンド格納ポインタなど）に初期値を設定する初期値設定処理（ステップＳ３ｂ）が行われる。

そして、２ｍｓ毎に定期的にタイマ割込がかかるようにＣＰＵ５６に設けられているＣＴＣのレジスタの設定が行われる（ステップＳ３ｃ）。すなわち、初期値として２ｍｓに相当する値が所定のレジスタ（時間定数レジスタ）に設定される。そして、初期設定処理（ステップＳ１）において割込禁止（図１６参照）にされているので、初期化処理を終える前に割込が許可される（ステップＳ３ｄ）。

従って、この実施の形態では、ＣＰＵ５６の内蔵ＣＴＣが繰り返しタイマ割込を発生するように設定される。この実施の形態では、繰り返し周期は２ｍｓに設定される。そして、図１８に示すように、タイマ割込が発生すると、ＣＰＵ５６は、タイマ割込フラグをセットする（ステップＳ１２）。

ＣＰＵ５６は、ステップＳ９において、タイマ割込フラグがセットされたことを検出すると、タイマ割込フラグをリセットするとともに（ステップＳ１０）、遊技制御処理を実行する（ステップＳ１１）。以上の制御によって、この実施の形態では、遊技制御処理は２ｍｓ毎に起動されることになる。なお、この実施の形態では、タイマ割込処理ではフラグセットのみがなされ、遊技制御処理はメイン処理において実行されるが、タイマ割込処理で遊技制御処理を実行してもよい。

図１９は、ステップＳ１１の遊技制御処理を示すフローチャートである。遊技制御処理において、ＣＰＵ５６は、まず、スイッチ回路５８を介して、ゲートセンサ１２、始動口センサ１７、カウントセンサ２３および入賞口スイッチ１９ａ，２４ａの状態を入力し、各入賞口や入賞装置に対する入賞があったか否か判定する（スイッチ処理：ステップＳ２１）。

次いで、パチンコ遊技機１の内部に備えられている自己診断機能によって種々の異常診断処理が行われ、その結果に応じて必要ならば警報が発せられる（エラー処理：ステップＳ２２）。

次に、遊技制御に用いられる大当り判定用の乱数等の各判定用乱数を示す各カウンタを更新する処理を行う（ステップＳ２３）。ＣＰＵ５６は、さらに、停止図柄の種類を決定する乱数等の表示用乱数を更新する処理を行う（ステップＳ２４）。

さらに、ＣＰＵ５６は、特別図柄プロセス処理を行う（ステップＳ２５）。特別図柄プロセス制御では、遊技状態に応じてパチンコ遊技機１を所定の順序で制御するための特別図柄プロセスフラグに従って該当する処理が選び出されて実行される。そして、特別図柄プロセスフラグの値は、遊技状態に応じて各処理中に更新される。

また、普通図柄プロセス処理を行う（ステップＳ２６）。普通図柄プロセス処理では、７セグメントＬＥＤによる可変表示器１０を所定の順序で制御するための普通図柄プロセスフラグに従って該当する処理が選び出されて実行される。そして、普通図柄プロセスフラグの値は、遊技状態に応じて各処理中に更新される。

さらに、ＣＰＵ５６は、払出制御基板３７等に送出される制御コマンドをＲＡＭ５５の所定の領域に設定して各電気部品制御基板に対して制御コマンドを送出する処理を行う（コマンド制御処理：ステップＳ２７）。

次いで、ＣＰＵ５６は、例えばホール管理用コンピュータに供給される大当り情報、始動情報、確率変動情報などのデータを出力するデータ出力処理を行う（ステップＳ２９）。

また、ＣＰＵ５６は、所定の条件が成立したときにソレノイド回路５９に駆動指令を行う（ステップＳ３０）。ソレノイド回路５９は、駆動指令に応じてソレノイド１６，２１を駆動し、可変入賞球装置１５または開閉板２０を開状態または閉状態とする。

そして、ＣＰＵ５６は、各入賞口への入賞を検出するためのスイッチ１７，２３，１９ａ，２４ａの検出出力にもとづく賞球数の設定などを行う（ステップＳ３１）。具体的には、入賞検出に応じて払出制御基板３７に払出制御コマンドを出力する。払出制御基板３７に搭載されている払出制御用ＣＰＵ３７１は、払出制御コマンドに応じて賞球払出装置９７Ａを駆動する。

以上のように、メイン処理には遊技制御処理に移行すべきか否かを判定する処理が含まれ、ＣＰＵ５６の内部タイマが定期的に発生するタイマ割込にもとづくタイマ割込処理で遊技制御処理に移行すべきか否かを判定するためのフラグがセットされるので、遊技制御処理の全てが確実に実行される。つまり、遊技制御処理の全てが実行されるまでは、次回の遊技制御処理に移行すべきか否かの判定が行われないので、遊技制御処理中の全ての各処理が実行完了することは保証されている。

なお、ここでは、主基板３１のＣＰＵ５６が実行する遊技制御処理は、ＣＰＵ５６の内部タイマが定期的に発生するタイマ割込にもとづくタイマ割込処理でセットされるフラグに応じて実行されたが、定期的に（例えば２ｍｓ毎）信号を発生するハードウェア回路を設け、その回路からの信号をＣＰＵ５６の外部割込端子に導入し、割込信号によって遊技制御処理に移行すべきか否かを判定するためのフラグをセットするようにしてもよい。

図２０は、電源基板９１０からの電源断信号にもとづくＮＭＩに応じて実行される停電発生ＮＭＩ処理の一例を示すフローチャートである。停電発生ＮＭＩ処理において、ＣＰＵ５６は、まず、停電時などの電源断時直前の割込許可／禁止状態をバックアップするために、割込禁止フラグの内容をパリティフラグに格納する（ステップＳ４１）。

次いで、割込禁止に設定する（ステップＳ４２）。停電発生ＮＭＩ処理ではＲＡＭ内容の保存を確実にするためにチェックサムの生成処理を行う。その処理中に他の割込処理が行われたのではチェックサムの生成処理が完了しないうちにＣＰＵが動作し得ない電圧にまで低下してしまうことが考えられるので、まず、他の割込が生じないような設定がなされる。なお、停電発生ＮＭＩ処理におけるステップＳ４４〜Ｓ５０は、電力供給停止準備処理の一例である。また、割込処理中では他の割込がかからないような仕様のＣＰＵを用いている場合には、ステップＳ４２の処理は不要である。

次いで、ＣＰＵ５６は、バックアップフラグが既にセットされているか否か確認する（ステップＳ４２）。バックアップフラグが既にセットされていれば、以後の処理を行わない。バックアップフラグがセットされていなければ、以下の電力供給停止準備処理を実行する。すなわち、ステップＳ４４からステップＳ５０の処理を実行する。

まず、各レジスタの内容をバックアップＲＡＭ領域に格納する（ステップＳ４４）。その後、バックアップフラグをセットする（ステップＳ４５）。そして、バックアップＲＡＭ領域のバックアップチェックデータ領域に適当な初期値を設定し（ステップＳ４６）、初期値およびバックアップＲＡＭ領域のデータについて順次排他的論理和をとったあと反転し（ステップＳ４７）、最終的な演算値をバックアップパリティデータ領域に設定する（ステップＳ４８）。また、ＲＡＭアクセス禁止状態にする（ステップＳ４９）。電源電圧が低下していくときには、各種信号線のレベルが不安定になってＲＡＭ内容が化ける可能性があるが、このようにＲＡＭアクセス禁止状態にしておけば、バックアップＲＡＭ内のデータが化けることはない。

さらに、ＣＰＵ５６は、主基板３１に搭載されている全ての出力ポートに対してクリア信号を出力する。すると、全ての出力ポートは、クリア信号によりクリアされオフ状態とされる（ステップＳ５０）。

次いで、ＣＰＵ５６は、ループ処理にはいる。すなわち、何らの処理もしない状態になる。従って、リセット管理回路９４０からのリセット信号がローレベルになって動作禁止状態にされる前に、内部的に動作停止状態になる。よって、電源断時に確実にＣＰＵ５６は動作停止する。その結果、上述したＲＡＭアクセス禁止の制御および動作停止制御によって、電源電圧が低下していくことに伴って生ずる可能性がある異常動作に起因するＲＡＭの内容破壊等を確実に防止することができる。

なお、この実施の形態では、停電発生ＮＭＩ処理では最終部でプログラムをループ状態にしたが、ホールト（ＨＡＬＴ）命令を発行するように構成してもよい。

また、レジスタの内容をＲＡＭ領域に格納した後にセットされるバックアップフラグは、上述したように、電源投入時において復旧すべきバックアップデータがあるか否か（停電からの復旧か否か）を判断する際に使用される。また、ステップＳ４１からＳ５０の処理は、ＣＰＵ５６がシステムリセット回路６５からのシステムリセット信号を受ける前に完了する。換言すれば、システムリセット回路６５からのシステムリセット信号を受ける前に完了するように、電圧監視回路の検出電圧の設定が行われている。

この実施の形態では、電力供給停止準備処理開始時に、バックアップフラグの確認が行われる。そして、バックアップフラグが既にセットされている場合には電力供給停止準備処理を実行しない。上述したように、バックアップフラグは、必要なデータのバックアップが完了し、その後電力供給停止準備処理が完了したことを示すフラグである。従って、例えば、リセット待ちのループ状態で何らかの原因で再度ＮＭＩが発生したとしても、電力供給停止準備処理が重複して実行されてしまうようなことはない。

ただし、割込処理中では他の割込がかからないような仕様のＣＰＵを用いている場合には、ステップＳ４３の判断は不要である。

図２１は、バックアップパリティデータ作成方法の一例を説明するための説明図である。ただし、図２１に示す例では、簡単のために、バックアップデータＲＡＭ領域のデータのサイズを３バイトとする。電源電圧低下にもとづく停電発生処理において、図２１に示すように、バックアップチェックデータ領域に、初期データ（この例では００Ｈ）が設定される。次に、「００Ｈ」と「Ｆ０Ｈ」の排他的論理和がとられ、その結果と「１６Ｈ」の排他的論理和がとられる。さらに、その結果と「ＤＦＨ」の排他的論理和がとられる。そして、その結果（この例では「３９Ｈ」）を反転して得られた値（この例では「Ｃ６Ｈ」）がバックアップパリティデータ領域に設定される。

電源が再投入されたときには、停電復旧処理においてパリティ診断が行われる。バックアップ領域の全データがそのまま保存されていれば、電源再投入時に、図２１に示すようなデータがバックアップ領域に設定されている。

ステップＳ４の処理において、ＣＰＵ５６は、電源発生ＭＮＩ処理にて実行された処理と同様の処理を行う。すなわち、バックアップチェックデータ領域に、初期データ（この例では００Ｈ）が設定され、「００Ｈ」と「Ｆ０Ｈ」の排他的論理和がとられ、その結果と「１６Ｈ」の排他的論理和がとられる。さらに、その結果と「ＤＦＨ」の排他的論理和がとられる。そして、その結果（この例では「３９Ｈ」）を反転した最終演算結果を得る。バックアップ領域の全データがそのまま保存されていれば、最終的な演算結果は、「Ｃ６Ｈ」、すなわちバックアップチェックデータ領域に設定されているデータと一致する。バックアップＲＡＭ領域内のデータにビット誤りが生じていた場合には、最終的な演算結果は「Ｃ６Ｈ」にならない。

よって、ＣＰＵ５６は、最終的な演算結果とバックアップチェックデータ領域に設定されているデータとを比較して、一致すればパリティ診断正常とする。一致しなければ、パリティ診断異常とする。

以上のように、この実施の形態では、遊技制御手段には、遊技機の電源が断しても、所定期間電源バックアップされる記憶手段（この例ではバックアップＲＡＭ）が設けられ、電源投入時に、ＣＰＵ５６（具体的にはＣＰＵ５６が実行するプログラム）は、記憶手段がバックアップ状態にあればバックアップデータにもとづいて遊技状態を回復させる遊技状態復旧処理（ステップＳ６）を行うように構成される。

なお、この実施の形態では、電源基板９１０において、電源監視用ＩＣ９０２と、リセット管理回路９４０は、同一の電源電圧を監視しているが、異なる電源電圧を監視してもよい。例えば、電源監視用ＩＣ９０２が＋３０Ｖ電源電圧を監視し、リセット管理回路９４０が＋５Ｖ電源電圧を監視してもよい。そして、リセット管理回路９４０がリセット信号をローレベルにするタイミングは電源監視用ＩＣ９０２がＮＭＩ割込信号（電源断信号）を発生するタイミングに対して遅くなるように、システムリセット回路６５のしきい値レベル（システムリセット信号を発生する電圧レベル）が設定される。例えば、しきい値は４．２５Ｖである。４．２５Ｖは、通常時の電圧より低いが、ＣＰＵ５６が暫くの間動作しうる程度の電圧である。

また、上記の実施の形態では、ＣＰＵ５６は、マスク不能割込端子（ＮＭＩ端子）を介して電源基板からのＮＭＩ割込信号（電源監視手段からのＮＭＩ割込信号）を検知したが、ＮＭＩ割込信号をマスク可能割込割込端子（ＩＲＱ端子）に導入してもよい。その場合には、割込処理（ＩＲＱ処理）で電力供給停止準備処理が実行される。また、入力ポートを介して電源基板からのＮＭＩ割込信号を検知してもよい。その場合には、メイン処理において入力ポートの監視が行われる。

また、ＮＭＩ割込信号に変えて、ＩＲＱ端子を介して電源基板からの割込信号を検知する場合に、メイン処理のステップＳ１１における遊技制御処理の開始時にＩＲＱ割込マスクをセットし、遊技制御処理の終了時にＩＲＱ割込マスクを解除するようにしてもよい。そのようにすれば、遊技制御処理の開始前および終了後に割込がかかることになって、遊技制御処理が中途で中断されることはない。従って、払出制御コマンドを払出制御基板３７に送出しているときなどにコマンド送出が中断されてしまうようなことはない。よって、停電が発生するようなときでも、払出制御コマンド等は確実に送出完了する。

図２２は、払出制御用ＣＰＵ３７１のメイン処理を示すフローチャートである。メイン処理では、払出制御用ＣＰＵ３７１は、まず、必要な初期設定を行う（ステップＳ７０１）。

そして、払出制御用ＣＰＵ３７１は、払出制御用のバックアップＲＡＭ領域にバックアップデータが存在しているか否かの確認を行う（ステップＳ７０２）。すなわち、例えば、主基板３１のＣＰＵ５６の処理と同様に、電源断時にセットされるバックアップフラグがセット状態になっているか否かによって、バックアップデータが存在しているか否か確認する。バックアップフラグがセット状態になっている場合には、バックアップデータありと判断する。バックアップデータなしと判断された場合には、前回の電源オフ時に未払出の遊技球がなかったことになり、内部状態を電源断時の状態に戻す必要がない。従って、払出制御用ＣＰＵ３７１は、停電復旧時でない電源投入時に実行される初期化処理を実行する（ステップＳ７０２，Ｓ７０３）。

バックアップＲＡＭ領域にバックアップデータが存在している場合には、払出制御用ＣＰＵ３７１は、バックアップＲＡＭ領域のデータチェック（この例ではパリティチェック）を行う（ステップＳ７０４）。不測の電源断が生じた後に復旧した場合には、バックアップＲＡＭ領域のデータは保存されていたはずであるから、チェック結果は正常になる。チェック結果が正常でない場合には、内部状態を電源断時の状態に戻すことができないので、停電復旧時でない電源投入時に実行される初期化処理を実行する（ステップＳ７０５，Ｓ７０３）。

チェック結果が正常であれば、払出制御用ＣＰＵ３７１は、内部状態を電源断時の状態に戻すための払出状態復旧処理を行う（ステップＳ７０６）。そして、バックアップＲＡＭ領域に保存されていたＰＣ（プログラムカウンタ）の指すアドレスに復帰する（ステップＳ７０７）。

通常の初期化処理の実行（ステップＳ７０３）を終えると、払出制御用ＣＰＵ３７１により実行されるメイン処理は、タイマ割込フラグの監視（ステップＳ７０８）の確認が行われるループ処理に移行する。

なお、この実施の形態では、ステップＳ７０２でバックアップデータの有無が確認された後、バックアップデータが存在する場合にステップＳ７０４でバックアップ領域のチェックが行われたが、逆に、バックアップ領域のチェック結果が正常であったことが確認された後に、バックアップデータの有無の確認が行われるようにしてもよい。また、バックアップデータの有無の確認、またはバックアップ領域のチェックの何れか一方を確認することによって、停電復旧処理を実行するか否かを判断するように構成してもよい。

また、例えば停電復旧処理を実行するか否か判断する場合のパリティチェック（ステップＳ７０４）の際などに、すなわち、遊技状態を復旧するか否か判断する際に、保存されていたＲＡＭデータにおける払出遊技球数データ等によって、遊技機が払出待機状態（払出途中でない状態）であることが確認されたら、払出状態復旧処理を行わずに初期化処理を実行するようにしてもよい。

通常の初期化処理では、図２３に示すように、レジスタおよびＲＡＭのクリア処理（ステップＳ９０１）が行われ、所定の初期値の設定が行われる（ステップＳ９０２）。そして、初期化処理を終える前に割込が許可される（ステップＳ９０３）。

この実施の形態では、払出制御用ＣＰＵ３７１の内蔵タイマ／カウンタが繰り返しタイマ割込を発生するように設定される。また、繰り返し周期は２ｍｓに設定される。そして、図２４に示すように、タイマ割込が発生すると、払出制御用ＣＰＵ３７１は、タイマ割込フラグをセットする（ステップＳ７１１）。なお、図２４には割込を許可することも明示されているが（ステップＳ７１０）、２ｍｓタイマ割込処理では、最初に割込許可状態に設定される。すなわち、２ｍｓタイマ割込処理中には割込許可状態になっている。

払出制御用ＣＰＵ３７１は、ステップＳ７０８において、タイマ割込フラグがセットされたことを検出すると、タイマ割込フラグをリセットするとともに（ステップＳ７０９）、払出制御処理を実行する（ステップＳ７１０）。以上の制御によって、この実施の形態では、払出制御処理は２ｍｓ毎に起動されることになる。なお、この実施の形態では、タイマ割込処理ではフラグセットのみがなされ、払出制御処理はメイン処理において実行されるが、タイマ割込処理で払出制御処理を実行してもよい。

払出制御用ＣＰＵ３７１は、電源投入時に、バックアップＲＡＭ領域のデータを確認するだけで、通常の初期設定処理を行うのか払出中の状態を復元するのか決定できる。すなわち、簡単な判断によって、未払出の遊技球について払出処理再開を行うことができる。さらに、この実施の形態では、主基板３１における遊技制御と同様に、パリティチェックコードによって記憶内容保存の確実化が図られている。

図２５は、ステップＳ７１０の払出制御処理を示すフローチャートである。払出制御処理において、払出制御用ＣＰＵ３７１は、まず、中継基板７２を介して入力ポート３７２ｂに入力される賞球カウントスイッチ３０１Ａ、球貸しカウントスイッチ３０１Ｂがオンしたか否かを判定する（スイッチ処理：ステップＳ７５１）。

次に、払出制御用ＣＰＵ３７１は、センサ（例えば、払出モータ２８９の回転数を検出するモータ位置センサ）からの信号入力状態を確認してセンサの状態を判定する等の処理を行う（入力判定処理：ステップＳ７５２）。払出制御用ＣＰＵ３７１は、さらに、受信した払出制御コマンドを解析し、解析結果に応じた処理を実行する（コマンド解析実行処理：ステップＳ７５３）。

次いで、払出制御用ＣＰＵ３７１は、主基板３１から払出停止指示コマンドを受信していたら払出停止状態に設定し、払出開始指示コマンドを受信していたら払出停止状態の解除を行う（ステップＳ７５４）。また、プリペイドカードユニット制御処理を行う（ステップＳ７５５）。

また、払出制御用ＣＰＵ３７１は、球貸し要求に応じて貸し球を払い出す制御を行う（ステップＳ７５６）。さらに、払出制御用ＣＰＵ３７１は、所定の賞球を払い出す賞球制御処理を行う（ステップＳ７５７）。そして、払出制御用ＣＰＵ３７１は、出力ポート３７２ｃおよび中継基板７２を介して球払出装置９７の払出機構部分における払出モータ２８９に向けて駆動信号を出力し、ステップＳ７５６の球貸し制御処理またはステップＳ７５７の賞球制御処理で設定された回転数分払出モータ２８９を回転させる払出モータ制御処理を行う（ステップＳ７５８）。

なお、この実施の形態では、払出モータ２８９としてステッピングモータが用いられ、払出モータ２８９を制御するために１−２相励磁方式が用いられる。従って、具体的には、払出モータ制御処理において、８種類の励磁パターンデータが繰り返し払出モータ２８９に出力される。また、この実施の形態では、各励磁パターンデータが４ｍｓずつ出力される。

次いで、エラー検出処理が行われ、その結果に応じてエラー表示ＬＥＤ３７４に所定の表示を行う（エラー処理：ステップＳ７５９）。

さらに、ターミナル基板１６０に情報信号を出力する処理を行う（出力処理：ステップＳ７６０）。なお、情報信号は、貸し球の払出一単位（例えば２５個）ごとに所定時間オンとなり、続いて所定時間オフを出力する信号である。

図２６は、電源基板９１０の電源監視用ＩＣ９０２からの電源断信号にもとづくＮＭＩに応じて実行される停電発生ＮＭＩ処理の一例を示すフローチャートである。停電発生ＮＭＩ処理において、払出制御用ＣＰＵ３７１は、まず、割込禁止フラグの内容をパリティフラグに格納する（ステップＳ８０１）。次いで、割込禁止に設定する（ステップＳ８０２）。

停電発生ＮＭＩ処理では、主基板３１において実行された処理と同様に、ＲＡＭ内容の保存を確実にするためのチェックサムの生成処理を行う。その処理中に他の割込処理が行われたのではチェックサムの生成処理が完了しないうちに払出制御用ＣＰＵ３７１が動作し得ない電圧にまで低下してしまうことがことも考えられるので、まず、他の割込が生じないような設定がなされる。なお、停電発生ＮＭＩ処理におけるステップＳ８０４〜Ｓ８１０は、電力供給停止準備処理の一例である。

なお、割込処理中では他の割込がかからないような仕様のＣＰＵを用いている場合には、ステップＳ８０２の処理は不要である。

次いで、払出制御用ＣＰＵ３７１は、バックアップフラグが既にセットされているか否か確認する（ステップＳ８０３）。バックアップフラグが既にセットされていれば、以後の処理を行わない。バックアップフラグがセットされていなければ、以下の電力供給停止準備処理を実行する。すなわち、ステップＳ８０４からステップＳ８１０の処理を実行する。

まず、各レジスタの内容をバックアップＲＡＭ領域に格納する（ステップＳ８０４）。その後、バックアップフラグをセットする（ステップＳ８０５）。そして、バックアップＲＡＭ領域のバックアップチェックデータ領域に適当な初期値を設定し（ステップＳ８０６）、初期値およびバックアップＲＡＭ領域のデータについて順次排他的論理和をとったあと反転し（ステップＳ８０７）、最終的な演算値をバックアップパリティデータ領域に設定する（ステップＳ８０８）。また、ＲＡＭアクセス禁止状態にする（ステップＳ８０９）。電源電圧が低下していくときには、各種信号線のレベルが不安定になってＲＡＭ内容が化ける可能性があるが、このようにＲＡＭアクセス禁止状態にしておけば、バックアップＲＡＭ内のデータが化けることはない。

さらに、払出制御用ＣＰＵ３７１は、全ての出力ポートに対してクリア信号を出力する。従って、全ての出力ポートは、クリア信号によりオフ状態とされる（ステップＳ８１０）。

次いで、払出制御用ＣＰＵ３７１は、ループ処理にはいる。すなわち、何らの処理もしない状態になる。従って、リセット管理回路９４０からのリセット信号がローレベルになって動作禁止状態にされる前に、内部的に動作停止状態になる。よって、電源断時に確実に払出制御用ＣＰＵ３７１は動作停止する。その結果、上述したＲＡＭアクセス禁止の制御および動作停止制御によって、電源電圧が低下していくことに伴って生ずる可能性がある異常動作に起因するＲＡＭの内容破壊等を確実に防止することができる。

なお、この実施の形態では、停電発生ＮＭＩ処理では最終部でプログラムをループ状態にしたが、ホールト（ＨＡＬＴ）命令を発行するように構成してもよい。

また、レジスタの内容をＲＡＭ領域に格納した後にセットされるバックアップフラグは、上述したように、電源投入時において復旧すべきバックアップデータがあるか否か（停電からの復旧か否か）を判断する際に使用される。また、ステップＳ８０１からＳ８１０の処理は、払出制御用ＣＰＵ３７１が電源基板９１０からのリセット信号がローレベルになる前に完了する。換言すれば、電源基板９１０からのリセット信号がリセット状態を示すようになる前に完了するように、電源基板９１０の電圧監視用ＩＣ９０２において検出電圧の設定が行われている。

この実施の形態では、電力供給停止準備処理開始時に、バックアップフラグの確認が行われる。そして、バックアップフラグが既にセットされている場合には電力供給停止準備処理を実行しない。上述したように、バックアップフラグは、必要なデータのバックアップが完了し、その後電力供給停止準備処理が完了したことを示すフラグである。従って、例えば、リセット待ちのループ状態で何らかの原因で再度ＮＭＩが発生したとしても、電力供給停止準備処理が重複して実行されてしまうようなことはない。

ただし、割込処理中では他の割込がかからないような仕様のＣＰＵを用いている場合には、ステップＳ８０３の判断は不要である。

また、この実施の形態では、払出制御用ＣＰＵ３７１は、マスク不能外部割込端子（ＮＭＩ端子）を介して電源基板からのＮＭＩ割込信号（電源監視手段からのＮＭＩ割込信号）を検知したが、ＮＭＩ割込信号をマスク可能割込割込端子（ＩＲＱ端子）に導入してもよい。その場合には、ＩＲＱ処理によって図２６に示された停電発生ＮＭＩ処理が実行される。また、入力ポートを介してＮＭＩ割込信号を検知してもよい。その場合には、払出制御用ＣＰＵ３７１が実行するメイン処理において、入力ポートの監視が行われる。

図２７は、バックアップパリティデータ作成方法の一例を説明するための説明図である。ただし、図２７に示す例では、簡単のために、バックアップデータＲＡＭ領域のデータのサイズを３バイトとする。電源電圧低下にもとづく停電発生処理において、図２７に示すように、バックアップチェックデータ領域に、初期データ（この例では００Ｈ）が設定される。次に、「００Ｈ」と「Ｆ０Ｈ」の排他的論理和がとられ、その結果と「１６Ｈ」の排他的論理和がとられる。さらに、その結果と「ＤＦＨ」の排他的論理和がとられる。そして、その結果（この例では「３９Ｈ」）を反転して得られた値（この例では「Ｃ６Ｈ」）がバックアップパリティデータ領域に設定される。

電源が再投入されたときには、停電復旧処理においてパリティ診断が行われる。バックアップ領域の全データがそのまま保存されていれば、電源再投入時に、図２７に示すようなデータがバックアップ領域に設定されている。

ステップＳ７０４の処理において、払出制御用ＣＰＵ３７１は、図２６のステップＳ８０６およびステップＳ８０７にて実行された処理と同様の処理を行う。すなわち、バックアップチェックデータ領域に、初期データ（この例では００Ｈ）が設定され、「００Ｈ」と「Ｆ０Ｈ」の排他的論理和がとられ、その結果と「１６Ｈ」の排他的論理和がとられる。さらに、その結果と「ＤＦＨ」の排他的論理和がとられる。そして、その結果（この例では「３９Ｈ」）を反転した最終演算結果を得る。バックアップ領域の全データがそのまま保存されていれば、最終的な演算結果は、「Ｃ６Ｈ」、すなわちバックアップチェックデータ領域に設定されているデータと一致する。バックアップＲＡＭ領域内のデータにビット誤りが生じていた場合には、最終的な演算結果は「Ｃ６Ｈ」にならない。

よって、払出制御用ＣＰＵ３７１は、最終的な演算結果とバックアップチェックデータ領域に設定されているデータとを比較して、一致すればパリティ診断正常とする。一致しなければ、パリティ診断異常とする。

以下、払出状態復旧処理について説明する。図２８は、図２２のステップＳ７０６に示された払出状態復旧処理の一例を示すフローチャートである。この例では、払出制御用ＣＰＵ３７１は、バックアップＲＡＭに保存されていた値をレジスタに復元する（ステップＳ８６１）。そして、バックアップＲＡＭに保存されていたデータにもとづいて停電時の払出状態を復旧するための処理を行う。例えば、賞球中処理中フラグのセット等を行う。

例えば、電源復旧時に、バックアップＲＡＭ領域に、未払出賞球数もしくは未払出貸し球数、またはそれらの両方が保存されていた場合には、それらの保存数にもとづいて払出処理を再開する。

以上のように、この実施の形態では、払出制御手段には、遊技機の電源が断しても、所定期間電源バックアップされる記憶手段（この例ではバックアップＲＡＭ）が設けられ、電源投入時に、払出制御用ＣＰＵ３７１（具体的には払出制御用ＣＰＵ３７１が実行するプログラム）は、記憶手段がバックアップ状態にあればバックアップデータにもとづいて払出状態を回復させる払出状態復旧処理（ステップＳ７０６）を行うように構成される。

図１１に例示した電源基板９１０の構成において、電源監視用ＩＣ９０２が出力する信号は、バッファ回路９１８を介して主基板３１に対して電源断信号として出力されるとともに、遅延回路９２０およびバッファ回路９１９を介して払出制御基板３７に対して電源断信号として出力されていた。すると、図２９に示すように、遊技機の電源が断する際に、主基板３１のＣＰＵ５６には、払出制御基板３７の払出制御用ＣＰＵ３７１に対するよりも早く電源断信号が供給される。

従って、図２９に示すように、主基板３１のＣＰＵ５６には、払出制御基板３７の払出制御用ＣＰＵ３７１よりも早くＮＭＩがかかる。ＮＭＩに応じて電力供給停止準備処理が開始されるので、その時点で、ＣＰＵ５６による遊技制御および払出制御用ＣＰＵ３７１による払出制御は停止する。

すなわち、電源基板９１０に搭載されている立下管理手段が、遊技制御手段を立ち下げた後に払出制御手段（価値付与制御手段）を立ち下げるという順序制御を行っている。従って、主基板３１のＣＰＵ５６が他の電気部品制御基板に対して制御コマンドを出力する前に、払出制御手段におけるＣＰＵが既に立ち下がっていることはなく、主基板３１からの制御コマンドが受信側の電気部品制御基板のＣＰＵで受信されないという事態は生じない。なお、この実施の形態では、立下管理手段は、電源監視用ＩＣ９０２、制御手段の作動を停止させるためのリセット信号を出力可能なリセット管理回路９４０および遅延回路９２０で実現されている。

ここでは、立下管理手段が、主基板３１に与えられる電源断信号と払出制御手段に送られる電源断信号とのタイミングをずらせることによって、それらの間の立ち下げの順序制御を行ったが、他の複数の電気部品制御基板、例えば表示制御基板７０、ランプ制御基板３５および音声制御基板８０等の遊技演出に関わる電気部品制御手段を搭載した電気部品制御基板の立ち下げタイミングを制御することもできる。例えば、図１２に示した回路構成において、主基板３１および払出制御基板３７１以外の電気部品制御基板に対してもバッファ回路を介して電源断信号を出力するようにすればよい。

そして、それぞれのバッファ回路の前に遅延回路を置き、各遅延回路の遅延量に差を設ければ、主基板３１および他の電気部品制御基板に与えられる電源断信号出力タイミングのそれぞれの間で差を付けることができる。表示制御基板７０、ランプ制御基板３５および音声制御基板８０等における各ＣＰＵも電源断信号に応じて演出制御を停止するようにすれば、各電気部品制御手段を、あらかじめ定められた順序で立ち下げることができるようになる。

さらに、この実施の形態のように、電源基板９１０における立下管理手段が一括して各基板における制御手段の立ち下げを管理することによって、立ち下げの順序制御を容易に調整することができる。例えば、それぞれの遅延回路の遅延量を調整することによって容易に立ち下げ順序を制御することができる。

なお、この実施の形態では、立下管理手段が電源基板９１０に搭載されたが、立下管理手段を搭載した立下管理手段を別個に設けてもよい。ただし、一般に立ち下げのための信号は電源電圧の立ち下がりを利用して作成されるので、電源基板９１０に立下管理手段を搭載した場合には、各電気部品制御手段の立ち下げ管理をより容易に行えるというメリットがある。

上記の実施の形態では、立上管理手段は、各電気部品制御手段へのリセット信号の遅延量を調整することによって立ち上げの順序管理を行ったが、リセット信号ではなく電源電圧の供給開始タイミングを調整することによって立ち上げの順序管理を行うこともできる。

図３０は、電源電圧の供給開始タイミングを調整する立上管理手段が搭載された電源基板９１０の構成例を示すブロック図である。図３０に示す実施の形態では、主基板３１に対する＋３０Ｖ、＋１２Ｖ、＋５Ｖおよびバックアップ電源電圧の供給開始が遅延される。すなわち、遅延回路９７１はバックアップ電源電圧の立ち上がりを遅延させ、遅延回路９７２は＋５Ｖの立ち上がりを遅延させる。また、遅延回路９７３は＋１２Ｖの立ち上がりを遅延させ、遅延回路９７４は＋３０Ｖの立ち上がりを遅延させる。遅延回路９７１，９７２，９７３，９７４は例えばコンデンサで実現できる。

なお、図３０では、１つのコネクタ９１５が示されているが、各電気部品制御基板対応にコネクタが設けられていてもよい。その場合には、例えば、主基板３１への各種電圧を供給するためのコネクタ、ランプ制御基板３５への各種電圧を供給するためのコネクタ、払出制御基板３７への各種電圧を供給するためのコネクタ、表示制御基板７０への各種電圧を供給するためのコネクタ、音声制御基板８０への各種電圧を供給するためのコネクタ、および発射制御基板９１への各種電圧を供給するためのコネクタが別個に設けられる。

また、図３０に示す電源基板９１０では、主基板３１に供給される各電圧の立ち上がりのみを遅延させているので、主基板３１の遊技制御手段の立ち上がりのみが、他の電気部品制御手段の立ち上がりよりも遅れる。しかし、他のそれぞれの電気部品制御手段の立ち上がりに順序をつけることもできる。例えば、ランプ制御基板３５、払出制御基板３７、表示制御基板７０および音声制御基板８０のそれぞれに供給される各種電圧も遅延回路を介して供給し、それぞれの遅延回路の遅延量に差を設ければ、遊技制御手段、ランプ制御手段、払出制御手段、表示制御手段および音声制御手段の間で、立ち上がりタイミングに順序付けすることもできる。

さらに、電気部品制御基板で用いられる全ての種類の電圧を遅延対象とするのではなく、ＣＰＵが使用する電源電圧のみを遅延対象としてもよい。

図３１は、図３０に示す電源基板９１０を用いた場合の各基板に供給される直流電圧等を示すブロック図である。図３０に示すように、主基板３１に至る各種電圧が遅延回路で遅延された後に、主基板３１に供給される。

図３２は、立上管理手段のさらに他の実施の形態を示すブロック図である。図３２に示す構成では、起動信号を出力する立上管理回路９７５が電源基板９１０に搭載されている。主基板３１とサブ基板（ランプ制御基板３５、払出制御基板３７、表示制御基板７０および音声制御基板８０）には、電源基板９１０から、遅延されることなく各種電圧およびリセット信号が供給される。

図３３に例示するように、この実施の形態で用いられる主基板３１のＣＰＵ５６は、リセット信号がリセット解除状態を示すと、まず、セキュリティチェックプログラムを実行し、その後初期化処理を実行する。また、サブ基板３５，３７，７０，８０のＣＰＵは、リセット信号がリセット解除状態を示すと、初期化処理を実行した後に遊技演出に関わる制御を行う状態である制御状態に入る。そして、立上管理回路９７５は、ＣＰＵ５６のセキュリティチェックプログラムの実行が確実に完了するタイミングで起動信号を出力する。起動信号は、主基板３１の入出力ポート５７に入力される。

主基板３１のＣＰＵ５６は、入出力ポート５７を介して起動信号を受けたことを確認したら遊技制御状態に入る。従って、遊技制御手段が遊技制御状態に入ったときには、サブ基板３５，３７，７０，８０のＣＰＵは既に制御状態になっている。よって、例えば、主基板３１から送出された制御コマンドは、サブ基板３５，３７，７０，８０のＣＰＵにおいて確実に受信される。

図３４は、立上管理手段のさらに他の実施の形態を示すブロック図である。図３４に示す構成では、主基板３１に対するリセット信号の立ち上げタイミングを調整する立上管理回路９７６が電源基板９１０に搭載されている。主基板３１とサブ基板（ランプ制御基板３５、払出制御基板３７、表示制御基板７０および音声制御基板８０）には、電源基板９１０から、遅延されることなく各種電圧およびリセット信号が供給される。

図３５に示すように、サブ基板３５，３７，７０，８０のＣＰＵは、リセット信号がリセット解除状態を示すと、初期化処理を実行した後に、動作可能信号を出力する。立上管理回路９７６は、動作可能信号を受信すると、主基板３１に対するリセット信号を立ち上げる。リセット信号が立ち上がったことに応じて、主基板３１ＣＰＵ５６は、初期化処理を行った後に遊技制御状態に入る。従って、遊技制御手段が遊技制御状態に入ったときには、サブ基板３５，３７，７０，８０のＣＰＵは既に制御状態になっている。よって、例えば、主基板３１から送出された制御コマンドは、サブ基板３５，３７，７０，８０のＣＰＵにおいて確実に受信される。

なお、図３４に示す構成において、立上管理回路９７６は、動作可能信号を受信すると、主基板３１に対して起動信号を出力するようにしてもよい。そのように構成されている場合には、主基板３１に対するリセット信号は、サブ基板３５，３７，７０，８０に対するリセット信号と同様のタイミングでリセット解除状態になる。そして、主基板３１では、電源基板９１０からの起動信号が入出力ポート５７に入力され、ＣＰＵ５６は、起動信号を受信したら遊技制御状態に入る。

また、上記の各実施の形態では、立下管理手段は、各電気部品制御手段への電源断信号の遅延量を調整することによって立ち下げの順序管理を行ったが、他の方法によっても各電気部品制御手段の立ち下げ管理を行うことができる。

図３６は、立下管理手段の他の実施の形態を示すブロック図である。図３６に示す構成では、立下管理手段は、サブ基板３５，３７，７０，８０に対するリセット信号を遅延する遅延回路９６０で実現される。なお、立上管理回路９６８は、サブ基板３５，３７，７０，８０からの動作可能信号に応じて、主基板３１に対して起動信号を出力する。また、この実施の形態では、主基板３１およびサブ基板３５，３７，７０，８０のＣＰＵは、リセット信号がローレベルになったことによって制御動作を停止する。

図３７に示すように、主基板３１に対するリセット信号は、サブ基板３５，３７，７０，８０に対するリセット信号よりも早く立ち上がる。しかし、主基板３１のＣＰＵ５６は、起動信号を受けたことに応じて初めて遊技状態に入る。起動信号は、サブ基板３５，３７，７０，８０の各ＣＰＵが制御状態に入って動作可能信号を出力すると動作可能状態を示すので、主基板３１のＣＰＵ５６が遊技制御状態に入ったとき、すなわち立ち上がったときには、サブ基板３５，３７，７０，８０の各ＣＰＵは既に制御状態に入っている。すなわち、既に立ち上がっている。

そして、遊技機への電源供給が断してＶSLが所定値以下になると、リセットＩＣ６５１の出力がローレベルになる。リセットＩＣ６５１の出力は、そのまま主基板３１に供給されているが、サブ基板３５，３７，７０，８０には遅延回路９６０を介して供給されている。従って、図３７に示すように、主基板３１のＣＰＵ５６は、サブ基板３５，３７，７０，８０の各ＣＰＵよりも早く立ち下がる。

よって、例えば、電源断直前に遊技制御手段が他の電気部品制御手段に対して制御コマンドを送出しているような場合でも、その制御コマンドは、受信側の電気部品制御手段において確実に受信される。

なお、図３６に示す構成では、１つの遅延回路９６０の出力が各サブ基板３５，３７，７０，８０に供給されているので、各サブ基板３５，３７，７０，８０のＣＰＵは同時に立ち下がることになるが、バッファ回路９６１〜９６４の前段にそれぞれ遅延回路を置き、各遅延回路の遅延量に差を設ければ、主基板３１および各サブ基板３５，３７，７０，８０の立ち下げ順序を任意に設定することができる。

また、図３６に示す構成では、リセットＩＣ６５１の出力がそのまま遅延回路９６０およびバッファ回路９６５に出力されるので、電源投入時に１回のリセット解除動作（ローレベルからハイレベルへの変化）が行われることになるが、図１２に示されたようなＩＣ９４１〜９４９を設け、２回のリセット解除動作が行われるように構成してもよい。

図３８は、立下管理手段の他の実施の形態を示すブロック図である。図３８に示す構成では、立下管理回路９７７は、電源監視用ＩＣ９０２の出力がハイレベルからローレベルに変化すると、スイッチ回路９７８を介して、主基板３１に供給される各種電圧を直ちに遮断する。各サブ基板３５，３７，７０，８０に至る各種電源については特に制御を行わない。よって、各サブ基板３５，３７，７０，８０に供給される電圧はしばらくの間、各サブ基板３５，３７，７０，８０が動作可能な電位を維持するが、主基板３１に供給される電圧は直ちに遮断される。その結果、主基板３１は、各サブ基板３５，３７，７０，８０よりも早く立ち下がることになる。

図３９は、立上管理手段の他の実施の形態を示すブロック図である。図３８に示す構成では、立上管理手段であるリセット管理回路９４０において、リセットＩＣ９３１，９３２が設けられている。リセットＩＣ９３１，９３２として、図１１等に示された電源監視用ＩＣと同じＩＣを用いることができる。リセットＩＣ９３１は、＋３０Ｖ電源電圧（ＶSL）が＋９Ｖ以上になると出力をハイレベルにし、＋９Ｖを下回ると出力をローレベルにする。リセットＩＣ９３１の出力は、各サブ基板に搭載されたＣＰＵに対してシステムリセット信号として供給される。

リセットＩＣ９３２は、＋３０Ｖ電源電圧（ＶSL）が＋７Ｖ以上になると出力をハイレベルにし、＋７Ｖを下回ると出力をローレベルにする。リセットＩＣ９３１の出力は、主基板３１に搭載されたＣＰＵ５６に対してシステムリセット信号として供給される。リセットＩＣ９３１，９３２において、それぞれのＶs 端子に、＋３０Ｖ電源電圧が抵抗で分圧された電圧が入力されている。そして、リセットＩＣ９３１，９３２が、＋３０Ｖ電源電圧（ＶSL）と＋７Ｖまたは＋９Ｖとを比較できるように各抵抗の抵抗値が選定されている。

図３９に示すように、異なる電圧を監視してリセット信号を出力する２つのリセットＩＣ９３１，９３２を設けた構成によっても、主基板３１のＣＰＵ５６に対するリセット解除のタイミングを、サブ基板のＣＰＵに対するリセット解除のタイミングよりも遅くすることができる。

なお、リセットＩＣ９３１，９３２の出力がハイレベルに立ち上げるときには、立ち上がりタイミングが、コンデンサＣ１，Ｃ２の容量で定まる時間だけ遅延される。

従って、図４０に示すように、遊技機に電源投入がなされ、ＶSLが＋７Ｖにまで立ち上がると、その時点からコンデンサＣ１の容量で定まる時間だけ遅延してリセットＩＣ９３１の出力がハイレベルに立ち上がる。また、ＶSLが＋９Ｖにまで立ち上がると、その時点からコンデンサＣ２の容量で定まる時間だけ遅延してリセットＩＣ９３２の出力がハイレベルに立ち上がる。各サブ基板におけるＣＰＵは、リセットＩＣ９３１の出力がハイレベルに立ち上がるとリセット解除されて動作を開始するのであるが、各ＣＰＵの初期化処理時間の相違等に起因して、本来の制御を開始するタイミングがばらつくことがある。

そこで、この実施の形態では、コンデンサＣ２の容量をコンデンサＣ１の容量よりも大きくして、リセットＩＣ９３２の出力がハイレベルに立ち上がるタイミングをより遅くする。そのように構成すれば、各サブ基板におけるＣＰＵの制御開始タイミングがばらついても、主基板３１のＣＰＵ５６が動作開始したときに全てのサブ基板におけるＣＰＵが必ず制御を開始しているようにすることができる。また、電源断時には、主基板３１へのリセット信号は＋９Ｖレベルで立ち下がり、ＶSLの＋７Ｖまでの低下を検出した時点で各サブ基板が立ち下がるので、主基板３１を先に立ち下げることができる。

なお、図３９に示された構成では、電源投入時に１回だけリセット信号が立ち上がるが、図１２に示されたように、電源投入時にリセット信号において２回の立ち上がりが発生するように構成してもよい。

上記の各実施の形態では、複数の電気部品制御基板を備えた構成において、立上管理手段が各電気部品制御基板の立ち上げ順序を制御することが可能になっている。従って、払出制御基板３７を主基板３１よりも早く立ち上げたり、表示制御基板７０，ランプ制御基板３５および音声制御基板８０等の遊技演出に関わる制御手段を搭載した電気部品制御基板（演出制御用基板）を主基板３１よりも早く立ち上げるように制御することが容易である。

また、立下管理手段が各電気部品制御基板の立ち下げ順序を制御することが可能になっている。よって、払出制御基板３７を主基板３１よりも遅く立ち下げたり、表示制御基板７０、ランプ制御基板３５および音声制御基板８０等の遊技演出に関わる制御手段を搭載した演出制御用基板を主基板３１よりも遅く立ち下げるように制御することが容易である。

ところで、主基板３１におけるＣＰＵ５６および払出制御基板３７における払出制御用ＣＰＵ３７１は、電力供給停止時に、電源基板９１０からの電源断信号に応じて電力供給停止準備処理を行い、その後、ループする動作を行う（図２０および図２６参照）。電力供給停止時には、さらにその後にシステムリセット信号がローレベルになってＣＰＵはリセット状態になる。

しかし、極めて短い電源の瞬断が発生した場合には、システムリセット信号がローレベルにならない可能性がある。上記の各実施の形態では、電源断信号は＋３０Ｖ電源電圧が＋２２Ｖを下回ると発生し、システムリセット信号は＋３０Ｖ電源電圧が＋９Ｖを下回るとシステムリセット信号がローレベルになるので、＋３０Ｖ電源電圧が＋２２Ｖよりも低下するが＋９Ｖにまで低下しないうちに復旧するような電源瞬断が発生した場合には、電源断信号が発生するので電力供給停止準備処理が実行開始されるが、システムリセット信号はローレベルにならない。そのような場合には、ＣＰＵは、電力供給停止準備処理におけるループ処理から抜けることができない。

図４１は、極めて短い電源の瞬断が発生した場合でも電力供給停止準備処理におけるループ処理から抜け出せないような事態を回避しうる電源基板の一構成例を示すブロック図である。図４１に示す構成では、電源監視用ＩＣ９０３が搭載されている。電源監視用ＩＣ９０３は、＋３０Ｖ電源電圧（ＶSL）が２０Ｖを下回ると出力（ＲＥＳＥＴ端子の出力）をローレベルにする。なお、図４１では、電源監視用ＩＣ９０２，９０３において、それぞれのＶs 端子に、＋３０Ｖ電源電圧が抵抗で分圧された電圧が入力されている。そして、電源監視用ＩＣ９０２，９０３が、＋３０Ｖ電源電圧（ＶSL）と＋２２Ｖまたは＋２０Ｖとを比較できるように各抵抗の抵抗値が選定されている。また、ＩＣ９１８の出力は、電源断信号として主基板３１および払出制御基板３７に供給される。

電源監視用ＩＣ９０２の出力はラッチ回路９８１でラッチされ、ラッチ回路９８１の出力は、双方の入力がともにローレベルになるとローレベルを出力する論理回路（等価的にＯＲ回路であるから、以下、ＯＲ回路と呼ぶ。）９８２の一方の入力端子に入力される。また、電源監視用ＩＣ９０３の出力は、いずれかの入力がローレベルになるとローレベルを出力する論理回路（等価的にＡＮＤ回路であるから、以下、ＡＮＤ回路と呼ぶ。）の他方の入力端子に入力される。そして、ＯＲ回路９８２の出力とリセット管理回路９４０の出力とがＡＮＤ回路９８３に入力され、ＡＮＤ回路９８３の出力はリセット信号として各基板に供給される。

なお、図４１には、説明を簡単にするために、主基板３１および払出制御基板３７に同一の電源断信号が供給される構成が示されているが、既に説明したように、主基板３１と払出制御基板３７とのそれぞれに対応した電源断信号を作成し、払出制御基板３７への電源断信号を遅延させてもよい。また、リセット管理回路９４０は既に説明した実施の形態の場合と同様に、各基板へのリセット信号をそれぞれ作成し、主基板３１へのリセット信号を遅延させてもよい。

図４２（Ａ）は、電源監視用ＩＣ９０３等が設けられていない場合の電源断信号とシステムリセット信号との関係の一例を示す説明図である。図４２（Ａ）に示された例では、＋３０Ｖ電源電圧（ＶSL）は、＋２２Ｖを下回ったものの、＋９Ｖにまで低下する前に復旧している。従って、電源断信号（ローアクティブ）は出力されるが、リセット信号はハイレベルのままである。このような場合には、ＣＰＵは、電力供給停止準備処理におけるループ処理から抜け出せない。

しかし、図４１に示された構成によれば、図４２（Ｂ）に示すように、＋３０Ｖ電源電圧（ＶSL）が＋２２Ｖを下回ると、ラッチ回路９８１においてローレベルがラッチされ、＋３０Ｖ電源電圧（ＶSL）が＋２０Ｖを下回ると電源監視用ＩＣ９０３の出力がローレベルになるので、ＯＲ回路９８２の出力がローレベルになる。その結果、ＡＮＤ回路９８３の出力がローレベルになる。すなわち、システムリセット信号がローレベルになる。よって、ＣＰＵがシステムリセットされ、ループ処理から抜け出すことができる。

図４３は、電源基板９１０の他の構成例を示すブロック図である。図４３に示す構成では、電源監視用ＩＣ９０２の出力が遅延回路９８４を介してＡＮＤ回路９８３の一方の入力端子に入力される。また、ＡＮＤ回路９８３の他方の入力端子には、リセット管理回路９４０の出力が入力される。

図４３に示された構成によれば、図４４に示すように、＋３０Ｖ電源電圧（ＶSL）が＋２２Ｖを下回ると、電源監視用ＩＣ９０２の出力（電源断信号）がローレベルになる。その信号は、遅延回路９８６で遅延されてＡＮＤ回路９８３に入力されるので、主基板３１や払出制御基板３７に供給されるシステムリセット信号がローレベルになる。よって、ＣＰＵがシステムリセットされ、ループ処理から抜け出すことができる。なお、遅延回路９８４における遅延量は、主基板３１のＣＰＵ５６や払出制御基板３７の払出制御用ＣＰＵ３７１が電力供給停止準備処理を完了するのに十分な時間に設定される。

なお、図４３には、説明を簡単にするために、主基板３１および払出制御基板３７に同一の電源断信号が供給される構成が示されているが、既に説明したように、主基板３１と払出制御基板３７とのそれぞれに対応した電源断信号を作成し、払出制御基板３７への電源断信号を遅延させてもよい。また、リセット管理回路９４０は既に説明した実施の形態の場合と同様に、各基板へのリセット信号をそれぞれ作成し、主基板３１へのリセット信号を遅延させてもよい。

パチンコ遊技機を正面からみた正面図である。 パチンコ遊技機の裏面に配置されている各基板を示す背面図である。 パチンコ遊技機の機構板を背面からみた背面図である。 遊技制御基板（主基板）の回路構成を示すブロック図である。 払出制御基板の回路構成例を示すブロック図である。 表示制御基板の回路構成例を示すブロック図である。 ランプ制御基板の回路構成例を示すブロック図である。 音声制御基板の回路構成例を示すブロック図である。 発射制御基板の回路構成例を示すブロック図である。 電源基板から各基板に供給される直流電圧等を示すブロック図である。 電源基板の一構成例を示すブロック図である。 リセット管理回路の構成例を示すブロック図である。 リセットＩＣとその周辺のＩＣの出力信号の様子を示すタイミング図である。 主基板におけるＣＰＵが実行するメイン処理の例を示すフローチャートである。 遊技状態復旧処理を実行するか否かの決定方法の例を示す説明図である。 初期設定処理の例を示すフローチャートである。 初期化処理の例を示すフローチャートである。 ２ｍｓタイマ割込処理の例を示すフローチャートである。 遊技制御処理の例を示すフローチャートである。 停電発生ＮＭＩ処理の例を示すフローチャートである。 バックアップパリティデータ作成方法の例を説明するための説明図である。 払出制御用ＣＰＵが実行するメイン処理の例を示すフローチャートである。 払出制御用ＣＰＵの初期化処理の一例を示すフローチャートである。 払出制御用ＣＰＵのタイマ割込処理の例を示すフローチャートである。 払出制御用ＣＰＵが実行する払出制御処理の例を示すフローチャートである。 停電発生ＮＭＩ処理の例を示すフローチャートである。 バックアップパリティデータ作成方法の例を説明するための説明図である。 払出制御用ＣＰＵが実行する払出状態復旧処理の例を示すフローチャートである。 遊技機の電源断時の電源低下やＮＭＩ信号の様子の例を示すタイミング図である。 電源基板の他の構成例を示すブロック図である。 各基板に供給される直流電圧等を示すブロック図である。 立上管理手段のさらに他の実施の形態を示すブロック図である。 図３２に示す立上管理手段の動作を説明するためのタイミング図である。 立上管理手段のさらに他の実施の形態を示すブロック図である。 図３４に示す立上管理手段の動作を説明するためのタイミング図である。 立下管理手段の他の実施の形態を示すブロック図である。 図３５に示す立下管理手段の動作を説明するためのタイミング図である。 立下管理手段のさらに他の実施の形態を示すブロック図である。 立上管理手段の他の実施の形態を示すブロック図である。 図３９に示す立上管理手段の動作を示すタイミング図である。 電源基板の他の構成例を示すブロック図である。 電源断信号とリセット信号の関係を示す説明図である。 電源基板のさらに他の構成例を示すブロック図である。 電源断信号とリセット信号の関係を示す説明図である。

符号の説明

１ パチンコ遊技機
３１ 主基板
３５ ランプ制御基板
３７ 払出制御基板
５６ ＣＰＵ
７０ 表示制御基板
８０ 音声制御基板
３７１ 払出制御用ＣＰＵ
９１０ 電源基板
９０２ 電源監視用ＩＣ
９２０ 遅延回路
９４０ リセット管理回路
９６０ 遅延回路
９７１，９７２，９７３，９７４ 遅延回路
９６８，９７５，９７６ 立上管理回路
９７７ 立下管理回路

Claims (1)

1. 入賞領域に遊技球が入賞すると、所定個の賞球が遊技者に払い出される遊技機であって、電源投入時に電源断直前の内容が保持されている保持データにもとづいて遊技状態を復帰させる遊技状態復帰制御を行うことが可能であり、
   ＲＡＭを有し、遊技進行を制御して、入賞に応じて払い出すべき賞球数を示す払出制御コマンドを出力する遊技制御用マイクロコンピュータと、
   ＲＡＭを有し、入賞に応じて前記遊技制御用マイクロコンピュータから出力される前記払出制御コマンドにもとづいて賞球払出制御を行う払出制御用マイクロコンピュータと、
   遊技機への電源断時に前記遊技制御用マイクロコンピュータおよび前記払出制御用マイクロコンピュータのＲＡＭの記憶内容を保持させるためのバックアップ電源と、
   遊技機に供給される電源を監視して、電圧低下を検出したときに検出信号を出力する電源監視手段とを備え、
   前記電源監視手段は、前記検出信号を、前記遊技制御用マイクロコンピュータと前記払出制御用マイクロコンピュータとに出力し、
   前記遊技制御用マイクロコンピュータおよび前記払出制御用マイクロコンピュータは、前記電源監視手段からの前記検出信号の入力に応じて、ＲＡＭアクセス禁止処理を含む電源断時処理を実行し、
   前記遊技制御用マイクロコンピュータは、
   タイマ割込の発生に応じてタイマ割込フラグをセットする処理と、
   遊技制御に用いられる数値を更新する処理を実行するか、前記払出制御コマンドを出力する処理を含む遊技制御処理を実行するかを、前記タイマ割込フラグがセットされているか否かにより判定する処理とを実行し、
   前記払出制御用マイクロコンピュータは、
   電源投入時に、前記ＲＡＭに賞球数の記憶が保持されていたことを条件に、未払出の賞球の賞球払出制御を実行し、
   前記払出制御用マイクロコンピュータが電源断時処理を開始するタイミングを、前記遊技制御用マイクロコンピュータが電源断時処理を開始するタイミングよりも遅らせるための遅延時間を作成する遅延手段を備えた
   ことを特徴とする遊技機。

Images