JP2001298122A

JP2001298122A - 半導体素子搭載用基板

Info

Publication number: JP2001298122A
Application number: JP2000115681A
Authority: JP
Inventors: Tomoki Inoue; 友喜井上; Yasunori Kobayashi; 靖典小林
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 2000-04-17
Filing date: 2000-04-17
Publication date: 2001-10-26

Abstract

(57)【要約】【課題】セラミック多層配線基板上に精密に電気的容量
値を設定して大容量のキャパシタを高い信頼性で形成
し、電源電圧供給ラインのインダクタンスを小さくし
て、高周波信号のノイズと伝送損失を改善し、高速処理
に好適なものとなる。【解決手段】セラミック多層配線基板の上面に、接地導
体層と比誘電率が２０以上の高誘電体層と電源電圧給電
用導体層とを順次積層させて成るキャパシタを具備した
半導体素子搭載部が設けられ、半導体素子搭載部の厚さ
ｔ１がｔ１＝３〜１００μｍかつセラミック多層配線基
板の厚さｔ２がｔ２≦５０×ｔ１とされ、セラミック多
層配線基板の下面に複数の電極パッドが形成され、セラ
ミック多層配線基板の内部に電源電圧給電用導体層と電
極パッドとを接続する貫通導体が形成され、セラミック
多層配線基板の最上層を貫通する貫通導体がその下方の
ものよりも細線化されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、数１００ＭＨｚで
高速駆動されるＬＳＩ等の半導体素子を搭載するのに好
適な半導体素子搭載用基板に関する。

【０００２】

【従来の技術】従来、１００〜４００ＭＨｚ程度の高周
波信号で高速駆動されるＬＳＩ等の半導体素子を搭載す
るとともに、その半導体素子に電源電圧を給電する半導
体素子搭載用基板（以下、半導体素子基板という）にお
いて、半導体素子への電源電圧の給電およびノイズカッ
トは、半導体素子基板上の半導体素子周辺に実装された
高周波用のチップキャパシタ等のディスクリート部品に
よって行われていた。しかしながら、チップキャパシタ
による給電は、半導体素子基板を構成するセラミック多
層配線基板の内層配線パターン等の配線パターンを介し
て行われるため、その配線パターンによる電気抵抗、イ
ンダクタンスが、上記のような高周波信号に対してノイ
ズの原因となったり伝送損失を生じるといった問題を発
生させていた。

【０００３】そこで、電源ノイズの抑制および高密度化
を達成するキャパシタ内臓多層配線基板として、有機高
分子材料を絶縁膜とする配線層が、セラミック基板上に
多数積層されて多層配線層を構成している多層配線基板
において、多層配線層とセラミック基板との間または多
層配線層の配線層間に、高誘電率ガラス厚膜または酸化
物薄膜を誘電体層とするキャパシタが備えられているも
のが提案されている（従来例１：特開平６−１２５１８
０号公報参照）。

【０００４】この従来例１のキャパシタ内臓多層配線基
板を図２に示す。同図において、１１はセラミック基
板、１２は有機高分子材料を絶縁膜としセラミック基板
上に多数積層された多層配線層、１３，１４はキャパシ
タ用の対向電極を構成する網目状の配線パターン、１５
はキャパシタの静電容量発生用のＳｉＯ₂，ＴｉＯ₂，Ｔ
ａ₂Ｏ₅等の酸化物薄膜である。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来例１では、ポリイミド等の有機高分子材料を絶縁膜と
する多層配線層１２の層間、または多層配線層１２とセ
ラミック基板１１との間に、キャパシタを形成している
ため、有機高分子材料のペーストを塗布して多層配線層
１２を積層するとともに、高誘電率ガラス厚膜のキャパ
シタを厚膜ペーストにより形成するかまたは酸化物薄膜
１５をスパッタリング法等により形成する際に、それら
の厚さの均一性、平坦性等の点で高精度のものを形成す
ることが困難なことから、精密に電気的容量値を設定し
てキャパシタを構成するのが難しいという問題があっ
た。また、有機高分子材料から成る多層配線層１２は、
経時的に水分を吸収して変形、膨張、剥離等を起こし易
く、長期的な信頼性が低下し易く、さらに電気的容量値
が変化し易いという問題もあった。

【０００６】また、セラミック基板１１とその上の多層
配線層１２を通して電源電圧を給電しているため、電源
インピーダンスＺ＝（インダクタンスＬ／静電容量Ｃ）
^1/2について、キャパシタの静電容量Ｃを大きくするこ
とによってＺを小さくできるが、電源電圧給電用の配線
パターンが長くなるか複雑化するため依然としてインダ
クタンスＬが大きくなり易く、そのためＺが小さくなら
ず、高速駆動する半導体素子用としては不十分なもので
あった。即ち、半導体素子駆動用の高周波信号にノイズ
が生じたり伝送損失が発生するという問題があった。

【０００７】従って、本発明は上記事情に鑑みて完成さ
れたものであり、その目的は、セラミック基板上に精密
に電気的容量値を設定して大容量のキャパシタを高い信
頼性でもって形成できるとともに、電源電圧給電用の配
線パターンのインダクタンスを小さくすることで、半導
体素子駆動用の高周波信号のノイズを抑制しかつ伝送損
失を大幅に改善するとともに、半導体素子の高速処理に
好適なものとすることにある。

【０００８】

【課題を解決するための手段】本発明の半導体素子搭載
用基板は、セラミック多層配線基板の上面に、接地導体
層と比誘電率が２０以上の高誘電体層と電源電圧給電用
導体層とを順次積層させて成るキャパシタを具備した半
導体素子搭載部が設けられ、該半導体素子搭載部の厚さ
ｔ１がｔ１＝３〜１００μｍかつ前記セラミック多層配
線基板の厚さｔ２がｔ２≦５０×ｔ１とされており、前
記セラミック多層配線基板の下面に複数の電極パッドが
形成されるとともに、前記セラミック多層配線基板の内
部に前記電源電圧給電用導体層と前記電極パッドとを直
線状に連続して接続する貫通導体が形成され、かつ前記
セラミック多層配線基板の最上層を貫通する前記貫通導
体がその下方のものよりも細線化されていることを特徴
とする。

【０００９】本発明は、上記構成により、従来の樹脂層
の層間等にキャパシタを形成するものと比較して、セラ
ミック多層配線基板上に精密に電気的容量値を設定して
大容量のキャパシタを高い信頼性で形成できるととも
に、セラミック多層配線基板を薄型化することで電源電
圧給電用の配線パターンのインダクタンスを小さくする
ことができ、その結果半導体素子駆動用の高周波信号の
ノイズを抑制しかつ伝送損失を大幅に改善するととも
に、半導体素子の高速処理に好適なものとなるいう作用
効果を有する。

【００１０】また、電源供給ラインとしての貫通導体が
段差等がなく直線的かつ連続的に形成されることできわ
めて短線化され、そのインダクタンスが小さくなり、電
源インピーダンスがさらに小さくなって半導体素子駆動
用の高周波信号のノイズを抑制しかつ伝送損失を大幅に
改善するとともに、さらに半導体素子の高速処理に最適
なものとなる。

【００１１】さらには、前記セラミック多層配線基板の
最上層を貫通する前記貫通導体がその下方のものよりも
細線化されていることで、セラミック多層配線基板上に
形成され半導体素子に接続される電極パッド等の接続部
が小さくなり、高密度実装および細線化された半導体素
子の接続端子に良好に接続できるとともに、セラミック
多層配線基板の最上層以外の部分を貫通する貫通導体は
太線化されているため、電気抵抗が大きくならず、信号
の伝送損失も低下しにくいものとなる。

【００１２】

【発明の実施の形態】本発明の半導体素子基板について
以下に説明する。図１は本発明の半導体素子基板の部分
断面図であり、同図において、１はアルミナ（Ａｌ
₂Ｏ₃）セラミックス，窒化アルミニウム（ＡｌＮ）セラ
ミックス等のセラミックスから成るセラミック多層配線
基板、２は電源供給ライン，信号（ＳＩＧ）供給ライ
ン，接地電位（ＧＮＤ）供給ライン用のビアホール等の
貫通導体、３はセラミック多層配線基板１の下面に形成
され、このセラミック多層配線基板１を外部電気回路基
板等に接続するための電極パッド、４はセラミック多層
配線基板１の上面に形成された接地導体層、５は接地導
体層４上に積層された高誘電体層、６は高誘電体層５上
に積層された電源電圧給電用導体層、７は半導体素子９
のバンプ導体１０を接続させるための接続用のビアホー
ル、８はポリイミド等からなる半田ダム、９はＬＳＩ，
ＩＣ等の半導体素子、１０は半田等からなるバンプ導体
である。

【００１３】本発明において、セラミック多層配線基板
１は、アルミナ（Ａｌ₂Ｏ₃）セラミックス等のアルミナ
質焼結体，ムライト（３Ａｌ₂Ｏ₃・２ＳｉＯ₂）質焼結
体，炭化珪素（ＳｉＣ）質焼結体，窒化アルミニウム
（ＡｌＮ）質焼結体，ガラスセラミック質焼結体等の電
気絶縁材料からなる。例えば、アルミナセラミックスか
らなる場合、酸化アルミニウム，酸化ケイ素，酸化マグ
ネシウム，酸化カルシウム等の原料粉末に適当な有機樹
脂バインダー，可塑剤，溶剤を添加混合して泥漿物を作
製し、その泥漿物を公知のドクターブレード法やカレン
ダーロール法によりグリーンシート（生シート）と成
し、しかる後このグリーンシートに適当な打ち抜き加工
を施すとともにこれを複数枚積層し、約１６００℃の温
度で焼成することによって作製される。

【００１４】そして、セラミック多層配線基板１は、半
導体素子９との熱膨張係数の整合をとるうえで低熱膨張
係数のものがよく、熱膨張係数が７．０×１０^-6／℃
（室温〜４００℃）以下のものが好ましい。具体的に
は、熱膨張係数が４．７×１０^-6／℃（室温〜４００
℃）程度の窒化アルミニウム（ＡｌＮ）セラミックス，
６×１０^-6／℃（室温〜４００℃）程度のガラスセラミ
ックス等がよい。

【００１５】また、セラミック多層配線基板１の上面に
形成された接地導体層４は、キャパシタを形成する対向
電極のうち下部電極に相当し、蒸着法，スパッタリング
法等の薄膜形成法またはメッキ法等により形成される。
薄膜形成法により形成される場合、Ｔｉ，Ｃｒ，Ｎｉ−
Ｃｒ，Ｔａ，Ｔａ₂Ｎ等から成る密着金属層と、Ｐｔ，
Ｐｄ，Ｎｉ−Ｃｒ，ＴｉＷ等からなる拡散防止（バリ
ア）兼主導体層とから構成された２層構造の接地導体層
４とするか、または前記密着金属層とＰｔ，Ｐｄ，Ｎｉ
−Ｃｒ，ＴｉＷ等からなる拡散防止層とＣｕ，Ａｕ等か
ら成る主導体層とから構成された３層構造の接地導体層
４とすることができる。そして、フォトリソグラフィ法
等によって接地導体層４をパターン加工する。

【００１６】この接地導体層４の厚さは０．１〜１０μ
ｍ程度が良く、０．１μｍ未満では、接地導体層４の電
気抵抗が大きくなってそれによるインダクタンスが大き
くなる。１０μｍを超えると、接地導体層４の内部応力
が大きくなって、クラック，剥離等が生じて密着強度が
低下する。

【００１７】本発明の高誘電体層５は、含有された金属
元素のうち２０ｍｏｌ％以上がＴｉである高比誘電率の
化合物から成るのが好ましく、例えばＢＳＴ［チタン酸
バリウムストロンチウム｛（Ｂａ_1-xＳｒ_x）ＴｉＯ
₃（０<ｘ<１）｝］，酸化チタン（ＴｉＯ₂）系（酸化チ
タンを主成分とするもの），チタン酸バリウム（ＢａＴ
ｉＯ₃），チタン酸ストロンチウム（ＳｒＴｉＯ₃），チ
タン酸マグネシウム（ＭｇＴｉＯ₃），チタン酸カルシ
ウム（ＣａＴｉＯ₃），酸化マグネシウム（ＭｇＯ）−
酸化チタン等からなる。

【００１８】例えば、高誘電体層５の比誘電率εｒにつ
いて、チタン酸カルシウム（ＣａＴｉＯ₃）を主成分と
しＮａ，Ａｌ等を含有するものの場合、εｒが３８のも
のでＴｉを３０．２ｍｏｌ％含有する。またεｒが１４
０のものでは、Ｔｉを５１．１ｍｏｌ％含有する。この
ように、高誘電体層５に含まれる金属元素のうち２０ｍ
ｏｌ％以上をＴｉとすることで、高誘電体層５の比誘電
率を２０〜３０程度以上とすることが容易に行える。

【００１９】高誘電体層５のＴｉの含有率は、含有され
た金属元素のうち１００ｍｏｌ％程度でも構わない。こ
の場合、高誘電体層５の比誘電率は８０〜１００程度と
容易に高比誘電率化でき、他の金属元素との組み合わせ
によっては比誘電率を１００以上にすることも可能であ
る。また、高誘電体層５中に含まれる金属元素の組成比
は５０〜８０重量％程度である。

【００２０】この高誘電体層５の厚さは０．２〜１００
μｍ程度が良く、０．２μｍ未満では、セラミック多層
配線基板１の表面のボイド等の凹凸によって、高誘電体
層５の上下の電源電圧給電用導体層６と接地導体層４と
が電気的に短絡（ショート）し易くなる。一方、１００
μｍを超えると、高誘電体層５の上下の電源電圧給電用
導体層６と接地導体層４との間隔が大きくなり、給電用
として十分な電気的容量が得られなくなる。

【００２１】この高誘電体層５の形成は、スパッタリン
グ法，ＣＶＤ法等の薄膜形成法、印刷塗布法、スピンコ
ート法、テープ積層法等によって行われる。このとき、
接続用のビアホール７の形成は、薄膜形成法による場
合、成膜時にマスクパターンを用いることにより実行で
き、印刷塗布法やスピンコート法等による場合、接地導
体層４上に均一に高誘電体層５を成膜した後ケミカルウ
ェットエッチング法やＲＩＥ（Reactive Ion Etching）
法等のドライエッチング法やレーザ加工法により行うこ
とができる。

【００２２】高誘電体層５上に積層される電源電圧給電
用導体層６は、キャパシタを形成する対向電極のうち上
部電極に相当し、蒸着法，スパッタリング法等の薄膜形
成法またはメッキ法等により形成される。薄膜形成法に
より形成される場合、Ｔｉ，Ｃｒ等から成る密着金属層
とＣｕ等から成る主導体層とから構成された２層構造の
ものとするか、またはＴｉ，Ｃｒ，Ｎｉ−Ｃｒ，Ｔａ，
Ｔａ₂Ｎ等から成る密着金属層とＰｔ，Ｐｄ，Ｎｉ−Ｃ
ｒ，ＴｉＷ等からなる拡散防止層（バリア層）とＣｕ，
Ａｕ等から成る主導体層とから構成された３層構造のも
のとすることができる。主導体層としてＣｕを用いた場
合、その酸化防止のために０．５〜９μｍ程度のＮｉ
層，０．５〜５μｍ程度のＡｕ層がその上に順次積層さ
れるのがよい。

【００２３】この電源電圧給電用導体層６の厚さは０．
２〜１０μｍ程度が良く、０．２μｍ未満では、電気抵
抗が大きくなってそのインダクタンスが大きくなり、１
０μｍを超えると、電源電圧給電用導体層６の内部応力
が大きくなり、クッラク，剥離等が生じてその密着強度
が小さくなる等の不具合が発生する。

【００２４】接地導体層４および電源電圧給電用導体層
６用の上記密着金属層は、その厚さは０．０１〜０．２
μｍがよく、０．０１μｍ未満では密着金属層の密着性
が劣化し、０．２μｍを超えると成膜時および成膜後の
内部応力が大きくなり、剥がれやクラック等の欠陥が経
時的に発生し易くなり、信頼性が低下する。また、エッ
チング法により配線パターンをパターン加工する際に、
サイドエッチングが大きくなる点で不適である。

【００２５】また、上記拡散防止層の厚さは０．０５〜
１μｍが良く、０．０５μｍ未満では拡散防止性が失わ
れ、１μｍを超えると成膜時および成膜後の内部応力が
大きくなり、剥がれやクラック等の欠陥が経時的に発生
し易くなり、信頼性が低下する。また、エッチング法に
より配線パターンをパターン加工する際に、サイドエッ
チングが大きくなる点で不適である。

【００２６】上記主導体層の厚さは０．１μｍ以上が良
く、０．１μｍ未満では半田等のロウ材により他の部品
を接合する際にその濡れ性が劣化し、また、Ａｕの場合
厚くなると高コスト化となるため、より好ましくは２〜
５μｍとするのがよい。

【００２７】また、拡散防止層としてＮｉ−Ｃｒ層を用
いた場合、その密着性は十分であるため、下層の密着金
属層を形成せずに主導体層との２層構成とし得る。

【００２８】また、セラミック多層配線基板１の上面に
逆スパッタリング処理を施して、その上面の不要な付着
物を除去することにより、接地導体層４の密着性，形状
安定性を向上させ、キャパシタの容量値を精密に設定し
得、その結果高周波信号の伝送損失等の劣化およびノイ
ズ等が少なく、半導体素子９の高速処理が可能な半導体
素子基板を作製できる。

【００２９】本発明において、接地導体層４と高誘電体
層５と電源電圧給電用導体層６とを順次積層させて成る
半導体素子搭載部の厚さｔ１＝３〜１００μｍに対し
て、セラミック多層配線基板１の厚さｔ２はｔ２≦５０
×ｔ１であるが、ｔ２>５０×ｔ１では、セラミック多
層配線基板１に形成される電源ラインとしての貫通導体
２が長くなり、電源インピーダンスが大きくなって高周
波信号の伝送損失が増大し、半導体素子９の高速処理が
困難になる。また、半導体素子搭載部とセラミック多層
配線基板１との熱膨張係数差による応力が大きくなり、
２３０℃程度に加熱される半田リフロー工程等の加熱処
理時に半導体素子搭載部にクラック、剥離等が発生し易
くなる。好ましくは、ｔ２≦３０×ｔ１がよい。

【００３０】より好ましくは、ｔ２≧５０μｍがよく、
従ってｔ１＝３〜１００μｍであることからｔ２≧０．
５×ｔ1がよい。ｔ２<５０μｍでは、製造工程での運搬
等の取り扱い作業中およびブローによる乾燥工程等で、
セラミックス多層配線基板１が容易に割れることとな
る。従って、製造歩留まりがきわめて低下する。

【００３１】より具体的には、半導体素子搭載部の厚さ
ｔ１は３〜１００μｍであり、ｔ２≦５０×ｔ１（好ま
しくはｔ２≧０．５×ｔ1）を満足する範囲内でセラミ
ック多層配線基板１の厚さｔ２は０．１〜３ｍｍ程度が
よい。

【００３２】本発明では、図１の如く、半導体素子搭載
部のキャパシタの直上に半導体素子９を搭載することが
よく、その場合キャパシタと半導体素子９との接続ライ
ンが最短化されて、さらに接続ラインのインダクタンス
が小さくなり、電源インピーダンスが小さくなるととも
に、ノイズをさらに低減させ得る。

【００３３】本発明において、セラミック多層配線基板
１の下面に複数の電極パッド３が形成され、セラミック
多層配線基板１の内部に電源電圧給電用導体層６と電極
パッド３とを直線状に接続する貫通導体２が形成される
が、電極パッド３は、タングステン（Ｗ），モリブデン
（Ｍｏ），マンガン（Ｍｎ）等の高融点金属粉末に適当
な有機樹脂バインダー，可塑剤，溶剤を添加混合して得
た金属ペーストを、セラミック多層配線基板１となるグ
リーンシートに予め公知のスクリーン印刷法により所定
パターンに印刷塗布しておき、そのグリーンシートを焼
成することによって、セラミック多層配線基板１の所定
位置に所定パターンで被着形成される。

【００３４】また、貫通導体２は、セラミック多層配線
基板１となるグリーンシートに予め打ち抜き法等により
所定個所に貫通孔を穿孔しておき、その貫通孔の内面に
上記高融点金属粉末の金属ペーストを適当量充填し塗布
して焼成することにより形成される。さらに、貫通導体
２を内部に導体が充填されたビアホールとすることもで
きる。

【００３５】そして、図１に示すように、電源用の電極
パッド３と電源電圧給電用導体層６との接続は、貫通導
体２と、半導体素子搭載部に形成され電源電圧給電用導
体層６に導通された接続用のビアホール７とを介して行
われることが好適である。これにより、半導体素子９の
電源端子に接続されたバンプ導体１０に、セラミック多
層配線基板１の下面から最短距離で電源電圧を入力でき
る。

【００３６】また、本発明においては、セラミック多層
配線基板１の最上層を貫通する貫通導体２がその下方の
ものよりも細線化されている。この細線化された貫通導
体２部分の径または幅は０．０３〜１ｍｍ程度がよく、
０．０３ｍｍ未満では、グリーンシートに打ち抜き加工
を施して貫通導体２用の貫通孔を形成する際に、良好に
穿孔することが困難なため、貫通導体２による上下間の
電気的接続ができない場合がある。また、穿孔ができて
も電気抵抗値が大きくなってしまう。1ｍｍを超える
と、グリーンシートを穿孔および形状加工した後の焼成
で生じる寸法収縮のバラツキによって、貫通導体２上部
に形成される電極パッドから貫通導体２上部がはみ出し
たり、最悪の場合隣接する電極パッドとショートするこ
とになる。

【００３７】また、細線化された貫通導体２部分以外の
太線化された部分の径または幅は０．１〜３ｍｍ程度が
よく、０．１ｍｍ未満では、セラミック層間での接続面
積が小さくなり、また内層であるため、接続信頼性が劣
化し、その結果電気抵抗値も大きくなってしまう。3ｍ
ｍを超えると、半導体素子搭載用基板１全体が大きくな
りすぎ、小型化、軽量化が困難になる。

【００３８】さらに、細線化された貫通導体２部分の長
さは０．０１〜０．５ｍｍ程度がよく、０．０１ｍｍ未
満では、その貫通導体２に相当するセラミック層が薄く
なり、そのセラミック層の上下の配線層がショートし易
くなる。０．５ｍｍを超えると、電気抵抗値、インピー
ダンスが大きくなる。なお、細線化された貫通導体２の
長さは、それが貫通するセラミック層の厚みと同じであ
ることはいうまでもない。

【００３９】また、上記のような貫通導体２の細線化
は、電源電圧供給用の貫通導体２に限らず、接地電位
（ＧＮＤ）供給用の貫通導体２および信号（ＳＩＧ）入
力用の貫通導体２にも適用してもよく、上記と同様の作
用効果を奏する。

【００４０】かくして、本発明の半導体素子基板は、セ
ラミック多層配線基板上に精密に電気的容量値を設定し
て大容量のキャパシタを高い信頼性で形成できるととも
に、セラミック多層配線基板を薄型化することで電源電
圧給電ラインのインダクタンスを小さくすることがで
き、その結果半導体素子駆動用の高周波信号のノイズを
抑制しかつ伝送損失を大幅に改善するとともに、半導体
素子の高速処理に好適なものとなる。

【００４１】なお、本発明は上記実施形態に限定される
ものではなく、本発明の要旨を逸脱しない範囲内におい
て種々の変更を行なうことは何等差し支えない。

【００４２】

【発明の効果】本発明は、セラミック多層配線基板の上
面に、接地導体層と比誘電率が２０以上の高誘電体層と
電源電圧給電用導体層とを順次積層させて成るキャパシ
タを具備した半導体素子搭載部が設けられ、該半導体素
子搭載部の厚さｔ１がｔ１＝３〜１００μｍかつ前記セ
ラミック多層配線基板の厚さｔ２がｔ２≦５０×ｔ１と
されており、前記セラミック多層配線基板の下面に複数
の電極パッドが形成されるとともに、前記セラミック多
層配線基板の内部に前記電源電圧給電用導体層と前記電
極パッドとを直線状に連続して接続する貫通導体が形成
され、かつ前記セラミック多層配線基板の最上層を貫通
する前記貫通導体がその下方のものよりも細線化されて
いることにより、セラミック多層配線基板上に精密に電
気的容量値を設定して大容量のキャパシタを高い信頼性
で形成できるとともに、セラミック多層配線基板を薄型
化することで電源電圧給電用の配線パターンのインダク
タンスを小さくすることができ、その結果半導体素子駆
動用の高周波信号のノイズを抑制しかつ伝送損失を大幅
に改善するとともに、半導体素子の高速処理に好適なも
のとなる。

【００４３】また、電源電圧供給ラインとしての貫通導
体がきわめて短線化され、そのインダクタンスが小さく
なり、電源インピーダンスがさらに小さくなって半導体
素子駆動用の高周波信号のノイズを抑制しかつ伝送損失
を大幅に改善するとともに、さらに半導体素子の高速処
理に最適なものとなる。

【００４４】さらには、セラミック多層配線基板の最上
層を貫通する貫通導体がその下方のものよりも細線化さ
れていることにより、セラミック多層配線基板上に形成
され半導体素子に接続される電極パッド等の接続部が小
さくなり、高密度実装および細線化された半導体素子の
接続端子に良好に接続できるとともに、セラミック多層
配線基板の最上層以外の部分に相当する貫通導体は太線
化されているため、電気抵抗が大きくならず、信号の伝
送損失も低下しにくいものとなる。

【図面の簡単な説明】

【図１】本発明の半導体素子基板の部分断面図である。

【図２】従来のキャパシタ内臓多層配線基板の部分断面
図である。

【符号の説明】

１：セラミック多層配線基板２：貫通導体３：電極パッド４：接地導体層５：高誘電体層６：電源電圧給電用導体層７：ビアホール９：半導体素子

Claims

【特許請求の範囲】

【請求項１】セラミック多層配線基板の上面に、接地導
体層と比誘電率が２０以上の高誘電体層と電源電圧給電
用導体層とを順次積層させて成るキャパシタを具備した
半導体素子搭載部が設けられ、該半導体素子搭載部の厚
さｔ１がｔ１＝３〜１００μｍかつ前記セラミック多層
配線基板の厚さｔ２がｔ２≦５０×ｔ１とされており、
前記セラミック多層配線基板の下面に複数の電極パッド
が形成されるとともに、前記セラミック多層配線基板の
内部に前記電源電圧給電用導体層と前記電極パッドとを
直線状に連続して接続する貫通導体が形成され、かつ前
記セラミック多層配線基板の最上層を貫通する前記貫通
導体がその下方のものよりも細線化されていることを特
徴とする半導体素子搭載用基板。