JP2001285040A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】安定した遅延量を有する半導体集積回路を提供
する。 【解決手段】時定数形成手段の製造条件および動作環境
条件に対応して、第２の反転回路の立ち下がり応答の第
１の遅延時間を第２の反転回路の第１のしきい値で制御
し、前記第２の反転回路の立ち上がり応答の第２の遅延
時間を前記第２の反転回路の第２のしきい値で制御する
構成である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、遅延時間の調節された半導体集積回路に関
する。

【０００２】

【従来の技術】第１の従来の遅延回路を含む半導体集積
回路の例を図４に、その回路のタイミング図を図５に示
す。

【０００３】図４を参照すると、この第１の従来の遅延
回路は、ＰチャネルＭＯＳトランジスタ４１１とＮチャ
ネルＭＯＳトランジスタ４１２とで構成される反転回路
４１３と、抵抗４１５と容量４１４の積による時定数に
より遅延を生成する遅延付加部４１６と、ＰチャネルＭ
ＯＳトランジスタ４１８とＮチャネルＭＯＳトランジス
タ４１９とで構成される反転回路４２３とで構成され
る。

【０００４】この第１の従来の遅延回路の動作を図５を
参照して説明すると、抵抗４１５の製造上の変動が無
く、基準の抵抗値どおりの場合、遅延付加部４１６の出
力４３２は、図５の実線に示されるようになる。

【０００５】この第１の従来の遅延回路では、反転回路
４２３のスレッシュホールド電圧ＶＴがほぼ一定であ
り、反転回路４２３の出力４２４は所定の遅延時間を得
ることが出来る。

【０００６】

【発明が解決しようとする課題】しかしながら、第１の
従来の遅延回路の抵抗４１５の製造上の変動により基準
の抵抗値より大きくなった場合、遅延付加部４１６の出
力４３２は、図５の一点鎖線に示されるようになる。

【０００７】また、抵抗４１５の製造上の変動により基
準の抵抗値より小さくなった場合、遅延付加部４１６の
出力４３２は、図５の点線に示されるようになる。

【０００８】そして、この第１の従来の遅延回路では、
反転回路２のスレッシュホールド電圧ＶＴがほぼ一定で
あるため、図５のＯＵＴのように、そのまま遅延量に反
映される。

【０００９】すなわち、立ち下がり波形の場合は、時刻
ｔ２１と時刻ｔ２３の幅△ｆ１のずれが出て、立ち上が
り波形の場合は、時刻ｔ３１と時刻ｔ３３の幅△ｒ１の
ずれが出る。従って、安定した遅延量を提供出来ない問
題があった。

【００１０】このような遅延量を改善した第２の従来遅
延回路が、例えば、特開平１０−３０３７１１号公報に
開示されている。

【００１１】図６にこの公報の実施例を示す。この第２
の従来遅延回路は、入力信号の立ち上がりにのみ遅延付
加してしている。従って、立ち上がり立ち下がりの両方
に遅延付加をし、更に製造上の変動及び使用条件による
特性変動の遅延量に与える影響を抑えることはできない
問題があった。

【００１２】したがって、上記問題に鑑み本発明の目的
は、これらの問題を解消した半導体集積回路を提供する
ことにある。

【００１３】

【課題を解決するための手段】本発明の半導体集積回路
は、入力信号を受けて前記入力信号の反転信号を出力す
る第１の反転回路と、前記第１の反転回路の出力を受
け、所定の時定数を形成する時定数形成手段を具備し、
前記時定数に対応した遅延時間を有する遅延付加部と、
前記遅延付加部の出力を受け、そのしきい値が可変であ
る第２の反転回路と、前記時定数形成手段の製造条件お
よび動作環境条件に対応して、前記第２の反転回路の立
ち下がり応答の第１の遅延時間を前記第２の反転回路の
第１のしきい値で制御し、前記第２の反転回路の立ち上
がり応答の第２の遅延時間を前記第２の反転回路の第２
のしきい値で制御するよう前記第１および第２のしきい
値を調整するしきい値調整部とを備える構成である。

【００１４】また、本発明の半導体集積回路の前記時定
数形成手段は、第１の抵抗と第１の容量で構成する事も
できる。

【００１５】さらに、本発明の半導体集積回路の前記第
１の遅延時間が大きくなるときは、前記第１のしきい値
レベルを第１の基準レベルより上げ、前記第１の遅延時
間が小さくなるときは、前記第１のしきい値レベルを前
記第１の基準レベルより下げる構成とすることもでき
る。

【００１６】また、さらに、前記第２の遅延時間が大き
くなるときは、前記第２のしきい値レベルを第２の基準
レベルより下げ、前記第２の遅延時間が小さくなるとき
は、前記第２のしきい値レベルを前記第１の基準レベル
より上げることもできる。

【００１７】またさらに、本発明の半導体集積回路の前
記しきい値調整部は、ダイオード接続した第１のトラン
ジスタと第２の抵抗の一端とを第１の接点で接続し、ダ
イオード接続した第２のトランジスタと前記第２の抵抗
の他端とを第２の接点で接続し、前記第１のしきい値を
前記第１の接点で発生し、前記第２のしきい値を前記第
２の接点で発生する構成であり、前記時定数形成手段
は、第１の定電流源と第２の容量で構成される。

【００１８】さらに、前記しきい値調整部は、ダイオー
ド接続した第１のトランジスタと第２の定電流の一端と
を第１の接点で接続し、ダイオード接続した第２のトラ
ンジスタと前記第２の定電流の他端とを第２の接点で接
続し、前記第１のしきい値を前記第１の接点で発生し、
前記第２のしきい値を前記第２の接点で発生する構成で
ある。

【００１９】

【発明の実施の形態】次に、本発明の第１の実施の形態
について図面を参照して説明する。本発明の第１の実施
の形態の半導体集積回路を図１に示す。

【００２０】図１を参照すると、本発明の第１の実施の
形態の半導体集積回路は、信号ＩＮを入力とするＭＯＳ
トランジスタ１１１，１１２からなる反転回路１１３
と、反転回路１１３の出力１３１を入力とする抵抗１１
５と容量１１４の時定数により遅延を発生する遅延付加
部１１６と、遅延付加部１１６の出力１３２を入力とす
るＭＯＳトランジスタ（１１７，１１８，１１９，１２
０）及びＭＯＳトランジスタ１２１，１２２からなる反
転回路１２３と、抵抗１１５及びＭＯＳトランジスタの
製造上の変動及び使用条件の違いによる特性変動を検知
する為の、ＭＯＳトランジスタ（１２５，１２６）及び
抵抗１２７からなるスレッシュホールド調整部１２８に
より構成される。

【００２１】抵抗１１５と抵抗１２７は製造上、使用条
件の変動を同じように受けるような種類のものであれ
ば、特に同種類の抵抗を用いる必要は無い。

【００２２】次に、本発明の第１の実施の形態の動作を
説明する。

【００２３】図２を参照すると、入力信号ＩＮが低い電
圧（以後Ｌレベルという）から高い電圧（以後Ｈレベル
という）に変化したとする（時刻ｔ００）。反転回路１
１３は入力信号ＩＮを反転し出力信号１３１を出力す
る。

【００２４】遅延付加部１１６は、信号１３１を入力と
し、抵抗１１５と容量１１４の積による時定数により決
まる遅延を付加して信号１３２を出力する。

【００２５】例えば、抵抗１１５の抵抗値が小さくなる
方向に変動したとする。すると、遅延付加部１１６の出
力１３２は、図２の実線から点線の方向、つまり遅延量
が小さくなる方向に変動する。

【００２６】一方、抵抗１１５が大きくなる方向に変動
すると、遅延付加部１１６の出力１３２は、図２の実線
から一点鎖線の方向、つまり遅延量が大きくなる方向に
変動する。

【００２７】付加される遅延量は抵抗１１５ｘ容量１１
４の時定数によるため、抵抗１１５の製造上の変動や使
用温度等の使用条件による変動により、出力信号１３２
は、図２の点線から一点鎖線の変動幅を持つことにな
る。

【００２８】ここで、抵抗１１５の抵抗値が小さくなる
方向に変動したとして、本発明の第１の実施の形態の回
路の動作を説明する。

【００２９】抵抗１１５が小さくなる方向に変動した
時、スレッシュホ−ルド調整部１２８の抵抗１２７も同
じく抵抗値が小さくなる方向に変動する。

【００３０】すると、抵抗１２７に流れる電流値（以後
ＩＲ２という）がその分増加する。スレッシュホ−ルド
調整部１２８の出力１３３は、ＭＯＳトランジスタ１２
６のソース〜ドレイン間電流（以後ＩＤＳＰ５という）
がＩＲ２と等しくなる電圧になる。

【００３１】スレッシュホ−ルド調整部１２８の出力１
３４は、ＭＯＳトランジスタ１２５のソース〜ドレイン
間電流（以後ＩＤＳＮ５という）がＩＲ２と等しくなる
電圧になる。つまり、抵抗１２７が小さくなると図１の
接点１３３の電圧は下降し、接点１３４の電圧は上昇す
る。

【００３２】反転回路１２３のＭＯＳトランジスタ１２
２は、スレッシュホールド調整部１２８の接点１３４の
電圧をゲートに入力している。従って、接点１３４の電
圧が上がるとゲート電圧が上がる為に、ＭＯＳトランジ
スタ１２２のソース〜ドレイン間電流（以後ＩＤＳＰ４
という）が小さくなる。

【００３３】反転回路１２３のＭＯＳトランジスタ１２
１は、スレッシュホールド調整部１２８の接点１３３の
電圧をゲートに入力している。従って接点１３３の電圧
が下がるとゲート電圧が下がる為に、ＭＯＳトランジス
タ１２１のソース〜ドレイン間電流（以後ＩＤＳＮ５と
いう）が小さくなる。

【００３４】まず、反転回路１２３の入力１３２がＨレ
ベルの時、反転回路１２３のＭＯＳトランジスタ１１
７，１１８は導通状態にない。一方、ＭＯＳトランジス
タ（１１９，１２０，１２１）は導通状態にあり、出力
ＯＵＴにはＬレベルが出力されている。

【００３５】遅延付加部１１６の出力１３２が、反転回
路１２３のＭＯＳトランジスタ１１７，１１８のスレッ
シュホールド電圧よりも低くなると、反転回路１２３の
全トランジスタが導通状態となる。

【００３６】この時の、ＭＯＳトランジスタ１１８のソ
ース〜ドレイン間電流（以後ＩＤＳＰ３という）は、Ｍ
ＯＳトランジスタ１１７のソース〜ドレイン間電流（以
後ＩＤＳＰ２という）とＩＤＳＰ４の和電流（以後ＩＤ
ＳＰ３ｍａｘという）か、ＭＯＳトランジスタ１１８の
ソースとゲート間の電位差で決まるＩＤＳＰ３の電流値
（以後ＩＤＳＰ３ｖｇｓという）の大きい方になる。

【００３７】接点１３２が、ＭＯＳトランジスタ１１
７，１１８のスレッシュホールド電圧よりも少し下がっ
た直後は、ＩＤＳＰ３はＩＤＳＰ３ｖｇｓに依存する。

【００３８】一方、ＭＯＳトランジスタ１１９のソース
〜ドレイン間電流（以後ＩＤＳＮ３という）は、ＭＯＳ
トランジスタ１２０のソース〜ドレイン間電流（以後Ｉ
ＤＳＮ２という）とＩＤＳＮ４の和電流（以後ＩＤＳＮ
４ｍａｘという）か、ＭＯＳトランジスタ１１９のソー
スとゲート間の電圧値で決まるＩＤＳＮ３の電流値（以
後ＩＤＳＮ４ｖｇｓという）の大きい方になる。

【００３９】接点１３２がＭＯＳトランジスタ１１７，
１１８のスレッシュホールド電圧よりも少し下がった直
後は、ＩＤＳＮ４ｍａｘになっている。

【００４０】遅延付加部１１６の出力１３２が徐々に低
下してくると、ＩＤＳＰ３ｖｇｓは徐々に大きくなり、
やがてＩＤＳＰ３ｖｇｓがＩＤＳＰ３ｍａｘよりも大き
くなると、ＩＤＳＰ３はＩＤＳＰ３ｍａｘから増えなく
なる。

【００４１】一方、ＩＤＳＮ３は徐々に小さくなり、や
がてＩＤＳＮ３ｖｇｓがＩＤＳＮ３ｍａｘよりも小さく
なる。すると、ＩＤＳＮ３はＩＤＳＮ３ｖｇｓに依存す
るようになる。

【００４２】接点１３２が図２示す電位ＶＩＬ３付近で
は、ＩＤＳＰ３はＩＤＳＰ３ｍａｘで、ＩＤＳＮ３はＩ
ＤＳＮ３ｖｇｓになっている。この時、抵抗１２７の抵
抗値が小さいと、ＩＤＳＰ４が小さくなるので、ＩＤＳ
Ｐ３ｍａｘが小さくなる。

【００４３】すると、ＩＤＳＰ３ｍａｘとＩＤＳＮ３ｖ
ｇｓが等しくなる接点１３２の電圧が低くなる。反転回
路１２３のスレッシュホールド電圧は、ＩＤＳＰ３とＩ
ＤＳＮ３が一致する入力電圧なので、結局、抵抗１１
５、抵抗１２７が小さくなる方向に変動すると、反転回
路１２３の入力がＨレベルからＬレベルに変化した時
の、スレッシュホールド電圧は低くなる。図２では電位
ＶＩＬ３に相当する。

【００４４】同じく、抵抗１１５、抵抗１２７が小さく
なる方向に変動した状態で、入力信号ＩＮがＨレベルか
らＬレベルに変化する際には、最初、接点１３２の電圧
が十分に低い時には、ＩＤＳＰ３はＩＤＳＰ３ｍａｘで
あり、徐々に接点１３２の電圧が上がってくるとＩＤＳ
Ｐ３ｖｇｓが支配的になり、さらに、接点１３２の電圧
が上がるとやがて導通しなくなる。

【００４５】その時、ＩＤＳＮ３は非導通状態から、接
点１３２の電圧の上昇とともにＩＤＳＰ３ｖｇｓが支配
的になり、さらに接点１３２の電圧が上がるとＩＤＳＮ
３はＩＤＳＮ３ｍａｘになる。

【００４６】接点１３２の電圧が、図２の電位ＶＩＨ３
付近になると、ＩＤＳＰ３はＩＤＳＰ３ｖｇｓになり、
ＩＤＳＮ３はＩＤＳＮ３ｍａｘになる。

【００４７】この時、抵抗１１５、抵抗１２７が小さく
なる方向に変動すると、ＩＤＳＮ４が小さくなりＩＤＳ
Ｎ３ｍａｘが小さくなる。すると、ＩＤＳＰ３ｖｇｓと
ＩＤＳＮ３ｍａｘが一致する接点１３２の電圧が高くな
る。

【００４８】つまり、抵抗１１５、抵抗１２７が小さく
なる方向に変動すると、反転回路１２３の入力がＬレベ
ルからＨレベルに変化した時の、スレッシュホールド電
圧は高くなる。図２では電位ＶＩＨ３に相当する。

【００４９】この様に、抵抗１１５、抵抗１２７が小さ
くなると、反転回路１２３のスレッシュホールド電圧が
反転しにくい方向に変動する。図２の電位ＶＩＬ３、電
位ＶＩＨ３がそれに当たる。その結果、遅延付加部１１
６の遅延量減少分が抑えられる。

【００５０】逆に、抵抗１１５、抵抗１２７が大きくな
る方向に変動すると、スレッシュホールド調整部１２８
が、図１の接点１３３の電圧を上昇し、接点１３４の電
圧を下降方向に調節する。

【００５１】その結果、ＩＤＳＰ４及びＩＤＳＮ４が大
きくなり、反転回路１２３のスレッシュホールド電圧を
反転しやすい方向に調節する。図２の電位ＶＩＬ１、電
位ＶＩＨ１がそれに当たる。すなわち、遅延付加部１１
６の遅延量増加分を抑えられる。

【００５２】以上、これまでは抵抗が変動したときの第
１の実施の形態の動作について説明したが、ＭＯＳトラ
ンジスタの抵抗成分が変動した時も、スレッシュホール
ド調整部１２８は同様の働きをする。

【００５３】例えば、反転回路１１３、１２３およびス
レッシュホールド調整部１２８のＭＯＳトランジスタ
（１１１，１１７，１１８，１２２，１２６）の抵抗成
分が大きくなる方向に変動したときには、スレッシュホ
ールド調整部１２８の接点１３４の電圧は、ＩＤＳＰ５
＝ＩＲ２の関係を保つべく、下がる方向に変化する。

【００５４】その結果、反転回路１２３のＭＯＳトラン
ジスタ１２２のゲート電圧が低下するため、ＩＤＳＮ４
が減少し、反転回路１２３のスレッシュホールド電圧
が、出力がＨになりやすい方向に変動する。

【００５５】反転回路１１３，１２３およびスレッシュ
ホールド調整部１２８のＭＯＳトランジスタ（１１２，
１１９，１２０，１２１，１２５）の抵抗成分が大きく
なる方向に変動したときには、スレッシュホールド調整
部１２８の接点１３４の電圧は、ＩＤＳＮ５＝ＩＲ２の
関係を保つべく、上がる方向に変化する。

【００５６】その結果、反転回路１２３のＭＯＳトラン
ジスタ１２２のゲート電圧が上昇するため、ＩＤＳＰ４
が減少し、反転回路１２３のスレッシュホールド電圧
が、出力がＬになりやすい方向に変動する。

【００５７】次に、本発明の第２の実施の形態について
図面を参照して説明する。

【００５８】本発明の第２の実施の形態は、本発明の第
１の実施の形態の遅延付加部１１６の抵抗１１５を電流
源３１５に置き換え、スレッシュホールド調整部１２８
の抵抗１２７を電流源３２７に置き換えた以外は、第１
の実施の形態と同一構成要素を備える。その同一構成要
素には同じ参照符号を付与してある。図３に本発明の第
２の実施の形態を示す。

【００５９】図２のタイミング図および図３を参照して
説明する。

【００６０】本発明の第２の実施の形態は、入力信号Ｉ
Ｎが低い電圧（以後Ｌレベルという）から高い電圧（以
後Ｈレベルという）に変化したとすると、反転回路１１
３は、入力信号ＩＮを反転し出力信号３３１を出力す
る。遅延付加部３１６は、信号３３１を入力とし、電流
源３１５の電流値と容量１１４により決まる遅延を付加
して信号３３２を出力する。

【００６１】例えば、電流源３１５の電流値が大きくな
る方向に変動したとするすると、遅延付加部３１６の出
力３３２は図２に示す実線から点線の方向、つまり遅延
量が小さくなる方向に変動する。

【００６２】ここで、図３の接点３３２の電荷量をＱ
ｂ、図３の接点３３２の電圧をＶｂ、容量１１４の容量
値をＣ１とすると、 Ｑｂ＝ＣＶｂ より Ｖｂ＝Ｑｂ／Ｃ１ ｔを、接点３３１の変化後の時間、ＩＧ１を電流源３１
５の電流値とすると、 Ｑｂ＝ＩＧ１＊ｔ より Ｖｂ＝ＩＧ１＊ｔ／Ｃ１ ＩＧ１が大きくなると、時間軸に対するＶｂの変化量が
大きくなる。

【００６３】一方、電流源３１５の電流値ＩＧ１が小さ
くなる方向に変動すると、遅延付加部３１６の出力３３
２は、図２に示す実線から一点鎖線の方向、つまり遅延
量が大きくなる方向に変動する。

【００６４】付加される遅延量は、電流源３１５の電流
値と容量１１４により決まるため、電流源３１５の製造
上の変動や使用温度等の使用条件による変動により、出
力信号３３２は点線から一点鎖線の変動幅を持つことに
なる。

【００６５】ここで、電流源３１５の電流値が大きくな
る方向に変動したとして、本発明の第２の実施の形態の
動作を説明する。

【００６６】電流源３１５の電流値が大きくなる方向に
変動した時、スレッシュホ−ルド調整部３２８の電流源
３２７の電流値も同じく大きくなる方向に変動する。す
ると、電流源３２７の両端に流れる電流値がその分増加
する。

【００６７】スレッシュホ−ルド調整部３２８の出力３
３３は、ＭＯＳトランジスタ１２６のソース〜ドレイン
間電流（以後ＩＤＳＰ５という）が電流源３２７の電流
値と等しくなる電圧になる。スレッシュホ−ルド調整部
３２８の出力３３４は、ＭＯＳトランジスタ１２５のソ
ース〜ドレイン間電流（以後ＩＤＳＮ５という）が電流
源３２７の電流値と等しくなる電圧になる。つまり、電
流源３２７が大きくなると、図３の接点３３３の電圧は
下降し、接点３３４の電圧は上昇する。

【００６８】すると、反転回路１２３のスレッシュホー
ルど電圧は、本発明の第１の実施の形態の時と同様、出
力が反転しにくくなる方向に変動する。図２の電位ＶＩ
Ｌ３、電位ＶＩＨ３がそれに当たる。その結果、遅延付
加部３１６の遅延量減少分を抑えられる。

【００６９】逆に、電流源３１６、電流源３２７の電流
値が小さくなる方向に変動すると、スレッシュホールド
調整部３２８が図３の接点３３３の電圧を上昇させ、接
点３３４の電圧を下降方向に調節する。

【００７０】その結果、反転回路１２３のスレッシュホ
ールド電圧を出力反転しやすい方向に調節する。図２の
電位ＶＩＬ１、電位ＶＩＨ１がそれに当たる。すなわ
ち、遅延付加部３１６の遅延量増加分を抑えられる。

【００７１】

【発明の効果】このように、抵抗成分およびＭＯＳトラ
ンジスタ製造上の変動及び使用条件による特性変動の影
響を小さくし、安定した遅延量が得られる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の半導体集積回路の
ブロック図である。

【図２】図１に示す半導体集積回路のタイミング図であ
る。

【図３】本発明の第２の実施の形態の半導体集積回路の
ブロック図である。

【図４】従来の半導体集積回路のブロック図である。

【図５】図４に示す半導体集積回路のタイミング図であ
る。

【図６】他の従来の半導体集積回路のブロック図であ
る。

【符号の説明】

１１０，１２４，３１０，３２４，４１０，４２４
端子 １１，１１２，１１７，１１８，１１９，１２０，１２
１，１２２，１２５，１２６ ＭＯＳトランジスタ １１３，４１３，１２３，４２３ 反転回路 １１４ 容量 １１５，１２７，４１５，Ｒ１，Ｒ２，Ｒ３ 抵抗 １１６，３１６，４１６ 遅延付加部 １２８，３２８ スレッシュホ−ルド調整部

Claims (7)

【特許請求の範囲】
1. 【請求項１】 入力信号を受けて前記入力信号の反転信
   号を出力する第１の反転回路と、 前記第１の反転回路の出力を受け、所定の時定数を形成
   する時定数形成手段を具備し、前記時定数に対応した遅
   延時間を有する遅延付加部と、 前記遅延付加部の出力を受け、そのしきい値が可変であ
   る第２の反転回路と、 前記時定数形成手段の製造条件および動作環境条件に対
   応して、前記第２の反転回路の立ち下がり応答の第１の
   遅延時間を前記第２の反転回路の第１のしきい値で制御
   し、前記第２の反転回路の立ち上がり応答の第２の遅延
   時間を前記第２の反転回路の第２のしきい値で制御する
   よう前記第１および第２のしきい値を調整するしきい値
   調整部とを備えることを特徴とする半導体集積回路。
2. 【請求項２】 前記時定数形成手段は、第１の抵抗と第
   １の容量で構成される請求項１記載の半導体集積回路。
3. 【請求項３】 前記第１の遅延時間が大きくなるとき
   は、前記第１のしきい値レベルを第１の基準レベルより
   上げ、前記第１の遅延時間が小さくなるときは、前記第
   １のしきい値レベルを前記第１の基準レベルより下げる
   請求項２記載の半導体集積回路。
4. 【請求項４】 前記第２の遅延時間が大きくなるとき
   は、前記第２のしきい値レベルを第２の基準レベルより
   下げ、前記第２の遅延時間が小さくなるときは、前記第
   ２のしきい値レベルを前記第１の基準レベルより上げる
   請求項２または３記載の半導体集積回路。
5. 【請求項５】 前記しきい値調整部は、ダイオード接続
   した第１のトランジスタと第２の抵抗の一端とを第１の
   接点で接続し、ダイオード接続した第２のトランジスタ
   と前記第２の抵抗の他端とを第２の接点で接続し、前記
   第１のしきい値を前記第１の接点で発生し、前記第２の
   しきい値を前記第２の接点で発生する請求項１，２，３
   または４記載の半導体集積回路。
6. 【請求項６】 前記時定数形成手段は、第１の定電流源
   と第２の容量で構成される請求項１，３または４記載の
   半導体集積回路。
7. 【請求項７】 前記しきい値調整部は、ダイオード接続
   した第１のトランジスタと第２の定電流の一端とを第１
   の接点で接続し、ダイオード接続した第２のトランジス
   タと前記第２の定電流の他端とを第２の接点で接続し、
   前記第１のしきい値を前記第１の接点で発生し、前記第
   ２のしきい値を前記第２の接点で発生する請求項１，
   ２，３または４記載の半導体集積回路。請求項６記載の
   半導体集積回路。