JP2001284366A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2001284366A JP2001284366A JP2000097957A JP2000097957A JP2001284366A JP 2001284366 A JP2001284366 A JP 2001284366A JP 2000097957 A JP2000097957 A JP 2000097957A JP 2000097957 A JP2000097957 A JP 2000097957A JP 2001284366 A JP2001284366 A JP 2001284366A
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Abstract
(57)【要約】
【課題】 高耐圧半導体装置に用いられる導電プレート
とシリコン基板に挟まれる酸化膜段差形状を、高くて緩
やかな形状とし、高耐圧でオン抵抗の低いＤＭＯＳ構造
のデバイスを実現する。 【解決手段】 シリコン基板１を熱酸化して第１のシリ
コン酸化膜１０を形成し、続いて化学気相成長法により
第２のシリコン酸化膜１１を形成し、第２のシリコン酸
化膜１１の表面に燐イオン打込み領域１４を形成する。
次に、マスク層３を形成した後、弗酸を含有する溶液に
浸漬して第２および第１のシリコン酸化膜１１,１０を
順次エッチングし、シリコン基板１表面を露出させる。
燐イオン打込み領域１４における燐イオンのドーズ量に
より、酸化膜段差の傾斜角を制御することができる。
とシリコン基板に挟まれる酸化膜段差形状を、高くて緩
やかな形状とし、高耐圧でオン抵抗の低いＤＭＯＳ構造
のデバイスを実現する。 【解決手段】 シリコン基板１を熱酸化して第１のシリ
コン酸化膜１０を形成し、続いて化学気相成長法により
第２のシリコン酸化膜１１を形成し、第２のシリコン酸
化膜１１の表面に燐イオン打込み領域１４を形成する。
次に、マスク層３を形成した後、弗酸を含有する溶液に
浸漬して第２および第１のシリコン酸化膜１１,１０を
順次エッチングし、シリコン基板１表面を露出させる。
燐イオン打込み領域１４における燐イオンのドーズ量に
より、酸化膜段差の傾斜角を制御することができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特に、高耐圧半導体装置によく用いられる導
電プレートとシリコン基板に挟まれた酸化膜段差部の製
造方法に関するものである。
法に係り、特に、高耐圧半導体装置によく用いられる導
電プレートとシリコン基板に挟まれた酸化膜段差部の製
造方法に関するものである。
【０００２】
【従来の技術】ＤＭＯＳ（Ｄｏｕｂｌｅ−ｄｉｆｆｕｓ
ｅｄ ＭＯＳ）トランジスタの高耐圧化手法の１つとし
て、ゲート酸化膜上に形成した多結晶シリコン膜、即
ち、ゲート電極を厚いフィールド酸化膜上まで延ばした
導電プレートが形成される。この導電プレートをマスク
にしてドレイン領域となるＮ形シリコン基板の表面にＰ
形およびＮ形不純物をそれぞれイオン打込みとドライブ
インを行って、ボディ領域とソース領域を自己整合的に
形成してＤＭＯＳ構造が作製される。
ｅｄ ＭＯＳ）トランジスタの高耐圧化手法の１つとし
て、ゲート酸化膜上に形成した多結晶シリコン膜、即
ち、ゲート電極を厚いフィールド酸化膜上まで延ばした
導電プレートが形成される。この導電プレートをマスク
にしてドレイン領域となるＮ形シリコン基板の表面にＰ
形およびＮ形不純物をそれぞれイオン打込みとドライブ
インを行って、ボディ領域とソース領域を自己整合的に
形成してＤＭＯＳ構造が作製される。
【０００３】図３は、酸化膜段差上に導電プレートを備
えた高耐圧半導体装置の中でＤＭＯＳ構造を事例とし
た、従来の最も簡易な製造方法を示したものであり、１
はシリコン基板、２はシリコン酸化膜、３はマスク層、
４はゲート酸化膜、５は導電プレート（ゲート電極）、
６はボディ領域、７はソース領域、８はソース電極、９
はドレイン電極である。
えた高耐圧半導体装置の中でＤＭＯＳ構造を事例とし
た、従来の最も簡易な製造方法を示したものであり、１
はシリコン基板、２はシリコン酸化膜、３はマスク層、
４はゲート酸化膜、５は導電プレート（ゲート電極）、
６はボディ領域、７はソース領域、８はソース電極、９
はドレイン電極である。
【０００４】以上のように構成された半導体装置の製造
方法について説明する。図３（ａ）に示すように、ま
ず、Ｎ形のシリコン基板１の表面を熱酸化してシリコン
酸化膜２を形成する。シリコン酸化膜２上にレジスト膜
からなるマスク層３を形成した後、弗酸と弗化アンモニ
アの混合液に浸漬してシリコン酸化膜２を開口する。こ
の時、等方性エッチングのため、マスク層３下にはほぼ
シリコン酸化膜２の膜厚程度のアンダーカットが入る。
方法について説明する。図３（ａ）に示すように、ま
ず、Ｎ形のシリコン基板１の表面を熱酸化してシリコン
酸化膜２を形成する。シリコン酸化膜２上にレジスト膜
からなるマスク層３を形成した後、弗酸と弗化アンモニ
アの混合液に浸漬してシリコン酸化膜２を開口する。こ
の時、等方性エッチングのため、マスク層３下にはほぼ
シリコン酸化膜２の膜厚程度のアンダーカットが入る。
【０００５】次に、マスク層３を除去した後、図３
（ｂ）に示すように、熱酸化してゲート酸化膜４を形成
し、続いて、化学気相成長法を用いて形成した多結晶シ
リコン膜にＮ形不純物をドーピングし、通常のリソグラ
フィーとドライエッチングを用いて、酸化膜段差部と、
シリコン酸化膜２およびゲート酸化膜４の端部を覆うよ
うに導電プレート５を形成する。
（ｂ）に示すように、熱酸化してゲート酸化膜４を形成
し、続いて、化学気相成長法を用いて形成した多結晶シ
リコン膜にＮ形不純物をドーピングし、通常のリソグラ
フィーとドライエッチングを用いて、酸化膜段差部と、
シリコン酸化膜２およびゲート酸化膜４の端部を覆うよ
うに導電プレート５を形成する。
【０００６】続いて、図３（ｃ）に示すように、導電プ
レート５をマスクとして、Ｐ形とＮ形不純物をそれぞれ
イオン打込みおよびドライブインして、ゲート酸化膜４
下のシリコン基板１表面にボディ領域６とソース領域７
を形成する。更に、図３（ｄ）に示すように、ソース電
極８とドレイン電極９を形成する。
レート５をマスクとして、Ｐ形とＮ形不純物をそれぞれ
イオン打込みおよびドライブインして、ゲート酸化膜４
下のシリコン基板１表面にボディ領域６とソース領域７
を形成する。更に、図３（ｄ）に示すように、ソース電
極８とドレイン電極９を形成する。
【０００７】上記のような導電プレートが形成されたＤ
ＭＯＳ構造における電子なだれ降伏する電圧は、導電プ
レートによってシリコン基板表面に空乏領域が形成され
て降伏する電圧によってほぼ決まるとされ、ＩＥＥＥ
ＴＲＡＮＳＡＣＴＩＯＮ ＯＮ ＥＬＥＣＴＲＯＮ Ｄ
ＥＶＩＣＥＳ，ＶＯＬ．ＥＤ−２６，ＮＯ．３，ＰＰ２
０１−２０４，ＭＡＲＣＨ １９７９に記載されている
論文「Ｄｅｅｐ−Ｄｅｐｌｅｔｉｏｎ Ｂｒｅａｋｄｏ
ｗｎ Ｖｏｌｔａｇｅ Ｏｆ Ｓｉｌｉｃｏｎ−Ｄｉｏ
ｘｉｄｅ／Ｓｉｌｉｃｏｎ Ｍｏｓ Ｃａｐａｃｉｔｏ
ｒｓ」の中で、シリコン基板の不純物濃度とシリコン酸
化膜厚を与えることで計算されている。この計算結果か
らシリコン基板の不純物濃度を低くすれば、降伏電圧が
大きくなることは明らかである。
ＭＯＳ構造における電子なだれ降伏する電圧は、導電プ
レートによってシリコン基板表面に空乏領域が形成され
て降伏する電圧によってほぼ決まるとされ、ＩＥＥＥ
ＴＲＡＮＳＡＣＴＩＯＮ ＯＮ ＥＬＥＣＴＲＯＮ Ｄ
ＥＶＩＣＥＳ，ＶＯＬ．ＥＤ−２６，ＮＯ．３，ＰＰ２
０１−２０４，ＭＡＲＣＨ １９７９に記載されている
論文「Ｄｅｅｐ−Ｄｅｐｌｅｔｉｏｎ Ｂｒｅａｋｄｏ
ｗｎ Ｖｏｌｔａｇｅ Ｏｆ Ｓｉｌｉｃｏｎ−Ｄｉｏ
ｘｉｄｅ／Ｓｉｌｉｃｏｎ Ｍｏｓ Ｃａｐａｃｉｔｏ
ｒｓ」の中で、シリコン基板の不純物濃度とシリコン酸
化膜厚を与えることで計算されている。この計算結果か
らシリコン基板の不純物濃度を低くすれば、降伏電圧が
大きくなることは明らかである。
【０００８】しかし、ＤＭＯＳＦＥＴの場合、オン抵抗
を下げて電流能力の向上を図るため、できる限りシリコ
ン基板の不純物濃度を高くすることが好ましく、高耐圧
で低オン抵抗のデバイスを得ることがデバイスを開発す
る上で大きな目標となっていた。
を下げて電流能力の向上を図るため、できる限りシリコ
ン基板の不純物濃度を高くすることが好ましく、高耐圧
で低オン抵抗のデバイスを得ることがデバイスを開発す
る上で大きな目標となっていた。
【０００９】この問題を解決する方法の１つとしては、
上記論文からも示されるように、導電プレート下のシリ
コン酸化膜厚を厚くすることである。しかし、シリコン
酸化膜を熱酸化のみで１μｍよりも厚くするのは限度が
ある。熱酸化膜の成長時間が膜厚の平方根にほぼ比例す
るため、炉の処理時間が長くなり、生産性が悪くなるた
めである。本発明者らは上記課題を解決するため、導電
プレート下のシリコン酸化膜を熱酸化膜と化学気相成長
法で作製したシリコン酸化膜の２層構造にすることを行
った。
上記論文からも示されるように、導電プレート下のシリ
コン酸化膜厚を厚くすることである。しかし、シリコン
酸化膜を熱酸化のみで１μｍよりも厚くするのは限度が
ある。熱酸化膜の成長時間が膜厚の平方根にほぼ比例す
るため、炉の処理時間が長くなり、生産性が悪くなるた
めである。本発明者らは上記課題を解決するため、導電
プレート下のシリコン酸化膜を熱酸化膜と化学気相成長
法で作製したシリコン酸化膜の２層構造にすることを行
った。
【００１０】図４は、上記２層構造を用いた酸化膜段差
部上に導電プレートを形成する製造方法を示したもので
あり、１はシリコン基板、３はマスク層、４はゲート酸
化膜、５は導電プレート（ゲート電極）、１０は第１の
シリコン酸化膜、１１は第２のシリコン酸化膜、１２は
絶縁膜、１３はＡｌ配線である。
部上に導電プレートを形成する製造方法を示したもので
あり、１はシリコン基板、３はマスク層、４はゲート酸
化膜、５は導電プレート（ゲート電極）、１０は第１の
シリコン酸化膜、１１は第２のシリコン酸化膜、１２は
絶縁膜、１３はＡｌ配線である。
【００１１】以上のように構成された半導体装置の製造
方法について、以下説明する。まず、図４（ａ）に示す
ように、Ｎ形のシリコン基板１の表面を熱酸化して第１
のシリコン酸化膜１０を形成し、続いて、第１のシリコ
ン酸化膜１０上に化学気相成長法を用いて第２のシリコ
ン酸化膜１１を形成する。この後、第２のシリコン酸化
膜１１の緻密化のため、Ｎ2雰囲気中で９００℃程度の
熱処理を入れる。
方法について、以下説明する。まず、図４（ａ）に示す
ように、Ｎ形のシリコン基板１の表面を熱酸化して第１
のシリコン酸化膜１０を形成し、続いて、第１のシリコ
ン酸化膜１０上に化学気相成長法を用いて第２のシリコ
ン酸化膜１１を形成する。この後、第２のシリコン酸化
膜１１の緻密化のため、Ｎ2雰囲気中で９００℃程度の
熱処理を入れる。
【００１２】次に、図４（ｂ）に示すように、通常のリ
ソグラフィーを用いて第２のシリコン酸化膜１１上にレ
ジスト膜からなるマスク層３を形成した後、弗酸と弗化
アンモニアの混合液に浸漬、第２のシリコン酸化膜１１
と第１のシリコン酸化膜１０を順次エッチングしてシリ
コン基板１の表面を露出させる。
ソグラフィーを用いて第２のシリコン酸化膜１１上にレ
ジスト膜からなるマスク層３を形成した後、弗酸と弗化
アンモニアの混合液に浸漬、第２のシリコン酸化膜１１
と第１のシリコン酸化膜１０を順次エッチングしてシリ
コン基板１の表面を露出させる。
【００１３】次に、図４（ｃ）に示すように、マスク層
３を除去した後、熱酸化してゲート酸化膜４を形成し、
続いて、化学気相成長法を用いて形成した多結晶シリコ
ン膜にＮ形不純物をドーピングした後、通常のリソグラ
フィーとドライエッチングを用いて、酸化膜段差部と、
第２のシリコン酸化膜１１およびゲート酸化膜４の各端
部を覆うように導電プレート５を形成する。
３を除去した後、熱酸化してゲート酸化膜４を形成し、
続いて、化学気相成長法を用いて形成した多結晶シリコ
ン膜にＮ形不純物をドーピングした後、通常のリソグラ
フィーとドライエッチングを用いて、酸化膜段差部と、
第２のシリコン酸化膜１１およびゲート酸化膜４の各端
部を覆うように導電プレート５を形成する。
【００１４】この後、いくつかの工程を経て、図４
（ｄ）に示すように、導電プレート５上に絶縁膜１２を
形成し、更に、Ａｌ配線１３を導電プレート５と交差す
るように配設する場合もある。
（ｄ）に示すように、導電プレート５上に絶縁膜１２を
形成し、更に、Ａｌ配線１３を導電プレート５と交差す
るように配設する場合もある。
【００１５】
【発明が解決しようとする課題】しかし、本発明者らが
行った熱酸化膜と化学気相成長法を用いて形成したシリ
コン酸化膜の２層構造には、次のような問題があった。
即ち、図４（ｂ）に示すようにシリコン酸化膜をウエッ
トエッチングした後の酸化膜段差が急峻になることであ
る。
行った熱酸化膜と化学気相成長法を用いて形成したシリ
コン酸化膜の２層構造には、次のような問題があった。
即ち、図４（ｂ）に示すようにシリコン酸化膜をウエッ
トエッチングした後の酸化膜段差が急峻になることであ
る。
【００１６】上記２層構造を弗酸と弗化アンモニアの混
合液に浸漬してウエットエッチングすると、上層の化学
気相成長法で形成したシリコン酸化膜のエッチレートは
熱酸化膜に比べ約２倍程度で、下層の熱酸化膜がエッチ
ング進行中のときもサイドエッチングされるため、上層
のシリコン酸化膜は実質的にオーバーエッチングされた
エッチング形状となる。したがって、エッチング時間が
長いほど垂直形状に近づいていくことになる。そして、
上層および下層のシリコン酸化膜の膜厚が双方とも大き
い程、高くて急峻な酸化膜段差形状になる。
合液に浸漬してウエットエッチングすると、上層の化学
気相成長法で形成したシリコン酸化膜のエッチレートは
熱酸化膜に比べ約２倍程度で、下層の熱酸化膜がエッチ
ング進行中のときもサイドエッチングされるため、上層
のシリコン酸化膜は実質的にオーバーエッチングされた
エッチング形状となる。したがって、エッチング時間が
長いほど垂直形状に近づいていくことになる。そして、
上層および下層のシリコン酸化膜の膜厚が双方とも大き
い程、高くて急峻な酸化膜段差形状になる。
【００１７】この酸化膜段差が急峻になると、段差上を
覆う膜の形状も急峻になり製造上の弊害が多くなる。例
えば、導電プレート上に絶縁膜を介してＡｌ配線が形成
される場合、ステップカバレージが悪くなったり、Ａｌ
配線をエッチングする際に、段差部に配線材料が残りや
すいといった点である。
覆う膜の形状も急峻になり製造上の弊害が多くなる。例
えば、導電プレート上に絶縁膜を介してＡｌ配線が形成
される場合、ステップカバレージが悪くなったり、Ａｌ
配線をエッチングする際に、段差部に配線材料が残りや
すいといった点である。
【００１８】本発明は、上記従来の問題点を解決するこ
とのできる、シリコン基板と導電プレートに挟まれる酸
化膜段差部を製造する方法を提供することを目的とす
る。
とのできる、シリコン基板と導電プレートに挟まれる酸
化膜段差部を製造する方法を提供することを目的とす
る。
【００１９】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、シリコン基板を
熱酸化して第１のシリコン酸化膜を形成する工程と、前
記第１のシリコン酸化膜上に化学気相成長法を用いて第
２のシリコン酸化膜を形成する工程と、前記第２のシリ
コン酸化膜の表面に燐をイオン打込みする工程と、前記
第２のシリコン酸化膜上に一部開口したマスク層を形成
する工程と、弗酸を含有した溶液に浸漬して前記マスク
層の開口部下の第２のシリコン酸化膜と第１のシリコン
酸化膜を順次エッチングして前記シリコン基板表面を露
出させる工程とを有することを特徴とするものである。
に、本発明の半導体装置の製造方法は、シリコン基板を
熱酸化して第１のシリコン酸化膜を形成する工程と、前
記第１のシリコン酸化膜上に化学気相成長法を用いて第
２のシリコン酸化膜を形成する工程と、前記第２のシリ
コン酸化膜の表面に燐をイオン打込みする工程と、前記
第２のシリコン酸化膜上に一部開口したマスク層を形成
する工程と、弗酸を含有した溶液に浸漬して前記マスク
層の開口部下の第２のシリコン酸化膜と第１のシリコン
酸化膜を順次エッチングして前記シリコン基板表面を露
出させる工程とを有することを特徴とするものである。
【００２０】第２のシリコン酸化膜は、別の製造手段と
して化学気相成長法で形成した多結晶シリコン膜をすべ
て熱酸化して作製することも可能である。
して化学気相成長法で形成した多結晶シリコン膜をすべ
て熱酸化して作製することも可能である。
【００２１】上記製造方法によれば、燐イオンのドーズ
量により、酸化膜段差の傾斜の角度を制御することがで
き、したがって、導電プレートとシリコン基板に挟まれ
た酸化膜段差部を高くて緩やかな形状に制御性良く作製
することができる。
量により、酸化膜段差の傾斜の角度を制御することがで
き、したがって、導電プレートとシリコン基板に挟まれ
た酸化膜段差部を高くて緩やかな形状に制御性良く作製
することができる。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図を用いて詳細に説明する。図１は、本発明の実施
の形態で、シリコン酸化膜の２層構造を用いた酸化膜段
差部およびその上の導電プレートを形成する製造方法を
示したものであり、１はシリコン基板、３はマスク層、
４はゲート酸化膜、５は導電プレート（ゲート電極）、
１０は第１のシリコン酸化膜、１１は第２のシリコン酸
化膜、１２は絶縁膜、１３はＡｌ配線、１４は燐イオン
打込み領域である。
て、図を用いて詳細に説明する。図１は、本発明の実施
の形態で、シリコン酸化膜の２層構造を用いた酸化膜段
差部およびその上の導電プレートを形成する製造方法を
示したものであり、１はシリコン基板、３はマスク層、
４はゲート酸化膜、５は導電プレート（ゲート電極）、
１０は第１のシリコン酸化膜、１１は第２のシリコン酸
化膜、１２は絶縁膜、１３はＡｌ配線、１４は燐イオン
打込み領域である。
【００２３】以上のように構成された半導体装置の製造
方法について、以下説明する。まず、図１（ａ）に示す
ように、Ｎ形シリコン基板１の表面を１１００℃で１８
０分程度加湿酸化して１μｍ厚の第１のシリコン酸化膜
１０を形成する。続いて、第１のシリコン酸化膜１０上
に化学気相成長法を用いて無添加で１μｍ厚の第２のシ
リコン酸化膜１１を形成し、計２μｍ厚のシリコン酸化
膜を形成する、この後、第２のシリコン酸化膜の緻密化
のため、Ｎ2雰囲気中で９００℃の熱処理を行う。
方法について、以下説明する。まず、図１（ａ）に示す
ように、Ｎ形シリコン基板１の表面を１１００℃で１８
０分程度加湿酸化して１μｍ厚の第１のシリコン酸化膜
１０を形成する。続いて、第１のシリコン酸化膜１０上
に化学気相成長法を用いて無添加で１μｍ厚の第２のシ
リコン酸化膜１１を形成し、計２μｍ厚のシリコン酸化
膜を形成する、この後、第２のシリコン酸化膜の緻密化
のため、Ｎ2雰囲気中で９００℃の熱処理を行う。
【００２４】更に、第２のシリコン酸化膜１１の表面に
ドーズ量が５Ｅ＋１３〜５Ｅ＋１４（ｉｏｎｓ／ｃ
ｍ2）の範囲で加速エネルギーが１００kｅＶの条件で燐
をイオン打込みする。これによって、シリコン酸化膜の
極表面に深さ０．１μｍ程度の燐イオン打込み領域１４
を形成する。
ドーズ量が５Ｅ＋１３〜５Ｅ＋１４（ｉｏｎｓ／ｃ
ｍ2）の範囲で加速エネルギーが１００kｅＶの条件で燐
をイオン打込みする。これによって、シリコン酸化膜の
極表面に深さ０．１μｍ程度の燐イオン打込み領域１４
を形成する。
【００２５】続いて、図１（ｂ）に示すように、通常の
リソグラフィーを用いて第２のシリコン酸化膜１１上に
レジスト膜からなるマスク層３を形成した後、弗酸と弗
化アンモニアの混合液に浸漬し、第２のシリコン酸化膜
１１と第１のシリコン酸化膜１０を順次エッチングし
て、シリコン基板１の表面を露出させる。
リソグラフィーを用いて第２のシリコン酸化膜１１上に
レジスト膜からなるマスク層３を形成した後、弗酸と弗
化アンモニアの混合液に浸漬し、第２のシリコン酸化膜
１１と第１のシリコン酸化膜１０を順次エッチングし
て、シリコン基板１の表面を露出させる。
【００２６】このとき、シリコン酸化膜のエッチング形
状は緩やかなテーパーを有するようになる。このテーパ
ーの傾斜と燐イオンのドーズ量とは図５に示すような関
係があり、ドーズ量によって傾斜の角度θを制御するこ
とが可能である。
状は緩やかなテーパーを有するようになる。このテーパ
ーの傾斜と燐イオンのドーズ量とは図５に示すような関
係があり、ドーズ量によって傾斜の角度θを制御するこ
とが可能である。
【００２７】本発明では、ドーパントとして燐を用いる
ことと、被エッチング膜として、熱酸化膜と化学気相成
長法を用いて作製したシリコン酸化膜の２層構造を用い
ることを特長としている。即ち、シリコン酸化膜の極表
面にイオン打込み時の照射損傷に加えて高濃度の燐が添
加されるので、後続の弗酸と弗化アンモニアによるエッ
チングの際、高濃度の燐が添加されたシリコン酸化膜の
エッチング速度は、無添加の場合に比べ大きくなること
も付加され、横方向のエッチング量が深さ方向に比べ増
加して傾斜の角度θが２０°程度までの緩やかなテーパ
ー形状が得られている。また、被エッチング膜を上記２
層構造にしていることは、熱酸化膜単独の場合のエッチ
ング形状に起こるシリコン酸化膜表面の側壁部分の窪み
を抑制することに効果がある。
ことと、被エッチング膜として、熱酸化膜と化学気相成
長法を用いて作製したシリコン酸化膜の２層構造を用い
ることを特長としている。即ち、シリコン酸化膜の極表
面にイオン打込み時の照射損傷に加えて高濃度の燐が添
加されるので、後続の弗酸と弗化アンモニアによるエッ
チングの際、高濃度の燐が添加されたシリコン酸化膜の
エッチング速度は、無添加の場合に比べ大きくなること
も付加され、横方向のエッチング量が深さ方向に比べ増
加して傾斜の角度θが２０°程度までの緩やかなテーパ
ー形状が得られている。また、被エッチング膜を上記２
層構造にしていることは、熱酸化膜単独の場合のエッチ
ング形状に起こるシリコン酸化膜表面の側壁部分の窪み
を抑制することに効果がある。
【００２８】本実施の形態における被エッチング膜で
は、燐イオンのドーズ量が５Ｅ＋１３〜５Ｅ＋１４（ｉ
ｏｎｓ／ｃｍ2）の範囲で、アンダーカット量は３．５
〜６μｍの範囲に制御することが可能である。また、ス
ライス面内のアンダーカット量のばらつきは少なくて良
好である。
は、燐イオンのドーズ量が５Ｅ＋１３〜５Ｅ＋１４（ｉ
ｏｎｓ／ｃｍ2）の範囲で、アンダーカット量は３．５
〜６μｍの範囲に制御することが可能である。また、ス
ライス面内のアンダーカット量のばらつきは少なくて良
好である。
【００２９】続いて、マスク層３を除去した後、図１
（ｃ）に示すように、熱酸化して０．１μｍ厚のゲート
酸化膜４を形成する。更に化学気相成長法を用いて形成
した多結晶シリコン膜にＰＯＣｌ3雰囲気中での熱処理
によってＮ形不純物をドーピングする。この後、通常の
リソグラフィーとドライエッチングを用いて、酸化膜段
差部と、第２のシリコン酸化膜１１およびゲート酸化膜
４の各端部を覆うように導電プレート５を形成する。
（ｃ）に示すように、熱酸化して０．１μｍ厚のゲート
酸化膜４を形成する。更に化学気相成長法を用いて形成
した多結晶シリコン膜にＰＯＣｌ3雰囲気中での熱処理
によってＮ形不純物をドーピングする。この後、通常の
リソグラフィーとドライエッチングを用いて、酸化膜段
差部と、第２のシリコン酸化膜１１およびゲート酸化膜
４の各端部を覆うように導電プレート５を形成する。
【００３０】この後、いくつかの工程を経て、図１
（ｄ）に示すように、導電プレート５上に絶縁膜１２を
形成し、更に、Ａｌ配線１３を導電プレート５と交差す
るように配設する場合、酸化膜段差部がテーパーエッチ
ングで緩やかになっているので、ステップカバレージの
度合いを示す段差部と平坦部のＡｌ膜厚比はテーパーエ
ッチングがない場合の４０％に比べ６０％と向上するこ
とができる。また、Ａｌ配線１３をエッチングする際も
配線材料の残りがなく、製造を容易にすることができ
る。
（ｄ）に示すように、導電プレート５上に絶縁膜１２を
形成し、更に、Ａｌ配線１３を導電プレート５と交差す
るように配設する場合、酸化膜段差部がテーパーエッチ
ングで緩やかになっているので、ステップカバレージの
度合いを示す段差部と平坦部のＡｌ膜厚比はテーパーエ
ッチングがない場合の４０％に比べ６０％と向上するこ
とができる。また、Ａｌ配線１３をエッチングする際も
配線材料の残りがなく、製造を容易にすることができ
る。
【００３１】また、上記実施の形態における第２のシリ
コン酸化膜を形成する別の製造方法として、図２に示す
ように、多結晶シリコン膜１５を形成後、加湿酸化して
すべて第２のシリコン酸化膜１１にしても良い。
コン酸化膜を形成する別の製造方法として、図２に示す
ように、多結晶シリコン膜１５を形成後、加湿酸化して
すべて第２のシリコン酸化膜１１にしても良い。
【００３２】また、上記実施の形態において、図１
（ｃ）におけるゲート酸化膜４を形成する前に、第１の
シリコン酸化膜１０と第２シリコン酸化膜１１の合計の
膜厚とゲート酸化膜４の中間の膜厚の熱酸化膜を形成し
た後、その酸化膜上にマスク層を形成してエッチングを
行い、シリコン酸化膜の段差を１ステップ増やして更に
段差を緩やかにしても良い。
（ｃ）におけるゲート酸化膜４を形成する前に、第１の
シリコン酸化膜１０と第２シリコン酸化膜１１の合計の
膜厚とゲート酸化膜４の中間の膜厚の熱酸化膜を形成し
た後、その酸化膜上にマスク層を形成してエッチングを
行い、シリコン酸化膜の段差を１ステップ増やして更に
段差を緩やかにしても良い。
【００３３】もちろん、本実施の形態におけるシリコン
基板は、シリコンエピタキシャル層、または誘電体分離
されたシリコン層であっても構わない。
基板は、シリコンエピタキシャル層、または誘電体分離
されたシリコン層であっても構わない。
【００３４】
【発明の効果】以上説明したように、本発明によれば、
導電プレートとシリコン基板に挟まれた酸化膜段差部を
高くて緩やかな形状に制御性良く作製することができ、
高耐圧のＤＭＯＳ構造に用いることによって、耐圧が高
くてオン抵抗の低いデバイスを実現することができる。
導電プレートとシリコン基板に挟まれた酸化膜段差部を
高くて緩やかな形状に制御性良く作製することができ、
高耐圧のＤＭＯＳ構造に用いることによって、耐圧が高
くてオン抵抗の低いデバイスを実現することができる。
【図１】本発明の実施の形態における半導体装置の製造
方法を示す工程断面図
方法を示す工程断面図
【図２】本発明の第２のシリコン酸化膜の別の製造方法
を示す工程断面図
を示す工程断面図
【図３】従来の半導体装置の製造方法を示す工程断面図
【図４】従来の半導体装置の別の製造方法を示す工程断
面図
面図
【図５】酸化膜段差の傾斜と燐イオンのドーズ量の関係
を示す図
を示す図
１ シリコン基板 ２ シリコン酸化膜 ３ マスク層 ４ ゲート酸化膜 ５ 導電プレート ６ ボディ領域 ７ ソース領域 ８ ソース電極 ９ ドレイン電極 １０ 第１のシリコン酸化膜 １１ 第２のシリコン酸化膜 １２ 絶縁膜 １３ Ａｌ配線 １４ 燐イオン打込み領域
Claims (4)
- 【請求項１】 シリコン基板と導電プレートに挟まれる
酸化膜段差部を製造する方法であって、シリコン基板を
熱酸化して第１のシリコン酸化膜を形成する工程と、前
記第１のシリコン酸化膜上に化学気相成長法を用いて第
２のシリコン酸化膜を形成する工程と、前記第２のシリ
コン酸化膜の表面に燐をイオン打込みする工程と、前記
第２のシリコン酸化膜上に一部開口したマスク層を形成
する工程と、弗酸を含有した溶液に浸漬して前記マスク
層の開口部下の第２のシリコン酸化膜と第１のシリコン
酸化膜を順次エッチングして前記シリコン基板表面を露
出させる工程とを有することを特徴とする半導体装置の
製造方法。 - 【請求項２】 シリコン基板と導電プレートに挟まれる
酸化膜段差部を製造する方法であって、シリコン基板を
熱酸化して第１のシリコン酸化膜を形成する工程と、前
記第１のシリコン酸化膜上に化学気相成長法を用いて多
結晶シリコン膜を形成する工程と、前記多結晶シリコン
膜をすべて熱酸化して第２のシリコン酸化膜を形成する
工程と、前記第２のシリコン酸化膜上に一部開口したマ
スク層を形成する工程と、弗酸を含有した溶液に浸漬し
て前記マスク層の開口部下の第２のシリコン酸化膜と第
１のシリコン酸化膜を順次エッチングして前記シリコン
基板表面を露出させる工程とを有することを特徴とする
半導体装置の製造方法。 - 【請求項３】 マスク層を形成する前に、第２のシリコ
ン酸化膜の表面に燐をイオン打込みする工程を有するこ
とを特徴とする請求項２記載の半導体装置の製造方法。 - 【請求項４】 燐イオンのドーズ量が５Ｅ＋１３〜５Ｅ
＋１４（ｉｏｎｓ／ｃｍ2）の範囲であることを特徴と
する請求項１または請求項３記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000097957A JP3532494B2 (ja) | 2000-03-31 | 2000-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000097957A JP3532494B2 (ja) | 2000-03-31 | 2000-03-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001284366A true JP2001284366A (ja) | 2001-10-12 |
| JP3532494B2 JP3532494B2 (ja) | 2004-05-31 |
Family
ID=18612513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000097957A Expired - Fee Related JP3532494B2 (ja) | 2000-03-31 | 2000-03-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3532494B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111192916A (zh) * | 2019-05-31 | 2020-05-22 | 深圳方正微电子有限公司 | 新型超势垒功率器件及其制造方法 |
-
2000
- 2000-03-31 JP JP2000097957A patent/JP3532494B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111192916A (zh) * | 2019-05-31 | 2020-05-22 | 深圳方正微电子有限公司 | 新型超势垒功率器件及其制造方法 |
| CN111192916B (zh) * | 2019-05-31 | 2023-06-09 | 深圳方正微电子有限公司 | 超势垒功率器件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3532494B2 (ja) | 2004-05-31 |
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