JP2001274344A - メモリデバイスおよびその製造方法 - Google Patents
メモリデバイスおよびその製造方法Info
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- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
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- H10K71/10—Deposition of organic active material
- H10K71/12—Deposition of organic active material using liquid deposition, e.g. spin coating
- H10K71/13—Deposition of organic active material using liquid deposition, e.g. spin coating using printing techniques, e.g. ink-jet printing or screen printing
- H10K71/135—Deposition of organic active material using liquid deposition, e.g. spin coating using printing techniques, e.g. ink-jet printing or screen printing using ink-jet printing
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Abstract
(57)【要約】
【課題】 多様な記録パターンの半導体ＲＯＭを、安価
かつ容易に、更に短期間で製造することのできるメモリ
デバイスの製造技術を提供する。 【解決手段】 メモリセルが上下線状電極の交差位置に
形成される単純マトリクス構造を採用し、所定のメモリ
セル位置の電極表面に対しインクジェットヘッドを用い
て絶縁材料を選択的に吐出することにより、前記所定の
メモリセル位置の電極表面を絶縁材料で被覆する。メモ
リセル位置の電極表面に対する被覆絶縁膜の有無により
状態を記憶する。
かつ容易に、更に短期間で製造することのできるメモリ
デバイスの製造技術を提供する。 【解決手段】 メモリセルが上下線状電極の交差位置に
形成される単純マトリクス構造を採用し、所定のメモリ
セル位置の電極表面に対しインクジェットヘッドを用い
て絶縁材料を選択的に吐出することにより、前記所定の
メモリセル位置の電極表面を絶縁材料で被覆する。メモ
リセル位置の電極表面に対する被覆絶縁膜の有無により
状態を記憶する。
Description
【０００１】
【発明の属する技術分野】本発明はメモリデバイスに係
り、特に読み出し専用メモリである半導体ＲＯＭ（リー
ドオンリメモリ）に関する。
り、特に読み出し専用メモリである半導体ＲＯＭ（リー
ドオンリメモリ）に関する。
【０００２】
【従来の技術】一般的には、半導体ＲＯＭの内容は、ユ
ーザによる変更はできない固定的なパターンとして、メ
モリデバイスを生産する時に書き込まれる。図１１は従
来の半導体ＲＯＭに対する、ダイオードを用いた等価回
路図の一例である。Ｘ方向線状電極とＹ方向線状電極の
交差部にメモリセルが形成される単純マトリクス構造と
なっており、ダイオードによりＸ方向線状電極とＹ方向
線状電極が接続されているか接続されていないかで、各
メモリセルについて２値状態が記憶される構造となって
いる。
ーザによる変更はできない固定的なパターンとして、メ
モリデバイスを生産する時に書き込まれる。図１１は従
来の半導体ＲＯＭに対する、ダイオードを用いた等価回
路図の一例である。Ｘ方向線状電極とＹ方向線状電極の
交差部にメモリセルが形成される単純マトリクス構造と
なっており、ダイオードによりＸ方向線状電極とＹ方向
線状電極が接続されているか接続されていないかで、各
メモリセルについて２値状態が記憶される構造となって
いる。
【０００３】図１２に、半導体ＲＯＭの断面を模式的に
示す。半導体層７０２を挟んでＸ方向線状電極７００と
Ｙ方向線状電極７０１が形成されてており、絶縁膜７１
２の有無により２値状態が記憶される構成となってい
る。例えば、メモリセル７１０は図１１においてダイオ
ードにより接続されている箇所に相当し、メモリセル７
１１は接続されていない箇所に相当する。
示す。半導体層７０２を挟んでＸ方向線状電極７００と
Ｙ方向線状電極７０１が形成されてており、絶縁膜７１
２の有無により２値状態が記憶される構成となってい
る。例えば、メモリセル７１０は図１１においてダイオ
ードにより接続されている箇所に相当し、メモリセル７
１１は接続されていない箇所に相当する。
【０００４】従来の半導体ＲＯＭの生産過程において
は、記録パターン（半導体ＲＯＭに書き込むパターン）
に従ってフォトマスクを製造し、これを用いてフォトレ
ジスト層を選択的に露光し、絶縁膜層を選択的にエッチ
ングすることにより、固定的なパターンを書き込んでい
た。
は、記録パターン（半導体ＲＯＭに書き込むパターン）
に従ってフォトマスクを製造し、これを用いてフォトレ
ジスト層を選択的に露光し、絶縁膜層を選択的にエッチ
ングすることにより、固定的なパターンを書き込んでい
た。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
ようにフォトマスクを用いて半導体ＲＯＭの記憶パター
ンを書き込む手法では次のような問題があった。一つ
は、フォトマスクは製造原価が１枚数百から数千万円と
非常に高額であるため、それを用いて製造する半導体Ｒ
ＯＭの価格も非常に高額になってしまう点である。二つ
めは、フォトマスクのマスクパターンは一度形成される
と変更できないため、記憶パターンごとにフォトマスク
を製造しなければならないという点である。そのため、
コストの面から、記録パターンの変更を容易に行えない
という問題があった。三つめは、フォトマスクの製造か
ら絶縁層のエッチングを含む一連の製造工程にだいたい
２〜３週間程度かかってしまい、短期間での製造が困難
な点である。
ようにフォトマスクを用いて半導体ＲＯＭの記憶パター
ンを書き込む手法では次のような問題があった。一つ
は、フォトマスクは製造原価が１枚数百から数千万円と
非常に高額であるため、それを用いて製造する半導体Ｒ
ＯＭの価格も非常に高額になってしまう点である。二つ
めは、フォトマスクのマスクパターンは一度形成される
と変更できないため、記憶パターンごとにフォトマスク
を製造しなければならないという点である。そのため、
コストの面から、記録パターンの変更を容易に行えない
という問題があった。三つめは、フォトマスクの製造か
ら絶縁層のエッチングを含む一連の製造工程にだいたい
２〜３週間程度かかってしまい、短期間での製造が困難
な点である。
【０００６】本発明は、このような従来の問題点を解消
すべく創案されたもので、多様な記録パターンの半導体
ＲＯＭを、安価かつ容易に、更に短期間で製造すること
のできるメモリデバイスの製造技術を提供することを目
的とする。
すべく創案されたもので、多様な記録パターンの半導体
ＲＯＭを、安価かつ容易に、更に短期間で製造すること
のできるメモリデバイスの製造技術を提供することを目
的とする。
【０００７】
【課題を解決するための手段】本発明に係るメモリデバ
イスの製造方法は、メモリセル位置の電極表面に対する
被覆絶縁膜の有無により状態を記憶するメモリデバイス
の製造方法であって、所定のメモリセル位置の電極表面
に対しインクジェットヘッドを用いて絶縁材料を選択的
に吐出することにより、前記所定のメモリセル位置の電
極表面を絶縁材料で被覆する。これによって、インクジ
ェットの設定変更によって、容易に記憶内容を変更し得
る。
イスの製造方法は、メモリセル位置の電極表面に対する
被覆絶縁膜の有無により状態を記憶するメモリデバイス
の製造方法であって、所定のメモリセル位置の電極表面
に対しインクジェットヘッドを用いて絶縁材料を選択的
に吐出することにより、前記所定のメモリセル位置の電
極表面を絶縁材料で被覆する。これによって、インクジ
ェットの設定変更によって、容易に記憶内容を変更し得
る。
【０００８】好ましくは、メモリセル位置の電極表面を
囲うようにバンクを形成する工程を備え、絶縁材料を、
前記バンクに囲まれる領域に対して選択的に吐出するこ
とにより、前記所定のメモリセル位置の電極を絶縁材料
で被覆する。かかる構成では、バンクの存在により、選
択されたメモリセルの電極を精度よく絶縁膜で被服する
ことができる。
囲うようにバンクを形成する工程を備え、絶縁材料を、
前記バンクに囲まれる領域に対して選択的に吐出するこ
とにより、前記所定のメモリセル位置の電極を絶縁材料
で被覆する。かかる構成では、バンクの存在により、選
択されたメモリセルの電極を精度よく絶縁膜で被服する
ことができる。
【０００９】また、好ましくは、前記所定のメモリセル
位置の電極表面を囲うように、絶縁材料に対して電極表
面よりも非親和性を示す（接触エネルギーの高い）領域
を形成する工程を備え、絶縁材料を、前記非親和性を示
す領域に囲まれる領域に対して選択的に吐出することに
より、前記所定のメモリセル位置の電極表面を絶縁材料
で被覆する。前記非親和性を示す領域を形成する工程
は、電極表面に対しＦＡＳ（フッ化アルキルシラン）に
よりコーティングを施す工程と、紫外線（ＵＶ（ウルト
ラバイオレット）光）照射を選択的に行って前記ＦＡＳ
を除去することにより、前記非親和性を示す領域に囲ま
れる領域を形成する工程により、実現できる。かかる構
成では、非親和性の領域の存在により、選択されたメモ
リセルの電極を精度よく絶縁膜で被服することができ
る。
位置の電極表面を囲うように、絶縁材料に対して電極表
面よりも非親和性を示す（接触エネルギーの高い）領域
を形成する工程を備え、絶縁材料を、前記非親和性を示
す領域に囲まれる領域に対して選択的に吐出することに
より、前記所定のメモリセル位置の電極表面を絶縁材料
で被覆する。前記非親和性を示す領域を形成する工程
は、電極表面に対しＦＡＳ（フッ化アルキルシラン）に
よりコーティングを施す工程と、紫外線（ＵＶ（ウルト
ラバイオレット）光）照射を選択的に行って前記ＦＡＳ
を除去することにより、前記非親和性を示す領域に囲ま
れる領域を形成する工程により、実現できる。かかる構
成では、非親和性の領域の存在により、選択されたメモ
リセルの電極を精度よく絶縁膜で被服することができ
る。
【００１０】また、本発明に係るメモリデバイスの製造
方法は、半導体層の抵抗値により状態を記憶するメモリ
デバイスの製造方法であって、メモリセル位置に対応す
る半導体層に対し、半導体層の抵抗値が、ｎ値の状態
（ｎ＝２、もしくはｎ＞２）に対応して予め設定された
所定範囲のいずれかに含まれるように、インクジェット
ヘッドを用いてドーピング材料を注入する。これによっ
て、インクジェットの設定変更（ドーピング材料の吐出
量等の変更）によって、容易に記憶内容を変更すること
ができる。更に、半導体層の抵抗値の相違により多値の
記憶状態を形成することができるため、多様かつ大容量
のメモリデバイスを製造することができる。
方法は、半導体層の抵抗値により状態を記憶するメモリ
デバイスの製造方法であって、メモリセル位置に対応す
る半導体層に対し、半導体層の抵抗値が、ｎ値の状態
（ｎ＝２、もしくはｎ＞２）に対応して予め設定された
所定範囲のいずれかに含まれるように、インクジェット
ヘッドを用いてドーピング材料を注入する。これによっ
て、インクジェットの設定変更（ドーピング材料の吐出
量等の変更）によって、容易に記憶内容を変更すること
ができる。更に、半導体層の抵抗値の相違により多値の
記憶状態を形成することができるため、多様かつ大容量
のメモリデバイスを製造することができる。
【００１１】好ましくは、メモリセル位置の電極表面を
囲うようにバンクを形成する工程と、半導体材料を前記
バンクに囲まれる領域に対してインクジェットヘッドを
用いて吐出することにより、メモリセル位置に半導体層
を形成する工程とを備える。かかる構成では、バンクの
存在により、選択されたメモリセルの電極の抵抗値を精
度よく設定することができる。
囲うようにバンクを形成する工程と、半導体材料を前記
バンクに囲まれる領域に対してインクジェットヘッドを
用いて吐出することにより、メモリセル位置に半導体層
を形成する工程とを備える。かかる構成では、バンクの
存在により、選択されたメモリセルの電極の抵抗値を精
度よく設定することができる。
【００１２】また、本発明に係るメモリデバイスの製造
方法は、半導体層の抵抗値により状態を記憶するメモリ
デバイスの製造方法であって、メモリセル位置の電極表
面を囲うようにバンクを形成する工程を備え、ｎ値の状
態（ｎ＝２、もしくはｎ＞２）に対応して予め設定され
た所定範囲に抵抗値が含まれるように調整されているｎ
種類の半導体材料から、記憶させるべき状態に応じて所
定の半導体材料を選択し、前記選択した半導体材料を前
記バンクに囲まれる領域に対してインクジェットヘッド
を用いて選択的に吐出することにより、各メモリセルの
半導体層の抵抗値を決定する。これによって、インクジ
ェットにより吐出する半導体材料を、書き込むべき記憶
状態に応じて選択することにより、容易に各メモリセル
の記憶内容を設定することができる。また、半導体材料
の抵抗値の相違により多値の記憶状態を形成することが
でき、多様かつ大容量のメモリデバイスを製造すること
ができる。また、バンクの存在により、選択されたメモ
リセルに精度よく半導体材料を吐出することができる。
方法は、半導体層の抵抗値により状態を記憶するメモリ
デバイスの製造方法であって、メモリセル位置の電極表
面を囲うようにバンクを形成する工程を備え、ｎ値の状
態（ｎ＝２、もしくはｎ＞２）に対応して予め設定され
た所定範囲に抵抗値が含まれるように調整されているｎ
種類の半導体材料から、記憶させるべき状態に応じて所
定の半導体材料を選択し、前記選択した半導体材料を前
記バンクに囲まれる領域に対してインクジェットヘッド
を用いて選択的に吐出することにより、各メモリセルの
半導体層の抵抗値を決定する。これによって、インクジ
ェットにより吐出する半導体材料を、書き込むべき記憶
状態に応じて選択することにより、容易に各メモリセル
の記憶内容を設定することができる。また、半導体材料
の抵抗値の相違により多値の記憶状態を形成することが
でき、多様かつ大容量のメモリデバイスを製造すること
ができる。また、バンクの存在により、選択されたメモ
リセルに精度よく半導体材料を吐出することができる。
【００１３】本発明に係るメモリデバイスの製造方法
は、メモリセルが上下線状電極の交差位置に形成される
単純マトリクス構造のメモリデバイスとすることができ
る。
は、メモリセルが上下線状電極の交差位置に形成される
単純マトリクス構造のメモリデバイスとすることができ
る。
【００１４】本発明に係るメモリデバイスは、メモリセ
ル位置の電極に対する被覆絶縁膜の有無により状態を記
憶するメモリデバイスであって、前記被覆絶縁膜は、イ
ンクジェットヘッドを用いて絶縁材料を選択的に吐出す
ることにより形成される。これによって、インクジェッ
トの設定変更によって、容易に記憶内容を変更すること
のできるメモリデバイスを実現できる。
ル位置の電極に対する被覆絶縁膜の有無により状態を記
憶するメモリデバイスであって、前記被覆絶縁膜は、イ
ンクジェットヘッドを用いて絶縁材料を選択的に吐出す
ることにより形成される。これによって、インクジェッ
トの設定変更によって、容易に記憶内容を変更すること
のできるメモリデバイスを実現できる。
【００１５】好ましくは、メモリセル位置の電極表面を
囲うように形成されたバンクを備え、前記被覆絶縁膜は
前記バンクに囲まれる領域内に形成される。かかる構成
では、各メモリセルの電極は他のメモリセルの電極とバ
ンクにより隔離されているため、安定した記憶状態を実
現することができる。
囲うように形成されたバンクを備え、前記被覆絶縁膜は
前記バンクに囲まれる領域内に形成される。かかる構成
では、各メモリセルの電極は他のメモリセルの電極とバ
ンクにより隔離されているため、安定した記憶状態を実
現することができる。
【００１６】また、好ましくは、前記被覆絶縁膜は、絶
縁材料に対して電極材料よりも非親和性を示す領域に囲
まれた領域に対して、インクジェットヘッドを用いて絶
縁材料を選択的に吐出することにより形成される。かか
る構成では、各メモリセルの電極は他のメモリセルの電
極と非親和領域により隔離されているため、安定した記
憶状態を実現することができる。
縁材料に対して電極材料よりも非親和性を示す領域に囲
まれた領域に対して、インクジェットヘッドを用いて絶
縁材料を選択的に吐出することにより形成される。かか
る構成では、各メモリセルの電極は他のメモリセルの電
極と非親和領域により隔離されているため、安定した記
憶状態を実現することができる。
【００１７】本発明に係るメモリデバイスは、半導体層
の抵抗値により状態を記憶するメモリデバイスであっ
て、メモリセル位置に対応する半導体層の抵抗値が、イ
ンクジェットヘッドを用いてドーピング材料を注入する
ことにより、ｎ値の状態（ｎ＝２、もしくはｎ＞２）に
対応して予め設定された所定範囲のいずれかに含まれる
ように形成される。これによって、インクジェットの設
定変更（ドーピング材料の吐出量）により、容易に記憶
内容を変更することのできるメモリデバイスを実現でき
る。また、半導体材料の抵抗値の相違により多値の記憶
状態を形成することができるため、多様かつ大容量のメ
モリデバイスを実現することができる。
の抵抗値により状態を記憶するメモリデバイスであっ
て、メモリセル位置に対応する半導体層の抵抗値が、イ
ンクジェットヘッドを用いてドーピング材料を注入する
ことにより、ｎ値の状態（ｎ＝２、もしくはｎ＞２）に
対応して予め設定された所定範囲のいずれかに含まれる
ように形成される。これによって、インクジェットの設
定変更（ドーピング材料の吐出量）により、容易に記憶
内容を変更することのできるメモリデバイスを実現でき
る。また、半導体材料の抵抗値の相違により多値の記憶
状態を形成することができるため、多様かつ大容量のメ
モリデバイスを実現することができる。
【００１８】好ましくは、メモリセル位置の電極表面を
囲うように形成されたバンクを備え、前記メモリセル位
置に対応する半導体層は、前記バンクに囲まれる領域に
対してインクジェットヘッドを用いて半導体材料を吐出
することにより形成される。かかる構成では、各メモリ
セルの電極は他のメモリセルの電極とバンクにより隔離
されているため、安定した記憶状態を実現することがで
きる。
囲うように形成されたバンクを備え、前記メモリセル位
置に対応する半導体層は、前記バンクに囲まれる領域に
対してインクジェットヘッドを用いて半導体材料を吐出
することにより形成される。かかる構成では、各メモリ
セルの電極は他のメモリセルの電極とバンクにより隔離
されているため、安定した記憶状態を実現することがで
きる。
【００１９】本発明に係るメモリデバイスは、半導体層
の抵抗値により状態を記憶するメモリデバイスであっ
て、メモリセル位置の電極表面を囲うように形成された
バンクを備え、前記メモリセル位置に対応する半導体層
は、ｎ値の状態（ｎ＝２、もしくはｎ＞２）に対応して
予め設定された所定範囲に抵抗値が含まれるように調整
されているｎ種類の半導体材料のうちいずれかを、前記
バンクに囲まれる領域に対してインクジェットヘッドを
用いて選択的に吐出することにより形成される。これに
よって、インクジェットにより吐出する半導体材料を、
書き込むべき記憶状態に応じて選択することにより、容
易に各メモリセルの記憶内容を設定することができる。
また、半導体材料の抵抗値の相違により多値の記憶状態
を形成することができ、多様かつ大容量のメモリデバイ
スを実現することができる。また、各メモリセルの電極
は他のメモリセルの電極とバンクにより隔離されている
ため、安定した記憶状態を実現することができる。
の抵抗値により状態を記憶するメモリデバイスであっ
て、メモリセル位置の電極表面を囲うように形成された
バンクを備え、前記メモリセル位置に対応する半導体層
は、ｎ値の状態（ｎ＝２、もしくはｎ＞２）に対応して
予め設定された所定範囲に抵抗値が含まれるように調整
されているｎ種類の半導体材料のうちいずれかを、前記
バンクに囲まれる領域に対してインクジェットヘッドを
用いて選択的に吐出することにより形成される。これに
よって、インクジェットにより吐出する半導体材料を、
書き込むべき記憶状態に応じて選択することにより、容
易に各メモリセルの記憶内容を設定することができる。
また、半導体材料の抵抗値の相違により多値の記憶状態
を形成することができ、多様かつ大容量のメモリデバイ
スを実現することができる。また、各メモリセルの電極
は他のメモリセルの電極とバンクにより隔離されている
ため、安定した記憶状態を実現することができる。
【００２０】本発明に係るメモリデバイスは、単純マト
リクス構造のメモリデバイスとすることができる。
リクス構造のメモリデバイスとすることができる。
【００２１】
【発明の実施の形態】次に本発明に係るメモリデバイス
およびその製造方法の実施形態を図面に基づいて説明す
る。 （インクジェットヘッドの構成及び動作原理）最初に、
本発明に係るメモリデバイスを製造する際に用いるイン
クジェットヘッド装置の構成及び動作原理について説明
する。
およびその製造方法の実施形態を図面に基づいて説明す
る。 （インクジェットヘッドの構成及び動作原理）最初に、
本発明に係るメモリデバイスを製造する際に用いるイン
クジェットヘッド装置の構成及び動作原理について説明
する。
【００２２】図１に示すインクジェットヘッド９の分解
斜視図は、インクの供給流路が加圧室基板内に形成され
るタイプである。同図に示すように、インクジェットヘ
ッド９は主に加圧室基板１、ノズルプレート５及び基体
３から構成される。
斜視図は、インクの供給流路が加圧室基板内に形成され
るタイプである。同図に示すように、インクジェットヘ
ッド９は主に加圧室基板１、ノズルプレート５及び基体
３から構成される。
【００２３】加圧室基板１はシリコン単結晶基板上に形
成された後、各々に分離される。加圧室基板１は複数の
短冊状の加圧室１０６が設けられ、全ての加圧室１０６
にインクを供給するための共通流路１１０を備える。加
圧室１０６の間は側壁１０７により隔てられている。加
圧室１０６は２列に配列され、一列当たり１２８個形成
されており、２５６ノズルの印字密度を有するインクジ
ェットヘッドを実現している。加圧室基板１の基体３側
には振動板膜及び圧電体薄膜素子が形成されている。ま
た、各圧電体薄膜素子からの配線はフレキシブルケーブ
ルである配線基板４に収束され、基体３の外部回路（図
示せず）と接続される。外部回路には半導体ＲＯＭに所
定の材料を吐出するための吐出タイミングが指示され、
材料を吐出する。
成された後、各々に分離される。加圧室基板１は複数の
短冊状の加圧室１０６が設けられ、全ての加圧室１０６
にインクを供給するための共通流路１１０を備える。加
圧室１０６の間は側壁１０７により隔てられている。加
圧室１０６は２列に配列され、一列当たり１２８個形成
されており、２５６ノズルの印字密度を有するインクジ
ェットヘッドを実現している。加圧室基板１の基体３側
には振動板膜及び圧電体薄膜素子が形成されている。ま
た、各圧電体薄膜素子からの配線はフレキシブルケーブ
ルである配線基板４に収束され、基体３の外部回路（図
示せず）と接続される。外部回路には半導体ＲＯＭに所
定の材料を吐出するための吐出タイミングが指示され、
材料を吐出する。
【００２４】ノズルプレート５は加圧室基板１に接合さ
れる。ノズルプレート５における加圧室１０６に対応す
る位置にはインク滴を摘出するためのノズル５１が形成
されている。ノズル５１は例えば直径２８μｍとするこ
とができ、この場合、１回に吐出される材料の量は１０
ｐｌ〜２０ｐｌ程度となる。また、ノズル５１は所定の
配列ピッチで２列形成されており、例えば、列の間隔、
配列ピッチはそれぞれ１４１μｍ、７５μｍとすること
ができる。
れる。ノズルプレート５における加圧室１０６に対応す
る位置にはインク滴を摘出するためのノズル５１が形成
されている。ノズル５１は例えば直径２８μｍとするこ
とができ、この場合、１回に吐出される材料の量は１０
ｐｌ〜２０ｐｌ程度となる。また、ノズル５１は所定の
配列ピッチで２列形成されており、例えば、列の間隔、
配列ピッチはそれぞれ１４１μｍ、７５μｍとすること
ができる。
【００２５】基体３はプラスチック、金属等の鋼体であ
り、加圧室基板１の取付台となる。
り、加圧室基板１の取付台となる。
【００２６】なおインクジェットヘッドの構成として
は、圧電素子を用いる方式でも、熱による気泡発生によ
り吐出する方式であってもよい。
は、圧電素子を用いる方式でも、熱による気泡発生によ
り吐出する方式であってもよい。
【００２７】図２は、インクジェットヘッド９の動作原
理の説明図である。この図はインクジェットヘッド９の
主要部に対する電気的な接続関係を示したものである。
駆動電圧源３０１の一方の電極は配線３０２を介し、イ
ンクジェットヘッドの下部電極３０３に接続する。駆動
電圧源３０１の他方の電極は配線３０４及びスイッチ３
０６ａ〜３０６ｃを介して各加圧室１０６ａ〜１０６ｃ
に対応する上部電極３０７に接続する。
理の説明図である。この図はインクジェットヘッド９の
主要部に対する電気的な接続関係を示したものである。
駆動電圧源３０１の一方の電極は配線３０２を介し、イ
ンクジェットヘッドの下部電極３０３に接続する。駆動
電圧源３０１の他方の電極は配線３０４及びスイッチ３
０６ａ〜３０６ｃを介して各加圧室１０６ａ〜１０６ｃ
に対応する上部電極３０７に接続する。
【００２８】この図では、加圧室１０６ｂのスイッチ３
０６ｂのみが閉じられ、他のスイッチ３０６ａ、３０６
ｃが開放されている。スイッチ３０６ａ、３０６ｃが開
放されている加圧室１０６ａ、１０６ｃはインク吐出の
待機状態を示す。材料吐出時には、例えば、スイッチ３
０６ｂのようにスイッチが閉じられ、圧電体膜３０９に
電圧が印加される。この電圧は、矢印Ａに示す圧電体膜
３０９の分極方向と同極性、換言すると、分極時の印加
電圧の極性と同じように電圧が印加される。圧電体膜３
０９は厚み方向に膨張するとともに、厚み方向と垂直方
向に収縮する。この収縮で圧電体膜３０９と振動板３１
０の界面に応力が働き、圧電体膜３０９及び振動板３１
０は下方向にたわむ。このたわみにより加圧室１０６ｂ
の体積が減少し、５１ｂから材料滴２３が吐出する。こ
の材料滴２３によりメモリセルに対応する電極を被覆す
る。その後再びスイッチ３０６ｂを開くと、たわんでい
た圧電体膜３０９及び振動板３１０が復元し、加圧室１
０６ｂの体積が膨張することでインク供給路（図示せ
ず）より加圧室１０６ｂへ材料が充填される。尚、圧電
体膜３０９の振動周波数は、７．２ｋＨｚである。
０６ｂのみが閉じられ、他のスイッチ３０６ａ、３０６
ｃが開放されている。スイッチ３０６ａ、３０６ｃが開
放されている加圧室１０６ａ、１０６ｃはインク吐出の
待機状態を示す。材料吐出時には、例えば、スイッチ３
０６ｂのようにスイッチが閉じられ、圧電体膜３０９に
電圧が印加される。この電圧は、矢印Ａに示す圧電体膜
３０９の分極方向と同極性、換言すると、分極時の印加
電圧の極性と同じように電圧が印加される。圧電体膜３
０９は厚み方向に膨張するとともに、厚み方向と垂直方
向に収縮する。この収縮で圧電体膜３０９と振動板３１
０の界面に応力が働き、圧電体膜３０９及び振動板３１
０は下方向にたわむ。このたわみにより加圧室１０６ｂ
の体積が減少し、５１ｂから材料滴２３が吐出する。こ
の材料滴２３によりメモリセルに対応する電極を被覆す
る。その後再びスイッチ３０６ｂを開くと、たわんでい
た圧電体膜３０９及び振動板３１０が復元し、加圧室１
０６ｂの体積が膨張することでインク供給路（図示せ
ず）より加圧室１０６ｂへ材料が充填される。尚、圧電
体膜３０９の振動周波数は、７．２ｋＨｚである。
【００２９】なお、気泡発生により吐出する方式では、
ノズルに通ずる圧力室に発熱体が設けられており、発熱
体を発熱させてノズル近辺の流動体を沸騰させ気泡を発
生させてその体積膨張により流動体を吐出する。加熱に
よる流動体の変質がない点で圧電素子を用いる方式の方
が好ましい。
ノズルに通ずる圧力室に発熱体が設けられており、発熱
体を発熱させてノズル近辺の流動体を沸騰させ気泡を発
生させてその体積膨張により流動体を吐出する。加熱に
よる流動体の変質がない点で圧電素子を用いる方式の方
が好ましい。
【００３０】図３はインクジェットヘッド装置の全体構
成を示す模式図である。図３において、前記装置はイン
クジェットヘッド２１〜２ｎ（ｎは任意の自然数）、タ
ンク３１〜３ｎ、駆動機構７および制御回路８を備えて
いる。このインクジェットヘッド装置は、メモリセル位
置の電極表面に絶縁材料等の液滴１ｘ（ｘは１〜ｎのい
ずれか。以下同様。）を付着させることにより、所定の
絶縁膜等を形成させる。
成を示す模式図である。図３において、前記装置はイン
クジェットヘッド２１〜２ｎ（ｎは任意の自然数）、タ
ンク３１〜３ｎ、駆動機構７および制御回路８を備えて
いる。このインクジェットヘッド装置は、メモリセル位
置の電極表面に絶縁材料等の液滴１ｘ（ｘは１〜ｎのい
ずれか。以下同様。）を付着させることにより、所定の
絶縁膜等を形成させる。
【００３１】インクジェットヘッド２１〜２ｎは同一の
構造を備える。各ヘッドは圧電素子を用いる方式により
絶縁材料等を含む流動体を吐出する。
構造を備える。各ヘッドは圧電素子を用いる方式により
絶縁材料等を含む流動体を吐出する。
【００３２】タンク３１〜３ｎは絶縁膜を形成するため
の絶縁材料等を含んだ流動体１１〜１ｎをインクジェッ
トヘッド２１〜２ｎに供給する。
の絶縁材料等を含んだ流動体１１〜１ｎをインクジェッ
トヘッド２１〜２ｎに供給する。
【００３３】駆動機構７はモータ４１、４２および図示
しない機械構造を備えている。モータ４１は駆動信号Ｓ
ｘに応じてインクジェット式記録ヘッド２ｘをＸ軸方向
（図３の横方向）に搬送し、モータ４２は駆動信号Ｓｙ
に応じてインクジェット式記録ヘッド２ｘをＹ軸方向
（図３の奥行方向）に搬送する。なお駆動機構はこの構
成に限定されるものではなく、インクジェットヘッド２
ｘの位置を相対的に変化し得るものであればよい。従っ
て、基板をインクジェットヘッド２ｘに対して移動する
駆動機構も採用可能である。
しない機械構造を備えている。モータ４１は駆動信号Ｓ
ｘに応じてインクジェット式記録ヘッド２ｘをＸ軸方向
（図３の横方向）に搬送し、モータ４２は駆動信号Ｓｙ
に応じてインクジェット式記録ヘッド２ｘをＹ軸方向
（図３の奥行方向）に搬送する。なお駆動機構はこの構
成に限定されるものではなく、インクジェットヘッド２
ｘの位置を相対的に変化し得るものであればよい。従っ
て、基板をインクジェットヘッド２ｘに対して移動する
駆動機構も採用可能である。
【００３４】制御回路８は、例えばコンピュータ装置で
あり、図示しないＣＰＵ、メモリ、インターフェイス等
を備える。制御回路８は所定のプログラムを実行するこ
とにより当該装置に本発明に係るメモリデバイスを製造
させることが可能である。
あり、図示しないＣＰＵ、メモリ、インターフェイス等
を備える。制御回路８は所定のプログラムを実行するこ
とにより当該装置に本発明に係るメモリデバイスを製造
させることが可能である。
【００３５】流動体の液滴１ｘを吐出させる場合にはイ
ンクジェットヘッド２１〜２ｎのいずれかに吐出信号Ｓ
ｈ１〜Ｓｈｎを供給し、当該ヘッドを移動させるときに
はモータ４１、４２に駆動信号Ｓｘ、Ｓｙを供給する。
ンクジェットヘッド２１〜２ｎのいずれかに吐出信号Ｓ
ｈ１〜Ｓｈｎを供給し、当該ヘッドを移動させるときに
はモータ４１、４２に駆動信号Ｓｘ、Ｓｙを供給する。
【００３６】なおインクジェットヘッド２Ｘからの液滴
１ｘの吐出に際して一定の雰囲気処理が必要とされると
きには、さらに固化装置６を備えてもよい。固化装置６
は絶縁層の結晶化を促進するために、制御回路８から供
給される制御信号Ｓｐに対して物理的、物理化学的、あ
るいは化学的処理を、液滴１ｘの下地となる面に施す。
例えば、熱風の吹き付け、レーザ照射、ランプ照射によ
る加熱・乾燥処理、化学物質投与による化学変化処理、
液滴１ｘの下地となる面への付着の程度を制御する一定
の表面改善処理等が考えられる。
１ｘの吐出に際して一定の雰囲気処理が必要とされると
きには、さらに固化装置６を備えてもよい。固化装置６
は絶縁層の結晶化を促進するために、制御回路８から供
給される制御信号Ｓｐに対して物理的、物理化学的、あ
るいは化学的処理を、液滴１ｘの下地となる面に施す。
例えば、熱風の吹き付け、レーザ照射、ランプ照射によ
る加熱・乾燥処理、化学物質投与による化学変化処理、
液滴１ｘの下地となる面への付着の程度を制御する一定
の表面改善処理等が考えられる。
【００３７】本発明に係るメモリデバイスを製造する際
に、前記インクジェットヘッド装置を用いることで、装
置内に記憶された記録パターンに従って所定のメモリセ
ルに選択的に絶縁材料等を吐出することができる。 （実施形態１）本発明の実施形態１は、インクジェット
ヘッドを用いて絶縁材料を選択的に吐出することによ
り、所定のメモリセル位置の電極表面を絶縁材料で被覆
する、メモリデバイスの製造技術に関する。 （第１実施例）図４に本実施形態の第１実施例の製造工
程の断面図を示す。本実施例は、メモリセル位置の電極
表面を囲うようにバンクを形成する工程を備えている。
に、前記インクジェットヘッド装置を用いることで、装
置内に記憶された記録パターンに従って所定のメモリセ
ルに選択的に絶縁材料等を吐出することができる。 （実施形態１）本発明の実施形態１は、インクジェット
ヘッドを用いて絶縁材料を選択的に吐出することによ
り、所定のメモリセル位置の電極表面を絶縁材料で被覆
する、メモリデバイスの製造技術に関する。 （第１実施例）図４に本実施形態の第１実施例の製造工
程の断面図を示す。本実施例は、メモリセル位置の電極
表面を囲うようにバンクを形成する工程を備えている。
【００３８】下部電極形成工程（図４（ａ））： 基板
２００上に下部電極層を形成する。基板２００の材料と
しては、例えば、Ｓｉウェハー、石英ガラス、ソーダガ
ラス、コーニング７０５９、日本電気ガラスＯＡ―２等
の耐熱性ガラス等が考えられる。下部電極層は、直流ス
パッタ法、電子ビーム蒸着法等で白金を成膜することで
得られる。白金の他に好適な電極として、パラジウム等
の貴金属電極、ＩｒＯ ２，ＲｕＯ２，ＲｅＯ３等の導電
性化合物がある。
２００上に下部電極層を形成する。基板２００の材料と
しては、例えば、Ｓｉウェハー、石英ガラス、ソーダガ
ラス、コーニング７０５９、日本電気ガラスＯＡ―２等
の耐熱性ガラス等が考えられる。下部電極層は、直流ス
パッタ法、電子ビーム蒸着法等で白金を成膜することで
得られる。白金の他に好適な電極として、パラジウム等
の貴金属電極、ＩｒＯ ２，ＲｕＯ２，ＲｅＯ３等の導電
性化合物がある。
【００３９】下部電極層の成膜後、レジスト（図示せ
ず）を塗布し、線状にパターニングを行い、これをマス
クとしてドライエッチングを施す。かかる工程により、
線状の複数の下部電極２０１が形成されることになる。
なお、図では、手前から奥に向かう方向に線状となって
いる。
ず）を塗布し、線状にパターニングを行い、これをマス
クとしてドライエッチングを施す。かかる工程により、
線状の複数の下部電極２０１が形成されることになる。
なお、図では、手前から奥に向かう方向に線状となって
いる。
【００４０】バンク形成工程（図４（ｂ））：下部電極
２０１上にバンク２０２を形成する。バンク２０２は仕
切部材として機能する部材であり、その材料としては、
例えばポリイミド、ＳｉＯ２等の絶縁材料を用いること
ができる。バンク２０２の形成は、リソグラフィ法や印
刷法、任意の方法を選択できる。リソグラフィ法を使用
する場合は、スピンコート、スプレーコート、ロールコ
ート、ダイコート、ディップコート等の所定の方法でバ
ンクの高さに合せて絶縁材料を塗布し、その上にレジス
ト層を塗布する。そしてバンクの形状に合せたレジスト
を残す。最後にエッチングしてマスク以外の部分のバン
クの材料を除去する。印刷法を使用する場合は、凹版、
平版、凸版等任意の方法でバンク形状に絶縁材料を直接
塗布する。バンク２０２の高さは、バンクで囲まれる凹
部２０３に絶縁材料を充填しても表面張力により隣接す
る凹部２０３に絶縁材料があふれ出ない程度の高さに形
成する。例えば、電極表面を被覆する絶縁膜を、０．０
５μｍ〜０．２μｍの厚みで形成するなら、バンク２０
２を０．２μｍ〜２μｍ程度の高さに形成する。
２０１上にバンク２０２を形成する。バンク２０２は仕
切部材として機能する部材であり、その材料としては、
例えばポリイミド、ＳｉＯ２等の絶縁材料を用いること
ができる。バンク２０２の形成は、リソグラフィ法や印
刷法、任意の方法を選択できる。リソグラフィ法を使用
する場合は、スピンコート、スプレーコート、ロールコ
ート、ダイコート、ディップコート等の所定の方法でバ
ンクの高さに合せて絶縁材料を塗布し、その上にレジス
ト層を塗布する。そしてバンクの形状に合せたレジスト
を残す。最後にエッチングしてマスク以外の部分のバン
クの材料を除去する。印刷法を使用する場合は、凹版、
平版、凸版等任意の方法でバンク形状に絶縁材料を直接
塗布する。バンク２０２の高さは、バンクで囲まれる凹
部２０３に絶縁材料を充填しても表面張力により隣接す
る凹部２０３に絶縁材料があふれ出ない程度の高さに形
成する。例えば、電極表面を被覆する絶縁膜を、０．０
５μｍ〜０．２μｍの厚みで形成するなら、バンク２０
２を０．２μｍ〜２μｍ程度の高さに形成する。
【００４１】図５にバンク２０２の平面図を示す。バン
ク２０２は、Ｙ方向（下部電極２０１と同方向）とＸ方
向の２方向に格子状となるように形成されている。バン
ク２０２に囲まれる領域２０３（図４（ｂ）において凹
部２０３に相当）はメモリセル位置に対応している。す
なわち、バンク２０２は、メモリセル位置の下部電極２
０１の表面を囲うように形成されている。図４（ｂ）
は、図５のａ−ａ’における断面図に相当する。
ク２０２は、Ｙ方向（下部電極２０１と同方向）とＸ方
向の２方向に格子状となるように形成されている。バン
ク２０２に囲まれる領域２０３（図４（ｂ）において凹
部２０３に相当）はメモリセル位置に対応している。す
なわち、バンク２０２は、メモリセル位置の下部電極２
０１の表面を囲うように形成されている。図４（ｂ）
は、図５のａ−ａ’における断面図に相当する。
【００４２】インクジェット吐出工程（図４（ｃ）
（ｄ））：インクジェットヘッド２０５より記録パター
ンに従って選択的にＳｉＯ２等の絶縁材料を吐出し、バ
ンク２０２に囲まれた凹部２０３に絶縁材料２０４を充
填して絶縁膜２０６を形成する。インクジェットヘッド
２０５から絶縁材料２０４をバンク１２で囲まれた凹部
１３に吐出する（図４（ｃ））。吐出量は加熱処理によ
り体積が減少したときに、所望の厚みになるような量と
する。絶縁材料を充填したら加熱処理を行って溶媒成分
を蒸発させる。溶媒成分が蒸発することにより、絶縁材
料２０４の体積が減少し、絶縁膜２０６が形成される
（図４（ｄ））。吐出される絶縁材料２０４の量は形成
後の絶縁膜２０６の厚みが例えば０．１μｍ〜２μｍ程
度になるように調整される。
（ｄ））：インクジェットヘッド２０５より記録パター
ンに従って選択的にＳｉＯ２等の絶縁材料を吐出し、バ
ンク２０２に囲まれた凹部２０３に絶縁材料２０４を充
填して絶縁膜２０６を形成する。インクジェットヘッド
２０５から絶縁材料２０４をバンク１２で囲まれた凹部
１３に吐出する（図４（ｃ））。吐出量は加熱処理によ
り体積が減少したときに、所望の厚みになるような量と
する。絶縁材料を充填したら加熱処理を行って溶媒成分
を蒸発させる。溶媒成分が蒸発することにより、絶縁材
料２０４の体積が減少し、絶縁膜２０６が形成される
（図４（ｄ））。吐出される絶縁材料２０４の量は形成
後の絶縁膜２０６の厚みが例えば０．１μｍ〜２μｍ程
度になるように調整される。
【００４３】半導体層成膜工程（図４（ｅ））：下部電
極２０１、バンク２０２、絶縁膜２０６上に、半導体層
２０７を成膜する。半導体層２０７としては、従来の半
導体材料を用いることができ、その組成は任意のものを
適用することができる。
極２０１、バンク２０２、絶縁膜２０６上に、半導体層
２０７を成膜する。半導体層２０７としては、従来の半
導体材料を用いることができ、その組成は任意のものを
適用することができる。
【００４４】ゾル・ゲル法で成膜する場合は、半導体層
を形成可能な金属成分の水酸化物の水和錯体、即ち、ゾ
ルを下部電極２０１等上に塗布・乾燥・脱脂処理して半
導体膜前駆体とし、この前駆体をＲＴＡ処理で結晶化し
て半導体薄膜を得る。そして、最終的な膜厚が、０．３
μｍとなるまで所望の回数の塗布／乾燥／脱脂を繰り返
して成膜する。
を形成可能な金属成分の水酸化物の水和錯体、即ち、ゾ
ルを下部電極２０１等上に塗布・乾燥・脱脂処理して半
導体膜前駆体とし、この前駆体をＲＴＡ処理で結晶化し
て半導体薄膜を得る。そして、最終的な膜厚が、０．３
μｍとなるまで所望の回数の塗布／乾燥／脱脂を繰り返
して成膜する。
【００４５】また、ゾル・ゲル法に限らず、高周波スパ
ッタ、ＭＯＤ法（Metal OrganicDecomposition Proce
ss）、印刷法等でも半導体層を成膜することができる。
印刷法は、電歪セラミックス粒子を主成分とするペース
トやスラリーを用いて所望の基板上に成膜し、熱処理を
することで半導体層を得る技術である。この印刷法を用
いれば、リソグラフィ技術やレーザ加工又はスライシン
グ等の機械加工技術の適用が容易であり、半導体層の形
状を任意に設計することができる。また、設計の自由度
が向上することから、メモリデバイスとしてのキャパシ
タの集積密度を向上させることができる。
ッタ、ＭＯＤ法（Metal OrganicDecomposition Proce
ss）、印刷法等でも半導体層を成膜することができる。
印刷法は、電歪セラミックス粒子を主成分とするペース
トやスラリーを用いて所望の基板上に成膜し、熱処理を
することで半導体層を得る技術である。この印刷法を用
いれば、リソグラフィ技術やレーザ加工又はスライシン
グ等の機械加工技術の適用が容易であり、半導体層の形
状を任意に設計することができる。また、設計の自由度
が向上することから、メモリデバイスとしてのキャパシ
タの集積密度を向上させることができる。
【００４６】上部電極形成工程（図４（ｆ））：上部電
極層は、直流スパッタ法、電子ビーム蒸着法等で白金を
成膜することで得られる。白金の他に好適な電極とし
て、Ａｌ，Ｃｕ，Ｃａ，Ｍｇ、Ｌｉの他、パラジウム等
の貴金属電極、ＩｒＯ２，ＲｕＯ２，ＲｅＯ３等の導電
性化合物がある。
極層は、直流スパッタ法、電子ビーム蒸着法等で白金を
成膜することで得られる。白金の他に好適な電極とし
て、Ａｌ，Ｃｕ，Ｃａ，Ｍｇ、Ｌｉの他、パラジウム等
の貴金属電極、ＩｒＯ２，ＲｕＯ２，ＲｅＯ３等の導電
性化合物がある。
【００４７】上部電極層の成膜後、レジスト（図示せ
ず）を塗布し、下部電極２０１と直交する方向（Ｘ方
向）に線状にパターニングを行い、これをマスクとして
ドライエッチング等を施す。かかる工程により、上部電
極２０８が、下部電極２０１と直交する方向に複数形成
されることになる。
ず）を塗布し、下部電極２０１と直交する方向（Ｘ方
向）に線状にパターニングを行い、これをマスクとして
ドライエッチング等を施す。かかる工程により、上部電
極２０８が、下部電極２０１と直交する方向に複数形成
されることになる。
【００４８】又、上部電極２０８は、導電性ポリマを用
い、インクジェット法によりパターン状に形成すること
ができる。こうして絶縁層等と同様に、任意に且つ適宜
上部電極パターンを形成することが可能となる。
い、インクジェット法によりパターン状に形成すること
ができる。こうして絶縁層等と同様に、任意に且つ適宜
上部電極パターンを形成することが可能となる。
【００４９】かかる製造工程により製造された本発明の
メモリデバイスは、メモリセルが上下線状電極の交差位
置に形成される単純マトリクス構造となっている。メモ
リセルの記憶内応を決定する被覆絶縁膜をインクジェッ
トヘッドにより吐出し形成しているため、高額なフォト
マスクを用いる必要がなく、安価にメモリデバイスを製
造、実現することができる。
メモリデバイスは、メモリセルが上下線状電極の交差位
置に形成される単純マトリクス構造となっている。メモ
リセルの記憶内応を決定する被覆絶縁膜をインクジェッ
トヘッドにより吐出し形成しているため、高額なフォト
マスクを用いる必要がなく、安価にメモリデバイスを製
造、実現することができる。
【００５０】また、インクジェットヘッドの動作を制御
することにより、被覆絶縁膜を形成するメモリセルを変
更することができるため、メモリデバイスの記録パター
ンを容易に変更することができる。その結果、種々の記
録パターンのメモリデバイスを製造、実現することがで
きる。
することにより、被覆絶縁膜を形成するメモリセルを変
更することができるため、メモリデバイスの記録パター
ンを容易に変更することができる。その結果、種々の記
録パターンのメモリデバイスを製造、実現することがで
きる。
【００５１】更に、インクジェットヘッドを用いる場
合、家庭用プリンタに使用されるような小型の装置で被
覆絶縁膜を形成することができるため、大型の装置を備
え付けることが困難な場所（例えば、通常のオフィスや
カウンタ等）においても、メモリデバイスをその場で製
造することができる。例えば、クレジットカード、デビ
ットカード、プリペードカード等において、銀行等のカ
ウンタでインクジェットヘッドを用いて個々の顧客に固
定の情報等を書き込むといった形態も考えられる。
合、家庭用プリンタに使用されるような小型の装置で被
覆絶縁膜を形成することができるため、大型の装置を備
え付けることが困難な場所（例えば、通常のオフィスや
カウンタ等）においても、メモリデバイスをその場で製
造することができる。例えば、クレジットカード、デビ
ットカード、プリペードカード等において、銀行等のカ
ウンタでインクジェットヘッドを用いて個々の顧客に固
定の情報等を書き込むといった形態も考えられる。
【００５２】また、インクジェットヘッドにより絶縁材
料を吐出する際に、各メモリセルはバンクにより他のメ
モリセルと隔離されているため、メモリセルに対してよ
り選択的に絶縁材料を吐出することができ、記録精度を
向上させることができる。 （第２実施例）図６に本実施形態の第２実施例の製造工
程の断面図を示す。本実施例は、第１実施例と同様に、
下部電極形成工程、インクジェット吐出工程、半導体層
成膜工程、上部電極形成工程を備えている。また、メモ
リセル位置の電極表面を囲うように、絶縁材料に対して
非親和性を示す領域を形成する工程（表面処理工程）を
備えている。
料を吐出する際に、各メモリセルはバンクにより他のメ
モリセルと隔離されているため、メモリセルに対してよ
り選択的に絶縁材料を吐出することができ、記録精度を
向上させることができる。 （第２実施例）図６に本実施形態の第２実施例の製造工
程の断面図を示す。本実施例は、第１実施例と同様に、
下部電極形成工程、インクジェット吐出工程、半導体層
成膜工程、上部電極形成工程を備えている。また、メモ
リセル位置の電極表面を囲うように、絶縁材料に対して
非親和性を示す領域を形成する工程（表面処理工程）を
備えている。
【００５３】下部電極形成工程（図６（ａ））、半導体
層成膜工程（図６（ｅ））、上部電極形成工程（図６
（ｆ））については、第１実施例と同様であるため、説
明を省略する。表面処理工程（図４（ｂ））は、下部電
極形成工程の後、インクジェット吐出工程の前に、実行
される。
層成膜工程（図６（ｅ））、上部電極形成工程（図６
（ｆ））については、第１実施例と同様であるため、説
明を省略する。表面処理工程（図４（ｂ））は、下部電
極形成工程の後、インクジェット吐出工程の前に、実行
される。
【００５４】表面処理工程（図６（ｂ））：下部電極２
０１上に非親和領域（ＦＡＳ領域）４００を形成する。
具体的には、以下のＦＡＳコーティング工程、選択的Ｆ
ＡＳ除去工程を備えている。なお、図７において斜線部
分がＦＡＳによりコーティングされた領域である。
０１上に非親和領域（ＦＡＳ領域）４００を形成する。
具体的には、以下のＦＡＳコーティング工程、選択的Ｆ
ＡＳ除去工程を備えている。なお、図７において斜線部
分がＦＡＳによりコーティングされた領域である。
【００５５】ＦＡＳコーティング工程（図７（ａ））：
ＣＶＤ法等によりＦＡＳ（フッ化アルキルシラン）を下
部電極２０１の表面に蒸着させる。ＦＡＳは撥水性を備
えるともに、ＯＨ基と結合しやすい性質を有している。
通常、下部電極２０１の表面は酸化された状態となって
いてＯＨ基を有するため、下部電極２０１をＦＡＳ蒸気
中に置くことにより、下部電極２０１表面のＯＨ基にＦ
ＡＳが結合する。その結果、ＦＡＳによる厚み１０〜１
７Åの単分子膜が下部電極２０１表面に形成され、下部
電極２０１表面は撥水性となる。図８に結合している状
態におけるＦＡＳの分子構造を示す。なお、下部電極２
０１が形成されていない基板部分もＦＡＳによりコーテ
ィングされた状態となる。
ＣＶＤ法等によりＦＡＳ（フッ化アルキルシラン）を下
部電極２０１の表面に蒸着させる。ＦＡＳは撥水性を備
えるともに、ＯＨ基と結合しやすい性質を有している。
通常、下部電極２０１の表面は酸化された状態となって
いてＯＨ基を有するため、下部電極２０１をＦＡＳ蒸気
中に置くことにより、下部電極２０１表面のＯＨ基にＦ
ＡＳが結合する。その結果、ＦＡＳによる厚み１０〜１
７Åの単分子膜が下部電極２０１表面に形成され、下部
電極２０１表面は撥水性となる。図８に結合している状
態におけるＦＡＳの分子構造を示す。なお、下部電極２
０１が形成されていない基板部分もＦＡＳによりコーテ
ィングされた状態となる。
【００５６】選択的ＦＡＳ除去工程（図７（ｂ））：Ｆ
ＡＳによりコーティングされた下部電極２０１表面に対
し、選択的に紫外線（ＵＶ）を照射しＦＡＳを除去す
る。ここで、紫外線が照射される領域は、後段のインク
ジェット吐出工程で絶縁材料が吐出されるメモリセルに
対応する領域である。紫外線の照射によりＦＡＳが除去
された領域４０１は、ＯＨ基を有する下部電極２０１表
面が剥き出しとなるため、親水性が回復し、絶縁材料に
対する親和性を持つ。図６（ｂ）は、図７（ｂ）のａ−
ａ’における断面図に相当する。
ＡＳによりコーティングされた下部電極２０１表面に対
し、選択的に紫外線（ＵＶ）を照射しＦＡＳを除去す
る。ここで、紫外線が照射される領域は、後段のインク
ジェット吐出工程で絶縁材料が吐出されるメモリセルに
対応する領域である。紫外線の照射によりＦＡＳが除去
された領域４０１は、ＯＨ基を有する下部電極２０１表
面が剥き出しとなるため、親水性が回復し、絶縁材料に
対する親和性を持つ。図６（ｂ）は、図７（ｂ）のａ−
ａ’における断面図に相当する。
【００５７】インクジェット吐出工程（図６（ｃ）、
（ｄ））：インクジェットヘッドより記録パターンに従
って選択的にＳｉＯ２（ポリシリコン）等の絶縁材料を
吐出し、ＦＡＳ領域４００に囲まれた領域４０１に被覆
絶縁膜を形成する。インクジェットヘッド２０５から絶
縁材料２０４をＦＡＳ領域４００で囲まれた領域４０１
に吐出する。絶縁材料２０４は、ＦＡＳ領域４００が非
親和性を、領域４０１が親和性を有するため、盛り上が
った状態で領域４０１に留まる（図６（ｃ））。絶縁材
料２０４の吐出量は加熱処理により体積が減少したとき
に、所望の厚み（０．１μｍ〜２μｍ程度）になるよう
な量とする。必要な箇所に被覆絶縁膜２０６が形成され
た後、ＵＶ照射等により全面のＦＡＳを除去する（図６
（ｄ））。
（ｄ））：インクジェットヘッドより記録パターンに従
って選択的にＳｉＯ２（ポリシリコン）等の絶縁材料を
吐出し、ＦＡＳ領域４００に囲まれた領域４０１に被覆
絶縁膜を形成する。インクジェットヘッド２０５から絶
縁材料２０４をＦＡＳ領域４００で囲まれた領域４０１
に吐出する。絶縁材料２０４は、ＦＡＳ領域４００が非
親和性を、領域４０１が親和性を有するため、盛り上が
った状態で領域４０１に留まる（図６（ｃ））。絶縁材
料２０４の吐出量は加熱処理により体積が減少したとき
に、所望の厚み（０．１μｍ〜２μｍ程度）になるよう
な量とする。必要な箇所に被覆絶縁膜２０６が形成され
た後、ＵＶ照射等により全面のＦＡＳを除去する（図６
（ｄ））。
【００５８】かかる製造工程により製造された本発明の
メモリデバイスは、第１実施例と同様の効果を備えてい
る。
メモリデバイスは、第１実施例と同様の効果を備えてい
る。
【００５９】また、インクジェットヘッドにより絶縁材
料を吐出する際に、第１実施例におけるバンクの代わり
に非親和領域が形成され、各メモリセルは非親和領域に
より他のメモリセルと隔離されるため、メモリセルに対
してより選択的に絶縁材料を吐出することができ、記録
精度を向上させることができる。 （実施形態２）本発明の実施形態２は、メモリセル位置
に対応する半導体層に対し、半導体層の抵抗値が、ｎ値
の記憶状態（ｎ＝２、もしくはｎ＞２）に対応して予め
設定された所定範囲のいずれかに含まれるように、イン
クジェットヘッドを用いてドーピング材料を注入するこ
とにより、多値の記憶状態を実現する、メモリデバイス
の製造方法に関する。
料を吐出する際に、第１実施例におけるバンクの代わり
に非親和領域が形成され、各メモリセルは非親和領域に
より他のメモリセルと隔離されるため、メモリセルに対
してより選択的に絶縁材料を吐出することができ、記録
精度を向上させることができる。 （実施形態２）本発明の実施形態２は、メモリセル位置
に対応する半導体層に対し、半導体層の抵抗値が、ｎ値
の記憶状態（ｎ＝２、もしくはｎ＞２）に対応して予め
設定された所定範囲のいずれかに含まれるように、イン
クジェットヘッドを用いてドーピング材料を注入するこ
とにより、多値の記憶状態を実現する、メモリデバイス
の製造方法に関する。
【００６０】図９に本実施形態の製造工程の断面図を示
す。本実施形態は、実施形態１と同様に、下部電極形成
工程、半導体層成膜工程、インクジェット吐出工程、上
部電極形成工程を備えている。ただし、本実施形態で
は、下部電極形成工程後に、半導体層成膜工程を行い、
その後にインクジェット吐出工程が実行される点で、実
施形態１と異なる。
す。本実施形態は、実施形態１と同様に、下部電極形成
工程、半導体層成膜工程、インクジェット吐出工程、上
部電極形成工程を備えている。ただし、本実施形態で
は、下部電極形成工程後に、半導体層成膜工程を行い、
その後にインクジェット吐出工程が実行される点で、実
施形態１と異なる。
【００６１】本実施形態において、メモリセル位置の電
極表面を囲うようにバンクを形成する工程、もしくはメ
モリセル位置の電極表面を囲うように、絶縁材料に対し
て非親和性を示す領域を形成する工程（表面処理工程）
を備えるように構成してもよい。バンク形成工程を備え
る場合、実施形態１の第１実施例と同様にして実現で
き、表面処理工程を備える場合、実施形態１の第２の実
施例と同様にして実現できる。
極表面を囲うようにバンクを形成する工程、もしくはメ
モリセル位置の電極表面を囲うように、絶縁材料に対し
て非親和性を示す領域を形成する工程（表面処理工程）
を備えるように構成してもよい。バンク形成工程を備え
る場合、実施形態１の第１実施例と同様にして実現で
き、表面処理工程を備える場合、実施形態１の第２の実
施例と同様にして実現できる。
【００６２】下部電極形成工程（図９（ａ））、半導体
層成膜工程（図９（ｂ））、上部電極形成工程（図９
（ｅ））については、第１実施例と同様であるため、説
明を省略する。
層成膜工程（図９（ｂ））、上部電極形成工程（図９
（ｅ））については、第１実施例と同様であるため、説
明を省略する。
【００６３】インクジェット吐出工程（図９（ｃ）、
（ｄ））：インクジェットヘッドより記録パターンに従
って選択的にドーピング材料５００を吐出し、記録パタ
ーンに対応するメモリセル位置の半導体層にドーピング
材料を注入する。ドーピング材料としては、半導体層が
Ｐ型の場合ボロン（Ｂ）等、半導体層がＮ型の場合燐
（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等が考えら
れる。
（ｄ））：インクジェットヘッドより記録パターンに従
って選択的にドーピング材料５００を吐出し、記録パタ
ーンに対応するメモリセル位置の半導体層にドーピング
材料を注入する。ドーピング材料としては、半導体層が
Ｐ型の場合ボロン（Ｂ）等、半導体層がＮ型の場合燐
（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等が考えら
れる。
【００６４】半導体層は含有するドーピング材料の量
（濃度）に応じて導電率（抵抗値）が変化するため、注
入するドーピング材料の量、濃度を制御することによ
り、メモリセルごとに半導体層の導電率を異ならせるこ
とができる。
（濃度）に応じて導電率（抵抗値）が変化するため、注
入するドーピング材料の量、濃度を制御することによ
り、メモリセルごとに半導体層の導電率を異ならせるこ
とができる。
【００６５】そこで、導電率の値域をｎ区分（ｎ＝２又
はｎ＞２）に分け、それぞれに異なる記憶状態を対応さ
せる。そして、メモリセルごとに半導体層の導電率が、
記録すべき記憶状態に応じた区分に含まれるように、各
メモリセル位置の半導体層に注入するドーピング材料の
量又は濃度を調整する。このようにすることで、各メモ
リセルにｎ値の記憶状態を記録させることができる。
はｎ＞２）に分け、それぞれに異なる記憶状態を対応さ
せる。そして、メモリセルごとに半導体層の導電率が、
記録すべき記憶状態に応じた区分に含まれるように、各
メモリセル位置の半導体層に注入するドーピング材料の
量又は濃度を調整する。このようにすることで、各メモ
リセルにｎ値の記憶状態を記録させることができる。
【００６６】ここで、理論的には、導電率を細かく区分
することにより、何値のメモリデバイスでも実現するこ
とが可能である。しかし、現実的には、読み出し動作の
安定性等から、区分の程度は合理的に設定されることが
望ましい。そのような合理的な区分の仕方として、オー
ダが同じ範囲にある導電率を一つの区分とし、これに異
なる記憶状態を対応させることが考えられる。
することにより、何値のメモリデバイスでも実現するこ
とが可能である。しかし、現実的には、読み出し動作の
安定性等から、区分の程度は合理的に設定されることが
望ましい。そのような合理的な区分の仕方として、オー
ダが同じ範囲にある導電率を一つの区分とし、これに異
なる記憶状態を対応させることが考えられる。
【００６７】例えば、ドーピング材料がほぼ０の状態の
半導体層の導電率のオーダが１０６であるとすると、ド
ーピング材料を注入することで、導電率のオーダを１０
５、１０４、１０３、１０２、１０１とすることができ
る。この場合、導電率のオーダ１０６、１０５、１
０４、１０３、１０２、１０１に６つの記録状態を対応
させることで、メモリセルあたり６値の状態を記録する
ことができる。なお、かかる例では６値としたが、何値
とするかは設計に応じて定めることができる。
半導体層の導電率のオーダが１０６であるとすると、ド
ーピング材料を注入することで、導電率のオーダを１０
５、１０４、１０３、１０２、１０１とすることができ
る。この場合、導電率のオーダ１０６、１０５、１
０４、１０３、１０２、１０１に６つの記録状態を対応
させることで、メモリセルあたり６値の状態を記録する
ことができる。なお、かかる例では６値としたが、何値
とするかは設計に応じて定めることができる。
【００６８】かかる製造工程により製造された本発明の
メモリデバイスは、メモリセルが上下線状電極の交差位
置に形成される単純マトリクス構造となっている。メモ
リセルの記憶内応を決定する半導体層の導電率をインク
ジェットヘッドよりドーピング材料を吐出して定めるこ
とができるため、高額なフォトマスクを用いる必要がな
く、安価にメモリデバイスを製造、実現することができ
る。
メモリデバイスは、メモリセルが上下線状電極の交差位
置に形成される単純マトリクス構造となっている。メモ
リセルの記憶内応を決定する半導体層の導電率をインク
ジェットヘッドよりドーピング材料を吐出して定めるこ
とができるため、高額なフォトマスクを用いる必要がな
く、安価にメモリデバイスを製造、実現することができ
る。
【００６９】また、インクジェットヘッドの動作、すな
わち吐出するドーピング材料の量、濃度等を制御するこ
とにより、容易に記録パターンを変更し、かつメモリセ
ルごとに多値の記憶状態を実現することができる。その
結果、多様かつ大容量のメモリデバイスを製造、実現す
ることができる。
わち吐出するドーピング材料の量、濃度等を制御するこ
とにより、容易に記録パターンを変更し、かつメモリセ
ルごとに多値の記憶状態を実現することができる。その
結果、多様かつ大容量のメモリデバイスを製造、実現す
ることができる。
【００７０】更に、インクジェットヘッドを用いる場
合、家庭用プリンタに使用されるような小型の装置でド
ーピング材料を吐出することができるため、大型の装置
を備え付けることが困難な場所（例えば、通常のオフィ
スやカウンタ等）においても、メモリデバイスをその場
で製造することができる。例えば、クレジットカード、
デビットカード、プリペードカード等において、銀行等
のカウンタでインクジェットヘッドを用いて個々の顧客
に固定の情報等を書き込むといった形態も考えられる。 （実施形態３）本発明の実施形態３は、ｎ値の状態（ｎ
＝２、もしくはｎ＞２）に対応して予め設定された所定
範囲に抵抗値が含まれるように調整されているｎ種類の
半導体材料から、記憶させるべき状態に応じて所定の半
導体材料を選択し、前記選択した半導体材料を前記バン
クに囲まれる領域に対してインクジェットヘッドを用い
て選択的に吐出することにより、各メモリセルの半導体
層の抵抗値を決定する、メモリデバイスの製造方法に関
する。
合、家庭用プリンタに使用されるような小型の装置でド
ーピング材料を吐出することができるため、大型の装置
を備え付けることが困難な場所（例えば、通常のオフィ
スやカウンタ等）においても、メモリデバイスをその場
で製造することができる。例えば、クレジットカード、
デビットカード、プリペードカード等において、銀行等
のカウンタでインクジェットヘッドを用いて個々の顧客
に固定の情報等を書き込むといった形態も考えられる。 （実施形態３）本発明の実施形態３は、ｎ値の状態（ｎ
＝２、もしくはｎ＞２）に対応して予め設定された所定
範囲に抵抗値が含まれるように調整されているｎ種類の
半導体材料から、記憶させるべき状態に応じて所定の半
導体材料を選択し、前記選択した半導体材料を前記バン
クに囲まれる領域に対してインクジェットヘッドを用い
て選択的に吐出することにより、各メモリセルの半導体
層の抵抗値を決定する、メモリデバイスの製造方法に関
する。
【００７１】図１０に本実施形態の製造工程の断面図を
示す。本実施形態は、下部電極形成工程、バンク形成工
程、インクジェット吐出工程、上部電極形成工程を備え
ている。
示す。本実施形態は、下部電極形成工程、バンク形成工
程、インクジェット吐出工程、上部電極形成工程を備え
ている。
【００７２】なお、バンク形成工程に代えて、メモリセ
ル位置の電極表面を囲うように、絶縁材料に対して非親
和性を示す領域を形成する工程（表面処理工程）を備え
るように構成してもよい。表面処理工程を備える場合、
実施形態１の第２の実施例と同様にして実現できる。
ル位置の電極表面を囲うように、絶縁材料に対して非親
和性を示す領域を形成する工程（表面処理工程）を備え
るように構成してもよい。表面処理工程を備える場合、
実施形態１の第２の実施例と同様にして実現できる。
【００７３】下部電極形成工程（図１０（ａ））、バン
ク形成工程（図１０（ｂ））、上部電極形成工程（図１
０（ｅ））については、実施形態１の第１実施例と同様
であるため、説明を省略する。
ク形成工程（図１０（ｂ））、上部電極形成工程（図１
０（ｅ））については、実施形態１の第１実施例と同様
であるため、説明を省略する。
【００７４】インクジェット吐出工程（図１０（ｃ）
（ｄ））：記録パターンに従ってメモリセル位置を選択
し、かかる選択したメモリセルに記録すべき状態に基づ
いて半導体材料６００を選択し、かかる選択した半導体
材料をインクジェットヘッドより前記選択したメモリセ
ル位置のバンク２０２に囲まれた凹部２０３に吐出し、
半導体層６０１を形成する。
（ｄ））：記録パターンに従ってメモリセル位置を選択
し、かかる選択したメモリセルに記録すべき状態に基づ
いて半導体材料６００を選択し、かかる選択した半導体
材料をインクジェットヘッドより前記選択したメモリセ
ル位置のバンク２０２に囲まれた凹部２０３に吐出し、
半導体層６０１を形成する。
【００７５】ここで、半導体材料は、予め含まれるドー
ピング材料の量（濃度）が異なるように調整された複数
の半導体材料の中から選択される。かかる複数の半導体
材料は、形成される半導体層の導電率のオーダが異なる
ように、ドーピング材料の量が調整されている。
ピング材料の量（濃度）が異なるように調整された複数
の半導体材料の中から選択される。かかる複数の半導体
材料は、形成される半導体層の導電率のオーダが異なる
ように、ドーピング材料の量が調整されている。
【００７６】従って、メモリセルごとに記憶状態に応じ
て半導体材料を選択することで、メモリセルごとに形成
される半導体層の導電率のオーダを記憶状態に対応させ
ることができる。導電率のオーダと、導電率の範囲と、
記憶状態の関係は、例えば実施形態２と同様に定めるこ
とができる。
て半導体材料を選択することで、メモリセルごとに形成
される半導体層の導電率のオーダを記憶状態に対応させ
ることができる。導電率のオーダと、導電率の範囲と、
記憶状態の関係は、例えば実施形態２と同様に定めるこ
とができる。
【００７７】かかる製造工程により製造された本発明の
メモリデバイスは、メモリセルが上下線状電極の交差位
置に形成される単純マトリクス構造となっている。メモ
リセルの記憶内応を決定する半導体層の導電率をインク
ジェットヘッドより吐出する半導体材料の種類により定
めることができるため、高額なフォトマスクを用いる必
要がなく、安価にメモリデバイスを製造、実現すること
ができる。
メモリデバイスは、メモリセルが上下線状電極の交差位
置に形成される単純マトリクス構造となっている。メモ
リセルの記憶内応を決定する半導体層の導電率をインク
ジェットヘッドより吐出する半導体材料の種類により定
めることができるため、高額なフォトマスクを用いる必
要がなく、安価にメモリデバイスを製造、実現すること
ができる。
【００７８】また、インクジェットヘッドの動作、すな
わち吐出する半導体材料の選択パターンを変更すること
により、容易に記録パターンを変更し、かつメモリセル
ごとに多値の記憶状態を実現することができる。その結
果、多様かつ大容量のメモリデバイスを製造、実現する
ことができる。
わち吐出する半導体材料の選択パターンを変更すること
により、容易に記録パターンを変更し、かつメモリセル
ごとに多値の記憶状態を実現することができる。その結
果、多様かつ大容量のメモリデバイスを製造、実現する
ことができる。
【００７９】更に、インクジェットヘッドを用いる場
合、家庭用プリンタに使用されるような小型の装置で半
導体材料を吐出することができるため、大型の装置を備
え付けることが困難な場所（例えば、通常のオフィスや
カウンタ等）においても、メモリデバイスをその場で製
造することができる。例えば、クレジットカード、デビ
ットカード、プリペードカード等において、銀行等のカ
ウンタでインクジェットヘッドを用いて個々の顧客に固
定の情報等を書き込むといった形態も考えられる。 （変形例）本発明により製造したメモリデバイスは、メ
モリを備える全ての情報処理機器、例えばコンピュータ
の内部記憶装置、メモリスティック、メモリカードなど
に用いることができる。
合、家庭用プリンタに使用されるような小型の装置で半
導体材料を吐出することができるため、大型の装置を備
え付けることが困難な場所（例えば、通常のオフィスや
カウンタ等）においても、メモリデバイスをその場で製
造することができる。例えば、クレジットカード、デビ
ットカード、プリペードカード等において、銀行等のカ
ウンタでインクジェットヘッドを用いて個々の顧客に固
定の情報等を書き込むといった形態も考えられる。 （変形例）本発明により製造したメモリデバイスは、メ
モリを備える全ての情報処理機器、例えばコンピュータ
の内部記憶装置、メモリスティック、メモリカードなど
に用いることができる。
【００８０】なお、本発明は上記各実施形態に限定され
ることなく、種々に変形して適用することが可能であ
る。例えば、本発明のメモリデバイスを積層構造とする
ことで、より大容量のメモリを構成することができる。
ることなく、種々に変形して適用することが可能であ
る。例えば、本発明のメモリデバイスを積層構造とする
ことで、より大容量のメモリを構成することができる。
【００８１】また、実施形態１及び実施形態２ではゾル
・ゲル法等により半導体層を成膜する場合について説明
したが、かかる半導体層についてもインクジェットヘッ
ドより半導体材料を吐出することで形成するように構成
してもよい。
・ゲル法等により半導体層を成膜する場合について説明
したが、かかる半導体層についてもインクジェットヘッ
ドより半導体材料を吐出することで形成するように構成
してもよい。
【００８２】
【発明の効果】本発明によれば、インクジェットヘッド
により絶縁材料、ドーピング材料、半導体材料等を吐出
して半導体ＲＯＭの記憶内容を設定できるため、多様な
記憶パターンの半導体ＲＯＭを、安価かつ容易に、更に
短期間で製造することができる。
により絶縁材料、ドーピング材料、半導体材料等を吐出
して半導体ＲＯＭの記憶内容を設定できるため、多様な
記憶パターンの半導体ＲＯＭを、安価かつ容易に、更に
短期間で製造することができる。
【図１】本発明に用いるインクジェットヘッドの分解斜
視図である。
視図である。
【図２】本発明に用いるインクジェットヘッドの動作原
理を説明するための図である。
理を説明するための図である。
【図３】本発明に用いるインクジェットヘッド装置の全
体構成を説明するための図である
体構成を説明するための図である
【図４】実施形態１の第１実施例の製造工程を示す図で
ある。
ある。
【図５】実施形態１において形成されるバンクを説明す
るための図である。
るための図である。
【図６】実施形態１の第２の実施例の製造工程を示す図
である。
である。
【図７】実施形態１において形成される非親和領域を説
明するための図である。
明するための図である。
【図８】ＦＡＳの構造を説明するための図である。
【図９】実施形態２の製造工程を示す図である。
【図１０】実施形態４の製造工程を示す図である。
【図１１】従来の半導体ＲＯＭに対する、ダイオードを
用いた等価回路図である。
用いた等価回路図である。
【図１２】従来の半導体ＲＯＭの断面図である。
２０１ 下部電極 ２０２ バンク ２０５ インクジェットヘッド ２０６ 絶縁膜 ２０７、６０１ 半導体層 ２０８ 上部電極 ４００ 非親和領域 ５００ ドーピング材料 ６００ 半導体材料
Claims (15)
- 【請求項１】 メモリセル位置の電極表面に対する被覆
絶縁膜の有無により状態を記憶するメモリデバイスの製
造方法であって、 所定のメモリセル位置の電極表面に対しインクジェット
ヘッドを用いて絶縁材料を選択的に吐出することによ
り、前記所定のメモリセル位置の電極表面を絶縁材料で
被覆することを特徴とするメモリデバイスの製造方法。 - 【請求項２】 メモリセル位置の電極表面を囲うように
バンクを形成する工程を備え、 絶縁材料を、前記バンクに囲まれる領域に対して選択的
に吐出することにより、前記所定のメモリセル位置の電
極を絶縁材料で被覆することを特徴とする請求項１記載
のメモリデバイスの製造方法。 - 【請求項３】 前記所定のメモリセル位置の電極表面を
囲うように、絶縁材料に対して電極表面よりも非親和性
を示す領域を形成する工程を備え、 絶縁材料を、前記非親和性を示す領域に囲まれる領域に
対して選択的に吐出することにより、前記所定のメモリ
セル位置の電極表面を絶縁材料で被覆することを特徴と
する請求項１記載のメモリデバイスの製造方法。 - 【請求項４】 前記非親和性を示す領域を形成する工程
は、 電極表面に対しＦＡＳ（フッ化アルキルシラン）により
コーティングを施す工程と、 紫外線照射を選択的に行って前記ＦＡＳを除去すること
により、前記非親和性を示す領域に囲まれる領域を形成
する工程とを備えることを特徴とする請求項３記載のメ
モリデバイスの製造方法。 - 【請求項５】 半導体層の抵抗値により状態を記憶する
メモリデバイスの製造方法であって、 メモリセル位置に対応する半導体層に対し、半導体層の
抵抗値が、ｎ値の状態（ｎ＝２、もしくはｎ＞２）に対
応して予め設定された所定範囲のいずれかに含まれるよ
うに、インクジェットヘッドを用いてドーピング材料を
注入することを特徴とするメモリデバイスの製造方法。 - 【請求項６】 メモリセル位置の電極表面を囲うように
バンクを形成する工程と、 半導体材料を前記バンクに囲まれる領域に対してインク
ジェットヘッドを用いて吐出することにより、メモリセ
ル位置に半導体層を形成する工程とを備えることを特徴
とする請求項５記載のメモリデバイス製造方法。 - 【請求項７】 半導体層の抵抗値により状態を記憶する
メモリデバイスの製造方法であって、 メモリセル位置の電極表面を囲うようにバンクを形成す
る工程を備え、 ｎ値の状態（ｎ＝２、もしくはｎ＞２）に対応して予め
設定された所定範囲に抵抗値が含まれるように調整され
ているｎ種類の半導体材料から、記憶させるべき状態に
応じて所定の半導体材料を選択し、前記選択した半導体
材料を前記バンクに囲まれる領域に対してインクジェッ
トヘッドを用いて選択的に吐出することにより、各メモ
リセルの半導体層の抵抗値を決定することを特徴とする
メモリデバイスの製造方法。 - 【請求項８】 前記メモリデバイスは、メモリセルが上
下線状電極の交差位置に形成される単純マトリクス構造
のメモリデバイスであることを特徴とする請求項１乃至
７のいずれか１項に記載のメモリデバイスの製造方法。 - 【請求項９】 メモリセル位置の電極に対する被覆絶縁
膜の有無により状態を記憶するメモリデバイスであっ
て、 前記被覆絶縁膜は、インクジェットヘッドを用いて絶縁
材料を選択的に吐出することにより、形成されたことを
特徴とするメモリデバイス。 - 【請求項１０】 メモリセル位置の電極表面を囲うよう
に形成されたバンクを備え、 前記被覆絶縁膜は前記バンクに囲まれる領域内に形成さ
れていることを特徴とする請求項９記載のメモリデバイ
ス。 - 【請求項１１】 前記被覆絶縁膜は、絶縁材料に対して
電極材料よりも非親和性を示す領域に囲まれた領域に対
して、インクジェットヘッドを用いて絶縁材料を選択的
に吐出することにより、形成されたことを特徴とする請
求項９記載のメモリデバイス。 - 【請求項１２】 半導体層の抵抗値により状態を記憶す
るメモリデバイスであって、 メモリセル位置に対応する半導体層の抵抗値が、インク
ジェットヘッドを用いてドーピング材料を注入すること
により、ｎ値の状態（ｎ＝２、もしくはｎ＞２）に対応
して予め設定された所定範囲のいずれかに含まれるよう
に形成されていることを特徴とするメモリデバイス。 - 【請求項１３】 メモリセル位置の電極表面を囲うよう
に形成されたバンクを備え、 前記メモリセル位置に対応する半導体層は、前記バンク
に囲まれる領域に対してインクジェットヘッドを用いて
半導体材料を吐出することにより形成されていることを
特徴とする請求項１２記載のメモリデバイス。 - 【請求項１４】 半導体層の抵抗値により状態を記憶す
るメモリデバイスであって、メモリセル位置の電極表面
を囲うように形成されたバンクを備え、 前記メモリセル位置に対応する半導体層は、ｎ値の状態
（ｎ＝２、もしくはｎ＞２）に対応して予め設定された
所定範囲に抵抗値が含まれるように調整されているｎ種
類の半導体材料のうちいずれかを、前記バンクに囲まれ
る領域に対してインクジェットヘッドを用いて選択的に
吐出することにより形成されていることを特徴とするメ
モリデバイス。 - 【請求項１５】 前記メモリデバイスは、単純マトリク
ス構造のメモリデバイスであることを特徴とする請求項
１乃至７のいずれか１項に記載のメモリデバイス。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000082165A JP4010091B2 (ja) | 2000-03-23 | 2000-03-23 | メモリデバイスおよびその製造方法 |
| US09/814,794 US6864123B2 (en) | 2000-03-23 | 2001-03-23 | Memory device and manufacturing method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000082165A JP4010091B2 (ja) | 2000-03-23 | 2000-03-23 | メモリデバイスおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001274344A true JP2001274344A (ja) | 2001-10-05 |
| JP4010091B2 JP4010091B2 (ja) | 2007-11-21 |
Family
ID=18599002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000082165A Expired - Fee Related JP4010091B2 (ja) | 2000-03-23 | 2000-03-23 | メモリデバイスおよびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6864123B2 (ja) |
| JP (1) | JP4010091B2 (ja) |
Cited By (5)
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| US7977669B2 (en) | 2005-02-10 | 2011-07-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device having a liquid-repellent layer |
| US8242486B2 (en) | 2005-02-10 | 2012-08-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with liquid repellant layer |
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| FI116422B (fi) * | 2002-07-30 | 2005-11-15 | Hidex Oy | Monitoiminen mittausinstrumentti |
| DE10308323B4 (de) * | 2003-02-26 | 2007-10-11 | Infineon Technologies Ag | Halbleiterchipanordnung mit ROM |
| US20070057311A1 (en) * | 2004-10-29 | 2007-03-15 | Agfa-Gevaert | Conventionally printable non-volatile passive memory element and method of making thereof |
| US7675123B2 (en) * | 2004-10-29 | 2010-03-09 | Agfa-Gevaert Nv | Printable non-volatile passive memory element and method of making thereof |
| JP2008518452A (ja) * | 2004-10-29 | 2008-05-29 | アグフア−ゲヴエルト | プリント可能な有機質不揮発性受動記憶要素とその製法 |
| US20060098485A1 (en) * | 2004-10-29 | 2006-05-11 | Agfa-Gevaert | Printable non-volatile passive memory element and method of making thereof |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| DE2022918C3 (de) * | 1970-05-11 | 1979-02-22 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Integrierter Halbleiter-Festwertspeicher |
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-
2000
- 2000-03-23 JP JP2000082165A patent/JP4010091B2/ja not_active Expired - Fee Related
-
2001
- 2001-03-23 US US09/814,794 patent/US6864123B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US20010039124A1 (en) | 2001-11-08 |
| US6864123B2 (en) | 2005-03-08 |
| JP4010091B2 (ja) | 2007-11-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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| R150 | Certificate of patent or registration of utility model |
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|
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