JP2001274238A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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Abstract
(57)【要約】
【課題】 Ｗプラグを有する高信頼度の多層配線を低コ
ストで形成することのできる技術を提供する。 【解決手段】 孔パターン５の外部のＷ膜の８０〜９０
％程度をエッチバック法で除去した後、孔パターン５の
外部の残されたＷ膜（Ｗ残膜７ａ）および接着層６をＣ
ＭＰ法で研磨除去する。
ストで形成することのできる技術を提供する。 【解決手段】 孔パターン５の外部のＷ膜の８０〜９０
％程度をエッチバック法で除去した後、孔パターン５の
外部の残されたＷ膜（Ｗ残膜７ａ）および接着層６をＣ
ＭＰ法で研磨除去する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、絶縁層に形成された孔パタ
ーンの内部にタングステン（Ｗ）プラグを有する半導体
集積回路装置に適用して有効な技術に関するものであ
る。
置の製造技術に関し、特に、絶縁層に形成された孔パタ
ーンの内部にタングステン（Ｗ）プラグを有する半導体
集積回路装置に適用して有効な技術に関するものであ
る。
【０００２】
【従来の技術】例えば、株式会社工業調査会発行「半導
体平坦化ＣＭＰ技術」１９９８年７月１５日発行、Ｐ２
２９〜Ｐ２３３に記載されているように、多層配線プロ
セスでは、配線層間を電気的に接続するＷプラグが採用
されている。
体平坦化ＣＭＰ技術」１９９８年７月１５日発行、Ｐ２
２９〜Ｐ２３３に記載されているように、多層配線プロ
セスでは、配線層間を電気的に接続するＷプラグが採用
されている。
【０００３】まず、下層配線上に層間絶縁膜を形成した
後、リソグラフィ技術を用いて層間接続のための孔パタ
ーンを層間絶縁膜にドライエッチング法で形成する。次
いで、スパッタリング法または化学気相成長（Chemical
Vapor Deposition ；ＣＶＤ）法で接着層を薄く堆積し
た後、ＣＶＤ法でＷ膜を堆積して孔パターンを充填す
る。この後、孔パターンの外部のＷ膜および接着層をエ
ッチバック法または化学機械研磨（Chemical Mechanica
l Polishing ；ＣＭＰ）法で除去することにより、孔パ
ターンの内部にＷプラグを形成する。
後、リソグラフィ技術を用いて層間接続のための孔パタ
ーンを層間絶縁膜にドライエッチング法で形成する。次
いで、スパッタリング法または化学気相成長（Chemical
Vapor Deposition ；ＣＶＤ）法で接着層を薄く堆積し
た後、ＣＶＤ法でＷ膜を堆積して孔パターンを充填す
る。この後、孔パターンの外部のＷ膜および接着層をエ
ッチバック法または化学機械研磨（Chemical Mechanica
l Polishing ；ＣＭＰ）法で除去することにより、孔パ
ターンの内部にＷプラグを形成する。
【０００４】
【発明が解決しようとする課題】しかしながら、本発明
者が検討したところによると、以下の問題点が明らかと
なった。
者が検討したところによると、以下の問題点が明らかと
なった。
【０００５】エッチバック法では、完全な平坦化のため
にＷ膜と接着層のエッチングをジャストエッチングで止
めなければならない。しかし、半導体ウエハ面内でのエ
ッチング速度のばらつきを考慮すると、一定のオーバー
エッチングを行わなければならず、このためＷプラグの
上部がへこみ、段差が生じてしまう。これによって、Ｗ
プラグに接して形成される上層配線のショートマージン
が著しく低下し、同時にスルーホール抵抗が増加する。
にＷ膜と接着層のエッチングをジャストエッチングで止
めなければならない。しかし、半導体ウエハ面内でのエ
ッチング速度のばらつきを考慮すると、一定のオーバー
エッチングを行わなければならず、このためＷプラグの
上部がへこみ、段差が生じてしまう。これによって、Ｗ
プラグに接して形成される上層配線のショートマージン
が著しく低下し、同時にスルーホール抵抗が増加する。
【０００６】一方、ＣＭＰ法では、エッチバック法に比
べて高い平坦性が得られるものの、スラリーや研磨パッ
ドなどの消耗剤のコストがエッチングガスよりも高いた
め、エッチバック法に比べて半導体ウエハ１枚処理当た
りのコストが高くなるという問題がある。さらに、ＣＭ
Ｐ法の研磨速度がエッチバック法の約１／３程度と遅い
ため、Ｗプラグの製造工程の全てにＣＭＰ法を採用する
ことが生産現場では難しいという課題も残されている。
べて高い平坦性が得られるものの、スラリーや研磨パッ
ドなどの消耗剤のコストがエッチングガスよりも高いた
め、エッチバック法に比べて半導体ウエハ１枚処理当た
りのコストが高くなるという問題がある。さらに、ＣＭ
Ｐ法の研磨速度がエッチバック法の約１／３程度と遅い
ため、Ｗプラグの製造工程の全てにＣＭＰ法を採用する
ことが生産現場では難しいという課題も残されている。
【０００７】本発明の目的は、Ｗプラグを有する高信頼
度の多層配線を低コストで形成することのできる技術を
提供することにある。
度の多層配線を低コストで形成することのできる技術を
提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置の製造方法は、半導
体基板上の層間絶縁膜に設けられた孔パターンの内部に
Ｗプラグを形成する際、層間絶縁膜に孔パターンを形成
する工程と、半導体基板上に接着層およびＷ膜を順次堆
積する工程と、孔パターンの外部のＷ膜の８０〜９０％
程度を接着層に対して選択比の低い条件を用いたエッチ
バック法で除去する工程と、孔パターンの外部のＷ膜の
残膜および接着層をＣＭＰ法で研磨除去する工程とを有
するものである。 （２）本発明の半導体集積回路装置の製造方法は、半導
体基板上の層間絶縁膜に設けられた孔パターンの内部に
Ｗプラグを形成する際、層間絶縁膜に孔パターンを形成
する工程と、半導体基板上に接着層およびＷ膜を順次堆
積する工程と、孔パターンの外部のＷ膜を接着層に対し
て選択比の高い条件を用いたエッチバック法で除去する
工程と、孔パターンの外部の接着層をＣＭＰ法で研磨除
去し、続いて孔パターンの内部のＷ膜の表面の落ち込み
が解消するまで、孔パターンの内部のＷ膜および接着層
の表面と、層間絶縁膜の表面とをＣＭＰ法で研磨除去す
る工程とを有するものである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置の製造方法は、半導
体基板上の層間絶縁膜に設けられた孔パターンの内部に
Ｗプラグを形成する際、層間絶縁膜に孔パターンを形成
する工程と、半導体基板上に接着層およびＷ膜を順次堆
積する工程と、孔パターンの外部のＷ膜の８０〜９０％
程度を接着層に対して選択比の低い条件を用いたエッチ
バック法で除去する工程と、孔パターンの外部のＷ膜の
残膜および接着層をＣＭＰ法で研磨除去する工程とを有
するものである。 （２）本発明の半導体集積回路装置の製造方法は、半導
体基板上の層間絶縁膜に設けられた孔パターンの内部に
Ｗプラグを形成する際、層間絶縁膜に孔パターンを形成
する工程と、半導体基板上に接着層およびＷ膜を順次堆
積する工程と、孔パターンの外部のＷ膜を接着層に対し
て選択比の高い条件を用いたエッチバック法で除去する
工程と、孔パターンの外部の接着層をＣＭＰ法で研磨除
去し、続いて孔パターンの内部のＷ膜の表面の落ち込み
が解消するまで、孔パターンの内部のＷ膜および接着層
の表面と、層間絶縁膜の表面とをＣＭＰ法で研磨除去す
る工程とを有するものである。
【００１０】上記した手段（１）によれば、孔パターン
の内部に埋め込まれたＷ膜の表面の落ち込みを防ぐこと
ができ、その表面が平坦化されたＷ膜によってＷプラグ
を構成することができる。さらに、エッチバック法で孔
パターンの外部の８０〜９０％程度のＷ膜を除去し、Ｃ
ＭＰ法で残りの１０〜２０％程度のＷ膜を研磨除去する
ことから、孔パターンの外部のＷ膜全てをＣＭＰ法で研
磨除去する場合と比較して研磨量が減少し、製造コスト
を低減することができる。
の内部に埋め込まれたＷ膜の表面の落ち込みを防ぐこと
ができ、その表面が平坦化されたＷ膜によってＷプラグ
を構成することができる。さらに、エッチバック法で孔
パターンの外部の８０〜９０％程度のＷ膜を除去し、Ｃ
ＭＰ法で残りの１０〜２０％程度のＷ膜を研磨除去する
ことから、孔パターンの外部のＷ膜全てをＣＭＰ法で研
磨除去する場合と比較して研磨量が減少し、製造コスト
を低減することができる。
【００１１】また、上記した手段（２）によれば、孔パ
ターンの内部で生ずるＷ膜の表面の落ち込みが解消する
まで、孔パターンの内部のＷ膜および接着層の表面と、
層間絶縁膜の表面とをＣＭＰ法で同時に研磨除去するの
で、孔パターンの内部に、その表面が平坦化されたＷ膜
によって構成されるＷプラグを形成することができる。
また、孔パターンの外部のＷ膜はエッチバック法で除去
されることから、孔パターンの外部のＷ膜をＣＭＰ法で
研磨除去する場合と比較して、製造コストを低減するこ
とができる。
ターンの内部で生ずるＷ膜の表面の落ち込みが解消する
まで、孔パターンの内部のＷ膜および接着層の表面と、
層間絶縁膜の表面とをＣＭＰ法で同時に研磨除去するの
で、孔パターンの内部に、その表面が平坦化されたＷ膜
によって構成されるＷプラグを形成することができる。
また、孔パターンの外部のＷ膜はエッチバック法で除去
されることから、孔パターンの外部のＷ膜をＣＭＰ法で
研磨除去する場合と比較して、製造コストを低減するこ
とができる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１３】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００１４】（実施の形態１）本発明の一実施の形態で
あるＷプラグの製造方法を図１〜図４に示した半導体基
板の要部断面図を用いて工程順に説明する。
あるＷプラグの製造方法を図１〜図４に示した半導体基
板の要部断面図を用いて工程順に説明する。
【００１５】まず、図１に示すように、半導体素子が形
成された半導体基板１上に第１層間絶縁膜２を形成す
る。次いで、レジストパターンをマスクとしてこの第１
層間絶縁膜２をエッチングすることにより、半導体素子
に達する孔パターンを第１層間絶縁膜２に形成する。
成された半導体基板１上に第１層間絶縁膜２を形成す
る。次いで、レジストパターンをマスクとしてこの第１
層間絶縁膜２をエッチングすることにより、半導体素子
に達する孔パターンを第１層間絶縁膜２に形成する。
【００１６】次に、例えばスパッタリング法によってア
ルミニウム（Ａｌ）を主材料とする金属膜を半導体基板
１上に堆積し、レジストパターンをマスクとしてこの金
属膜を加工することにより、上記孔パターンを通じて半
導体素子に接続する下層配線３を形成する。
ルミニウム（Ａｌ）を主材料とする金属膜を半導体基板
１上に堆積し、レジストパターンをマスクとしてこの金
属膜を加工することにより、上記孔パターンを通じて半
導体素子に接続する下層配線３を形成する。
【００１７】次いで、例えばシラン（ＳｉＨ4 ）ガス、
テトラエトキシシラン（ＴＥＯＳ）ガスとオゾン
（Ｏ3 ）ガス、または亜酸化窒素（Ｎ2 Ｏ）ガスを用い
たプラズマ励起ＣＶＤ法によって第２層間絶縁膜４を半
導体基板１上に堆積した後、ＣＭＰ法によって第２層間
絶縁膜４の表面を平坦化する。なお、スピンオングラス
塗布によって第２層間絶縁膜４の上部を平滑化してもよ
い。
テトラエトキシシラン（ＴＥＯＳ）ガスとオゾン
（Ｏ3 ）ガス、または亜酸化窒素（Ｎ2 Ｏ）ガスを用い
たプラズマ励起ＣＶＤ法によって第２層間絶縁膜４を半
導体基板１上に堆積した後、ＣＭＰ法によって第２層間
絶縁膜４の表面を平坦化する。なお、スピンオングラス
塗布によって第２層間絶縁膜４の上部を平滑化してもよ
い。
【００１８】次に、図２に示すように、レジストパター
ンをマスクとしてこの第２層間絶縁膜４をエッチングす
ることにより、層間接続のための孔パターン５を第２層
間絶縁膜４に形成する。
ンをマスクとしてこの第２層間絶縁膜４をエッチングす
ることにより、層間接続のための孔パターン５を第２層
間絶縁膜４に形成する。
【００１９】次いで、スパッタリング法またはＣＶＤ法
によって接着層６、例えば窒化チタン（ＴｉＮ）膜を半
導体基板１上に堆積した後、続いて例えば六フッ化タン
グステン（ＷＦ6 ）ガスの水素還元によるＣＶＤ法によ
ってＷ膜７を第２層間絶縁膜４上および孔パターン５の
内部に堆積する。
によって接着層６、例えば窒化チタン（ＴｉＮ）膜を半
導体基板１上に堆積した後、続いて例えば六フッ化タン
グステン（ＷＦ6 ）ガスの水素還元によるＣＶＤ法によ
ってＷ膜７を第２層間絶縁膜４上および孔パターン５の
内部に堆積する。
【００２０】次に、図３に示すように、接着層６に対し
て選択比の低い条件を用いたエッチバック法によって孔
パターン５の外部のＷ膜７の８０〜９０％程度を除去す
る。この際、Ｗ膜７をジャストエッチングよりも短い時
間でエッチングすることにより、孔パターン５の外部に
Ｗ膜７の１０〜２０％程度を残し（Ｗ残膜７ａ）、接着
層６の露出および孔パターン５の内部におけるＷ膜７の
表面の落ち込みを防ぐ。
て選択比の低い条件を用いたエッチバック法によって孔
パターン５の外部のＷ膜７の８０〜９０％程度を除去す
る。この際、Ｗ膜７をジャストエッチングよりも短い時
間でエッチングすることにより、孔パターン５の外部に
Ｗ膜７の１０〜２０％程度を残し（Ｗ残膜７ａ）、接着
層６の露出および孔パターン５の内部におけるＷ膜７の
表面の落ち込みを防ぐ。
【００２１】この後、図４に示すように、ＣＭＰ法によ
って孔パターン５の外部のＷ残膜７ａおよび接着層６を
研磨除去することにより、孔パターン５の内部にＷ膜７
および接着層６を埋め込み、Ｗプラグを形成する。な
お、エッチバック法でＷ膜７の８０〜９０％を除去した
後のＷ残膜７ａの厚さのばらつきがロット間で大きくな
る可能性があるため、ＣＭＰ法でＷ残膜７ａを研磨除去
する際には、終点を自動的に検出する自動検出機構を備
えたＣＭＰ装置を用いてもよい。
って孔パターン５の外部のＷ残膜７ａおよび接着層６を
研磨除去することにより、孔パターン５の内部にＷ膜７
および接着層６を埋め込み、Ｗプラグを形成する。な
お、エッチバック法でＷ膜７の８０〜９０％を除去した
後のＷ残膜７ａの厚さのばらつきがロット間で大きくな
る可能性があるため、ＣＭＰ法でＷ残膜７ａを研磨除去
する際には、終点を自動的に検出する自動検出機構を備
えたＣＭＰ装置を用いてもよい。
【００２２】このように、本実施の形態１によれば、孔
パターン５の外部のＷ膜７の８０〜９０％程度をエッチ
バック法で除去した後、Ｗ残膜７ａをＣＭＰ法で研磨除
去することにより、孔パターン５の内部に埋め込まれた
Ｗ膜７の表面の落ち込みを防ぐことができ、その表面が
平坦化されたＷ膜７によってＷプラグを構成することが
できる。さらに、エッチバック法で孔パターン５の外部
のＷ膜７の８０〜９０％程度が除去され、ＣＭＰ法で孔
パターン５の外部のＷ膜７の１０〜２０％程度が研磨除
去されることから、孔パターン５のＷ膜７全てをＣＭＰ
法で研磨除去する場合と比較して研磨量が１／５以下に
減少し、製造コストを低減することができる。
パターン５の外部のＷ膜７の８０〜９０％程度をエッチ
バック法で除去した後、Ｗ残膜７ａをＣＭＰ法で研磨除
去することにより、孔パターン５の内部に埋め込まれた
Ｗ膜７の表面の落ち込みを防ぐことができ、その表面が
平坦化されたＷ膜７によってＷプラグを構成することが
できる。さらに、エッチバック法で孔パターン５の外部
のＷ膜７の８０〜９０％程度が除去され、ＣＭＰ法で孔
パターン５の外部のＷ膜７の１０〜２０％程度が研磨除
去されることから、孔パターン５のＷ膜７全てをＣＭＰ
法で研磨除去する場合と比較して研磨量が１／５以下に
減少し、製造コストを低減することができる。
【００２３】次に、シニング（Thining ）が生じやすい
Ｗプラグのパターン密集部に本実施の形態１を適用した
一例を図５〜図７に示す半導体基板の要部断面図を用い
て説明する。
Ｗプラグのパターン密集部に本実施の形態１を適用した
一例を図５〜図７に示す半導体基板の要部断面図を用い
て説明する。
【００２４】まず、図５に示すように、密集した孔パタ
ーン５が形成された第２層間絶縁膜４の上層および孔パ
ターン５の内部に、接着層６およびＷ膜７を順次堆積す
る。次いで、図６に示すように、接着層６に対して選択
比の低い条件を用いたエッチバック法によって孔パター
ン５の外部のＷ膜７の８０〜９０％程度を除去し、接着
層６の上層に薄いＷ膜７（Ｗ残膜７ａ）を残す。
ーン５が形成された第２層間絶縁膜４の上層および孔パ
ターン５の内部に、接着層６およびＷ膜７を順次堆積す
る。次いで、図６に示すように、接着層６に対して選択
比の低い条件を用いたエッチバック法によって孔パター
ン５の外部のＷ膜７の８０〜９０％程度を除去し、接着
層６の上層に薄いＷ膜７（Ｗ残膜７ａ）を残す。
【００２５】この後、図７に示すように、ＣＭＰ法によ
って孔パターン５の外部のＷ残膜７ａおよび接着層６を
研磨除去することにより、孔パターン５の内部にＷ膜７
および接着層６を埋め込み、Ｗプラグを形成する。これ
によって、Ｗプラグのパターン密集部におけるシニング
が低減し、上層配線のショートマージンの向上を図るこ
とができる。
って孔パターン５の外部のＷ残膜７ａおよび接着層６を
研磨除去することにより、孔パターン５の内部にＷ膜７
および接着層６を埋め込み、Ｗプラグを形成する。これ
によって、Ｗプラグのパターン密集部におけるシニング
が低減し、上層配線のショートマージンの向上を図るこ
とができる。
【００２６】（実施の形態２）本発明の他の実施の形態
であるＷプラグの製造方法を図８および図９に示した半
導体基板の要部断面図を用いて工程順に説明する。
であるＷプラグの製造方法を図８および図９に示した半
導体基板の要部断面図を用いて工程順に説明する。
【００２７】まず、前記実施の形態１において前記図１
および前記図２を用いて説明した製造方法と同様に、孔
パターン５が形成された第２層間絶縁膜４の上層および
孔パターン５の内部に、接着層６およびＷ膜７を順次堆
積する。
および前記図２を用いて説明した製造方法と同様に、孔
パターン５が形成された第２層間絶縁膜４の上層および
孔パターン５の内部に、接着層６およびＷ膜７を順次堆
積する。
【００２８】次に、図８に示すように、接着層６に対し
て選択比の高い条件を用いたエッチバック法によって孔
パターン５の外部のＷ膜７を除去する。この際、Ｗ膜７
はジャストエッチングされて、接着層６が露出する。
て選択比の高い条件を用いたエッチバック法によって孔
パターン５の外部のＷ膜７を除去する。この際、Ｗ膜７
はジャストエッチングされて、接着層６が露出する。
【００２９】この後、図９に示すように、ＣＭＰ法によ
って孔パターン５の外部の接着層６を研磨除去すること
により、孔パターン５の内部にＷ膜７および接着層６を
埋め込み、Ｗプラグを形成する。この際、エッチバック
法におけるオーバーエッチングによって孔パターン５の
内部でＷ膜７の表面に落ち込みが生じているため、Ｗ膜
７の表面の落ち込みが解消できるまで、孔パターン５の
内部のＷ膜７および接着層６の表面を研磨除去し、同時
に第２層間絶縁膜４の表面を研磨除去する。
って孔パターン５の外部の接着層６を研磨除去すること
により、孔パターン５の内部にＷ膜７および接着層６を
埋め込み、Ｗプラグを形成する。この際、エッチバック
法におけるオーバーエッチングによって孔パターン５の
内部でＷ膜７の表面に落ち込みが生じているため、Ｗ膜
７の表面の落ち込みが解消できるまで、孔パターン５の
内部のＷ膜７および接着層６の表面を研磨除去し、同時
に第２層間絶縁膜４の表面を研磨除去する。
【００３０】このように、本実施の形態２によれば、孔
パターン５の内部で生ずるＷ膜７の表面の落ち込みが解
消するまで、孔パターン５の内部のＷ膜７および接着層
６の表面と、第２層間絶縁膜４の表面とがＣＭＰ法で同
時に研磨除去されるので、その表面が平坦化されたＷ膜
によって、Ｗプラグを形成することができる。また、孔
パターン５の外部のＷ膜７はエッチバック法で除去され
ることから、孔パターン５の外部のＷ膜７をＣＭＰ法で
研磨除去する場合と比較して、製造コストを低減するこ
とができる。
パターン５の内部で生ずるＷ膜７の表面の落ち込みが解
消するまで、孔パターン５の内部のＷ膜７および接着層
６の表面と、第２層間絶縁膜４の表面とがＣＭＰ法で同
時に研磨除去されるので、その表面が平坦化されたＷ膜
によって、Ｗプラグを形成することができる。また、孔
パターン５の外部のＷ膜７はエッチバック法で除去され
ることから、孔パターン５の外部のＷ膜７をＣＭＰ法で
研磨除去する場合と比較して、製造コストを低減するこ
とができる。
【００３１】パーティクルが存在する層間絶縁膜に本実
施の形態２を適用した一例を図１０〜図１２に示す半導
体基板の要部断面図を用いて説明する。
施の形態２を適用した一例を図１０〜図１２に示す半導
体基板の要部断面図を用いて説明する。
【００３２】まず、図１０に示すように、パーティクル
８が存在する第２層間絶縁膜４の上層および孔パターン
５の内部に、接着層６およびＷ膜７を順次堆積する。次
いで、図１１に示すように、接着層６に対して選択比の
高い条件を用いたエッチバック法によって孔パターン５
の外部のＷ膜７を除去する。この際、Ｗ膜７はジャスト
エッチングされて、接着層６が露出する。
８が存在する第２層間絶縁膜４の上層および孔パターン
５の内部に、接着層６およびＷ膜７を順次堆積する。次
いで、図１１に示すように、接着層６に対して選択比の
高い条件を用いたエッチバック法によって孔パターン５
の外部のＷ膜７を除去する。この際、Ｗ膜７はジャスト
エッチングされて、接着層６が露出する。
【００３３】この後、図１２に示すように、ＣＭＰ法に
よって孔パターン５の外部の接着層６を研磨除去した
後、孔パターン５の内部のＷ膜７の表面に生じた落ち込
みが解消できるまで、孔パターン５の内部のＷ膜７およ
び接着層６の表面を研磨除去し、同時に第２層間絶縁膜
４の表面をＣＭＰ法で研磨除去する。これにより、孔パ
ターン５の内部に、その表面が平坦化されたＷ膜７によ
って構成されるＷプラグを形成する。同時に、パーティ
クル８による段差が解消されて、上層配線のショートマ
ージンの向上を図ることができる。
よって孔パターン５の外部の接着層６を研磨除去した
後、孔パターン５の内部のＷ膜７の表面に生じた落ち込
みが解消できるまで、孔パターン５の内部のＷ膜７およ
び接着層６の表面を研磨除去し、同時に第２層間絶縁膜
４の表面をＣＭＰ法で研磨除去する。これにより、孔パ
ターン５の内部に、その表面が平坦化されたＷ膜７によ
って構成されるＷプラグを形成する。同時に、パーティ
クル８による段差が解消されて、上層配線のショートマ
ージンの向上を図ることができる。
【００３４】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００３５】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００３６】本発明によれば、Ｗプラグの上部が平坦化
されるので、Ｗプラグに接して形成される上層配線の信
頼度を向上させることができる。さらにＷプラグを形成
する際のＣＭＰ法によるＷ膜の研磨量が層間絶縁膜の上
層に堆積されたＷ膜の全膜厚の１／５以下であることか
ら、低コストでＷプラグを形成することができる。した
がって、信頼度の高い多層配線を低コストで形成するこ
とができる。
されるので、Ｗプラグに接して形成される上層配線の信
頼度を向上させることができる。さらにＷプラグを形成
する際のＣＭＰ法によるＷ膜の研磨量が層間絶縁膜の上
層に堆積されたＷ膜の全膜厚の１／５以下であることか
ら、低コストでＷプラグを形成することができる。した
がって、信頼度の高い多層配線を低コストで形成するこ
とができる。
【図１】本発明の一実施の形態であるＷプラグの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＷプラグの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＷプラグの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＷプラグの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＷプラグの製造方
法を適用した一例を示す半導体基板の要部断面図であ
る。
法を適用した一例を示す半導体基板の要部断面図であ
る。
【図６】本発明の一実施の形態であるＷプラグの製造方
法を適用した一例を示す半導体基板の要部断面図であ
る。
法を適用した一例を示す半導体基板の要部断面図であ
る。
【図７】本発明の一実施の形態であるＷプラグの製造方
法を適用した一例を示す半導体基板の要部断面図であ
る。
法を適用した一例を示す半導体基板の要部断面図であ
る。
【図８】本発明の他の実施の形態であるＷプラグの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図９】本発明の他の実施の形態であるＷプラグの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１０】本発明の他の実施の形態であるＷプラグの製
造方法を適用した一例を示す半導体基板の要部断面図で
ある。
造方法を適用した一例を示す半導体基板の要部断面図で
ある。
【図１１】本発明の他の実施の形態であるＷプラグの製
造方法を適用した一例を示す半導体基板の要部断面図で
ある。
造方法を適用した一例を示す半導体基板の要部断面図で
ある。
【図１２】本発明の他の実施の形態であるＷプラグの製
造方法を適用した一例を示す半導体基板の要部断面図で
ある。
造方法を適用した一例を示す半導体基板の要部断面図で
ある。
１ 半導体基板 ２ 第１層間絶縁膜 ３ 下層配線 ４ 第２層間絶縁膜 ５ 孔パターン ６ 接着層 ７ タングステン膜 ７ａ タングステン残膜 ８ パーティクル
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 JJ19 JJ33 KK08 NN06 NN07 PP04 PP09 PP15 QQ08 QQ31 QQ35 QQ37 QQ48 RR04 RR09 SS02 SS04 WW02 XX34
Claims (1)
- 【請求項１】 基板上の層間絶縁膜に設けられた孔パタ
ーンの内部にプラグを形成する半導体集積回路装置の製
造方法であって、（ａ）前記層間絶縁膜に前記孔パター
ンを形成する工程と、（ｂ）前記基板上に接着層および
金属膜を順次堆積する工程と、（ｃ）前記層間絶縁膜上
の前記金属膜の少なくとも１／１０程度を残して、前記
金属膜をエッチバック法で除去する工程と、（ｄ）前記
孔パターンの外部の前記金属膜の残膜および前記接着層
をＣＭＰ法で研磨除去する工程とを有することを特徴と
する半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000088437A JP2001274238A (ja) | 2000-03-28 | 2000-03-28 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000088437A JP2001274238A (ja) | 2000-03-28 | 2000-03-28 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001274238A true JP2001274238A (ja) | 2001-10-05 |
Family
ID=18604319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000088437A Pending JP2001274238A (ja) | 2000-03-28 | 2000-03-28 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001274238A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101009338B1 (ko) | 2009-05-22 | 2011-01-19 | 주식회사 하이닉스반도체 | 반도체 장치 제조방법 |
| US7986041B2 (en) | 2002-04-12 | 2011-07-26 | Renesas Electronics Corporation | Semiconductor device |
-
2000
- 2000-03-28 JP JP2000088437A patent/JP2001274238A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7986041B2 (en) | 2002-04-12 | 2011-07-26 | Renesas Electronics Corporation | Semiconductor device |
| KR101009338B1 (ko) | 2009-05-22 | 2011-01-19 | 주식회사 하이닉스반도체 | 반도체 장치 제조방법 |
| US7910481B2 (en) | 2009-05-22 | 2011-03-22 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device |
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