JP2001268137A

JP2001268137A - デジタル信号配線方法

Info

Publication number: JP2001268137A
Application number: JP2000077603A
Authority: JP
Inventors: Kazuo Okamoto; 和雄岡本
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2000-03-21
Filing date: 2000-03-21
Publication date: 2001-09-28

Abstract

(57)【要約】【課題】電子機器において、回路のデジタル化と高周
波化、高集積化が急速に進んでいる。とりわけ携帯電子
機器においては携帯性をよくするために、薄さ、軽さ、
小ささが要求されている。このため半導体やプリント配
線板の回路から発せられる不要輻射の対策に用いる部品
も非常に薄いもの、軽いもの、小さいものが要望され、
従来の対策方法と部品では対応できない。また電子機器
一般に低コスト化が進んだため、不要輻射対策において
も、低コスト化が重要である。【解決手段】電子機器内部における電子回路におい
て、クロック回路等の信号に、その信号と逆相でかつ遅
延が等しくなるように、逆位相バッファを挿入し、かつ
それぞれのバッファからの配線を互いに近傍で平行に配
線し、かつ各配線をそれぞれ同一入力インピーダンスと
なるよう終端することで不要輻射の電波放射を低減す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電子機器に搭載され
ている電子回路と、半導体部品と、プリント配線板から
不要に放射される不要輻射ノイズを軽減する方法に関す
るものである。コンピュータのデジタル回路におけるク
ロックラインやバスラインはコンピュータのパフォーマ
ンスを向上するためにますます高周波化の傾向にある。
また最近ではＡＶ機器においてもデジタル化の流れによ
りクロックラインやバスラインが使われている。電子機
器から放射される不要輻射は，他の機器への影響を阻止
するために、電子機器から不要に放射される電波のレベ
ルは法律やメーカー間の自主規制により一定の値を超え
ないよう規制されている。不要輻射は電子機器が目的と
した機能ではなく、副作用的なものであるので、この対
策により電子機器の機能目的を損なわない方法が望まれ
る。

【０００２】

【従来の技術】従来、不要輻射の軽減方法としては、信
号線へ対策を施して発生そのものを低減する方法と、発
生した電磁波をシールドにより電子機器筐体外部に漏れ
ないようにする対策方法が一般的である。

【０００３】信号線への対策方法としては、高周波信号
の電圧レベルを下げて放射エネルギーを下げる方法や、
高周波信号のオーバーシュートやアンダーシュート等の
高調波が出ないようにダンピング抵抗やＥＭＩフィルタ
を入れる方法や、最近ではディファレンシャル信号に変
換して伝送する方法や、クロックの周波数をランダムに
かつ微少に変化させて特定周波数のみへの輻射電力集中
を軽減し周波数を拡散させる周波数拡散法がある。シー
ルドで対策する方法としては、導電性の材料でプリント
配線板、放射原因部分、又はキャビネット自体をシール
ドする方法がある。古くはシールド材として金属を使用
していたが、機器の小型化と軽量化のため、プラスチッ
クに導電性の塗料やメッキを施す方法が用いられてい
る。最近はマグネシウムやアルミニウムといった軽量金
属を筐体として使う方法も用いられている。

【０００４】直接信号線に対して対策する方法としては
特開平８−１８１６６９のクロック妨害抑制装置が知ら
れている。この方法はクロック発生回路の出力に反転回
路を追加し、反転回路を通過した信号をクロックの配線
と平行して配線することによって、クロックの配線から
出てくる不要な電波輻射を軽減する方法である。

【０００５】

【発明が解決しようとする課題】デジタル信号をプリン
ト配線板上に配線したとき、信号の急激な電流変化の際
に、周囲に電磁界が生じる。例えば周波数ｆのクロック
の周囲には周波数ｆの電磁界が生じる。さらにその配線
が次段の回路に接続されているとき、配線のインピーダ
ンスと次段回路の入力インピーダンスのミスマッチによ
り反射がおこる。この反射により、もとのデジタル信号
の周波数ｆより高次周波数の電流変化を生じる。これが
原因で高次周波数２ｆ、３ｆ、４ｆ、５ｆといったｆの
整数倍の周波数成分をもつ不要輻射が生じる。これがプ
リント配線板から空間に放射される不要輻射の発生原理
である。この対策手法としてはいろいろあるが、いずれ
も課題があった。

【０００６】例えばディファレンシャル回路を構成する
と不要輻射は軽減されるが、ディファレンシャル駆動用
のドライバ回路が必要な場合が多く、元の信号からディ
ファレンシャル信号へのレベル変換と、逆にディファレ
ンシャル信号から元の信号への逆変換のための仕組みを
あらかじめ半導体に仕込む必要があった。しかし現実的
にはすべての高周波クロックに特殊なディファレンシャ
ルドライバが使われることはほとんどなく、容易にクロ
ックを対策する方法が望まれていた。

【０００７】次に、特開平８−１８１６６９号のクロッ
ク妨害抑制装置においては、クロック発生回路からでる
クロック信号の後段には回路がないので信号の遅延はな
い、しかるに反転回路による遅延があるので、クロック
と逆クロックから生じる電磁界の位相が１８０度になら
ず、互いの電磁波を十分に打ち消せないので、電磁波の
軽減効果が少ない。さらにクロック信号は半導体デバイ
スで終端されているのに、逆クロック信号が終端されて
いないために、半導体の入力インピーダンスによる反射
によって高周波分の電磁波がつくられるにもかかわら
ず、逆クロック信号による逆相の高周波が生じないた
め、高調波に対する電磁波の軽減効果も不完全であっ
た。

【０００８】

【課題を解決するための手段】本発明の請求項１に記載
の発明は、高周波成分を含むクロックなどの信号を出力
する出力回路と、前記出力回路を入力とし出力を生じる
バッファ回路Ａと、前記出力回路の出力を入力とし前記
バッファ回路Ａとは逆相の出力を生じるバッファ回路Ｂ
と、前記バッファ回路Ａの出力を引き回す配線Ａと、前
記バッファ回路Ｂの出力を引き回す配線Ｂと、前記配線
Ａが前記バッファ回路Ａとは逆の一端において次段の回
路へ接続され、前記配線Ａと前記配線Ｂとがほぼ平行か
つ隣接して配置されると共に、前記配線Ｂが前記バッフ
ァ回路Ｂとは逆の一端において前記配線Ａの次段の入力
回路と同一インピーダンスで終端され、配線Ａから出る
不要輻射を配線Ｂから出る不要輻射で相殺することによ
り放射を軽減する作用を有する。

【０００９】請求項２に記載の発明は、クロックなど一
定周期でレベルが変化する信号を出力する出力回路と、
前記出力回路を入力とし出力を生じる遅延回路Ａと、前
記出力回路の出力を入力とし入力とは逆相の出力を生じ
るバッファ回路Ｂと、前記遅延回路Ａの出力を引き回す
配線Ａと前記バッファ回路Ｂの出力を引き回す配線Ｂ
と、前記配線Ａが前記遅延回路Ａとは逆の一端において
次段の回路へ接続され、前記配線Ａと前記配線Ｂとがほ
ぼ平行かつ隣接して配置されると共に、前記配線Ｂが前
記遅延回路Ｂとは逆の一端において前記配線Ａの次段の
入力回路と同一インピーダンスで終端され、配線Ａから
出る不要輻射を配線Ｂから出る不要輻射で相殺すること
により放射を軽減する作用を有する。

【００１０】請求項３に記載の発明は、クロックなど一
定周期でレベルが変化する信号を出力する出力回路と、
前記出力回路を入力とし出力を生じるバッファ回路Ａ
と、前記出力回路の出力を入力とし入力とは逆相の出力
を生じる遅延回路Ｂと、前記バッファ回路Ａの出力を引
き回す配線Ａと前記遅延回路Ｂの出力を引き回す配線Ｂ
と、前記配線Ａが前記バッファ回路Ａとは逆の一端にお
いて次段の回路へ接続され、前記配線Ａと前記配線Ｂと
がほぼ平行かつ隣接して配置されると共に、前記配線Ｂ
が前記遅延回路Ｂとは逆の一端において前記配線Ａの次
段の入力回路と同一インピーダンスで終端され、配線Ａ
から出る不要輻射を配線Ｂから出る不要輻射で相殺する
ことにより放射を軽減する作用を有する。

【００１１】請求項４に記載の発明は、前記配線Ｂが前
記バッファＢとは逆の一端においてＬＳＩなどのアクテ
ィブ素子により終端されるため、前記配線Ａの前記バッ
ファＡとほぼ等しいインピーダンスで終端されるため、
配線Ａから出る不要輻射を配線Ｂから出る不要輻射で相
殺することにより放射を軽減する作用を有する。

【００１２】請求項５に記載の発明は、請求項１におい
て、前記配線Ｂが前記バッファＢとは逆の一端において
抵抗・コンデンサなどのパッシブ素子により終端され、
配線Ａから出る不要輻射を配線Ｂから出る不要輻射で相
殺することにより放射を軽減する作用を有する。

【００１３】請求項６に記載の発明は、請求項１におい
て、前記配線Ａと前記配線Ｂがほぼ同一の長さであり、
前記バッファＡおよび前記バッファＢにおける信号の反
射の特性が等しくなるため、配線Ａから出る不要輻射を
配線Ｂから出る不要輻射で相殺することにより放射を軽
減する作用を有する。

【００１４】本発明の請求項７に記載の発明は、請求項
１から６に記載の発明の、前記配線Ａと前記配線Ｂの外
側に隣接するように接地線を備えたことを特徴とする請
求項１から６に記載のデジタル信号配線方法であり、配
線Ａから出る不要輻射を配線Ｂから出る不要輻射で相殺
することに加えて、安定し接地電位で囲むことによりさ
らに放射を軽減する作用を有する。

【００１５】請求項８に記載の発明は、請求項１から６
に記載の発明の、前記配線Ａと前記配線Ｂの外側に隣接
するように接地線を備えたことを特徴とする請求項１か
ら６に記載のデジタル信号配線方法であり、配線Ａから
出る不要輻射を配線Ｂから出る不要輻射で相殺すること
に加えて、上下にほぼ平行かつ隣接して配置される接地
面による安定した接地電位で囲むことによりさらに放射
を軽減する作用を有する。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図１から図１１を用いて説明する。

【００１７】（実施の形態１）図１は、本発明の実施の
形態１における不要輻射対策の構成を示す回路・パター
ン図である。高周波デジタル信号を出力する出力半導体
１と入力半導体９の間に高周波クロックＶ２を伝送する
場合を説明する。すべての半導体はＣＭＯＳで構成して
いる。図１はプリント配線板１０上の部品とレイアウト
をも示す図面である。出力半導体１には、クロック出力
回路２と、それに接続される正論理バッファ３と負論理
バッファ４が構成されている。正論理バッファ３と負論
理バッファ４の遅延時間は同じになるもので構成されて
いる。また正論理バッファ３と負論理バッファ４のそれ
ぞれの出力信号Ｖ３とＶ４は半導体１３のＭ番目とＭ＋
１番目の隣接したピンに配置されている。半導体１３の
正論理出力信号Ｖ３と負論理出力信号Ｖ４からプリント
配線板１０上にはそれぞれ配線５と配線６が配置されて
いる。配線５と配線６は例えば０．１５ｍｍの間隔で非
常に近接して配線する。間隔そのものは基板の加工技術
により大きくなる場合も小さくなる場合もある。配線５
と配線６は相互に平行で、図のように折り曲げるときは
なるべく鈍角で折り曲げ、折り曲げ後も近接したまま平
行に配線する。配線５と配線６は入力半導体９のＮ番ピ
ンとＮ番ピンに隣接するピンに接続する。

【００１８】配線５と配線６を受ける半導体は、上記で
示したとおり同一半導体の隣接するピンに配置するのが
望ましいが、同一半導体に限定するものではなく同じ入
力インピーダンスを持つ別の半導体であってもよい。例
えば、配線５を入力半導体９の入力バッファ７に入力
し、配線６を入力半導体９とほぼ同じ位置で配線板を挟
んで反対側に設けた入力半導体１１に入力する。このよ
うに入力半導体９の裏面に入力半導体１１を設けること
で配線５と配線６の長さを等しくすることができる。こ
れにより、配線のインピーダンスも、入力半導体のイン
ピーダンスも等しくすることができる。

【００１９】次に、本発明の実施の形態における動作原
理の説明を行う。

【００２０】出力回路２の出力は、例えば３３ＭＨｚの
クロックであり、出力の配線の影響がなければ図２
（ａ）のＶ２に示すノイズのない矩形波となる。半導体
１の出力Ｖ２を受けて半導体１３の正論理バッファ３の
出力電圧波形は、図２（ａ）のＶ３を出力する。つまり
Ｖ２より正論理バッファ３の遅延時間ｔ３だけ遅れた波
形である。同様に負論理バッファ４の出力電圧波形は、
図２（ａ）のＶ４のようになる。つまりＶ２より負論理
バッファ４の遅延時間ｔ４だけ遅れた波形である。正論
理バッファ３と負論理バッファ４の遅延時間が等しくな
るような半導体を使うと、出力電圧波形Ｖ３は出力電圧
波形Ｖ４と１８０度位相がずれ、反転した波形になる。
したがって配線６の半導体１３の極近傍で発生する電磁
界と配線５の半導体１３の極近傍で発生する電磁界と
は、電磁界の極性が逆で、レベルが同じであるため、互
いに相殺され空間への不要輻射は軽減される。

【００２１】半導体１３からｘ距離分だけ離れた地点で
の信号波形を図２（ｂ）に示す。信号Ｖ３ｘは配線Ａの
ｘ距離分だけ離れた地点での波形である。これはＶ３よ
りさらに配線Ａのｘ距離による遅延時間分ｔｘだけ遅れ
た波形である。Ｖ４ｘは配線Ｂのｘ距離分だけ離れた地
点での波形である。これはＶ４より配線Ｂのｘ距離によ
る遅延時間分ｔｘだけ遅れた波形である。この点におい
ては入力バッファ７と入力バッファ８の入力インピーダ
ンスによる反射が生じ、高調波分も１８０度位相がず
れ、反転した波形になる。つまりＶ３ｘとＶ４ｘは１８
０度位相がずれ反転した波形になる。したがって配線６
の半導体１３から距離ｘ離れた配線から発生する電磁界
と、配線５の半導体１３から距離ｘ離れた配線から発生
する電磁界とは、電磁界の極性が逆で、レベルが同じで
あるため、互いに相殺され空間への不要輻射は軽減され
る。

【００２２】入力半導体９の入力端子部分までの配線の
各点について同じことが言える。

【００２３】したがって、配線５から輻射される不要輻
射ノイズと配線６から輻射される不要輻射ノイズとは、
全配線部において電磁界の極性が逆で、レベルが同じで
あるため、互いに相殺され空間への不要輻射は軽減され
る。

【００２４】本発明を実施した場合と従来の場合におけ
る不要輻射の比較例を示す。

【００２５】図３は本実施の形態を施さないとき、つま
り負論理バッファ４と配線６と入力バッファ８を使用し
ないとき、配線５から輻射される不要輻射をプリント配
線板から３ｍの距離にある水平アンテナで測定したもの
である。この場合は決められた規格値に対して収まって
いるものの測定値は十分なマージンをとれていない。

【００２６】図４は本実施の形態を施した時、配線５と
配線６から輻射される不要輻射をプリント配線板から３
ｍの距離にある水平アンテナで測定したものである。こ
の場合は決められた規格値に対し２０ｄＢ近くと十分な
マージンをとれることがわかる。よって本実施の形態を
採用することにより、３３ＭＨｚとその高周波が不要輻
射の規格値より大幅に軽減されることがわかる。

【００２７】（実施の形態２）図５は、本発明の実施の
形態２における不要輻射対策の構成を示す回路・パター
ン図である。構成は図１における負論理バッファ４の代
わりに遅延素子１５のみが置き換わっている。遅延素子
１５の遅延時間は、負論理バッファ４と同一である。そ
れ以外の構成は図１と同じであるので説明を省略する。

【００２８】次に本発明の実施の形態における動作原理
の説明であるが、原理としては実施の形態１の説明にお
いて負論理バッファ４が遅延素子１５に置き換えただけ
の説明になるので、省略する。信号がクロックのように
規則的に変化する場合においては遅延素子を使っても逆
位相の信号が得られるため同様の効果が得られる。

【００２９】（実施の形態３）図６は、本発明の実施の
形態３における不要輻射対策の構成を示す回路・パター
ン図である。構成は図１において正論理バッファ３の代
わりに遅延素子１４のみが置き換わっている。遅延素子
１４の遅延時間は、正論理バッファ３と同一である。そ
れ以外の構成は図１と同じであるので説明を省略する。

【００３０】次に本発明の実施の形態における動作原理
の説明であるが、原理としては実施の形態１の説明にお
いて正論理バッファ３が遅延素子１４に置き換えただけ
の説明になるので、省略する。信号がクロックのように
規則的に変化する場合においては遅延素子を使っても逆
位相の信号が得られるため同様の効果が得られる。

【００３１】（実施の形態４）図７は、本発明の実施の
形態４における不要輻射対策の構成を示す回路・パター
ン図である。これは入力バッファ７と同一の入力インピ
ーダンスをパッシブ素子により構成した例である。図１
において入力半導体１１の置換として入力バッファ７と
同じインピーダンスをプルアップ抵抗１６とプルダウン
抵抗１７とコンデンサ１８で構成している。それ以外の
構成は図１と同じであるので説明を省略する。

【００３２】次に本発明の実施の形態における動作原理
の説明であるが、原理としては実施の形態１の説明にお
いて入力バッファ８をプルアップ抵抗１６とプルダウン
抵抗１７とコンデンサ１８に置き換えただけの説明にな
るので、省略する。

【００３３】（実施の形態５）図８は、本発明の実施の
形態５における不要輻射対策の構成を示す回路・パター
ン図である。これは図１において配線５の外側にグラン
ドパターン１９を、配線６の外側にグランドパターン２
０をそれぞれの配線から０．３ｍｍの距離に０．１５ｍ
ｍ幅のグランドパターンを引いた例である。それ以外の
構成は図１と同じであるので説明を省略する。

【００３４】次に本発明の実施の形態における動作原理
の説明であるが、原理としては実施の形態１の説明にお
いて、発生する不要輻射の一部分がグランドパターンに
よりシールドされて輻射量がより軽減される。それ以外
の動作原理は、実施の形態１と同一であるので省略す
る。

【００３５】（実施の形態６）図９は、本発明の実施の
形態６における不要輻射対策の構成を示す回路・パター
ン図である。これは図１において配線５と配線６を含む
面の上側と下側にグランドプレーンを配置した例であ
る。配線５と配線６の導体層２５の厚みは０．０２ｍｍ
で、グランドプレーン層２１、２２の厚みは０．０４ｍ
ｍで、配線層とグランドプレーン層間の絶縁層プリプレ
グ２３、２４の厚みは０．１１ｍｍである。それ以外の
構成は図１と同じであるので説明を省略する。

【００３６】次に本発明の実施の形態における動作原理
の説明であるが、原理としては実施の形態５の説明にお
いて、発生する不要輻射のほとんどの部分がグランドプ
レーンによりシールドされて輻射量がより軽減される。
それ以外の動作原理は、実施の形態１と同一であるので
省略する。

【００３７】（実施の形態７）図１０は、本発明の実施
の形態７における不要輻射対策の構成を示す回路・パタ
ーン図である。これは図８において半導体１３の配線５
と配線６の接続されるＭ番ピンとＭ＋１番ピンの外側に
実施の形態５で説明したグランドパターン１９とグラン
ドパターン２０をＭ−１番ピンとＭ＋２番ピンに接続す
る構成である。Ｍ−１番ピンとＭ＋２番ピンは半導体１
３の内部においてグランドに接続されている。入力半導
体９においては、配線５に近いグランドパターン１９が
Ｎ−１番ピンに接続されている。Ｎ−１番ピンは入力半
導体９においてグランドに接続されている。入力半導体
１１においては、配線６に近いグランドパターン２０が
Ｐ＋１番ピンに接続されている。Ｐ＋１番ピンは入力半
導体１１においてグランドに接続されている。

【００３８】次に本発明の実施の形態における動作原理
の説明であるが、原理としては実施の形態５の説明にお
いて、グランドパターンが半導体１３のグランドと入力
半導体９のグランドと入力半導体１１のグランドに固定
されてより安定したグランドとなり、発生する不要輻射
の一部分がグランドパターンによりシールドされて輻射
量がより軽減される。それ以外の動作原理は、実施の形
態５と同一であるので省略する。

【００３９】（実施の形態８）図１１は、本発明の実施
の形態８における不要輻射対策の構成を示す回路・パタ
ーン図である。これは実施の形態７の図１０において配
線５と配線６を含む面の上側と下側にグランドプレーン
を配置した例である。配線５と配線６の導体層２５の厚
みは０．０２ｍｍで、グランドプレーン層２１、２２の
厚みは０．０４ｍｍで、配線層とグランドプレーン層間
の絶縁層プリプレグ２３、２４の厚みは０．１１ｍｍで
ある。それ以外の構成は図１０と同一であるので説明を
省略する。

【００４０】次に本発明の実施の形態における動作原理
の説明であるが、原理としては実施の形態７の説明にお
いて、発生する不要輻射のほとんどの部分がグランドプ
レーンによりシールドされて輻射量がより軽減される。
それ以外の動作原理は、実施の形態７と同一であるので
省略する。

【００４１】

【発明の効果】以上のように、本発明により、高周波の
信号線に対して逆相となる信号を沿うように平行に配置
することで、高周波の信号線から輻射される不要輻射を
打ち消すことにより、ディファレンシャルのドライバな
どの特殊な回路を用いることなく放射を著しく軽減する
ことを可能にした。

【図面の簡単な説明】

【図１】本発明の実施の形態１における回路図とパター
ン配線図

【図２】本発明の実施の形態１における、信号波形を示
す図

【図３】本発明の実施の形態１を使用しないときの不要
輻射を示す図

【図４】本発明の実施の形態１を使用したときの不要輻
射を示す図

【図５】本発明の実施の形態２における回路図とパター
ン配線図

【図６】本発明の実施の形態３における回路図とパター
ン配線図

【図７】本発明の実施の形態４における回路図とパター
ン配線図

【図８】本発明の実施の形態５における回路図とパター
ン配線図

【図９】本発明の実施の形態６における回路図とパター
ン配線図

【図１０】本発明の実施の形態７における回路図とパタ
ーン配線図

【図１１】本発明の実施の形態８における回路図とパタ
ーン配線図

【符号の説明】

１出力半導体２出力回路３正論理バッファ４負論理バッファ５、６配線パターン７、８入力バッファ９入力半導体１０プリント配線板１１入力半導体１２プリント配線板の表面と裏面をつなぐバイアホー
ル１３バッファを構成する半導体１４遅延素子１５逆位相生成遅延素子１６プルアップ抵抗１７プルダウン抵抗１８コンデンサ１９、２０、２１、２２グランドパターン２３プリプレグ２４プリプレグ２５配線層Ｖ３正論理バッファ出力Ｖ４負論理バッファ出力Ｌ半導体１３の入力ピン番号Ｌ番Ｌ＋１半導体１３の入力ピン番号Ｌ＋１番Ｍ−１半導体１３の出力ピン番号Ｍ−１番Ｍ半導体１３の出力ピン番号Ｍ番Ｍ＋１半導体１３の出力ピン番号Ｍ＋１番Ｍ＋２半導体１３の出力ピン番号Ｍ＋２番Ｎ−１半導体９の入力ピン番号Ｎ−１番Ｎ半導体９の入力ピン番号Ｎ番Ｐ半導体１１の入力ピン番号Ｐ番Ｐ＋１半導体１１の入力ピン番号Ｐ＋１番Ｘ配線５と配線６において、半導体１３からの距離

Claims

【特許請求の範囲】

【請求項１】高周波成分を含むクロックなどの信号を
出力する出力回路と、前記出力回路を入力とし出力を生
じるバッファ回路Ａと、前記出力回路の出力を入力とし
前記バッファ回路Ａとは逆相の出力を生じるバッファ回
路Ｂと、前記バッファ回路Ａの出力を引き回す配線Ａ
と、前記バッファ回路Ｂの出力を引き回す配線Ｂと、前
記配線Ａが前記バッファ回路Ａとは逆の一端において次
段の回路へ接続され、前記配線Ａと前記配線Ｂとがほぼ
平行かつ隣接して配置されると共に、前記配線Ｂが前記
バッファ回路Ｂとは逆の一端において前記配線Ａの次段
の入力回路とほぼ同一インピーダンスで終端されている
ことを特徴とするデジタル信号配線方法。
【請求項２】クロックなど一定周期でレベルが変化す
る信号を出力する出力回路と、前記出力回路を入力とし
出力を生じる遅延回路Ａと、前記出力回路の出力を入力
とし入力とは逆相の出力を生じるバッファ回路Ｂと、前
記遅延回路Ａの出力を引き回す配線Ａと前記バッファ回
路Ｂの出力を引き回す配線Ｂと、前記配線Ａが前記遅延
回路Ａとは逆の一端において次段の回路へ接続され、前
記配線Ａと前記配線Ｂとがほぼ平行かつ隣接して配置さ
れると共に、前記配線Ｂが前記遅延回路Ｂとは逆の一端
において前記配線Ａの次段の入力回路とほぼ同一インピ
ーダンスで終端されていることを特徴とするデジタル信
号配線方法。
【請求項３】クロックなど一定周期でレベルが変化す
る信号を出力する出力回路と、前記出力回路を入力とし
出力を生じるバッファ回路Ａと、前記出力回路の出力を
入力とし入力とは逆相の出力を生じる遅延回路Ｂと、前
記バッファ回路Ａの出力を引き回す配線Ａと前記遅延回
路Ｂの出力を引き回す配線Ｂと、前記配線Ａが前記バッ
ファ回路Ａとは逆の一端において次段の回路へ接続さ
れ、前記配線Ａと前記配線Ｂとがほぼ平行かつ隣接して
配置されると共に、前記配線Ｂが前記遅延回路Ｂとは逆
の一端において前記配線Ａの次段の入力回路とほぼ同一
インピーダンスで終端されていることを特徴とするデジ
タル信号配線方法。
【請求項４】前記配線Ｂが前記バッファＢとは逆の一
端においてＬＳＩなどのアクティブ素子により終端され
ていることを特徴とする請求項１から３に記載のデジタ
ル信号配線方法。
【請求項５】前記配線Ｂが前記バッファＢとは逆の一
端において抵抗・コンデンサなどのパッシブ素子により
終端されていることを特徴とする請求項１から３に記載
のデジタル信号配線方法。
【請求項６】前記配線Ａと前記配線Ｂがほぼ同一の長
さであることを特徴とする請求項１から３に記載のデジ
タル信号配線方法。
【請求項７】前記配線Ａと前記配線Ｂの外側に隣接す
るように接地線を備えたことを特徴とする請求項１から
６に記載のデジタル信号配線方法。
【請求項８】前記配線Ａと前記配線Ｂの属する面の上
下にほぼ平行かつ隣接して配置される接地面を備えたこ
とを特徴とする請求項１から６に記載のデジタル信号配
線方法。
【請求項９】前記バッファ回路Ａと前記バッファ回路
Ｂとが同一半導体により構成されていることを特徴とす
る請求項１に記載のデジタル信号配線方法。
【請求項１０】前記バッファ回路Ａと前記バッファ回
路Ｂとが同一半導体の隣接したピンに構成されることを
特徴とする請求項９に記載のデジタル信号配線方法。
【請求項１１】前記バッファ回路Ａと前記バッファ回
路Ｂとが同一半導体の隣接したピンに配置され、かつそ
れぞれ外側に隣接するピンに前記接地線が配置されるこ
とを特徴とする請求項１０に記載のデジタル信号配線方
法。
【請求項１２】前記配線Ａの前記バッファＡとは逆の
一端で接続されるＬＳＩと前記配線Ｂが前記バッファＢ
とは逆の一端において接続されるＬＳＩが同一のＬＳＩ
であり入力インピーダンスが同じか、又は前記配線Ａの
前記遅延回路Ａとは逆の一端で接続されるＬＳＩと前記
配線Ｂが前記バッファＢとは逆の一端において接続され
るＬＳＩが同一のＬＳＩであり入力インピーダンスが同
じか、又は前記配線Ａの前記バッファＡとは逆の一端で
接続されるＬＳＩと前記配線Ｂが前記遅延回路Ｂとは逆
の一端において接続されるＬＳＩが同一のＬＳＩであり
入力インピーダンスが同じことを特徴とする請求項４に
記載のデジタル信号配線方法。
【請求項１３】前記配線Ａの前記バッファＡとは逆の
一端で接続されるＬＳＩと前記配線Ｂが前記バッファＢ
とは逆の一端において接続されるＬＳＩが同一のＬＳＩ
であり隣接したピンに構成され、又は前記配線Ａの前記
遅延回路Ａとは逆の一端で接続されるＬＳＩと前記配線
Ｂが前記バッファＢとは逆の一端において接続されるＬ
ＳＩが同一のＬＳＩであり隣接したピンに構成され、又
は前記配線Ａの前記バッファＡとは逆の一端で接続され
るＬＳＩと前記配線Ｂが前記遅延回路Ｂとは逆の一端に
おいて接続されるＬＳＩが同一のＬＳＩであり隣接した
ピンに構成されることを特徴とする請求項１２に記載の
デジタル信号配線方法。
【請求項１４】前記接地線を同一半導体の配線Ａと配
線Ｂが接続されるピンのそれぞれに外側に隣接したピン
に構成されることを特徴とする請求項１３に記載のデジ
タル信号配線方法。