JP2001267938A - パラレル化されたスライディングウィンドウ処理によるｍａｐデコーディング - Google Patents

パラレル化されたスライディングウィンドウ処理によるｍａｐデコーディング

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Abstract

(57)【要約】 【課題】 パイプライン状のウィンドウ化された処理に
よりＭＡＰデコーディングを行うこと 【解決手段】 パイプライン化を使用するＭＡＰデコー
ディングにおけるサブブロック処理技術に関する。ベー
タの処理とパラレルにアルファの処理を開始し、処理の
各ステージを更に内部でパラレルにする。前方伝搬処理
と後方伝搬処理とをパイプライン化することによって、
更にある程度スループットを純粋に改善できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は無線通信技術に関
し、より詳細にはターボデコーディングおよび同様な技
術に関する。
【０００２】
【従来技術】誤り訂正 符号化されたデジタル通信システムは所定の信号対ノイ
ズ比（ＳＮＲ）におけるデータの信頼性を改善するため
に、誤り制御用符号を使用している。例えば（データ記
憶アプリケーションで使用される）極端に簡単な形態
は、８ビットのデータごとに１つのパリティビットを発
生し、送信する方法である。９ビットの各ブロックごと
にパリティをチェックすることにより、単一ビットの誤
りを検出できる。（各ブロックに３つの誤り訂正ビット
を加えることにより、単一ビットの誤りを検出し、訂正
することができる。）一般に誤り制御符号化技術として
データストリームに付随するようにエクストラビットを
発生し、データストリーム内の誤りを検出し、可能な場
合にはこの誤りを訂正できるようにする技術が多数存在
している。
【０００３】トレリス符号化 誤り制御のための重要な技術の１つとしてトレリス符号
化方法がある。この種の技術では所定のシンボルの次に
別のシンボルが直接続くことができないように、シンボ
ルのシーケンスにある制限条件が課される。これら制限
条件は許容される変化と許容されない変化との幾何学的
パターン（すなわちトレリス）によって定められること
が多い。シンボルのシーケンスに課される制限条件が存
在することによりデータシーケンスに対するある構造が
得られる。すなわち制限条件が破られたかどうかを分析
することにより多数の誤りを訂正できる。この方法は極
めて強力な種類の符号化技術であり、これら幾何学的制
限条件をより高い次元としたり、または制限条件を表記
するために代数式を使用することもでき、多数の変形例
を使用できる。
【０００４】ターボ符号化 ターボ符号化アーキテクチャのエンコーダ側では一般に
２つのエンコーダを使用する。すなわち１つのエンコー
ダは未処理のデータストリームに演算を実行し、他方の
エンコーダはベースデータストリームのシャッフルされ
たコピーに演算を実行し、未処理のデータストリームの
各ビットに対し２つのパリティビットを発生するように
なっている。従って、エンコーダの出力は入進データス
トリームのビットの３倍多いビットを含む。以下、この
ような「パラレル連接エンコーダ」（すなわちＰＣＥ）
のコンフィギュレーションについて詳細に説明する。
【０００５】
【発明が解決しようとする課題】このターボ符号化の最
も驚くべきことは、そのデコーディングのアーキテクチ
ャにある。デコーダ側ではオリジナルデータを再生する
ために（もしチャンネルにノイズがなかった場合）エン
コーダ側で行われた変換を単に反転するプロセスを呼び
出す。しかしながら、デコーダ側は情報ビットのソフト
推定値に演算を行うように構成されており、繰り返し再
推定プロセスにより推定値を正確にする。デコーダは第
１回のパスで判断に到達する必要はないが、一般に収束
が得られるまで情報ビットの推定値を繰り返して改善す
ることが認められている。
【０００６】ＭＡＰデコーダＭＡＰデコーディングは計
算を集中させる技術であり、この技術はターボデコーデ
ィングおよびトレリス符号化変調技術にとって極めて重
要なものとなっている。ＭＡＰとは「帰納的最大（ｍａ
ｘｉｍｕｍ ａ ｐｏｓｔｅｒｉｏｒｉ）」を示すもの
である。ＭＡＰデコーダは初期に受信したシンボルおよ
び最近受信したシンボルを検討し、各シンボルに対する
最も可能性の高い推定値を必要とする。このことは、ト
レリス符号化を使用する場合に特に重要である。その理
由は、各シンボルに対する推定値はその後に続くシンボ
ルに対する推定値と関連しているからである。
【０００７】これと対照的に、最尤（ＭＬ）デコーダは
実際に受信したシーケンスの確率が最も高くなる送信シ
ーケンスを計算しようとする。これらの言葉による説明
は同様に聞こえるが、ＭＡＰデコーディングとＭＬデコ
ーディングとの差は極めて大きい。ＭＬデコーディング
のほうが計算上簡単であるが、多くのアプリケーション
ではＭＡＰデコーディングが必要とされている。
【０００８】ＭＡＰデコーディングは前方伝搬推定値と
後方伝搬推定値とを通常組み合わせている。すなわち、
あるシーケンスの受信したシンボルを記憶し、次にある
シーケンスの前方遷移確率を発生するように一方向に
（すなわ時間的に前方に）処理し、次にあるシーケンス
の後方遷移確率を発生するように逆方向に（時間的に後
方に）処理を行う。前方および後方遷移確率と実際に受
信した信号に対するデータとを組み合わせることによっ
て、各シンボルに対する純推定値を発生する（この方法
の更なる細部については、バール、コック、ジェリネッ
クおよびラバイブによる論文、「シンボル誤り率を最小
にするためのリニア符号のデコーディング」（情報理論
に関するＩＥＥＥトランザクション、１９７４年）を参
照されたい。本書ではこの論文を参考例として援用す
る）。
【０００９】前方計算と後方計算とを組み合わせるには
かなりの量のメモリが必要である。進歩したセルラー通
信におけるブロックは大きく（すなわち５１２０個のシ
ンボル）なり得るので、ブロックの各シンボルに対する
可能な各遷移に対する値を記憶するのに必要なメモリは
大きくなる。デコーディング中のメモリ条件を減らすた
めに、データの各ブロックをＭＡＰデコーディング用の
より小さい多数のブロック（例えば１２８シンボルの４
０ブロック）に分割できる。
【００１０】トレリス符号化はデータの完全なブロック
に対して行われるので、完全ブロックに対しスタートス
テートおよび終了ステートは既知となっている。しかし
ながら、中間部に対してスタートステートと終了ステー
トとは既知ではない。これによってこのようなより小さ
いブロックの正確なプロセスでは問題が生じるが、各ブ
ロックをスタートする前に数個のシンボルに対し、前方
推定プロセスを繰り返すだけで、ブロック内の第１シン
ボルの処理を初期値の良好な組からスタートすることを
保証できる。
【００１１】
【課題を解決するための手段】パイプライン状のウィン
ドウ化された処理によるＭＡＰデコーディング 本願はパイプライン化を使用するＭＡＰデコーディング
におけるサブブロック処理技術を開示するものである。
ベータの処理とパラレルにアルファの処理を開始する。
処理の各ステージを更に内部でパラレルにすることが好
ましいが、前方伝搬処理と後方伝搬処理とをパイプライ
ン化することによって、更にある程度スループットを純
粋に改善できる。
【００１２】種々の実施例における本書に開示する方法
および構造の利点としては次のことの１つ以上が含まれ
る。 −処理をより高速にできること −メモリをより少なくできること −ターボデコーダにおける可能な繰り返し回数をより多
くできること
【００１３】本発明の重要なサンプル実施例を示し、参
考例として本明細書の一部である添付図面を参照しなが
ら、本書に開示する発明について説明する。
【００１４】
【発明の実施の形態】以下、現時点で好ましい実施例を
特に参照し、本願の多数の革新的要旨について説明す
る。しかしながら、この種の実施例は革新的要旨の多数
の有利な使用法の数例しか示していないと理解すべきで
ある。一般に、本願明細書における説明は請求した種々
の発明を必ずしも限定するものではない。更に一部の説
明は発明の特徴に適用できるが、他の特徴には適用でき
ない。
【００１５】システムハードウェアを同時に作動させる
ことにより、２つ以上の基本的動作を同時に処理するこ
とが可能である。２つの周知の技術、すなわちパラレル
化およびパイプライン化によって同時処理を実現するこ
とが多い。
【００１６】パラレル化はシステムにおけるハードウェ
ア構造を複製することを含む。解決すべき問題の異なる
部分で多数の構造を同時に実施させることによって性能
を改善できる。
【００１７】パイプライン化により実行すべき機能を小
さい部分に分割し、各部分に別個のハードウェアを割り
当てる。パラレル化およびパイプライン化に関する多く
の情報は、コッゲ著「パイプライン化コンピュータのア
ーキテクチャ」に記載されており、本明細書ではこの文
献を参考例として援用する。
【００１８】図１はターボデコーダのブロック図を示
す。ここには２つの主要ブロック、すなわちターボコン
トローラ１０２とＭＡＰデコーダ１０４とが示されてい
る。ターボコントローラ１０２はＭＡＰデコーダ１０４
に対する入力信号として働くデータストリーム（Ｘ、シ
ステマティックなデータ１０６；Ｐ、パリティデータ１
０８；およびＡ、アプリオリ（Ａ ＰＲＩＯＲＩ）なデ
ータ１１０）を記憶し、ＭＡＰデコーダ１０４にデータ
を入力する順序を制御する。図は、３つのデータストリ
ームの各々がＭＡＰデコーダ１０４に２回入力されるこ
とを示す。アルファおよびベータ発生ブロックは逆方向
の順序でデータを入力するのを求めるので、２つの別個
の組の入力データが必要である。ＭＡＰデコーダ１０４
の外因性出力データは別のデコーダの繰り返しのために
コンピュータ１０２へ戻される。
【００１９】図２は、パラレルなスライディングウィン
ドウ処理を使用するＭＡＰデコーダ１０４のブロック図
を示す。ＭＡＰデコーダ１０４はその入力信号としてス
ケーリングされたシステマティックなデータ信号１０６
と、スケーリングされたパリティデータ信号１０８と、
アプリオリ信号１１０とを受信する。Ｘ信号１０６はＮ
個あり、ここでＮはインターリーバーのサイズである。
各ベータステートベクトル２０８およびアルファステー
トベクトル２１０に対し、Ｎ個のＸ信号１０６が加えら
れ、これらベクトルはそれぞれベータブロック２０２お
よびアルファブロック２０６の出力信号である。ベータ
の発生中にＸ１０６は逆方向の順序で印加され、アルフ
ァの発生中はＸ１０６は順方向の順序で印加される。Ｐ
信号１０８もＮ個存在する。各アルファベクトル２１０
およびベータベクトル２０８に対し、Ｎ個のＰ信号１０
８が印加される。ベータの発生中はＰ１０８は逆方向の
順序で印加され、アルファの発生中は順方向の順序で印
加される。アプリオリ１１０は先のＭＡＰデコーダ動作
からのインターリーブされた外因性データまたはデイン
ターリーブされた外因性データのいずれかである。この
アプリオリ信号１１０はＮ個あり、各ベータベクトル２
０８およびアルファベクトル２１０に対し１つのアプリ
オリ信号１１０が印加される。ベータおよびアルファの
発生のためにＸ信号１０６およびＰ信号１０８と同じ方
向にアプリオリ信号１１０が印加される。
【００２０】図３により詳細に示されたベータ発生部分
２０２は入力信号Ｘ１０６、Ｐ１０８およびＡ１１０を
受信し、ベータステートベクトル２０８を発生し、この
ベクトルはベータＲＡＭ２０４に記憶される。アルファ
発生部分２０６は（ベータ入力信号に対し逆方向の順序
で）入力信号Ｘ１０６、Ｐ１０８およびＡ１１０を受信
する。図４により詳細に示されたアルファ発生ブロック
２０６はアルファステートベクトル２１０を発生する。
アルファ発生部分の出力２０８およびベータ発生部分の
出力２１０は図５に示された外因性データ発生部分２１
２に対する入力信号として働く。これらデータストリー
ムは外因性データ発生部分２１２に入力される前にパリ
ティストリームＰ１０８により正しくシーケンス制御し
なければならない。
【００２１】図３は、ベータ発生ステージを示す。ＭＡ
Ｐリセットステート中、最初にレジスタはベータステー
トベクトル２０８のための初期状態にセットされる。デ
ータを符号化するのに使用されるトレリスに従い、加算
ツリー３０２によりベータ信号２０８とＸ１０６とＰ１
０８とＡ１１０とが共に加算する（好ましい実施例では
８ステートトレリスが使用される。）この結果はレジス
タ３１０に記憶される。第２ステージでは加算器３０２
の結果は、８ＭＡＸ*ブロック３０４へ印加され、次に
ＭＡＸ*レジスタ３１２へ記憶される。次に正規化され
ていない出力信号が２つの別個の正規化ステージ３０
６、３０８へ進む。これらステージの各々は結果を記憶
するためのレジスタ３１４、３１６を有する。従って、
全体のプロセスは完了するまでに４つのクロックサイク
ルを必要とするベータ発生ブロック２０２のフィードバ
ックループ内に４つのステージを有する。このレイテン
シー（４つのクロックサイクル）は利用できるパイプラ
イン化のレベルを決定する。
【００２２】図４にはアルファ発生部分２０６が示され
ている。第１に、レジスタは初期条件にセットされ、次
に加算器４０２によりデータ入力信号が加算され、結果
がレジスタ４１２に記憶される。次に、これら結果はＭ
ＡＸ*ブロック４０６へ入力され、ＭＡＸ*レジスタ４１
４に記憶される。このアルファ発生部分２０６も２つの
正規化ステージ４０８、４１０を有し、各ステージは自
己のレジスタ４１６、４１８を有する。従って、アルフ
ァ発生ステージ２０６のレイテンシーは４であり、４つ
のレベルのパイプライン化を実現できる。
【００２３】図５に示された外因性データ発生部分２１
２はアルファ発生部分とパラレルに作動する。使用する
トレリスに従い、加算器５０２によりアルファ２１０と
ベータ２０８とＰ１０８とが加算され、これら結果はレ
ジスタ５１０に記憶される。第２ステージではこれら結
果はＭＡＸ*ブロック５０４へ印加され、ＭＡＸ*レジス
タ５１２に記憶される。これらの結果は再度ＭＡＸ*ブ
ロック５０４に印加され、次にレジスタ５０８に記憶さ
れる。この結果は加算され、別のレジスタ５１４に記憶
され、出力信号は外因性信号２１４となる。
【００２４】スライディングウィンドウによるパラレル
化 スライディングウィンドウ方法は基本的には入進データ
のＮ個のサイズのブロックをより小さい数個のブロック
に分割することから成る。これら、より小さいブロック
の各々はスライディングウィンドウブロックと称され
る。これらスライディングウィンドウブロックは各々別
々にＭＡＰデコード化され、アルファベクトルおよびベ
ータベクトルの双方に対するプロローグを有する。個々
のアルファスライディングウィンドウブロックおよびベ
ータスライディングウィンドウブロックに対するデコー
ド化はパラレルに実行される。個々のスライディングウ
ィンドウブロックに対して初期条件は既知ではないの
で、初期値の良好な組に達するのにプロローグが使用さ
れる。
【００２５】先のブロックの十分内部にあるポイントに
おいて、アルファの更新をスタートすると共に、次のブ
ロックの十分内部にあるポイントでベータの更新をスタ
ートすることにより、デコーダは初期条件を忘れること
ができ、実際のデータに対する演算を開始する前に収束
することができる。使用されるプロローグ部分のサイズ
はトレリス内のステートの数のほぼ３または４倍であ
る。最初のアルファスライディングブロックおよび最終
ベータスライディングブロックは既知のステートから発
生し、それぞれのプロローグ部分のサイズは（例えば）
８ステートトレリスに対して３となる。
【００２６】革新的なアルファプロローグによってデー
タのアルファスライディングウィンドウブロックおよび
ベータスライディングウィンドウブロックの双方のパラ
レル処理が可能となる。使用する特定の実現例に応じ、
アルファまたはベータの各更新には実行に数クロックサ
イクル（上記実施例では４クロックサイクル）かかる。
このレイテンシーはシステムで可能なパイプライン化の
程度を決定する。好ましい実施例では、各アルファブロ
ックおよびベータブロック内でのパイプライン化には４
つのレベルがある（このことは、アルファ発生ステージ
およびベータ発生ステージの各々におけるデータがパイ
プライン化されること、すなわち別個の組みのデータに
分割され、ベータ発生部分における連続するステージに
よって別々に演算されることを意味する）。アルファブ
ロック自身とベータブロック自身の間にはある程度のパ
ラレル性もある。このことは２つの部分が外因性入力信
号を発生するように同時に作動することを意味する。
【００２７】アルファベクトル発生方法およびベータベ
クトル発生方法は上に示すように多数のステージに分割
される。これらステージは図３および４に示されたアル
ファおよびベータベクトル発生の繰り返しループ内にあ
る。ステージの数は特定のアーキテクチャに対するレイ
テンシーと同じとなる。好ましい実施例では、これらス
テージは加算器、ＭＡＸ*および２つの正規化ステージ
である。これらステージのレイテンシーは可能なパラレ
ル処理の程度を決定する。例えば好ましい実施例ではこ
のレイテンシーは４であり、このことは４つのスライデ
ィングウィンドウブロックをパラレルに処理できること
を意味する。従って、４つのスライディングウィンドウ
ブロックで１つのサブブロックを構成する。
【００２８】図６にはスライディングブロックのパイプ
ライン化が示されている。最初のクロックサイクル中
に、ベータ０（第１スライディングブロック）が加算器
ステージに進入する。第２クロックサイクルで、ベータ
０がＭＡＸ*ステージへ進入し、ベータ１が加算器ステ
ージに進入する。第３クロックサイクルではベータ０が
第１正規化ステージ（ベータ発生の第３ステージ）に進
入し、ベータ１がＭＡＸ *ステージに進入し、ベータ２
が加算器ステージに進入する。次にベータ０が第２正規
化ステージに進入し、ベータ１が第１正規化ステージに
進入し、ベータ２がＭＡＸ*ステージに進入し、ベータ
３が加算器ステージに進入する。各ステージのための中
間値が上記に示すようなレジスタに記憶される。
【００２９】外因性部分に入力されるデータを同期化で
きるようにベータステージまたはアルファステージのい
ずれかがメモリに記憶される。好ましい実施例では、ア
ルファ処理の前にベータ処理は１サブブロックを開始す
る（このスタッガー動作はアルファ出力を記憶するため
に別のＲＡＭブロックを加えることにより省略でき
る）。このスタッガー動作は図７に示されている。アル
ファ部分をアイドル状態にしながらベータ部分の第１サ
ブブロック（このサブブロックはアーキテクチャのレイ
テンシー、すなわち好ましい実施例では４に等しい多数
のスライディングブロックである）を処理できる。次
に、アルファ部分のスライディングブロックの第１の組
を処理しながら、ベータ部分のスライディングブロック
の第２の組（すなわち第２のサブブロック）を処理す
る。アルファ部分とパラレルに外因性部分を処理する。
これによりアルファステート部分およびベータステート
ベクトルの双方を記憶するためのメモリ条件が低減され
る。その理由は、アルファ出力が発生した際にこれらを
外因性部分に直接印加できるからである。外因性部分は
一度に１つの出力サブブロックを発生する（更に入力信
号を必要とする）ので、ベータＲＡＭは一度に１つのサ
ブブロックを記憶するだけでよい。（アルファ処理とベ
ータ処理とを反転できることに留意されたい。）このよ
うにするにはアルファ出力をメモリに記憶しなければな
らず、ベータブロックと外因性部分をパラレルに作動す
る。
【００３０】図８はアルファスライディングウィンドウ
ブロックとベータスライディングウィンドウブロックと
の間の対応を示す。全データブロックはＮ個のシンボル
＋多数のテールビットとから成る。このブロックはサブ
ブロックに分割され、更にサブブロックはスライディン
グウィンドウブロックに分割される。１クロックサイク
ルごとに１つのスライディングウィンドウブロックが処
理される。各スライディングウィンドウブロックは１つ
のプロローグを含み、ベータプロローグはスライディン
グウィンドウの右までの数個のシンボルから成り、アル
ファプロローグはスライディングウィンドウの左までの
数個のビットから成る。このことは、図における連続す
るスライディングブロック間が重なっていることによっ
て示されている。各ベータスライディングウィンドウは
アルファスライディングブロックに対して逆方向に処理
される。
【００３１】図９は、ベータビットおよびアルファビッ
トを処理する順序の一例を示す。この例はスライディン
グウィンドウのサイズを１００とし、プロローグ長さを
２４とし、１サブブロックごとに４つのスライディング
ウィンドウがあると仮定している。スライディングブロ
ックのベータ０はビット１２３におけるプロローグのス
タート点で開始し、次にプロローグはビット１００で終
了する。信頼性データはビット９９で開始し、ビット０
で終了する。アルファスライデイングブロックも同様に
分割されている。（スタートポイントおよ終了ポイント
は既知であるので、ブロックの開始に対するプロローグ
がないために、アルファスライデイングブロックに対す
る最初の２つのエントリーは存在しないことに留意され
たい。）
【００３２】外因性データはアルファ発生プロセスおよ
びベータ発生プロセスの双方とパラレルに処理できな
い。その理由は、アルファ、ベータおよびパリティデー
タからのデータを必要とする外因性入力データは所定の
順序で入力しなければならないからである。次の説明は
外因性入力のインデクシングを示す。（アルファ０およ
びベータ０に対応する）Ｅ０はビット０から９９まで進
む。スライディングウィンドウのサイズを１００とした
場合、Ｅ１は１００〜１９９まで進み、次々に同じよう
に進む。この例が必要とする入力は次のようになる。最
初のクロックサイクルではアルファ、ベータおよびＰか
らのビット０に関連するソフト推定データが外因性デー
タに入力される。第２クロックサイクルでは３つの入力
からのビット１００に関連するデータが必要とされる。
第３クロックサイクルでは、ビット２００に関連するデ
ータが必要とされ、第４クロックサイクルでは、ビット
３００に関連するデータが必要とされ、第５クロックサ
イクルでは、入力はビット１に関連するデータに戻る
（最初のクロックサイクルの入力は１ビットだけシフト
される）。次のサイクルではビット１０１のデータが必
要とされ、次々に同様なデータが必要とされる。従っ
て、ベータビットが発生されるとこれらベータビットを
ＲＡＭに記憶しなければならない。その理由は、これら
ベータビットはアルファビットおよびパリティビットと
異なる順序で発生され、アルファビットおよびパリティ
ビットの発生時には必要でないからである。対応するア
ルファおよびベータが発生されると、外因性データを計
算できる。
【００３３】定義 次は、本願で使用される技術用語の一部の通常の意味の
短い定義である。（しかしながら当業者であればコンテ
クストが異なる意味を必要とするかどうかはわかるであ
ろう。）標準的な技術的辞書および雑誌には別の定義を
見い出すことができよう。
【００３４】ＭＡＸ*：このＭＡＸ*は次の式で示される
自然対数関数に対する最大値を見出す近似式である。
【００３５】
【数１】
【００３６】ここで、ｆ（Ａ−Ｂ）は補正項である。上
記式を近似させるこの値に対しては、通常、ルックアッ
プテーブルが使用される。
【００３７】
【数２】
【００３８】ルックアップテーブルの代わりに上記式を
使用する場合、ＭＡＸ*の定義は近似値ではなく、正確
な等しい値となる。
【００３９】ＭＡＰデコーダ：帰納的最大ＭＡＰデコー
ダは受信情報をｒとした場合、シンボルｘの確率ｐ（ｘ
／ｒ）を最大にするｘを選択する検出基準を使用する。 外因性データ：デコードされるビットの値を推定するデ
コーダの出力である。この外因性データは通常ソフト推
定値である。
【００４０】変形および変更例：当業者であれば認識で
きるように、本願に説明した革新的原理は広範な応用例
にわたって変形および変更できるので、特許請求の範囲
に記載した要旨の範囲はこれまで示した特定の例のいず
れかによって変形されるものではなく、発行される特許
請求の範囲によってしか定義されない。
【００４１】好ましい実施例が特に詳細に説明されてい
るが、本書に開示した発明の要旨の範囲から逸脱するこ
となく、発明を実施するに際し、多くの変形が可能であ
る。例えば（レジスタもしくは他の手段を追加すること
により）各ステートベクトル発生ステージのレイテンシ
ーを変えることができるので、可能なパイプライン化の
程度も変わる。更に実施例で適用された発明の要旨を変
えることなくトレリスのサイズを変えることもできる。
必要なＲＡＭ記憶装置をわずかに変えるだけで、ベー
タ、アルファおよび外因性データを種々のパラレルな組
み合わせで発生することができる。
【００４２】次に、当業者であれば、広範な範囲のアプ
リケーションをカバーするように、本願で使用される入
力信号の定義（システマティックデータＸおよびパリテ
ィデータＰ）を一般化できると認識できよう。例えばこ
れら入力信号はＭＡＰ等化もしくはターボトレリスデコ
ーディングのようなアプリケーションで変わり得る。一
部のアプリケーションでは入力信号をビットのソフト推
定値とすることはできないが、むしろ他の変数のソフト
推定値とすることができる。個々に開示する革新的技術
は、かかる実現における変形例のすべてをカバーするも
のである。
【００４３】本願の開示された革新技術はどのＭＡＰア
ーキテクチャにも適用できる。例えばＭＡＰデコーダを
使用するターボデコーダにおける、ここに開示した発明
の要旨の実現は、本発明の範囲内のものである。任意の
ＭＡＰ演算、例えばＭＡＰ等化も本願の範囲内のもので
あり、ＭＡＰ等化とは観察された出力信号を発生するた
めにトレリスで制限されたチャンネルへ入力されるデー
タとしてチャンネル関数を記述するプロセスである。次
に、トレリス図におよび観察されたチャンネル出力にＭ
ＡＰデコーダを適用することにより、最大アプリオリな
意味で（ｉｎａ ｍａｘｉｍｕｍ ａ ｐｒｉｏｒｉ
ｓｅｎｓｅ）、チャンネルへの入力信号を推定できる。
これは、（ａ）等化器からのソフト出力が必要である場
合、（ｂ）リニアフィルタまたは等化器を使って得られ
るよりも、チャンネルへの入力信号のより正確な推定値
が必要な場合、もしくは（ｃ）チャンネルおよび適用さ
れるＦＥＣの繰り返しジョイントデコードが必要な場合
に、有効となる。一般に、ＭＡＰは観察されたデータが
リニアトレリスへの入力信号によって発生されたと判っ
た状況で使用できる。
【００４４】同様に、ソフトウェアだけでなくハードウ
ェアを使ったＭＡＰアーキテクチャも本発明の範囲内に
ある。今日のＤＳＰでは、データパスの徹底的なパイプ
ライン化を用いることによって極めて高い処理レートを
達成している。このことは、ベータおよびアルファの更
新のようなフィードバックプロセスではＤＳＰを効率的
に使用できないことを意味する。本発明を使用すること
により、ＤＳＰによっていくつかのブロックを同時にパ
イプライン状に処理することが可能となっており、この
ことによって徹底的にパイプライン状となったＤＳＰア
ーキテクチャで演算をかなりスピードアップできる。
【００４５】ハガードおよびヴィッカー著「ターボコー
ディング」、シュレーゲル著「トレリスコーディン
グ」、ヴィッカー著「誤り制御システムズ」およびアン
ドリュー・ビタルビ著「たたみ込み符号のためのＭＡＰ
デコーダの集中的正当化および簡略化された実現」、通
信の選択された領域に関するＩＥＥＥジャーナル、第１
６巻第２号（１９９８年２月）には、ＭＡＰデコーダお
よびコーディングにおける技術状態に関する別の背景資
料を見いだすことができる。これら文献のすべてを本書
で参考例として援用する。
【００４６】以上の説明に関して更に以下の項を開示す
る。 （１）第１誘導パラメータを得るように、データの少な
くとも部分的ブロックに第１方向の第１のスライディン
グウィンドウ演算を実行する工程と、第２の誘導パラメ
ータを得るように、前記データの少なくとも一部のブロ
ックに、前記第１の方向と反対の第２の方向の第２のス
ライディングウィンドウ演算を実行する工程と、データ
推定値を発生するように、前記第１の誘導パラメータお
よび前記第２の誘導パラメータを処理する工程とを備
え、データのそれぞれの異なる部分に対しパラレルに演
算を行うように、前記スライディングウィンドウ演算を
互いにパイプライン化する、ＭＡＰデコーディング方
法。
【００４７】（２）前記スライディングウィンドウ演算
の各々を別個のステージに分割し、これら別個のステー
ジがデータの異なる部分的ブロックに対しパラレルに演
算を行う、第１項記載の方法。
【００４８】（３）少なくとも１つのシーケンス制限条
件に従い、終了ポイントに必ずしも既知のステートを有
しないデータのブロックを双方向に処理するための方法
であって、前記シーケンス制限条件に従った前記第１の
方向のプロローグ要素の第１の処理の後に、第１方向に
ブロックのデータ要素をシーケンシャルに処理する工程
と、前記シーケンス制限条件に従った前記第２の方向の
プロローグ要素の第１の処理の後で、第２の方向に前記
データ要素をシーケンシャルに処理する工程とを備え
た、データのブロックを双方向に処理する方法。
【００４９】（４）第１方向のデータ要素の処理と第２
方向のデータ要素の処理とをパラレルに実行する、第３
項記載の方法。
【００５０】（５）データの要素を処理する各工程を別
個のステージに分割し、別個のステージが異なるデータ
要素に対しパラレルに演算を行う、第３項記載の方法。
【００５１】（６）データのラティス符号化ブロックを
パラレルＭＡＰ処理する方法であって、データをスライ
ディングウィンドウブロックに分割する工程を含み、前
記スライディングウィンドウブロックの多数のブロック
の各々に対し、 ａ）シーケンス制限条件に従った前記第１方向のプロロ
ーグ要素の第１処理の後で、第１方向にそれぞれのスラ
イディングウィンドウブロックの要素をシーケンシャル
に処理する工程と、 ｂ）シーケンス制限条件に従った前記第２方向のプロロ
ーグ要素の第１処理の後で、第２方向にそれぞれのスラ
イディングウィンドウブロックの要素をシーケンシャル
に処理する工程とを実行し、前記工程ａ）およびｂ）を
互いに少なくとも部分的にパラレルに実行する、パラレ
ルＭＡＰ処理方法。
【００５２】（７）工程ａ）および／またはｂ）を別個
のステージに分割し、これら別個のステージが異なるス
テージウィンドウブロックに対しパラレルに演算を行
う、第６項記載の方法。
【００５３】（８）ａ）少なくとも１つの加算ツリーに
おいて、確率メトリクスを組み合わせる工程と、 ｂ）別の可能性に対応する前記メトリクスの１つずつを
組み合わせるように、最大値を見出す演算を実行する工
程とを備え、前記工程ａ）とｂ）とを互いにパラレル化
されたパイプライン状態で少なくとも部分的に実行す
る、パラレルＭＡＰ処理方法。
【００５４】（９）最大値を見出す演算が指数−対数式
である、第８項記載の方法。
【００５５】（１０）最大値を見出す演算が指数−対数
関数の推定である、第８項記載の方法。
【００５６】（１１）ａ）少なくとも１つの加算ツリー
において、確率メトリクスを組み合わせる工程と、 ｂ）別の可能性に対応する前記メトリクスの１つずつを
組み合わせるように、最大値を見出す演算を実行する工
程と、 ｃ）前記工程ｂ）の結果に対する正規化演算を実行する
工程とを備え、前記工程ａ）、ｂ）およびｃ）を互いに
パラレル化されたパイプライン状態で少なくとも部分的
に実行する、パラレルＭＡＰ処理方法。
【００５７】（１２）最大値を見出す演算が指数−対数
式である、第１１項記載の方法。
【００５８】（１３）最大値を見出す演算が指数−対数
関数の推定である、第１１項記載の方法。
【００５９】（１４）スライディングウィンドウブロッ
クに分割されたデータストリームをＭＡＰ処理するため
のシステムであって、アルファ発生プロセスと、ベータ
発生プロセスとを備え、アルファプロローグおよびベー
タプロローグを使用して多数のスライディングウィンド
ウブロックに対する演算を行うように、アルファ発生プ
ロセスとベータ発生プロセスとが多数のパイプライン化
ステージに分割されている、ＭＡＰ処理システム。
【００６０】（１５）スライディングブロックのＭＡＰ
デコーダが前方伝搬計算および後方伝搬計算をパイプラ
イン化するターボデコーダである。
【００６１】
【図面の簡単な説明】
【図１】ターボデコーダのブロック図である。
【図２】パラレルスライディングウィンドウ処理を使用
するＭＡＰデコーダのブロック図である。
【図３】ＭＡＰデコーダ内のデータ発生ブロックのブロ
ック図である。
【図４】ＭＡＰデコーダ内のアルファ発生ブロックのブ
ロック図である。
【図５】ＭＡＰデコーダ内の外因性データ発生ブロック
のブロック図である。
【図６】ベータブロック内のパイプライン化のタイミン
グ図である。
【図７】アルファスライディングウィンドウブロックの
発生とベータスライディングウィンドウブロックの発生
との間のタイミングのずれを示す。
【図８】プロローグと共にアルファスライディングウィ
ンドウブロックとベータスライディングウィンドウブロ
ックとの間の対応を示す。
【図９】ベータビットおよびアルファビットを処理する
順序の一例を示す。
【符号の説明】
２０２ ベータブロック ２０４ ベータＲＡＭ ２０６ アルファブロック ２１２ 外因性ブロック
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アルメル レイヌ フランス国 サンタンティーブ、 リュ オーベルノン 13

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 第１誘導パラメータを得るように、デー
    タの少なくとも部分的ブロックに第１方向の第１のスラ
    イディングウィンドウ演算を実行する工程と、 第２の誘導パラメータを得るように、前記データの少な
    くとも一部のブロックに、前記第１の方向と反対の第２
    の方向の第２のスライディングウィンドウ演算を実行す
    る工程と、 データ推定値を発生するように、前記第１の誘導パラメ
    ータおよび前記第２の誘導パラメータを処理する工程と
    を備え、データのそれぞれの異なる部分に対しパラレル
    に演算を行うように、前記スライディングウィンドウ演
    算を互いにパイプライン化する、ＭＡＰデコーディング
    方法。
  2. 【請求項２】 スライディングウィンドウブロックに分
    割されたデータストリームをＭＡＰ処理するためのシス
    テムであって、 アルファ発生プロセスと、 ベータ発生プロセスとを備え、 アルファプロローグおよびベータプロローグを使用して
    多数のスライディングウィンドウブロックに対する演算
    を行うように、アルファ発生プロセスとベータ発生プロ
    セスとが多数のパイプライン化ステージに分割されてい
    る、ＭＡＰ処理システム。
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