JP3861084B2 - 特に移動無線システム用とした、複合型ターボ符号/畳み込み符号デコーダ - Google Patents
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Description
3GPP, Technical Specification Group Radio Access Network ; multiplexing and channel coding (FDD) ; (3G TS 25.212 version 3.5.0(2000-12)), 1999 L. Bahl, J. Cocke, F. Jelinek, and J. Raviv, "Optimal Decoding of Linear Codes for Minimizing Symbol Error Rate", IEEE Transaction on Information Theory, IT-20, p.p. 284-287, march 1974 A. Worm, "Implementation Issues of Turbo-Decoders", Ph.D Thesis, Institute of Microelectronic Systems, Department of Electrical Engineering and Information Technology, University of Kaiserslautern, Forschungsberichte Mikroelektronik, Dd.3, Germany, 2001 S. S. Pietrobond and A. S. Barbulescu, "A Simplification of the Modified Bahl Docoding Algorithm for Systematic Convolutional Codes", Proceedings of International Symposium on Information Theory and its Application, pages 1073-1077, Sydney, Australia, November 1994 H. Dawid and H. Meyr, "Real-Time Algorithms and VLSI Architectures for Soft Output MAP Convolutional Decoding", Proceedings of 1995 International Symposium on Personal, Indoor, and Mobile Radio Communications (PIMRC’95), pages 193-197, Toronto, Canada, September 1995
1.1 一般的考察と畳み込み符号化
畳み込み符号化は現在又は選択された以前のタイムステップの入力値の排他的論理和演算(modulo-2 sum)の計算によって実施される。ゆえに、実装は単純明快で、主にシフトレジスタと一組の排他的論理和(exclusive-OR)ゲートから成る。これらを切り替える方法によって、以下のような異種の畳み込み符号が実現されることが可能である。
符号化トレリスは有限状態機械の展開された(unrolled)状態チャートである。エンコーダがN内でありうる状態の数は、拘束長Kの関数:N=2K―1である。
考えられる符号化向けには、トレリスの初期状態は常に全ゼロ状態であることが知られている。対策を取らなくても、エンコーダは、逆方向再帰をどこで開始するかどんなヒントも残さず、任意の状態で終了する。これはエンコーダを定義した終結状態へ動かすことにより抑制できる。終結状態(例えば、全て0の状態)への到達は、できるだけ速く終結状態へエンコーダを向けるようなシーケンスを追加することによって達成される。このシーケンスは、最後の情報ビットが符号化された後にエンコーダが成る状態にも依存している。このシーケンスの長さはK−1に等しく、伝送ビットはテイルビット(tailbit)と呼ばれる。
復号化に基づいたトレリスは、バースト誤り(burst errors)に大変脆弱である。伝送ビットのシーケンスが壊れたならば、復号化は不正確となる。ゆえに、近傍関係を分解するスキーマである、インターリービングが適用される。
ターボ符号エンコーダは二つの要素の畳み込み符号エンコーダと、インターリーバーから構成される。畳み込み符号は、符号化率1/2のRSC符号と、前に紹介した生成多項式となるよう定められる。
畳み込み符号の復号化は、エンコーダで行われた遷移の経過を追っている。これらから、送られた入力シンボルが差し引かれる。通信路によって起きる劣化により、系列ビットとパリティビットの推定のみ有効であり、ここでは両方が通信路値と呼ばれる。以下のような二つの異なる種類の出力がある:
ハード値(hard value):シンボルが「1」か「0」であると思われるかどうかを単に示すだけにすぎない。
ターボ復号化にとって、軟入力値(soft-in value)だけが、適切である。通信路値に基づいて、系列ビットとパリティビットのある組み合わせが起こる確率が計算可能である。これとエンコーダのヒストリを考慮して、エンコーダが所与のタイムステップで所与の状態にあった確率が計算可能である。
最も有望なコードワード(codeword)を捜すことによるターボ符号の復号化は、あまりに複雑である。それゆえに、反復型復号化が勧められる。二つの畳み込み符号がそれぞれ復号化される。それを行う間、各デコーダは他方によって集められた情報を組み込む。この「情報の集約」は、軟出力値の交換であって、ユニットのビット推定は次への事前情報に変換される。デコーダは、それゆえSISOユニットでなければならない。
最大事後確率という名前は、ビットの推定が全体の受信側シーケンスに基づくことに由来する。このアルゴリズムはすべての情報が入った後に行われる。(2.4)式はそのようなMAPデコーダの出力を示す。
乗算から加算への変換が、MAPアルゴリズムを対数領域で定義する動機である。加算によって問題が引き起こされる。ヤコビアン対数を用いて、加算は新しい演算子に置き換えられる。
負の対数の場合も同様で、以下のように導出する。
二つ以上のオペランドの場合、max*は再帰的に適用される。演算子は結合型(associative)なので、ツリー状(tree-like)の推定を用いることが可能であり、ハードウェア実装において有利である。準最適化最大対数MAPアルゴリズムは以下の近似を用いて獲得される。
yk=−2・xk + 1
但し、yk∈{−1,1}
となる。
MAPアルゴリズムは、各ビットの判定を、完全なサンプルのブロックの知識に基づかせ、ビット誤りの確率、すなわち事後確率を最小化する。しかし、ウィンドウをビット位置kを増加させる方向へスライドさせるスライディングウィンドウ技術が、オリジナルなMAPデコーダとほとんど同じ通信性能を提供することが示されてきている。そこで判定は、完全なブロック内の最初のビット位置で始まり、スライディングウィンドウ内の最後の位置で終了するサブブロックに基づいている。MAPアルゴリズムはウィンドウに沿って全てのビットを判断し、ウィンドウの最後の部分に含まれるビットをより少なくすることが可能である。最後の部分にあるこれらのビットは、ウィンドウが次の部分へ動いたときに決定される。中間部のビットだけが復号化されるならば、ウィンドウはスライド(ある方向へ安定して動かすこと)しなくてよい。
順方向再帰中の順方向状態メトリクスの計算(ステップ2)
逆方向再帰中の逆方向状態メトリクスの計算(ステップ3)
軟出力の計算(ステップ4)
これらステップの間のデータ依存性は以下のとおりである:両再帰(ステップ2,3)と軟出力計算(ステップ4)はブランチメトリクス(ステップ1)に依存しており、軟出力計算(ステップ4)は順方向、逆方向状態メトリクス(ステップ2,3)にさらに依存している。現在のデータの全てのブランチメトリクスと軟出力は互いに独立して計算可能である。順方向状態メトリクスを計算する順番と、逆方向状態メトリクスを計算する順番だけが、それぞれの再帰の方向によってあらかじめ定義される。再帰のシーケンスは重要ではない。順方向と逆方向状態メトリクスの間にはデータ依存性がないからである。逆方向再帰は、順方向再帰の前に、同時に、または後に処理することができる。それゆえに、第一と第二の再帰の概念を導入することが可能である。あるトレリスのステップの第一の再帰のメトリクスは、第二の再帰がトレリスステップとつながる軟出力値を計算するよう損失相補(missing complementary)メトリクスを生成するまで、メモリに記憶されなければならない。このように、デコーダは全データブロックの第一の再帰メトリクスを記憶する必要がある。データサブブロックを有するウィンドウイングの導入は、依存性を壊す。ウィンドウ毎を基準とする復号化は、必要なメモリサイズを減らすことを可能にする。
4.1
図5は、セルラー式移動電話TPの受信チェインに組み込まれた、本発明に準拠した複合型デコーダを示している。
デコーダはUMTS準拠畳み込み符号(CC)と同様に、UMTS準拠ターボ符号(TC)を復号化することが可能である。復号化はMAPデコーダで行われる。両符号への要求は、全く異なる。ターボ符号は、5120ビット以上の大きなブロック長を備えるが、8つの状態しか備えていない。一方、畳み込み符号は、最大512ビットという大変小さいブロック長であるが、状態は256も備える。この要求は、畳み込み用の小さなI/O RAMと大きなα状態メトリクスRAMと比較して、ターボ符号用の大きなI/O RAMsと小さなα状態メトリクスRAMを導く。それゆえに、本発明は効率的なRAMの再利用を提供する。さらに、256個のCC状態メトリクスの再帰的計算は、TC状態メトリクス計算において、「ハードウェア折りたたみ(hardware-folded)」となる。
本発明に準拠した複合型デコーダCTDは、図6に示されるように、ターボ符号復号化を実施するためのターボ符号復号化手段TCDCMと、畳み込み符号復号化を実施するための畳み込み符号復号化手段CCDCMを有する。
図7は共通処理手段CCPRの内部構造をさらに詳細に示している。
・BMユニット:ブランチメトリクス(BM)を計算し、I/O RAMsとαRAMを制御する。
入力RAMは、CC入力データに従った3個のRAM(G0−RAM、G1−RAM、G2−RAM)から構成される。出力RAMはCCLLR_RAMである。RAMのサイズは512*6ビットである。
TC復号化用のα状態メトリクスRAMは、専用の64*88ビットRAM(αRAM)である。
適応可能記憶手段ADMMは、ターボ符号復号化用入力、出力データを記憶するためか、又は畳み込み符号復号化において順方向状態メトリクスを記憶するためかのどちらにも用いられる。
・系列入力データX、
・パリティ入力データY1、
・インターリーブ化パリティ入力データY2、
・復号化の判定(出力データ)、
となる。
・系列入力データはX_RAM1、X_RAM2、X_RAM3に記憶される。
共通処理手段は、第一、第二の構成において、対応するトレリスのブランチに関連するブランチメトリクスを計算するためのブランチメトリクスユニット(BM)を有する(2.16式参照)。
branch0=0
branch1=Y
branch2=X+LLR
branch3=X+Y+LLR
畳み込み符号(CC)、符号化率1/2:
branch0=0
branch1=G1
branch2=G0
branch3=G1+G0
畳み込み符号(CC)、符号化率1/3:
branch0=0
branch1=G2
branch2=G1
branch3=G1+G2
branch4=G0
branch5=G0+G2
branch6=G0+G1
branch7=G0+G1+G2
ブランチメトリクス計算は非常に単純で、TCの場合二つの加算、CCの場合四つの加算(branch7の計算は以前の加算を再利用する、例えばG0+G1)である。TCの場合、MAP2演算の間にインターリーブ化データを使わなければならない。ゆえに、BMユニットは最適なアドレスを取り出すように外部インターリーバとやりとりをする。順方向、逆方向TC再帰の間にデータ衝突を避けるため、専用LLRキャッシュが専用LLRレジスタ同様に必要となる。これは簡単な例で説明される:
図9はウィンドウ長を4と仮定した計算スキーマを示している。第一のウィンドウの順方向再帰は、3つのα状態メトリクスしか計算されないように、通常特別である。だから、初期化状態メトリクスalpha[0]も、新たに計算されたalpha[1]からalpha[3]までと一緒にαRAMの中に記憶される。スキーマは、ブランチメトリクスbm[1]を計算することによって開始される(ステップ1)。これは外部情報ex1をLLR RAMから読み出す必要がある。この外部情報はまた、LLRキャッシュに記憶される(ステップ2)。1番目のα状態メトリクスalpha[1]を計算したら、前状態メトリクスalpha[0]もまたαRAMに記憶される(ステップ3)。これは4つのα状態メトリクスが全て記憶されるまで繰り返される。
・LLR RAMからの外部情報
・LLRキャッシュからの外部情報
・llr_oldレジスタからの外部情報
・ごく初期のMAP1演算の間、ゼロにするための外部情報セット
CC復号化はインタラクティブではないので、つまりフィードバックループがないので、LLRキャッシュは必要ではない。
ここから、状態メトリクスの計算へ目を向けてみよう。共通処理手段CCPRは、構成可能状態メトリクスユニットSMを有する。
・各構成において、8つの順方向状態メトリクスを計算するための、8つの並列なACS(追加比較選択)ユニットのアーキテクチャ
・再帰計算のために、計算された順方向状態メトリクスを一時的に記憶するための、予備記憶手段(AXMM)
・前記共有処理手段の構成に依存して、前記予備記憶手段内のメトリクスの記憶を制御するための、予備制御手段
4.10 ACSアーキテクチャ
図10に示すACSアーキテクチャは、(2.13)式と(2.14)式に従い、ブランチメトリクスと前状態メトリクスから並列に8つの状態メトリクスを計算する。これは8つのACSユニットでモドミン(modmin)プロシージャ(MODMINブロックがmin*オペレータを実行する)に基づき行われる。
sm1、sm2、sm3、sm4、sm5、sm6、sm7、sm8、sm1、sm2、sm3、sm4、sm5、sm6、sm7、sm8、となる。こうして以下のような結果となる:
alpha[1][n+1] = min(alpha[1][n] + bm[0][n], alpha[2][n] + bm[3][n])
alpha[2][n+1] = min(alpha[3][n] + bm[2][n], alpha[4][n] + bm[4][n])
alpha[3][n+1] = min(alpha[5][n] + bm[1][n], alpha[6][n] + bm[2][n])
alpha[4][n+1] = min(alpha[7][n] + bm[3][n], alpha[8][n] + bm[0][n])
alpha[5][n+1] = min(alpha[1][n] + bm[3][n], alpha[2][n] + bm[0][n])
alpha[6][n+1] = min(alpha[3][n] + bm[1][n], alpha[4][n] + bm[2][n])
alpha[7][n+1] = min(alpha[5][n] + bm[2][n], alpha[6][n] + bm[1][n])
alpha[8][n+1] = min(alpha[7][n] + bm[0][n], alpha[8][n] + bm[3][n])
類似して、TC逆方向再帰の設定は:
sm1、sm5、sm1、sm5、sm2、sm6、sm2、sm6、sm3、sm7、sm3、sm7、sm4、sm8、sm4、sm8、となる。こうして以下のような結果となる:
beta[1][n] = min(beta[1][n+1] + bm[0][n+1], beta[5][n+1] + bm[3][n+1])
beta[2][n] = min(beta[1][n+1] + bm[3][n+1], beta[5][n+1] + bm[0][n+1])
beta[3][n] = min(beta[2][n+1] + bm[2][n+1], beta[6][n+1] + bm[1][n+1])
beta[4][n] = min(beta[2][n+1] + bm[1][n+1], beta[6][n+1] + bm[2][n+1])
beta[5][n] = min(beta[3][n+1] + bm[1][n+1], beta[7][n+1] + bm[2][n+1])
beta[6][n] = min(beta[3][n+1] + bm[2][n+1], beta[7][n+1] + bm[1][n+1])
beta[7][n] = min(beta[4][n+1] + bm[3][n+1], beta[8][n+1] + bm[0][n+1])
beta[8][n] = min(beta[4][n+1] + bm[0][n+1], beta[8][n+1] + bm[3][n+1])
予備メモリAXMMは、再帰計算のために、計算した状態メトリクスを一時的に記憶する。TC復号化の場合、このAXMMは、新たに計算した状態メトリクスにとって単純なレジスタバンクである。
alpha[0][n+1] = min(alpha[0][n] + bm[0][n], alpha[128][n] + bm[3][n])
alpha[1][n+1] = min(alpha[0][n] + bm[3][n], alpha[128][n] + bm[0][n])
alpha[2][n+1] = min(alpha[1][n] + bm[1][n], alpha[129][n] + bm[2][n])
alpha[3][n+1] = min(alpha[1][n] + bm[2][n], alpha[129][n] + bm[1][n])
alpha[4][n+1] = min(alpha[2][n] + bm[3][n], alpha[130][n] + bm[0][n])
alpha[5][n+1] = min(alpha[2][n] + bm[0][n], alpha[130][n] + bm[3][n])
alpha[6][n+1] = min(alpha[3][n] + bm[1][n], alpha[131][n] + bm[1][n])
alpha[7][n+1] = min(alpha[3][n] + bm[2][n], alpha[131][n] + bm[2][n])
alpha[8][n+1] = min(alpha[4][n] + bm[3][n], alpha[132][n] + bm[0][n])
…..
実際の状態メトリクスalpha(n+1)[0 − 7]を計算して書き込む場合、alpha(n)[0 − 3] とalpha(n)[128 − 131]を読み出さなければならない。ステップn+2でalpha(n+1)[0 − 3, 128 − 131]が再び必要となるので、alpha(n)[0 − 3, 128 − 131]ワードを読み出して、alpha(n+1)[0 − 7]ワードを書き込むことはできない。さらに、ACSアーキテクチャの単純な2:1のsmux概念に応じないので、異なるワードシーケンスは望ましくない。それゆえに、最適な状態メトリクスワードシーケンスと同様に分割される最適な状態メトリクスワードが用いられる。これは計4個のRAM(RAM1〜RAM4)によって行われ、2個のRAMはデータソースとして働き、もう2個はデータシンクとして働く。1タイムステップの256状態メトリクス全てを計算した後、RAMの指示は切り替えられる。これは34回のクロックサイクルをとる。
・逐次型:RAM13_adrがRAM1とRAM3のアドレスである
→RAM1とRAM3の初期化中に用いられる
→RAM1とRAM3のアルファ書き込み中に用いられる
→RAM1とRAM3のベータ読み出し中に用いられる
・非逐次型:アドレスは、RAM13_adrとRAM_high信号からつくられる。これはアドレスシーケンス:0 16 1 17 2 18 3 19 4 20 … 14 30 15 31を生成するため用いられる。
→RAM1とRAM3のベータ書き込み中に用いられる
ACSアーキテクチャ内の単純なマルチプレクシングを維持するために、計算した状態メトリクスはRAM記憶の間、スワップされなければならない。以前に述べたように、ACSアーキテクチャの出力されるアルファ状態メトリクスは、常に昇順である。順方向再帰用のアクセススキーマを見るとき、(スワッピング開始でつけられた)順番に変わっていることがわかる。RAM1への128〜131の、RAM4への132〜135への書き込みの代わりに、読み出し順序のために、これらの値がスワップされなければならない。状態メトリクス128〜131はRAM3から読み出され、ゆえに次の順方向サイクルのためにRAM4に記憶されなければならない、ということに注意されたい。それゆえに、状態メトリクスベクターの44LSBと44MSBの間のスワッピングが行われる。同様に、スワッピングはベータ状態メトリクスにも行われ、常にRAM内で適切な順序を保証している。
状態メトリクスユニットのマルチプレクサは、特別な機械で制御される(簡略化のため明示しない)。
bmuxの設定は4種類で、A、B、C、Dと表す。
AABBCCDDAABBCCDDCCDDAABBCCDDAABB
・CC 符号化率1/2 逆方向再帰
bmuxの設定は4種類で、A、B、C、Dと表す。
AABBCCDDAABBCCDDBBAADDCCBBAADDCC
・CC 符号化率1/3 順方向再帰
bmuxの設定は8種類で、A、B、C、D、E、F、G、Hと表す。
ABCDEFGHFEHGBADCHGFEDCBACDABGHEF
・CC 符号化率1/3 逆方向再帰
bmuxの設定は8種類で、A、B、C、D、E、F、G、Hと表す。
ABCDEFGHFEHGBADCDCBAHGFEGHEFCDAB
4.12 LLRユニット
LLRユニットはLLRを計算する(2.15式参照)。このユニットは、レジスタと3つのモドミン(modmin)ステージから成るTCデコーダ用パイプラインにおいて、図12に示すようにステージ1とステージ2の間で行われる。第一ステージへの入力は、αRAMからのアルファ状態メトリクスと、SMユニットからのllrsum(ブランチメトリクスとベータ状態メトリクスの和)の合計となる。この値はまた記録され、このようにパイプライン長は合計4となる。上部モドミンツリーは、入力「1」によって到達するすべての状態の最小値(LLR1)を計算し、下部モドミンツリーは、入力「0」によって到達する状態の最小値(LLR0)を計算する。
本発明に準拠したデコーダは、パラメータcrclengthとcrcpoly(図13参照)に依存するCRCレジスタを実現する特定ユニットも有する。CRCレジスタはMAP1オペレーションの間にCRCチェックを実行するために用いられる。MAP2オペレーション中のCRCチェックは、インターリーブ化のため不可能である。CRC加算(sum)は、逆の順序で符号化の間データブロックに付けられる。それゆえに次に示すステップが行われる:
・復号化したビットのCRC加算が、ブロック長-crclengthビットをCRCレジスタへシフトすることにより行われる。
最後に、本発明に準拠する複合型デコーダは、MAPレベルで復号化プロセスを制御する大域制御ユニットを有する。TC復号化は反復問題で行われるので、反復の回数は実際の復号化状態に依存する。それゆえに、各MAPオペレーションの後、停止基準がチェックされる。この停止基準は、選択した合計反復数の半分でも、正確に検出したCRC-sum(MAP1後のみ)でも、平均値基準に基づいたアンデコーダブルブロックの初期検知でも良い。TC用の特別の復号化ステップが、図15に示されている。CC復号化の場合、必要なMAP1オペレーションは1つだけである。
本発明に準拠した複合型デコーダは特に以下の利点を提供する:
・使用されるMAPユニットは一つだけである。ゆえに、MAP1とMAP2オペレーションは、同じMAPユニットで連続的に行われる。
これまで述べた実施形態において、メトリクス記憶手段は、ターボ復号化の間引き渡される順方向状態メトリクスを記憶するために用いられていた。また、適応可能記憶手段は、畳み込み復号化の間引き渡される順方向状態メトリクスを記憶するために用いられていた。しかし、これらのメモリは同様に逆方向状態メトリクスを記憶するよう使用可能である。これは、選択したウィンドウイングの方向にのみ依存する。より詳細には、逆方向再帰を行うことで、ブロックの最後からウィンドウイングを開始し、逆方向状態メトリクスを記憶し、それから順方向/LLRを一緒に行うことが可能である。
Claims (17)
- 複合型ターボ符号/畳み込み符号デコーダであって、
ターボ符号復号化を実施するターボ符号復号化手段(TCDCM)と、畳み込み符号を実施する畳み込み符号復号化手段(CCDCM)と、を有し、
前記ターボ符号復号化手段および前記畳み込み符号復号化手段は、ターボ符号復号化専用の第1の構成および畳み込み符号復号化専用の第2の構成をとることができる、SISO復号化型の共通処理手段(CCPR)を有しており、
前記第1の構成において前記共通処理手段が提供する第1のトレリスの状態に関連する状態メトリクスを記憶するメトリクス記憶手段(TCα−RAM)と、
前記第2の構成において、前記共通処理手段に入力される入力データおよび前記共通処理手段から出力される出力データを記憶する入出力記憶手段(CC I/O RAMs)と、
前記第1の構成において、前記共通処理手段に入力される入力データおよび前記共通処理手段から出力される出力データを記憶し、前記第2の構成において、前記共通処理手段が提供する第2のトレリスの状態に関連する状態メトリクスを記憶する適応可能記憶手段(ADMM)と、
符号の種類によって、前記共通処理手段を前記第1の構成または前記第2の構成に設定する制御手段(CTRLM)と、
前記共通処理手段が前記第1の構成をとるか前記第2の構成をとるかによって、前記適応可能記憶手段に対して異なるアドレス指定を行うメモリ制御手段(CTMM)と、
を有する複合型ターボ符号/畳み込み符号デコーダ。 - 前記ターボ符号復号化手段が、b1ビットのN1シンボルの連続シーケンスを受け取るよう適合され、前記第1の構成において前記共通処理手段に入力される入力データおよび前記共通処理手段が出力する出力データが、受け取るシーケンスごとに、b1ビットのN1ワードのg個の異なるブロックを有することと、
前記適応可能記憶手段内に記憶される状態メトリクスが、b1の倍数であるb2ビットのN2ワードのブロックであることと、
前記適応可能記憶手段(ADMM)が、それぞれがN1ワードのg個のブロックの専用であるp個の基本メモリからなるg個のグループを有し、前記基本メモリのそれぞれはb1ビットのN2ワードを記憶するよう適合されており、積gpは比b2/b1に等しく、積pN2はN1以上であることと、
前記メモリ制御手段は、b1ビットのN1ワードの各ブロックが前記p個の基本メモリの専用グループに読み書きされるように、前記第1の構成において前記適応可能記憶手段のアドレスを指定することと、
前記状態メトリクスのそれぞれが、b1ビットのgp個の基本ワードから構成されており、前記メモリ制御手段は、前記状態メトリクスのgp個の基本ワードが同じアドレスでgp個の基本メモリにそれぞれ記憶されるように、前記第2の構成において前記適応可能記憶手段のアドレスを指定することと、
によって特徴付けられる請求項1記載の複合型デコーダ。 - 前記適応可能記憶手段が、
第一の構成において、前記共通処理手段へ送付され、前記共通処理手段が送付する入出力データを記憶し、第二の構成において、前記共通処理手段が送付する状態メトリクスの第一の部分を記憶する主記憶手段(X−RAMs、Y1−RAMs,Y2−RAMs、LLR−RAMs)と、
第二の構成において、前記共通処理手段が送付する状態メトリクスの最後の部分を記憶する追加記憶手段(Add)と、
を有することを特徴とする、請求項1記載の複合型デコーダ。 - 前記複合型デコーダであって、
前記ターボ符号復号化手段(TCDCM)が、b1ビットのN1シンボルの連続シーケンスと、前記共通処理手段へ送付され、受け取ったシーケンスを有する第一の構成において前記共通処理手段が送付する入出力データと、b1ビットのN1ワードのg種類のブロックと、を受け取るよう適応し、
前記適応可能記憶手段内に記憶される前記状態メトリクスが、b1より大きいb2ビットのN2ワードのブロックであり、
前記主記憶手段が、N1ワードのg個のブロックにそれぞれ専用のp個の基本メモリのg個のグループを有し、各基本メモリはb1ビットのN2ワードを記憶するよう適応し、積gpは比b2/b1より小さな最大整数に等しく、積pN2はN1以上であり、
前記追加記憶手段が、b2-gpビットのN2ワードを記憶するよう適応し、前記メモリ制御手段が、b1ビットのN1ワードの各ブロックがp基本メモリの専用グループに読み書きされるように、前記第一の構成において前記適応可能記憶手段のアドレスを指定し、
各状態メトリクスが、b1ビットのgp個の基本ワードとb2-gpビットの追加基本ワードから構成され、前記メモリ制御手段が、前記第二の構成において前記状態メトリクスのgp個の基本ワードが同じアドレスで前記主記憶手段のgp個の基本メモリにそれぞれ記憶されるように、前記適応可能記憶手段のアドレスを指定し、状態メトリクスの該追加基本ワードは、同じアドレスで追加記憶手段に記憶される、
ことを特徴とする請求項3記載の複合型デコーダ。 - ST1が第一のトレリスの状態数であり、ST2が第二のトレリスの状態数であり、rが整数比ST2/ST1であって、前記共通処理手段が構成可能状態メトリクスユニット(SM)を有しており、
該構成可能状態メトリクスユニットは、
第一の構成において、ST1状態メトリクスを再帰的に並列計算することができ、
第二の構成において、並列計算されたST1状態メトリクスのr個のグループを再帰的に計算することができる、
ことを特徴とする、請求項1から請求項4記載の複合型デコーダ。 - 前記共通処理手段が、第一、第二の構成において、対応するトレリスの分岐に関連する分岐メトリクスを計算する、分岐メトリクスユニット(BM)を有し、
前記構成可能状態メトリクスユニットが、
各構成において、ST1状態メトリクスを計算する、ST1個の並列ないわゆるACS(追加、比較、選択)ユニットと、
再帰的計算のため、計算した状態メトリクスを一時的に記憶する予備記憶手段(AXMM)と、
前記予備記憶手段において、前記共通処理手段の構成に依存してメトリクスの記憶を制御する予備制御手段と、
を有することを特徴とする請求項5記載の複合型デコーダ。 - 前記複合型デコーダであって、
前記予備メモリ手段(AXMM)が、
ターボ符号復号化の間、ST1状態メトリクスを一時的に記憶するレジスタ(RGB)と、
該レジスタに接続された、畳み込み符号復号化の間ST2状態メトリクスを一時的に記憶する二組の補助メモリ(RAM1〜RAM4)と、
を有し、
前記予備制御手段が、
レジスタの出力と二組の補助メモリとの間に接続された、該補助メモリにおいてメトリクスの記憶スワッピングを可能にする第一の多重化手段と、
前記レジスタの出力と前記補助メモリの出力に直接接続された第二の多重化手段と、
を有することを特徴とする、請求項6記載の複合型デコーダ。 - 前記状態メトリクスユニット(SM)が、順方向状態メトリクスを計算するのと同等の方法で、逆方向状態メトリクスを再帰的に計算が可能であることを特徴とする、請求項5から請求項7に記載の複合型デコーダ。
- 前記共通処理ユニットが、対数尤度比(LLR)ユニットを有し、
該LLRユニットは、前記状態メトリクスユニットと、第一の構成における前記メトリクス記憶手段と、第二の構成における前記適応可能記憶手段に接続されており、信頼値にそれぞれ関連するデコードされたデータの値を含む軟出力情報を各構成において計算する、
ことを特徴とする請求項5から請求項8に記載の複合型デコーダ。 - 前記LLRユニットが、パイプライン型構造をとり、ターボ符号復号化と畳み込み符号復号化の両方に用いられる部分を有する、
ことを特徴とする請求項9記載の複合型デコーダ。 - 前記共通処理手段(CCPR)が、事後確率最大(Maximum-A-Posteriori、MAP)アルゴリズムを実行することを特徴とする請求項1から10のいずれかに記載の複合型デコーダ。
- 実行される前記MAPアルゴリズムが、いわゆる対数MAPアルゴリズム、あるいはいわゆる最大対数MAPアルゴリズムであることを特徴とする請求項11記載の複合型デコーダ。
- 前記ターボ符号復号化手段が、グローバル制御手段を有し、ターボ符号復号化を前記共通処理手段において反復型方法で実施させる、
ことを特徴とする請求項1から12のいずれかに記載の複合型デコーダ。 - 集積回路によって実現されることを特徴とする請求項1から13のいずれかに記載の複合型デコーダ。
- 請求項1から請求項14のうち任意の請求項記載の複合型デコーダを含む無線通信システムの端末装置。
- 携帯電話を形成することを特徴とする請求項15記載の端末装置。
- 基地局を形成することを特徴とする請求項15記載の端末装置。
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