JP2001249650A - 画像表示装置およびその駆動方法 - Google Patents
画像表示装置およびその駆動方法Info
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- JP2001249650A JP2001249650A JP2000394512A JP2000394512A JP2001249650A JP 2001249650 A JP2001249650 A JP 2001249650A JP 2000394512 A JP2000394512 A JP 2000394512A JP 2000394512 A JP2000394512 A JP 2000394512A JP 2001249650 A JP2001249650 A JP 2001249650A
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Abstract
(57)【要約】
【課題】 デジタル映像信号入力に対応するアクティブ
マトリクス型画像表示装置のソース信号線駆動回路にお
いて、1つのＤ／Ａ変換回路で複数のソース線を駆動す
る場合に、ソースライン反転駆動方法やドット反転駆動
方法を行なう新たな駆動方法を提供することを目的とす
る。 【解決手段】 本発明の第１の駆動方法は、極性の異な
る出力をＤ／Ａ変換回路から得るために２系統の階調電
源線がソース信号線駆動回路に供給され、各Ｄ／Ａ変換
回路には前記２系統の階調電源線との接続を切り替える
スイッチを備え、そのスイッチに入力される制御信号に
より各Ｄ／Ａ変換回路へ接続される階調電源線を切り替
え、ソースライン反転駆動やドット反転駆動を行なう。
マトリクス型画像表示装置のソース信号線駆動回路にお
いて、1つのＤ／Ａ変換回路で複数のソース線を駆動す
る場合に、ソースライン反転駆動方法やドット反転駆動
方法を行なう新たな駆動方法を提供することを目的とす
る。 【解決手段】 本発明の第１の駆動方法は、極性の異な
る出力をＤ／Ａ変換回路から得るために２系統の階調電
源線がソース信号線駆動回路に供給され、各Ｄ／Ａ変換
回路には前記２系統の階調電源線との接続を切り替える
スイッチを備え、そのスイッチに入力される制御信号に
より各Ｄ／Ａ変換回路へ接続される階調電源線を切り替
え、ソースライン反転駆動やドット反転駆動を行なう。
Description
【０００１】
【０００２】本発明は、マトリクス状に配置されたスイ
ッチング素子と画素により映像などの情報の表示を行な
う画像表示装置（アクティブマトリクス型画像表示装
置）、特にデジタル方式の駆動方法とその画像表示装置
に関する。
ッチング素子と画素により映像などの情報の表示を行な
う画像表示装置（アクティブマトリクス型画像表示装
置）、特にデジタル方式の駆動方法とその画像表示装置
に関する。
【０００３】
【従来の技術】最近安価なガラス基板上に半導体薄膜を
形成した半導体装置、例えば薄膜トランジスタ（ＴＦ
Ｔ）を作製する技術が急速に発達してきている。その理
由は、アクティブマトリクス型画像表示装置の一種であ
るアクティブマトリクス型液晶表示装置の需要が高まっ
てきたことによる。
形成した半導体装置、例えば薄膜トランジスタ（ＴＦ
Ｔ）を作製する技術が急速に発達してきている。その理
由は、アクティブマトリクス型画像表示装置の一種であ
るアクティブマトリクス型液晶表示装置の需要が高まっ
てきたことによる。
【０００４】さらに、自発光型の発光素子を用いたアク
ティブマトリクス型画像表示装置の一種であるアクティ
ブマトリクス型発光装置（以降、発光装置と記す）も活
発に研究されている。本明細書では、発光素子としてEL
素子などを示す。発光素子は、電場を加えることで発生
するルミネッセンス（Electro Luminescence）が得られ
る有機化合物を含む層（以下、有機化合物層と記す）
と、陽極層と、陰極層とを有する。有機化合物における
ルミネッセンスには、一重項励起状態から基底状態に戻
る際の発光（蛍光）と三重項励起状態から基底状態に戻
る際の発光（リン光）とがあるが、どちらの発光を用い
ていても良い。
ティブマトリクス型画像表示装置の一種であるアクティ
ブマトリクス型発光装置（以降、発光装置と記す）も活
発に研究されている。本明細書では、発光素子としてEL
素子などを示す。発光素子は、電場を加えることで発生
するルミネッセンス（Electro Luminescence）が得られ
る有機化合物を含む層（以下、有機化合物層と記す）
と、陽極層と、陰極層とを有する。有機化合物における
ルミネッセンスには、一重項励起状態から基底状態に戻
る際の発光（蛍光）と三重項励起状態から基底状態に戻
る際の発光（リン光）とがあるが、どちらの発光を用い
ていても良い。
【０００５】以下では、アクティブマトリクス型画像表
示装置の代表的な例として、アクティブマトリクス型液
晶表示装置を例にとって説明する。
示装置の代表的な例として、アクティブマトリクス型液
晶表示装置を例にとって説明する。
【０００６】アクティブマトリクス型液晶表示装置は、
図４０に示すように、ソース信号線駆動回路１０１と、
ゲート信号線駆動回路１０２と、マトリクス状に配置さ
れた画素アレイ部１０３とを有している。ソース信号線
駆動回路１０１は、クロック信号等のタイミング信号に
同期して、入力された映像信号をサンプリングし各ソー
ス信号線１０４にデータを書き込む。ゲート信号線駆動
回路１０２は、クロック信号等のタイミングに同期し
て、ゲート信号線１０５を順次選択し、画素アレイ部１
０３の各画素内にあるスイッチング素子であるＴＦＴ１
０６のオン・オフを制御するようになっている。これに
より、各ソース信号線１０４に書き込まれたデータが順
次各画素に書き込まれることになる。
図４０に示すように、ソース信号線駆動回路１０１と、
ゲート信号線駆動回路１０２と、マトリクス状に配置さ
れた画素アレイ部１０３とを有している。ソース信号線
駆動回路１０１は、クロック信号等のタイミング信号に
同期して、入力された映像信号をサンプリングし各ソー
ス信号線１０４にデータを書き込む。ゲート信号線駆動
回路１０２は、クロック信号等のタイミングに同期し
て、ゲート信号線１０５を順次選択し、画素アレイ部１
０３の各画素内にあるスイッチング素子であるＴＦＴ１
０６のオン・オフを制御するようになっている。これに
より、各ソース信号線１０４に書き込まれたデータが順
次各画素に書き込まれることになる。
【０００７】ソース信号線駆動回路の駆動方式として
は、アナログ方式とデジタル方式があるが、高精細・高
速駆動が可能なデジタル方式のアクティブマトリクス型
液晶表示装置が注目されてきている。
は、アナログ方式とデジタル方式があるが、高精細・高
速駆動が可能なデジタル方式のアクティブマトリクス型
液晶表示装置が注目されてきている。
【０００８】従来のデジタル方式のソース信号線駆動回
路を図４１に示す。図４１において、２０１はシフトレ
ジスタ部を示し、フリップフロップ回路などを含むシフ
トレジスタ基本回路２０２から構成される。シフトレジ
スタ部２０１へスタートパルスＳＰが入力されるとクロ
ック信号ＣＬＫに同期してサンプリングパルスが順次ラ
ッチ１回路２０３（ＬＡＴ１）へ送出される。
路を図４１に示す。図４１において、２０１はシフトレ
ジスタ部を示し、フリップフロップ回路などを含むシフ
トレジスタ基本回路２０２から構成される。シフトレジ
スタ部２０１へスタートパルスＳＰが入力されるとクロ
ック信号ＣＬＫに同期してサンプリングパルスが順次ラ
ッチ１回路２０３（ＬＡＴ１）へ送出される。
【０００９】ラッチ１回路２０３（ＬＡＴ１）では、シ
フトレジスタ部からのサンプリングパルスに同期して、
データバスラインＤＡＴＡから供給されるｎビット（ｎ
は自然数）のデジタル映像信号を順次記憶する。
フトレジスタ部からのサンプリングパルスに同期して、
データバスラインＤＡＴＡから供給されるｎビット（ｎ
は自然数）のデジタル映像信号を順次記憶する。
【００１０】一水平画素分の信号がＬＡＴ１群へ書き込
まれた後、各ラッチ１回路２０３（ＬＡＴ１）に保持さ
れている信号は、ラッチ信号バスラインＬＰから伝送さ
れるラッチパルスに同期してラッチ２回路２０４（ＬＡ
Ｔ２）に一斉に送出され、書き込まれる。
まれた後、各ラッチ１回路２０３（ＬＡＴ１）に保持さ
れている信号は、ラッチ信号バスラインＬＰから伝送さ
れるラッチパルスに同期してラッチ２回路２０４（ＬＡ
Ｔ２）に一斉に送出され、書き込まれる。
【００１１】デジタル映像信号がラッチ２回路２０４
（ＬＡＴ２）に保持されると、再びスタートパルスＳＰ
が入力され、次行の画素分のデジタル映像信号がＬＡＴ
１群へ新たに書き込まれる。この時、ＬＡＴ２群へは、
前行の画素分のデジタル映像信号が記憶されておりＤ／
Ａ変換回路２０５（デジタル／アナログ信号変換回路）
によって、デジタル映像信号に対応したアナログ映像信
号が各ソース信号線に書き込まれる。
（ＬＡＴ２）に保持されると、再びスタートパルスＳＰ
が入力され、次行の画素分のデジタル映像信号がＬＡＴ
１群へ新たに書き込まれる。この時、ＬＡＴ２群へは、
前行の画素分のデジタル映像信号が記憶されておりＤ／
Ａ変換回路２０５（デジタル／アナログ信号変換回路）
によって、デジタル映像信号に対応したアナログ映像信
号が各ソース信号線に書き込まれる。
【００１２】液晶表示装置を駆動するには、信頼性向上
のため1フレーム毎に極性の反転した電圧を液晶に与え
る、いわゆる交流駆動方法をとる。この交流駆動方法に
は、フリッカーの発生を防ぐために、１ゲート信号線毎
にソース信号線に書き込む電圧の極性反転を行なうゲー
トライン反転駆動や、1ソース信号線毎に極性反転した
電圧を書き込むソースライン反転駆動、そして、水平・
垂直方向に１画素単位で極性の反転した電圧を書き込む
ドット反転駆動がある。
のため1フレーム毎に極性の反転した電圧を液晶に与え
る、いわゆる交流駆動方法をとる。この交流駆動方法に
は、フリッカーの発生を防ぐために、１ゲート信号線毎
にソース信号線に書き込む電圧の極性反転を行なうゲー
トライン反転駆動や、1ソース信号線毎に極性反転した
電圧を書き込むソースライン反転駆動、そして、水平・
垂直方向に１画素単位で極性の反転した電圧を書き込む
ドット反転駆動がある。
【００１３】図４１では、Ｄ／Ａ変換回路２０５に供給
される複数の階調電源線が２系統示されている。Vref
(+)は正の極性を、Vref(-)は負の極性をそれぞれＤ／Ａ
変換回路から出力するための階調電源線である。図４１
に示すような接続であれば第１ソース信号線ＳＬ１には
正の極性を持つ電圧が、第２ソース信号線ＳＬ２には負
の極性をもつ電圧が、第３ソース信号線ＳＬ３には正の
極性を持つ電圧が、第４ソース信号線ＳＬ４には負の極
性を持つ電圧がそれぞれ印加される。なお、この状態で
階調電源線の電源電圧を1フレーム毎に極性反転させれ
ば、図４１に示したソース信号線駆動回路はソースライ
ン反転駆動をおこなう。また、１ゲート信号線毎に階調
電源線の電源電圧を極性反転させれば図４１に示したソ
ース信号線駆動回路はドット反転駆動をおこなう。
される複数の階調電源線が２系統示されている。Vref
(+)は正の極性を、Vref(-)は負の極性をそれぞれＤ／Ａ
変換回路から出力するための階調電源線である。図４１
に示すような接続であれば第１ソース信号線ＳＬ１には
正の極性を持つ電圧が、第２ソース信号線ＳＬ２には負
の極性をもつ電圧が、第３ソース信号線ＳＬ３には正の
極性を持つ電圧が、第４ソース信号線ＳＬ４には負の極
性を持つ電圧がそれぞれ印加される。なお、この状態で
階調電源線の電源電圧を1フレーム毎に極性反転させれ
ば、図４１に示したソース信号線駆動回路はソースライ
ン反転駆動をおこなう。また、１ゲート信号線毎に階調
電源線の電源電圧を極性反転させれば図４１に示したソ
ース信号線駆動回路はドット反転駆動をおこなう。
【００１４】また、図４１とは異なり、１系統の階調電
源線の入力のみで、１ゲート信号線毎に階調電源線の電
源電圧を極性反転させればゲートライン反転駆動となる
（図示せず）。
源線の入力のみで、１ゲート信号線毎に階調電源線の電
源電圧を極性反転させればゲートライン反転駆動となる
（図示せず）。
【００１５】
【発明が解決しようとする課題】図４１のＤ／Ａ変換回
路はそれぞれソース信号線１本を駆動する。しかし、高
解像度、高精細の液晶表示装置を作成する場合、大きな
面積を占めるＤ／Ａ変換回路をソース信号線の本数と同
数作ることは近年望まれている液晶表示装置の小型化の
妨げとなっており、１つのＤ／Ａ変換回路で複数のソー
ス信号線を駆動する方法が特開平１１−１６７３７３で
提案されている。
路はそれぞれソース信号線１本を駆動する。しかし、高
解像度、高精細の液晶表示装置を作成する場合、大きな
面積を占めるＤ／Ａ変換回路をソース信号線の本数と同
数作ることは近年望まれている液晶表示装置の小型化の
妨げとなっており、１つのＤ／Ａ変換回路で複数のソー
ス信号線を駆動する方法が特開平１１−１６７３７３で
提案されている。
【００１６】１つのＤ／Ａ変換回路で４本のソース信号
線を駆動するソース信号線駆動回路の構成例を図４２に
示す。図４１と比較して判るように図４２にはパラレル
／シリアル変換回路３０１（Ｐ／Ｓ変換回路）、ソース
線選択回路３０２とそれらに入力される選択信号（Ｓ
Ｓ）が新たに追加されている。このような回路が追加さ
れるにもかかわらず、４本のソース信号線を１つのＤ／
Ａ変換回路で駆動できれば、必要なＤ／Ａ変換回路数が
１／４で済む効果は大きく、ソース信号線駆動回路の占
有面積を小さくすることが可能となる。
線を駆動するソース信号線駆動回路の構成例を図４２に
示す。図４１と比較して判るように図４２にはパラレル
／シリアル変換回路３０１（Ｐ／Ｓ変換回路）、ソース
線選択回路３０２とそれらに入力される選択信号（Ｓ
Ｓ）が新たに追加されている。このような回路が追加さ
れるにもかかわらず、４本のソース信号線を１つのＤ／
Ａ変換回路で駆動できれば、必要なＤ／Ａ変換回路数が
１／４で済む効果は大きく、ソース信号線駆動回路の占
有面積を小さくすることが可能となる。
【００１７】さて、このような１つのＤ／Ａ変換回路で
複数のソース信号線を駆動する方法であっても、上述の
ように液晶の交流駆動を行なう必要がある。従来の考え
方からすると、個々のＤ／А変換回路は少なくとも一水
平書き込み期間は常に同極性の出力をするものであっ
た。それ故に、１つのＤ／Ａ変換回路で複数のソース信
号線を駆動する方法では、ゲートライン反転駆動やフレ
ーム反転駆動が液晶の交流駆動として採用されていた。
複数のソース信号線を駆動する方法であっても、上述の
ように液晶の交流駆動を行なう必要がある。従来の考え
方からすると、個々のＤ／А変換回路は少なくとも一水
平書き込み期間は常に同極性の出力をするものであっ
た。それ故に、１つのＤ／Ａ変換回路で複数のソース信
号線を駆動する方法では、ゲートライン反転駆動やフレ
ーム反転駆動が液晶の交流駆動として採用されていた。
【００１８】ここで、１つのＤ／Ａ変換回路で複数のソ
ース信号線を駆動する方法でソースライン反転駆動やド
ット反転駆動を従来の考え方をもとに行なう上での問題
点を、図４３を用いて説明する。図４３には、１つのＤ
／Ａ変換回路で４本のソース信号線を駆動する場合の具
体例を示した。ここで、図４１と同じように隣り合うＤ
／Ａ変換回路に、それらのＤ／Ａ変換回路からの出力の
極性が反転するように階調電源線を接続すると、ソース
信号線が4本ごとに極性反転し完全なソースライン反転
駆動とはならない。同様に完全なドット反転駆動にもな
らない。高画質を求めるならばこれでは十分とはいえな
い。このように、1つのＤ／Ａ変換回路で複数のソース
信号線を駆動する場合に、ソースライン反転駆動方法や
ドット反転駆動方法を行なうには、新たな駆動方法を構
築する必要がある。
ース信号線を駆動する方法でソースライン反転駆動やド
ット反転駆動を従来の考え方をもとに行なう上での問題
点を、図４３を用いて説明する。図４３には、１つのＤ
／Ａ変換回路で４本のソース信号線を駆動する場合の具
体例を示した。ここで、図４１と同じように隣り合うＤ
／Ａ変換回路に、それらのＤ／Ａ変換回路からの出力の
極性が反転するように階調電源線を接続すると、ソース
信号線が4本ごとに極性反転し完全なソースライン反転
駆動とはならない。同様に完全なドット反転駆動にもな
らない。高画質を求めるならばこれでは十分とはいえな
い。このように、1つのＤ／Ａ変換回路で複数のソース
信号線を駆動する場合に、ソースライン反転駆動方法や
ドット反転駆動方法を行なうには、新たな駆動方法を構
築する必要がある。
【００１９】そこで本発明は、その駆動方法を提供する
ものである。
ものである。
【００２０】
【課題を解決するための手段】本発明の第１の駆動方法
は、極性の異なる出力をＤ／Ａ変換回路から得るために
２系統の階調電源線がソース信号線駆動回路に供給さ
れ、各Ｄ／Ａ変換回路には前記２系統の階調電源線との
接続を切り替えるスイッチ（以降、接続切り替えスイッ
チと記す）を有し、その接続切り替えスイッチに入力さ
れる制御信号により各Ｄ／Ａ変換回路へ接続される階調
電源線を切り替え、ソースライン反転駆動やドット反転
駆動を行なうことを特徴とする。
は、極性の異なる出力をＤ／Ａ変換回路から得るために
２系統の階調電源線がソース信号線駆動回路に供給さ
れ、各Ｄ／Ａ変換回路には前記２系統の階調電源線との
接続を切り替えるスイッチ（以降、接続切り替えスイッ
チと記す）を有し、その接続切り替えスイッチに入力さ
れる制御信号により各Ｄ／Ａ変換回路へ接続される階調
電源線を切り替え、ソースライン反転駆動やドット反転
駆動を行なうことを特徴とする。
【００２１】以降、本明細書では説明の便宜上、Ｄ／Ａ
変換回路と接続することでプラス極性の出力が得られる
階調電源線のことを「プラス極性出力用の階調電源
線」、逆にマイナス極性の出力が得られる階調電源線の
ことを「マイナス極性出力用の階調電源線」と表現す
る。また、Ｄ／Ａ変換回路からプラス極性の出力が得ら
れるように、前記Ｄ／Ａ変換回路に接続された各階調電
源線に電圧を付与することを「プラス極性出力用電圧を
階調電源線に供給する」と表現する。同様に、Ｄ／Ａ変
換回路からマイナス極性の出力が得られるように、前記
Ｄ／Ａ変換回路に接続された各階調電源線に電圧を付与
することを「マイナス極性出力用電圧を階調電源線に供
給する」と表現する。
変換回路と接続することでプラス極性の出力が得られる
階調電源線のことを「プラス極性出力用の階調電源
線」、逆にマイナス極性の出力が得られる階調電源線の
ことを「マイナス極性出力用の階調電源線」と表現す
る。また、Ｄ／Ａ変換回路からプラス極性の出力が得ら
れるように、前記Ｄ／Ａ変換回路に接続された各階調電
源線に電圧を付与することを「プラス極性出力用電圧を
階調電源線に供給する」と表現する。同様に、Ｄ／Ａ変
換回路からマイナス極性の出力が得られるように、前記
Ｄ／Ａ変換回路に接続された各階調電源線に電圧を付与
することを「マイナス極性出力用電圧を階調電源線に供
給する」と表現する。
【００２２】なお、プラス極性出力用の各階調電源線と
マイナス極性出力用の各階調電源線は、対応する階調電
源線の電源電圧がそれぞれ極性の反転した関係にある。
したがって、一方の階調電源線全ての電源電圧の極性を
反転させれば、もう一方の階調電源線と全く同じ役割を
担うものになる。
マイナス極性出力用の各階調電源線は、対応する階調電
源線の電源電圧がそれぞれ極性の反転した関係にある。
したがって、一方の階調電源線全ての電源電圧の極性を
反転させれば、もう一方の階調電源線と全く同じ役割を
担うものになる。
【００２３】上記第１の駆動方法の構成でソースライン
反転駆動を行なうには以下のようにする。あるフレーム
期間の各ゲート信号線選択期間中、奇数番目のソース信
号線を選択する期間はプラス極性出力用の階調電源線を
Ｄ／Ａ変換回路と接続し、偶数番目のソース信号線を選
択する期間はマイナス極性出力用の階調電源線をＤ／Ａ
変換回路と接続する。次フレーム期間の各ゲート信号線
選択期間中、奇数番目のソース信号線を選択する期間は
マイナス極性出力用の階調電源線をＤ／Ａ変換回路と接
続し、偶数番目のソース信号線を選択する期間はプラス
極性出力用の階調電源線をＤ／Ａ変換回路と接続する。
以上のように前記接続切り替えスイッチの制御信号をコ
ントロールすることでソースライン反転駆動が可能とな
る。
反転駆動を行なうには以下のようにする。あるフレーム
期間の各ゲート信号線選択期間中、奇数番目のソース信
号線を選択する期間はプラス極性出力用の階調電源線を
Ｄ／Ａ変換回路と接続し、偶数番目のソース信号線を選
択する期間はマイナス極性出力用の階調電源線をＤ／Ａ
変換回路と接続する。次フレーム期間の各ゲート信号線
選択期間中、奇数番目のソース信号線を選択する期間は
マイナス極性出力用の階調電源線をＤ／Ａ変換回路と接
続し、偶数番目のソース信号線を選択する期間はプラス
極性出力用の階調電源線をＤ／Ａ変換回路と接続する。
以上のように前記接続切り替えスイッチの制御信号をコ
ントロールすることでソースライン反転駆動が可能とな
る。
【００２４】特に、上記の駆動方法において、奇数番目
のソース信号線を選択する期間或いは偶数番目のソース
信号線を選択する期間を各ゲート信号線選択期間のある
一定期間にまとめることにより、前記接続切り替えスイ
ッチの制御信号の周期を長くすることができ、回路動作
負担の低減を同時に図ることができる。
のソース信号線を選択する期間或いは偶数番目のソース
信号線を選択する期間を各ゲート信号線選択期間のある
一定期間にまとめることにより、前記接続切り替えスイ
ッチの制御信号の周期を長くすることができ、回路動作
負担の低減を同時に図ることができる。
【００２５】また、上記第１の駆動方法の構成でドット
反転駆動を行なうためには以下のようにする。あるフレ
ーム期間の奇数番目のゲート信号線選択期間中、奇数番
目のソース信号線を選択する期間はプラス極性出力用の
階調電源線をＤ／Ａ変換回路と接続し、偶数番目のソー
ス信号線を選択する期間はマイナス極性出力用の階調電
源線をＤ／Ａ変換回路と接続する。同フレーム期間の偶
数番目のゲート信号線選択期間中、奇数番目のソース信
号線を選択する期間はマイナス極性出力用の階調電源線
をＤ／Ａ変換回路と接続し、偶数番目のソース信号線を
選択する期間はプラス極性出力用の階調電源線をＤ／Ａ
変換回路と接続する。さらに次フレーム期間の奇数番目
のゲート信号線選択期間中、奇数番目のソース信号線を
選択する期間はマイナス極性出力用の階調電源線をＤ／
Ａ変換回路と接続し、偶数番目のソース信号線を選択す
る期間はプラス極性出力用の階調電源線をＤ／Ａ変換回
路と接続する。同フレーム期間の偶数番目のゲート信号
線選択期間中、奇数番目のソース信号線を選択する期間
はプラス極性出力用の階調電源線をＤ／Ａ変換回路と接
続し、偶数番目のソース信号線を選択する期間はマイナ
ス極性出力用の階調電源線をＤ／Ａ変換回路と接続す
る。以上のように前記接続切り替えスイッチの制御信号
をコントロールすればドット反転駆動が可能となる。
反転駆動を行なうためには以下のようにする。あるフレ
ーム期間の奇数番目のゲート信号線選択期間中、奇数番
目のソース信号線を選択する期間はプラス極性出力用の
階調電源線をＤ／Ａ変換回路と接続し、偶数番目のソー
ス信号線を選択する期間はマイナス極性出力用の階調電
源線をＤ／Ａ変換回路と接続する。同フレーム期間の偶
数番目のゲート信号線選択期間中、奇数番目のソース信
号線を選択する期間はマイナス極性出力用の階調電源線
をＤ／Ａ変換回路と接続し、偶数番目のソース信号線を
選択する期間はプラス極性出力用の階調電源線をＤ／Ａ
変換回路と接続する。さらに次フレーム期間の奇数番目
のゲート信号線選択期間中、奇数番目のソース信号線を
選択する期間はマイナス極性出力用の階調電源線をＤ／
Ａ変換回路と接続し、偶数番目のソース信号線を選択す
る期間はプラス極性出力用の階調電源線をＤ／Ａ変換回
路と接続する。同フレーム期間の偶数番目のゲート信号
線選択期間中、奇数番目のソース信号線を選択する期間
はプラス極性出力用の階調電源線をＤ／Ａ変換回路と接
続し、偶数番目のソース信号線を選択する期間はマイナ
ス極性出力用の階調電源線をＤ／Ａ変換回路と接続す
る。以上のように前記接続切り替えスイッチの制御信号
をコントロールすればドット反転駆動が可能となる。
【００２６】特に、上記の駆動方法において、奇数番目
のソース信号線を選択する期間と偶数番目のソース信号
線を選択する期間を各ゲート信号線選択期間の前半と後
半とに分離することで、前記接続切り替えスイッチの制
御信号の周期を長くすることができ、回路動作負担の低
減を同時に図ることができる。
のソース信号線を選択する期間と偶数番目のソース信号
線を選択する期間を各ゲート信号線選択期間の前半と後
半とに分離することで、前記接続切り替えスイッチの制
御信号の周期を長くすることができ、回路動作負担の低
減を同時に図ることができる。
【００２７】本発明の第２の駆動方法は、第１の方法と
は異なり１系統の階調電源線がソース信号線駆動回路に
供給され、各Ｄ／Ａ変換回路には直接接続され、この階
調電源線の電源電圧の極性を反転させることによりソー
スライン反転駆動やドット反転駆動を行なうことを特徴
とする。
は異なり１系統の階調電源線がソース信号線駆動回路に
供給され、各Ｄ／Ａ変換回路には直接接続され、この階
調電源線の電源電圧の極性を反転させることによりソー
スライン反転駆動やドット反転駆動を行なうことを特徴
とする。
【００２８】上記第２の駆動方法の構成でソースライン
反転駆動を行なうには、以下のようにする。あるフレー
ム期間の各ゲート信号線選択期間中、奇数番目のソース
信号線を選択する期間はプラス極性出力用電圧を階調電
源線に供給し、偶数番目のソース信号線を選択する期間
はマイナス極性出力用電圧を階調電源線に供給する。次
フレーム期間の各ゲート信号線選択期間中、奇数番目の
ソース信号線を選択する期間はマイナス極性出力用電圧
を階調電源線に供給し、偶数番目のソース信号線を選択
する期間はプラス極性出力用電圧を階調電源線に供給す
る。以上のように階調電源線の電源電圧の極性を反転さ
せることでソースライン反転駆動が可能となる。
反転駆動を行なうには、以下のようにする。あるフレー
ム期間の各ゲート信号線選択期間中、奇数番目のソース
信号線を選択する期間はプラス極性出力用電圧を階調電
源線に供給し、偶数番目のソース信号線を選択する期間
はマイナス極性出力用電圧を階調電源線に供給する。次
フレーム期間の各ゲート信号線選択期間中、奇数番目の
ソース信号線を選択する期間はマイナス極性出力用電圧
を階調電源線に供給し、偶数番目のソース信号線を選択
する期間はプラス極性出力用電圧を階調電源線に供給す
る。以上のように階調電源線の電源電圧の極性を反転さ
せることでソースライン反転駆動が可能となる。
【００２９】特に、上記の駆動方法においても、奇数番
目のソース信号線を選択する期間或いは偶数番目のソー
ス信号線を選択する期間を各ゲート信号線選択期間のあ
る一定期間にまとめることにより、階調電源線の電源電
圧の極性が反転する周期を長くすることができ、回路動
作負担の低減を同時に図ることができる。
目のソース信号線を選択する期間或いは偶数番目のソー
ス信号線を選択する期間を各ゲート信号線選択期間のあ
る一定期間にまとめることにより、階調電源線の電源電
圧の極性が反転する周期を長くすることができ、回路動
作負担の低減を同時に図ることができる。
【００３０】また、上記第２の駆動方法の構成でドット
反転駆動を行なうには、以下のようにする。あるフレー
ム期間の奇数番目のゲート信号線選択期間中、奇数番目
のソース信号線を選択する期間はプラス極性出力用電圧
を階調電源線に供給し、偶数番目のソース信号線を選択
する期間はマイナス極性出力用電圧を階調電源線に供給
する。同フレーム期間の偶数番目のゲート信号線選択期
間中、奇数番目のソース信号線を選択する期間はマイナ
ス極性出力用電圧を階調電源線に供給し、偶数番目のソ
ース信号線を選択する期間はプラス極性出力用電圧を階
調電源線に供給する。さらに次フレーム期間の奇数番目
のゲート信号線選択期間中、奇数番目のソース信号線を
選択する期間はマイナス極性出力用電圧を階調電源線に
供給し、偶数番目のソース信号線を選択する期間はプラ
ス極性出力用電圧を階調電源線に供給する。同フレーム
期間の偶数番目のゲート信号線選択期間中、奇数番目の
ソース信号線を選択する期間はプラス極性出力用電圧を
階調電源線に供給し、偶数番目のソース信号線を選択す
る期間はマイナス極性出力用電圧を階調電源線に供給す
る。以上のように階調電源線の電源電圧の極性を反転さ
せることでドット反転駆動が可能となる。
反転駆動を行なうには、以下のようにする。あるフレー
ム期間の奇数番目のゲート信号線選択期間中、奇数番目
のソース信号線を選択する期間はプラス極性出力用電圧
を階調電源線に供給し、偶数番目のソース信号線を選択
する期間はマイナス極性出力用電圧を階調電源線に供給
する。同フレーム期間の偶数番目のゲート信号線選択期
間中、奇数番目のソース信号線を選択する期間はマイナ
ス極性出力用電圧を階調電源線に供給し、偶数番目のソ
ース信号線を選択する期間はプラス極性出力用電圧を階
調電源線に供給する。さらに次フレーム期間の奇数番目
のゲート信号線選択期間中、奇数番目のソース信号線を
選択する期間はマイナス極性出力用電圧を階調電源線に
供給し、偶数番目のソース信号線を選択する期間はプラ
ス極性出力用電圧を階調電源線に供給する。同フレーム
期間の偶数番目のゲート信号線選択期間中、奇数番目の
ソース信号線を選択する期間はプラス極性出力用電圧を
階調電源線に供給し、偶数番目のソース信号線を選択す
る期間はマイナス極性出力用電圧を階調電源線に供給す
る。以上のように階調電源線の電源電圧の極性を反転さ
せることでドット反転駆動が可能となる。
【００３１】特に、前記の駆動方法においても、奇数番
目のソース信号線を選択する期間と偶数番目のソース信
号線を選択する期間を各ゲート信号線選択期間の前半と
後半とに分離することで、階調電源線の電源電圧の極性
が反転する周期を長くすることができ、回路動作負担の
低減を同時に図ることができる。
目のソース信号線を選択する期間と偶数番目のソース信
号線を選択する期間を各ゲート信号線選択期間の前半と
後半とに分離することで、階調電源線の電源電圧の極性
が反転する周期を長くすることができ、回路動作負担の
低減を同時に図ることができる。
【００３２】本発明の第３の駆動方法は、第１の方法と
同様に極性の異なる出力をＤ／Ａ変換回路から得るため
に２系統の階調電源線がソース信号線駆動回路に供給さ
れる。ただし、各Ｄ／Ａ変換回路に接続される複数のソ
ース信号線は奇数番目あるいは偶数番目の一方でまとめ
る。そして、奇数番目のソース信号線に接続される各Ｄ
／Ａ変換回路には第１系統の階調電源線を接続し、偶数
番目のソース信号線に接続される各Ｄ／Ａ変換回路には
第２系統の階調電源線を接続し、さらに全ての階調電源
線の電源電圧の極性反転を周期的におこなうことによ
り、ソースライン反転駆動やドット反転駆動を行なうこ
とを特徴とする。
同様に極性の異なる出力をＤ／Ａ変換回路から得るため
に２系統の階調電源線がソース信号線駆動回路に供給さ
れる。ただし、各Ｄ／Ａ変換回路に接続される複数のソ
ース信号線は奇数番目あるいは偶数番目の一方でまとめ
る。そして、奇数番目のソース信号線に接続される各Ｄ
／Ａ変換回路には第１系統の階調電源線を接続し、偶数
番目のソース信号線に接続される各Ｄ／Ａ変換回路には
第２系統の階調電源線を接続し、さらに全ての階調電源
線の電源電圧の極性反転を周期的におこなうことによ
り、ソースライン反転駆動やドット反転駆動を行なうこ
とを特徴とする。
【００３３】上記第３の駆動方法の構成でソースライン
反転駆動を行なうには、以下のようにする。あるフレー
ム期間中、第１系統の階調電源線にはプラス極性出力用
電圧を供給し、第２系統の階調電源線にはマイナス極性
出力用電圧を供給する。次フレーム期間中、第１系統の
階調電源線にはマイナス極性出力用電圧を供給し、第２
系統の階調電源線にはプラス極性出力用電圧を供給す
る。以上のように階調電源線に電源電圧を付与させるこ
とでソースライン反転駆動が可能となる。
反転駆動を行なうには、以下のようにする。あるフレー
ム期間中、第１系統の階調電源線にはプラス極性出力用
電圧を供給し、第２系統の階調電源線にはマイナス極性
出力用電圧を供給する。次フレーム期間中、第１系統の
階調電源線にはマイナス極性出力用電圧を供給し、第２
系統の階調電源線にはプラス極性出力用電圧を供給す
る。以上のように階調電源線に電源電圧を付与させるこ
とでソースライン反転駆動が可能となる。
【００３４】また、上記第３の駆動方法の構成でドット
反転駆動を行なうには、以下のようにする。あるフレー
ム期間の奇数番目のゲート信号線選択期間中、第１系統
の階調電源線にはプラス極性出力用電圧を供給し、第２
系統の階調電源線にはマイナス極性出力用電圧を供給す
る。同フレーム期間の偶数番目のゲート信号線選択期間
中、第１系統の階調電源線にはマイナス極性出力用電圧
を供給し、第２系統の階調電源線にはプラス極性出力用
電圧を供給する。さらに次フレーム期間の奇数番目のゲ
ート信号線選択期間中、第１系統の階調電源線にはマイ
ナス極性出力用電圧を供給し、第２系統の階調電源線に
はプラス極性出力用電圧を供給する。同フレーム期間の
偶数番目のゲート信号線選択期間中、第１系統の階調電
源線にはプラス極性出力用電圧を供給し、第２系統の階
調電源線にはマイナス極性出力用電圧を供給する。以上
のように階調電源線に電源電圧を付与させることでドッ
ト反転駆動が可能となる。
反転駆動を行なうには、以下のようにする。あるフレー
ム期間の奇数番目のゲート信号線選択期間中、第１系統
の階調電源線にはプラス極性出力用電圧を供給し、第２
系統の階調電源線にはマイナス極性出力用電圧を供給す
る。同フレーム期間の偶数番目のゲート信号線選択期間
中、第１系統の階調電源線にはマイナス極性出力用電圧
を供給し、第２系統の階調電源線にはプラス極性出力用
電圧を供給する。さらに次フレーム期間の奇数番目のゲ
ート信号線選択期間中、第１系統の階調電源線にはマイ
ナス極性出力用電圧を供給し、第２系統の階調電源線に
はプラス極性出力用電圧を供給する。同フレーム期間の
偶数番目のゲート信号線選択期間中、第１系統の階調電
源線にはプラス極性出力用電圧を供給し、第２系統の階
調電源線にはマイナス極性出力用電圧を供給する。以上
のように階調電源線に電源電圧を付与させることでドッ
ト反転駆動が可能となる。
【００３５】
【発明の実施の形態】以下、本発明の実施の形態につい
て，図面を参照しながら説明する。
て，図面を参照しながら説明する。
【００３６】[実施形態１]本実施形態では、極性の異な
る出力をＤ／Ａ変換回路から得るために独立な２系統の
階調電源線がソース信号線駆動回路に供給され、接続切
り替えスイッチによって各Ｄ／Ａ変換回路と２系統の階
調電源線との接続を切り替えることによりソースライン
反転やドット反転駆動を可能とするある一つの方法につ
いて説明する。
る出力をＤ／Ａ変換回路から得るために独立な２系統の
階調電源線がソース信号線駆動回路に供給され、接続切
り替えスイッチによって各Ｄ／Ａ変換回路と２系統の階
調電源線との接続を切り替えることによりソースライン
反転やドット反転駆動を可能とするある一つの方法につ
いて説明する。
【００３７】本実施形態では、１つのＤ／Ａ変換回路で
偶数本のソース信号線を駆動する形態として、4本のソ
ース信号線を駆動し（ｎ＋１）ビット（ｎは０以上の整
数）のデジタル映像信号入力に対応する場合を例にとっ
て説明する。
偶数本のソース信号線を駆動する形態として、4本のソ
ース信号線を駆動し（ｎ＋１）ビット（ｎは０以上の整
数）のデジタル映像信号入力に対応する場合を例にとっ
て説明する。
【００３８】図１には本実施形態の概略回路図が示され
ている。図１では、デジタル映像信号を順次サンプリン
グするためのサンプリングパルスを発生させるシフトレ
ジスタ部、前記サンプリングパルスによりデジタル映像
信号をラッチするラッチ１回路部、そして、ラッチパル
スの入力により前記ラッチ１回路部に記憶されていたデ
ジタル映像信号を一斉にラッチするラッチ２回路部は省
略した。パラレル／シリアル変換回路（Ｐ／Ｓ変換回
路）は、ラッチ２回路のパラレルな出力データ（Ｄ０[4
k+1]〜Ｄｎ[4k+1]、Ｄ０[4k+2]〜Ｄｎ[4k+2]、Ｄ０[4k+
3]〜Ｄｎ[4k+3]、Ｄ０[4k+4]〜Ｄｎ[4k+4]（kは０以上
の整数））を各ビットでまとめシリアルデータに変換す
る。ここで、Ｄ０[4k+1]は第(4k+1)ソース信号線に対す
る最下位（第１）ビット（ＬＳＢ）のデジタル映像信号
を示し、Ｄｎ[4k+1]は同じく第(4k+1)ソース信号線に対
する最上位（第（ｎ＋１））ビット（ＭＳＢ）のデジタ
ル映像信号を示す。以降、表記Ｄi[ｓ]は第ｓソース信
号線に対する第（i＋１）ビットのデジタル映像信号を
示すものとする。
ている。図１では、デジタル映像信号を順次サンプリン
グするためのサンプリングパルスを発生させるシフトレ
ジスタ部、前記サンプリングパルスによりデジタル映像
信号をラッチするラッチ１回路部、そして、ラッチパル
スの入力により前記ラッチ１回路部に記憶されていたデ
ジタル映像信号を一斉にラッチするラッチ２回路部は省
略した。パラレル／シリアル変換回路（Ｐ／Ｓ変換回
路）は、ラッチ２回路のパラレルな出力データ（Ｄ０[4
k+1]〜Ｄｎ[4k+1]、Ｄ０[4k+2]〜Ｄｎ[4k+2]、Ｄ０[4k+
3]〜Ｄｎ[4k+3]、Ｄ０[4k+4]〜Ｄｎ[4k+4]（kは０以上
の整数））を各ビットでまとめシリアルデータに変換す
る。ここで、Ｄ０[4k+1]は第(4k+1)ソース信号線に対す
る最下位（第１）ビット（ＬＳＢ）のデジタル映像信号
を示し、Ｄｎ[4k+1]は同じく第(4k+1)ソース信号線に対
する最上位（第（ｎ＋１））ビット（ＭＳＢ）のデジタ
ル映像信号を示す。以降、表記Ｄi[ｓ]は第ｓソース信
号線に対する第（i＋１）ビットのデジタル映像信号を
示すものとする。
【００３９】１００ａは２系統の階調電源線Ｖref１、
Ｖref２とＤ／Ａ変換回路との接続切り替えを行なう接
続切り替えスイッチで、切り替え制御信号ＳＶｒにより
どちらかに接続される。ここで、２系統の階調電源線の
うち、Ｖref１を接続されたＤ／Ａ変換回路はプラス極
性を、Ｖref２を接続されたＤ／Ａ変換回路はマイナス
極性を出力するものとする。また、便宜上本明細書にお
いて、接続切り替えスイッチ１００ａ、１００ｂ（図３
に示す）は、ＳＶｒがＨｉの時には下方の端子に接続
し、Ｌｏの時には上方の端子に接続するものとする。な
お、本発明はこの接続切り替えスイッチの回路構成に限
定されるものではなく、同様な動作を行なういかなる回
路に対しても適用され得る。
Ｖref２とＤ／Ａ変換回路との接続切り替えを行なう接
続切り替えスイッチで、切り替え制御信号ＳＶｒにより
どちらかに接続される。ここで、２系統の階調電源線の
うち、Ｖref１を接続されたＤ／Ａ変換回路はプラス極
性を、Ｖref２を接続されたＤ／Ａ変換回路はマイナス
極性を出力するものとする。また、便宜上本明細書にお
いて、接続切り替えスイッチ１００ａ、１００ｂ（図３
に示す）は、ＳＶｒがＨｉの時には下方の端子に接続
し、Ｌｏの時には上方の端子に接続するものとする。な
お、本発明はこの接続切り替えスイッチの回路構成に限
定されるものではなく、同様な動作を行なういかなる回
路に対しても適用され得る。
【００４０】ソース線選択回路は４つのスイッチｓｗ
１、ｓｗ２、ｓｗ３、ｓｗ４から成り、ｓｗ１がオンす
ると第（4k+1）番目のソース信号線が各Ｄ／Ａ変換回路
の出力と接続され、ｓｗ２がオンすると第（4k+2）番目
のソース信号線が各Ｄ／Ａ変換回路の出力と接続され、
ｓｗ３がオンすると第（4k+3）番目のソース信号線が各
Ｄ／Ａ変換回路の出力と接続され、ｓｗ４がオンすると
第（4k+4）番目のソース信号線が各Ｄ／Ａ変換回路の出
力と接続される。ＳＳ１〜ＳＳ４はそれぞれｓｗ１〜ｓ
ｗ４のオン・オフを制御する選択信号である。
１、ｓｗ２、ｓｗ３、ｓｗ４から成り、ｓｗ１がオンす
ると第（4k+1）番目のソース信号線が各Ｄ／Ａ変換回路
の出力と接続され、ｓｗ２がオンすると第（4k+2）番目
のソース信号線が各Ｄ／Ａ変換回路の出力と接続され、
ｓｗ３がオンすると第（4k+3）番目のソース信号線が各
Ｄ／Ａ変換回路の出力と接続され、ｓｗ４がオンすると
第（4k+4）番目のソース信号線が各Ｄ／Ａ変換回路の出
力と接続される。ＳＳ１〜ＳＳ４はそれぞれｓｗ１〜ｓ
ｗ４のオン・オフを制御する選択信号である。
【００４１】図１の信号動作タイミングを図２に示す。
１ゲート信号線選択期間を４つに分割し、第１番目の期
間にＳＳ１をＨｉレベルにしｓｗ１をオンし、第２番目
の期間にＳＳ２をＨｉレベルにしｓｗ２をオンし、第３
番目の期間にＳＳ３をＨｉレベルにしｓｗ３をオンし、
第４番目の期間にＳＳ４をＨｉレベルにしｓｗ４をオン
する動作を示す。なお、各Ｐ／Ｓ変換回路の各ビットデ
ータの出力は、上記の選択信号（ＳＳ１〜ＳＳ４）と同
期させ、ゲート信号線選択期間を４分割し、その第１番
目の期間には第（4k+1）ソース信号線のデータを出力
し、第２番目の期間には第（4k+2）ソース信号線のデー
タを出力し、第３番目の期間には第（4k+3）ソース信号
線のデータを出力し、第４番目の期間には第（4k+4）ソ
ース信号線のデータを出力するようにＰ／Ｓ変換回路に
入力される選択信号ＳＳにより制御する。こうすること
で、各ソース信号線に対応したデジタル映像信号が適切
なソース信号線の書き込みに反映される。この様子を、
図２のＤ０＿1〜Ｄｎ＿1、Ｄ０＿５〜Ｄｎ＿５に示し
た。ここで、Ｄi＿1は図１において左のＰ／Ｓ変換回路
の第（i＋１）ビット目の出力データであり、Ｄi＿５は
図１において右のＰ／Ｓ変換回路の第（i＋１）ビット
目の出力データである。また、図２において、Ｄi[s,g]
は第s列第g行の画素に対する第（i＋１）番目のビット
データを示し、上記表記Ｄi[ｓ]にあらわにゲート信号
線の情報を付加したものである。（以降、表記Ｄi[s,g]
は同じ意味とする）
１ゲート信号線選択期間を４つに分割し、第１番目の期
間にＳＳ１をＨｉレベルにしｓｗ１をオンし、第２番目
の期間にＳＳ２をＨｉレベルにしｓｗ２をオンし、第３
番目の期間にＳＳ３をＨｉレベルにしｓｗ３をオンし、
第４番目の期間にＳＳ４をＨｉレベルにしｓｗ４をオン
する動作を示す。なお、各Ｐ／Ｓ変換回路の各ビットデ
ータの出力は、上記の選択信号（ＳＳ１〜ＳＳ４）と同
期させ、ゲート信号線選択期間を４分割し、その第１番
目の期間には第（4k+1）ソース信号線のデータを出力
し、第２番目の期間には第（4k+2）ソース信号線のデー
タを出力し、第３番目の期間には第（4k+3）ソース信号
線のデータを出力し、第４番目の期間には第（4k+4）ソ
ース信号線のデータを出力するようにＰ／Ｓ変換回路に
入力される選択信号ＳＳにより制御する。こうすること
で、各ソース信号線に対応したデジタル映像信号が適切
なソース信号線の書き込みに反映される。この様子を、
図２のＤ０＿1〜Ｄｎ＿1、Ｄ０＿５〜Ｄｎ＿５に示し
た。ここで、Ｄi＿1は図１において左のＰ／Ｓ変換回路
の第（i＋１）ビット目の出力データであり、Ｄi＿５は
図１において右のＰ／Ｓ変換回路の第（i＋１）ビット
目の出力データである。また、図２において、Ｄi[s,g]
は第s列第g行の画素に対する第（i＋１）番目のビット
データを示し、上記表記Ｄi[ｓ]にあらわにゲート信号
線の情報を付加したものである。（以降、表記Ｄi[s,g]
は同じ意味とする）
【００４２】つぎに、Ｄ／Ａ変換回路への階調電源線の
切り替え制御信号ＳＶｒの入力方法によって、ソースラ
イン反転やドット反転駆動が可能であることを示す。
切り替え制御信号ＳＶｒの入力方法によって、ソースラ
イン反転やドット反転駆動が可能であることを示す。
【００４３】ソースライン反転駆動を行なう場合の、制
御信号ＳＶｒの入力信号を図２のＳＶｒ（ｓ）、ＳＶｒ
（ｓｂ）に示す。ここで、ＳＶｒ（ｓｂ）はＳＶｒ
（ｓ）入力時の次フレーム期間での制御信号ＳＶｒを示
し、ＳＶｒ（ｓ）の反転信号である。この結果、各画素
に書き込まれる極性は図１２ａ）のようになる。
御信号ＳＶｒの入力信号を図２のＳＶｒ（ｓ）、ＳＶｒ
（ｓｂ）に示す。ここで、ＳＶｒ（ｓｂ）はＳＶｒ
（ｓ）入力時の次フレーム期間での制御信号ＳＶｒを示
し、ＳＶｒ（ｓ）の反転信号である。この結果、各画素
に書き込まれる極性は図１２ａ）のようになる。
【００４４】また、ドット反転駆動を行なう場合の制御
信号ＳＶｒの入力方法を図２のＳＶｒ（ｄ）、ＳＶｒ
（ｄｂ）に示す。ここで、ＳＶｒ（ｄｂ）はＳＶｒ
（ｄ）入力時の次フレーム期間での制御信号ＳＶｒを示
し、ＳＶｒ（ｄ）の反転信号である。この結果、各画素
に書き込まれる極性は図１２ｂ）のようになる。
信号ＳＶｒの入力方法を図２のＳＶｒ（ｄ）、ＳＶｒ
（ｄｂ）に示す。ここで、ＳＶｒ（ｄｂ）はＳＶｒ
（ｄ）入力時の次フレーム期間での制御信号ＳＶｒを示
し、ＳＶｒ（ｄ）の反転信号である。この結果、各画素
に書き込まれる極性は図１２ｂ）のようになる。
【００４５】以上、本実施形態により、1つのＤ／Ａ変
換回路で４本のソース信号線を駆動する場合であって
も、ソースライン反転駆動方法やドット反転駆動方法を
行なうことが可能となる。なお、本実施形態では、1つ
のＤ／Ａ変換回路で4本のソース信号線を駆動する場合
を例に挙げているが、本発明はこれに限定されるもので
はなく、２本、４本、・・・といった偶数本のソース信
号線を1つのＤ／Ａ変換回路で駆動する場合にも適用さ
れ得る。
換回路で４本のソース信号線を駆動する場合であって
も、ソースライン反転駆動方法やドット反転駆動方法を
行なうことが可能となる。なお、本実施形態では、1つ
のＤ／Ａ変換回路で4本のソース信号線を駆動する場合
を例に挙げているが、本発明はこれに限定されるもので
はなく、２本、４本、・・・といった偶数本のソース信
号線を1つのＤ／Ａ変換回路で駆動する場合にも適用さ
れ得る。
【００４６】[実施形態２]本実施形態では、実施形態１
と同じく極性の異なる出力をＤ／Ａ変換回路から得るた
めに２系統の階調電源線がソース信号線駆動回路に供給
され、接続切り替えスイッチによって各Ｄ／Ａ変換回路
と２系統の階調電源線との接続を切り替える方法でソー
スライン反転やドット反転駆動を可能とする別の一つの
方法について説明する。
と同じく極性の異なる出力をＤ／Ａ変換回路から得るた
めに２系統の階調電源線がソース信号線駆動回路に供給
され、接続切り替えスイッチによって各Ｄ／Ａ変換回路
と２系統の階調電源線との接続を切り替える方法でソー
スライン反転やドット反転駆動を可能とする別の一つの
方法について説明する。
【００４７】本実施形態では、１つのＤ／Ａ変換回路で
奇数本のソース信号線を駆動する形態として、３本のソ
ース信号線を駆動し（ｎ＋１）ビット（ｎは０以上の整
数）のデジタル映像信号入力に対応する場合を例にとっ
て説明する。
奇数本のソース信号線を駆動する形態として、３本のソ
ース信号線を駆動し（ｎ＋１）ビット（ｎは０以上の整
数）のデジタル映像信号入力に対応する場合を例にとっ
て説明する。
【００４８】図３には本実施形態の概略回路図が示され
ている。図３では、図１と同様、シフトレジスタ部、ラ
ッチ１回路部、ラッチ２回路部は省略した。パラレル／
シリアル変換回路（Ｐ／Ｓ変換回路）は、ラッチ２回路
のパラレルな出力データ（Ｄ０[3k+1]〜Ｄｎ[3k+1]、Ｄ
０[3k+2]〜Ｄｎ[3k+2]、Ｄ０[3k+3]〜Ｄｎ[3k+3]（kは
０以上の整数））を各ビットでまとめシリアルデータに
変換する。
ている。図３では、図１と同様、シフトレジスタ部、ラ
ッチ１回路部、ラッチ２回路部は省略した。パラレル／
シリアル変換回路（Ｐ／Ｓ変換回路）は、ラッチ２回路
のパラレルな出力データ（Ｄ０[3k+1]〜Ｄｎ[3k+1]、Ｄ
０[3k+2]〜Ｄｎ[3k+2]、Ｄ０[3k+3]〜Ｄｎ[3k+3]（kは
０以上の整数））を各ビットでまとめシリアルデータに
変換する。
【００４９】ここで、Ｄ／Ａ変換回路と階調電源線Ｖre
f１、Ｖref２との接続切り替えをおこなう接続切り替え
スイッチ１００ｂの、階調電源線との接続方法が異なる
ことに注意を要する。図３に示したように隣り合う二つ
の接続切り替えスイッチ１００ｂは、２系統の階調電源
線Ｖref１、Ｖref２との接続が逆になっている。同じ制
御信号ＳＶｒで各接続切り替えスイッチ１００ｂが制御
されるので、隣り合うＤ／Ａ変換回路は同時刻では常に
逆極性出力用の階調電源線と接続される。これを反映し
て隣り合うＤ／Ａ変換回路の出力は、同時刻では常に逆
極性となる。したがって、実施形態１と異なり、１つの
Ｄ／Ａ変換回路で３本のソース信号線を駆動する場合で
も、隣り合うソース信号線に極性の反転した電位を書き
込むことが可能となる。
f１、Ｖref２との接続切り替えをおこなう接続切り替え
スイッチ１００ｂの、階調電源線との接続方法が異なる
ことに注意を要する。図３に示したように隣り合う二つ
の接続切り替えスイッチ１００ｂは、２系統の階調電源
線Ｖref１、Ｖref２との接続が逆になっている。同じ制
御信号ＳＶｒで各接続切り替えスイッチ１００ｂが制御
されるので、隣り合うＤ／Ａ変換回路は同時刻では常に
逆極性出力用の階調電源線と接続される。これを反映し
て隣り合うＤ／Ａ変換回路の出力は、同時刻では常に逆
極性となる。したがって、実施形態１と異なり、１つの
Ｄ／Ａ変換回路で３本のソース信号線を駆動する場合で
も、隣り合うソース信号線に極性の反転した電位を書き
込むことが可能となる。
【００５０】なお、上述のように隣り合う接続切り替え
スイッチ１００ｂの階調電源線との接続方法を変更せず
に、隣り合う接続切り替えスイッチの動作を逆にしても
同じ結果を得ることができる。
スイッチ１００ｂの階調電源線との接続方法を変更せず
に、隣り合う接続切り替えスイッチの動作を逆にしても
同じ結果を得ることができる。
【００５１】ソース線選択回路は３つのスイッチｓｗ
１、ｓｗ２、ｓｗ３から成り、ｓｗ１がオンすると第
（3k+1）番目のソース信号線が各Ｄ／Ａ変換回路の出力
と接続され、ｓｗ２がオンすると第（3k+2）番目のソー
ス信号線が各Ｄ／Ａ変換回路の出力と接続され、ｓｗ３
がオンすると第（3k+3）番目のソース信号線が各Ｄ／Ａ
変換回路の出力と接続される。ＳＳ１〜ＳＳ３はそれぞ
れｓｗ１〜ｓｗ３のオン・オフを制御する選択信号であ
る。
１、ｓｗ２、ｓｗ３から成り、ｓｗ１がオンすると第
（3k+1）番目のソース信号線が各Ｄ／Ａ変換回路の出力
と接続され、ｓｗ２がオンすると第（3k+2）番目のソー
ス信号線が各Ｄ／Ａ変換回路の出力と接続され、ｓｗ３
がオンすると第（3k+3）番目のソース信号線が各Ｄ／Ａ
変換回路の出力と接続される。ＳＳ１〜ＳＳ３はそれぞ
れｓｗ１〜ｓｗ３のオン・オフを制御する選択信号であ
る。
【００５２】図３の信号動作タイミングを図４に示す。
１ゲート信号線選択期間を３つに分割し、第１番目の期
間にＳＳ１をＨｉレベルにしｓｗ１をオンし、第２番目
の期間にＳＳ２をＨｉレベルにしｓｗ２をオンし、第３
番目の期間にＳＳ３をＨｉレベルにしｓｗ３をオンする
動作を示す。なお、各Ｐ／Ｓ変換回路の各ビットデータ
の出力は、上記の選択信号（ＳＳ１〜ＳＳ３）と同期さ
せ、ゲート信号線選択期間を３分割し、その第１番目の
期間には第（3k+1）ソース信号線のデータを出力し、第
２番目の期間には第（3k+2）ソース信号線のデータを出
力し、第３番目の期間には第（3k+3）ソース信号線のデ
ータを出力するようにＰ／Ｓ変換回路に入力される選択
信号ＳＳにより制御する。こうすることで、各ソース信
号線に対応したデジタル映像信号が適切なソース信号線
の書き込みに反映される。この様子を、図４のＤ０＿1
〜Ｄｎ＿1、Ｄ０＿４〜Ｄｎ＿４に示した。ここで、Ｄi
＿1は図３において左のＰ／Ｓ変換回路の第（i＋１）ビ
ット目の出力データであり、Ｄi＿４は図３において右
のＰ／Ｓ変換回路の第（i＋１）ビット目の出力データ
である。
１ゲート信号線選択期間を３つに分割し、第１番目の期
間にＳＳ１をＨｉレベルにしｓｗ１をオンし、第２番目
の期間にＳＳ２をＨｉレベルにしｓｗ２をオンし、第３
番目の期間にＳＳ３をＨｉレベルにしｓｗ３をオンする
動作を示す。なお、各Ｐ／Ｓ変換回路の各ビットデータ
の出力は、上記の選択信号（ＳＳ１〜ＳＳ３）と同期さ
せ、ゲート信号線選択期間を３分割し、その第１番目の
期間には第（3k+1）ソース信号線のデータを出力し、第
２番目の期間には第（3k+2）ソース信号線のデータを出
力し、第３番目の期間には第（3k+3）ソース信号線のデ
ータを出力するようにＰ／Ｓ変換回路に入力される選択
信号ＳＳにより制御する。こうすることで、各ソース信
号線に対応したデジタル映像信号が適切なソース信号線
の書き込みに反映される。この様子を、図４のＤ０＿1
〜Ｄｎ＿1、Ｄ０＿４〜Ｄｎ＿４に示した。ここで、Ｄi
＿1は図３において左のＰ／Ｓ変換回路の第（i＋１）ビ
ット目の出力データであり、Ｄi＿４は図３において右
のＰ／Ｓ変換回路の第（i＋１）ビット目の出力データ
である。
【００５３】つぎに、Ｄ／Ａ変換回路への階調電源線の
切り替え制御信号ＳＶｒの入力方法によって、ソースラ
イン反転やドット反転駆動が可能であることを示す。
切り替え制御信号ＳＶｒの入力方法によって、ソースラ
イン反転やドット反転駆動が可能であることを示す。
【００５４】ソースライン反転駆動を行なう場合の、制
御信号ＳＶｒの入力信号を図４のＳＶｒ（ｓ）、ＳＶｒ
（ｓｂ）に示す。ここで、ＳＶｒ（ｓｂ）はＳＶｒ
（ｓ）入力時の次フレーム期間での制御信号ＳＶｒを示
し、ＳＶｒ（ｓ）の反転信号である。この結果、各画素
に書き込まれる極性は図１２ａ）のようになる。
御信号ＳＶｒの入力信号を図４のＳＶｒ（ｓ）、ＳＶｒ
（ｓｂ）に示す。ここで、ＳＶｒ（ｓｂ）はＳＶｒ
（ｓ）入力時の次フレーム期間での制御信号ＳＶｒを示
し、ＳＶｒ（ｓ）の反転信号である。この結果、各画素
に書き込まれる極性は図１２ａ）のようになる。
【００５５】また、ドット反転駆動を行なう場合の制御
信号ＳＶｒの入力方法を図４のＳＶｒ（ｄ）、ＳＶｒ
（ｄｂ）に示す。ここで、ＳＶｒ（ｄｂ）はＳＶｒ
（ｄ）入力時の次フレーム期間での制御信号ＳＶｒを示
し、ＳＶｒ（ｄ）の反転信号である。この結果、各画素
に書き込まれる極性は図１２ｂ）のようになる。
信号ＳＶｒの入力方法を図４のＳＶｒ（ｄ）、ＳＶｒ
（ｄｂ）に示す。ここで、ＳＶｒ（ｄｂ）はＳＶｒ
（ｄ）入力時の次フレーム期間での制御信号ＳＶｒを示
し、ＳＶｒ（ｄ）の反転信号である。この結果、各画素
に書き込まれる極性は図１２ｂ）のようになる。
【００５６】以上、本実施形態により、1つのＤ／Ａ変
換回路で３本のソース信号線を駆動する場合であって
も、ソースライン反転駆動方法やドット反転駆動方法を
行なうことが可能となる。なお、本実施形態では、1つ
のＤ／Ａ変換回路で３本のソース信号線を駆動する場合
を例に挙げているが、本発明はこれに限定されるもので
はなく、３本、５本、・・・といった奇数本のソース信
号線を1つのＤ／Ａ変換回路で駆動する場合にも適用さ
れ得る。
換回路で３本のソース信号線を駆動する場合であって
も、ソースライン反転駆動方法やドット反転駆動方法を
行なうことが可能となる。なお、本実施形態では、1つ
のＤ／Ａ変換回路で３本のソース信号線を駆動する場合
を例に挙げているが、本発明はこれに限定されるもので
はなく、３本、５本、・・・といった奇数本のソース信
号線を1つのＤ／Ａ変換回路で駆動する場合にも適用さ
れ得る。
【００５７】[実施形態３]本実施形態では、回路構成は
実施形態１と同じであるが、信号の入力方法を変えるこ
とで、階調電源線の接続切り替えスイッチを制御する制
御信号の周期を長くする方法を示す。
実施形態１と同じであるが、信号の入力方法を変えるこ
とで、階調電源線の接続切り替えスイッチを制御する制
御信号の周期を長くする方法を示す。
【００５８】この時の図１に対する動作タイミングを図
５に示す。実施形態１と同じように１ゲート信号線選択
期間を４つに分割し、第１番目の期間にＳＳ１をＨｉレ
ベルにしｓｗ１をオンし、第２番目の期間にＳＳ３をＨ
ｉレベルにしｓｗ３をオンし、第３番目の期間にＳＳ２
をＨｉレベルにしｓｗ２をオンし、第４番目の期間にＳ
Ｓ４をＨｉレベルにしｓｗ４をオンする動作を示す。な
お、各Ｐ／Ｓ変換回路の各ビットデータの出力は、上記
の選択信号（ＳＳ１〜ＳＳ４）と同期させ、ゲート信号
線選択期間を４分割し、その第１番目の期間には第(4k+
1)ソース信号線のデータを出力し、第２番目の期間には
第(4k+3)ソース信号線のデータを出力し、第３番目の期
間には第(4k+2)ソース信号線のデータを出力し、第４番
目の期間には第(4k+4)ソース信号線のデータを出力する
ようにＰ／Ｓ変換回路に入力される選択信号ＳＳにより
制御する。こうすることで、各ソース信号線に対応した
デジタル映像信号が適切なソース信号線の書き込みに反
映される。この様子を、図５のＤ０＿1〜Ｄｎ＿1、Ｄ０
＿５〜Ｄｎ＿５に示した。ここで、Ｄi＿1は図１におい
て左のＰ／Ｓ変換回路の第（i＋１）ビット目の出力デ
ータであり、Ｄi＿５は図１において右のＰ／Ｓ変換回
路の第（i＋１）ビット目の出力データである。
５に示す。実施形態１と同じように１ゲート信号線選択
期間を４つに分割し、第１番目の期間にＳＳ１をＨｉレ
ベルにしｓｗ１をオンし、第２番目の期間にＳＳ３をＨ
ｉレベルにしｓｗ３をオンし、第３番目の期間にＳＳ２
をＨｉレベルにしｓｗ２をオンし、第４番目の期間にＳ
Ｓ４をＨｉレベルにしｓｗ４をオンする動作を示す。な
お、各Ｐ／Ｓ変換回路の各ビットデータの出力は、上記
の選択信号（ＳＳ１〜ＳＳ４）と同期させ、ゲート信号
線選択期間を４分割し、その第１番目の期間には第(4k+
1)ソース信号線のデータを出力し、第２番目の期間には
第(4k+3)ソース信号線のデータを出力し、第３番目の期
間には第(4k+2)ソース信号線のデータを出力し、第４番
目の期間には第(4k+4)ソース信号線のデータを出力する
ようにＰ／Ｓ変換回路に入力される選択信号ＳＳにより
制御する。こうすることで、各ソース信号線に対応した
デジタル映像信号が適切なソース信号線の書き込みに反
映される。この様子を、図５のＤ０＿1〜Ｄｎ＿1、Ｄ０
＿５〜Ｄｎ＿５に示した。ここで、Ｄi＿1は図１におい
て左のＰ／Ｓ変換回路の第（i＋１）ビット目の出力デ
ータであり、Ｄi＿５は図１において右のＰ／Ｓ変換回
路の第（i＋１）ビット目の出力データである。
【００５９】ソースライン反転駆動を行なう場合の、制
御信号ＳＶｒの入力信号を図５のＳＶｒ（ｓ）、ＳＶｒ
（ｓｂ）に示す。ここで、ＳＶｒ（ｓｂ）はＳＶｒ
（ｓ）入力時の次フレーム期間での制御信号ＳＶｒを示
し、ＳＶｒ（ｓ）の反転信号である。この結果、各画素
に書き込まれる極性は図１２ａ）のようになる。図５の
ＳＶｒ（ｓ）、ＳＶｒ（ｓｂ）は、図２のそれらより周
期が長くなっていることが分かる。
御信号ＳＶｒの入力信号を図５のＳＶｒ（ｓ）、ＳＶｒ
（ｓｂ）に示す。ここで、ＳＶｒ（ｓｂ）はＳＶｒ
（ｓ）入力時の次フレーム期間での制御信号ＳＶｒを示
し、ＳＶｒ（ｓ）の反転信号である。この結果、各画素
に書き込まれる極性は図１２ａ）のようになる。図５の
ＳＶｒ（ｓ）、ＳＶｒ（ｓｂ）は、図２のそれらより周
期が長くなっていることが分かる。
【００６０】また、ドット反転駆動を行なう場合の制御
信号ＳＶｒの入力方法を図５のＳＶｒ（ｄ）、ＳＶｒ
（ｄｂ）に示す。ここでも、ＳＶｒ（ｄｂ）はＳＶｒ
（ｄ）入力時の次フレーム期間での制御信号ＳＶｒを示
し、ＳＶｒ（ｄ）の反転信号である。この結果、各画素
に書き込まれる極性は図１２ｂ）のようになる。図５の
ＳＶｒ（ｄ）、ＳＶｒ（ｄｂ）は図２のそれらより周期
が長いことが分かる。また、図５のＳＶｒ（ｓ）、ＳＶ
ｒ（ｓｂ）に比べてもＳＶｒ（ｄ）、ＳＶｒ（ｄｂ）の
周期が一番長いことが分かる。
信号ＳＶｒの入力方法を図５のＳＶｒ（ｄ）、ＳＶｒ
（ｄｂ）に示す。ここでも、ＳＶｒ（ｄｂ）はＳＶｒ
（ｄ）入力時の次フレーム期間での制御信号ＳＶｒを示
し、ＳＶｒ（ｄ）の反転信号である。この結果、各画素
に書き込まれる極性は図１２ｂ）のようになる。図５の
ＳＶｒ（ｄ）、ＳＶｒ（ｄｂ）は図２のそれらより周期
が長いことが分かる。また、図５のＳＶｒ（ｓ）、ＳＶ
ｒ（ｓｂ）に比べてもＳＶｒ（ｄ）、ＳＶｒ（ｄｂ）の
周期が一番長いことが分かる。
【００６１】以上、本実施形態により、1つのＤ／Ａ変
換回路で４本のソース信号線を駆動する場合であって
も、ソースライン反転駆動方法やドット反転駆動方法を
行ない、さらに階調電源線を選択する制御信号の周期を
長くすることが可能となる。なお、本実施形態では、1
つのＤ／Ａ変換回路で4本のソース信号線を駆動する場
合を例に挙げているが、本発明はこれに限定されるもの
ではなく、４本以上の偶数本のソース信号線を1つのＤ
／Ａ変換回路で駆動する場合にも適用され得る。なお、
２本のソース信号線を１つのＤ／Ａ変換回路で駆動する
場合、本実施形態は実施形態１と同等になる。
換回路で４本のソース信号線を駆動する場合であって
も、ソースライン反転駆動方法やドット反転駆動方法を
行ない、さらに階調電源線を選択する制御信号の周期を
長くすることが可能となる。なお、本実施形態では、1
つのＤ／Ａ変換回路で4本のソース信号線を駆動する場
合を例に挙げているが、本発明はこれに限定されるもの
ではなく、４本以上の偶数本のソース信号線を1つのＤ
／Ａ変換回路で駆動する場合にも適用され得る。なお、
２本のソース信号線を１つのＤ／Ａ変換回路で駆動する
場合、本実施形態は実施形態１と同等になる。
【００６２】[実施形態４]本実施形態では、回路構成は
実施形態２と同じであるが、信号の入力方法を変えるこ
とで、階調電源線の接続切り替えスイッチを制御する制
御信号の周期を同等かそれ以上に長くする方法を示す。
実施形態２と同じであるが、信号の入力方法を変えるこ
とで、階調電源線の接続切り替えスイッチを制御する制
御信号の周期を同等かそれ以上に長くする方法を示す。
【００６３】この時の図３に対する動作タイミングを図
６に示す。実施形態２と同じように１ゲート信号線選択
期間を３つに分割し、第１番目の期間にＳＳ１をＨｉレ
ベルにしｓｗ１をオンし、第２番目の期間にＳＳ３をＨ
ｉレベルにしｓｗ３をオンし、第３番目の期間にＳＳ２
をＨｉレベルにしｓｗ２をオンする動作を示す。なお、
各Ｐ／Ｓ変換回路の各ビットデータの出力は、上記の選
択信号（ＳＳ１〜ＳＳ３）と同期させ、ゲート信号線選
択期間を３分割し、その第１番目の期間には第(3k+1)ソ
ース信号線のデータを出力し、第２番目の期間には第(3
k+3)ソース信号線のデータを出力し、第３番目の期間に
は第(3k+2)ソース信号線のデータを出力するようにＰ／
Ｓ変換回路に入力される選択信号ＳＳにより制御する。
こうすることで、各ソース信号線に対応したデジタル映
像信号が適切なソース信号線の書き込みに反映される。
この様子を、図６のＤ０＿1〜Ｄｎ＿1、Ｄ０＿４〜Ｄｎ
＿４に示した。ここで、Ｄi＿1は図３において左のＰ／
Ｓ変換回路の第（i＋１）ビット目の出力データであ
り、Ｄi＿４は図３において右のＰ／Ｓ変換回路の第（i
＋１）ビット目の出力データである。
６に示す。実施形態２と同じように１ゲート信号線選択
期間を３つに分割し、第１番目の期間にＳＳ１をＨｉレ
ベルにしｓｗ１をオンし、第２番目の期間にＳＳ３をＨ
ｉレベルにしｓｗ３をオンし、第３番目の期間にＳＳ２
をＨｉレベルにしｓｗ２をオンする動作を示す。なお、
各Ｐ／Ｓ変換回路の各ビットデータの出力は、上記の選
択信号（ＳＳ１〜ＳＳ３）と同期させ、ゲート信号線選
択期間を３分割し、その第１番目の期間には第(3k+1)ソ
ース信号線のデータを出力し、第２番目の期間には第(3
k+3)ソース信号線のデータを出力し、第３番目の期間に
は第(3k+2)ソース信号線のデータを出力するようにＰ／
Ｓ変換回路に入力される選択信号ＳＳにより制御する。
こうすることで、各ソース信号線に対応したデジタル映
像信号が適切なソース信号線の書き込みに反映される。
この様子を、図６のＤ０＿1〜Ｄｎ＿1、Ｄ０＿４〜Ｄｎ
＿４に示した。ここで、Ｄi＿1は図３において左のＰ／
Ｓ変換回路の第（i＋１）ビット目の出力データであ
り、Ｄi＿４は図３において右のＰ／Ｓ変換回路の第（i
＋１）ビット目の出力データである。
【００６４】ソースライン反転駆動を行なう場合の、制
御信号ＳＶｒの入力信号を図６のＳＶｒ（ｓ）、ＳＶｒ
（ｓｂ）に示す。ここで、ＳＶｒ（ｓｂ）はＳＶｒ
（ｓ）入力時の次フレーム期間での制御信号ＳＶｒを示
し、ＳＶｒ（ｓ）の反転信号である。この結果、各画素
に書き込まれる極性は図１２ａ）のようになる。図６の
ＳＶｒ（ｓ）、ＳＶｒ（ｓｂ）は、図４のそれらと同じ
周期になっていることが分かる。
御信号ＳＶｒの入力信号を図６のＳＶｒ（ｓ）、ＳＶｒ
（ｓｂ）に示す。ここで、ＳＶｒ（ｓｂ）はＳＶｒ
（ｓ）入力時の次フレーム期間での制御信号ＳＶｒを示
し、ＳＶｒ（ｓ）の反転信号である。この結果、各画素
に書き込まれる極性は図１２ａ）のようになる。図６の
ＳＶｒ（ｓ）、ＳＶｒ（ｓｂ）は、図４のそれらと同じ
周期になっていることが分かる。
【００６５】また、ドット反転駆動を行なう場合の制御
信号ＳＶｒの入力方法を図６のＳＶｒ（ｄ）、ＳＶｒ
（ｄｂ）に示す。ここでも、ＳＶｒ（ｄｂ）はＳＶｒ
（ｄ）入力時の次フレーム期間での制御信号ＳＶｒを示
し、ＳＶｒ（ｄ）の反転信号である。この結果、各画素
に書き込まれる極性は図１２ｂ）のようになる。図６の
ＳＶｒ（ｄ）、ＳＶｒ（ｄｂ）は図４のそれらより周期
が長いことが分かる。また、図６のＳＶｒ（ｓ）、ＳＶ
ｒ（ｓｂ）に比べてもＳＶｒ（ｄ）、ＳＶｒ（ｄｂ）の
周期が一番長いことが分かる。
信号ＳＶｒの入力方法を図６のＳＶｒ（ｄ）、ＳＶｒ
（ｄｂ）に示す。ここでも、ＳＶｒ（ｄｂ）はＳＶｒ
（ｄ）入力時の次フレーム期間での制御信号ＳＶｒを示
し、ＳＶｒ（ｄ）の反転信号である。この結果、各画素
に書き込まれる極性は図１２ｂ）のようになる。図６の
ＳＶｒ（ｄ）、ＳＶｒ（ｄｂ）は図４のそれらより周期
が長いことが分かる。また、図６のＳＶｒ（ｓ）、ＳＶ
ｒ（ｓｂ）に比べてもＳＶｒ（ｄ）、ＳＶｒ（ｄｂ）の
周期が一番長いことが分かる。
【００６６】以上、本実施形態により、1つのＤ／Ａ変
換回路で３本のソース信号線を駆動する場合であって
も、ソースライン反転駆動方法やドット反転駆動方法を
行ない、さらに階調電源線を選択する制御信号の周期を
実施形態２と同等かそれ以上に長くすることが可能とな
る。なお、本実施形態では、1つのＤ／Ａ変換回路で３
本のソース信号線を駆動する場合を例に挙げているが、
本発明はこれに限定されるものではなく、３本以上の奇
数本のソース信号線を1つのＤ／Ａ変換回路で駆動する
場合にも適用され得る。なお、5本以上のソース信号線
を１つのＤ／Ａ変換回路で駆動する場合であれば本実施
形態により、ソースライン反転駆動における階調電源線
を選択する制御信号の周期を実施形態２よりも長くする
ことができる。
換回路で３本のソース信号線を駆動する場合であって
も、ソースライン反転駆動方法やドット反転駆動方法を
行ない、さらに階調電源線を選択する制御信号の周期を
実施形態２と同等かそれ以上に長くすることが可能とな
る。なお、本実施形態では、1つのＤ／Ａ変換回路で３
本のソース信号線を駆動する場合を例に挙げているが、
本発明はこれに限定されるものではなく、３本以上の奇
数本のソース信号線を1つのＤ／Ａ変換回路で駆動する
場合にも適用され得る。なお、5本以上のソース信号線
を１つのＤ／Ａ変換回路で駆動する場合であれば本実施
形態により、ソースライン反転駆動における階調電源線
を選択する制御信号の周期を実施形態２よりも長くする
ことができる。
【００６７】[実施形態５]本実施形態では、実施形態１
とは異なり１系統の階調電源線がＤ／Ａ変換回路に供給
され、その階調電源線の電源電圧の極性を反転させるこ
とによりソースライン反転やドット反転駆動を可能とす
るある一つの方法について説明する。
とは異なり１系統の階調電源線がＤ／Ａ変換回路に供給
され、その階調電源線の電源電圧の極性を反転させるこ
とによりソースライン反転やドット反転駆動を可能とす
るある一つの方法について説明する。
【００６８】本実施形態では、１つのＤ／Ａ変換回路で
4本のソース信号線を駆動し（ｎ＋１）ビット（ｎは０
以上の整数）のデジタル映像信号入力に対応する場合を
例にとって説明する。
4本のソース信号線を駆動し（ｎ＋１）ビット（ｎは０
以上の整数）のデジタル映像信号入力に対応する場合を
例にとって説明する。
【００６９】図７には本実施形態の概略回路図が示され
ている。図７では、図１と同様、シフトレジスタ部、ラ
ッチ１回路部、ラッチ２回路部は省略した。パラレル／
シリアル変換回路（Ｐ／Ｓ変換回路）は、ラッチ２回路
のパラレルな出力データ（Ｄ０[4k+1]〜Ｄｎ[4k+1]、Ｄ
０[4k+2]〜Ｄｎ[4k+2]、Ｄ０[4k+3]〜Ｄｎ[4k+3]、Ｄ０
[4k+4]〜Ｄｎ[4k+4]（kは０以上の整数））を各ビット
でまとめシリアルデータに変換する。
ている。図７では、図１と同様、シフトレジスタ部、ラ
ッチ１回路部、ラッチ２回路部は省略した。パラレル／
シリアル変換回路（Ｐ／Ｓ変換回路）は、ラッチ２回路
のパラレルな出力データ（Ｄ０[4k+1]〜Ｄｎ[4k+1]、Ｄ
０[4k+2]〜Ｄｎ[4k+2]、Ｄ０[4k+3]〜Ｄｎ[4k+3]、Ｄ０
[4k+4]〜Ｄｎ[4k+4]（kは０以上の整数））を各ビット
でまとめシリアルデータに変換する。
【００７０】ソース線選択回路は４つのスイッチｓｗ
１、ｓｗ２、ｓｗ３、ｓｗ４から成り、ｓｗ１がオンす
ると第（4k+1）番目のソース信号線がＤ／Ａ変換回路の
出力と接続され、ｓｗ２がオンすると第（4k+2）番目の
ソース信号線がＤ／Ａ変換回路の出力と接続され、ｓｗ
３がオンすると第（4k+3）番目のソース信号線がＤ／Ａ
変換回路の出力と接続され、ｓｗ４がオンすると第（4k
+4）番目のソース信号線がＤ／Ａ変換回路の出力と接続
される。ＳＳ１〜ＳＳ４はそれぞれｓｗ１〜ｓｗ４のオ
ン・オフを制御する選択信号である。
１、ｓｗ２、ｓｗ３、ｓｗ４から成り、ｓｗ１がオンす
ると第（4k+1）番目のソース信号線がＤ／Ａ変換回路の
出力と接続され、ｓｗ２がオンすると第（4k+2）番目の
ソース信号線がＤ／Ａ変換回路の出力と接続され、ｓｗ
３がオンすると第（4k+3）番目のソース信号線がＤ／Ａ
変換回路の出力と接続され、ｓｗ４がオンすると第（4k
+4）番目のソース信号線がＤ／Ａ変換回路の出力と接続
される。ＳＳ１〜ＳＳ４はそれぞれｓｗ１〜ｓｗ４のオ
ン・オフを制御する選択信号である。
【００７１】図７の信号動作タイミングを図８に示す。
１ゲート信号線選択期間を４つに分割し、第１番目の期
間にＳＳ１をＨｉレベルにしｓｗ１をオンし、第２番目
の期間にＳＳ２をＨｉレベルにしｓｗ２をオンし、第３
番目の期間にＳＳ３をＨｉレベルにしｓｗ３をオンし、
第４番目の期間にＳＳ４をＨｉレベルにしｓｗ４をオン
する動作を示す。なお、各Ｐ／Ｓ変換回路の各ビットデ
ータの出力は、上記の選択信号（ＳＳ１〜ＳＳ４）と同
期させ、ゲート信号線選択期間を４分割し、その第１番
目の期間には第（4k+1）ソース信号線のデータを出力
し、第２番目の期間には第（4k+2）ソース信号線のデー
タを出力し、第３番目の期間には第（4k+3）ソース信号
線のデータを出力し、第４番目の期間には第（4k+4）ソ
ース信号線のデータを出力するようにＰ／Ｓ変換回路に
入力される選択信号により制御する。こうすることで、
各ソース信号線に対応したデジタル映像信号が適切なソ
ース信号線の書き込みに反映される。この様子を、図８
のＤ０＿1〜Ｄｎ＿1、Ｄ０＿５〜Ｄｎ＿５に示した。こ
こで、Ｄi＿1は図７において左のＰ／Ｓ変換回路の第
（i＋１）ビット目の出力データであり、Ｄi＿５は図７
において右のＰ／Ｓ変換回路の第（i＋１）ビット目の
出力データである。
１ゲート信号線選択期間を４つに分割し、第１番目の期
間にＳＳ１をＨｉレベルにしｓｗ１をオンし、第２番目
の期間にＳＳ２をＨｉレベルにしｓｗ２をオンし、第３
番目の期間にＳＳ３をＨｉレベルにしｓｗ３をオンし、
第４番目の期間にＳＳ４をＨｉレベルにしｓｗ４をオン
する動作を示す。なお、各Ｐ／Ｓ変換回路の各ビットデ
ータの出力は、上記の選択信号（ＳＳ１〜ＳＳ４）と同
期させ、ゲート信号線選択期間を４分割し、その第１番
目の期間には第（4k+1）ソース信号線のデータを出力
し、第２番目の期間には第（4k+2）ソース信号線のデー
タを出力し、第３番目の期間には第（4k+3）ソース信号
線のデータを出力し、第４番目の期間には第（4k+4）ソ
ース信号線のデータを出力するようにＰ／Ｓ変換回路に
入力される選択信号により制御する。こうすることで、
各ソース信号線に対応したデジタル映像信号が適切なソ
ース信号線の書き込みに反映される。この様子を、図８
のＤ０＿1〜Ｄｎ＿1、Ｄ０＿５〜Ｄｎ＿５に示した。こ
こで、Ｄi＿1は図７において左のＰ／Ｓ変換回路の第
（i＋１）ビット目の出力データであり、Ｄi＿５は図７
において右のＰ／Ｓ変換回路の第（i＋１）ビット目の
出力データである。
【００７２】つぎに、Ｄ／Ａ変換回路へ接続される階調
電源線Ｖrefの電源電圧の入力方法によって、ソースラ
イン反転やドット反転駆動が可能であることを示す。
電源線Ｖrefの電源電圧の入力方法によって、ソースラ
イン反転やドット反転駆動が可能であることを示す。
【００７３】ソースライン反転駆動を行なう場合の、階
調電源線Ｖrefの電源電圧の入力方法を図８のＶref
（ｓ）、Ｖref（ｓｂ）に示す。図中（＋）は、プラス
極性出力用電圧を階調電源線に供給することを示し、
（−）はマイナス極性出力用電圧を階調電源線に供給す
ることを示す。また、Ｖref（ｓｂ）はＶref（ｓ）入力
時の次フレーム期間での階調電源線Ｖrefの電源電圧の
入力方法を示し、Ｖref（ｓ）とは反転関係にある。こ
の結果、各画素に書き込まれる極性は図１２ａ）のよう
になる。
調電源線Ｖrefの電源電圧の入力方法を図８のＶref
（ｓ）、Ｖref（ｓｂ）に示す。図中（＋）は、プラス
極性出力用電圧を階調電源線に供給することを示し、
（−）はマイナス極性出力用電圧を階調電源線に供給す
ることを示す。また、Ｖref（ｓｂ）はＶref（ｓ）入力
時の次フレーム期間での階調電源線Ｖrefの電源電圧の
入力方法を示し、Ｖref（ｓ）とは反転関係にある。こ
の結果、各画素に書き込まれる極性は図１２ａ）のよう
になる。
【００７４】また、ドット反転駆動を行なう場合の、階
調電源線Ｖrefの電源電圧の入力方法を図８のＶref
（ｄ）、Ｖref（ｄｂ）に示す。ここでも、Ｖref（ｄ
ｂ）はＶref（ｄ）入力時の次フレーム期間での階調電
源線Ｖrefの電源電圧の入力方法を示し、Ｖref（ｄ）と
は反転関係にある。この結果、各画素に書き込まれる極
性は図１２ｂ）のようになる。
調電源線Ｖrefの電源電圧の入力方法を図８のＶref
（ｄ）、Ｖref（ｄｂ）に示す。ここでも、Ｖref（ｄ
ｂ）はＶref（ｄ）入力時の次フレーム期間での階調電
源線Ｖrefの電源電圧の入力方法を示し、Ｖref（ｄ）と
は反転関係にある。この結果、各画素に書き込まれる極
性は図１２ｂ）のようになる。
【００７５】以上、本実施形態により、1つのＤ／Ａ変
換回路で複数のソース信号線を駆動する場合に、ソース
ライン反転駆動方法やドット反転駆動方法を行なうこと
が可能となる。なお、本実施形態では、1つのＤ／Ａ変
換回路で4本のソース信号線を駆動する場合を例に挙げ
ているが、本発明はこれに限定されるものではなく、２
本、４本、・・・といった偶数本のソース信号線を1つ
のＤ／Ａ変換回路で駆動する場合にも適用され得る。
換回路で複数のソース信号線を駆動する場合に、ソース
ライン反転駆動方法やドット反転駆動方法を行なうこと
が可能となる。なお、本実施形態では、1つのＤ／Ａ変
換回路で4本のソース信号線を駆動する場合を例に挙げ
ているが、本発明はこれに限定されるものではなく、２
本、４本、・・・といった偶数本のソース信号線を1つ
のＤ／Ａ変換回路で駆動する場合にも適用され得る。
【００７６】[実施形態６]本実施形態では、回路構成は
実施形態５と同じであるが、階調電源線の電源電圧の入
力方法を変えることで、階調電源線の電源電圧の極性が
反転する周期を長くする方法を示す。
実施形態５と同じであるが、階調電源線の電源電圧の入
力方法を変えることで、階調電源線の電源電圧の極性が
反転する周期を長くする方法を示す。
【００７７】この時の図７に対する動作タイミングを図
９に示す。実施形態５と同じように１ゲート信号線選択
期間を４つに分割し、第１番目の期間にＳＳ１をＨｉレ
ベルにしｓｗ１をオンし、第２番目の期間にＳＳ３をＨ
ｉレベルにしｓｗ３をオンし、第３番目の期間にＳＳ２
をＨｉレベルにしｓｗ２をオンし、第４番目の期間にＳ
Ｓ４をＨｉレベルにしｓｗ４をオンする動作を示す。な
お、各Ｐ／Ｓ変換回路の各ビットデータの出力は、上記
の選択信号（ＳＳ１〜ＳＳ４）と同期させ、ゲート信号
線選択期間を４分割し、その第１番目の期間には第（4k
+1）ソース信号線のデータを出力し、第２番目の期間に
は第（4k+3）ソース信号線のデータを出力し、第３番目
の期間には第（4k+2）ソース信号線のデータを出力し、
第４番目の期間には第（4k+4）ソース信号線のデータを
出力するようにＰ／Ｓ変換回路に入力される選択信号に
より制御する。こうすることで、各ソース信号線に対応
したデジタル映像信号が適切なソース信号線の書き込み
に反映される。この様子を、図９のＤ０＿1〜Ｄｎ＿1、
Ｄ０＿５〜Ｄｎ＿５に示した。ここで、Ｄi＿1は図７に
おいて左のＰ／Ｓ変換回路の第（i＋１）ビット目の出
力データであり、Ｄi＿５は図７において右のＰ／Ｓ変
換回路の第（i＋１）ビット目の出力データである。
９に示す。実施形態５と同じように１ゲート信号線選択
期間を４つに分割し、第１番目の期間にＳＳ１をＨｉレ
ベルにしｓｗ１をオンし、第２番目の期間にＳＳ３をＨ
ｉレベルにしｓｗ３をオンし、第３番目の期間にＳＳ２
をＨｉレベルにしｓｗ２をオンし、第４番目の期間にＳ
Ｓ４をＨｉレベルにしｓｗ４をオンする動作を示す。な
お、各Ｐ／Ｓ変換回路の各ビットデータの出力は、上記
の選択信号（ＳＳ１〜ＳＳ４）と同期させ、ゲート信号
線選択期間を４分割し、その第１番目の期間には第（4k
+1）ソース信号線のデータを出力し、第２番目の期間に
は第（4k+3）ソース信号線のデータを出力し、第３番目
の期間には第（4k+2）ソース信号線のデータを出力し、
第４番目の期間には第（4k+4）ソース信号線のデータを
出力するようにＰ／Ｓ変換回路に入力される選択信号に
より制御する。こうすることで、各ソース信号線に対応
したデジタル映像信号が適切なソース信号線の書き込み
に反映される。この様子を、図９のＤ０＿1〜Ｄｎ＿1、
Ｄ０＿５〜Ｄｎ＿５に示した。ここで、Ｄi＿1は図７に
おいて左のＰ／Ｓ変換回路の第（i＋１）ビット目の出
力データであり、Ｄi＿５は図７において右のＰ／Ｓ変
換回路の第（i＋１）ビット目の出力データである。
【００７８】つぎに、Ｄ／Ａ変換回路への階調電源線Ｖ
refの電源電圧の入力方法によって、ソースライン反転
やドット反転駆動が可能であり、その電源電圧の極性が
反転する周期を実施形態５より長くできることを示す。
refの電源電圧の入力方法によって、ソースライン反転
やドット反転駆動が可能であり、その電源電圧の極性が
反転する周期を実施形態５より長くできることを示す。
【００７９】ソースライン反転駆動を行なう場合の、階
調電源線Ｖrefの電源電圧の入力方法を図９のＶref
（ｓ）、Ｖref（ｓｂ）に示す。図中（＋）は、プラス
極性出力用電圧を階調電源線に供給することを示し、
（−）はマイナス極性出力用電圧を階調電源線に供給す
ることを示す。また、Ｖref（ｓｂ）はＶref（ｓ）入力
時の次フレーム期間での階調電源線Ｖrefの電源電圧の
入力方法を示し、Ｖref（ｓ）とは反転関係にある。こ
の結果、各画素に書き込まれる極性は図１２ａ）のよう
になる。図９のＶref（ｓ）、Ｖref（ｓｂ）は、図８の
それらより極性を反転する周期が長くなっていることが
分かる。
調電源線Ｖrefの電源電圧の入力方法を図９のＶref
（ｓ）、Ｖref（ｓｂ）に示す。図中（＋）は、プラス
極性出力用電圧を階調電源線に供給することを示し、
（−）はマイナス極性出力用電圧を階調電源線に供給す
ることを示す。また、Ｖref（ｓｂ）はＶref（ｓ）入力
時の次フレーム期間での階調電源線Ｖrefの電源電圧の
入力方法を示し、Ｖref（ｓ）とは反転関係にある。こ
の結果、各画素に書き込まれる極性は図１２ａ）のよう
になる。図９のＶref（ｓ）、Ｖref（ｓｂ）は、図８の
それらより極性を反転する周期が長くなっていることが
分かる。
【００８０】また、ドット反転駆動を行なう場合の、階
調電源線Ｖrefの電源電圧の入力方法を図９のＶref
（ｄ）、Ｖref（ｄｂ）に示す。ここでも、Ｖref（ｄ
ｂ）はＶref（ｄ）入力時の次フレーム期間での階調電
源線Ｖrefの電源電圧の入力方法を示し、Ｖref（ｄ）と
は反転関係にある。この結果、各画素に書き込まれる極
性は図１２ｂ）のようになる。図９のＶref（ｄ）、Ｖr
ef（ｄｂ）は図８のそれらより電源電圧の極性の反転す
る周期が長いことが分かる。また、図８のＶref
（ｓ）、Ｖref（ｓｂ）に比べてもＶref（ｄ）、Ｖref
（ｄｂ）の周期が一番長いことが分かる。
調電源線Ｖrefの電源電圧の入力方法を図９のＶref
（ｄ）、Ｖref（ｄｂ）に示す。ここでも、Ｖref（ｄ
ｂ）はＶref（ｄ）入力時の次フレーム期間での階調電
源線Ｖrefの電源電圧の入力方法を示し、Ｖref（ｄ）と
は反転関係にある。この結果、各画素に書き込まれる極
性は図１２ｂ）のようになる。図９のＶref（ｄ）、Ｖr
ef（ｄｂ）は図８のそれらより電源電圧の極性の反転す
る周期が長いことが分かる。また、図８のＶref
（ｓ）、Ｖref（ｓｂ）に比べてもＶref（ｄ）、Ｖref
（ｄｂ）の周期が一番長いことが分かる。
【００８１】以上、本実施形態により、1つのＤ／Ａ変
換回路で複数のソース信号線を駆動する場合に、ソース
ライン反転駆動方法やドット反転駆動方法を行ない、さ
らに階調電源線の電源電圧の極性が反転する周期を長く
することが可能となる。なお、本実施形態では、1つの
Ｄ／Ａ変換回路で4本のソース信号線を駆動する場合を
例に挙げているが、本発明はこれに限定されるものでは
なく、４本以上の偶数本のソース信号線を1つのＤ／Ａ
変換回路で駆動する場合にも適用され得る。なお、２本
のソース信号線を１つのＤ／Ａ変換回路で駆動する場
合、本実施形態は実施形態５と同等になる。
換回路で複数のソース信号線を駆動する場合に、ソース
ライン反転駆動方法やドット反転駆動方法を行ない、さ
らに階調電源線の電源電圧の極性が反転する周期を長く
することが可能となる。なお、本実施形態では、1つの
Ｄ／Ａ変換回路で4本のソース信号線を駆動する場合を
例に挙げているが、本発明はこれに限定されるものでは
なく、４本以上の偶数本のソース信号線を1つのＤ／Ａ
変換回路で駆動する場合にも適用され得る。なお、２本
のソース信号線を１つのＤ／Ａ変換回路で駆動する場
合、本実施形態は実施形態５と同等になる。
【００８２】[実施形態７]本実施形態では、実施形態１
と同様に極性の異なる出力をＤ／Ａ変換回路から得るた
めに独立な２系統の階調電源線がソース信号線駆動回路
に供給されるが、各Ｄ／Ａ変換回路が駆動するソース信
号線を奇数番目か或いは偶数番目かを区別し、奇数番目
のソース信号線を駆動する各Ｄ／Ａ変換回路には第１系
統の階調電源線を接続し、偶数番目のソース信号線を駆
動する各Ｄ／Ａ変換回路には第２系統の階調電源線を接
続し、さらに階調電源線の極性を変えることによりソー
スライン反転やドット反転駆動を可能とするある一つの
方法について説明する。
と同様に極性の異なる出力をＤ／Ａ変換回路から得るた
めに独立な２系統の階調電源線がソース信号線駆動回路
に供給されるが、各Ｄ／Ａ変換回路が駆動するソース信
号線を奇数番目か或いは偶数番目かを区別し、奇数番目
のソース信号線を駆動する各Ｄ／Ａ変換回路には第１系
統の階調電源線を接続し、偶数番目のソース信号線を駆
動する各Ｄ／Ａ変換回路には第２系統の階調電源線を接
続し、さらに階調電源線の極性を変えることによりソー
スライン反転やドット反転駆動を可能とするある一つの
方法について説明する。
【００８３】本実施形態では、１つのＤ／Ａ変換回路で
２本のソース信号線を駆動し（ｎ＋１）ビット（ｎは０
以上の整数）のデジタル映像信号入力に対応する場合を
例にとって説明する。
２本のソース信号線を駆動し（ｎ＋１）ビット（ｎは０
以上の整数）のデジタル映像信号入力に対応する場合を
例にとって説明する。
【００８４】図１０には本実施形態の概略回路図が示さ
れている。図１０では、図１と同様、シフトレジスタ
部、ラッチ１回路部、ラッチ２回路部は省略した。パラ
レル／シリアル変換回路（Ｐ／Ｓ変換回路）は、ラッチ
２回路のパラレルな出力データ（Ｄ０[4k+1]〜Ｄｎ[4k+
1]、Ｄ０[4k+3]〜Ｄｎ[4k+3]、或いはＤ０[4k＋2]〜Ｄ
ｎ[4k＋2]、Ｄ０[4k＋4]〜Ｄｎ[4k＋4]（kは０以上の整
数））を各ビットでまとめシリアルデータに変換する。
れている。図１０では、図１と同様、シフトレジスタ
部、ラッチ１回路部、ラッチ２回路部は省略した。パラ
レル／シリアル変換回路（Ｐ／Ｓ変換回路）は、ラッチ
２回路のパラレルな出力データ（Ｄ０[4k+1]〜Ｄｎ[4k+
1]、Ｄ０[4k+3]〜Ｄｎ[4k+3]、或いはＤ０[4k＋2]〜Ｄ
ｎ[4k＋2]、Ｄ０[4k＋4]〜Ｄｎ[4k＋4]（kは０以上の整
数））を各ビットでまとめシリアルデータに変換する。
【００８５】ここで、各パラレル／シリアル変換回路に
入力されるデジタル映像信号は、奇数番目のソース信号
線、或いは偶数番目のソース信号線のどちらか一方であ
る。これを反映して、各Ｄ／Ａ変換回路に入力されるデ
ジタル映像信号も奇数番目のソース信号線、或いは偶数
番目のソース信号線のどちらか一方である。
入力されるデジタル映像信号は、奇数番目のソース信号
線、或いは偶数番目のソース信号線のどちらか一方であ
る。これを反映して、各Ｄ／Ａ変換回路に入力されるデ
ジタル映像信号も奇数番目のソース信号線、或いは偶数
番目のソース信号線のどちらか一方である。
【００８６】奇数番目のソース信号線のデジタル映像信
号が入力される各Ｄ／Ａ変換回路には、第１系統の階調
電源線Ｖref１が接続され、偶数番目のソース信号線の
デジタル映像信号が入力される各Ｄ／Ａ変換回路には第
２系統の階調電源線Ｖref２が接続される。
号が入力される各Ｄ／Ａ変換回路には、第１系統の階調
電源線Ｖref１が接続され、偶数番目のソース信号線の
デジタル映像信号が入力される各Ｄ／Ａ変換回路には第
２系統の階調電源線Ｖref２が接続される。
【００８７】ソース線選択回路は２つのスイッチｓｗ
１、ｓｗ２から成り、ｓｗ１がオンすると第（4k+1）番
目と第（4k+2）番目のソース信号線が各Ｄ／Ａ変換回路
の出力と接続され、ｓｗ２がオンすると第（4k+3）番目
と第（4k+4）番目のソース信号線が各Ｄ／Ａ変換回路の
出力と接続される。ＳＳ１〜ＳＳ２はそれぞれｓｗ１〜
ｓｗ２のオン・オフを制御する選択信号である。
１、ｓｗ２から成り、ｓｗ１がオンすると第（4k+1）番
目と第（4k+2）番目のソース信号線が各Ｄ／Ａ変換回路
の出力と接続され、ｓｗ２がオンすると第（4k+3）番目
と第（4k+4）番目のソース信号線が各Ｄ／Ａ変換回路の
出力と接続される。ＳＳ１〜ＳＳ２はそれぞれｓｗ１〜
ｓｗ２のオン・オフを制御する選択信号である。
【００８８】図１０の信号動作タイミングを図１１に示
す。１ゲート信号線選択期間を２つに分割し、第１番目
の期間にＳＳ１をＨｉレベルにしｓｗ１をオンし、第２
番目の期間にＳＳ２をＨｉレベルにしｓｗ２をオンする
動作を示す。なお、各Ｐ／Ｓ変換回路の各ビットデータ
の出力は、上記の選択信号（ＳＳ１〜ＳＳ２）と同期さ
せ、ゲート信号線選択期間を２分割し、その第１番目の
期間には第(4k+1)ソース信号線或いは第(4k+2)ソース信
号線のデータを出力し、第２番目の期間には第(4k+3)ソ
ース信号線或いは第(4k+4)ソース信号線のデータを出力
するようにＰ／Ｓ変換回路に入力される選択信号により
制御する。こうすることで、各ソース信号線に対応した
デジタル映像信号が適切なソース信号線の書き込みに反
映される。この様子を、図１１のＤ０＿1〜Ｄｎ＿1、Ｄ
０＿２〜Ｄｎ＿２に示した。ここで、Ｄi＿1は図１０に
おいて左のＰ／Ｓ変換回路の第（i＋１）ビット目の出
力データであり、Ｄi＿２は図１０において右のＰ／Ｓ
変換回路の第（i＋１）ビット目の出力データである。
す。１ゲート信号線選択期間を２つに分割し、第１番目
の期間にＳＳ１をＨｉレベルにしｓｗ１をオンし、第２
番目の期間にＳＳ２をＨｉレベルにしｓｗ２をオンする
動作を示す。なお、各Ｐ／Ｓ変換回路の各ビットデータ
の出力は、上記の選択信号（ＳＳ１〜ＳＳ２）と同期さ
せ、ゲート信号線選択期間を２分割し、その第１番目の
期間には第(4k+1)ソース信号線或いは第(4k+2)ソース信
号線のデータを出力し、第２番目の期間には第(4k+3)ソ
ース信号線或いは第(4k+4)ソース信号線のデータを出力
するようにＰ／Ｓ変換回路に入力される選択信号により
制御する。こうすることで、各ソース信号線に対応した
デジタル映像信号が適切なソース信号線の書き込みに反
映される。この様子を、図１１のＤ０＿1〜Ｄｎ＿1、Ｄ
０＿２〜Ｄｎ＿２に示した。ここで、Ｄi＿1は図１０に
おいて左のＰ／Ｓ変換回路の第（i＋１）ビット目の出
力データであり、Ｄi＿２は図１０において右のＰ／Ｓ
変換回路の第（i＋１）ビット目の出力データである。
【００８９】ソースライン反転駆動を行なう場合の、第
１系統の階調電源線Ｖref1および第２系統の階調電源線
Ｖref2の電源電圧の入力方法を図１１のＶref1（ｓ）、
Ｖref2（ｓ）およびＶref1（ｓｂ）、Ｖref2（ｓｂ）に
示す。図中（＋）はプラス極性出力用電圧を該当階調電
源線に供給することを示し、（−）はマイナス極性出力
用電圧を該当階調電源線に供給することを示す。また、
Ｖref1（ｓｂ）はＶref1（ｓ）入力時の次フレーム期間
での第１系統の階調電源線Ｖref1の電源電圧の入力方法
を示し、Ｖref1（ｓ）とは反転関係にある。同様に、Ｖ
ref2（ｓｂ）はＶref2（ｓ）入力時の次フレーム期間で
の第２系統の階調電源線Ｖref2の電源電圧の入力方法を
示し、Ｖref2（ｓ）とは反転関係にある。この結果、各
画素に書き込まれる極性は図１２ａ）のようになる。
１系統の階調電源線Ｖref1および第２系統の階調電源線
Ｖref2の電源電圧の入力方法を図１１のＶref1（ｓ）、
Ｖref2（ｓ）およびＶref1（ｓｂ）、Ｖref2（ｓｂ）に
示す。図中（＋）はプラス極性出力用電圧を該当階調電
源線に供給することを示し、（−）はマイナス極性出力
用電圧を該当階調電源線に供給することを示す。また、
Ｖref1（ｓｂ）はＶref1（ｓ）入力時の次フレーム期間
での第１系統の階調電源線Ｖref1の電源電圧の入力方法
を示し、Ｖref1（ｓ）とは反転関係にある。同様に、Ｖ
ref2（ｓｂ）はＶref2（ｓ）入力時の次フレーム期間で
の第２系統の階調電源線Ｖref2の電源電圧の入力方法を
示し、Ｖref2（ｓ）とは反転関係にある。この結果、各
画素に書き込まれる極性は図１２ａ）のようになる。
【００９０】また、ドット反転駆動を行なう場合の、第
１系統の階調電源線Ｖref1および第２系統の階調電源線
Ｖref2の電源電圧の入力方法を図１１のＶref1（ｄ）、
Ｖref2（ｄ）およびＶref1（ｄｂ）、Ｖref2（ｄｂ）に
示す。また、Ｖref1（ｄｂ）はＶref1（ｄ）入力時の次
フレーム期間での第１系統の階調電源線Ｖref1の電源電
圧の入力方法を示し、Ｖref1（ｄ）とは反転関係にあ
る。同様に、Ｖref2（ｄｂ）はＶref2（ｄ）入力時の次
フレーム期間での第２系統の階調電源線Ｖref2の電源電
圧の入力方法を示し、Ｖref2（ｄ）とは反転関係にあ
る。この結果、各画素に書き込まれる極性は図１２ｂ）
のようになる。
１系統の階調電源線Ｖref1および第２系統の階調電源線
Ｖref2の電源電圧の入力方法を図１１のＶref1（ｄ）、
Ｖref2（ｄ）およびＶref1（ｄｂ）、Ｖref2（ｄｂ）に
示す。また、Ｖref1（ｄｂ）はＶref1（ｄ）入力時の次
フレーム期間での第１系統の階調電源線Ｖref1の電源電
圧の入力方法を示し、Ｖref1（ｄ）とは反転関係にあ
る。同様に、Ｖref2（ｄｂ）はＶref2（ｄ）入力時の次
フレーム期間での第２系統の階調電源線Ｖref2の電源電
圧の入力方法を示し、Ｖref2（ｄ）とは反転関係にあ
る。この結果、各画素に書き込まれる極性は図１２ｂ）
のようになる。
【００９１】以上、本実施形態により、1つのＤ／Ａ変
換回路で２本のソース信号線を駆動する場合に、ソース
ライン反転駆動方法やドット反転駆動方法を行なうこと
が可能となる。なお、本実施形態では、1つのＤ／Ａ変
換回路で２本のソース信号線を駆動する場合を例に挙げ
ているが、本発明はこれに限定されるものではなく、任
意の本数のソース信号線を1つのＤ／Ａ変換回路で駆動
する場合にも適用され得る。
換回路で２本のソース信号線を駆動する場合に、ソース
ライン反転駆動方法やドット反転駆動方法を行なうこと
が可能となる。なお、本実施形態では、1つのＤ／Ａ変
換回路で２本のソース信号線を駆動する場合を例に挙げ
ているが、本発明はこれに限定されるものではなく、任
意の本数のソース信号線を1つのＤ／Ａ変換回路で駆動
する場合にも適用され得る。
【００９２】以上、全ての実施形態では、パラレル／シ
リアル変換回路（Ｐ／Ｓ変換回路）を用いていたが、本
発明はこの有無に限定されない。すなわち、本発明はＤ
／Ａ変換回路に１水平書き込み期間、複数のソース信号
線のデジタル映像信号をシリアル入力するいかなる方法
に対しても適用され得る。
リアル変換回路（Ｐ／Ｓ変換回路）を用いていたが、本
発明はこの有無に限定されない。すなわち、本発明はＤ
／Ａ変換回路に１水平書き込み期間、複数のソース信号
線のデジタル映像信号をシリアル入力するいかなる方法
に対しても適用され得る。
【００９３】
【実施例】ここで、本発明の実施例について、図面を参
照しながら説明する。ただし、本発明は、以下の実施例
に限定されるわけではない。
照しながら説明する。ただし、本発明は、以下の実施例
に限定されるわけではない。
【００９４】［実施例１］本実施例では、実施形態１の
具体的な実施例としてアクティブマトリクス型液晶表示
装置を例にとって説明する。
具体的な実施例としてアクティブマトリクス型液晶表示
装置を例にとって説明する。
【００９５】アクティブマトリクス型液晶表示装置は図
４０に示したように、ソース信号線駆動回路１０１と、
ゲート信号線駆動回路１０２と、マトリクス状に配置さ
れた画素アレイ部１０３から構成されている。
４０に示したように、ソース信号線駆動回路１０１と、
ゲート信号線駆動回路１０２と、マトリクス状に配置さ
れた画素アレイ部１０３から構成されている。
【００９６】実施形態１に対応するソース信号線駆動回
路の回路構成例を図１３に示す。また、説明の便宜上、
入力デジタル映像信号は３ビットとし、１つのＤ／Ａ変
換回路で4本のソース信号線を駆動する場合について説
明する。
路の回路構成例を図１３に示す。また、説明の便宜上、
入力デジタル映像信号は３ビットとし、１つのＤ／Ａ変
換回路で4本のソース信号線を駆動する場合について説
明する。
【００９７】図１３を参照する。シフトレジスタ部は、
フリップフロップ回路ＦＦ、ＮＡＮＤ回路、およびイン
バータを有し、クロック信号ＣＬＫ、前記クロック信号
ＣＬＫの反転クロック信号ＣＬＫｂおよびスタートパル
スＳＰが入力される。図１４（Ａ）に示すように、フリ
ップフロップ回路ＦＦはクロックドインバータ、インバ
ータで構成されている。
フリップフロップ回路ＦＦ、ＮＡＮＤ回路、およびイン
バータを有し、クロック信号ＣＬＫ、前記クロック信号
ＣＬＫの反転クロック信号ＣＬＫｂおよびスタートパル
スＳＰが入力される。図１４（Ａ）に示すように、フリ
ップフロップ回路ＦＦはクロックドインバータ、インバ
ータで構成されている。
【００９８】スタートパルスＳＰが入力されると、クロ
ック信号ＣＬＫ、ＣＬＫｂに同期してサンプリングパル
スが順次シフトしていく。
ック信号ＣＬＫ、ＣＬＫｂに同期してサンプリングパル
スが順次シフトしていく。
【００９９】記憶回路であるラッチ１部とラッチ２部
は、基本ラッチ回路ＬＡＴから構成されている。基本ラ
ッチ回路を図１４（Ｂ）に示す。基本ラッチ回路ＬＡＴ
はクロックドインバータとインバータで構成されてい
る。ラッチ１部へは３ビットのデジタル映像信号（Ｄ
０、Ｄ１、Ｄ２）が入力され、シフトレジスタ部からの
サンプリングパルスによって、デジタル映像信号をラッ
チする。ラッチ２部は、水平帰線期間に入力されるラッ
チパルスＬＰによって、ラッチ１部に保持されていたデ
ジタル映像信号を一斉にラッチすると同時に下流の回路
に情報を伝達する。この時、ラッチ２部には１水平書き
込み期間データが保持される。
は、基本ラッチ回路ＬＡＴから構成されている。基本ラ
ッチ回路を図１４（Ｂ）に示す。基本ラッチ回路ＬＡＴ
はクロックドインバータとインバータで構成されてい
る。ラッチ１部へは３ビットのデジタル映像信号（Ｄ
０、Ｄ１、Ｄ２）が入力され、シフトレジスタ部からの
サンプリングパルスによって、デジタル映像信号をラッ
チする。ラッチ２部は、水平帰線期間に入力されるラッ
チパルスＬＰによって、ラッチ１部に保持されていたデ
ジタル映像信号を一斉にラッチすると同時に下流の回路
に情報を伝達する。この時、ラッチ２部には１水平書き
込み期間データが保持される。
【０１００】なお、図１４（Ａ）および（Ｂ）におい
て、各クロックドインバータのＰチャネル型クロック入
力端子の接続が省略されているが、実際はＮチャネル型
クロック入力端子に入力されているクロック信号の反転
信号が入力される。また、本実施例ではフリップフロッ
プ回路ＦＦと基本ラッチ回路ＬＡＴは同じ回路構成をし
ているが、異なる回路構成であってもよい。
て、各クロックドインバータのＰチャネル型クロック入
力端子の接続が省略されているが、実際はＮチャネル型
クロック入力端子に入力されているクロック信号の反転
信号が入力される。また、本実施例ではフリップフロッ
プ回路ＦＦと基本ラッチ回路ＬＡＴは同じ回路構成をし
ているが、異なる回路構成であってもよい。
【０１０１】パラレル／シリアル変換回路（図１３では
Ｐ／Ｓ変換回路Ａとした）へは、３ビットデータ×４
（４本のソース信号線分）のラッチ２部に記憶されてい
るデジタル映像信号と、選択信号ＳＳ１〜ＳＳ４が外部
から入力される。図１５（Ａ）に示すように、Ｐ／Ｓ変
換回路ＡはＮＡＮＤ回路から構成されている。
Ｐ／Ｓ変換回路Ａとした）へは、３ビットデータ×４
（４本のソース信号線分）のラッチ２部に記憶されてい
るデジタル映像信号と、選択信号ＳＳ１〜ＳＳ４が外部
から入力される。図１５（Ａ）に示すように、Ｐ／Ｓ変
換回路ＡはＮＡＮＤ回路から構成されている。
【０１０２】図１７に、第１〜第４ソース信号線（ＳＬ
１〜ＳＬ４）に関わるＰ／Ｓ変換回路Ａに注目した信号
動作タイミングを示す。１ゲート信号線選択期間を４つ
に分割し、第１番目の期間にＳＳ１をＨｉレベルにし、
第１ソース信号線ＳＬ１のデジタル映像信号をＤ／Ａ変
換回路に出力する。第２番目の期間は、ＳＳ２をＨｉレ
ベルにし、第２ソース信号線ＳＬ２のデジタル映像信号
をＤ／Ａ変換回路に出力する。第３番目の期間は、ＳＳ
３をＨｉレベルにし、第３ソース信号線ＳＬ３のデジタ
ル映像信号をＤ／Ａ変換回路に出力する。最後の第４期
間は、ＳＳ４をＨｉレベルにし、第４ソース信号線ＳＬ
４のデジタル映像信号をＤ／Ａ変換回路に出力する。こ
の様子を、図１７のＤ０＿1、Ｄ１＿1、Ｄ２＿1に示し
た。ここで、Ｄi＿1は、今注目している第１〜第４ソー
ス信号線（ＳＬ１〜ＳＬ４）に関わるＰ／Ｓ変換回路Ａ
の第（i＋１）ビット目の出力データである。また、前
述したようにＤi[s,g]は第s列第g行の画素に対する第
（i＋１）番目のビットデータを示している。
１〜ＳＬ４）に関わるＰ／Ｓ変換回路Ａに注目した信号
動作タイミングを示す。１ゲート信号線選択期間を４つ
に分割し、第１番目の期間にＳＳ１をＨｉレベルにし、
第１ソース信号線ＳＬ１のデジタル映像信号をＤ／Ａ変
換回路に出力する。第２番目の期間は、ＳＳ２をＨｉレ
ベルにし、第２ソース信号線ＳＬ２のデジタル映像信号
をＤ／Ａ変換回路に出力する。第３番目の期間は、ＳＳ
３をＨｉレベルにし、第３ソース信号線ＳＬ３のデジタ
ル映像信号をＤ／Ａ変換回路に出力する。最後の第４期
間は、ＳＳ４をＨｉレベルにし、第４ソース信号線ＳＬ
４のデジタル映像信号をＤ／Ａ変換回路に出力する。こ
の様子を、図１７のＤ０＿1、Ｄ１＿1、Ｄ２＿1に示し
た。ここで、Ｄi＿1は、今注目している第１〜第４ソー
ス信号線（ＳＬ１〜ＳＬ４）に関わるＰ／Ｓ変換回路Ａ
の第（i＋１）ビット目の出力データである。また、前
述したようにＤi[s,g]は第s列第g行の画素に対する第
（i＋１）番目のビットデータを示している。
【０１０３】同様な動作は他のソース信号線（ＳＬ５〜
ＳＬ８、ＳＬ９〜ＳＬ１２、・・・）に関わるＰ／Ｓ変
換回路Ａでも並行に行われる。
ＳＬ８、ＳＬ９〜ＳＬ１２、・・・）に関わるＰ／Ｓ変
換回路Ａでも並行に行われる。
【０１０４】Ｄ／Ａ変換回路の回路構成例を図１６に示
す。図１６は抵抗ストリング型のＤ／Ａ変換回路であ
り、ある電圧範囲の出力を得るためには２本の階調電源
線を供給する必要がある。図１６では、これらをＶref
＿Ｌ、Ｖref＿Ｈと示した。これらの階調電源電圧を抵
抗で分割し、３ビットの入力デジタル映像信号に対応し
た電圧値を出力する。
す。図１６は抵抗ストリング型のＤ／Ａ変換回路であ
り、ある電圧範囲の出力を得るためには２本の階調電源
線を供給する必要がある。図１６では、これらをＶref
＿Ｌ、Ｖref＿Ｈと示した。これらの階調電源電圧を抵
抗で分割し、３ビットの入力デジタル映像信号に対応し
た電圧値を出力する。
【０１０５】実施形態１に従い、独立な２系統の階調電
源線をソース信号線駆動回路に供給するので全部で４本
の階調電源線が必要となる。図１３では、これらを第１
系統についてはＶref１＿Ｌ、Ｖref１＿Ｈ、第２系統に
ついてはＶref２＿Ｌ、Ｖref２＿Ｈと示した。
源線をソース信号線駆動回路に供給するので全部で４本
の階調電源線が必要となる。図１３では、これらを第１
系統についてはＶref１＿Ｌ、Ｖref１＿Ｈ、第２系統に
ついてはＶref２＿Ｌ、Ｖref２＿Ｈと示した。
【０１０６】上記の２系統の階調電源線とＤ／Ａ変換回
路との接続切り替えをする接続切り替えスイッチＳＷの
回路構成例を図１４（Ｃ）に示す。図１３の接続例であ
れば、制御信号ＳＶｒがＨｉの時は第１系統の階調電源
線Ｖref１＿Ｌ、Ｖref１＿ＨをＤ／Ａ変換回路と接続
し、ＳＶｒがＬｏの時は第２系統の階調電源線Ｖref２
＿Ｌ、Ｖref２＿ＨをＤ／Ａ変換回路と接続する。
路との接続切り替えをする接続切り替えスイッチＳＷの
回路構成例を図１４（Ｃ）に示す。図１３の接続例であ
れば、制御信号ＳＶｒがＨｉの時は第１系統の階調電源
線Ｖref１＿Ｌ、Ｖref１＿ＨをＤ／Ａ変換回路と接続
し、ＳＶｒがＬｏの時は第２系統の階調電源線Ｖref２
＿Ｌ、Ｖref２＿ＨをＤ／Ａ変換回路と接続する。
【０１０７】Ｄ／Ａ変換回路の出力は、ソース線選択回
路Ａを経由して適切なソース信号線に接続される。ソー
ス線選択回路Ａの回路構成例を図１５（Ｂ）に示す。ソ
ース線選択回路Ａは４つのトランスファゲート（スイッ
チ）からなり、各ゲートへ選択信号ＳＳ１〜ＳＳ４とそ
れらの反転信号が入力される。図１７の信号動作タイミ
ングに従えば、１ゲート信号線選択期間を４つに分割し
た、第１番目の期間にはスイッチｓｗ１をオンし第１ソ
ース信号線ＳＬ１へＤ／Ａ変換回路の出力を書きこむ。
第２番目の期間にはスイッチｓｗ２をオンし第２ソース
信号線ＳＬ２へＤ／Ａ変換回路の出力を書きこむ。次
の、第３番目の期間にはスイッチｓｗ３をオンし第３ソ
ース信号線ＳＬ３へＤ／Ａ変換回路の出力を書きこむ。
最後の第４番目の期間にスイッチｓｗ４をオンし第４ソ
ース信号線ＳＬ４へＤ／Ａ変換回路の出力を書きこむ。
路Ａを経由して適切なソース信号線に接続される。ソー
ス線選択回路Ａの回路構成例を図１５（Ｂ）に示す。ソ
ース線選択回路Ａは４つのトランスファゲート（スイッ
チ）からなり、各ゲートへ選択信号ＳＳ１〜ＳＳ４とそ
れらの反転信号が入力される。図１７の信号動作タイミ
ングに従えば、１ゲート信号線選択期間を４つに分割し
た、第１番目の期間にはスイッチｓｗ１をオンし第１ソ
ース信号線ＳＬ１へＤ／Ａ変換回路の出力を書きこむ。
第２番目の期間にはスイッチｓｗ２をオンし第２ソース
信号線ＳＬ２へＤ／Ａ変換回路の出力を書きこむ。次
の、第３番目の期間にはスイッチｓｗ３をオンし第３ソ
ース信号線ＳＬ３へＤ／Ａ変換回路の出力を書きこむ。
最後の第４番目の期間にスイッチｓｗ４をオンし第４ソ
ース信号線ＳＬ４へＤ／Ａ変換回路の出力を書きこむ。
【０１０８】このような書き込みは他のソース信号線に
対しても並行しておこなわれる。そして、各ソース信号
線に書き込まれたデータは、ゲート信号線駆動回路と画
素ＴＦＴとの働きにより順次各画素に書き込まれること
になる。
対しても並行しておこなわれる。そして、各ソース信号
線に書き込まれたデータは、ゲート信号線駆動回路と画
素ＴＦＴとの働きにより順次各画素に書き込まれること
になる。
【０１０９】ソースライン反転駆動を行なう場合の、制
御信号ＳＶｒの入力例を図１７のＳＶｒ（ｓ）とＳＶｒ
（ｓｂ）に示す。ここで、ＳＶｒ（ｓｂ）は、ＳＶｒ
（ｓ）入力時の次フレーム期間での制御信号ＳＶｒを示
し、ＳＶｒ（ｓ）の反転信号でもある。
御信号ＳＶｒの入力例を図１７のＳＶｒ（ｓ）とＳＶｒ
（ｓｂ）に示す。ここで、ＳＶｒ（ｓｂ）は、ＳＶｒ
（ｓ）入力時の次フレーム期間での制御信号ＳＶｒを示
し、ＳＶｒ（ｓ）の反転信号でもある。
【０１１０】あるフレーム期間中においては、１ゲート
信号線選択期間を４つに分割した、第１番目と第３番目
の期間は制御信号ＳＶｒをＨｉにし第１系統の階調電源
線とＤ／Ａ変換回路とを接続し、第２番目と４番目の期
間は制御信号ＳＶｒをＬｏにし第２系統の階調電源線と
Ｄ／Ａ変換回路とを接続する。（図１７のＳＶｒ
（ｓ））
信号線選択期間を４つに分割した、第１番目と第３番目
の期間は制御信号ＳＶｒをＨｉにし第１系統の階調電源
線とＤ／Ａ変換回路とを接続し、第２番目と４番目の期
間は制御信号ＳＶｒをＬｏにし第２系統の階調電源線と
Ｄ／Ａ変換回路とを接続する。（図１７のＳＶｒ
（ｓ））
【０１１１】次のフレーム期間中においては、１ゲート
信号線選択期間を４つに分割した、第１番目と第３番目
の期間は制御信号ＳＶｒをＬｏにし第２系統の階調電源
線とＤ／Ａ変換回路とを接続し、第２番目と４番目の期
間は制御信号ＳＶｒをＨｉにし第１系統の階調電源線と
Ｄ／Ａ変換回路とを接続する。（図１７のＳＶｒ（ｓ
ｂ））
信号線選択期間を４つに分割した、第１番目と第３番目
の期間は制御信号ＳＶｒをＬｏにし第２系統の階調電源
線とＤ／Ａ変換回路とを接続し、第２番目と４番目の期
間は制御信号ＳＶｒをＨｉにし第１系統の階調電源線と
Ｄ／Ａ変換回路とを接続する。（図１７のＳＶｒ（ｓ
ｂ））
【０１１２】本実施例では、第１系統の階調電源線Ｖre
f１＿Ｌ、Ｖref１＿Ｈの電圧値をそれぞれ＋１Ｖ、＋５
Ｖとし、第２系統の階調電源線Ｖref２＿Ｌ、Ｖref２＿
Ｈの電圧値をそれぞれ−１Ｖ、−５Ｖとする。これは、
Ｄ／Ａ変換回路が第１系統の階調電源線と接続すればプ
ラス極性の出力をし、第２系統の階調電源線と接続すれ
ばマイナス極性の出力をすることを意味する。
f１＿Ｌ、Ｖref１＿Ｈの電圧値をそれぞれ＋１Ｖ、＋５
Ｖとし、第２系統の階調電源線Ｖref２＿Ｌ、Ｖref２＿
Ｈの電圧値をそれぞれ−１Ｖ、−５Ｖとする。これは、
Ｄ／Ａ変換回路が第１系統の階調電源線と接続すればプ
ラス極性の出力をし、第２系統の階調電源線と接続すれ
ばマイナス極性の出力をすることを意味する。
【０１１３】以上の方法により、図１２（Ａ）で示され
るソースライン反転駆動が可能となる。
るソースライン反転駆動が可能となる。
【０１１４】また、ドット反転駆動を行なう場合の、制
御信号ＳＶｒの入力例を図１７のＳＶｒ（ｄ）とＳＶｒ
（ｄｂ）に示す。ここで、ＳＶｒ（ｄｂ）は、ＳＶｒ
（ｄ）入力時の次フレーム期間での制御信号ＳＶｒを示
し、ＳＶｒ（ｄ）の反転信号でもある。また、あるゲー
ト信号線選択期間の制御信号ＳＶｒは、直前のゲート信
号線選択期間の制御信号を反転したものである。
御信号ＳＶｒの入力例を図１７のＳＶｒ（ｄ）とＳＶｒ
（ｄｂ）に示す。ここで、ＳＶｒ（ｄｂ）は、ＳＶｒ
（ｄ）入力時の次フレーム期間での制御信号ＳＶｒを示
し、ＳＶｒ（ｄ）の反転信号でもある。また、あるゲー
ト信号線選択期間の制御信号ＳＶｒは、直前のゲート信
号線選択期間の制御信号を反転したものである。
【０１１５】このようにして、図１２（Ｂ）で示される
ドット反転駆動が可能となる。
ドット反転駆動が可能となる。
【０１１６】なお、本実施例においてＰ／Ｓ変換回路Ａ
とソース線選択回路Ａに入力される選択信号ＳＳ１〜Ｓ
Ｓ４は同一であったが、それぞれ別系統としてもよい。
とソース線選択回路Ａに入力される選択信号ＳＳ１〜Ｓ
Ｓ４は同一であったが、それぞれ別系統としてもよい。
【０１１７】また、本実施例においてソース信号線駆動
回路に供給される回路駆動電源は１系統を仮定したが、
２系統以上とし必要な部分にレベルシフタ回路を挿入し
てもよい。
回路に供給される回路駆動電源は１系統を仮定したが、
２系統以上とし必要な部分にレベルシフタ回路を挿入し
てもよい。
【０１１８】［実施例２］本実施例では、実施形態２の
具体的な実施例としてアクティブマトリクス型液晶表示
装置を例にとって説明する。また、以下では実施例１と
同様にソース信号線駆動回路に焦点を当て説明する。
具体的な実施例としてアクティブマトリクス型液晶表示
装置を例にとって説明する。また、以下では実施例１と
同様にソース信号線駆動回路に焦点を当て説明する。
【０１１９】実施形態２に対応するソース信号線駆動回
路の回路構成例を図１８に示す。また、説明の便宜上、
入力デジタル映像信号は３ビットとし、１つのＤ／Ａ変
換回路で３本のソース信号線を駆動する場合について説
明する。
路の回路構成例を図１８に示す。また、説明の便宜上、
入力デジタル映像信号は３ビットとし、１つのＤ／Ａ変
換回路で３本のソース信号線を駆動する場合について説
明する。
【０１２０】図１８を参照する。シフトレジスタ部、ラ
ッチ１部、ラッチ２部は実施例１と同じである。
ッチ１部、ラッチ２部は実施例１と同じである。
【０１２１】パラレル／シリアル変換回路（図１８では
Ｐ／Ｓ変換回路Ｂとした）へは、３ビットデータ×３
（３本のソース信号線分）のラッチ２部に記憶されてい
るデジタル映像信号と、選択信号ＳＳ１〜ＳＳ３が外部
から入力される。図２３（Ａ）に示すように、Ｐ／Ｓ変
換回路ＢはＮＡＮＤ回路から構成されている。
Ｐ／Ｓ変換回路Ｂとした）へは、３ビットデータ×３
（３本のソース信号線分）のラッチ２部に記憶されてい
るデジタル映像信号と、選択信号ＳＳ１〜ＳＳ３が外部
から入力される。図２３（Ａ）に示すように、Ｐ／Ｓ変
換回路ＢはＮＡＮＤ回路から構成されている。
【０１２２】図１９に、第１〜第３ソース信号線（ＳＬ
１〜ＳＬ３）に関わるＰ／Ｓ変換回路Ｂに注目した信号
動作タイミングを示す。１ゲート信号線選択期間を３つ
に分割し、第１番目の期間にＳＳ１をＨｉレベルにし、
第１ソース信号線ＳＬ１のデジタル映像信号をＤ／Ａ変
換回路に出力する。第２番目の期間は、ＳＳ２をＨｉレ
ベルにし、第２ソース信号線ＳＬ２のデジタル映像信号
をＤ／Ａ変換回路に出力する。最後の第３番目の期間
は、ＳＳ３をＨｉレベルにし、第３ソース信号線ＳＬ３
のデジタル映像信号をＤ／Ａ変換回路に出力する。この
様子を、図１９のＤ０＿1、Ｄ１＿1、Ｄ２＿1に示し
た。ここで、Ｄi＿1は、今注目している第１〜第３ソー
ス信号線（ＳＬ１〜ＳＬ３）に関わるＰ／Ｓ変換回路Ｂ
の第（i＋１）ビット目の出力データである。また、前
述したようにＤi[s,g]は第s列第g行の画素に対する第
（i＋１）番目のビットデータを示している。
１〜ＳＬ３）に関わるＰ／Ｓ変換回路Ｂに注目した信号
動作タイミングを示す。１ゲート信号線選択期間を３つ
に分割し、第１番目の期間にＳＳ１をＨｉレベルにし、
第１ソース信号線ＳＬ１のデジタル映像信号をＤ／Ａ変
換回路に出力する。第２番目の期間は、ＳＳ２をＨｉレ
ベルにし、第２ソース信号線ＳＬ２のデジタル映像信号
をＤ／Ａ変換回路に出力する。最後の第３番目の期間
は、ＳＳ３をＨｉレベルにし、第３ソース信号線ＳＬ３
のデジタル映像信号をＤ／Ａ変換回路に出力する。この
様子を、図１９のＤ０＿1、Ｄ１＿1、Ｄ２＿1に示し
た。ここで、Ｄi＿1は、今注目している第１〜第３ソー
ス信号線（ＳＬ１〜ＳＬ３）に関わるＰ／Ｓ変換回路Ｂ
の第（i＋１）ビット目の出力データである。また、前
述したようにＤi[s,g]は第s列第g行の画素に対する第
（i＋１）番目のビットデータを示している。
【０１２３】同様な動作は他のソース信号線（ＳＬ４〜
ＳＬ６、ＳＬ７〜ＳＬ９、・・・）に関わるＰ／Ｓ変換
回路Ｂでも並行に行われる。
ＳＬ６、ＳＬ７〜ＳＬ９、・・・）に関わるＰ／Ｓ変換
回路Ｂでも並行に行われる。
【０１２４】Ｄ／Ａ変換回路は実施例１と同じ図１６で
示すものとする。
示すものとする。
【０１２５】実施形態２においても、独立な２系統の階
調電源線をソース信号線駆動回路に供給するので全部で
４本の階調電源線が必要となる。図１８でも、これらを
第１系統についてはＶref１＿Ｌ、Ｖref１＿Ｈ、第２系
統についてはＶref２＿Ｌ、Ｖref２＿Ｈと示した。
調電源線をソース信号線駆動回路に供給するので全部で
４本の階調電源線が必要となる。図１８でも、これらを
第１系統についてはＶref１＿Ｌ、Ｖref１＿Ｈ、第２系
統についてはＶref２＿Ｌ、Ｖref２＿Ｈと示した。
【０１２６】上記の２系統の階調電源線とＤ／Ａ変換回
路との接続切り替えをおこなう接続切り替えスイッチＳ
Ｗの回路構成も実施例１と同じであり、図１４（Ｃ）に
示される。ただし、階調電源線との接続方法が異なる。
すなわち、隣り合う接続切り替えスイッチＳＷは、第１
系統と第２系統の階調電源線との接続が交互に入れ替わ
っている。図１８の接続例であれば、第１〜第３ソース
信号線（ＳＬ１〜ＳＬ３）に関わる接続切り替えスイッ
チＳＷは、制御信号ＳＶｒがＨｉの時は第１系統の階調
電源線Ｖref１＿Ｌ、Ｖref１＿ＨをＤ／Ａ変換回路と接
続し、制御信号ＳＶｒがＬｏの時は第２系統の階調電源
線Ｖref２＿Ｌ、Ｖref２＿ＨをＤ／Ａ変換回路と接続す
る。一方、隣の第４〜第６ソース信号線（ＳＬ４〜ＳＬ
６）に関わる接続切り替えスイッチＳＷは、制御信号Ｓ
ＶｒがＨｉの時は第２系統の階調電源線Ｖref２＿Ｌ、
Ｖref２＿ＨをＤ／Ａ変換回路と接続し、制御信号ＳＶ
ｒがＬｏの時は第１系統の階調電源線Ｖref１＿Ｌ、Ｖr
ef１＿ＨをＤ／Ａ変換回路と接続する。
路との接続切り替えをおこなう接続切り替えスイッチＳ
Ｗの回路構成も実施例１と同じであり、図１４（Ｃ）に
示される。ただし、階調電源線との接続方法が異なる。
すなわち、隣り合う接続切り替えスイッチＳＷは、第１
系統と第２系統の階調電源線との接続が交互に入れ替わ
っている。図１８の接続例であれば、第１〜第３ソース
信号線（ＳＬ１〜ＳＬ３）に関わる接続切り替えスイッ
チＳＷは、制御信号ＳＶｒがＨｉの時は第１系統の階調
電源線Ｖref１＿Ｌ、Ｖref１＿ＨをＤ／Ａ変換回路と接
続し、制御信号ＳＶｒがＬｏの時は第２系統の階調電源
線Ｖref２＿Ｌ、Ｖref２＿ＨをＤ／Ａ変換回路と接続す
る。一方、隣の第４〜第６ソース信号線（ＳＬ４〜ＳＬ
６）に関わる接続切り替えスイッチＳＷは、制御信号Ｓ
ＶｒがＨｉの時は第２系統の階調電源線Ｖref２＿Ｌ、
Ｖref２＿ＨをＤ／Ａ変換回路と接続し、制御信号ＳＶ
ｒがＬｏの時は第１系統の階調電源線Ｖref１＿Ｌ、Ｖr
ef１＿ＨをＤ／Ａ変換回路と接続する。
【０１２７】Ｄ／Ａ変換回路の出力は、ソース線選択回
路Ｂを経由して適切なソース信号線に接続される。ソー
ス線選択回路Ｂの回路構成例を図２３（Ｂ）に示す。ソ
ース線選択回路Ｂは３つのトランスファゲート（スイッ
チ）からなり、各ゲートへ選択信号ＳＳ１〜ＳＳ３とそ
れらの反転信号が入力される。図１９の信号動作タイミ
ングに従えば、１ゲート信号線選択期間を３つに分割し
た、第１番目の期間にはスイッチｓｗ１をオンし第１ソ
ース信号線ＳＬ１へＤ／Ａ変換回路の出力を書きこむ。
第２番目の期間にはスイッチｓｗ２をオンし第２ソース
信号線ＳＬ２へＤ／Ａ変換回路の出力を書きこむ。最後
の、第３番目の期間にはスイッチｓｗ３をオンし第３ソ
ース信号線ＳＬ３へＤ／Ａ変換回路の出力を書きこむ。
路Ｂを経由して適切なソース信号線に接続される。ソー
ス線選択回路Ｂの回路構成例を図２３（Ｂ）に示す。ソ
ース線選択回路Ｂは３つのトランスファゲート（スイッ
チ）からなり、各ゲートへ選択信号ＳＳ１〜ＳＳ３とそ
れらの反転信号が入力される。図１９の信号動作タイミ
ングに従えば、１ゲート信号線選択期間を３つに分割し
た、第１番目の期間にはスイッチｓｗ１をオンし第１ソ
ース信号線ＳＬ１へＤ／Ａ変換回路の出力を書きこむ。
第２番目の期間にはスイッチｓｗ２をオンし第２ソース
信号線ＳＬ２へＤ／Ａ変換回路の出力を書きこむ。最後
の、第３番目の期間にはスイッチｓｗ３をオンし第３ソ
ース信号線ＳＬ３へＤ／Ａ変換回路の出力を書きこむ。
【０１２８】このような書き込みは他のソース信号線に
対しても並行しておこなわれる。そして、各ソース信号
線に書き込まれたデータは、ゲート信号線駆動回路と画
素ＴＦＴとの働きにより順次各画素に書き込まれること
になる。
対しても並行しておこなわれる。そして、各ソース信号
線に書き込まれたデータは、ゲート信号線駆動回路と画
素ＴＦＴとの働きにより順次各画素に書き込まれること
になる。
【０１２９】ソースライン反転駆動を行なう場合の、制
御信号ＳＶｒの入力例を図１９のＳＶｒ（ｓ）とＳＶｒ
（ｓｂ）に示す。ここで、ＳＶｒ（ｓｂ）は、ＳＶｒ
（ｓ）入力時の次フレーム期間での制御信号ＳＶｒを示
し、ＳＶｒ（ｓ）の反転信号でもある。
御信号ＳＶｒの入力例を図１９のＳＶｒ（ｓ）とＳＶｒ
（ｓｂ）に示す。ここで、ＳＶｒ（ｓｂ）は、ＳＶｒ
（ｓ）入力時の次フレーム期間での制御信号ＳＶｒを示
し、ＳＶｒ（ｓ）の反転信号でもある。
【０１３０】あるフレーム期間中において、１ゲート信
号線選択期間を３つに分割した、第１番目と第３番目の
期間は制御信号ＳＶｒをＨｉにし、第１〜第３ソース信
号線（ＳＬ１〜ＳＬ３）、第７〜第９ソース信号線（Ｓ
Ｌ７〜ＳＬ９）・・・に関わる接続切り替えスイッチＳ
Ｗは、第１系統の階調電源線と該当するＤ／Ａ変換回路
とを接続し、第４〜第６ソース信号線（ＳＬ４〜ＳＬ
６）、第１０〜第１２ソース信号線（ＳＬ１０〜ＳＬ１
２）・・・に関わる接続切り替えスイッチＳＷは、第２
系統の階調電源線と該当するＤ／Ａ変換回路とを接続す
る。逆に、１ゲート信号線選択期間を３つに分割した、
第２番目の期間は制御信号ＳＶｒをＬｏにし、第１〜第
３ソース信号線（ＳＬ１〜ＳＬ３）、第７〜第９ソース
信号線（ＳＬ７〜ＳＬ９）・・・に関わる接続切り替え
スイッチＳＷは、第２系統の階調電源線と該当するＤ／
Ａ変換回路とを接続し、第４〜第６ソース信号線（ＳＬ
４〜ＳＬ６）、第１０〜第１２ソース信号線（ＳＬ１０
〜ＳＬ１２）・・・に関わる接続切り替えスイッチＳＷ
は、第１系統の階調電源線と該当するＤ／Ａ変換回路と
を接続する。（図１９のＳＶｒ（ｓ））
号線選択期間を３つに分割した、第１番目と第３番目の
期間は制御信号ＳＶｒをＨｉにし、第１〜第３ソース信
号線（ＳＬ１〜ＳＬ３）、第７〜第９ソース信号線（Ｓ
Ｌ７〜ＳＬ９）・・・に関わる接続切り替えスイッチＳ
Ｗは、第１系統の階調電源線と該当するＤ／Ａ変換回路
とを接続し、第４〜第６ソース信号線（ＳＬ４〜ＳＬ
６）、第１０〜第１２ソース信号線（ＳＬ１０〜ＳＬ１
２）・・・に関わる接続切り替えスイッチＳＷは、第２
系統の階調電源線と該当するＤ／Ａ変換回路とを接続す
る。逆に、１ゲート信号線選択期間を３つに分割した、
第２番目の期間は制御信号ＳＶｒをＬｏにし、第１〜第
３ソース信号線（ＳＬ１〜ＳＬ３）、第７〜第９ソース
信号線（ＳＬ７〜ＳＬ９）・・・に関わる接続切り替え
スイッチＳＷは、第２系統の階調電源線と該当するＤ／
Ａ変換回路とを接続し、第４〜第６ソース信号線（ＳＬ
４〜ＳＬ６）、第１０〜第１２ソース信号線（ＳＬ１０
〜ＳＬ１２）・・・に関わる接続切り替えスイッチＳＷ
は、第１系統の階調電源線と該当するＤ／Ａ変換回路と
を接続する。（図１９のＳＶｒ（ｓ））
【０１３１】次のフレーム期間中においては、１ゲート
信号線選択期間を３つに分割した、第１番目と第３番目
の期間は制御信号ＳＶｒをＬｏにし、第１〜第３ソース
信号線（ＳＬ１〜ＳＬ３）、第７〜第９ソース信号線
（ＳＬ７〜ＳＬ９）・・・に関わる接続切り替えスイッ
チＳＷは、第２系統の階調電源線と該当するＤ／Ａ変換
回路とを接続し、第４〜第６ソース信号線（ＳＬ４〜Ｓ
Ｌ６）、第１０〜第１２ソース信号線（ＳＬ１０〜ＳＬ
１２）・・・に関わる接続切り替えスイッチＳＷは、第
１系統の階調電源線と該当するＤ／Ａ変換回路とを接続
する。逆に、１ゲート信号線選択期間を３つに分割し
た、第２番目の期間は制御信号ＳＶｒをＨｉにし、第１
〜第３ソース信号線（ＳＬ１〜ＳＬ３）、第７〜第９ソ
ース信号線（ＳＬ７〜ＳＬ９）・・・に関わる接続切り
替えスイッチＳＷは、第１系統の階調電源線と該当する
Ｄ／Ａ変換回路とを接続し、第４〜第６ソース信号線
（ＳＬ４〜ＳＬ６）、第１０〜第１２ソース信号線（Ｓ
Ｌ１０〜ＳＬ１２）・・・に関わる接続切り替えスイッ
チＳＷは、第２系統の階調電源線と該当するＤ／Ａ変換
回路とを接続する。（図１９のＳＶｒ（ｓｂ））
信号線選択期間を３つに分割した、第１番目と第３番目
の期間は制御信号ＳＶｒをＬｏにし、第１〜第３ソース
信号線（ＳＬ１〜ＳＬ３）、第７〜第９ソース信号線
（ＳＬ７〜ＳＬ９）・・・に関わる接続切り替えスイッ
チＳＷは、第２系統の階調電源線と該当するＤ／Ａ変換
回路とを接続し、第４〜第６ソース信号線（ＳＬ４〜Ｓ
Ｌ６）、第１０〜第１２ソース信号線（ＳＬ１０〜ＳＬ
１２）・・・に関わる接続切り替えスイッチＳＷは、第
１系統の階調電源線と該当するＤ／Ａ変換回路とを接続
する。逆に、１ゲート信号線選択期間を３つに分割し
た、第２番目の期間は制御信号ＳＶｒをＨｉにし、第１
〜第３ソース信号線（ＳＬ１〜ＳＬ３）、第７〜第９ソ
ース信号線（ＳＬ７〜ＳＬ９）・・・に関わる接続切り
替えスイッチＳＷは、第１系統の階調電源線と該当する
Ｄ／Ａ変換回路とを接続し、第４〜第６ソース信号線
（ＳＬ４〜ＳＬ６）、第１０〜第１２ソース信号線（Ｓ
Ｌ１０〜ＳＬ１２）・・・に関わる接続切り替えスイッ
チＳＷは、第２系統の階調電源線と該当するＤ／Ａ変換
回路とを接続する。（図１９のＳＶｒ（ｓｂ））
【０１３２】本実施例では、実施例１と同様に第１系統
の階調電源線Ｖref１＿Ｌ、Ｖref１＿Ｈの電圧値をそれ
ぞれ＋１Ｖ、＋５Ｖとし、第２系統の階調電源線Ｖref
２＿Ｌ、Ｖref２＿Ｈの電圧値をそれぞれ−１Ｖ、−５
Ｖとする。これにより、Ｄ／Ａ変換回路が第１系統の階
調電源線と接続すればプラス極性の出力をし、第２系統
の階調電源線と接続すればマイナス極性の出力をするこ
とになる。
の階調電源線Ｖref１＿Ｌ、Ｖref１＿Ｈの電圧値をそれ
ぞれ＋１Ｖ、＋５Ｖとし、第２系統の階調電源線Ｖref
２＿Ｌ、Ｖref２＿Ｈの電圧値をそれぞれ−１Ｖ、−５
Ｖとする。これにより、Ｄ／Ａ変換回路が第１系統の階
調電源線と接続すればプラス極性の出力をし、第２系統
の階調電源線と接続すればマイナス極性の出力をするこ
とになる。
【０１３３】以上の方法により、図１２（Ａ）で示され
るソースライン反転駆動が可能となる。
るソースライン反転駆動が可能となる。
【０１３４】また、ドット反転駆動を行なう場合の、制
御信号ＳＶｒの入力例を図１９のＳＶｒ（ｄ）とＳＶｒ
（ｄｂ）に示す。ここで、ＳＶｒ（ｄｂ）は、ＳＶｒ
（ｄ）入力時の次フレーム期間での制御信号ＳＶｒを示
し、ＳＶｒ（ｄ）の反転信号でもある。また、あるゲー
ト信号線選択期間の制御信号は、直前のゲート信号線選
択期間の制御信号を反転したものである。
御信号ＳＶｒの入力例を図１９のＳＶｒ（ｄ）とＳＶｒ
（ｄｂ）に示す。ここで、ＳＶｒ（ｄｂ）は、ＳＶｒ
（ｄ）入力時の次フレーム期間での制御信号ＳＶｒを示
し、ＳＶｒ（ｄ）の反転信号でもある。また、あるゲー
ト信号線選択期間の制御信号は、直前のゲート信号線選
択期間の制御信号を反転したものである。
【０１３５】こうすることで、図１２（Ｂ）で示される
ドット反転駆動が可能となる。
ドット反転駆動が可能となる。
【０１３６】なお、本実施例においてもＰ／Ｓ変換回路
Ｂとソース線選択回路Ｂに入力される選択信号ＳＳ１〜
ＳＳ３は同一であったが、それぞれ別系統としてもよ
い。
Ｂとソース線選択回路Ｂに入力される選択信号ＳＳ１〜
ＳＳ３は同一であったが、それぞれ別系統としてもよ
い。
【０１３７】また、本実施例においてもソース信号線駆
動回路に供給される回路駆動電源は１系統を仮定した
が、２系統以上とし必要な部分にレベルシフタ回路を挿
入してもよい。
動回路に供給される回路駆動電源は１系統を仮定した
が、２系統以上とし必要な部分にレベルシフタ回路を挿
入してもよい。
【０１３８】［実施例３］本実施例では、実施形態３の
具体的な実施例としてアクティブマトリクス型液晶表示
装置を例にとり簡単に説明する。
具体的な実施例としてアクティブマトリクス型液晶表示
装置を例にとり簡単に説明する。
【０１３９】実施形態３に対応するソース信号線駆動回
路の回路構成例は実施例１と同じであり図１３で示され
る。実施例１と異なるのは、選択信号ＳＳ１〜ＳＳ４と
制御信号ＳＶｒの入力方法である。図５で示したような
選択信号ＳＳ１〜ＳＳ４を入力し、制御信号ＳＶｒは、
ソースライン反転駆動をおこなう場合はＳＶｒ（ｓ）、
ＳＶｒ（ｓｂ）、ドット反転駆動をおこなう場合はＳＶ
ｒ（ｄ）、ＳＶｒ（ｄｂ）で示されるように入力すれば
よい。
路の回路構成例は実施例１と同じであり図１３で示され
る。実施例１と異なるのは、選択信号ＳＳ１〜ＳＳ４と
制御信号ＳＶｒの入力方法である。図５で示したような
選択信号ＳＳ１〜ＳＳ４を入力し、制御信号ＳＶｒは、
ソースライン反転駆動をおこなう場合はＳＶｒ（ｓ）、
ＳＶｒ（ｓｂ）、ドット反転駆動をおこなう場合はＳＶ
ｒ（ｄ）、ＳＶｒ（ｄｂ）で示されるように入力すれば
よい。
【０１４０】［実施例４］本実施例では、実施形態４の
具体的な実施例としてアクティブマトリクス型液晶表示
装置を例にとり簡単に説明する。
具体的な実施例としてアクティブマトリクス型液晶表示
装置を例にとり簡単に説明する。
【０１４１】実施形態４に対応するソース信号線駆動回
路の回路構成例は実施例２と同じであり図１８で示され
る。実施例２と異なるのは、選択信号ＳＳ１〜ＳＳ３と
制御信号ＳＶｒの入力方法である。図６で示したような
選択信号ＳＳ１〜ＳＳ３を入力し、制御信号ＳＶｒは、
ソースライン反転駆動をおこなう場合はＳＶｒ（ｓ）、
ＳＶｒ（ｓｂ）、ドット反転駆動をおこなう場合はＳＶ
ｒ（ｄ）、ＳＶｒ（ｄｂ）で示されるように入力すれば
よい。
路の回路構成例は実施例２と同じであり図１８で示され
る。実施例２と異なるのは、選択信号ＳＳ１〜ＳＳ３と
制御信号ＳＶｒの入力方法である。図６で示したような
選択信号ＳＳ１〜ＳＳ３を入力し、制御信号ＳＶｒは、
ソースライン反転駆動をおこなう場合はＳＶｒ（ｓ）、
ＳＶｒ（ｓｂ）、ドット反転駆動をおこなう場合はＳＶ
ｒ（ｄ）、ＳＶｒ（ｄｂ）で示されるように入力すれば
よい。
【０１４２】［実施例５］本実施例では、実施形態６の
具体的な実施例としてアクティブマトリクス型液晶表示
装置を例にとって説明する。また、以下においても実施
例１〜４と同様にソース信号線駆動回路に焦点を当て説
明する。
具体的な実施例としてアクティブマトリクス型液晶表示
装置を例にとって説明する。また、以下においても実施
例１〜４と同様にソース信号線駆動回路に焦点を当て説
明する。
【０１４３】実施形態６に対応するソース信号線駆動回
路の回路構成例を図２０に示す。また、説明の便宜上、
入力デジタル映像信号は３ビットとし、１つのＤ／Ａ変
換回路で4本のソース信号線を駆動する場合について説
明する。
路の回路構成例を図２０に示す。また、説明の便宜上、
入力デジタル映像信号は３ビットとし、１つのＤ／Ａ変
換回路で4本のソース信号線を駆動する場合について説
明する。
【０１４４】図２０を参照する。シフトレジスタ部、ラ
ッチ１部、ラッチ２部は実施例１〜４と同じである。
ッチ１部、ラッチ２部は実施例１〜４と同じである。
【０１４５】パラレル／シリアル変換回路Ａ（Ｐ／Ｓ変
換回路Ａ）へは、３ビットデータ×４（４本のソース信
号線分）のラッチ２部に記憶されているデジタル映像信
号と、選択信号ＳＳ１〜ＳＳ４が外部から入力される。
図１５（Ａ）に示すように、Ｐ／Ｓ変換回路はＮＡＮＤ
回路から構成されている。これは、実施例１で用いたも
のと同じ回路である。
換回路Ａ）へは、３ビットデータ×４（４本のソース信
号線分）のラッチ２部に記憶されているデジタル映像信
号と、選択信号ＳＳ１〜ＳＳ４が外部から入力される。
図１５（Ａ）に示すように、Ｐ／Ｓ変換回路はＮＡＮＤ
回路から構成されている。これは、実施例１で用いたも
のと同じ回路である。
【０１４６】図２１に、第１〜第４ソース信号線（ＳＬ
１〜ＳＬ４）を駆動する部分に注目して信号動作タイミ
ングを示す。１ゲート信号線選択期間を４つに分割し、
第１番目の期間にＳＳ１をＨｉレベルにし、第１ソース
信号線ＳＬ１のデジタル映像信号をＤ／Ａ変換回路に出
力する。第２番目の期間は、ＳＳ３をＨｉレベルにし、
第３ソース信号線ＳＬ３のデジタル映像信号をＤ／Ａ変
換回路に出力する。第３番目の期間は、ＳＳ２をＨｉレ
ベルにし、第２ソース信号線ＳＬ２のデジタル映像信号
をＤ／Ａ変換回路に出力する。最後の第４番目の期間
は、ＳＳ４をＨｉレベルにし、第４ソース信号線ＳＬ４
のデジタル映像信号をＤ／Ａ変換回路に出力する。この
様子を、図２１のＤ０＿1、Ｄ１＿1、Ｄ２＿1に示し
た。ここで、Ｄi＿1は、今注目している第１〜第４ソー
ス信号線（ＳＬ１〜ＳＬ４）に関わるＰ／Ｓ変換回路Ａ
の第（i＋１）ビット目の出力データである。また、前
述したようにＤi[s,g]は第s列第g行の画素に対する第
（i＋１）番目のビットデータを示している。
１〜ＳＬ４）を駆動する部分に注目して信号動作タイミ
ングを示す。１ゲート信号線選択期間を４つに分割し、
第１番目の期間にＳＳ１をＨｉレベルにし、第１ソース
信号線ＳＬ１のデジタル映像信号をＤ／Ａ変換回路に出
力する。第２番目の期間は、ＳＳ３をＨｉレベルにし、
第３ソース信号線ＳＬ３のデジタル映像信号をＤ／Ａ変
換回路に出力する。第３番目の期間は、ＳＳ２をＨｉレ
ベルにし、第２ソース信号線ＳＬ２のデジタル映像信号
をＤ／Ａ変換回路に出力する。最後の第４番目の期間
は、ＳＳ４をＨｉレベルにし、第４ソース信号線ＳＬ４
のデジタル映像信号をＤ／Ａ変換回路に出力する。この
様子を、図２１のＤ０＿1、Ｄ１＿1、Ｄ２＿1に示し
た。ここで、Ｄi＿1は、今注目している第１〜第４ソー
ス信号線（ＳＬ１〜ＳＬ４）に関わるＰ／Ｓ変換回路Ａ
の第（i＋１）ビット目の出力データである。また、前
述したようにＤi[s,g]は第s列第g行の画素に対する第
（i＋１）番目のビットデータを示している。
【０１４７】同様な動作は他のソース信号線（ＳＬ５〜
ＳＬ８、ＳＬ９〜ＳＬ１２、・・・）に関わるＰ／Ｓ変
換回路Ａでも並行に行われる。
ＳＬ８、ＳＬ９〜ＳＬ１２、・・・）に関わるＰ／Ｓ変
換回路Ａでも並行に行われる。
【０１４８】Ｄ／Ａ変換回路は図１６で示した実施例１
〜４と同じものとする。Ｄ／Ａ変換回路へは、１系統の
階調電源線Ｖref＿Ｌ、Ｖref＿Ｈの２本と、Ｐ／Ｓ変換
回路Ａから３ビットのデジタル映像信号が入力される。
〜４と同じものとする。Ｄ／Ａ変換回路へは、１系統の
階調電源線Ｖref＿Ｌ、Ｖref＿Ｈの２本と、Ｐ／Ｓ変換
回路Ａから３ビットのデジタル映像信号が入力される。
【０１４９】Ｄ／Ａ変換回路の出力は、ソース線選択回
路Ａを経由して適切なソース信号線に接続される。ソー
ス線選択回路Ａの回路構成例を図１５（Ｂ）に示す。こ
れも実施例１で用いたものと同じ回路ある。ソース線選
択回路Ａは４つのトランスファゲート（スイッチ）から
なり、各ゲートへ選択信号ＳＳ１〜ＳＳ４とそれらの反
転信号が入力される。図２１の信号動作タイミングに従
えば、１ゲート信号線選択期間を４つに分割した、第１
番目の期間にはスイッチｓｗ１をオンし第１ソース信号
線ＳＬ１へＤ／Ａ変換回路の出力を書きこむ。第２番目
の期間にはスイッチｓｗ３をオンし第３ソース信号線Ｓ
Ｌ３へＤ／Ａ変換回路の出力を書きこむ。次の、第３番
目の期間にはスイッチｓｗ２をオンし第２ソース信号線
ＳＬ２へＤ／Ａ変換回路の出力を書きこむ。最後の第４
番目の期間にスイッチｓｗ４をオンし第４ソース信号線
ＳＬ４へＤ／Ａ変換回路の出力を書きこむ。
路Ａを経由して適切なソース信号線に接続される。ソー
ス線選択回路Ａの回路構成例を図１５（Ｂ）に示す。こ
れも実施例１で用いたものと同じ回路ある。ソース線選
択回路Ａは４つのトランスファゲート（スイッチ）から
なり、各ゲートへ選択信号ＳＳ１〜ＳＳ４とそれらの反
転信号が入力される。図２１の信号動作タイミングに従
えば、１ゲート信号線選択期間を４つに分割した、第１
番目の期間にはスイッチｓｗ１をオンし第１ソース信号
線ＳＬ１へＤ／Ａ変換回路の出力を書きこむ。第２番目
の期間にはスイッチｓｗ３をオンし第３ソース信号線Ｓ
Ｌ３へＤ／Ａ変換回路の出力を書きこむ。次の、第３番
目の期間にはスイッチｓｗ２をオンし第２ソース信号線
ＳＬ２へＤ／Ａ変換回路の出力を書きこむ。最後の第４
番目の期間にスイッチｓｗ４をオンし第４ソース信号線
ＳＬ４へＤ／Ａ変換回路の出力を書きこむ。
【０１５０】このような書き込みは他のソース信号線に
対しても並行しておこなわれる。そして、各ソース信号
線に書き込まれたデータは、ゲート信号線駆動回路と画
素ＴＦＴとの働きにより順次各画素に書き込まれること
になる。
対しても並行しておこなわれる。そして、各ソース信号
線に書き込まれたデータは、ゲート信号線駆動回路と画
素ＴＦＴとの働きにより順次各画素に書き込まれること
になる。
【０１５１】ソースライン反転駆動を行なう場合の、階
調電源線Ｖref＿Ｌ、Ｖref＿Ｈの２本の電源電圧の入力
例を図２１（Ａ）と（Ｂ）に示す。ここで図２１（Ｂ）
は、図２１（Ａ）で示す階調電源線入力時の次フレーム
期間での階調電源線Ｖref＿Ｌ、Ｖref＿Ｈの電源電圧を
示し、図２１（Ａ）とは反転関係にある。
調電源線Ｖref＿Ｌ、Ｖref＿Ｈの２本の電源電圧の入力
例を図２１（Ａ）と（Ｂ）に示す。ここで図２１（Ｂ）
は、図２１（Ａ）で示す階調電源線入力時の次フレーム
期間での階調電源線Ｖref＿Ｌ、Ｖref＿Ｈの電源電圧を
示し、図２１（Ａ）とは反転関係にある。
【０１５２】なお、本実施例では、階調電源線の電圧値
として、Ｖref＿Ｌは−１、＋１Ｖをとり、Ｖref＿Ｈは
−５、＋５Ｖをとるものとした。階調電源線の電圧値の
組み合わせが｛Ｖref＿Ｌ＝−１Ｖ、Ｖref＿Ｈ＝−５
Ｖ｝の時は、Ｄ／Ａ変換回路の出力は−１Ｖ〜−５Ｖの
マイナス極性であり、｛Ｖref＿Ｌ＝＋１Ｖ、Ｖref＿Ｈ
＝＋５Ｖ｝の時は、Ｄ／Ａ変換回路の出力は＋１Ｖ〜＋
５Ｖのプラス極性をとることになる。実施例１〜４と異
なり、階調電源線の電源電圧の極性が１水平書き込み期
間内で反転する。
として、Ｖref＿Ｌは−１、＋１Ｖをとり、Ｖref＿Ｈは
−５、＋５Ｖをとるものとした。階調電源線の電圧値の
組み合わせが｛Ｖref＿Ｌ＝−１Ｖ、Ｖref＿Ｈ＝−５
Ｖ｝の時は、Ｄ／Ａ変換回路の出力は−１Ｖ〜−５Ｖの
マイナス極性であり、｛Ｖref＿Ｌ＝＋１Ｖ、Ｖref＿Ｈ
＝＋５Ｖ｝の時は、Ｄ／Ａ変換回路の出力は＋１Ｖ〜＋
５Ｖのプラス極性をとることになる。実施例１〜４と異
なり、階調電源線の電源電圧の極性が１水平書き込み期
間内で反転する。
【０１５３】以上の方法により、図１２（Ａ）で示され
るソースライン反転駆動が可能となる。
るソースライン反転駆動が可能となる。
【０１５４】また、ドット反転駆動を行なう場合の、階
調電源線線Ｖref＿Ｌ、Ｖref＿Ｈの２本の電源電圧の入
力例も図２１（Ｃ）と（Ｄ）に示す。図２１（Ｄ）は、
図２１（Ｃ）で示す階調電源線入力時の次フレーム期間
での階調電源線Ｖref＿Ｌ、Ｖref＿Ｈの電源電圧を示
し、図２１（Ｃ）とは反転関係にある。
調電源線線Ｖref＿Ｌ、Ｖref＿Ｈの２本の電源電圧の入
力例も図２１（Ｃ）と（Ｄ）に示す。図２１（Ｄ）は、
図２１（Ｃ）で示す階調電源線入力時の次フレーム期間
での階調電源線Ｖref＿Ｌ、Ｖref＿Ｈの電源電圧を示
し、図２１（Ｃ）とは反転関係にある。
【０１５５】こうすることで、図１２（Ｂ）で示される
ドット反転駆動が可能となる。
ドット反転駆動が可能となる。
【０１５６】なお、本実施例においてもＰ／Ｓ変換回路
Ａとソース線選択回路Ａに入力される選択信号ＳＳ１〜
ＳＳ４は同一であったが、それぞれ別系統としてもよ
い。
Ａとソース線選択回路Ａに入力される選択信号ＳＳ１〜
ＳＳ４は同一であったが、それぞれ別系統としてもよ
い。
【０１５７】また、本実施例においてソース信号線駆動
回路に供給される回路駆動電源は１系統を仮定したが、
２系統以上とし必要な部分にレベルシフタ回路を挿入し
てもよい。
回路に供給される回路駆動電源は１系統を仮定したが、
２系統以上とし必要な部分にレベルシフタ回路を挿入し
てもよい。
【０１５８】［実施例６］本実施例では、実施形態５の
具体的な実施例としてアクティブマトリクス型液晶表示
装置を例にとり簡単に説明する。
具体的な実施例としてアクティブマトリクス型液晶表示
装置を例にとり簡単に説明する。
【０１５９】実施形態５に対応するソース信号線駆動回
路の回路構成例は実施例５と同じであり図２０で示され
る。実施例５と異なるのは、選択信号ＳＳ１〜ＳＳ４と
階調電源線Ｖref＿Ｌ、Ｖref＿Ｈの電源電圧の入力方法
である。図８で示したような選択信号ＳＳ１〜ＳＳ４を
入力し、階調電源線Ｖref＿Ｌ、Ｖref＿Ｈは、ソースラ
イン反転駆動をおこなう場合はＶref（ｓ）、Ｖref（ｓ
ｂ）、ドット反転駆動をおこなう場合はＶref（ｄ）、
Ｖref（ｄｂ）で示される極性になるように入力すれば
よい。
路の回路構成例は実施例５と同じであり図２０で示され
る。実施例５と異なるのは、選択信号ＳＳ１〜ＳＳ４と
階調電源線Ｖref＿Ｌ、Ｖref＿Ｈの電源電圧の入力方法
である。図８で示したような選択信号ＳＳ１〜ＳＳ４を
入力し、階調電源線Ｖref＿Ｌ、Ｖref＿Ｈは、ソースラ
イン反転駆動をおこなう場合はＶref（ｓ）、Ｖref（ｓ
ｂ）、ドット反転駆動をおこなう場合はＶref（ｄ）、
Ｖref（ｄｂ）で示される極性になるように入力すれば
よい。
【０１６０】この場合、階調電源線の電源電圧の極性を
反転する周期が実施例５で示されるものより短くなる。
反転する周期が実施例５で示されるものより短くなる。
【０１６１】［実施例７］本実施例では、実施形態７の
具体的な実施例としてアクティブマトリクス型液晶表示
装置を例にとって説明する。また、以下においても実施
例１〜６と同様にソース信号線駆動回路に焦点を当て説
明する。
具体的な実施例としてアクティブマトリクス型液晶表示
装置を例にとって説明する。また、以下においても実施
例１〜６と同様にソース信号線駆動回路に焦点を当て説
明する。
【０１６２】実施形態７に対応するソース信号線駆動回
路の回路構成例を図２２に示す。また、説明の便宜上、
入力デジタル映像信号は３ビットとし、１つのＤ／Ａ変
換回路で２本のソース信号線を駆動する場合について説
明する。
路の回路構成例を図２２に示す。また、説明の便宜上、
入力デジタル映像信号は３ビットとし、１つのＤ／Ａ変
換回路で２本のソース信号線を駆動する場合について説
明する。
【０１６３】図２２を参照する。シフトレジスタ部、ラ
ッチ１部、ラッチ２部は実施例１〜６と同じである。
ッチ１部、ラッチ２部は実施例１〜６と同じである。
【０１６４】パラレル／シリアル変換回路（図２２では
Ｐ／Ｓ変換回路Ｃとした）へは、３ビットデータ×２
（２本のソース信号線分）のラッチ２部に記憶されてい
るデジタル映像信号と、選択信号ＳＳ１、ＳＳ２が外部
から入力される。ここで、ラッチ２部から入力されるデ
ジタル映像信号は第２、第３ソース信号線に関するデー
タ、第６、第７ソース信号線に関するデータ、一般に第
（４ｋ＋２）、第（４ｋ＋３）ソース信号線に関するデ
ータ（ｋは０以上の整数）が入れ替わってＰ／Ｓ変換回
路Ｃに入力される。これにより、各Ｐ／Ｓ変換回路Ｃ
は、奇数番目のソース信号線、或いは偶数番目のソース
信号線に関するデータ情報のみを各Ｄ／Ａ変換回路に出
力することになる。これを反映して、各Ｄ／Ａ変換回路
は、奇数番目、或いは偶数番目のどちらか一方のソース
信号線を駆動する。そのため、図２２で示されるよう
に、ソース線選択回路の出力のうち、上述したＰ／Ｓ変
換回路Ｃに入力する際にデータを入れ替えたものに関し
てもう一度入れ替えて、適切なソース信号線にデータを
書き込めるようにする。
Ｐ／Ｓ変換回路Ｃとした）へは、３ビットデータ×２
（２本のソース信号線分）のラッチ２部に記憶されてい
るデジタル映像信号と、選択信号ＳＳ１、ＳＳ２が外部
から入力される。ここで、ラッチ２部から入力されるデ
ジタル映像信号は第２、第３ソース信号線に関するデー
タ、第６、第７ソース信号線に関するデータ、一般に第
（４ｋ＋２）、第（４ｋ＋３）ソース信号線に関するデ
ータ（ｋは０以上の整数）が入れ替わってＰ／Ｓ変換回
路Ｃに入力される。これにより、各Ｐ／Ｓ変換回路Ｃ
は、奇数番目のソース信号線、或いは偶数番目のソース
信号線に関するデータ情報のみを各Ｄ／Ａ変換回路に出
力することになる。これを反映して、各Ｄ／Ａ変換回路
は、奇数番目、或いは偶数番目のどちらか一方のソース
信号線を駆動する。そのため、図２２で示されるよう
に、ソース線選択回路の出力のうち、上述したＰ／Ｓ変
換回路Ｃに入力する際にデータを入れ替えたものに関し
てもう一度入れ替えて、適切なソース信号線にデータを
書き込めるようにする。
【０１６５】なお、Ｐ／Ｓ変換回路Ｃは、図２３（Ｃ）
に示すようにＮＡＮＤ回路から構成されている。
に示すようにＮＡＮＤ回路から構成されている。
【０１６６】図２４に、第１〜第４ソース信号線（ＳＬ
１〜ＳＬ４）を駆動する部分に注目して信号動作タイミ
ングを示す。この４本のソース信号線を駆動する部分に
は、図２２で示すように、Ｐ／Ｓ変換回路Ｃ、Ｄ／Ａ変
換回路、ソース線選択回路Ｃがそれぞれ２つ存在する。
これらを区別するために以下では、一方を左側のＰ／Ｓ
変換回路Ｃ、他方を右側のＰ／Ｓ変換回路Ｃ、などと記
す。左側の・・・といえば、図２２中で最も左に位置す
る該当する回路である。
１〜ＳＬ４）を駆動する部分に注目して信号動作タイミ
ングを示す。この４本のソース信号線を駆動する部分に
は、図２２で示すように、Ｐ／Ｓ変換回路Ｃ、Ｄ／Ａ変
換回路、ソース線選択回路Ｃがそれぞれ２つ存在する。
これらを区別するために以下では、一方を左側のＰ／Ｓ
変換回路Ｃ、他方を右側のＰ／Ｓ変換回路Ｃ、などと記
す。左側の・・・といえば、図２２中で最も左に位置す
る該当する回路である。
【０１６７】１ゲート信号線選択期間を２つに分割し
た、第１番目の期間においては、ＳＳ１をＨｉレベルに
し、左側のＰ／Ｓ変換回路Ｃは第１ソース信号線ＳＬ１
のデジタル映像信号を左側のＤ／Ａ変換回路に出力す
る。この時、右側のＰ／Ｓ変換回路Ｃは第２ソース信号
線ＳＬ２のデジタル映像信号を右側のＤ／Ａ変換回路に
出力する。第２番目の期間においては、ＳＳ２をＨｉレ
ベルにし、左側のＰ／Ｓ変換回路Ｃは第３ソース信号線
ＳＬ３のデジタル映像信号を左側のＤ／Ａ変換回路に出
力する。この時、右側のＰ／Ｓ変換回路Ｃは第４ソース
信号線ＳＬ４のデジタル映像信号を右側のＤ／Ａ変換回
路に出力する。左側のＰ／Ｓ変換回路Ｃの出力を図２４
のＤ０＿1、Ｄ１＿1、Ｄ２＿1に、右側のＰ／Ｓ変換回
路Ｃの出力を図２４のＤ０＿２、Ｄ１＿２、Ｄ２＿２に
示した。前述したようにＤi[s,g]は第s列第g行の画素に
対する第（i＋１）番目のビットデータを示している。
た、第１番目の期間においては、ＳＳ１をＨｉレベルに
し、左側のＰ／Ｓ変換回路Ｃは第１ソース信号線ＳＬ１
のデジタル映像信号を左側のＤ／Ａ変換回路に出力す
る。この時、右側のＰ／Ｓ変換回路Ｃは第２ソース信号
線ＳＬ２のデジタル映像信号を右側のＤ／Ａ変換回路に
出力する。第２番目の期間においては、ＳＳ２をＨｉレ
ベルにし、左側のＰ／Ｓ変換回路Ｃは第３ソース信号線
ＳＬ３のデジタル映像信号を左側のＤ／Ａ変換回路に出
力する。この時、右側のＰ／Ｓ変換回路Ｃは第４ソース
信号線ＳＬ４のデジタル映像信号を右側のＤ／Ａ変換回
路に出力する。左側のＰ／Ｓ変換回路Ｃの出力を図２４
のＤ０＿1、Ｄ１＿1、Ｄ２＿1に、右側のＰ／Ｓ変換回
路Ｃの出力を図２４のＤ０＿２、Ｄ１＿２、Ｄ２＿２に
示した。前述したようにＤi[s,g]は第s列第g行の画素に
対する第（i＋１）番目のビットデータを示している。
【０１６８】同様な動作は他のソース信号線（ＳＬ５〜
ＳＬ８、ＳＬ９〜ＳＬ１２、・・・）に関わるＰ／Ｓ変
換回路Ｃでも並行に行われる。
ＳＬ８、ＳＬ９〜ＳＬ１２、・・・）に関わるＰ／Ｓ変
換回路Ｃでも並行に行われる。
【０１６９】Ｄ／Ａ変換回路は図１６で示されている実
施例１〜６と同じものを用いる。図２２に示すように、
奇数番目のソース信号線を駆動するＤ／Ａ変換回路は、
第１系統の階調電源線であるＶref１＿ＬとＶref１＿Ｈ
が接続され、偶数番目のソース信号線を駆動するＤ／Ａ
変換回路は、第２系統の階調電源線であるＶref２＿Ｌ
とＶref２＿Ｈが接続される。
施例１〜６と同じものを用いる。図２２に示すように、
奇数番目のソース信号線を駆動するＤ／Ａ変換回路は、
第１系統の階調電源線であるＶref１＿ＬとＶref１＿Ｈ
が接続され、偶数番目のソース信号線を駆動するＤ／Ａ
変換回路は、第２系統の階調電源線であるＶref２＿Ｌ
とＶref２＿Ｈが接続される。
【０１７０】Ｄ／Ａ変換回路の出力は、ソース線選択回
路Ｃを経由して適切なソース信号線に接続される。ソー
ス線選択回路Ｃの回路構成例を図２３（Ｄ）に示す。ソ
ース線選択回路Ｃは２つのトランスファゲート（スイッ
チ）からなり、各ゲートへ選択信号ＳＳ１、ＳＳ２とそ
れらの反転信号が入力される。図２４の信号動作タイミ
ングに従えば、１ゲート信号線選択期間を２つに分割し
た、第１番目の期間にはスイッチｓｗ１をオンし、左側
のソース線選択回路Ｃは第１ソース信号線ＳＬ１へ左側
のＤ／Ａ変換回路の出力を書きこむ。この時、右側のソ
ース線選択回路Ｃは第２ソース信号線ＳＬ２へ右側のＤ
／Ａ変換回路の出力を書きこむ。１ゲート信号線選択期
間を２つに分割した、第２番目の期間にはスイッチｓｗ
２をオンし、左側のソース線選択回路Ｃは第３ソース信
号線ＳＬ３へ左側のＤ／Ａ変換回路の出力を書きこむ。
この時、右側のソース線選択回路Ｃは第４ソース信号線
ＳＬ４へ右側のＤ／Ａ変換回路の出力を書きこむ。この
ような書き込みは他のソース信号線に対しても並行して
おこなわれる。
路Ｃを経由して適切なソース信号線に接続される。ソー
ス線選択回路Ｃの回路構成例を図２３（Ｄ）に示す。ソ
ース線選択回路Ｃは２つのトランスファゲート（スイッ
チ）からなり、各ゲートへ選択信号ＳＳ１、ＳＳ２とそ
れらの反転信号が入力される。図２４の信号動作タイミ
ングに従えば、１ゲート信号線選択期間を２つに分割し
た、第１番目の期間にはスイッチｓｗ１をオンし、左側
のソース線選択回路Ｃは第１ソース信号線ＳＬ１へ左側
のＤ／Ａ変換回路の出力を書きこむ。この時、右側のソ
ース線選択回路Ｃは第２ソース信号線ＳＬ２へ右側のＤ
／Ａ変換回路の出力を書きこむ。１ゲート信号線選択期
間を２つに分割した、第２番目の期間にはスイッチｓｗ
２をオンし、左側のソース線選択回路Ｃは第３ソース信
号線ＳＬ３へ左側のＤ／Ａ変換回路の出力を書きこむ。
この時、右側のソース線選択回路Ｃは第４ソース信号線
ＳＬ４へ右側のＤ／Ａ変換回路の出力を書きこむ。この
ような書き込みは他のソース信号線に対しても並行して
おこなわれる。
【０１７１】ソースライン反転駆動を行なう場合の、階
調電源線Ｖref１＿Ｌ、Ｖref１＿Ｈ、Ｖref２＿Ｌ、Ｖr
ef２＿Ｈの４本の電源電圧の入力例を図２４（Ａ）と
（Ｂ）に示す。ここで図２４（Ｂ）は、図２４（Ａ）で
示す階調電源線入力時の次フレーム期間での階調電源線
Ｖref１＿Ｌ、Ｖref１＿Ｈ、Ｖref２＿Ｌ、Ｖref２＿Ｈ
の電源電圧を示し、図２４（Ａ）とは反転関係にある。
調電源線Ｖref１＿Ｌ、Ｖref１＿Ｈ、Ｖref２＿Ｌ、Ｖr
ef２＿Ｈの４本の電源電圧の入力例を図２４（Ａ）と
（Ｂ）に示す。ここで図２４（Ｂ）は、図２４（Ａ）で
示す階調電源線入力時の次フレーム期間での階調電源線
Ｖref１＿Ｌ、Ｖref１＿Ｈ、Ｖref２＿Ｌ、Ｖref２＿Ｈ
の電源電圧を示し、図２４（Ａ）とは反転関係にある。
【０１７２】なお、本実施例では、階調電源線の電圧値
として、Ｖref１＿ＬとＶref２＿Ｌは−１、＋１Ｖをと
り、Ｖref１＿ＨとＶref２＿Ｈは−５、＋５Ｖをとるも
のとした。階調電源線の電圧値の組み合わせが｛Ｖref
ｘ＿Ｌ＝−１Ｖ、Ｖrefｘ＿Ｈ＝−５Ｖ（ｘ＝１または
２）｝の時は、Ｄ／Ａ変換回路の出力は−１Ｖ〜−５Ｖ
のマイナス極性であり、｛Ｖrefｘ＿Ｌ＝＋１Ｖ、Ｖref
ｘ＿Ｈ＝＋５Ｖ（ｘ＝１または２）｝の時は、Ｄ／Ａ変
換回路の出力は＋１Ｖ〜＋５Ｖのプラス極性をとること
になる。実施例１〜６と異なり、ソースライン反転の場
合、階調電源線の電源電圧の極性は１フレーム期間中一
定である。
として、Ｖref１＿ＬとＶref２＿Ｌは−１、＋１Ｖをと
り、Ｖref１＿ＨとＶref２＿Ｈは−５、＋５Ｖをとるも
のとした。階調電源線の電圧値の組み合わせが｛Ｖref
ｘ＿Ｌ＝−１Ｖ、Ｖrefｘ＿Ｈ＝−５Ｖ（ｘ＝１または
２）｝の時は、Ｄ／Ａ変換回路の出力は−１Ｖ〜−５Ｖ
のマイナス極性であり、｛Ｖrefｘ＿Ｌ＝＋１Ｖ、Ｖref
ｘ＿Ｈ＝＋５Ｖ（ｘ＝１または２）｝の時は、Ｄ／Ａ変
換回路の出力は＋１Ｖ〜＋５Ｖのプラス極性をとること
になる。実施例１〜６と異なり、ソースライン反転の場
合、階調電源線の電源電圧の極性は１フレーム期間中一
定である。
【０１７３】以上の方法により、図１２（Ａ）で示され
るソースライン反転駆動が可能となる。
るソースライン反転駆動が可能となる。
【０１７４】また、ドット反転駆動を行なう場合の、階
調電源線Ｖref１＿Ｌ、Ｖref１＿Ｈ、Ｖref２＿Ｌ、Ｖr
ef２＿Ｈの４本の電源電圧の入力例を図２４（Ｃ）と
（Ｄ）に示す。図２４（Ｄ）は、図２４（Ｃ）で示す階
調電源線入力時の次フレーム期間での階調電源線Ｖref
１＿Ｌ、Ｖref１＿Ｈ、Ｖref２＿Ｌ、Ｖref２＿Ｈの電
源電圧を示し、図２４（Ｃ）とは反転関係にある。１ゲ
ート信号線選択期間ごとに階調電源線の電源電圧の極性
反転が行われている。
調電源線Ｖref１＿Ｌ、Ｖref１＿Ｈ、Ｖref２＿Ｌ、Ｖr
ef２＿Ｈの４本の電源電圧の入力例を図２４（Ｃ）と
（Ｄ）に示す。図２４（Ｄ）は、図２４（Ｃ）で示す階
調電源線入力時の次フレーム期間での階調電源線Ｖref
１＿Ｌ、Ｖref１＿Ｈ、Ｖref２＿Ｌ、Ｖref２＿Ｈの電
源電圧を示し、図２４（Ｃ）とは反転関係にある。１ゲ
ート信号線選択期間ごとに階調電源線の電源電圧の極性
反転が行われている。
【０１７５】こうすることで、図１２（Ｂ）で示される
ドット反転駆動が可能となる。
ドット反転駆動が可能となる。
【０１７６】なお、本実施例においてもＰ／Ｓ変換回路
Ｃとソース線選択回路Ｃに入力される選択信号ＳＳ１、
ＳＳ２は同一であったが、それぞれ別系統としてもよ
い。
Ｃとソース線選択回路Ｃに入力される選択信号ＳＳ１、
ＳＳ２は同一であったが、それぞれ別系統としてもよ
い。
【０１７７】また、本実施例においてもソース信号線駆
動回路に供給される回路駆動電源は１系統を仮定した
が、２系統以上とし必要な部分にレベルシフタ回路を挿
入してもよい。
動回路に供給される回路駆動電源は１系統を仮定した
が、２系統以上とし必要な部分にレベルシフタ回路を挿
入してもよい。
【０１７８】[実施例８]本実施例では、実施例１〜７で
説明したアクティブマトリクス型液晶表示装置の作成方
法例として、画素部のスイッチング素子である画素ＴＦ
Ｔと、画素部の周辺に設けられる駆動回路（ソース信号
線駆動回路、ゲート信号線駆動回路等）のＴＦＴを同一
基板上に作製する方法について工程に従って詳細に説明
する。但し、説明を簡単にするために、駆動回路部とし
てはその基本構成回路であるＣＭＯＳ回路を、画素ＴＦ
Ｔ部としてはｎチャネル型ＴＦＴとを図示することにす
る。
説明したアクティブマトリクス型液晶表示装置の作成方
法例として、画素部のスイッチング素子である画素ＴＦ
Ｔと、画素部の周辺に設けられる駆動回路（ソース信号
線駆動回路、ゲート信号線駆動回路等）のＴＦＴを同一
基板上に作製する方法について工程に従って詳細に説明
する。但し、説明を簡単にするために、駆動回路部とし
てはその基本構成回路であるＣＭＯＳ回路を、画素ＴＦ
Ｔ部としてはｎチャネル型ＴＦＴとを図示することにす
る。
【０１７９】図２５（Ａ）において、基板（アクティブ
マトリクス基板）６００１には低アルカリガラス基板や
石英基板を用いることができる。本実施例では低アルカ
リガラス基板を用いた。この場合、ガラス歪み点よりも
１０〜２０℃程度低い温度であらかじめ熱処理しておい
ても良い。この基板６００１のＴＦＴを形成する表面に
は、基板６００１からの不純物拡散を防ぐために、酸化
シリコン膜、窒化シリコン膜または酸化窒化シリコン膜
などの下地膜６００２を形成する。例えば、プラズマＣ
ＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒
化シリコン膜を１００ｎｍ、同様にＳｉＨ4、Ｎ2Ｏから
作製される酸化窒化シリコン膜を２００ｎｍの厚さに積
層形成する。
マトリクス基板）６００１には低アルカリガラス基板や
石英基板を用いることができる。本実施例では低アルカ
リガラス基板を用いた。この場合、ガラス歪み点よりも
１０〜２０℃程度低い温度であらかじめ熱処理しておい
ても良い。この基板６００１のＴＦＴを形成する表面に
は、基板６００１からの不純物拡散を防ぐために、酸化
シリコン膜、窒化シリコン膜または酸化窒化シリコン膜
などの下地膜６００２を形成する。例えば、プラズマＣ
ＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒
化シリコン膜を１００ｎｍ、同様にＳｉＨ4、Ｎ2Ｏから
作製される酸化窒化シリコン膜を２００ｎｍの厚さに積
層形成する。
【０１８０】次に、２０〜１５０ｎｍ（好ましくは３０
〜８０ｎｍ）の厚さで非晶質構造を有する半導体膜６０
０３ａを、プラズマＣＶＤ法やスパッタ法などの公知の
方法で形成する。本実施例では、プラズマＣＶＤ法で非
晶質シリコン膜を５４ｎｍの厚さに形成した。非晶質構
造を有する半導体膜としては、非晶質半導体膜や微結晶
半導体膜があり、非晶質シリコンゲルマニウム膜などの
非晶質構造を有する化合物半導体膜を適用しても良い。
また、下地膜６００２と非晶質シリコン膜６００３ａと
は同じ成膜法で形成することが可能であるので、両者を
連続形成しても良い。その場合、下地膜を形成した後、
一旦大気雰囲気に晒さないことでその表面の汚染を防ぐ
ことが可能となり、作製するＴＦＴの特性バラツキやし
きい値電圧の変動を低減させることができる（図２５
（Ａ））。
〜８０ｎｍ）の厚さで非晶質構造を有する半導体膜６０
０３ａを、プラズマＣＶＤ法やスパッタ法などの公知の
方法で形成する。本実施例では、プラズマＣＶＤ法で非
晶質シリコン膜を５４ｎｍの厚さに形成した。非晶質構
造を有する半導体膜としては、非晶質半導体膜や微結晶
半導体膜があり、非晶質シリコンゲルマニウム膜などの
非晶質構造を有する化合物半導体膜を適用しても良い。
また、下地膜６００２と非晶質シリコン膜６００３ａと
は同じ成膜法で形成することが可能であるので、両者を
連続形成しても良い。その場合、下地膜を形成した後、
一旦大気雰囲気に晒さないことでその表面の汚染を防ぐ
ことが可能となり、作製するＴＦＴの特性バラツキやし
きい値電圧の変動を低減させることができる（図２５
（Ａ））。
【０１８１】そして、公知の結晶化技術を使用して非晶
質シリコン膜６００３ａから結晶質シリコン膜６００３
ｂを形成する。例えば、レーザー結晶化法や熱結晶化法
（固相成長法）を適用すれば良いが、ここでは、特開平
７−１３０６５２号公報で開示された技術に従って、触
媒元素を用いる結晶化法で結晶質シリコン膜６００３ｂ
を形成した。結晶化の工程に先立って、非晶質シリコン
膜の含有水素量にもよるが、４００〜５００℃で１時間
程度の熱処理をおこない、含有水素量を５atom％以下に
してから結晶化させることが望ましい。非晶質シリコン
膜を結晶化させると原子の再配列が起こり緻密化するの
で、作製される結晶質シリコン膜の厚さは当初の非晶質
シリコン膜の厚さ（本実施例では５４ｎｍ）よりも１〜
１５％程度減少する（図２５（Ｂ））。
質シリコン膜６００３ａから結晶質シリコン膜６００３
ｂを形成する。例えば、レーザー結晶化法や熱結晶化法
（固相成長法）を適用すれば良いが、ここでは、特開平
７−１３０６５２号公報で開示された技術に従って、触
媒元素を用いる結晶化法で結晶質シリコン膜６００３ｂ
を形成した。結晶化の工程に先立って、非晶質シリコン
膜の含有水素量にもよるが、４００〜５００℃で１時間
程度の熱処理をおこない、含有水素量を５atom％以下に
してから結晶化させることが望ましい。非晶質シリコン
膜を結晶化させると原子の再配列が起こり緻密化するの
で、作製される結晶質シリコン膜の厚さは当初の非晶質
シリコン膜の厚さ（本実施例では５４ｎｍ）よりも１〜
１５％程度減少する（図２５（Ｂ））。
【０１８２】そして、結晶質シリコン膜６００３ｂを島
状にパターンニングして、島状半導体層６００４〜６０
０７を形成する。その後、プラズマＣＶＤ法またはスパ
ッタ法により５０〜１５０ｎｍの厚さの酸化シリコン膜
によるマスク層６００８を形成する。（図２５
（Ｃ））。
状にパターンニングして、島状半導体層６００４〜６０
０７を形成する。その後、プラズマＣＶＤ法またはスパ
ッタ法により５０〜１５０ｎｍの厚さの酸化シリコン膜
によるマスク層６００８を形成する。（図２５
（Ｃ））。
【０１８３】そしてレジストマスク６００９を設け、ｎ
チャネル型ＴＦＴを形成することとなる島状半導体層６
００５〜６００７の全面に１×１０16〜５×１０17atom
s／cm3程度の濃度でｐ型を付与する不純物元素としてボ
ロン（Ｂ）を添加する。このボロン（Ｂ）の添加は、し
きい値電圧を制御する目的でなされる。ボロン（Ｂ）の
添加はイオンドープ法で実施しても良いし、非晶質シリ
コン膜を成膜するときに同時に添加しておくこともでき
る。ここでのボロン（Ｂ）添加は必ずしも必要ではない
（図２５（Ｄ））。その後、レジストマスク６００９を
除去する。
チャネル型ＴＦＴを形成することとなる島状半導体層６
００５〜６００７の全面に１×１０16〜５×１０17atom
s／cm3程度の濃度でｐ型を付与する不純物元素としてボ
ロン（Ｂ）を添加する。このボロン（Ｂ）の添加は、し
きい値電圧を制御する目的でなされる。ボロン（Ｂ）の
添加はイオンドープ法で実施しても良いし、非晶質シリ
コン膜を成膜するときに同時に添加しておくこともでき
る。ここでのボロン（Ｂ）添加は必ずしも必要ではない
（図２５（Ｄ））。その後、レジストマスク６００９を
除去する。
【０１８４】駆動回路のｎチャネル型ＴＦＴのＬＤＤ領
域を形成するために、ｎ型を付与する不純物元素を島状
半導体層６０１０〜６０１２に選択的に添加する。その
ため、あらかじめレジストマスク６０１３〜６０１６を
形成する。ｎ型を付与する不純物元素としては、リン
（Ｐ）や砒素（Ａｓ）を用いれば良く、ここではリン
（Ｐ）を添加すべく、フォスフィン（ＰＨ3）を用いた
イオンドープ法を適用した。形成された不純物領域６０
１７、６０１８のリン（Ｐ）濃度は２×１０16〜５×１
０19atoms／cm3の範囲とすれば良い。本明細書中では、
ここで形成された不純物領域６０１７〜６０１９に含ま
れるｎ型を付与する不純物元素の濃度を（ｎ -）と表
す。また、不純物領域６０１９は、画素部の保持容量を
形成するための半導体層であり、この領域にも同じ濃度
でリン（Ｐ）を添加する（図２６（Ａ））。その後、レ
ジストマスク６０１３〜６０１６を除去する。
域を形成するために、ｎ型を付与する不純物元素を島状
半導体層６０１０〜６０１２に選択的に添加する。その
ため、あらかじめレジストマスク６０１３〜６０１６を
形成する。ｎ型を付与する不純物元素としては、リン
（Ｐ）や砒素（Ａｓ）を用いれば良く、ここではリン
（Ｐ）を添加すべく、フォスフィン（ＰＨ3）を用いた
イオンドープ法を適用した。形成された不純物領域６０
１７、６０１８のリン（Ｐ）濃度は２×１０16〜５×１
０19atoms／cm3の範囲とすれば良い。本明細書中では、
ここで形成された不純物領域６０１７〜６０１９に含ま
れるｎ型を付与する不純物元素の濃度を（ｎ -）と表
す。また、不純物領域６０１９は、画素部の保持容量を
形成するための半導体層であり、この領域にも同じ濃度
でリン（Ｐ）を添加する（図２６（Ａ））。その後、レ
ジストマスク６０１３〜６０１６を除去する。
【０１８５】次に、マスク層６００８をフッ酸などによ
り除去した後、図２５（Ｄ）と図２６（Ａ）で添加した
不純物元素を活性化させる工程を行なう。活性化は、５
００〜６００℃の窒素雰囲気中で１〜４時間の熱処理
や、レーザー活性化の方法により行なうことができる。
また、両者を併用しておこなっても良い。本実施例で
は、レーザー活性化の方法を用いる。レーザー光にはＫ
ｒＦエキシマレーザー光（波長２４８ｎｍ）を用いる。
本実施例では、レーザー光の形状を線状ビームに加工し
て用い、発振周波数５〜５０Ｈｚ、エネルギー密度１０
０〜５００ｍＪ／ｃｍ2として線状ビームのオーバーラ
ップ割合を８０〜９８％で走査することによって島状半
導体層が形成された基板全面を処理する。尚、レーザー
光の照射条件には何ら限定される事項はなく適宣決定す
ることができる。
り除去した後、図２５（Ｄ）と図２６（Ａ）で添加した
不純物元素を活性化させる工程を行なう。活性化は、５
００〜６００℃の窒素雰囲気中で１〜４時間の熱処理
や、レーザー活性化の方法により行なうことができる。
また、両者を併用しておこなっても良い。本実施例で
は、レーザー活性化の方法を用いる。レーザー光にはＫ
ｒＦエキシマレーザー光（波長２４８ｎｍ）を用いる。
本実施例では、レーザー光の形状を線状ビームに加工し
て用い、発振周波数５〜５０Ｈｚ、エネルギー密度１０
０〜５００ｍＪ／ｃｍ2として線状ビームのオーバーラ
ップ割合を８０〜９８％で走査することによって島状半
導体層が形成された基板全面を処理する。尚、レーザー
光の照射条件には何ら限定される事項はなく適宣決定す
ることができる。
【０１８６】そして、ゲート絶縁膜６０２０をプラズマ
ＣＶＤ法またはスパッタ法を用いて１０〜１５０ｎｍの
厚さでシリコンを含む絶縁膜で形成する。例えば、１２
０ｎｍの厚さで酸化窒化シリコン膜を形成する。ゲート
絶縁膜には、他のシリコンを含む絶縁膜を単層または積
層構造として用いても良い。（図２６（Ｂ））
ＣＶＤ法またはスパッタ法を用いて１０〜１５０ｎｍの
厚さでシリコンを含む絶縁膜で形成する。例えば、１２
０ｎｍの厚さで酸化窒化シリコン膜を形成する。ゲート
絶縁膜には、他のシリコンを含む絶縁膜を単層または積
層構造として用いても良い。（図２６（Ｂ））
【０１８７】次に、ゲート電極を形成するために第１の
導電層を成膜する。この第１の導電層は単層で形成して
も良いが、必要に応じて二層あるいは三層といった積層
構造としても良い。本実施例では、導電性の窒化物金属
膜から成る導電層（Ａ）６０２１と金属膜から成る導電
層（Ｂ）６０２２とを積層させた。導電層（Ｂ）６０２
２はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン
（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、また
は前記元素を主成分とする合金か、前記元素を組み合わ
せた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合
金膜）で形成すれば良く、導電層（Ａ）６０２１は窒化
タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化
チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）で形成
する。また、導電層（Ａ）６０２１は代替材料として、
タングステンシリサイド、チタンシリサイド、モリブデ
ンシリサイドを適用しても良い。導電層（Ｂ）は低抵抗
化を図るために含有する不純物濃度を低減させると良
く、特に酸素濃度に関しては３０ｐｐｍ以下とすると良
い。例えば、タングステン（Ｗ）は酸素濃度を３０ｐｐ
ｍ以下とすることで２０μΩｃｍ以下の比抵抗値を実現
することができる。
導電層を成膜する。この第１の導電層は単層で形成して
も良いが、必要に応じて二層あるいは三層といった積層
構造としても良い。本実施例では、導電性の窒化物金属
膜から成る導電層（Ａ）６０２１と金属膜から成る導電
層（Ｂ）６０２２とを積層させた。導電層（Ｂ）６０２
２はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン
（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、また
は前記元素を主成分とする合金か、前記元素を組み合わ
せた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合
金膜）で形成すれば良く、導電層（Ａ）６０２１は窒化
タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化
チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）で形成
する。また、導電層（Ａ）６０２１は代替材料として、
タングステンシリサイド、チタンシリサイド、モリブデ
ンシリサイドを適用しても良い。導電層（Ｂ）は低抵抗
化を図るために含有する不純物濃度を低減させると良
く、特に酸素濃度に関しては３０ｐｐｍ以下とすると良
い。例えば、タングステン（Ｗ）は酸素濃度を３０ｐｐ
ｍ以下とすることで２０μΩｃｍ以下の比抵抗値を実現
することができる。
【０１８８】導電層（Ａ）６０２１は１０〜５０ｎｍ
（好ましくは２０〜３０ｎｍ）とし、導電層（Ｂ）６０
２２は２００〜４００ｎｍ（好ましくは２５０〜３５０
ｎｍ）とすれば良い。本実施例では、導電層（Ａ）６０
２１に３０ｎｍの厚さの窒化タンタル膜を、導電層
（Ｂ）６０２２には３５０ｎｍのＴａ膜を用い、いずれ
もスパッタ法で形成した。このスパッタ法による成膜で
は、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加え
ておくと、形成する膜の内部応力を緩和して膜の剥離を
防止することができる。尚、図示しないが、導電層
（Ａ）６０２１の下に２〜２０ｎｍ程度の厚さでリン
（Ｐ）をドープしたシリコン膜を形成しておくことは有
効である。これにより、その上に形成される導電膜の密
着性向上と酸化防止を図ると同時に、導電層（Ａ）また
は導電層（Ｂ）が微量に含有するアルカリ金属元素がゲ
ート絶縁膜６０２０に拡散するのを防ぐことができる
（図２６（Ｃ））。
（好ましくは２０〜３０ｎｍ）とし、導電層（Ｂ）６０
２２は２００〜４００ｎｍ（好ましくは２５０〜３５０
ｎｍ）とすれば良い。本実施例では、導電層（Ａ）６０
２１に３０ｎｍの厚さの窒化タンタル膜を、導電層
（Ｂ）６０２２には３５０ｎｍのＴａ膜を用い、いずれ
もスパッタ法で形成した。このスパッタ法による成膜で
は、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加え
ておくと、形成する膜の内部応力を緩和して膜の剥離を
防止することができる。尚、図示しないが、導電層
（Ａ）６０２１の下に２〜２０ｎｍ程度の厚さでリン
（Ｐ）をドープしたシリコン膜を形成しておくことは有
効である。これにより、その上に形成される導電膜の密
着性向上と酸化防止を図ると同時に、導電層（Ａ）また
は導電層（Ｂ）が微量に含有するアルカリ金属元素がゲ
ート絶縁膜６０２０に拡散するのを防ぐことができる
（図２６（Ｃ））。
【０１８９】次に、レジストマスク６０２３〜６０２７
を形成し、導電層（Ａ）６０２１と導電層（Ｂ）６０２
２とを一括でエッチングしてゲート電極６０２８〜６０
３１と容量配線６０３２を形成する。ゲート電極６０２
８〜６０３１と容量配線６０３２は、導電層（Ａ）から
成る６０２８ａ〜６０３２ａと、導電層（Ｂ）から成る
６０２８ｂ〜６０３２ｂとが一体として形成されてい
る。この時、駆動回路を構成するＴＦＴのゲート電極６
０２８〜６０３０は不純物領域６０１７、６０１８の一
部と、ゲート絶縁膜６０２０を介して重なるように形成
する（図２６（Ｄ））。
を形成し、導電層（Ａ）６０２１と導電層（Ｂ）６０２
２とを一括でエッチングしてゲート電極６０２８〜６０
３１と容量配線６０３２を形成する。ゲート電極６０２
８〜６０３１と容量配線６０３２は、導電層（Ａ）から
成る６０２８ａ〜６０３２ａと、導電層（Ｂ）から成る
６０２８ｂ〜６０３２ｂとが一体として形成されてい
る。この時、駆動回路を構成するＴＦＴのゲート電極６
０２８〜６０３０は不純物領域６０１７、６０１８の一
部と、ゲート絶縁膜６０２０を介して重なるように形成
する（図２６（Ｄ））。
【０１９０】次いで、駆動回路のｐチャネル型ＴＦＴの
ソース領域およびドレイン領域を形成するために、ｐ型
を付与する不純物元素を添加する工程を行なう。ここで
は、ゲート電極６０２８をマスクとして、自己整合的に
不純物領域を形成する。このとき、ｎチャネル型ＴＦＴ
が形成される領域はレジストマスク６０３３で被覆して
おく。そして、ジボラン（Ｂ2Ｈ6）を用いたイオンドー
プ法で不純物領域６０３４を形成した。この領域のボロ
ン（Ｂ）濃度は３×１０20〜３×１０21atoms／cm3とな
るようにする。その後、レジストマスク６０３３を除去
する。本明細書中では、ここで形成された不純物領域６
０３４に含まれるｐ型を付与する不純物元素の濃度を
（ｐ++）と表す（図２７（Ａ））。
ソース領域およびドレイン領域を形成するために、ｐ型
を付与する不純物元素を添加する工程を行なう。ここで
は、ゲート電極６０２８をマスクとして、自己整合的に
不純物領域を形成する。このとき、ｎチャネル型ＴＦＴ
が形成される領域はレジストマスク６０３３で被覆して
おく。そして、ジボラン（Ｂ2Ｈ6）を用いたイオンドー
プ法で不純物領域６０３４を形成した。この領域のボロ
ン（Ｂ）濃度は３×１０20〜３×１０21atoms／cm3とな
るようにする。その後、レジストマスク６０３３を除去
する。本明細書中では、ここで形成された不純物領域６
０３４に含まれるｐ型を付与する不純物元素の濃度を
（ｐ++）と表す（図２７（Ａ））。
【０１９１】次に、ｎチャネル型ＴＦＴにおいて、ソー
ス領域またはドレイン領域として機能する不純物領域の
形成を行った。レジストのマスク６０３５〜６０３７を
形成し、ｎ型を付与する不純物元素を添加して不純物領
域６０３８〜６０４２を形成した。これは、フォスフィ
ン（ＰＨ3）を用いたイオンドープ法でおこない、この
領域のリン（Ｐ）濃度を１×１０20〜１×１０21atoms
／cm3とした。本明細書中では、ここで形成された不純
物領域６０３８〜６０４２に含まれるｎ型を付与する不
純物元素の濃度を（ｎ+）と表す（図２７（Ｂ））。
ス領域またはドレイン領域として機能する不純物領域の
形成を行った。レジストのマスク６０３５〜６０３７を
形成し、ｎ型を付与する不純物元素を添加して不純物領
域６０３８〜６０４２を形成した。これは、フォスフィ
ン（ＰＨ3）を用いたイオンドープ法でおこない、この
領域のリン（Ｐ）濃度を１×１０20〜１×１０21atoms
／cm3とした。本明細書中では、ここで形成された不純
物領域６０３８〜６０４２に含まれるｎ型を付与する不
純物元素の濃度を（ｎ+）と表す（図２７（Ｂ））。
【０１９２】不純物領域６０３９〜６０４２には、既に
前工程で添加されたリン（Ｐ）またはボロン（Ｂ）が含
まれているが、それに比して十分に高い濃度でリン
（Ｐ）が添加されるので、前工程で添加されたリン
（Ｐ）またはボロン（Ｂ）の影響は考えなくても良い。
また、不純物領域６０３８に添加されたリン（Ｐ）濃度
は図２７（Ａ）で添加されたボロン（Ｂ）濃度の１／２
〜１／３なのでｐ型の導電性が確保され、ＴＦＴの特性
に何ら影響を与えることはなかった。
前工程で添加されたリン（Ｐ）またはボロン（Ｂ）が含
まれているが、それに比して十分に高い濃度でリン
（Ｐ）が添加されるので、前工程で添加されたリン
（Ｐ）またはボロン（Ｂ）の影響は考えなくても良い。
また、不純物領域６０３８に添加されたリン（Ｐ）濃度
は図２７（Ａ）で添加されたボロン（Ｂ）濃度の１／２
〜１／３なのでｐ型の導電性が確保され、ＴＦＴの特性
に何ら影響を与えることはなかった。
【０１９３】レジストマスク６０３５〜６０３７を除去
した後、画素部のｎチャネル型ＴＦＴのＬＤＤ領域を形
成するためのｎ型を付与する不純物添加の工程を行っ
た。ここではゲート電極６０３１をマスクとして自己整
合的にｎ型を付与する不純物元素をイオンドープ法で添
加した。添加するリン（Ｐ）の濃度は１×１０16〜５×
１０18atoms／cm3であり、図２６（Ａ）および図２７
（Ａ）と図２７（Ｂ）で添加する不純物元素の濃度より
も低濃度で添加することで、実質的には不純物領域６０
４３、６０４４のみが形成される。本明細書中では、こ
の不純物領域６０４３、６０４４に含まれるｎ型を付与
する不純物元素の濃度を（ｎ--）と表す。（図２７
（Ｃ））
した後、画素部のｎチャネル型ＴＦＴのＬＤＤ領域を形
成するためのｎ型を付与する不純物添加の工程を行っ
た。ここではゲート電極６０３１をマスクとして自己整
合的にｎ型を付与する不純物元素をイオンドープ法で添
加した。添加するリン（Ｐ）の濃度は１×１０16〜５×
１０18atoms／cm3であり、図２６（Ａ）および図２７
（Ａ）と図２７（Ｂ）で添加する不純物元素の濃度より
も低濃度で添加することで、実質的には不純物領域６０
４３、６０４４のみが形成される。本明細書中では、こ
の不純物領域６０４３、６０４４に含まれるｎ型を付与
する不純物元素の濃度を（ｎ--）と表す。（図２７
（Ｃ））
【０１９４】その後、それぞれの濃度で添加されたｎ型
またはｐ型を付与する不純物元素を活性化するために熱
処理工程を行なう。この工程はファーネスアニール法、
レーザーアニール法、またはラピッドサーマルアニール
法（ＲＴＡ法）で行なうことができる。ここではファー
ネスアニール法で活性化工程を行った。熱処理は酸素濃
度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素
雰囲気中で４００〜８００℃、代表的には５００〜６０
０℃で行なうものであり、本実施例では５００℃で４時
間の熱処理を行った。また、基板６００１に石英基板の
ような耐熱性を有するものを使用した場合には、８００
℃で１時間の熱処理としても良く、不純物元素の活性化
と、該不純物元素が添加された不純物領域とチャネル形
成領域との接合を良好に形成することができる。なお、
上述のゲート電極であるＴａのピーリングを防止するた
めに層間膜を形成した場合には、この効果は得られない
場合がある。
またはｐ型を付与する不純物元素を活性化するために熱
処理工程を行なう。この工程はファーネスアニール法、
レーザーアニール法、またはラピッドサーマルアニール
法（ＲＴＡ法）で行なうことができる。ここではファー
ネスアニール法で活性化工程を行った。熱処理は酸素濃
度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素
雰囲気中で４００〜８００℃、代表的には５００〜６０
０℃で行なうものであり、本実施例では５００℃で４時
間の熱処理を行った。また、基板６００１に石英基板の
ような耐熱性を有するものを使用した場合には、８００
℃で１時間の熱処理としても良く、不純物元素の活性化
と、該不純物元素が添加された不純物領域とチャネル形
成領域との接合を良好に形成することができる。なお、
上述のゲート電極であるＴａのピーリングを防止するた
めに層間膜を形成した場合には、この効果は得られない
場合がある。
【０１９５】この熱処理において、ゲート電極６０２８
〜６０３１と容量配線６０３２を形成する金属膜６０２
８ｂ〜６０３２ｂは、表面から５〜８０ｎｍの厚さで導
電層（Ｃ）６０２８ｃ〜６０３２ｃが形成される。例え
ば、導電層（Ｂ）６０２８ｂ〜６０３２ｂがタングステ
ン（Ｗ）の場合には窒化タングステン（ＷＮ）が形成さ
れ、タンタル（Ｔａ）の場合には窒化タンタル（Ｔａ
Ｎ）を形成することができる。また、導電層（Ｃ）６０
２８ｃ〜６０３２ｃは、窒素またはアンモニアなどを用
いた窒素を含むプラズマ雰囲気にゲート電極６０２８〜
６０３１及び容量配線６０３２を晒しても同様に形成す
ることができる。さらに、３〜１００％の水素を含む雰
囲気中で、３００〜４５０℃で１〜１２時間の熱処理を
おこない、島状半導体層を水素化する工程を行った。こ
の工程は熱的に励起された水素により半導体層のダング
リングボンドを終端する工程である。水素化の他の手段
として、プラズマ水素化（プラズマにより励起された水
素、プラズマ化した水素を用いる）をおこなっても良
い。
〜６０３１と容量配線６０３２を形成する金属膜６０２
８ｂ〜６０３２ｂは、表面から５〜８０ｎｍの厚さで導
電層（Ｃ）６０２８ｃ〜６０３２ｃが形成される。例え
ば、導電層（Ｂ）６０２８ｂ〜６０３２ｂがタングステ
ン（Ｗ）の場合には窒化タングステン（ＷＮ）が形成さ
れ、タンタル（Ｔａ）の場合には窒化タンタル（Ｔａ
Ｎ）を形成することができる。また、導電層（Ｃ）６０
２８ｃ〜６０３２ｃは、窒素またはアンモニアなどを用
いた窒素を含むプラズマ雰囲気にゲート電極６０２８〜
６０３１及び容量配線６０３２を晒しても同様に形成す
ることができる。さらに、３〜１００％の水素を含む雰
囲気中で、３００〜４５０℃で１〜１２時間の熱処理を
おこない、島状半導体層を水素化する工程を行った。こ
の工程は熱的に励起された水素により半導体層のダング
リングボンドを終端する工程である。水素化の他の手段
として、プラズマ水素化（プラズマにより励起された水
素、プラズマ化した水素を用いる）をおこなっても良
い。
【０１９６】島状半導体層が、非晶質シリコン膜から触
媒元素を用いる結晶化の方法で作製された場合、島状半
導体層中には微量の触媒元素が残留した。勿論、そのよ
うな状態でもＴＦＴを完成させることが可能であるが、
残留する触媒元素を少なくともチャネル形成領域から除
去する方がより好ましかった。この触媒元素を除去する
手段の一つにリン（Ｐ）によるゲッタリング作用を利用
する手段があった。ゲッタリングに必要なリン（Ｐ）の
濃度は図２７（Ｂ）で形成した不純物領域（ｎ +）と同
程度であり、ここで実施される活性化工程の熱処理によ
り、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチ
ャネル形成領域から触媒元素をゲッタリングすることが
できた（図２７（Ｄ））。
媒元素を用いる結晶化の方法で作製された場合、島状半
導体層中には微量の触媒元素が残留した。勿論、そのよ
うな状態でもＴＦＴを完成させることが可能であるが、
残留する触媒元素を少なくともチャネル形成領域から除
去する方がより好ましかった。この触媒元素を除去する
手段の一つにリン（Ｐ）によるゲッタリング作用を利用
する手段があった。ゲッタリングに必要なリン（Ｐ）の
濃度は図２７（Ｂ）で形成した不純物領域（ｎ +）と同
程度であり、ここで実施される活性化工程の熱処理によ
り、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチ
ャネル形成領域から触媒元素をゲッタリングすることが
できた（図２７（Ｄ））。
【０１９７】活性化および水素化の工程が終了したら、
ゲート配線（ゲート信号線）とする第２の導電膜を形成
する。この第２の導電膜は低抵抗材料であるアルミニウ
ム（Ａｌ）や銅（Ｃｕ）を主成分とする導電層（Ｄ）
と、にチタン（Ｔｉ）やタンタル（Ｔａ）、タングステ
ン（Ｗ）、モリブデン（Ｍｏ）から成る導電層（Ｅ）と
で形成すると良い。本実施例では、チタン（Ｔｉ）を
０．１〜２重量％含むアルミニウム（Ａｌ）膜を導電層
（Ｄ）６０４５とし、チタン（Ｔｉ）膜を導電層（Ｅ）
６０４６として形成した。導電層（Ｄ）６０４５は２０
０〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とす
れば良く、導電層（Ｅ）６０４６は５０〜２００（好ま
しくは１００〜１５０ｎｍ）で形成すれば良い。（図２
８（Ａ））
ゲート配線（ゲート信号線）とする第２の導電膜を形成
する。この第２の導電膜は低抵抗材料であるアルミニウ
ム（Ａｌ）や銅（Ｃｕ）を主成分とする導電層（Ｄ）
と、にチタン（Ｔｉ）やタンタル（Ｔａ）、タングステ
ン（Ｗ）、モリブデン（Ｍｏ）から成る導電層（Ｅ）と
で形成すると良い。本実施例では、チタン（Ｔｉ）を
０．１〜２重量％含むアルミニウム（Ａｌ）膜を導電層
（Ｄ）６０４５とし、チタン（Ｔｉ）膜を導電層（Ｅ）
６０４６として形成した。導電層（Ｄ）６０４５は２０
０〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とす
れば良く、導電層（Ｅ）６０４６は５０〜２００（好ま
しくは１００〜１５０ｎｍ）で形成すれば良い。（図２
８（Ａ））
【０１９８】そして、ゲート電極に接続するゲート配線
（ゲート信号線）を形成するために導電層（Ｅ）６０４
６と導電層（Ｄ）６０４５とをエッチング処理して、ゲ
ート配線（ゲート信号線）６０４７、６０４８と容量配
線６０４９を形成した。エッチング処理は最初にＳｉＣ
ｌ4とＣｌ2とＢＣｌ3との混合ガスを用いたドライエッ
チング法で導電層（Ｅ）の表面から導電層（Ｄ）の途中
まで除去し、その後リン酸系のエッチング溶液によるウ
エットエッチングで導電層（Ｄ）を除去することによ
り、下地との選択加工性を保ってゲート配線（ゲート信
号線）を形成することができた。
（ゲート信号線）を形成するために導電層（Ｅ）６０４
６と導電層（Ｄ）６０４５とをエッチング処理して、ゲ
ート配線（ゲート信号線）６０４７、６０４８と容量配
線６０４９を形成した。エッチング処理は最初にＳｉＣ
ｌ4とＣｌ2とＢＣｌ3との混合ガスを用いたドライエッ
チング法で導電層（Ｅ）の表面から導電層（Ｄ）の途中
まで除去し、その後リン酸系のエッチング溶液によるウ
エットエッチングで導電層（Ｄ）を除去することによ
り、下地との選択加工性を保ってゲート配線（ゲート信
号線）を形成することができた。
【０１９９】第１の層間絶縁膜６０５０は５００〜１５
００ｎｍの厚さで酸化シリコン膜または酸化窒化シリコ
ン膜で形成され、その後、それぞれの島状半導体層に形
成されたソース領域またはドレイン領域に達するコンタ
クトホールを形成し、ソース配線（ソース信号線）６０
５１〜６０５４と、ドレイン配線６０５５〜６０５８を
形成する。図示していないが、本実施例ではこの電極
を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜３
００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形
成した３層構造の積層膜とした。
００ｎｍの厚さで酸化シリコン膜または酸化窒化シリコ
ン膜で形成され、その後、それぞれの島状半導体層に形
成されたソース領域またはドレイン領域に達するコンタ
クトホールを形成し、ソース配線（ソース信号線）６０
５１〜６０５４と、ドレイン配線６０５５〜６０５８を
形成する。図示していないが、本実施例ではこの電極
を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜３
００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形
成した３層構造の積層膜とした。
【０２００】次に、パッシベーション膜６０５９とし
て、窒化シリコン膜、酸化シリコン膜、または窒化酸化
シリコン膜を５０〜５００ｎｍ（代表的には１００〜３
００ｎｍ）の厚さで形成する。この状態で水素化処理を
行なうとＴＦＴの特性向上に対して好ましい結果が得ら
れた。例えば、３〜１００％の水素を含む雰囲気中で、
３００〜４５０℃で１〜１２時間の熱処理を行なうと良
く、あるいはプラズマ水素化法を用いても同様の効果が
得られた。なお、ここで後に画素電極とドレイン配線を
接続するためのコンタクトホールを形成する位置におい
て、パッシベーション膜６０５９に開口部を形成してお
いても良い。（図２８（Ｃ））
て、窒化シリコン膜、酸化シリコン膜、または窒化酸化
シリコン膜を５０〜５００ｎｍ（代表的には１００〜３
００ｎｍ）の厚さで形成する。この状態で水素化処理を
行なうとＴＦＴの特性向上に対して好ましい結果が得ら
れた。例えば、３〜１００％の水素を含む雰囲気中で、
３００〜４５０℃で１〜１２時間の熱処理を行なうと良
く、あるいはプラズマ水素化法を用いても同様の効果が
得られた。なお、ここで後に画素電極とドレイン配線を
接続するためのコンタクトホールを形成する位置におい
て、パッシベーション膜６０５９に開口部を形成してお
いても良い。（図２８（Ｃ））
【０２０１】その後、有機樹脂からなる第２の層間絶縁
膜６０６０を１．０〜１．５μｍの厚さに形成する。有
機樹脂としては、ポリイミド、アクリル、ポリアミド、
ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を
使用することができる。ここでは、基板に塗布後、熱重
合するタイプのポリイミドを用い、３００℃で焼成して
形成した。そして、第２の層間絶縁膜６０６０にドレイ
ン配線６０５８に達するコンタクトホールを形成し、画
素電極６０６１、６０６２を形成する。画素電極は、透
過型液晶表示装置とする場合には透明導電膜を用いれば
良く、反射型の液晶表示装置とする場合には金属膜を用
いれば良い。本実施例では透過型の液晶表示装置とする
ために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎ
ｍの厚さにスパッタ法で形成した。（図２９）
膜６０６０を１．０〜１．５μｍの厚さに形成する。有
機樹脂としては、ポリイミド、アクリル、ポリアミド、
ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を
使用することができる。ここでは、基板に塗布後、熱重
合するタイプのポリイミドを用い、３００℃で焼成して
形成した。そして、第２の層間絶縁膜６０６０にドレイ
ン配線６０５８に達するコンタクトホールを形成し、画
素電極６０６１、６０６２を形成する。画素電極は、透
過型液晶表示装置とする場合には透明導電膜を用いれば
良く、反射型の液晶表示装置とする場合には金属膜を用
いれば良い。本実施例では透過型の液晶表示装置とする
ために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎ
ｍの厚さにスパッタ法で形成した。（図２９）
【０２０２】こうして同一基板上に、駆動回路のＴＦＴ
と画素部の画素ＴＦＴとを有した基板を完成させること
ができた。駆動回路にはｐチャネル型ＴＦＴ６１０１、
第１のｎチャネル型ＴＦＴ６１０２、第２のｎチャネル
型ＴＦＴ６１０３、画素部には画素ＴＦＴ６１０４、保
持容量６１０５が形成した。本明細書では便宜上このよ
うな基板をアクティブマトリクス基板と呼ぶ。
と画素部の画素ＴＦＴとを有した基板を完成させること
ができた。駆動回路にはｐチャネル型ＴＦＴ６１０１、
第１のｎチャネル型ＴＦＴ６１０２、第２のｎチャネル
型ＴＦＴ６１０３、画素部には画素ＴＦＴ６１０４、保
持容量６１０５が形成した。本明細書では便宜上このよ
うな基板をアクティブマトリクス基板と呼ぶ。
【０２０３】駆動回路のｐチャネル型ＴＦＴ６１０１に
は、島状半導体層６００４にチャネル形成領域６１０
６、ソース領域６１０７ａ、６１０７ｂ、ドレイン領域
６１０８ａ，６１０８ｂを有している。第１のｎチャネ
ル型ＴＦＴ６１０２には、島状半導体層６００５にチャ
ネル形成領域６１０９、ゲート電極６０２９と重なるＬ
ＤＤ領域６１１０（以降、このようなＬＤＤ領域をＬov
と記す）、ソース領域６１１１、ドレイン領域６１１２
を有している。このＬov領域のチャネル長方向の長さは
０．５〜３．０μｍ、好ましくは１．０〜１．５μｍと
した。第２のｎチャネル型ＴＦＴ６１０３には、島状半
導体層６００６にチャネル形成領域６１１３、ＬＤＤ領
域６１１４，６１１５、ソース領域６１１６、ドレイン
領域６１１７を有している。このＬＤＤ領域はＬov領域
とゲート電極６０３０と重ならないＬＤＤ領域（以降、
このようなＬＤＤ領域をＬoffと記す）とが形成され、
このＬoff領域のチャネル長方向の長さは０．３〜２．
０μｍ、好ましくは０．５〜１．５μｍである。画素Ｔ
ＦＴ６１０４には、島状半導体層６００７にチャネル形
成領域６１１８、６１１９、Ｌoff領域６１２０〜６１
２３、ソースまたはドレイン領域６１２４〜６１２６を
有している。Ｌoff領域のチャネル長方向の長さは０．
５〜３．０μｍ、好ましくは１．５〜２．５μｍであ
る。さらに、容量配線６０３２、６０４９と、ゲート絶
縁膜と同じ材料から成る絶縁膜と、画素ＴＦＴ６１０４
のドレイン領域６１２６に接続し、ｎ型を付与する不純
物元素が添加された半導体層６１２７とから保持容量６
１０５が形成されている。図２９では画素ＴＦＴ６１０
４をダブルゲート構造としたが、シングルゲート構造で
も良いし、複数のゲート電極を設けたマルチゲート構造
としても差し支えない。
は、島状半導体層６００４にチャネル形成領域６１０
６、ソース領域６１０７ａ、６１０７ｂ、ドレイン領域
６１０８ａ，６１０８ｂを有している。第１のｎチャネ
ル型ＴＦＴ６１０２には、島状半導体層６００５にチャ
ネル形成領域６１０９、ゲート電極６０２９と重なるＬ
ＤＤ領域６１１０（以降、このようなＬＤＤ領域をＬov
と記す）、ソース領域６１１１、ドレイン領域６１１２
を有している。このＬov領域のチャネル長方向の長さは
０．５〜３．０μｍ、好ましくは１．０〜１．５μｍと
した。第２のｎチャネル型ＴＦＴ６１０３には、島状半
導体層６００６にチャネル形成領域６１１３、ＬＤＤ領
域６１１４，６１１５、ソース領域６１１６、ドレイン
領域６１１７を有している。このＬＤＤ領域はＬov領域
とゲート電極６０３０と重ならないＬＤＤ領域（以降、
このようなＬＤＤ領域をＬoffと記す）とが形成され、
このＬoff領域のチャネル長方向の長さは０．３〜２．
０μｍ、好ましくは０．５〜１．５μｍである。画素Ｔ
ＦＴ６１０４には、島状半導体層６００７にチャネル形
成領域６１１８、６１１９、Ｌoff領域６１２０〜６１
２３、ソースまたはドレイン領域６１２４〜６１２６を
有している。Ｌoff領域のチャネル長方向の長さは０．
５〜３．０μｍ、好ましくは１．５〜２．５μｍであ
る。さらに、容量配線６０３２、６０４９と、ゲート絶
縁膜と同じ材料から成る絶縁膜と、画素ＴＦＴ６１０４
のドレイン領域６１２６に接続し、ｎ型を付与する不純
物元素が添加された半導体層６１２７とから保持容量６
１０５が形成されている。図２９では画素ＴＦＴ６１０
４をダブルゲート構造としたが、シングルゲート構造で
も良いし、複数のゲート電極を設けたマルチゲート構造
としても差し支えない。
【０２０４】以上のように本実施例では、画素ＴＦＴお
よび駆動回路が要求する仕様に応じて各回路を構成する
ＴＦＴの構造を最適化し、画像表示装置の動作性能と信
頼性を向上させることを可能とすることができる。
よび駆動回路が要求する仕様に応じて各回路を構成する
ＴＦＴの構造を最適化し、画像表示装置の動作性能と信
頼性を向上させることを可能とすることができる。
【０２０５】次に、上記の工程によって作製されたアク
ティブマトリクス基板をもとに、透過型液晶表示装置を
作製する工程を説明する。
ティブマトリクス基板をもとに、透過型液晶表示装置を
作製する工程を説明する。
【０２０６】図３０を参照する。図２９の状態のアクテ
ィブマトリクス基板に配向膜６２０１を形成する。本実
施例では、配向膜６２０１にはポリイミドを用いた。次
に、対向基板を用意する。対向基板は、ガラス基板６２
０２、遮光膜６２０３、透明導電膜からなる対向電極６
２０４、配向膜６２０５とで構成される。
ィブマトリクス基板に配向膜６２０１を形成する。本実
施例では、配向膜６２０１にはポリイミドを用いた。次
に、対向基板を用意する。対向基板は、ガラス基板６２
０２、遮光膜６２０３、透明導電膜からなる対向電極６
２０４、配向膜６２０５とで構成される。
【０２０７】なお、本実施例では、配向膜には、液晶分
子が基板に対して平行に配向するようなポリイミド膜を
用いた。なお、配向膜形成後、ラビング処理を施すこと
により、液晶分子がある一定のプレチルト角を持って平
行配向するようにした。
子が基板に対して平行に配向するようなポリイミド膜を
用いた。なお、配向膜形成後、ラビング処理を施すこと
により、液晶分子がある一定のプレチルト角を持って平
行配向するようにした。
【０２０８】次に、上記の工程を経たアクティブマトリ
クス基板と対向基板とを公知のセル組み工程によって、
シール材やスペーサ（共に図示せず）などを介して貼り
合わせる。その後、両基板の間に液晶６２０６を注入
し、封止剤（図示せず）によって完全に封止する。よっ
て、図３０に示すような透過型液晶表示装置が完成す
る。
クス基板と対向基板とを公知のセル組み工程によって、
シール材やスペーサ（共に図示せず）などを介して貼り
合わせる。その後、両基板の間に液晶６２０６を注入
し、封止剤（図示せず）によって完全に封止する。よっ
て、図３０に示すような透過型液晶表示装置が完成す
る。
【０２０９】なお、上記の行程により作成されるＴＦＴ
はトップゲート構造であるが、ボトムゲート構造のＴＦ
Ｔやその他の構造のＴＦＴに対しても本発明は適用され
得る。
はトップゲート構造であるが、ボトムゲート構造のＴＦ
Ｔやその他の構造のＴＦＴに対しても本発明は適用され
得る。
【０２１０】また、上記の行程により作成される表示装
置は透過型の液晶表示装置であるが、本発明は反射型の
液晶表示装置に対しても適用され得る。
置は透過型の液晶表示装置であるが、本発明は反射型の
液晶表示装置に対しても適用され得る。
【０２１１】また、液晶材料の代わりに発光材料を用い
た自発光型の表示装置である発光装置に対しても本発明
は適用され得る。
た自発光型の表示装置である発光装置に対しても本発明
は適用され得る。
【０２１２】［実施例９］本実施例では、実施例１〜７
で説明したアクティブマトリクス型液晶表示装置の代わ
りに発光装置に適用した場合の作製例について説明す
る。
で説明したアクティブマトリクス型液晶表示装置の代わ
りに発光装置に適用した場合の作製例について説明す
る。
【０２１３】図３１（Ａ）は本発明を適用した発光装置
の上面図であり、図３１（Ｂ）は図３１（Ａ）に示した
Ａ−Ａ‘で切断した発光装置の断面図である。図３１
（Ａ）において、４０１０は基板、４０１１は画素部、
４０１２はソース信号線駆動回路、４０１３はゲート信
号線駆動回路であり、それぞれの駆動回路は配線４０１
４〜４０１６を経てＦＰＣ４０１７に至り、外部機器へ
と接続される。
の上面図であり、図３１（Ｂ）は図３１（Ａ）に示した
Ａ−Ａ‘で切断した発光装置の断面図である。図３１
（Ａ）において、４０１０は基板、４０１１は画素部、
４０１２はソース信号線駆動回路、４０１３はゲート信
号線駆動回路であり、それぞれの駆動回路は配線４０１
４〜４０１６を経てＦＰＣ４０１７に至り、外部機器へ
と接続される。
【０２１４】このとき、少なくとも画素部、好ましくは
駆動回路及び画素部を囲むようにしてカバー材４６０
０、シーリング材（ハウジング材ともいう）４１００、
密封材（第２のシーリング材）４１０１が設けられてい
る。
駆動回路及び画素部を囲むようにしてカバー材４６０
０、シーリング材（ハウジング材ともいう）４１００、
密封材（第２のシーリング材）４１０１が設けられてい
る。
【０２１５】また、図３１（Ｂ）に示すように、基板４
０１０、下地膜４０２１の上に駆動回路用ＴＦＴ（但
し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴ
を組み合わせたＣＭＯＳ回路を図示している。）４０２
２及び画素部用ＴＦＴ４０２３（但し、ここでは発光素
子への電流を制御するＴＦＴだけ図示している。）が形
成されている。これらのＴＦＴは公知の構造（トップゲ
ート構造またはボトムゲート構造）を用いれば良い。
０１０、下地膜４０２１の上に駆動回路用ＴＦＴ（但
し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴ
を組み合わせたＣＭＯＳ回路を図示している。）４０２
２及び画素部用ＴＦＴ４０２３（但し、ここでは発光素
子への電流を制御するＴＦＴだけ図示している。）が形
成されている。これらのＴＦＴは公知の構造（トップゲ
ート構造またはボトムゲート構造）を用いれば良い。
【０２１６】公知の作製方法を用いて駆動回路用ＴＦＴ
４０２２、画素部用ＴＦＴ４０２３が完成したら、樹脂
材料でなる層間絶縁膜（平坦化膜）４０２６の上に画素
部用ＴＦＴ４０２３のドレインと電気的に接続する透明
導電膜でなる画素電極４０２７を形成する。透明導電膜
としては、酸化インジウムと酸化スズとの化合物（ＩＴ
Ｏと呼ばれる）または酸化インジウムと酸化亜鉛との化
合物を用いることができる。そして、画素電極４０２７
を形成したら、絶縁膜４０２８を形成し、画素電極４０
２７上に開口部を形成する。
４０２２、画素部用ＴＦＴ４０２３が完成したら、樹脂
材料でなる層間絶縁膜（平坦化膜）４０２６の上に画素
部用ＴＦＴ４０２３のドレインと電気的に接続する透明
導電膜でなる画素電極４０２７を形成する。透明導電膜
としては、酸化インジウムと酸化スズとの化合物（ＩＴ
Ｏと呼ばれる）または酸化インジウムと酸化亜鉛との化
合物を用いることができる。そして、画素電極４０２７
を形成したら、絶縁膜４０２８を形成し、画素電極４０
２７上に開口部を形成する。
【０２１７】次に、発光層４０２９を形成する。発光層
４０２９は公知の発光材料（正孔注入層、正孔輸送層、
発光層、電子輸送層または電子注入層）を自由に組み合
わせて積層構造または単層構造とすれば良い。どのよう
な構造とするかは公知の技術を用いれば良い。また、発
光材料には低分子系材料と高分子系（ポリマー系）材料
がある。低分子系材料を用いる場合は蒸着法を用いる
が、高分子系材料を用いる場合には、スピンコート法、
印刷法またはインクジェット法等の簡易な方法を用いる
ことが可能である。
４０２９は公知の発光材料（正孔注入層、正孔輸送層、
発光層、電子輸送層または電子注入層）を自由に組み合
わせて積層構造または単層構造とすれば良い。どのよう
な構造とするかは公知の技術を用いれば良い。また、発
光材料には低分子系材料と高分子系（ポリマー系）材料
がある。低分子系材料を用いる場合は蒸着法を用いる
が、高分子系材料を用いる場合には、スピンコート法、
印刷法またはインクジェット法等の簡易な方法を用いる
ことが可能である。
【０２１８】本実施例では、シャドーマスクを用いて蒸
着法により発光層を形成する。シャドーマスクを用いて
画素毎に波長の異なる発光が可能な発光層（赤色発光
層、緑色発光層及び青色発光層）を形成することで、カ
ラー表示が可能となる。その他にも、色変換層（ＣＣ
Ｍ）とカラーフィルターを組み合わせた方式、白色発光
層とカラーフィルターを組み合わせた方式があるがいず
れの方法を用いても良い。勿論、単色発光の発光装置と
することもできる。
着法により発光層を形成する。シャドーマスクを用いて
画素毎に波長の異なる発光が可能な発光層（赤色発光
層、緑色発光層及び青色発光層）を形成することで、カ
ラー表示が可能となる。その他にも、色変換層（ＣＣ
Ｍ）とカラーフィルターを組み合わせた方式、白色発光
層とカラーフィルターを組み合わせた方式があるがいず
れの方法を用いても良い。勿論、単色発光の発光装置と
することもできる。
【０２１９】発光層４０２９を形成したら、その上に陰
極４０３０を形成する。陰極４０３０と発光層４０２９
の界面に存在する水分や酸素は極力排除しておくことが
望ましい。従って、真空中で発光層４０２９と陰極４０
３０を連続成膜するか、発光層４０２９を不活性雰囲気
で形成し、大気解放しないで陰極４０３０を形成すると
いった工夫が必要である。本実施例ではマルチチャンバ
ー方式（クラスターツール方式）の成膜装置を用いるこ
とで上述のような成膜を可能とする。
極４０３０を形成する。陰極４０３０と発光層４０２９
の界面に存在する水分や酸素は極力排除しておくことが
望ましい。従って、真空中で発光層４０２９と陰極４０
３０を連続成膜するか、発光層４０２９を不活性雰囲気
で形成し、大気解放しないで陰極４０３０を形成すると
いった工夫が必要である。本実施例ではマルチチャンバ
ー方式（クラスターツール方式）の成膜装置を用いるこ
とで上述のような成膜を可能とする。
【０２２０】なお、本実施例では陰極４０３０として、
ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜
の積層構造を用いる。具体的には発光層４０２９上に蒸
着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を形成
し、その上に３００ｎｍ厚のアルミニウム膜を形成す
る。勿論、公知の陰極材料であるＭｇＡｇ電極を用いて
も良い。そして陰極４０３０は４０３１で示される領域
において配線４０１６に接続される。配線４０１６は陰
極４０３０に所定の電圧を与えるための電源供給線であ
り、導電性ペースト材料４０３２を介してＦＰＣ４０１
７に接続される。
ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜
の積層構造を用いる。具体的には発光層４０２９上に蒸
着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を形成
し、その上に３００ｎｍ厚のアルミニウム膜を形成す
る。勿論、公知の陰極材料であるＭｇＡｇ電極を用いて
も良い。そして陰極４０３０は４０３１で示される領域
において配線４０１６に接続される。配線４０１６は陰
極４０３０に所定の電圧を与えるための電源供給線であ
り、導電性ペースト材料４０３２を介してＦＰＣ４０１
７に接続される。
【０２２１】４０３１に示された領域において陰極４０
３０と配線４０１６とを電気的に接続するために、層間
絶縁膜４０２６及び絶縁膜４０２８にコンタクトホール
を形成する必要がある。これらは層間絶縁膜４０２６の
エッチング時（画素電極用コンタクトホールの形成時）
や絶縁膜４０２８のエッチング時（発光層形成前の開口
部の形成時）に形成しておけば良い。また、絶縁膜４０
２８をエッチングする際に、層間絶縁膜４０２６まで一
括でエッチングしても良い。この場合、層間絶縁膜４０
２６と絶縁膜４０２８が同じ樹脂材料であれば、コンタ
クトホールの形状を良好なものとすることができる。
３０と配線４０１６とを電気的に接続するために、層間
絶縁膜４０２６及び絶縁膜４０２８にコンタクトホール
を形成する必要がある。これらは層間絶縁膜４０２６の
エッチング時（画素電極用コンタクトホールの形成時）
や絶縁膜４０２８のエッチング時（発光層形成前の開口
部の形成時）に形成しておけば良い。また、絶縁膜４０
２８をエッチングする際に、層間絶縁膜４０２６まで一
括でエッチングしても良い。この場合、層間絶縁膜４０
２６と絶縁膜４０２８が同じ樹脂材料であれば、コンタ
クトホールの形状を良好なものとすることができる。
【０２２２】このようにして形成された発光素子の表面
を覆って、パッシベーション膜４６０３、充填材４６０
４、カバー材４６００が形成される。
を覆って、パッシベーション膜４６０３、充填材４６０
４、カバー材４６００が形成される。
【０２２３】さらに、発光素子部を囲むようにして、カ
バー材４６００と基板４０１０の内側にシーリング材４
１００が設けられ、さらにシーリング材４１００の外側
には密封材（第２のシーリング材）４１０１が形成され
る。
バー材４６００と基板４０１０の内側にシーリング材４
１００が設けられ、さらにシーリング材４１００の外側
には密封材（第２のシーリング材）４１０１が形成され
る。
【０２２４】このとき、この充填材４６０４は、カバー
材４６００を接着するための接着剤としても機能する。
充填材４６０４としては、ＰＶＣ（ポリビニルクロライ
ド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビ
ニルブチラル）またはＥＶＡ（エチレンビニルアセテー
ト）を用いることができる。この充填材４６０４の内部
に乾燥剤を設けておくと、吸湿効果を保持できるので好
ましい。
材４６００を接着するための接着剤としても機能する。
充填材４６０４としては、ＰＶＣ（ポリビニルクロライ
ド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビ
ニルブチラル）またはＥＶＡ（エチレンビニルアセテー
ト）を用いることができる。この充填材４６０４の内部
に乾燥剤を設けておくと、吸湿効果を保持できるので好
ましい。
【０２２５】また、充填材４６０４の中にスペーサーを
含有させてもよい。このとき、スペーサーをＢａＯなど
からなる粒状物質とし、スペーサー自体に吸湿性をもた
せてもよい。
含有させてもよい。このとき、スペーサーをＢａＯなど
からなる粒状物質とし、スペーサー自体に吸湿性をもた
せてもよい。
【０２２６】スペーサーを設けた場合、パッシベーショ
ン膜４６０３はスペーサー圧を緩和することができる。
また、パッシベーション膜とは別に、スペーサー圧を緩
和する樹脂膜などを設けてもよい。
ン膜４６０３はスペーサー圧を緩和することができる。
また、パッシベーション膜とは別に、スペーサー圧を緩
和する樹脂膜などを設けてもよい。
【０２２７】また、カバー材４６００としては、ガラス
板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅ
ｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃ
ｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、
マイラーフィルム、ポリエステルフィルムまたはアクリ
ルフィルムを用いることができる。なお、充填材４６０
４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアル
ミニウムホイルをＰＶＦフィルムやマイラーフィルムで
挟んだ構造のシートを用いることが好ましい。
板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅ
ｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃ
ｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、
マイラーフィルム、ポリエステルフィルムまたはアクリ
ルフィルムを用いることができる。なお、充填材４６０
４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアル
ミニウムホイルをＰＶＦフィルムやマイラーフィルムで
挟んだ構造のシートを用いることが好ましい。
【０２２８】但し、発光素子からの発光方向（光の放射
方向）によっては、カバー材４６００が透光性を有する
必要がある。
方向）によっては、カバー材４６００が透光性を有する
必要がある。
【０２２９】また、配線４０１６はシーリング材４１０
０および密封材４１０１と基板４０１０との隙間を通っ
てＦＰＣ４０１７に電気的に接続される。なお、ここで
は配線４０１６について説明したが、他の配線４０１
４、４０１５も同様にしてシーリング材４１００および
密封材４１０１の下を通ってＦＰＣ４０１７に電気的に
接続される。
０および密封材４１０１と基板４０１０との隙間を通っ
てＦＰＣ４０１７に電気的に接続される。なお、ここで
は配線４０１６について説明したが、他の配線４０１
４、４０１５も同様にしてシーリング材４１００および
密封材４１０１の下を通ってＦＰＣ４０１７に電気的に
接続される。
【０２３０】なお本実施例では、充填材４６０４を設け
てからカバー材４６００を接着し、充填材４６０４の側
面（露呈面）を覆うようにシーリング材４１００を取り
付けているが、カバー材４６００及びシーリング材４１
００を取り付けてから、充填材４６０４を設けても良
い。この場合、基板４０１０、カバー材４６００及びシ
ーリング材４１００で形成されている空隙に通じる充填
材の注入口を設ける。そして前記空隙を真空状態（１０
-2Ｔｏｒｒ以下）にし、充填材の入っている水槽に注入
口を浸してから、空隙の外の気圧を空隙の中の気圧より
も高くして、充填材を空隙の中に充填する。
てからカバー材４６００を接着し、充填材４６０４の側
面（露呈面）を覆うようにシーリング材４１００を取り
付けているが、カバー材４６００及びシーリング材４１
００を取り付けてから、充填材４６０４を設けても良
い。この場合、基板４０１０、カバー材４６００及びシ
ーリング材４１００で形成されている空隙に通じる充填
材の注入口を設ける。そして前記空隙を真空状態（１０
-2Ｔｏｒｒ以下）にし、充填材の入っている水槽に注入
口を浸してから、空隙の外の気圧を空隙の中の気圧より
も高くして、充填材を空隙の中に充填する。
【０２３１】［実施例１０］本実施例では、本発明を用
いて実施例９とは異なる形態の発光装置を作製した例に
ついて、図３２（Ａ）、３２（Ｂ）を用いて説明する。
図３１（Ａ）、３１（Ｂ）と同じ番号のものは同じ部分
を指しているので説明は省略する。
いて実施例９とは異なる形態の発光装置を作製した例に
ついて、図３２（Ａ）、３２（Ｂ）を用いて説明する。
図３１（Ａ）、３１（Ｂ）と同じ番号のものは同じ部分
を指しているので説明は省略する。
【０２３２】図３２（Ａ）は本実施例の発光装置の上面
図であり、図３２（Ａ）をＡ-Ａ'で切断した断面図を図
３２（Ｂ）に示す。
図であり、図３２（Ａ）をＡ-Ａ'で切断した断面図を図
３２（Ｂ）に示す。
【０２３３】実施例９に従って、発光素子の表面を覆っ
てパッシベーション膜４６０３までを形成する。
てパッシベーション膜４６０３までを形成する。
【０２３４】さらに、発光素子を覆うようにして充填材
４６０４を設ける。この充填材４６０４は、カバー材４
６００を接着するための接着剤としても機能する。充填
材４６０４としては、ＰＶＣ（ポリビニルクロライ
ド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビ
ニルブチラル）またはＥＶＡ（エチレンビニルアセテー
ト）を用いることができる。この充填材４６０４の内部
に乾燥剤を設けておくと、吸湿効果を保持できるので好
ましい。
４６０４を設ける。この充填材４６０４は、カバー材４
６００を接着するための接着剤としても機能する。充填
材４６０４としては、ＰＶＣ（ポリビニルクロライ
ド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビ
ニルブチラル）またはＥＶＡ（エチレンビニルアセテー
ト）を用いることができる。この充填材４６０４の内部
に乾燥剤を設けておくと、吸湿効果を保持できるので好
ましい。
【０２３５】また、充填材４６０４の中にスペーサーを
含有させてもよい。このとき、スペーサーをＢａＯなど
からなる粒状物質とし、スペーサー自体に吸湿性をもた
せてもよい。
含有させてもよい。このとき、スペーサーをＢａＯなど
からなる粒状物質とし、スペーサー自体に吸湿性をもた
せてもよい。
【０２３６】スペーサーを設けた場合、パッシベーショ
ン膜４６０３はスペーサー圧を緩和することができる。
また、パッシベーション膜とは別に、スペーサー圧を緩
和する樹脂膜などを設けてもよい。
ン膜４６０３はスペーサー圧を緩和することができる。
また、パッシベーション膜とは別に、スペーサー圧を緩
和する樹脂膜などを設けてもよい。
【０２３７】また、カバー材４６００としては、ガラス
板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅ
ｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃ
ｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、
マイラーフィルム、ポリエステルフィルムまたはアクリ
ルフィルムを用いることができる。なお、充填材４６０
４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアル
ミニウムホイルをＰＶＦフィルムやマイラーフィルムで
挟んだ構造のシートを用いることが好ましい。
板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅ
ｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃ
ｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、
マイラーフィルム、ポリエステルフィルムまたはアクリ
ルフィルムを用いることができる。なお、充填材４６０
４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアル
ミニウムホイルをＰＶＦフィルムやマイラーフィルムで
挟んだ構造のシートを用いることが好ましい。
【０２３８】但し、発光素子からの発光方向（光の放射
方向）によっては、カバー材４６００が透光性を有する
必要がある。
方向）によっては、カバー材４６００が透光性を有する
必要がある。
【０２３９】次に、充填材４６０４を用いてカバー材４
６００を接着した後、充填材４６０４の側面（露呈面）
を覆うようにフレーム材４６０１を取り付ける。フレー
ム材４６０１はシーリング材（接着剤として機能する）
４６０２によって接着される。このとき、シーリング材
４６０２としては、光硬化性樹脂を用いるのが好ましい
が、発光層の耐熱性が許せば熱硬化性樹脂を用いても良
い。なお、シーリング材４６０２はできるだけ水分や酸
素を透過しない材料であることが望ましい。また、シー
リング材４６０２の内部に乾燥剤を添加してあっても良
い。
６００を接着した後、充填材４６０４の側面（露呈面）
を覆うようにフレーム材４６０１を取り付ける。フレー
ム材４６０１はシーリング材（接着剤として機能する）
４６０２によって接着される。このとき、シーリング材
４６０２としては、光硬化性樹脂を用いるのが好ましい
が、発光層の耐熱性が許せば熱硬化性樹脂を用いても良
い。なお、シーリング材４６０２はできるだけ水分や酸
素を透過しない材料であることが望ましい。また、シー
リング材４６０２の内部に乾燥剤を添加してあっても良
い。
【０２４０】また、配線４０１６はシーリング材４６０
２と基板４０１０との隙間を通ってＦＰＣ４０１７に電
気的に接続される。なお、ここでは配線４０１６につい
て説明したが、他の配線４０１４、４０１５も同様にし
てシーリング材４６０２の下を通ってＦＰＣ４０１７に
電気的に接続される。
２と基板４０１０との隙間を通ってＦＰＣ４０１７に電
気的に接続される。なお、ここでは配線４０１６につい
て説明したが、他の配線４０１４、４０１５も同様にし
てシーリング材４６０２の下を通ってＦＰＣ４０１７に
電気的に接続される。
【０２４１】なお本実施例では、充填材４６０４を設け
てからカバー材４６００を接着し、充填材４６０４の側
面（露呈面）を覆うようにフレーム材４６０１を取り付
けているが、カバー材４６００及びフレーム材４６０１
を取り付けてから、充填材４６０４を設けても良い。こ
の場合、基板４０１０、カバー材４６００及びフレーム
材４６０１で形成されている空隙に通じる充填材の注入
口を設ける。そして前記空隙を真空状態（１０-2Ｔｏｒ
ｒ以下）にし、充填材の入っている水槽に注入口を浸し
てから、空隙の外の気圧を空隙の中の気圧よりも高くし
て、充填材を空隙の中に充填する。
てからカバー材４６００を接着し、充填材４６０４の側
面（露呈面）を覆うようにフレーム材４６０１を取り付
けているが、カバー材４６００及びフレーム材４６０１
を取り付けてから、充填材４６０４を設けても良い。こ
の場合、基板４０１０、カバー材４６００及びフレーム
材４６０１で形成されている空隙に通じる充填材の注入
口を設ける。そして前記空隙を真空状態（１０-2Ｔｏｒ
ｒ以下）にし、充填材の入っている水槽に注入口を浸し
てから、空隙の外の気圧を空隙の中の気圧よりも高くし
て、充填材を空隙の中に充填する。
【０２４２】［実施例１１］ここで発光装置における画
素部のさらに詳細な断面構造を図３３に、上面構造を図
３４（Ａ）に、回路図を図３４（Ｂ）に示す。図３３、
図３４（Ａ）及び図３４（Ｂ）では共通の符号を用いる
ので互いに参照すれば良い。
素部のさらに詳細な断面構造を図３３に、上面構造を図
３４（Ａ）に、回路図を図３４（Ｂ）に示す。図３３、
図３４（Ａ）及び図３４（Ｂ）では共通の符号を用いる
ので互いに参照すれば良い。
【０２４３】図３３において、基板４５０１上に設けら
れたスイッチング用ＴＦＴ４５０２は公知の方法で形成
されたｎチャネル型ＴＦＴを用いる。本実施例ではダブ
ルゲート構造としているが、構造及び作製プロセスに大
きな違いはないので説明は省略する。但し、ダブルゲー
ト構造とすることで実質的に二つのＴＦＴが直列された
構造となり、オフ電流値を低減することができるという
利点がある。なお、本実施例ではダブルゲート構造とし
ているが、シングルゲート構造でも構わないし、トリプ
ルゲート構造やそれ以上のゲート本数を持つマルチゲー
ト構造でも構わない。また、公知の方法で形成されたｐ
チャネル型ＴＦＴを用いて形成しても構わない。
れたスイッチング用ＴＦＴ４５０２は公知の方法で形成
されたｎチャネル型ＴＦＴを用いる。本実施例ではダブ
ルゲート構造としているが、構造及び作製プロセスに大
きな違いはないので説明は省略する。但し、ダブルゲー
ト構造とすることで実質的に二つのＴＦＴが直列された
構造となり、オフ電流値を低減することができるという
利点がある。なお、本実施例ではダブルゲート構造とし
ているが、シングルゲート構造でも構わないし、トリプ
ルゲート構造やそれ以上のゲート本数を持つマルチゲー
ト構造でも構わない。また、公知の方法で形成されたｐ
チャネル型ＴＦＴを用いて形成しても構わない。
【０２４４】また、電流制御用ＴＦＴ４５０３は公知の
方法で形成されたｎチャネル型ＴＦＴを用いる。スイッ
チング用ＴＦＴ４５０２のソース配線（ソース信号線）
は３４である。そして、スイッチング用ＴＦＴ４５０２
のドレイン配線である３５は配線３６によって電流制御
用ＴＦＴのゲート電極３７に電気的に接続されている。
また、３８で示される配線は、スイッチング用ＴＦＴ４
５０２のゲート電極３９a、３９bを電気的に接続するゲ
ート配線（ゲート信号線）である。
方法で形成されたｎチャネル型ＴＦＴを用いる。スイッ
チング用ＴＦＴ４５０２のソース配線（ソース信号線）
は３４である。そして、スイッチング用ＴＦＴ４５０２
のドレイン配線である３５は配線３６によって電流制御
用ＴＦＴのゲート電極３７に電気的に接続されている。
また、３８で示される配線は、スイッチング用ＴＦＴ４
５０２のゲート電極３９a、３９bを電気的に接続するゲ
ート配線（ゲート信号線）である。
【０２４５】電流制御用ＴＦＴ４５０３は発光素子を流
れる電流量を制御する素子であるため、多くの電流が流
れ、熱による劣化やホットキャリアによる劣化の危険性
が高い素子でもある。そのため、電流制御用ＴＦＴ４５
０３のドレイン側に、ゲート絶縁膜を介してゲート電極
に重なるようにＬＤＤ領域を設ける構造は極めて有効で
ある。
れる電流量を制御する素子であるため、多くの電流が流
れ、熱による劣化やホットキャリアによる劣化の危険性
が高い素子でもある。そのため、電流制御用ＴＦＴ４５
０３のドレイン側に、ゲート絶縁膜を介してゲート電極
に重なるようにＬＤＤ領域を設ける構造は極めて有効で
ある。
【０２４６】また、本実施例では電流制御用ＴＦＴ４５
０３をシングルゲート構造で図示しているが、複数のＴ
ＦＴを直列につなげたマルチゲート構造としても良い。
さらに、複数のＴＦＴを並列につなげて実質的にチャネ
ル形成領域を複数に分割し、熱の放射を高い効率で行え
るようにした構造としても良い。このような構造は熱に
よる劣化対策として有効である。
０３をシングルゲート構造で図示しているが、複数のＴ
ＦＴを直列につなげたマルチゲート構造としても良い。
さらに、複数のＴＦＴを並列につなげて実質的にチャネ
ル形成領域を複数に分割し、熱の放射を高い効率で行え
るようにした構造としても良い。このような構造は熱に
よる劣化対策として有効である。
【０２４７】また、図３４（Ａ）に示すように、電流制
御用ＴＦＴ４５０３のゲート電極３７となる配線３６は
４５０４で示される領域で絶縁膜を介して、電流制御用
ＴＦＴ４５０３のドレイン配線４０と電気的に接続され
た電源供給線４５０６と重なる。このとき、４５０４で
示される領域ではコンデンサが形成され、電流制御用Ｔ
ＦＴ４５０３のゲート電極３７にかかる電圧を保持する
ための保持容量として機能する。保持容量４５０４は、
電源供給線４５０６と電気的に接続された半導体膜４５
０７、ゲート絶縁膜と同一層の絶縁膜（図示せず）及び
配線３６との間で形成される。また、配線３６、第１層
間絶縁膜と同一の層（図示せず）及び電源供給線４５０
６で形成される容量も保持容量として用いることが可能
である。なお、電流制御用ＴＦＴのドレインは電源供給
線（電源線）４５０６に接続され、常に一定の電圧が加
えられている。
御用ＴＦＴ４５０３のゲート電極３７となる配線３６は
４５０４で示される領域で絶縁膜を介して、電流制御用
ＴＦＴ４５０３のドレイン配線４０と電気的に接続され
た電源供給線４５０６と重なる。このとき、４５０４で
示される領域ではコンデンサが形成され、電流制御用Ｔ
ＦＴ４５０３のゲート電極３７にかかる電圧を保持する
ための保持容量として機能する。保持容量４５０４は、
電源供給線４５０６と電気的に接続された半導体膜４５
０７、ゲート絶縁膜と同一層の絶縁膜（図示せず）及び
配線３６との間で形成される。また、配線３６、第１層
間絶縁膜と同一の層（図示せず）及び電源供給線４５０
６で形成される容量も保持容量として用いることが可能
である。なお、電流制御用ＴＦＴのドレインは電源供給
線（電源線）４５０６に接続され、常に一定の電圧が加
えられている。
【０２４８】スイッチング用ＴＦＴ４５０２及び電流制
御用ＴＦＴ４５０３の上には第１パッシベーション膜４
１が設けられ、その上に樹脂絶縁膜でなる平坦化膜４２
が形成される。平坦化膜４２を用いてＴＦＴによる段差
を平坦化することは非常に重要である。後に形成される
発光層は非常に薄いため、段差が存在することによって
発光不良を起こす場合がある。従って、発光層をできる
だけ平坦面に形成しうるように画素電極を形成する前に
平坦化しておくことが望ましい。
御用ＴＦＴ４５０３の上には第１パッシベーション膜４
１が設けられ、その上に樹脂絶縁膜でなる平坦化膜４２
が形成される。平坦化膜４２を用いてＴＦＴによる段差
を平坦化することは非常に重要である。後に形成される
発光層は非常に薄いため、段差が存在することによって
発光不良を起こす場合がある。従って、発光層をできる
だけ平坦面に形成しうるように画素電極を形成する前に
平坦化しておくことが望ましい。
【０２４９】また、４３は反射性の高い導電膜でなる画
素電極（発光素子の陰極）であり、電流制御用ＴＦＴ４
５０３のドレインに電気的に接続される。画素電極４３
としてはアルミニウム合金膜、銅合金膜または銀合金膜
など低抵抗な導電膜またはそれらの積層膜を用いること
が好ましい。勿論、他の導電膜との積層構造としても良
い。
素電極（発光素子の陰極）であり、電流制御用ＴＦＴ４
５０３のドレインに電気的に接続される。画素電極４３
としてはアルミニウム合金膜、銅合金膜または銀合金膜
など低抵抗な導電膜またはそれらの積層膜を用いること
が好ましい。勿論、他の導電膜との積層構造としても良
い。
【０２５０】また、絶縁膜（好ましくは樹脂）で形成さ
れたバンク４４a、４４bにより形成された溝（画素に相
当する）の中に発光層４５が形成される。なお図３４
（Ａ）では、保持容量４５０４の位置を明確にするため
に一部バンクを省略しており、バンク４４a、４４bしか
図示していないが、電源供給線４５０６とソース配線
（ソース信号線）３４を一部覆うように電源供給線４５
０６とソース配線（ソース信号線）３４の間に設けられ
ている。また、ここでは二画素しか図示していないが、
Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層
を作り分けても良い。発光層とする有機発光材料として
はπ共役ポリマー系材料を用いる。代表的なポリマー系
材料としては、ポリパラフェニレンビニレン（ＰＰＶ）
系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオ
レン系などが挙げられる。
れたバンク４４a、４４bにより形成された溝（画素に相
当する）の中に発光層４５が形成される。なお図３４
（Ａ）では、保持容量４５０４の位置を明確にするため
に一部バンクを省略しており、バンク４４a、４４bしか
図示していないが、電源供給線４５０６とソース配線
（ソース信号線）３４を一部覆うように電源供給線４５
０６とソース配線（ソース信号線）３４の間に設けられ
ている。また、ここでは二画素しか図示していないが、
Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層
を作り分けても良い。発光層とする有機発光材料として
はπ共役ポリマー系材料を用いる。代表的なポリマー系
材料としては、ポリパラフェニレンビニレン（ＰＰＶ）
系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオ
レン系などが挙げられる。
【０２５１】なお、ＰＰＶ系有機発光材料としては様々
な型のものがあるが、例えば「H. Shenk,H.Becker,O.Ge
lsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers
forLight Emitting Diodes”,Euro Display,Proceeding
s,1999,p.33-37」や特開平１０−９２５７６号公報に記
載されたような材料を用いれば良い。
な型のものがあるが、例えば「H. Shenk,H.Becker,O.Ge
lsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers
forLight Emitting Diodes”,Euro Display,Proceeding
s,1999,p.33-37」や特開平１０−９２５７６号公報に記
載されたような材料を用いれば良い。
【０２５２】具体的な発光層としては、赤色に発光する
発光層にはシアノポリフェニレンビニレン、緑色に発光
する発光層にはポリフェニレンビニレン、青色に発光す
る発光層にはポリフェニレンビニレン若しくはポリアル
キルフェニレンを用いれば良い。膜厚は３０〜１５０ｎ
ｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
発光層にはシアノポリフェニレンビニレン、緑色に発光
する発光層にはポリフェニレンビニレン、青色に発光す
る発光層にはポリフェニレンビニレン若しくはポリアル
キルフェニレンを用いれば良い。膜厚は３０〜１５０ｎ
ｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
【０２５３】但し、以上の例は発光層として用いること
のできる有機発光材料の一例であって、これに限定する
必要はまったくない。発光層、電荷輸送層または電荷注
入層を自由に組み合わせて発光層（発光及びそのための
キャリアの移動を行わせるための層）を形成すれば良
い。
のできる有機発光材料の一例であって、これに限定する
必要はまったくない。発光層、電荷輸送層または電荷注
入層を自由に組み合わせて発光層（発光及びそのための
キャリアの移動を行わせるための層）を形成すれば良
い。
【０２５４】例えば、本実施例ではポリマー系材料を発
光層として用いる例を示したが、低分子系有機発光材料
を用いても良い。また、電荷輸送層や電荷注入層として
炭化珪素等の無機材料を用いることも可能である。これ
らの有機発光材料や無機材料は公知の材料を用いること
ができる。
光層として用いる例を示したが、低分子系有機発光材料
を用いても良い。また、電荷輸送層や電荷注入層として
炭化珪素等の無機材料を用いることも可能である。これ
らの有機発光材料や無機材料は公知の材料を用いること
ができる。
【０２５５】本実施例では発光層４５の上にＰＥＤＯＴ
（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）で
なる正孔注入層４６を設けた積層構造の発光層としてい
る。そして、正孔注入層４６の上には透明導電膜でなる
陽極４７が設けられる。本実施例の場合、発光層４５で
生成された光は上面側に向かって（ＴＦＴの上方に向か
って）放射されるため、陽極は透光性でなければならな
い。透明導電膜としては酸化インジウムと酸化スズとの
化合物や酸化インジウムと酸化亜鉛との化合物を用いる
ことができるが、耐熱性の低い発光層や正孔注入層を形
成した後で形成するため、可能な限り低温で成膜できる
ものが好ましい。
（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）で
なる正孔注入層４６を設けた積層構造の発光層としてい
る。そして、正孔注入層４６の上には透明導電膜でなる
陽極４７が設けられる。本実施例の場合、発光層４５で
生成された光は上面側に向かって（ＴＦＴの上方に向か
って）放射されるため、陽極は透光性でなければならな
い。透明導電膜としては酸化インジウムと酸化スズとの
化合物や酸化インジウムと酸化亜鉛との化合物を用いる
ことができるが、耐熱性の低い発光層や正孔注入層を形
成した後で形成するため、可能な限り低温で成膜できる
ものが好ましい。
【０２５６】陽極４７まで形成された時点で発光素子４
５０５が完成する。なお、ここでいう発光素子４５０５
は、画素電極（陰極）４３、発光層４５、正孔注入層４
６及び陽極４７で形成されたコンデンサを指す。図３４
（Ａ）に示すように画素電極４３は画素の面積にほぼ一
致するため、画素全体が発光素子として機能する。従っ
て、発光の利用効率が非常に高く、明るい画像表示が可
能となる。
５０５が完成する。なお、ここでいう発光素子４５０５
は、画素電極（陰極）４３、発光層４５、正孔注入層４
６及び陽極４７で形成されたコンデンサを指す。図３４
（Ａ）に示すように画素電極４３は画素の面積にほぼ一
致するため、画素全体が発光素子として機能する。従っ
て、発光の利用効率が非常に高く、明るい画像表示が可
能となる。
【０２５７】ところで、本実施例では、陽極４７の上に
さらに第２パッシベーション膜４８を設けている。第２
パッシベーション膜４８としては窒化珪素膜または窒化
酸化珪素膜が好ましい。この目的は、外部と発光素子と
を遮断することであり、有機発光材料の酸化による劣化
を防ぐ意味と、有機発光材料からの脱ガスを抑える意味
との両方を併せ持つ。これにより発光装置の信頼性が高
められる。
さらに第２パッシベーション膜４８を設けている。第２
パッシベーション膜４８としては窒化珪素膜または窒化
酸化珪素膜が好ましい。この目的は、外部と発光素子と
を遮断することであり、有機発光材料の酸化による劣化
を防ぐ意味と、有機発光材料からの脱ガスを抑える意味
との両方を併せ持つ。これにより発光装置の信頼性が高
められる。
【０２５８】以上のように本発明の発光装置は図３３の
ような構造の画素からなる画素部を有し、オフ電流値の
十分に低いスイッチング用ＴＦＴと、ホットキャリア注
入に強い電流制御用ＴＦＴとを有する。従って、高い信
頼性を有し、且つ、良好な画像表示が可能な発光装置が
得られる。
ような構造の画素からなる画素部を有し、オフ電流値の
十分に低いスイッチング用ＴＦＴと、ホットキャリア注
入に強い電流制御用ＴＦＴとを有する。従って、高い信
頼性を有し、且つ、良好な画像表示が可能な発光装置が
得られる。
【０２５９】［実施例１２］本実施例では、実施例１１
に示した画素部において、発光素子４５０５の構造を反
転させた構造について説明する。説明には図３５を用い
る。なお、図３３の構造と異なる点は発光素子の部分と
電流制御用ＴＦＴだけであるので、その他の説明は省略
することとする。
に示した画素部において、発光素子４５０５の構造を反
転させた構造について説明する。説明には図３５を用い
る。なお、図３３の構造と異なる点は発光素子の部分と
電流制御用ＴＦＴだけであるので、その他の説明は省略
することとする。
【０２６０】図３５において、電流制御用ＴＦＴ４５０
３は公知の方法で形成されたｐチャネル型ＴＦＴを用い
る。
３は公知の方法で形成されたｐチャネル型ＴＦＴを用い
る。
【０２６１】本実施例では、画素電極（陽極）５０とし
て透明導電膜を用いる。具体的には酸化インジウムと酸
化亜鉛との化合物でなる導電膜を用いる。勿論、酸化イ
ンジウムと酸化スズとの化合物でなる導電膜を用いても
良い。
て透明導電膜を用いる。具体的には酸化インジウムと酸
化亜鉛との化合物でなる導電膜を用いる。勿論、酸化イ
ンジウムと酸化スズとの化合物でなる導電膜を用いても
良い。
【０２６２】そして、絶縁膜でなるバンク５１a、５１b
が形成された後、溶液塗布によりポリビニルカルバゾー
ルでなる発光層５２が形成される。その上にはカリウム
アセチルアセトネート（ａｃａｃＫと表記される）でな
る電子注入層５３、アルミニウム合金でなる陰極５４が
形成される。この場合、陰極５４がパッシベーション膜
としても機能する。こうして発光素子４７０１が形成さ
れる。
が形成された後、溶液塗布によりポリビニルカルバゾー
ルでなる発光層５２が形成される。その上にはカリウム
アセチルアセトネート（ａｃａｃＫと表記される）でな
る電子注入層５３、アルミニウム合金でなる陰極５４が
形成される。この場合、陰極５４がパッシベーション膜
としても機能する。こうして発光素子４７０１が形成さ
れる。
【０２６３】本実施例の場合、発光層５２で発生した光
は、矢印で示されるようにＴＦＴが形成された基板の方
に向かって放射される。
は、矢印で示されるようにＴＦＴが形成された基板の方
に向かって放射される。
【０２６４】［実施例１３］本実施例では、図３４
（Ｂ）に示した回路図とは異なる構造の画素とした場合
の例について図３６（Ａ）〜（Ｃ）に示す。なお、本実
施例において、４８０１はスイッチング用ＴＦＴ４８０
２のソース配線（ソース信号線）、４８０３はスイッチ
ング用ＴＦＴ４８０２のゲート配線（ゲート信号線）、
４８０４は電流制御用ＴＦＴ、４８０５は保持容量、４
８０６、４８０８は電源供給線、４８０７は発光素子と
する。
（Ｂ）に示した回路図とは異なる構造の画素とした場合
の例について図３６（Ａ）〜（Ｃ）に示す。なお、本実
施例において、４８０１はスイッチング用ＴＦＴ４８０
２のソース配線（ソース信号線）、４８０３はスイッチ
ング用ＴＦＴ４８０２のゲート配線（ゲート信号線）、
４８０４は電流制御用ＴＦＴ、４８０５は保持容量、４
８０６、４８０８は電源供給線、４８０７は発光素子と
する。
【０２６５】図３６（Ａ）は、二つの画素間で電源供給
線４８０６を共通とした場合の例である。即ち、二つの
画素が電源供給線４８０６を中心に線対称となるように
形成されている点に特徴がある。この場合、電源供給線
の本数を減らすことができるため、画素部をさらに高精
細化することができる。
線４８０６を共通とした場合の例である。即ち、二つの
画素が電源供給線４８０６を中心に線対称となるように
形成されている点に特徴がある。この場合、電源供給線
の本数を減らすことができるため、画素部をさらに高精
細化することができる。
【０２６６】また、図３６（Ｂ）は、電源供給線４８０
８をゲート配線（ゲート信号線）４８０３と平行に設け
た場合の例である。なお、図３６（Ｂ）では電源供給線
４８０８とゲート配線（ゲート信号線）４８０３とが重
ならないように設けた構造となっているが、両者が異な
る層に形成される配線であれば、絶縁膜を介して重なる
ように設けることもできる。この場合、電源供給線４８
０８とゲート配線（ゲート信号線）４８０３とで専有面
積を共有させることができるため、画素部をさらに高精
細化することができる。
８をゲート配線（ゲート信号線）４８０３と平行に設け
た場合の例である。なお、図３６（Ｂ）では電源供給線
４８０８とゲート配線（ゲート信号線）４８０３とが重
ならないように設けた構造となっているが、両者が異な
る層に形成される配線であれば、絶縁膜を介して重なる
ように設けることもできる。この場合、電源供給線４８
０８とゲート配線（ゲート信号線）４８０３とで専有面
積を共有させることができるため、画素部をさらに高精
細化することができる。
【０２６７】また、図３６（Ｃ）は、図３６（Ｂ）の構
造と同様に電源供給線４８０８をゲート配線（ゲート信
号線）４８０３と平行に設け、さらに、二つの画素を電
源供給線４８０８に対し線対称となるように形成する点
に特徴がある。また、電源供給線４８０８をゲート配線
（ゲート信号線）４８０３のいずれか一方と重なるよう
に設けることも有効である。この場合、電源供給線の本
数を減らすことができるため、画素部をさらに高精細化
することができる。
造と同様に電源供給線４８０８をゲート配線（ゲート信
号線）４８０３と平行に設け、さらに、二つの画素を電
源供給線４８０８に対し線対称となるように形成する点
に特徴がある。また、電源供給線４８０８をゲート配線
（ゲート信号線）４８０３のいずれか一方と重なるよう
に設けることも有効である。この場合、電源供給線の本
数を減らすことができるため、画素部をさらに高精細化
することができる。
【０２６８】［実施例１４］実施例１１に示した図３４
（Ａ）、３４（Ｂ）では電流制御用ＴＦＴ４５０３のゲ
ートにかかる電圧を保持するために保持容量４５０４を
設ける構造としているが、保持容量４５０４を省略する
ことも可能である。実施例１１の場合、電流制御用ＴＦ
Ｔ４５０３のドレイン側に、ゲート絶縁膜を介してゲー
ト電極に重なるように設けられたＬＤＤ領域を有してい
る。この重なり合った領域には一般的にゲート容量と呼
ばれる寄生容量が形成されるが、本実施例ではこの寄生
容量を保持容量４５０４の代わりとして積極的に用いる
点に特徴がある。
（Ａ）、３４（Ｂ）では電流制御用ＴＦＴ４５０３のゲ
ートにかかる電圧を保持するために保持容量４５０４を
設ける構造としているが、保持容量４５０４を省略する
ことも可能である。実施例１１の場合、電流制御用ＴＦ
Ｔ４５０３のドレイン側に、ゲート絶縁膜を介してゲー
ト電極に重なるように設けられたＬＤＤ領域を有してい
る。この重なり合った領域には一般的にゲート容量と呼
ばれる寄生容量が形成されるが、本実施例ではこの寄生
容量を保持容量４５０４の代わりとして積極的に用いる
点に特徴がある。
【０２６９】この寄生容量のキャパシタンスは、上記ゲ
ート電極とＬＤＤ領域とが重なり合った面積によって変
化するため、その重なり合った領域に含まれるＬＤＤ領
域の長さによって決まる。
ート電極とＬＤＤ領域とが重なり合った面積によって変
化するため、その重なり合った領域に含まれるＬＤＤ領
域の長さによって決まる。
【０２７０】また、実施例１３に示した図３６（Ａ），
（Ｂ），（Ｃ）の構造においても同様に、保持容量４８
０５を省略することは可能である。
（Ｂ），（Ｃ）の構造においても同様に、保持容量４８
０５を省略することは可能である。
【０２７１】[実施例１５]本実施例では、本発明の駆動
方法を用いたアクティブマトリクス型液晶表示装置或い
は発光装置を組み込んだ電子機器について説明する。こ
れらの電子機器には、携帯情報端末（電子手帳、モバイ
ルコンピュータ、携帯電話等）、ビデオカメラ、スチル
カメラ、パーソナルコンピュータ、テレビ等が挙げられ
る。それらの一例を図３７〜図３９に示す。ただし、ア
クティブマトリクス型液晶表示装置については、図３
７、図３８、図３９が適用され、発光装置については、
図３７、図３８が適用される。
方法を用いたアクティブマトリクス型液晶表示装置或い
は発光装置を組み込んだ電子機器について説明する。こ
れらの電子機器には、携帯情報端末（電子手帳、モバイ
ルコンピュータ、携帯電話等）、ビデオカメラ、スチル
カメラ、パーソナルコンピュータ、テレビ等が挙げられ
る。それらの一例を図３７〜図３９に示す。ただし、ア
クティブマトリクス型液晶表示装置については、図３
７、図３８、図３９が適用され、発光装置については、
図３７、図３８が適用される。
【０２７２】図３７（Ａ）は携帯電話であり、本体９０
０１、音声出力部９００２、音声入力部９００３、表示
部９００４、操作スイッチ９００５、アンテナ９００６
から構成されている。本発明は表示部９００４に適用す
ることができる
０１、音声出力部９００２、音声入力部９００３、表示
部９００４、操作スイッチ９００５、アンテナ９００６
から構成されている。本発明は表示部９００４に適用す
ることができる
【０２７３】図３７（Ｂ）はビデオカメラであり、本体
９１０１、表示部９１０２、音声入力部９１０３、操作
スイッチ９１０４、バッテリー９１０５、受像部９１０
６から成っている。本発明は表示部９１０２に適用する
ことができる。
９１０１、表示部９１０２、音声入力部９１０３、操作
スイッチ９１０４、バッテリー９１０５、受像部９１０
６から成っている。本発明は表示部９１０２に適用する
ことができる。
【０２７４】図３７（Ｃ）はパーソナルコンピュータの
一種であるモバイルコンピュータ或いは携帯型情報端末
であり、本体９２０１、カメラ部９２０２、受像部９２
０３、操作スイッチ９２０４、表示部９２０５で構成さ
れている。本発明は表示部９２０５に適用することがで
きる。
一種であるモバイルコンピュータ或いは携帯型情報端末
であり、本体９２０１、カメラ部９２０２、受像部９２
０３、操作スイッチ９２０４、表示部９２０５で構成さ
れている。本発明は表示部９２０５に適用することがで
きる。
【０２７５】図３７（Ｄ）はヘッドマウントディスプレ
イ（ゴーグル型ディスプレイ）であり、本体９３０１、
表示部９３０２、アーム部９３０３で構成される。本発
明は表示部９３０２に適用することができる。
イ（ゴーグル型ディスプレイ）であり、本体９３０１、
表示部９３０２、アーム部９３０３で構成される。本発
明は表示部９３０２に適用することができる。
【０２７６】図３７（Ｅ）はテレビであり、本体９４０
１、スピーカー９４０２、表示部９４０３、受信装置９
４０４、増幅装置９４０５等で構成される。本発明は表
示部９４０３に適用することができる。
１、スピーカー９４０２、表示部９４０３、受信装置９
４０４、増幅装置９４０５等で構成される。本発明は表
示部９４０３に適用することができる。
【０２７７】図３７（Ｆ）は携帯書籍であり、本体９５
０１、表示部９５０２、記憶媒体９５０４、操作スイッ
チ９５０５、アンテナ９５０６から構成されており、ミ
ニディスク（ＭＤ）やＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒ
ｓａｔｉｌｅ Ｄｉｓｃ）に記憶されたデータや、アン
テナで受信したデータを表示するものである。本発明は
表示部９５０２に適用することができる。
０１、表示部９５０２、記憶媒体９５０４、操作スイッ
チ９５０５、アンテナ９５０６から構成されており、ミ
ニディスク（ＭＤ）やＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒ
ｓａｔｉｌｅ Ｄｉｓｃ）に記憶されたデータや、アン
テナで受信したデータを表示するものである。本発明は
表示部９５０２に適用することができる。
【０２７８】図３８（Ａ）はパーソナルコンピュータで
あり、本体９６０１、画像入力部９６０２、表示部９６
０３、キーボード９６０４で構成される。本発明は表示
部９６０３に適用することができる。
あり、本体９６０１、画像入力部９６０２、表示部９６
０３、キーボード９６０４で構成される。本発明は表示
部９６０３に適用することができる。
【０２７９】図３８（Ｂ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体９７０１、表示部９７０２、スピーカ部９７０
３、記録媒体９７０４、操作スイッチ９７０５で構成さ
れる。なお、この装置は記録媒体としてＤＶＤ、ＣＤ等
を用い、音楽鑑賞や映画鑑賞やゲームやインターネット
を行なうことができる。本発明は表示部９７０２に適用
することができる。
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体９７０１、表示部９７０２、スピーカ部９７０
３、記録媒体９７０４、操作スイッチ９７０５で構成さ
れる。なお、この装置は記録媒体としてＤＶＤ、ＣＤ等
を用い、音楽鑑賞や映画鑑賞やゲームやインターネット
を行なうことができる。本発明は表示部９７０２に適用
することができる。
【０２８０】図３８（Ｃ）はデジタルカメラであり、本
体９８０１、表示部９８０２、接眼部９８０３、操作ス
イッチ９８０４、受像部（図示しない）で構成される。
本発明は表示部９８０２に適用することができる。
体９８０１、表示部９８０２、接眼部９８０３、操作ス
イッチ９８０４、受像部（図示しない）で構成される。
本発明は表示部９８０２に適用することができる。
【０２８１】図３８（Ｄ）は片眼のヘッドマウントディ
スプレイであり、表示部９９０１、ヘッドマウント部９
９０２で構成される。本発明は表示部９９０１に適用す
ることができる。
スプレイであり、表示部９９０１、ヘッドマウント部９
９０２で構成される。本発明は表示部９９０１に適用す
ることができる。
【０２８２】図３９（Ａ）はフロント型プロジェクター
であり、投射装置３６０１、スクリーン３６０２で構成
される。
であり、投射装置３６０１、スクリーン３６０２で構成
される。
【０２８３】図３９（Ｂ）はリア型プロジェクターであ
り、本体３７０１、投射装置３７０２、ミラー３７０
３、スクリーン３７０４で構成される。
り、本体３７０１、投射装置３７０２、ミラー３７０
３、スクリーン３７０４で構成される。
【０２８４】なお、図３９（Ｃ）は、図３９（Ａ）及び
図３９（Ｂ）中における投射装置３６０１、３７０２の
構造の一例を示した図である。投射装置３６０１、３７
０２は、光源光学系３８０１、ミラー３８０２、３８０
４〜３８０６、ダイクロイックミラー３８０３、プリズ
ム３８０７、液晶表示部３８０８、位相差板３８０９、
投射光学系３８１０で構成される。投射光学系３８１０
は、投射レンズを含む光学系で構成される。本実施例は
三板式の例を示したが、これに限定されず、例えば単板
式であってもよい。また、図３９（Ｃ）中において矢印
で示した光路に実施者が適宜、光学レンズや、偏光機能
を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けてもよい。本発明は
液晶表示部３８０８に適用することができる。
図３９（Ｂ）中における投射装置３６０１、３７０２の
構造の一例を示した図である。投射装置３６０１、３７
０２は、光源光学系３８０１、ミラー３８０２、３８０
４〜３８０６、ダイクロイックミラー３８０３、プリズ
ム３８０７、液晶表示部３８０８、位相差板３８０９、
投射光学系３８１０で構成される。投射光学系３８１０
は、投射レンズを含む光学系で構成される。本実施例は
三板式の例を示したが、これに限定されず、例えば単板
式であってもよい。また、図３９（Ｃ）中において矢印
で示した光路に実施者が適宜、光学レンズや、偏光機能
を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けてもよい。本発明は
液晶表示部３８０８に適用することができる。
【０２８５】また、図３９（Ｄ）は、図３９（Ｃ）中に
おける光源光学系３８０１の構造の一例を示した図であ
る。本実施例では、光源光学系３８０１は、リフレクタ
ー３８１１、光源３８１２、レンズアレイ３８１３、３
８１４、偏光変換素子３８１５、集光レンズ３８１６で
構成される。なお、図３９（Ｄ）に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、ＩＲフィルム等の光
学系を設けてもよい。
おける光源光学系３８０１の構造の一例を示した図であ
る。本実施例では、光源光学系３８０１は、リフレクタ
ー３８１１、光源３８１２、レンズアレイ３８１３、３
８１４、偏光変換素子３８１５、集光レンズ３８１６で
構成される。なお、図３９（Ｄ）に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、ＩＲフィルム等の光
学系を設けてもよい。
【０２８６】以上の様に、本発明の適用範囲はきわめて
広く、画像表示装置を用いるあらゆる分野の電子機器に
適用することが可能である。
広く、画像表示装置を用いるあらゆる分野の電子機器に
適用することが可能である。
【０２８７】
【発明の効果】本発明の駆動方法によると、１つのＤ／
Ａ変換回路で複数のソース信号線を駆動する方法におい
て、ソースライン反転駆動やドット反転駆動を可能にす
ることができる。また、実施形態３、４、６のように階
調電源線の切り替え制御信号或いは階調電源線の電源電
圧の入力方法を工夫することで前記制御信号或いは階調
電源線の電源電圧の極性を反転する周期を長くし回路へ
の負担を低減することができる。
Ａ変換回路で複数のソース信号線を駆動する方法におい
て、ソースライン反転駆動やドット反転駆動を可能にす
ることができる。また、実施形態３、４、６のように階
調電源線の切り替え制御信号或いは階調電源線の電源電
圧の入力方法を工夫することで前記制御信号或いは階調
電源線の電源電圧の極性を反転する周期を長くし回路へ
の負担を低減することができる。
【０２８８】特に，実施形態３、４、６で見られるよう
に、一般的に高画質が期待されるドット反転駆動におけ
る前記制御信号或いは階調電源線の電源電圧の極性を反
転する周期が、ソースライン反転駆動におけるそれらと
同等かそれ以上に長くできる利点は大きい。最も効果的
には、ドット反転駆動における前記制御信号或いは階調
電源線の電源電圧の極性を反転する周期を、ゲートライ
ン反転駆動方法と同じ周期まで長くすることができる。
別の言い方をすれば、通常のゲートライン反転駆動方法
と同周期でドット反転駆動を可能にすることができる。
に、一般的に高画質が期待されるドット反転駆動におけ
る前記制御信号或いは階調電源線の電源電圧の極性を反
転する周期が、ソースライン反転駆動におけるそれらと
同等かそれ以上に長くできる利点は大きい。最も効果的
には、ドット反転駆動における前記制御信号或いは階調
電源線の電源電圧の極性を反転する周期を、ゲートライ
ン反転駆動方法と同じ周期まで長くすることができる。
別の言い方をすれば、通常のゲートライン反転駆動方法
と同周期でドット反転駆動を可能にすることができる。
【図１】 本発明の実施形態１と実施形態３による駆動
回路の概略図である。
回路の概略図である。
【図２】 図１の実施形態１による動作タイミングの一
例である。
例である。
【図３】 本発明の実施形態２と実施形態４による駆動
回路の概略図である。
回路の概略図である。
【図４】 図３の実施形態２による動作タイミングの一
例である。
例である。
【図５】 図１の実施形態３による動作タイミングの一
例である。
例である。
【図６】 図３の実施形態４による動作タイミングの一
例である。
例である。
【図７】 本発明の実施形態５と実施形態６による駆動
回路の概略図である。
回路の概略図である。
【図８】 図７の実施形態５による動作タイミングの一
例である。
例である。
【図９】 図７の実施形態６による動作タイミングの一
例である。
例である。
【図１０】 本発明の実施形態７による駆動回路の概略
図である。
図である。
【図１１】 図１０の実施形態７による動作タイミング
の一例である。
の一例である。
【図１２】 ソースライン反転駆動とドット反転駆動時
の各画素の極性をあらわす図である。
の各画素の極性をあらわす図である。
【図１３】 実施例１によるソース信号線駆動回路の概
略図である。
略図である。
【図１４】 図１３における、フリップフロップ回路Ｆ
Ｆ：（Ａ）、基本ラッチ回路ＬＡＴ：（Ｂ）、階調電源
線とＤ／Ａ変換回路との接続切り替えをする接続切り替
えスイッチＳＷ：（Ｃ）を示す図である。
Ｆ：（Ａ）、基本ラッチ回路ＬＡＴ：（Ｂ）、階調電源
線とＤ／Ａ変換回路との接続切り替えをする接続切り替
えスイッチＳＷ：（Ｃ）を示す図である。
【図１５】 図１３における、Ｐ／Ｓ変換回路Ａ：
（Ａ）、ソース線選択回路Ａ：（Ｂ）を示す図である。
（Ａ）、ソース線選択回路Ａ：（Ｂ）を示す図である。
【図１６】 Ｄ／Ａ変換回路図である。
【図１７】 実施例１による動作タイミングの一例であ
る。
る。
【図１８】 実施例２によるソース信号線駆動回路の概
略図である。
略図である。
【図１９】 実施例２による動作タイミングの一例であ
る。
る。
【図２０】 実施例５によるソース信号線駆動回路の概
略図である。
略図である。
【図２１】 実施例５による動作タイミングの一例であ
る。
る。
【図２２】 実施例７によるソース信号線駆動回路の概
略図である。
略図である。
【図２３】 図１８における、Ｐ／Ｓ変換回路Ｂ：
（Ａ）、ソース線選択回路Ｂ：（Ｂ）、図２２におけ
る、Ｐ／Ｓ変換回路Ｃ：（Ｃ）、ソース線選択回路Ｃ：
（Ｄ）を示す図である。
（Ａ）、ソース線選択回路Ｂ：（Ｂ）、図２２におけ
る、Ｐ／Ｓ変換回路Ｃ：（Ｃ）、ソース線選択回路Ｃ：
（Ｄ）を示す図である。
【図２４】 実施例７による動作タイミングの一例であ
る。
る。
【図２５】 実施例１〜７によるアクティブマトリクス
型液晶表示装置の作製工程例を示す図である。
型液晶表示装置の作製工程例を示す図である。
【図２６】 実施例１〜７によるアクティブマトリクス
型液晶表示装置の作製工程例を示す図である。
型液晶表示装置の作製工程例を示す図である。
【図２７】 実施例１〜７によるアクティブマトリクス
型液晶表示装置の作製工程例を示す図である。
型液晶表示装置の作製工程例を示す図である。
【図２８】 実施例１〜７によるアクティブマトリクス
型液晶表示装置の作製工程例を示す図である。
型液晶表示装置の作製工程例を示す図である。
【図２９】 実施例１〜７によるアクティブマトリクス
型液晶表示装置の作製工程例を示す図である。
型液晶表示装置の作製工程例を示す図である。
【図３０】 実施例１〜７によるアクティブマトリクス
型液晶表示装置の作製工程例を示す図である。
型液晶表示装置の作製工程例を示す図である。
【図３１】 実施例１〜７による発光装置の作製例を示
す図である。
す図である。
【図３２】 実施例１〜７による発光装置の作製例を示
す図である。
す図である。
【図３３】 実施例１〜７による発光装置の作製例を示
す図である。
す図である。
【図３４】 実施例１〜７による発光装置の作製例を示
す図である。
す図である。
【図３５】 実施例１〜７による発光装置の作製例を示
す図である。
す図である。
【図３６】 実施例１〜７による発光装置の作製例を示
す図である。
す図である。
【図３７】 画像表示装置の一例を示す図である。
【図３８】 画像表示装置の一例を示す図である。
【図３９】 投影型液晶表示装置の構成を示す図であ
る。
る。
【図４０】 アクティブマトリクス型液晶表示装置の概
略図である。
略図である。
【図４１】 従来のデジタル方式のソース信号線駆動回
路の概略図である。
路の概略図である。
【図４２】 １つのＤ／Ａ変換回路で４本のソース信号
線を駆動するソース信号線駆動回路の概略図である。
線を駆動するソース信号線駆動回路の概略図である。
【図４３】 図４１に従って階調電源線をＤ／Ａ変換回
路へ接続した場合で、かつ、１つのＤ／Ａ変換回路で４
本のソース信号線を駆動するソース信号線駆動回路の概
略図である。
路へ接続した場合で、かつ、１つのＤ／Ａ変換回路で４
本のソース信号線を駆動するソース信号線駆動回路の概
略図である。
１００ 階調電源線接続切り替えスイッチ １０１ ソース信号線駆動回路 １０２ ゲート信号線駆動回路 １０３ 画素アレイ部 １０４ 各ソース信号線 １０５ 各ゲート信号線 １０６ 各画素のスイッチング素子であるＴＦＴ ２０１ シフトレジスタ部 ２０２ シフトレジスタ基本回路 ２０３ ラッチ１回路 ２０４ ラッチ２回路 ２０５ Ｄ／Ａ変換回路 ３０１ パラレル／シリアル変換回路 ３０２ ソース線選択回路
Claims (38)
- 【請求項１】ソース信号線駆動回路と、ゲート信号線駆
動回路と、複数のソース信号線と複数のゲート信号線が
交差する各領域に画素電極と、前記画素電極を駆動する
ためのスイッチング素子と、を有する画像表示装置にお
いて、前記ソース信号線駆動回路内に、デジタル映像信
号をアナログ映像信号に変換するＤ／Ａ変換回路と、ソ
ース線選択回路と、を有し、前記デジタル映像信号が前
記各Ｄ／Ａ変換回路に入力するタイミングに同期して、
前記各ソース線選択回路が前記複数のソース信号線のう
ち前記デジタル映像信号に対応するソース信号線を選択
し、前記選択されたソース信号線へ前記各Ｄ／Ａ変換回
路から出力される前記アナログ映像信号を書き込むこと
を特徴とする画像表示装置。 - 【請求項２】請求項１において、１系統が複数本からな
る階調電源線を２系統と、前記２系統の階調電源線のい
ずれか１系統と前記各Ｄ／Ａ変換回路とを接続する接続
切り替えスイッチと、を有し、前記接続切り替えスイッ
チに入力される制御信号により、１水平書き込み期間
中、前記各ソース線選択回路が奇数番目のソース信号線
を選択する期間は、前記２系統の階調電源線のうち第１
の系統の階調電源線を前記各Ｄ／Ａ変換回路に接続し、
前記各ソース線選択回路が偶数番目のソース信号線を選
択する期間は、前記第１とは別系統の階調電源線を前記
各Ｄ／Ａ変換回路に接続することを特徴とする画像表示
装置。 - 【請求項３】請求項１において、複数本からなる１系統
の階調電源線が前記各Ｄ／Ａ変換回路に接続され、前記
各階調電源線の電源電圧は１水平書き込み期間中にそれ
ぞれ極性反転をおこない、前記各ソース線選択回路が奇
数番目の前記ソース信号線を選択する期間と偶数番目の
前記ソース信号線を選択する期間とで、前記各階調電源
線に異なる極性の電圧を与えることを特徴とする画像表
示装置。 - 【請求項４】請求項１において、１系統が複数本からな
る階調電源線を２系統と、前記各ソース線選択回路を経
由して、奇数番目の前記ソース信号線のみを駆動する前
記Ｄ／Ａ変換回路と、偶数番目の前記ソース信号線のみ
を駆動する前記Ｄ／Ａ変換回路と、を有し、前記２系統
の階調電源線のうち、第１の系統の階調電源線は、前記
奇数番目のソース信号線のみを駆動する各Ｄ／Ａ変換回
路に接続され、前記第１とは別系統の階調電源線は、前
記偶数番目のソース信号線のみを駆動する各Ｄ／Ａ変換
回路に接続されることを特徴とする画像表示装置。 - 【請求項５】請求項２において、前記各ソース線選択回
路が奇数番目あるいは偶数番目のどちらか一方の前記ソ
ース信号線を１水平書き込み期間のある一定期間内に連
続的に選択することを特徴とする画像表示装置。 - 【請求項６】請求項３において、前記各ソース線選択回
路が奇数番目あるいは偶数番目のどちらか一方の前記ソ
ース信号線を１水平書き込み期間のある一定期間内に連
続的に選択することを特徴とする画像表示装置。 - 【請求項７】請求項２乃至請求項６のいずれか１項にお
いて、奇数番目と偶数番目のソース信号線に印加される
電圧の極性反転を周期的に行なうことを特徴とする画像
表示装置。 - 【請求項８】請求項２または請求項５において、前記制
御信号は、１フレーム期間内では１ゲート信号線選択期
間の入力を繰り返し、かつ、連続するフレーム期間では
それぞれ反転関係にあることを特徴とする画像表示装
置。 - 【請求項９】請求項２または請求項５において、前記制
御信号は、１フレーム期間内の連続するゲート信号線選
択期間ではそれぞれ反転関係にあり、かつ、連続するフ
レーム期間でもそれぞれ反転関係にあることを特徴とす
る画像表示装置。 - 【請求項１０】請求項３または請求項６において、前記
各階調電源線の電源電圧の入力は、１フレーム期間内で
は１ゲート信号線選択期間の入力を繰り返し、かつ、連
続するフレーム期間ではそれぞれ反転関係にあることを
特徴とする画像表示装置。 - 【請求項１１】請求項３または請求項６において、前記
各階調電源線の電源電圧の入力は、１フレーム期間内の
連続するゲート信号線選択期間ではそれぞれ反転関係に
あり、かつ、連続するフレーム期間でもそれぞれ反転関
係にあることを特徴とする画像表示装置。 - 【請求項１２】請求項４において、前記各階調電源線の
電源電圧は、１フレーム期間毎に極性反転することを特
徴とする画像表示装置。 - 【請求項１３】請求項４において、前記各階調電源線の
電源電圧は、１フレーム期間内では１ゲート信号線選択
期間毎に極性反転し、かつ、連続するフレーム期間のそ
れぞれの第１ゲート信号線選択期間を比較しても極性反
転することを特徴とする画像表示装置。 - 【請求項１４】請求項１乃至請求項１３のいずれか１項
おいて、表示素子に液晶材料を用いることを特徴とする
画像表示装置。 - 【請求項１５】請求項１乃至請求項１３のいずれか１項
おいて、表示素子に発光材料を用いることを特徴とする
画像表示装置。 - 【請求項１６】請求項１乃至請求項１５のいずれか１項
に記載の前記画像表示装置を用いることを特徴とする携
帯電話。 - 【請求項１７】請求項１乃至請求項１５のいずれか１項
に記載の前記画像表示装置を用いることを特徴とするビ
デオカメラ。 - 【請求項１８】請求項１乃至請求項１５のいずれか１項
に記載の前記画像表示装置を用いることを特徴とするパ
ーソナルコンピュータ。 - 【請求項１９】請求項１乃至請求項１５のいずれか１項
に記載の前記画像表示装置を用いることを特徴とするヘ
ッドマウントディスプレイ。 - 【請求項２０】請求項１乃至請求項１５のいずれか１項
に記載の前記画像表示装置を用いることを特徴とするテ
レビ。 - 【請求項２１】請求項１乃至請求項１５のいずれか１項
に記載の前記画像表示装置を用いることを特徴とする携
帯書籍。 - 【請求項２２】請求項１乃至請求項１５のいずれか１項
に記載の前記画像表示装置を用いることを特徴とするＤ
ＶＤプレーヤー。 - 【請求項２３】請求項１乃至請求項１５のいずれか１項
に記載の前記画像表示装置を用いることを特徴とするデ
ジタルカメラ。 - 【請求項２４】請求項１乃至請求項１５のいずれか１項
に記載の前記画像表示装置を用いることを特徴とするプ
ロジェクター。 - 【請求項２５】ソース信号線駆動回路と、ゲート信号線
駆動回路と、複数のソース信号線と複数のゲート信号線
が交差する各領域に画素電極と、前記画素電極を駆動す
るためのスイッチング素子と、を有する画像表示装置に
おいて、前記ソース信号線駆動回路内に、デジタル映像
信号をアナログ映像信号に変換するＤ／Ａ変換回路と、
ソース線選択回路と、を有し、前記デジタル映像信号が
前記各Ｄ／Ａ変換回路に入力するタイミングに同期し
て、前記各ソース線選択回路が前記複数のソース信号線
のうち前記デジタル映像信号に対応するソース信号線を
選択し、前記選択されたソース信号線へ前記各Ｄ／Ａ変
換回路から出力される前記アナログ映像信号を書き込む
ことを特徴とする画像表示装置の駆動方法。 - 【請求項２６】請求項２５において、１系統が複数本か
らなる階調電源線を２系統と、前記２系統の階調電源線
のいずれか１系統と前記各Ｄ／Ａ変換回路とを接続する
接続切り替えスイッチと、を有し、前記接続切り替えス
イッチに入力される制御信号により、１水平書き込み期
間中、前記各ソース線選択回路が奇数番目のソース信号
線を選択する期間は、前記２系統の階調電源線のうち第
１の系統の階調電源線を前記各Ｄ／Ａ変換回路に接続
し、前記各ソース線選択回路が偶数番目のソース信号線
を選択する期間は、前記第１とは別系統の階調電源線を
前記各Ｄ／Ａ変換回路に接続することを特徴とする画像
表示装置の駆動方法。 - 【請求項２７】請求項２５において、複数本からなる１
系統の階調電源線が前記各Ｄ／Ａ変換回路に接続され、
前記各階調電源線の電源電圧は１水平書き込み期間中に
それぞれ極性反転をおこない、前記各ソース線選択回路
が奇数番目の前記ソース信号線を選択する期間と偶数番
目の前記ソース信号線を選択する期間とで、前記各階調
電源線に異なる極性の電圧を与えることを特徴とする画
像表示装置の駆動方法。 - 【請求項２８】請求項２５において、１系統が複数本か
らなる階調電源線を２系統と、前記各ソース線選択回路
を経由して、奇数番目の前記ソース信号線のみを駆動す
る前記Ｄ／Ａ変換回路と、偶数番目の前記ソース信号線
のみを駆動する前記Ｄ／Ａ変換回路と、を有し、前記２
系統の階調電源線のうち、第１の系統の階調電源線は、
前記奇数番目のソース信号線のみを駆動する各Ｄ／Ａ変
換回路に接続され、前記第１とは別系統の階調電源線
は、前記偶数番目のソース信号線のみを駆動する各Ｄ／
Ａ変換回路に接続されることを特徴とする画像表示装置
の駆動方法。 - 【請求項２９】請求項２６において、前記各ソース線選
択回路が奇数番目あるいは偶数番目のどちらか一方の前
記ソース信号線を１水平書き込み期間のある一定期間内
に連続的に選択することを特徴とする画像表示装置の駆
動方法。 - 【請求項３０】請求項２７において、前記各ソース線選
択回路が奇数番目あるいは偶数番目のどちらか一方の前
記ソース信号線を１水平書き込み期間のある一定期間内
に連続的に選択することを特徴とする画像表示装置の駆
動方法。 - 【請求項３１】請求項２６乃至請求項２９のいずれか１
項において、奇数番目と偶数番目のソース信号線に印加
される電圧の極性反転を周期的に行なうことを特徴とす
る画像表示装置の駆動方法。 - 【請求項３２】請求項２６または請求項２９において、
前記制御信号は、１フレーム期間内では１ゲート信号線
選択期間の入力を繰り返し、かつ、連続するフレーム期
間ではそれぞれ反転関係にあることを特徴とする画像表
示装置の駆動方法。 - 【請求項３３】請求項２６または請求項２９において、
前記制御信号は、１フレーム期間内の連続するゲート信
号線選択期間ではそれぞれ反転関係にあり、かつ、連続
するフレーム期間でもそれぞれ反転関係にあることを特
徴とする画像表示装置の駆動方法。 - 【請求項３４】請求項２７または請求項３０において、
前記各階調電源線の電源電圧の入力は、１フレーム期間
内では１ゲート信号線選択期間の入力を繰り返し、か
つ、連続するフレーム期間ではそれぞれ反転関係にある
ことを特徴とする画像表示装置の駆動方法。 - 【請求項３５】請求項２７または請求項３０において、
前記各階調電源線の電源電圧の入力は、１フレーム期間
内の連続するゲート信号線選択期間ではそれぞれ反転関
係にあり、かつ、連続するフレーム期間でもそれぞれ反
転関係にあることを特徴とする画像表示装置の駆動方
法。 - 【請求項３６】請求項２８において、前記各階調電源線
の電源電圧は、１フレーム期間毎に極性反転することを
特徴とする画像表示装置の駆動方法。 - 【請求項３７】請求項２８において、前記各階調電源線
の電源電圧は、１フレーム期間内では１ゲート信号線選
択期間毎に極性反転し、かつ、連続するフレーム期間の
それぞれの第１ゲート信号線選択期間を比較しても極性
反転することを特徴とする画像表示装置の駆動方法。 - 【請求項３８】請求項１乃至請求項１５のいずれか１項
に記載の前記画像表示装置を用いることを特徴とする電
子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000394512A JP4700190B2 (ja) | 1999-12-27 | 2000-12-26 | 画像表示装置およびその駆動方法 |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37112699 | 1999-12-27 | ||
| JP1999371126 | 1999-12-27 | ||
| JP11-371126 | 1999-12-27 | ||
| JP2000394512A JP4700190B2 (ja) | 1999-12-27 | 2000-12-26 | 画像表示装置およびその駆動方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011018697A Division JP2011138145A (ja) | 1999-12-27 | 2011-01-31 | 表示装置 |
Publications (2)
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|---|---|
| JP2001249650A true JP2001249650A (ja) | 2001-09-14 |
| JP4700190B2 JP4700190B2 (ja) | 2011-06-15 |
Family
ID=26582291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000394512A Expired - Fee Related JP4700190B2 (ja) | 1999-12-27 | 2000-12-26 | 画像表示装置およびその駆動方法 |
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|---|---|
| JP (1) | JP4700190B2 (ja) |
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-
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- 2000-12-26 JP JP2000394512A patent/JP4700190B2/ja not_active Expired - Fee Related
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