JP2014041361A - 表示装置 - Google Patents

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Abstract

【課題】信号線駆動回路の消費電力、ひいては装置全体の消費電力を抑えることができる、アクティブマトリクス型の表示装置を提供する。
【解決手段】１ライン期間に画素に入力されるビデオ信号のデータを書き込み、なおかつ該データを保持することができる記憶回路を、表示装置の信号線駆動回路に複数設ける。そして、各記憶回路に保持されているデータは、対応するラインの画素にビデオ信号として入力される。駆動回路に２つ以上の記憶回路を有することで、２つ以上のライン期間に対応するビデオ信号のデータを、記憶回路に並行して保持することが可能となる。
【選択図】図１

Description

本発明は、駆動回路で画素へのビデオ信号の入力を制御することができる、アクティブ
マトリクス型の表示装置に関する。
アクティブマトリクス型の表示装置は、マトリクス状に配列された数十〜数百万個の各
画素に、スイッチング素子と表示素子とが設けられている。該スイッチング素子により、
ビデオ信号を画素へ入力した後も表示素子への電圧の印加または電流の供給がある程度維
持されるので、アクティブマトリクス型はパネルの大型化、高精細化に柔軟に対応するこ
とができ、今後の表示装置の主流となりつつある。
該表示装置が有する駆動回路の代表的なものとして、走査線駆動回路と信号線駆動回路
とがある。走査線駆動回路により、複数の画素が１ラインごと、もしくは複数ラインごと
に選択される。そして信号線駆動回路により、該選択されたラインが有する画素へのビデ
オ信号の入力が制御される。
この走査線駆動回路と信号線駆動回路には、高い周波数での駆動が要求される。特に信
号線駆動回路は、走査線駆動回路により各ラインの画素が選択されている間に、該ライン
内の全ての画素にビデオ信号を入力する必要がある。よって信号線駆動回路の駆動周波数
は走査線駆動回路に比べて遙かに高い。例えばＶＧＡのアクティブマトリクス型の表示装
置の場合、信号線駆動回路の駆動周波数は一般的に約２５ＭＨｚ程度が要求される。さら
に近年、アクティブマトリクス型の表示装置は、より高精細、高解像度、多階調の画像を
表示するために、１ライン内の画素数が増える傾向にある。そのため信号線駆動回路はよ
り高速での駆動が要求され、その駆動周波数の高さに起因する高消費電力化の問題が浮上
している。
そこで下記特許文献１には、信号線駆動回路の消費電力を抑えるために、隣接する２つ
の走査線に対応した表示データを比較し、一致したら信号線駆動回路への表示データの転
送を行わない液晶表示装置について記載されている。
また下記特許文献２には、信号線駆動回路への出力ピン群が信号線駆動回路に近くなる
ようコントロールＩＣを配置することで、コントロールＩＣと信号線駆動回路の間の配線
を短くし、それにより配線容量に起因する消費電力を抑える液晶表示装置について記載さ
れている。
特許第３３３８２５９号公報 特許第３５９３３９２号公報
ところで実際に画像を表示する際に、データの一致するラインが非連続的に存在するだ
ろうことは当然予想される。しかし特許文献１に記載されている技術では、隣接するライ
ンに対応したデータの比較しか行えない。そのため、入力されるビデオ信号のデータが複
数のラインで一致していたとしても、該複数のライン間に別のデータに対応するラインが
１本でも存在すると、ビデオ信号の信号線駆動回路への入力を省略することができない。
また、同一のデータを持った複数ラインのグループと、それとは別のデータを持つ複数
ラインのグループと、と言うように、同じデータに対応する複数ラインのグループが複数
混在する場合も当然あり得る。この場合も、特許文献１に記載されている技術では隣接す
るラインに対応したデータの比較しか行えないので、ビデオ信号の信号線駆動回路への入
力を省略することができない。
よって特許文献１に記載の技術を用いても、信号線駆動回路の消費電力、さらには表示
装置全体の消費電力を、効率的に抑えられないという問題がある。
また特許文献２のように、配線の引き回しに工夫を凝らすだけでは、表示装置全体の低
消費電力化には限界があるという問題もあった。
本発明は上記問題に鑑み、信号線駆動回路の消費電力、ひいては装置全体の消費電力を
抑えることができる、アクティブマトリクス型の表示装置の提供を課題とする。
本発明の表示装置は、１ライン期間に画素に入力されるビデオ信号のデータを書き込み
、なおかつ該データを保持することができる記憶回路を、駆動回路に複数有する。記憶回
路は複数の記憶素子を有しており、１ライン分の画素に入力されるデータを、該複数の記
憶素子において保持する。そして、各記憶回路に記憶されているデータは、対応するライ
ンの画素にビデオ信号として入力される。本発明の表示装置は駆動回路に２つ以上の記憶
回路を有するので、非連続に出現する２つ以上のライン期間に対応するビデオ信号のデー
タを、記憶回路に並行して保持することができる。なおライン期間とは、走査線駆動回路
によって各ラインの画素が選択され、該選択された画素にビデオ信号が入力される期間を
意味する。
また本発明の表示装置は、複数のライン期間もしくは複数のフレーム期間に対応するビ
デオ信号のデータを記憶することができるメモリと、各ライン期間に対応するビデオ信号
のデータを該メモリから読み出して、他のライン期間に対応するビデオ信号のデータと比
較するデータ比較部とを有する。
そしてデータ比較部は、比較の結果に従って、各記憶回路におけるデータの書き込み及
び保持を制御する。具体的にデータ比較部は、各ライン期間に対応するビデオ信号のデー
タの比較を行うことで、データが一致する複数のライン期間を抽出する。そしてデータ比
較部は、該一致するデータを記憶回路へ書き込んだ後、該データを有するビデオ信号が、
抽出された全てのライン期間において画素に入力されるまで、該記憶回路においてデータ
を書き換えることなく保持させる。またデータ比較部は、抽出された全てのライン期間に
おけるビデオ信号の入力が終了すると、該記憶回路に保持されているデータを別のデータ
に書き換えることができる。
なお本発明の表示装置は、例えば液晶表示装置、有機発光素子（ＯＬＥＤ）に代表され
る発光素子を各画素に備えた発光装置、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏ
ｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（
Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等、アクティブマトリクス型の表示装
置がその範疇に含まれる。またパッシブマトリクス型の表示装置も含まれる。
なお、本書類（明細書、特許請求の範囲又は図面など）に示すスイッチは、様々な形態
のものを用いることができる。例としては、電気的スイッチや機械的なスイッチなどがあ
る。つまり、電流の流れを制御できるものであればよく、特定のものに限定されない。例
えば、スイッチとして、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトラン
ジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキー
ダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩ
Ｓ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイ
オード接続のトランジスタなど）、サイリスタなどを用いることが出来る。または、これ
らを組み合わせた論理回路をスイッチとして用いることが出来る。
スイッチとしてトランジスタを用いる場合、そのトランジスタは、単なるスイッチとし
て動作するため、トランジスタの極性（導電型）は特に限定されない。ただし、オフ電流
を抑えたい場合、オフ電流が少ない方の極性のトランジスタを用いることが望ましい。オ
フ電流が少ないトランジスタとしては、ＬＤＤ領域を有するトランジスタやマルチゲート
構造を有するトランジスタ等がある。または、スイッチとして動作させるトランジスタの
ソース端子の電位が、低電位側電源（Ｖｓｓ、ＧＮＤ、０Ｖなど）の電位に近い状態で動
作する場合はＮチャネル型トランジスタを用いることが望ましい。反対に、ソース端子の
電位が、高電位側電源（Ｖｄｄなど）の電位に近い状態で動作する場合はＰチャネル型ト
ランジスタを用いることが望ましい。なぜなら、Ｎチャネル型トランジスタではソース端
子が低電位側電源の電位に近い状態で動作するとき、Ｐチャネル型トランジスタではソー
ス端子が高電位側電源の電位に近い状態で動作するとき、ゲートソース間電圧の絶対値を
大きくできるからである。また、ソースフォロワ動作をしてしまうことが少ないため、出
力電圧の大きさが小さくなってしまうことが少ないからである。
なお、Ｎチャネル型トランジスタとＰチャネル型トランジスタの両方を用いて、ＣＭＯ
Ｓ型のスイッチをスイッチとして用いてもよい。ＣＭＯＳ型のスイッチにすると、Ｐチャ
ネル型トランジスタまたはＮチャネル型トランジスタのどちらか一方のトランジスタが導
通すれば電流が流れるため、スイッチとして機能しやすくなる。例えば、スイッチへの入
力信号の電圧が高い場合でも、低い場合でも、適切に電圧を出力させることが出来る。さ
らに、スイッチをオン・オフさせるための信号の電圧振幅値を小さくすることが出来るの
で、消費電力を小さくすることも出来る。
なお、スイッチとしてトランジスタを用いる場合、スイッチは、入力端子（ソース端子
またはドレイン端子の一方）と、出力端子（ソース端子またはドレイン端子の他方）と、
導通を制御する端子（ゲート端子）とを有している。一方、スイッチとしてダイオードを
用いる場合、スイッチは、導通を制御する端子を有していない場合がある。そのため、ト
ランジスタよりもダイオードをスイッチとして用いた方が、端子を制御するための配線を
少なくすることが出来る。
なお、本書類（明細書、特許請求の範囲又は図面など）において、ＡとＢとが接続され
ている、と明示的に記載する場合は、ＡとＢとが電気的に接続されている場合と、ＡとＢ
とが機能的に接続されている場合と、ＡとＢとが直接接続されている場合とを含むものと
する。ここで、Ａ、Ｂは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電
膜、層、など）であるとする。したがって、本書類（明細書、特許請求の範囲又は図面な
ど）が開示する構成において、所定の接続関係、例えば、図または文章に示された接続関
係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
例えば、ＡとＢとが電気的に接続されている場合として、ＡとＢとの電気的な接続を可
能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダ
イオードなど）が、ＡとＢとの間に１個以上配置されていてもよい。あるいは、ＡとＢと
が機能的に接続されている場合として、ＡとＢとの機能的な接続を可能とする回路（例え
ば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換
回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路
、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源
、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ
、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、
制御回路など）が、ＡとＢとの間に１個以上配置されていてもよい。あるいは、ＡとＢと
が直接接続されている場合として、ＡとＢとの間に他の素子や他の回路を挟まずに、Ａと
Ｂとが直接接続されていてもよい。
なお、ＡとＢとが直接接続されている、と明示的に記載する場合は、ＡとＢとが直接接
続されている場合（つまり、ＡとＢとの間に他の素子や他の回路を間に介さずに接続され
ている場合）と、ＡとＢとが電気的に接続されている場合（つまり、ＡとＢとの間に別の
素子や別の回路を挟んで接続されている場合）とを含むものとする。
なお、ＡとＢとが電気的に接続されている、と明示的に記載する場合は、ＡとＢとが電
気的に接続されている場合（つまり、ＡとＢとの間に別の素子や別の回路を挟んで接続さ
れている場合）と、ＡとＢとが機能的に接続されている場合（つまり、ＡとＢとの間に別
の回路を挟んで機能的に接続されている場合）と、ＡとＢとが直接接続されている場合（
つまり、ＡとＢとの間に別の素子や別の回路を挟まずに接続されている場合）とを含むも
のとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続さ
れている、とのみ明示的に記載されている場合と同じであるとする。
なお、表示素子、表示素子を有する装置である表示装置、発光素子、発光素子を有する
装置である発光装置は、様々な形態を用い、また様々な素子を有することが出来る。例え
ば、表示素子、表示装置、発光素子または発光装置としては、ＥＬ素子（有機物及び無機
物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、電子放出素子、液晶素子、電子イン
ク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（Ｐ
ＤＰ）、デジタルマイクロミラーデバイス（ＤＭＤ）、圧電セラミックディスプレイ、カ
ーボンナノチューブ、など、電気磁気的作用により、コントラスト、輝度、反射率、透過
率などが変化する表示媒体を用いることができる。なお、ＥＬ素子を用いた表示装置とし
てはＥＬディスプレイ、電子放出素子を用いた表示装置としてはフィールドエミッション
ディスプレイ（ＦＥＤ）やＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃ
ｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌｙ）など、液晶素
子を用いた表示装置としては液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶
ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプ
レイ）、電子インクや電気泳動素子を用いた表示装置としては電子ペーパーがある。
なお、微結晶シリコンを製造するときに、触媒（ニッケルなど）を用いることにより、
結晶性をさらに向上させ、電気特性のよいトランジスタを製造することが可能となる。こ
のとき、レーザーを用いず、熱処理を加えるだけで、結晶性を向上させることができる。
その結果、ゲートドライバ回路（走査線駆動回路）やソースドライバ回路の一部（アナロ
グスイッチなど）を基板上に一体形成することが出来る。さらに、結晶化のためにレーザ
ーを用いない場合は、シリコンの結晶性のムラを抑えることができる。そのため、綺麗な
画像を表示することが出来る。
ただし、触媒（ニッケルなど）を用いずに、多結晶シリコンや微結晶シリコンを製造す
ることは可能である。
または、半導体基板やＳＯＩ基板などを用いてトランジスタを形成することが出来る。
これらにより、特性やサイズや形状などのバラツキが少なく、電流供給能力が高く、サイ
ズの小さいトランジスタを製造することができる。これらのトランジスタを用いると、回
路の低消費電力化、又は回路の高集積化を図ることができる。
または、ＺｎＯ、ａ−ＩｎＧａＺｎＯ、ＳｉＧｅ、ＧａＡｓ、ＩＺＯ、ＩＴＯ、ＳｎＯ
などの化合物半導体または酸化物半導体を有するトランジスタや、さらに、これらの化合
物半導体または酸化物半導体を薄膜化した薄膜トランジスタなどを用いることが出来る。
これらにより、製造温度を低くでき、例えば、室温でトランジスタを製造することが可能
となる。その結果、耐熱性の低い基板、例えばプラスチック基板やフィルム基板に直接ト
ランジスタを形成することが出来る。なお、これらの化合物半導体または酸化物半導体を
、トランジスタのチャネル部分に用いるだけでなく、それ以外の用途で用いることも出来
る。例えば、これらの化合物半導体または酸化物半導体を抵抗素子、画素電極、透明電極
として用いることができる。さらに、それらをトランジスタと同時に成膜又は形成できる
ため、コストを低減できる。
または、インクジェットや印刷法を用いて形成したトランジスタなどを用いることが出
来る。これらにより、室温で製造、低真空度で製造、又は大型基板上に製造することがで
きる。また、マスク（レチクル）を用いなくても製造することが可能となるため、トラン
ジスタのレイアウトを容易に変更することが出来る。さらに、レジストを用いる必要がな
いので、材料費が安くなり、工程数を削減できる。さらに、必要な部分にのみ膜を付ける
ため、全面に成膜した後でエッチングする、という製法よりも、材料が無駄にならず、低
コストにできる。
または、有機半導体やカーボンナノチューブを有するトランジスタ等を用いることがで
きる。これらにより、曲げることが可能な基板上にトランジスタを形成することが出来る
。そのため、衝撃に強くできる。
さらに、様々な構造のトランジスタを用いることができる。例えば、ＭＯＳ型トランジ
スタ、接合型トランジスタ、バイポーラトランジスタなどを本書類（明細書、特許請求の
範囲又は図面など）に記載されたトランジスタとして用いることが出来る。ＭＯＳ型トラ
ンジスタを用いることにより、トランジスタのサイズを小さくすることが出来る。よって
、多数のトランジスタを搭載することができる。バイポーラトランジスタを用いることに
より、大きな電流を流すことが出来る。よって、高速に回路を動作させることができる。
なお、ＭＯＳ型トランジスタ、バイポーラトランジスタなどを１つの基板に混在させて
形成してもよい。これにより、低消費電力、小型化、高速動作などを実現することが出来
る。
その他、様々なトランジスタを用いることができる。
なお、トランジスタが形成されている基板の種類は、様々なものを用いることができ、
特定のものに限定されることはない。トランジスタが形成される基板としては、例えば、
単結晶基板、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、紙基板、セロファ
ン基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、
ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再
生ポリエステル）などを含む）、皮革基板、ゴム基板、ステンレス・スチル基板、ステン
レス・スチル・ホイルを有する基板などを用いることが出来る。あるいは、人などの動物
の皮膚（皮表、真皮）又は皮下組織を基板として用いてもよい。または、ある基板でトラ
ンジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジス
タを配置してもよい。トランジスタが転置される基板としては、単結晶基板、ＳＯＩ基板
、ガラス基板、石英基板、プラスチック基板、紙基板、セロファン基板、石材基板、木材
基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエス
テル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを
含む）、皮革基板、ゴム基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを
有する基板などを用いることができる。あるいは、人などの動物の皮膚（皮表、真皮）又
は皮下組織を基板として用いてもよい。または、ある基板でトランジスタを形成し、その
基板を研磨して薄くしてもよい。研磨される基板としては、単結晶基板、ＳＯＩ基板、ガ
ラス基板、石英基板、プラスチック基板、紙基板、セロファン基板、石材基板、木材基板
、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル
）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む
）、皮革基板、ゴム基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有す
る基板などを用いることができる。あるいは、人などの動物の皮膚（皮表、真皮）又は皮
下組織を基板として用いてもよい。これらの基板を用いることにより、特性のよいトラン
ジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の
付与、軽量化、又は薄型化を図ることができる。
なお、トランジスタの構成は、様々な形態をとることができる。特定の構成に限定され
ない。例えば、ゲート電極が２個以上のマルチゲート構造を用いてもよい。マルチゲート
構造にすると、チャネル領域が直列に接続されるため、複数のトランジスタが直列に接続
された構成となる。マルチゲート構造により、オフ電流の低減、トランジスタの耐圧向上
による信頼性の向上を図ることができる。あるいは、マルチゲート構造により、飽和領域
で動作する時に、ドレイン・ソース間電圧が変化しても、ドレイン・ソース間電流があま
り変化せず、電圧・電流特性の傾きがフラットな特性にすることができる。電圧・電流特
性の傾きがフラットである特性を利用すると、理想的な電流源回路や、非常に高い抵抗値
をもつ能動負荷を実現することが出来る。その結果、特性のよい差動回路やカレントミラ
ー回路を実現することが出来る。また、チャネルの上下にゲート電極が配置されている構
造でもよい。チャネルの上下にゲート電極が配置されている構造にすることにより、チャ
ネル領域が増えるため、電流値の増加、又は空乏層ができやすくなることによるＳ値の低
減を図ることができる。チャネルの上下にゲート電極が配置されると、複数のトランジス
タが並列に接続されたような構成となる。
あるいは、チャネル領域の上にゲート電極が配置されている構造でもよいし、チャネル
領域の下にゲート電極が配置されている構造でもよい。あるいは、正スタガ構造または逆
スタガ構造でもよいし、チャネル領域が複数の領域に分かれていてもよいし、チャネル領
域が並列に接続されていてもよいし、チャネル領域が直列に接続されていてもよい。また
、チャネル領域（もしくはその一部）にソース電極やドレイン電極が重なっていてもよい
。チャネル領域（もしくはその一部）にソース電極やドレイン電極が重なる構造にするこ
とにより、チャネル領域の一部に電荷がたまって、動作が不安定になることを防ぐことが
できる。また、ＬＤＤ領域を設けても良い。ＬＤＤ領域を設けることにより、オフ電流の
低減、又はトランジスタの耐圧向上による信頼性の向上を図ることができる。あるいは、
ＬＤＤ領域を設けることにより、飽和領域で動作する時に、ドレイン・ソース間電圧が変
化しても、ドレイン・ソース間電流があまり変化せず、電圧・電流特性の傾きがフラット
な特性にすることができる。
なお、本書類（明細書、特許請求の範囲又は図面など）におけるトランジスタは、様々
なタイプを用いることができ、様々な基板上に形成させることができる。したがって、所
定の機能を実現させるために必要な回路の全てが、同一の基板に形成されていてもよい。
例えば、所定の機能を実現させるために必要な回路の全てが、ガラス基板、プラスチック
基板、単結晶基板、またはＳＯＩ基板上に形成されていてもよく、さまざまな基板上に形
成されていてもよい。所定の機能を実現させるために必要な回路の全てが同じ基板上に形
成されていることにより、部品点数の削減によるコストの低減、又は回路部品との接続点
数の低減による信頼性の向上を図ることができる。あるいは、所定の機能を実現させるた
めに必要な回路の一部が、ある基板に形成されており、所定の機能を実現させるために必
要な回路の別の一部が、別の基板に形成されていてもよい。つまり、所定の機能を実現さ
せるために必要な回路の全てが同じ基板上に形成されていなくてもよい。例えば、所定の
機能を実現させるために必要な回路の一部は、ガラス基板上にトランジスタを用いて形成
され、所定の機能を実現させるために必要な回路の別の一部は、単結晶基板上に形成され
、単結晶基板上のトランジスタで構成されたＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌ
ａｓｓ）でガラス基板に接続して、ガラス基板上にそのＩＣチップを配置してもよい。あ
るいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）や
プリント基板を用いてガラス基板と接続してもよい。このように、回路の一部が同じ基板
に形成されていることにより、部品点数の削減によるコストの低減、又は回路部品との接
続点数の低減による信頼性の向上を図ることができる。また、駆動電圧が高い部分や駆動
周波数が高い部分の回路は、消費電力が大きくなってしまうので、そのような部分の回路
は同じ基板に形成せず、そのかわりに、例えば、単結晶基板上にその部分の回路を形成し
て、その回路で構成されたＩＣチップを用いるようにすれば、消費電力の増加を防ぐこと
ができる。
なお、本書類（明細書、特許請求の範囲又は図面など）においては、一画素とは、明るさ
を制御できる要素一つ分を示すものとする。よって、一例としては、一画素とは、一つの
色要素を示すものとし、その色要素一つで明るさを表現する。従って、そのときは、Ｒ（
赤）Ｇ（緑）Ｂ（青）の色要素からなるカラー表示装置の場合には、画像の最小単位は、
Ｒの画素とＧの画素とＢの画素との三画素から構成されるものとする。なお、色要素は、
三色に限定されず、三色以上を用いても良いし、ＲＧＢ以外の色を用いても良い。例えば
、白色を加えて、ＲＧＢＷ（Ｗは白）としてもよい。また、ＲＧＢに、例えば、イエロー
、シアン、マゼンタ、エメラルドグリーン、朱色などを一色以上追加してもよい。また、
例えば、ＲＧＢの中の少なくとも一色に類似した色を、ＲＧＢに追加してもよい。例えば
、Ｒ、Ｇ、Ｂ１、Ｂ２としてもよい。Ｂ１とＢ２とは、どちらも青色であるが、少し周波
数が異なっている。同様に、Ｒ１、Ｒ２、Ｇ、Ｂとしてもよい。このような色要素を用い
ることにより、より実物に近い表示を行うことができる。あるいは、このような色要素を
用いることにより、消費電力を低減することが出来る。また、別の例としては、１つの色
要素について、複数の領域を用いて明るさを制御する場合は、その領域一つ分を一画素と
してもよい。よって、一例として、面積階調を行う場合または副画素（サブ画素）を有し
ている場合、一つの色要素につき、明るさを制御する領域が複数あり、その全体で階調を
表現するわけであるが、明るさを制御する領域の一つ分を一画素としてもよい。よって、
その場合は、一つの色要素は、複数の画素で構成されることとなる。あるいは、明るさを
制御する領域が１つの色要素の中に複数あっても、それらをまとめて、１つの色要素を１
画素としてもよい。よって、その場合は、一つの色要素は、一つの画素で構成されること
となる。また、１つの色要素について、複数の領域を用いて明るさを制御する場合、画素
によって、表示に寄与する領域の大きさが異なっている場合がある。また、一つの色要素
につき複数ある、明るさを制御する領域において、各々に供給する信号を僅かに異ならせ
るようにして、視野角を広げるようにしてもよい。つまり、１つの色要素について、複数
個ある領域が各々有する画素電極の電位が、各々異なっていてもよい。その結果、液晶分
子に加わる電圧が各画素電極によって各々異なる。よって、視野角を広くすることが出来
る。
なお、一画素（三色分）と明示的に記載する場合は、ＲとＧとＢの三画素分を一画素と
考える場合であるとする。一画素（一色分）と明示的に記載する場合は、一つの色要素に
つき、複数の領域がある場合、それらをまとめて一画素と考える場合であるとする。
なお、本書類（明細書、特許請求の範囲又は図面など）において、画素は、マトリクス
状に配置（配列）されている場合がある。ここで、画素がマトリクスに配置（配列）され
ているとは、縦方向もしくは横方向において、画素が直線上に並んで配置されている場合
や、ギザギザな線上に配置されている場合を含む。よって、例えば三色の色要素（例えば
ＲＧＢ）でフルカラー表示を行う場合に、ストライプ配置されている場合や、三つの色要
素のドットがデルタ配置されている場合も含む。さらに、ベイヤー配置されている場合も
含む。なお、色要素は、三色に限定されず、それ以上でもよく、例えば、ＲＧＢＷ（Ｗは
白）や、ＲＧＢに、イエロー、シアン、マゼンタなどを一色以上追加したものなどがある
。また、色要素のドット毎にその表示領域の大きさが異なっていてもよい。これにより、
低消費電力化、又は表示素子の長寿命化を図ることができる。
なお、本書類（明細書、特許請求の範囲又は図面など）において、画素に能動素子を有
するアクティブマトリクス方式、または、画素に能動素子を有しないパッシブマトリクス
方式を用いることが出来る。
アクティブマトリクス方式では、能動素子（アクティブ素子、非線形素子）として、トラ
ンジスタだけでなく、さまざまな能動素子（アクティブ素子、非線形素子）を用いること
が出来る。例えば、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）やＴＦＤ（
Ｔｈｉｎ Ｆｉｌｍ Ｄｉｏｄｅ）などを用いることも可能である。これらの素子は、製
造工程が少ないため、製造コストの低減、又は歩留まりの向上を図ることができる。さら
に、素子のサイズが小さいため、開口率を向上させることができ、低消費電力化や高輝度
化をはかることが出来る。
なお、アクティブマトリクス方式以外のものとして、能動素子（アクティブ素子、非線形
素子）を用いないパッシブマトリクス型を用いることも可能である。能動素子（アクティ
ブ素子、非線形素子）を用いないため、製造工程が少なく、製造コストの低減、又は歩留
まりの向上を図ることができる。また、能動素子（アクティブ素子、非線形素子）を用い
ないため、開口率を向上させることができ、低消費電力化や高輝度化をはかることが出来
る。
なお、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端
子を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有しており、ド
レイン領域とチャネル領域とソース領域とを介して電流を流すことが出来る。ここで、ソ
ースとドレインとは、トランジスタの構造や動作条件等によって変わるため、いずれがソ
ースまたはドレインであるかを限定することが困難である。そこで、本書類（明細書、特
許請求の範囲又は図面など）においては、ソース及びドレインとして機能する領域を、ソ
ースもしくはドレインと呼ばない場合がある。その場合、一例としては、それぞれを第１
端子、第２端子と表記する場合がある。あるいは、それぞれを第１の電極、第２の電極と
表記する場合がある。あるいは、ソース領域、ドレイン領域と表記する場合がある。
なお、トランジスタは、ベースとエミッタとコレクタとを含む少なくとも三つの端子を
有する素子であってもよい。この場合も同様に、エミッタとコレクタとを、第１端子、第
２端子と表記する場合がある。
なお、ゲートとは、ゲート電極とゲート配線（ゲート線、ゲート信号線、走査線、走査
信号線等とも言う）とを含んだ全体、もしくは、それらの一部のことを言う。ゲート電極
とは、チャネル領域を形成する半導体と、ゲート絶縁膜を介してオーバーラップしている
部分の導電膜のことを言う。なお、ゲート電極の一部は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏ
ｐｅｄ Ｄｒａｉｎ）領域、ソース領域またはドレイン領域と、ゲート絶縁膜を介してオ
ーバーラップしている場合もある。ゲート配線とは、各トランジスタのゲート電極の間を
接続するための配線、各画素の有するゲート電極の間を接続するための配線、又はゲート
電極と別の配線とを接続するための配線のことを言う。
ただし、ゲート電極としても機能し、ゲート配線としても機能するような部分（領域、
導電膜、配線など）も存在する。そのような部分（領域、導電膜、配線など）は、ゲート
電極と呼んでも良いし、ゲート配線と呼んでも良い。つまり、ゲート電極とゲート配線と
が、明確に区別できないような領域も存在する。例えば、延伸して配置されているゲート
配線の一部とチャネル領域がオーバーラップしている場合、その部分（領域、導電膜、配
線など）はゲート配線として機能しているが、ゲート電極としても機能していることにな
る。よって、そのような部分（領域、導電膜、配線など）は、ゲート電極と呼んでも良い
し、ゲート配線と呼んでも良い。
なお、ゲート電極と同じ材料で形成され、ゲート電極と同じ島（アイランド）を形成し
てつながっている部分（領域、導電膜、配線など）も、ゲート電極と呼んでも良い。同様
に、ゲート配線と同じ材料で形成され、ゲート配線と同じ島（アイランド）を形成してつ
ながっている部分（領域、導電膜、配線など）も、ゲート配線と呼んでも良い。このよう
な部分（領域、導電膜、配線など）は、厳密な意味では、チャネル領域とオーバーラップ
していない場合、又は別のゲート電極と接続させる機能を有していない場合がある。しか
し、ゲート電極またはゲート配線と同じ材料で形成され、ゲート電極またはゲート配線と
同じ島（アイランド）を形成してつながっている部分（領域、導電膜、配線など）がある
。よって、そのような部分（領域、導電膜、配線など）もゲート電極またはゲート配線と
呼んでも良い。
なお、例えば、マルチゲートのトランジスタにおいて、１つのゲート電極と、別のゲー
ト電極とは、ゲート電極と同じ材料で形成された導電膜で接続される場合が多い。そのよ
うな部分（領域、導電膜、配線など）は、ゲート電極とゲート電極とを接続させるための
部分（領域、導電膜、配線など）であるため、ゲート配線と呼んでも良いが、マルチゲー
トのトランジスタを１つのトランジスタと見なすことも出来るため、ゲート電極と呼んで
も良い。つまり、ゲート電極またはゲート配線と同じ材料で形成され、ゲート電極または
ゲート配線と同じ島（アイランド）を形成してつながっている部分（領域、導電膜、配線
など）は、ゲート電極やゲート配線と呼んでも良い。さらに、例えば、ゲート電極とゲー
ト配線とを接続させている部分の導電膜であって、ゲート電極またはゲート配線とは異な
る材料で形成された導電膜も、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い
。
なお、ゲート端子とは、ゲート電極の部分（領域、導電膜、配線など）または、ゲート
電極と電気的に接続されている部分（領域、導電膜、配線など）について、その一部分の
ことを言う。
なお、ゲート配線、ゲート線、ゲート信号線、走査線、走査信号線などと呼ぶ場合、配
線にトランジスタのゲートが接続されていない場合もある。この場合、ゲート配線、ゲー
ト線、ゲート信号線、走査線、走査信号線は、トランジスタのゲートと同じ層で形成され
た配線、トランジスタのゲートと同じ材料で形成された配線またはトランジスタのゲート
と同時に成膜された配線を意味している場合がある。例としては、保持容量用配線、電源
線、基準電位供給配線などがある。
なお、ソースとは、ソース領域とソース電極とソース配線（ソース線、ソース信号線、
データ線、データ信号線等とも言う）とを含んだ全体、もしくは、それらの一部のことを
言う。ソース領域とは、Ｐ型不純物（ボロンやガリウムなど）やＮ型不純物（リンやヒ素
など）が多く含まれる半導体領域のことを言う。従って、少しだけＰ型不純物やＮ型不純
物が含まれる領域、いわゆる、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域
は、ソース領域には含まれない。ソース電極とは、ソース領域とは別の材料で形成され、
ソース領域と電気的に接続されて配置されている部分の導電層のことを言う。ただし、ソ
ース電極は、ソース領域も含んでソース電極と呼ぶこともある。ソース配線とは、各トラ
ンジスタのソース電極の間を接続するための配線、各画素の有するソース電極の間を接続
するための配線、又はソース電極と別の配線とを接続するための配線のことを言う。
しかしながら、ソース電極としても機能し、ソース配線としても機能するような部分（
領域、導電膜、配線など）も存在する。そのような部分（領域、導電膜、配線など）は、
ソース電極と呼んでも良いし、ソース配線と呼んでも良い。つまり、ソース電極とソース
配線とが、明確に区別できないような領域も存在する。例えば、延伸して配置されている
ソース配線の一部とソース領域とがオーバーラップしている場合、その部分（領域、導電
膜、配線など）はソース配線として機能しているが、ソース電極としても機能しているこ
とになる。よって、そのような部分（領域、導電膜、配線など）は、ソース電極と呼んで
も良いし、ソース配線と呼んでも良い。
なお、ソース電極と同じ材料で形成され、ソース電極と同じ島（アイランド）を形成し
てつながっている部分（領域、導電膜、配線など）や、ソース電極とソース電極とを接続
する部分（領域、導電膜、配線など）も、ソース電極と呼んでも良い。さらに、ソース領
域とオーバーラップしている部分も、ソース電極と呼んでも良い。同様に、ソース配線と
同じ材料で形成され、ソース配線と同じ島（アイランド）を形成してつながっている領域
も、ソース配線と呼んでも良い。このような部分（領域、導電膜、配線など）は、厳密な
意味では、別のソース電極と接続させる機能を有していない場合がある。しかし、ソース
電極またはソース配線と同じ材料で形成され、ソース電極またはソース配線とつながって
いる部分（領域、導電膜、配線など）がある。よって、そのような部分（領域、導電膜、
配線など）もソース電極またはソース配線と呼んでも良い。
なお、例えば、ソース電極とソース配線とを接続させている部分の導電膜であって、ソ
ース電極またはソース配線とは異なる材料で形成された導電膜も、ソース電極と呼んでも
良いし、ソース配線と呼んでも良い。
なお、ソース端子とは、ソース領域の領域や、ソース電極や、ソース電極と電気的に接
続されている部分（領域、導電膜、配線など）について、その一部分のことを言う。
なお、ソース配線、ソース線、ソース信号線、データ線、データ信号線などと呼ぶ場合
、配線にトランジスタのソース（ドレイン）が接続されていない場合もある。この場合、
ソース配線、ソース線、ソース信号線、データ線、データ信号線は、トランジスタのソー
ス（ドレイン）と同じ層で形成された配線、トランジスタのソース（ドレイン）と同じ材
料で形成された配線またはトランジスタのソース（ドレイン）と同時に成膜された配線を
意味している場合がある。例としては、保持容量用配線、電源線、基準電位供給配線など
がある。
なお、ドレインについては、ソースと同様である。
なお、半導体装置とは半導体素子（トランジスタ、ダイオード、サイリスタなど）を含
む回路を有する装置のことをいう。さらに、半導体特性を利用することで機能しうる装置
全般を半導体装置と呼んでもよい。または、半導体材料を有する装置のことを半導体装置
と言う。
なお、表示素子とは、光学変調素子、液晶素子、発光素子、ＥＬ素子（有機ＥＬ素子、
無機ＥＬ素子又は有機物及び無機物を含むＥＬ素子）、電子放出素子、電気泳動素子、放
電素子、光反射素子、光回折素子、デジタルマイクロミラーデバイス（ＤＭＤ）、などの
ことを言う。ただし、これに限定されない。
なお、表示装置とは、表示素子を有する装置のことを言う。なお、表示装置は、表示素
子を含む複数の画素を含んでいても良い。なお、表示装置は、複数の画素を駆動させる周
辺駆動回路を含んでいても良い。なお、複数の画素を駆動させる周辺駆動回路は、複数の
画素と同一基板上に形成されてもよい。なお、表示装置は、ワイヤボンディングやバンプ
などによって基板上に配置された周辺駆動回路、いわゆる、チップオングラス（ＣＯＧ）
で接続されたＩＣチップ、または、ＴＡＢなどで接続されたＩＣチップを含んでいても良
い。なお、表示装置は、ＩＣチップ、抵抗素子、容量素子、インダクタ、トランジスタな
どが取り付けられたフレキシブルプリントサーキット（ＦＰＣ）を含んでもよい。なお、
表示装置は、フレキシブルプリントサーキット（ＦＰＣ）などを介して接続され、ＩＣチ
ップ、抵抗素子、容量素子、インダクタ、トランジスタなどが取り付けられたプリント配
線基盤（ＰＷＢ）を含んでいても良い。なお、表示装置は、偏光板または位相差板などの
光学シートを含んでいても良い。なお、表示装置は、照明装置、筐体、音声入出力装置、
光センサなどを含んでいても良い。ここで、バックライトユニットのような照明装置は、
導光板、プリズムシート、拡散シート、反射シート、光源（ＬＥＤ、冷陰極管など）、冷
却装置（水冷式、空冷式）などを含んでいても良い。
なお、照明装置は、バックライトユニット、導光板、プリズムシート、拡散シート、反
射シート、光源（ＬＥＤ、冷陰極管、熱陰極管など）、冷却装置などを有している装置の
ことをいう。
なお、発光装置とは、発光素子などを有している装置のことをいう。表示素子として発
光素子を有している場合は、発光装置は、表示装置の具体例の一つである。
なお、反射装置とは、光反射素子、光回折素子、光反射電極などを有している装置のこ
とをいう。
なお、液晶表示装置とは、液晶素子を有している表示装置をいう。液晶表示装置には、
直視型、投写型、透過型、反射型、半透過型などがある。
なお、駆動装置とは、半導体素子、電気回路、電子回路を有する装置のことを言う。例
えば、ソース信号線から画素内への信号の入力を制御するトランジスタ（選択用トランジ
スタ、スイッチング用トランジスタなどと呼ぶことがある）、画素電極に電圧または電流
を供給するトランジスタ、発光素子に電圧または電流を供給するトランジスタなどは、駆
動装置の一例である。さらに、ゲート信号線に信号を供給する回路（ゲートドライバ、ゲ
ート線駆動回路などと呼ぶことがある）、ソース信号線に信号を供給する回路（ソースド
ライバ、ソース線駆動回路などと呼ぶことがある）などは、駆動装置の一例である。
なお、表示装置、半導体装置、照明装置、冷却装置、発光装置、反射装置、駆動装置な
どは、互いに重複して有している場合がある。例えば、表示装置が、半導体装置および発
光装置を有している場合がある。あるいは、半導体装置が、表示装置および駆動装置を有
している場合がある。
なお、本書類（明細書、特許請求の範囲又は図面など）において、Ａの上にＢが形成さ
れている、あるいは、Ａ上にＢが形成されている、と明示的に記載する場合は、Ａの上に
Ｂが直接接して形成されていることに限定されない。直接接してはいない場合、つまり、
ＡとＢと間に別の対象物が介在する場合も含むものとする。ここで、Ａ、Ｂは、対象物（
例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
従って例えば、層Ａの上に（もしくは層Ａ上に）、層Ｂが形成されている、と明示的に記
載されている場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に直
接接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂが
形成されている場合とを含むものとする。なお、別の層（例えば層Ｃや層Ｄなど）は、単
層でもよいし、複層でもよい。
さらに、Ａの上方にＢが形成されている、と明示的に記載されている場合についても同様
であり、Ａの上にＢが直接接していることに限定されず、ＡとＢとの間に別の対象物が介
在する場合も含むものとする。従って例えば、層Ａの上方に、層Ｂが形成されている、と
いう場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に直接接して
別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂが形成され
ている場合とを含むものとする。なお、別の層（例えば層Ｃや層Ｄなど）は、単層でもよ
いし、複層でもよい。
なお、Ａの上にＢが直接接して形成されている、と明示的に記載する場合は、Ａの上に
直接接してＢが形成されている場合を含み、ＡとＢと間に別の対象物が介在する場合は含
まないものとする。
なお、Ａの下にＢが、あるいは、Ａの下方にＢが、の場合についても、同様である。
なお、本書類（明細書、特許請求の範囲又は図面など）において、明示的に単数として
記載されているものについては、単数であることが望ましい。ただし、これに限定されず
、複数であることも可能である。同様に、明示的に複数として記載されているものについ
ては、複数であることが望ましい。ただし、これに限定されず、単数であることも可能で
ある。
本発明の表示装置は駆動回路に記憶回路を複数有するので、複数のライン期間に対応す
るビデオ信号のデータを並行して保持することができる。そのため、同一のデータを持つ
ライン期間が複数存在し、なおかつ該複数のライン期間の間に別のデータに対応するライ
ン期間が存在していたとしても、一致しているデータと、別のデータとを別々の記憶回路
において保持することができる。よって、一致しているデータが保持されている記憶回路
において、該複数のライン期間が全て終了するまでデータの書き換えを行う必要がない。
すなわち、信号線駆動回路へのビデオ信号の入力と、信号線駆動回路におけるビデオ信号
のサンプリングと、サンプリングされたビデオ信号のデータの記憶回路への書き込みとを
、該複数のライン期間を通して１度で済ませることができる。
したがって、データの一致する複数のライン期間が非連続的に存在する場合であっても
、信号線駆動回路の消費電力を効率的に抑えることができる。さらに信号線駆動回路へビ
デオ信号の入力を行うのに必要な消費電力も抑えることができ、表示装置全体の消費電力
を抑えることができる。
また本発明の表示装置は駆動回路に記憶回路を複数有するので、データの一致する複数
のライン期間で構成されるグループが複数混在する場合でも、各グループに対応するデー
タを、別々の記憶回路において保持することができる。よって、データが保持されている
記憶回路において、該データに対応するグループ内の全てのライン期間が終了するまで、
該データの書き換えを行う必要がない。すなわち、信号線駆動回路へのビデオ信号の入力
と、信号線駆動回路におけるビデオ信号のサンプリングと、サンプリングされたビデオ信
号のデータの記憶回路への書き込みとを、一のグループ内の全てのライン期間を通して１
度で済ませることができる。
したがって、データが一致する複数のライン期間で構成されるグループが複数混在する
場合であっても、信号線駆動回路の消費電力を効率的に抑えることができる。さらに信号
線駆動回路へビデオ信号の入力を行うのに必要な消費電力も抑えることができ、表示装置
全体の消費電力を抑えることができる。
また本発明の表示装置では、メモリ内に複数のライン期間もしくは複数のフレーム期間
に対応するビデオ信号のデータを記憶させることで、データ比較部において一つのライン
期間に対応するビデオ信号のデータを、他の複数のライン期間に対応するビデオ信号のデ
ータと比較することができる。よって、隣接するライン期間に対応するデータのみならず
、より多くのライン期間に対応するデータとの比較が可能になるので、信号線駆動回路の
消費電力を効率的に抑えることができる。
本発明の表示装置の構成を示すブロック図。 本発明の表示装置における信号線駆動回路の動作を示す図。 本発明の表示装置における信号線駆動回路の動作を示す図。 本発明の表示装置における信号線駆動回路の動作を示す図。 本発明の表示装置の駆動方法を示すタイミングチャート。 本発明の表示装置の構成を示すブロック図。 データ比較部の構成を示すブロック図。 データ比較部の構成を示すブロック図。 本発明の表示装置の構成を示すブロック図。 データ比較部の構成を示すブロック図。 本発明の表示装置の構成を示すブロック図。 本発明の表示装置の構成を示すブロック図。 画素部にビデオ信号を入力するタイミングを示すタイミングチャート。 本発明の表示装置における信号線駆動回路の回路図。 本発明の表示装置における信号線駆動回路の回路図。 発光装置の画素部の構成を示す回路図。 液晶表示装置の画素部の構成を示す回路図。 本発明の表示装置の上面図及び断面図。 本発明の表示装置を用いた電子機器の図。 記憶素子の回路図。 データ比較部の構成を示すブロック図。 本発明に係る半導体装置の断面図の一例を説明する図。 本発明に係る半導体装置の断面図の一例を説明する図。 本発明に係る半導体装置の断面図の一例を説明する図。 本発明に係る半導体装置の画素レイアウトの一例を説明する図。 本発明に係る半導体装置の画素レイアウトの一例を説明する図。 本発明に係る半導体装置の画素レイアウトの一例を説明する図。 本発明に係る半導体装置の断面図の一例を説明する図。 本発明に係る半導体装置の周辺構成部材の一例を説明する図。 本発明に係る半導体装置の周辺構成部材の一例を説明する図。 本発明に係る半導体装置のパネル回路構成の一例を説明する図。 本発明に係る半導体装置の断面図の一例を説明する図。 本発明に係る半導体装置の駆動方法の一例を説明する図。 本発明に係る半導体装置の回路構成の一例を説明する図。 本発明に係る半導体装置の周辺構成部材の一例を説明する図。 本発明に係る半導体装置の回路構成の一例を説明する図。 本発明に係る半導体装置の回路構成の一例を説明する図。 本発明に係る半導体装置の回路構成の一例を説明する図。 本発明に係る半導体装置の断面図の一例を説明する図。 本発明に係る半導体装置の断面図の一例を説明する図。 本発明に係る半導体装置の断面図の一例を説明する図。 本発明に係る半導体装置の断面図の一例を説明する図。 本発明に係る半導体装置の上面図の一例を説明する図。 本発明に係る半導体装置の上面図の一例を説明する図。 本発明に係る半導体装置の上面図の一例を説明する図。 本発明に係る半導体装置の画素レイアウトと断面図の一例を説明する図。 本発明に係る半導体装置の画素レイアウトと断面図の一例を説明する図。 本発明に係る半導体装置の画素レイアウトと断面図の一例を説明する図。 本発明に係る半導体装置のタイミングチャートの一例を説明する図。 本発明に係る半導体装置のタイミングチャートの一例を説明する図。 本発明に係る半導体装置の回路構成の一例を説明する図。 本発明に係る半導体装置の回路構成の一例を説明する図。 本発明に係る半導体装置の回路構成の一例を説明する図。 本発明に係る半導体装置の回路構成の一例を説明する図。 本発明に係る半導体装置の回路構成の一例を説明する図。 本発明に係る半導体装置を製造するプロセスを説明する図。 本発明に係る半導体装置の断面図の一例を説明する図。 本発明に係る半導体装置の断面図の一例を説明する図。 本発明に係る半導体装置の断面図の一例を説明する図。 本発明に係る半導体装置の断面図の一例を説明する図。 本発明に係る半導体装置の表示素子の一例を説明する図。 本発明に係る半導体装置の表示素子の一例を説明する図。 本発明に係る半導体装置の構造の一例を説明する図。 本発明に係る半導体装置の構造の一例を説明する図。 本発明に係る半導体装置の構造の一例を説明する図。 本発明に係る半導体装置の構造の一例を説明する図。 本発明に係る半導体装置の構造の一例を説明する図。 本発明に係る半導体装置の回路構成の一例を説明する図。 本発明に係る半導体装置のタイミングチャートの一例を説明する図。 本発明に係る半導体装置のタイミングチャートの一例を説明する図。 本発明に係る半導体装置の駆動方法の一例を説明する図。 本発明に係る半導体装置の表示素子の一例を説明する図。 本発明に係る半導体装置の製造装置の一例を説明する図。 本発明に係る半導体装置の製造装置の一例を説明する図。 本発明に係る半導体装置の構造を説明する図。 本発明に係る半導体装置の構造を説明する図。 本発明に係る半導体装置の構造を説明する図。 本発明に係る半導体装置の構造を説明する図。 本発明に係る半導体装置の構造を説明する図。 本発明に係る半導体装置の構造を説明する図。 本発明に係る半導体装置を用いた電子機器を説明する図。 本発明に係る半導体装置を用いた電子機器を説明する図。 本発明に係る半導体装置を用いた電子機器を説明する図。 本発明に係る半導体装置を用いた電子機器を説明する図。 本発明に係る半導体装置を用いた電子機器を説明する図。 本発明に係る半導体装置を用いた電子機器を説明する図。 本発明に係る半導体装置を用いた電子機器を説明する図。
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多く
の異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱すること
なくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従っ
て、本実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
図１に本発明の表示装置のブロック図を示す。本発明の表示装置は複数の画素を有する
画素部１００と、複数の画素をラインごとに選択することができる走査線駆動回路１０１
と、選択されたライン内の画素へのビデオ信号の入力を制御する信号線駆動回路１０２と
を有する。信号線駆動回路１０２は、シフトレジスタ１０３と、サンプリング回路１０４
と、複数の記憶回路とを少なくとも有する。そして各記憶回路は、１ライン分の画素に入
力されるデータを保持することができる複数の記憶素子を有している。
図１では複数の記憶回路として、第１のラッチ１０５、第２のラッチ１０６、第３のラ
ッチ１０７及び第４のラッチ１０８を用いた例を示している。なお、本発明の表示装置に
用いられるラッチの数は４つに限定されず、ラッチは２つまたは３つであっても良いし、
５つ以上であっても良い。
次に信号線駆動回路１０２の動作について説明する。シフトレジスタ１０３にはクロッ
ク信号Ｓ−ＣＬＫと、スタートパルス信号Ｓ−ＳＰが入力される。シフトレジスタ１０３
はこれらクロック信号Ｓ−ＣＬＫ及びスタートパルス信号Ｓ−ＳＰに従って、パルスが順
次シフトするタイミング信号を生成し、サンプリング回路１０４に入力する。サンプリン
グ回路１０４では、入力されたタイミング信号に従って、信号線駆動回路１０２に入力さ
れた１ライン期間分のビデオ信号をサンプリングする。そして各画素に対応するビデオ信
号をサンプリングしたら、サンプリングされたビデオ信号はその都度下段の第１のラッチ
１０５、第２のラッチ１０６、第３のラッチ１０７または第４のラッチ１０８のいずれか
一つまたは複数に入力される。
なお本実施の形態では、１ライン期間を待たずに、その都度下段の記憶回路にサンプリ
ングされたビデオ信号を入力する例について述べたが本発明はこの構成に限定されない。
１ライン期間分のビデオ信号を全てサンプリングした後に、一斉に下段の記憶回路にサン
プリングされたビデオ信号を入力するようにしても良い。
またビデオ信号のサンプリングは対応する画素毎に順に行っても良いし、１ライン内の
画素をいくつかのグループに分け、各グループに対応する画素ごとに並行して行っても良
い。
第１のラッチ１０５、第２のラッチ１０６、第３のラッチ１０７及び第４のラッチ１０
８には、ビデオ信号が有するデータの書き込みを制御する書き込み用ラッチ信号ＷＳ１〜
ＷＳ４と、保持されているデータの読み出しを制御する読み出し用ラッチ信号ＲＳ１〜Ｒ
Ｓ４とが、それぞれ入力される。より詳細に説明すると、第１のラッチ１０５には書き込
み用ラッチ信号ＷＳ１と、読み出し用ラッチ信号ＲＳ１とが入力される。第２のラッチ１
０６には書き込み用ラッチ信号ＷＳ２と、読み出し用ラッチ信号ＲＳ２とが入力される。
第３のラッチ１０７には書き込み用ラッチ信号ＷＳ３と、読み出し用ラッチ信号ＲＳ３と
が入力される。第４のラッチ１０８には書き込み用ラッチ信号ＷＳ４と、読み出し用ラッ
チ信号ＲＳ４とが入力される。
書き込み用ラッチ信号ＷＳ１〜ＷＳ４に従って、第１のラッチ１０５、第２のラッチ１
０６、第３のラッチ１０７または第４のラッチ１０８には、サンプリング回路１０４から
入力された１ライン期間分のビデオ信号のデータが書き込まれ、保持される。また読み出
し用ラッチ信号ＲＳ１〜ＲＳ４に従って、第１のラッチ１０５、第２のラッチ１０６、第
３のラッチ１０７または第４のラッチ１０８に保持されているデータが、ビデオ信号とし
て出力される。
なお図１では記憶回路の後段に直接画素部１００が接続されているが、本発明はこの構
成に限定されない。画素部１００の前段に、第１のラッチ１０５、第２のラッチ１０６、
第３のラッチ１０７または第４のラッチ１０８から出力されたビデオ信号に信号処理を施
す回路を設けることができる。信号処理を施す回路の一例として、例えば波形を整形する
ことができるバッファ、振幅を増幅することができるレベルシフタ、アナログ信号に変換
することができるデジタルアナログ変換回路などが挙げられる。
そして、第１のラッチ１０５、第２のラッチ１０６、第３のラッチ１０７または第４の
ラッチ１０８のいずれか１つから画素部１００にビデオ信号が入力されるのと並行して、
サンプリング回路１０４は次のライン期間に対応するビデオ信号を再びサンプリングする
ことができる。ただし本発明では、次のライン期間に対応するビデオ信号のデータと同じ
データが、第１のラッチ１０５、第２のラッチ１０６、第３のラッチ１０７または第４の
ラッチ１０８のいずれかにおいて既に保持されている場合、サンプリング回路１０４にお
けるビデオ信号のサンプリングを停止することができる。
サンプリングを停止する場合、シフトレジスタ１０３へのクロック信号Ｓ−ＣＬＫ及び
スタートパルス信号Ｓ−ＳＰのパルスの入力を停止し、シフトレジスタ１０３におけるタ
イミング信号のパルスの生成を停止させる。なお、タイミング信号のパルスの生成を停止
させるために、シフトレジスタ１０３へのクロック信号Ｓ−ＣＬＫのパルスの入力のみを
停止しても良いし、逆にシフトレジスタ１０３へのスタートパルス信号Ｓ−ＳＰのパルス
の入力のみを停止しても良い。シフトレジスタ１０３からのタイミング信号のパルスの出
力が停止することで、サンプリング回路１０４はビデオ信号のサンプリングを停止する。
そして読み出し用ラッチ信号ＲＳ１〜ＲＳ４に従い、次のライン期間に対応するビデオ信
号のデータと同じデータを、第１のラッチ１０５、第２のラッチ１０６、第３のラッチ１
０７または第４のラッチ１０８のいずれかから、画素部１００にビデオ信号として入力す
る。
次に、画素部１００のｊライン目、ｊ＋ａライン目、ｊ＋ｂライン目の画素において、
入力されるビデオ信号のデータが同じである場合を例に挙げ、信号線駆動回路１０２の具
体的な動作について説明する。
まず図２（Ａ）に示すように、ｊライン目の画素が選択されると仮定する。そして、選
択されるｊライン目の画素へは、例えば第１のラッチ１０５に保持されているデータがビ
デオ信号として入力されると仮定する。なお第１のラッチ１０５へのビデオ信号のデータ
の書き込みは、信号線駆動回路１０２内において、シフトレジスタ１０３がタイミング信
号を生成し、該タイミング信号のパルスに従ってサンプリング回路がビデオ信号をサンプ
リングし、第１のラッチ１０５に入力するという、一連の動作により行われる。すなわち
ｊライン目の画素にビデオ信号を入力するために、信号線駆動回路１０２では、図２（Ｂ
）に示すようにシフトレジスタ１０３、サンプリング回路１０４及び第１のラッチ１０５
が駆動することになる。
次に、図３（Ａ）に示すように、ｊ＋ａライン目の画素が選択されると仮定する。選択
されるｊ＋ａライン目の画素へは、ｊライン目に入力されたビデオ信号と同じデータを有
するビデオ信号が入力される。よって、第１のラッチ１０５に保持されているデータをビ
デオ信号として入力すれば良い。なお第１のラッチ１０５へのビデオ信号のデータの書き
込みは、ｊライン目の画素が選択される前に既に完了している。そのため、ｊライン目の
画素の選択が終了した後も第１のラッチ１０５において該データを保持しておけば、ｊ＋
ａライン目の画素が選択される前に、第１のラッチ１０５へのデータの書き込みを再び行
う必要がなくなる。したがって、ｊ＋ａライン目の画素にビデオ信号を入力するために信
号線駆動回路１０２では、図３（Ｂ）に示すように第１のラッチ１０５のみ駆動させれば
良い。
次に図４（Ａ）に示すように、ｊ＋ａライン目の画素が選択された後、ｊ＋ｂライン目
の画素が選択される前に、別のデータに対応するラインの画素が選択されると仮定する。
そして選択されるラインの画素へは、例えば第３のラッチ１０７に保持されているデータ
がビデオ信号として入力されるものと仮定する。なお第３のラッチ１０７へのビデオ信号
のデータの書き込みは、信号線駆動回路１０２内において、シフトレジスタ１０３がタイ
ミング信号を生成し、該タイミング信号のパルスに従ってサンプリング回路１０４がビデ
オ信号をサンプリングし、第３のラッチ１０７に入力するという、一連の動作により行わ
れる。すなわち、当該ラインの画素にビデオ信号を入力するために、信号線駆動回路１０
２では、図４（Ｂ）に示すようにシフトレジスタ１０３、サンプリング回路１０４及び第
３のラッチ１０７が駆動することになる。
なお本発明では、別のデータに対応するラインの画素が選択される間も、第１のラッチ
１０５において、既に書き込まれてあるデータを保持し続けることが可能である。そのた
め、別のデータに対応するラインの選択が終了した後であっても、ｊ＋ｂライン目の画素
が選択されると、ｊ＋ｂライン目の画素に、第１のラッチ１０５に保持されているデータ
をビデオ信号として入力することができる。したがって、ｊ＋ｂライン目の画素にビデオ
信号を入力するために、信号線駆動回路１０２では、図３（Ｂ）の場合と同様に第１のラ
ッチ１０５のみ駆動させれば良い。
次に、図１に示した表示装置を例に挙げ、シフトレジスタ１０３に入力されるクロック
信号Ｓ−ＣＬＫ及びスタートパルス信号Ｓ−ＳＰと、第１のラッチ１０５、第２のラッチ
１０６、第３のラッチ１０７及び第４のラッチ１０８にそれぞれ入力される書き込み用ラ
ッチ信号ＷＳ１〜ＷＳ４及び読み出し用ラッチ信号ＲＳ１〜ＲＳ４と、サンプリング回路
１０４から出力されるビデオ信号のデータ（ＤＡＴＡ１と記載する）と、画素部１００に
入力されるビデオ信号のデータ（ＤＡＴＡ２と記載する）の、タイミングチャートの一例
を図５に示す。ただし図５では、１ライン期間を待たずに、各画素に対応するビデオ信号
をサンプリング回路１０４においてサンプリングしたら、その都度下段の記憶回路にサン
プリングされたビデオ信号を入力する場合を例示する。
図５に示すように、最初に出現するライン期間において、サンプリング回路１０４から
『Ａ』と表記されたデータを有するビデオ信号が出力される。第１のラッチ１０５には、
書き込み用ラッチ信号ＷＳ１のパルスに従って、サンプリング回路１０４から出力された
、『Ａ』のデータを有するビデオ信号が書き込まれる。なお、このとき、他のラッチ回路
においても書き込み用ラッチ信号によって書き込みが可能な状態としても良い。こうする
ことで『Ａ』のデータを複数のラッチ回路に並行して書き込むことができる。
次に出現するライン期間では、サンプリング回路１０４から『Ｂ』と表記されたデータ
を有するビデオ信号が出力される。第２のラッチ１０６には、書き込み用ラッチ信号ＷＳ
２のパルスに従って、サンプリング回路１０４から出力された、『Ｂ』のデータを有する
ビデオ信号が書き込まれる。一方、画素部１００には、読み出し用ラッチ信号ＲＳ１のパ
ルスに従って、第１のラッチ１０５から『Ａ』のデータを有するビデオ信号が入力される
。
次に出現するライン期間では、サンプリング回路１０４から『Ｃ』と表記されたデータ
を有するビデオ信号が出力される。第３のラッチ１０７には、書き込み用ラッチ信号ＷＳ
３のパルスに従って、サンプリング回路１０４から出力された、『Ｃ』のデータを有する
ビデオ信号が書き込まれる。一方、画素部１００には、読み出し用ラッチ信号ＲＳ２のパ
ルスに従って、第２のラッチ１０６から『Ｂ』のデータを有するビデオ信号が入力される
。
次に出現するライン期間では、サンプリング回路１０４から『Ｄ』と表記されたデータ
を有するビデオ信号が出力される。第４のラッチ１０８には、書き込み用ラッチ信号ＷＳ
４のパルスに従って、サンプリング回路１０４から出力された、『Ｄ』のデータを有する
ビデオ信号が書き込まれる。一方、画素部１００には、読み出し用ラッチ信号ＲＳ３のパ
ルスに従って、第３のラッチ１０７から『Ｃ』のデータを有するビデオ信号が入力される
。
次に出現するライン期間では、クロック信号Ｓ−ＣＬＫのパルスとスタートパルス信号
Ｓ−ＳＰのパルスのうち、いずれか一方もしくは両方の、シフトレジスタ１０３への入力
が停止する。よってシフトレジスタ１０３におけるタイミング信号の生成が停止するので
、サンプリング回路１０４からのビデオ信号の出力の更新が停止する。そして画素部１０
０には、読み出し用ラッチ信号ＲＳ４のパルスに従って、第４のラッチ１０８から『Ｄ』
のデータを有するビデオ信号が入力される。
次に出現するライン期間では、前ライン期間から引き続いて、クロック信号Ｓ−ＣＬＫ
のパルスとスタートパルス信号Ｓ−ＳＰのパルスのうち、いずれか一方もしくは両方の、
シフトレジスタ１０３への入力が停止する。よってシフトレジスタ１０３におけるタイミ
ング信号の生成が停止するので、サンプリング回路１０４からのビデオ信号の出力の更新
が停止する。そして画素部１００には、読み出し用ラッチ信号ＲＳ１のパルスに従って、
第１のラッチ１０５から『Ａ』のデータを有するビデオ信号が入力される。
次に出現するライン期間では、前ライン期間から引き続いて、クロック信号Ｓ−ＣＬＫ
のパルスとスタートパルス信号Ｓ−ＳＰのパルスのうち、いずれか一方もしくは両方の、
シフトレジスタ１０３への入力が停止する。よってシフトレジスタ１０３におけるタイミ
ング信号の生成が停止するので、サンプリング回路１０４からのビデオ信号の出力の更新
が停止する。そして画素部１００には、読み出し用ラッチ信号ＲＳ２のパルスに従って、
第２のラッチ１０６から『Ｂ』のデータを有するビデオ信号が入力される。
次に出現するライン期間では、クロック信号Ｓ−ＣＬＫのパルス及びスタートパルス信
号Ｓ−ＳＰのパルスの、シフトレジスタ１０３への入力が再開する。よってシフトレジス
タ１０３におけるタイミング信号の生成も再開されるので、サンプリング回路１０４から
『Ｅ』と表記されたデータを有するビデオ信号が出力される。第３のラッチ１０７には、
書き込み用ラッチ信号ＷＳ３のパルスに従って、サンプリング回路１０４から出力された
、『Ｅ』のデータを有するビデオ信号が書き込まれる。一方画素部１００には、読み出し
用ラッチ信号ＲＳ１のパルスに従って、第１のラッチ１０５から『Ａ』のデータを有する
ビデオ信号が入力される。
次に出現するライン期間では、クロック信号Ｓ−ＣＬＫのパルスとスタートパルス信号
Ｓ−ＳＰのパルスのうち、いずれか一方もしくは両方の、シフトレジスタ１０３への入力
が停止する。よってシフトレジスタ１０３におけるタイミング信号の生成が停止するので
、サンプリング回路１０４からのビデオ信号の出力の更新が停止する。そして画素部１０
０には、読み出し用ラッチ信号ＲＳ３のパルスに従って、第３のラッチ１０７から『Ｅ』
のデータを有するビデオ信号が入力される。
なお図５では、記憶回路にビデオ信号のデータを書き込んだ後、次以降のライン期間に
おいて該書き込んだデータをビデオ信号として画素部１００に入力しているが、本発明は
この構成に限定されない。記憶回路にビデオ信号のデータを書き込むのと並行して、該書
き込んだデータをビデオ信号として画素部１００に入力しても良い。
また図５では、１ライン期間を待たずに、各画素に対応するビデオ信号をサンプリング
回路１０４においてサンプリングしたら、その都度下段の記憶回路にサンプリングされた
ビデオ信号を入力する場合を例示しているが、本発明はこの構成に限定されない。サンプ
リング回路１０４において１ライン期間分のビデオ信号を全てサンプリングした後に、一
斉に下段の記憶回路にサンプリングされたビデオ信号を入力しても良い。ただしこの場合
、１ライン期間内においてビデオ信号をサンプリングする期間と、サンプリングしたビデ
オ信号を出力する期間とに分け、サンプリング回路１０４を動作させる。そして後者の期
間においてのみ、記憶回路へのサンプリングされたビデオ信号の書き込みを行うようにす
る。
本発明の表示装置は、信号線駆動回路１０２に記憶回路を複数有するので、複数のライ
ン期間に対応するビデオ信号のデータを並行して保持することができる。そのため、例え
ば図５で示したように、『Ａ』のデータの書き込みに対応する２番目、６番目、８番目の
ライン期間の間に、別のデータの書き込みに対応するライン期間が存在していたとしても
、『Ａ』のデータと、別のデータとを別々の記憶回路において保持することができる。よ
って、一致している『Ａ』のデータが保持されている記憶回路（図５では第１のラッチ１
０５とした）において、２番目、６番目、８番目のライン期間が全て終了するまでデータ
の書き換えを行う必要がない。すなわち、信号線駆動回路１０２へのビデオ信号の入力と
、信号線駆動回路１０２におけるビデオ信号のサンプリングと、サンプリングされたビデ
オ信号の『Ａ』のデータの記憶回路への書き込みとを、２番目、６番目、８番目のライン
期間を通して１度で済ませることができる。
したがって本発明では、データの一致する複数のラインが非連続的に存在する場合であ
っても、信号線駆動回路１０２の消費電力を効率的に抑えることができる。さらに信号線
駆動回路１０２へビデオ信号の入力を行うのに必要な消費電力も抑えることができ、表示
装置全体の消費電力を抑えることができる。
また本発明の表示装置は駆動回路に記憶回路を複数有するので、『Ａ』のデータに対応
する２番目、６番目、８番目のライン期間で構成されるグループ、『Ｂ』のデータに対応
する３番目、７番目、１０番目のライン期間で構成されるグループ、というように、デー
タの一致する複数のライン期間で構成されるグループが複数混在する場合でも、各グルー
プに対応するデータを、別々の記憶回路において保持することができる。よって、各デー
タが保持されている記憶回路において、該データに対応するグループ内の全てのライン期
間が終了するまで、該データの書き換えを行う必要がない。すなわち、信号線駆動回路１
０２へのビデオ信号の入力と、信号線駆動回路１０２におけるビデオ信号のサンプリング
と、サンプリングされたビデオ信号のデータの記憶回路への書き込みとを、一のグループ
内の全てのライン期間を通して１度で済ませることができる。
したがって、データが一致する複数のライン期間で構成されるグループが複数混在する
場合であっても、信号線駆動回路の消費電力を効率的に抑えることができる。さらに信号
線駆動回路へビデオ信号の入力を行うのに必要な消費電力も抑えることができ、表示装置
全体の消費電力を抑えることができる。
なお図５では、『Ａ』のデータに対応する複数のライン期間で構成されるグループと、
『Ｂ』のデータに対応する複数のライン期間で構成されるグループというように、２つの
グループが存在する場合について説明したが、グループの数は２つである必要はない。記
憶回路におけるデータの書き込みを省略したいグループの数と、記憶回路におけるデータ
の書き込みと読み出しのタイミングとに合わせて、適宜記憶回路の数を設定する。
例えば図５に示したように、記憶回路におけるビデオ信号のデータの書き込みと読み出
しのタイミングがずれている場合について考察する。この場合は、一つのラインに属する
全画素に一斉にデータを書き込む、線順次駆動が可能となる。また、この場合、『Ｃ』の
データに対応したライン期間と、『Ｄ』のデータに対応したライン期間のように、他のラ
イン期間とはデータが一致しないライン期間が複数連続で出現すると、一致したデータを
書き込む記憶回路の他に、一致しないデータを書き込む記憶回路が必要となる。よって、
該グループの数に１を加えた数の記憶回路を信号線駆動回路に設けることが望ましい。
また例えば図５とは異なり、記憶回路にビデオ信号のデータを書き込まずに、サンプリ
ング回路から直接、ビデオ信号として画素部１００に入力することが可能な構成であって
もよい。この場合は、画素ごとに順次、信号を書き込む、点順次駆動が可能となる。この
とき、信号線駆動回路１０２には、一致しないデータを書き込む記憶回路は必ずしも備え
られていなくてもよく、一致するデータを書き込む記憶回路が備えられていればよい。よ
って、この場合は、該グループの数と同じ数の記憶回路を信号線駆動回路１０２に設ける
ことが望ましい。
なお、信号線駆動回路１０２は、図５とは異なり、記憶回路にビデオ信号のデータを書
き込むのと並行して、該書き込んだデータをビデオ信号として画素部１００に入力するよ
うに制御されてもよい。この場合は、一つのライン期間内で記憶回路におけるデータの書
き込みと読み出しを両方行うことができる。こうすることで、信号線駆動回路１０２は、
線順次駆動ができる構成においても、点順次駆動を実現することが可能となる。
なお、記憶回路の数が多いと、記憶回路へのデータの書き込みの回数をより多く省略する
ことができ、信号線駆動回路の消費電力低減につながる。また、逆に記憶回路の数を抑え
ることで、基板に占める信号線駆動回路の面積の割合を抑えることができる。
また本実施の形態では、信号線駆動回路と走査線駆動回路とを１つずつ有する表示装置に
ついて示したが、本発明はこの構成に限定されない。信号線駆動回路を２つ以上設けても
良いし、走査線駆動回路を２つ以上設けても良い。
信号線駆動回路を複数設けた場合は、ビデオ信号のサンプリングを複数の信号線駆動回路
で順に行うことができるので、信号線駆動回路の駆動周波数を低減でき、消費電力も低減
できる。走査線駆動回路を複数設けた場合は、複数のラインを同時に選択し、データを並
行して書き込むことができるので、１ライン期間を長くすることができる。したがって、
信号線駆動回路の駆動周波数を低減できるため、消費電力も低減できる。
なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容（
一部でもよい）は、別の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、
又は置き換えなどを自由に行うことが出来る。さらに、これまでに述べた図において、各
々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させるこ
とが出来る。
同様に、本実施の形態の各々の図で述べた内容（一部でもよい）は、別の実施の形態およ
び実施例の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は置き換え
などを自由に行うことが出来る。さらに、本実施の形態の図において、各々の部分に関し
て、別の実施の形態および実施例の部分を組み合わせることにより、さらに多くの図を構
成させることが出来る。
なお、本実施の形態は、他の実施の形態および実施例で述べた内容（一部でもよい）を、
具現化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した
場合の一例、詳細に述べた場合の一例、応用した場合の一例、関連がある部分についての
一例などを示している。したがって、他の実施の形態および実施例で述べた内容は、本実
施の形態への適用、組み合わせ、又は置き換えを自由に行うことができる。
（実施の形態２）
図６に、本発明の表示装置のブロック図を示す。図６に示す表示装置は、図１に示した
表示装置に加え、ビデオ信号を記憶するためのメモリと、該メモリに記憶されたビデオ信
号を対応するライン期間どうしで比較するデータ比較部１１０とを有する。図６ではビデ
オ信号を記憶するためのメモリとして、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏ
ｒｙ）１１１とＲＡＭ１１２とを用いる例を示す。ＲＡＭ１１１とＲＡＭ１１２には、Ｓ
ＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ
）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの各種
ＲＡＭを用いることができる。
また本発明の表示装置は、図６に示すように制御回路１１３とデータフォーマット回路
１１４とを有していても良い。制御回路１１３には水平方向の同期をとる水平同期信号Ｈ
ｓｙｎｃや、垂直方向の同期をとる垂直同期信号Ｖｓｙｎｃなどの、画素部１００におい
て画面を再構成するために使われる信号と、クロック信号ＣＬＫとが入力される。制御回
路１１３は入力された上記信号を用いて、信号線駆動回路１０２の動作を制御するための
クロック信号Ｓ−ＣＬＫ及びスタートパルス信号Ｓ−ＳＰ、走査線駆動回路１０１の動作
を制御するためのクロック信号Ｇ−ＣＬＫ及びスタートパルス信号Ｇ−ＳＰを生成するこ
とができる。
データフォーマット回路１１４は、入力された画像データを用い、制御回路１１３から
の信号に従って、画素部１００、走査線駆動回路１０１及び信号線駆動回路１０２の仕様
に合ったビデオ信号を生成することができる。
データフォーマット回路１１４から出力されたビデオ信号は、ＲＡＭ１１１またはＲＡ
Ｍ１１２に記憶される。本実施の形態では、ＲＡＭ１１１とＲＡＭ１１２に、それぞれ１
フレーム期間に対応するビデオ信号を記憶させる場合について説明するが、本発明はこの
構成に限定されない。ＲＡＭ１１１とＲＡＭ１１２のそれぞれに、１フレーム期間よりも
長い期間に対応するビデオ信号を記憶させても良いし、１フレーム期間よりも短い複数の
ライン期間に対応するビデオ信号を記憶させても良い。
また本実施の形態では、メモリとして２つのＲＡＭを用いている例を示しているが、本
発明ではメモリの数は２つに限定されない。例えば３つ以上のメモリにビデオ信号を記憶
させても良いし、１つのメモリにビデオ信号を記憶させても良い。ただしメモリが複数あ
る場合、メモリへのビデオ信号の書き込みと、メモリからのビデオ信号の読み出しとを並
行して行うこともできるので、データ比較部１１０の駆動速度をより高めることができる
。そのため、より多くのデータの比較が可能となり、消費電力をさらに効率よく抑えるこ
とが可能になる。
ＲＡＭ１１１とＲＡＭ１１２に記憶されているビデオ信号には、いずれのライン期間に
対応するのかという情報がデータフォーマット回路１１４において付加されている。デー
タ比較部１１０は、各ライン期間に対応するビデオ信号のデータをＲＡＭ１１１またはＲ
ＡＭ１１２から読み出して、比較し、ビデオ信号のデータが一致する複数のライン期間を
抽出する。そしてデータ比較部１１０は、該複数のライン期間のうち最初に出現するライ
ン期間のタイミングに合わせて、該一致するデータが記憶回路のいずれか一つへ書き込ま
れるように、なおかつ該複数のライン期間のうち少なくとも最後に出現するライン期間が
終了するまで、書き込まれたデータが記憶回路において保持されるように、書き込み用ラ
ッチ信号ＷＳ１〜ＷＳ４を生成する。さらにデータ比較部１１０は、ビデオ信号のデータ
が一致する複数のライン期間において、記憶回路に書き込まれたデータがビデオ信号とし
て画素部１００に入力されるように、読み出し用ラッチ信号ＲＳ１〜ＲＳ４を生成する。
生成された書き込み用ラッチ信号ＷＳ１〜ＷＳ４と、読み出し用ラッチ信号ＲＳ１〜ＲＳ
４とは、データ比較部１１０から信号線駆動回路１０２内の記憶回路に入力される。
またデータ比較部１１０は、ビデオ信号のデータが一致する複数のライン期間を通して
、言い換えるとビデオ信号のデータが一致する複数のライン期間において、最初のライン
期間が現れてから最後のライン期間が終了するまで、信号線駆動回路１０２におけるビデ
オ信号のサンプリングを１度で済ませられるように、該複数のライン期間の出現するタイ
ミングに従って、データ比較部１１０に入力されたスタートパルス信号Ｓ−ＳＰ、クロッ
ク信号Ｓ−ＣＬＫに、該複数のラインが書き込まれる期間においてパルスの出力を停止さ
せるように信号処理を施し、信号線駆動回路１０２内のシフトレジスタ１０３に入力する
。上記構成により、サンプリング回路１０４におけるビデオ信号のサンプリングを、複数
のライン期間を通して一度だけとすることができる。
さらにデータ比較部１１０は、ビデオ信号のデータが一致する複数のライン期間を通し
て、信号線駆動回路１０２へのビデオ信号の入力を１度で済ませられるように、該複数の
ライン期間の出現するタイミングに従ってビデオ信号の出力を制御する。
図７に、データ比較部１１０の具体的な構成を一例として示す。図７に示すブロック図
では、データ比較部１１０が、コンパレータ１１５、アドレスメモリ１１６、演算回路１
１７、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路１１８、信号制御回路１１９
を有している。
演算回路１１７は、ＲＡＭ１１１またはＲＡＭ１１２からビデオ信号を読み出す。例え
ばｊ番目のライン期間のビデオ信号と、ｊ＋ａライン目のライン期間のビデオ信号とを読
み出したと仮定する。演算回路１１７は読み出したこれらビデオ信号のデータを比較する
よう、コンパレータ１１５を制御する。そして、コンパレータ１１５における比較の結果
、該ビデオ信号のデータが一致したとすると、演算回路１１７はいずれのライン期間にお
いてデータが一致したかという情報を、アドレスメモリ１１６に記憶させる。
演算回路１１７は、データを比較しなければならないライン期間の数が多いほど、より
高速に駆動させる必要が生じる。例えば１個のライン期間に対応するデータを、Ｎ個のラ
イン期間に対応するデータと比較するならば、演算回路１１７の駆動を制御するクロック
信号の周波数は、クロック信号Ｓ−ＣＬＫの周波数のＮ倍であることが望ましい。よって
図７に示すデータ比較部１１０では、入力されたクロック信号Ｓ−ＣＬＫの周波数をＰＬ
Ｌ回路１１８においてＮ倍に変換し、演算回路１１７に入力する。
なお、演算回路１１７の駆動を制御するためのクロック信号を、別途制御回路１１３に
おいて生成し、演算回路１１７に入力しても良い。この場合、演算回路１１７の駆動を制
御するためのクロック信号の周波数を制御回路１１３において制御することも可能である
ので、ＰＬＬ回路１１８を敢えて設けなくとも良い。
また演算回路１１７は、アドレスメモリ１１６から、いずれのライン期間においてデー
タが一致しているかの情報を読み出す。そして演算回路１１７は、該ライン期間の出現す
るタイミングに従って、データ比較部１１０に入力されたスタートパルス信号Ｓ−ＳＰ及
びクロック信号Ｓ−ＣＬＫに信号処理を施すように、信号制御回路１１９を制御する。信
号処理を施されたスタートパルス信号Ｓ−ＳＰ及びクロック信号Ｓ−ＣＬＫは、信号制御
回路１１９から信号線駆動回路１０２に入力される。
さらに演算回路１１７は、該ライン期間の出現するタイミングに従って、書き込み用ラ
ッチ信号ＷＳ１〜ＷＳ４と、読み出し用ラッチ信号ＲＳ１〜ＲＳ４とを生成するように、
信号制御回路１１９を制御する。生成された書き込み用ラッチ信号ＷＳ１〜ＷＳ４と、読
み出し用ラッチ信号ＲＳ１〜ＲＳ４とは、信号制御回路１１９から信号線駆動回路１０２
に入力される。
また演算回路１１７は、該ライン期間の出現するタイミングに従って、信号制御回路１
１９から信号線駆動回路１０２へのビデオ信号の入力を制御する。例えば図７に示すよう
に、ｊ番目のライン期間では、ｊ番目のライン期間のビデオ信号と、ｊ＋ｐライン目のラ
イン期間のビデオ信号とが演算回路１１７に入力され、データの比較が行われる。そして
演算回路１１７は、比較の結果に関わらず、ｊ番目のライン期間のビデオ信号が信号線駆
動回路１０２に出力されるように、信号制御回路１１９を制御する。次に図２１に示すよ
うに、ｊ番目のライン期間のビデオ信号のデータと、ｊ＋ｐライン目のライン期間のビデ
オ信号のデータとが一致する場合、演算回路１１７は、ｊ＋ｐ番目のライン期間において
、ビデオ信号の信号線駆動回路１０２への出力を停止する。逆にｊ番目のライン期間のビ
デオ信号のデータと、ｊ＋ｐライン目のライン期間のビデオ信号のデータとが一致しない
場合、演算回路１１７はｊ＋ｐ番目のライン期間のビデオ信号が信号線駆動回路１０２に
出力されるように、信号制御回路１１９を制御する。なおｊ＋ｐ番目のライン期間では、
ｊ＋ｐ番目のライン期間のビデオ信号と、ｊ＋ｑライン目（ｐ＜ｑ）のライン期間のビデ
オ信号とが演算回路１１７に入力され、データの比較が行われる。
なお同じデータに対応する複数のライン期間のグループが複数混在し、かつそのグルー
プの数が、記憶回路においてデータの保持が可能な数よりも多い場合が想定される。この
場合、先に記憶回路にデータが書き込まれたグループを優先させ、残りのグループは通常
通りの動作、すなわち各ライン期間で記憶回路においてビデオ信号のデータの書き換えを
行うようにしても良い。あるいは記憶回路において先に他のデータが書き込まれていたと
しても、後に別のグループに属するライン期間が出現したら、該グループの方を優先させ
るべく該グループに対応するデータを書き込むようにしても良い。
また同じデータに対応するライン期間の数が多いグループを優先させるべく、該グルー
プのデータを記憶回路に書き込むようにしても良い。図８に、同じデータに対応する複数
のライン期間のグループが複数混在した場合に、該ライン期間の数に従って該グループに
優先順位をつける場合の、データ比較部１１０の構成を示す。
図８に示すブロック図では、データ比較部１１０が、コンパレータ１１５、アドレスメ
モリ１１６、演算回路１１７、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路１１
８、信号制御回路１１９に加え、カウンタ１２０をさらに有している。図８に示したデー
タ比較部１１０では、コンパレータ１１５における比較の結果、データが一致した場合に
、一致したという情報をカウンタ１２０に送る。カウンタ１２０において、該情報に基づ
きデータが一致するライン期間の数がカウントされると、演算回路１１７は該ライン期間
の数を参照して優先順位を各グループに付ける。そして、優先順位の高いグループのデー
タが優先的に記憶回路において保持されるように、書き込み用ラッチ信号ＷＳ１〜ＷＳ４
と、読み出し用ラッチ信号ＲＳ１〜ＲＳ４とを生成させるべく、信号制御回路１１９を制
御する。
なお図６に示した本発明の表示装置では、スタートパルス信号Ｓ−ＳＰ及びクロック信
号Ｓ−ＣＬＫの信号処理、書き込み用ラッチ信号ＷＳ１〜ＷＳ４及び読み出し用ラッチ信
号ＲＳ１〜ＲＳ４の生成を、全てデータ比較部１１０において行っていたが、制御回路１
１３において行うようにしても良い。次に、図６で示した表示装置において、スタートパ
ルス信号Ｓ−ＳＰ及びクロック信号Ｓ−ＣＬＫの信号処理、書き込み用ラッチ信号ＷＳ１
〜ＷＳ４及び読み出し用ラッチ信号ＲＳ１〜ＲＳ４の生成を制御回路１１３において行う
場合における、データ比較部１１０の動作について、図９を用いて説明する。
図９に示すブロック図において、データ比較部１１０は、各ライン期間に対応するビデ
オ信号のデータをＲＡＭ１１１またはＲＡＭ１１２から読み出して、比較し、ビデオ信号
のデータが一致する複数のライン期間を抽出する。そしていずれのライン期間が抽出され
たのかという情報を含む信号を、タイミング制御信号として制御回路１１３に入力する。
またデータ比較部１１０は、ビデオ信号のデータが一致する複数のライン期間を通して、
信号線駆動回路１０２へのビデオ信号の入力を１度で済ませられるように、該複数のライ
ン期間の出現するタイミングに従ってビデオ信号の出力を制御する。
制御回路１１３は、入力されたタイミング制御信号に従って、ビデオ信号のデータが一
致する複数のライン期間のうち、最初に出現するライン期間のタイミングに合わせて、該
一致するデータが記憶回路のいずれか一つへ書き込まれるように、なおかつ該複数のライ
ン期間のうち少なくとも最後に出現するライン期間が終了するまで、書き込まれたデータ
が記憶回路において保持されるように、書き込み用ラッチ信号ＷＳ１〜ＷＳ４を生成する
。さらに制御回路１１３は、入力されたタイミング制御信号に従って、ビデオ信号のデー
タが一致する複数のライン期間において、記憶回路に書き込まれたデータがビデオ信号と
して画素部１００に入力されるように、読み出し用ラッチ信号ＲＳ１〜ＲＳ４を生成する
。生成された書き込み用ラッチ信号ＷＳ１〜ＷＳ４と、読み出し用ラッチ信号ＲＳ１〜Ｒ
Ｓ４とは、制御回路１１３から信号線駆動回路１０２内の記憶回路に入力される。
また制御回路１１３には水平方向の同期をとる水平同期信号Ｈｓｙｎｃや、垂直方向の
同期をとる垂直同期信号Ｖｓｙｎｃなどの、画素部１００において画面を再構成するため
に使われる信号と、クロック信号ＣＬＫとが入力される。制御回路１１３は入力された上
記信号を用いて、信号線駆動回路１０２の動作を制御するためのクロック信号Ｓ−ＣＬＫ
及びスタートパルス信号Ｓ−ＳＰ、走査線駆動回路１０１の動作を制御するためのクロッ
ク信号Ｇ−ＣＬＫ及びスタートパルス信号Ｇ−ＳＰ、データ比較部の１１０の駆動を制御
するためのクロック信号Ａ−ＣＬＫを生成することができる。クロック信号Ａ−ＣＬＫは
、制御回路１１３からデータ比較部１１０に出力される。そして制御回路１１３は、ビデ
オ信号のデータが一致する複数のライン期間を通して、信号線駆動回路１０２におけるビ
デオ信号のサンプリングを１度で済ませられるように、入力されたタイミング制御信号に
従って、スタートパルス信号Ｓ−ＳＰ及びクロック信号Ｓ−ＣＬＫに信号処理を施し、信
号線駆動回路１０２内のシフトレジスタ１０３に入力する。上記構成により、サンプリン
グ回路１０４におけるビデオ信号のサンプリングを、複数のライン期間を通して一度だけ
とすることができる。
図１０を用いて、同じデータに対応する複数のライン期間のグループが複数混在した場
合に、該ライン期間の数に従って該グループに優先順位をつける場合の、データ比較部１
１０の構成を示す。
図８に示すブロック図では、データ比較部１１０が、コンパレータ１１５、アドレスメ
モリ１１６、演算回路１１７、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路１１
８、信号制御回路１１９に加え、カウンタ１２０をさらに有している。図８に示したデー
タ比較部１１０では、コンパレータ１１５における比較の結果、データが一致した場合に
、一致したという情報をカウンタ１２０に送る。カウンタ１２０において、該情報に基づ
きデータが一致するライン期間の数がカウントされると、演算回路１１７は該ライン期間
の数を参照して優先順位を各グループに付ける。そして、優先順位の高いグループのデー
タが優先的に記憶回路において保持されるように、書き込み用ラッチ信号ＷＳ１〜ＷＳ４
と、読み出し用ラッチ信号ＲＳ１〜ＲＳ４とを生成させるべく、信号制御回路１１９を制
御する。
次に、スタートパルス信号Ｓ−ＳＰ及びクロック信号Ｓ−ＣＬＫの信号処理、書き込み
用ラッチ信号ＷＳ１〜ＷＳ４及び読み出し用ラッチ信号ＲＳ１〜ＲＳ４の生成を制御回路
１１３において行う場合における、図７、図８で示したデータ比較部１１０の動作につい
て、図１０を用いて説明する。なお図１０では図８に示したデータ比較部１１０を例に挙
げてその動作について説明するが、図７に示したデータ比較部１１０も同様にその動作を
説明することができる。
図１０において演算回路１１７は、アドレスメモリ１１６から、いずれのライン期間に
おいてデータが一致しているかの情報を読み出す。そして演算回路１１７は、該情報に基
づき、いずれのライン期間が抽出されたのかという情報を含むタイミング制御信号を生成
するように、信号制御回路１１９を制御する。生成されたタイミング制御信号は、信号制
御回路１１９から制御回路１１３に入力される。
また図１０に示すデータ比較部１１０では、入力されたクロック信号Ａ−ＣＬＫの周波
数をＰＬＬ回路１１８においてＮ倍に変換し、演算回路１１７に入力する。演算回路１１
７の駆動を制御するためのクロック信号Ａ−ＣＬＫの周波数を、別途制御回路１１３にお
いて変換してから、演算回路１１７に入力しても良い。この場合、演算回路１１７の駆動
を制御するためのクロック信号の周波数を制御回路１１３において制御するので、ＰＬＬ
回路１１８を敢えて設けなくとも良い。
本発明の表示装置では、ＲＡＭ１１１、ＲＡＭ１１２内に複数のライン期間もしくは複
数のフレーム期間に対応するビデオ信号のデータを記憶させることで、データ比較部１１
０において一つのライン期間に対応するビデオ信号のデータを、他の複数のライン期間に
対応するビデオ信号のデータと比較することができる。よって、隣接するライン期間に対
応するデータのみならず、より多くのライン期間に対応するデータの比較が可能になるの
で、信号線駆動回路１０２の消費電力を効率的に抑えることができる。
なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容（
一部でもよい）は、別の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、
又は置き換えなどを自由に行うことが出来る。さらに、これまでに述べた図において、各
々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させるこ
とが出来る。
同様に、本実施の形態の各々の図で述べた内容（一部でもよい）は、別の実施の形態およ
び実施例の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は置き換え
などを自由に行うことが出来る。さらに、本実施の形態の図において、各々の部分に関し
て、別の実施の形態および実施例の部分を組み合わせることにより、さらに多くの図を構
成させることが出来る。
なお、本実施の形態は、他の実施の形態および実施例で述べた内容（一部でもよい）を、
具現化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した
場合の一例、詳細に述べた場合の一例、応用した場合の一例、関連がある部分についての
一例などを示している。したがって、他の実施の形態および実施例で述べた内容は、本実
施の形態への適用、組み合わせ、又は置き換えを自由に行うことができる。
（実施の形態３）
本実施の形態では、本発明の表示装置が有する走査線駆動回路の構成について説明する
。図１１に、本発明の表示装置の構成を示すブロック図を、一例として示す。図１１は、
図１に示した表示装置において走査線駆動回路１０１の構成をより詳しく示したものに相
当する。図１１において走査線駆動回路１０１はシフトレジスタ１２１と、バッファ１２
２を有する。
走査線駆動回路１０１には、スタートパルス信号Ｇ−ＳＰ及びクロック信号Ｇ−ＣＬＫ
が入力される。シフトレジスタ１０３はこれらクロック信号Ｇ−ＣＬＫ及びスタートパル
ス信号Ｇ−ＳＰに従って、パルスが順次シフトする選択信号を生成する。バッファ１２２
は、生成された選択信号を波形整形または増幅し、画素部１００に入力する。選択信号は
ラインごとに画素に入力されており、選択信号が有するパルスによって複数あるラインの
うちから一のラインを選択することができる。
なお波形整形にはＡＮＤ、ＯＲ、ＮＡＮＤ、ＮＯＲ等の論理素子を用いた論理回路によっ
て、パルス幅の制御を行うことを含む。また増幅は、レベルシフタ、差動増幅回路等を用
いた信号の振幅の変更、トランジスタのサイズ調整等による画素部の配線とのインピーダ
ンス整合を含む。
選択されたラインの画素には、信号線駆動回路１０２からビデオ信号が入力される。
なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容（
一部でもよい）は、別の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、
又は置き換えなどを自由に行うことが出来る。さらに、これまでに述べた図において、各
々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させるこ
とが出来る。
同様に、本実施の形態の各々の図で述べた内容（一部でもよい）は、別の実施の形態およ
び実施例の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は置き換え
などを自由に行うことが出来る。さらに、本実施の形態の図において、各々の部分に関し
て、別の実施の形態および実施例の部分を組み合わせることにより、さらに多くの図を構
成させることが出来る。
なお、本実施の形態は、他の実施の形態および実施例で述べた内容（一部でもよい）を、
具現化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した
場合の一例、詳細に述べた場合の一例、応用した場合の一例、関連がある部分についての
一例などを示している。したがって、他の実施の形態および実施例で述べた内容は、本実
施の形態への適用、組み合わせ、又は置き換えを自由に行うことができる。
（実施の形態４）
本実施の形態では、画素部にアナログのビデオ信号を入力することができる、本発明の
表示装置の構成について説明する。図１２に、本発明の表示装置の構成を示すブロック図
を、一例として示す。
図１２に示す本発明の表示装置は、複数の画素を有する画素部２００と、複数の画素を
ラインごとに選択することができる走査線駆動回路２０１と、選択されたライン内の画素
へのビデオ信号の入力を制御する信号線駆動回路２０２とを有する。信号線駆動回路２０
２は、シフトレジスタ２０３と、サンプリング回路２０４と、複数の記憶回路と、デジタ
ルアナログ（ＤＡ）変換回路２０９とを少なくとも有する。図１２では複数の記憶回路と
して、第１のラッチ２０５、第２のラッチ２０６、第３のラッチ２０７及び第４のラッチ
２０８を用いた例を示している。なお、本発明の表示装置に用いられるラッチの数は４つ
に限定されず、ラッチは２つまたは３つであっても良いし、５つ以上であっても良い。
次に信号線駆動回路２０２の動作について説明する。図１２に示す表示装置は、図１の
場合と同様に、シフトレジスタ２０３にクロック信号Ｓ−ＣＬＫと、スタートパルス信号
Ｓ−ＳＰが入力される。シフトレジスタ２０３はこれらクロック信号Ｓ−ＣＬＫ及びスタ
ートパルス信号Ｓ−ＳＰに従って、パルスが順次シフトするタイミング信号を生成し、サ
ンプリング回路２０４に入力する。サンプリング回路２０４では、入力されたタイミング
信号に従って、信号線駆動回路２０２に入力された１ライン期間分のビデオ信号をサンプ
リングする。そして１ライン期間分のビデオ信号が全てサンプリングされると、サンプリ
ングされたビデオ信号は一斉に第１のラッチ２０５、第２のラッチ２０６、第３のラッチ
２０７または第４のラッチ２０８のいずれか一つまたは複数に出力される。
なお本実施の形態では、１ライン期間分のビデオ信号を全てサンプリングした後に、一
斉に下段の記憶回路にサンプリングされたビデオ信号を入力する場合を例に挙げて説明す
るが、本発明はこの構成に限定されない。１ライン期間を待たずに、各画素に対応するビ
デオ信号をサンプリングしたら、その都度下段の記憶回路にサンプリングされたビデオ信
号を入力しても良い。
またビデオ信号のサンプリングは対応する画素毎に順に行っても良いし、１ライン内の
画素をいくつかのグループに分け、各グループに対応する画素ごとに並行して行っても良
い。
また本実施の形態では、入力されるデジタルのビデオ信号のビット数に合わせて、各記
憶回路が有する記憶素子の素子数が決まる。例えば８ビットのビデオ信号で表示を行う場
合、第１のラッチ２０５、第２のラッチ２０６、第３のラッチ２０７及び第４のラッチ２
０８は、それぞれ１ラインに含まれる画素数の８倍にあたるフリップフロップ回路を有す
る。
第１のラッチ２０５、第２のラッチ２０６、第３のラッチ２０７及び第４のラッチ２０
８には、ビデオ信号が有するデータの書き込みを制御する書き込み用ラッチ信号ＷＳ１〜
ＷＳ４と、保持されているデータの読み出しを制御する読み出し用ラッチ信号ＲＳ１〜Ｒ
Ｓ４とが、それぞれ入力される。より詳細に説明すると、第１のラッチ２０５には書き込
み用ラッチ信号ＷＳ１と、読み出し用ラッチ信号ＲＳ１とが入力される。第２のラッチ２
０６には書き込み用ラッチ信号ＷＳ２と、読み出し用ラッチ信号ＲＳ２とが入力される。
第３のラッチ２０７には書き込み用ラッチ信号ＷＳ３と、読み出し用ラッチ信号ＲＳ３と
が入力される。第４のラッチ２０８には書き込み用ラッチ信号ＷＳ４と、読み出し用ラッ
チ信号ＲＳ４とが入力される。
書き込み用ラッチ信号ＷＳ１〜ＷＳ４に従って、第１のラッチ２０５、第２のラッチ２
０６、第３のラッチ２０７または第４のラッチ２０８には、サンプリング回路２０４から
出力された１ライン期間分のビデオ信号のデータが書き込まれ、保持される。また読み出
し用ラッチ信号ＲＳ１〜ＲＳ４に従って、第１のラッチ２０５、第２のラッチ２０６、第
３のラッチ２０７または第４のラッチ２０８に保持されているデータが、ビデオ信号とし
てＤＡ変換回路２０９に入力される。ＤＡ変換回路２０９は、入力されたデジタルのビデ
オ信号をアナログのビデオ信号に変換し、画素部２００に入力する。
なお図１ではＤＡ変換回路２０９の後段に直接画素部２００が接続されているが、本発
明はこの構成に限定されない。画素部２００の前段に、ＤＡ変換回路２０９から出力され
たアナログのビデオ信号に信号処理を施す回路を設けることができる。信号処理を施す回
路の一例として、例えば波形を整形することができるバッファ、振幅を増幅することがで
きるレベルシフタなどが挙げられる。
そして、ＤＡ変換回路２０９から画素部２００にビデオ信号が入力されるのと並行して
、サンプリング回路２０４は次のライン期間に対応するビデオ信号を再びサンプリングす
ることができる。ただし本発明では、次のライン期間に対応するビデオ信号のデータと同
じデータが、第１のラッチ２０５、第２のラッチ２０６、第３のラッチ２０７または第４
のラッチ２０８のいずれかにおいて既に保持されている場合、サンプリング回路２０４に
おけるビデオ信号のサンプリングを停止することができる。
サンプリングを停止する場合、シフトレジスタ２０３へのクロック信号Ｓ−ＣＬＫ及び
スタートパルス信号Ｓ−ＳＰのパルスのいずれか一つまたは両方の入力を停止し、シフト
レジスタ２０３におけるタイミング信号のパルスの生成を停止させる。シフトレジスタ２
０３からのタイミング信号のパルスの出力が停止することで、サンプリング回路２０４は
ビデオ信号のサンプリングを停止する。そして読み出し用ラッチ信号ＲＳ１〜ＲＳ４に従
い、次のライン期間に対応するビデオ信号のデータと同じデータを、第１のラッチ２０５
、第２のラッチ２０６、第３のラッチ２０７または第４のラッチ２０８のいずれかから、
ＤＡ変換回路２０９にビデオ信号として入力する。ＤＡ変換回路２０９は入力されたデジ
タルのビデオ信号をアナログのビデオ信号に変換し、画素部２００に入力する。
本実施の形態で示したように、本発明の表示装置は、画素部２００において画素が有す
る表示素子が、アナログのビデオ信号で表示を行うことができる。
なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容（
一部でもよい）は、別の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、
又は置き換えなどを自由に行うことが出来る。さらに、これまでに述べた図において、各
々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させるこ
とが出来る。
同様に、本実施の形態の各々の図で述べた内容（一部でもよい）は、別の実施の形態およ
び実施例の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は置き換え
などを自由に行うことが出来る。さらに、本実施の形態の図において、各々の部分に関し
て、別の実施の形態および実施例の部分を組み合わせることにより、さらに多くの図を構
成させることが出来る。
なお、本実施の形態は、他の実施の形態および実施例で述べた内容（一部でもよい）を、
具現化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した
場合の一例、詳細に述べた場合の一例、応用した場合の一例、関連がある部分についての
一例などを示している。したがって、他の実施の形態および実施例で述べた内容は、本実
施の形態への適用、組み合わせ、又は置き換えを自由に行うことができる。
（実施の形態５）
本実施の形態においては、表示装置の画素構造について説明する。特に、液晶表示装置の
画素構造について説明する。
各液晶モードとトランジスタとを組み合わせた場合の画素構造について、画素の断面図を
参照して説明する。
なお、トランジスタとしては、非晶質シリコン、多結晶シリコン、微結晶（マイクロクリ
スタル、セミアモルファスとも言う）シリコンなどに代表される非単結晶半導体層を有す
る薄膜トランジスタ（ＴＦＴ）などを用いることが出来る。
なお、トランジスタの構造としては、トップゲート型又はボトムゲート型などを用いるこ
とができる。なお、ボトムゲート型のトランジスタとしては、チャネルエッチ型又はチャ
ネル保護型などを用いることができる。
図２２は、ＴＮ方式とトランジスタとを組み合わせた場合の画素の断面図の一例である。
図２２に示す画素構造を液晶表示装置に適用することによって、安価に液晶表示装置を製
造することができる。
図２２に示す画素構造の特徴について説明する。図２２に示した液晶分子１０１１８は、
長軸と短軸を持った細長い分子である。液晶分子１０１１８の向きを示すため、図２２に
おいては、その長さによって表現している。すなわち、長く表現された液晶分子１０１１
８は、その長軸の向きが紙面に平行であり、短く表現された液晶分子１０１１８ほど、そ
の長軸の向きが紙面の法線方向に近くなっているとする。つまり、図２２に示した液晶分
子１０１１８は、第１の基板１０１０１に近いものと、第２の基板１０１１６に近いもの
とでは、その長軸の向きが９０度異なっており、これらの中間に位置する液晶分子１０１
１８の長軸の向きは、これらを滑らかにつなぐような向きとなる。すなわち、図２２に示
した液晶分子１０１１８は、第１の基板１０１０１と第２の基板１０１１６の間で、９０
度ねじれているような配向状態となっている。
なお、トランジスタとして、非晶質半導体を用いたボトムゲート型のトランジスタを用い
た場合について説明する。非晶質半導体を用いたトランジスタを用いた場合、大面積の基
板を用いて、安価に液晶表示装置を製造することができる。
液晶表示装置は、液晶パネルと呼ばれる、画像を表示する基幹部分を有する。液晶パネル
は、加工を施した２枚の基板を、数マイクロメートルのギャップを持たせて貼り合わせ、
２枚の基板間に液晶材料を注入することで作製される。図２２において、２枚の基板は、
第１の基板１０１０１及び第２の基板１０１１６である。第１の基板には、トランジスタ
及び画素電極が形成される。第２の基板には、遮光膜１０１１４、カラーフィルタ１０１
１５、第４の導電層１０１１３、スペーサ１０１１７、及び第２の配向膜１０１１２が形
成される。
なお、第２の基板１０１１６に遮光膜１０１１４が形成されていなくてもよい。遮光膜１
０１１４を形成しない場合は、工程数が減少するため、製造コストを低減することができ
る。構造が簡単であるので、歩留まりの向上を図ることができる。一方、遮光膜１０１１
４を形成する場合は、黒表示時に光漏れの少ない表示装置を得ることができる。
なお、第２の基板１０１１６にカラーフィルタ１０１１５が形成されていなくてもよい。
カラーフィルタ１０１１５を形成しない場合は、工程数が減少するため、製造コストを低
減することができる。構造が簡単であるので、歩留まりの向上を図ることができる。ただ
し、カラーフィルタ１０１１５を形成しない場合でも、フィールドシーケンシャル駆動に
よってカラー表示ができる表示装置を得ることができる。一方、カラーフィルタ１０１１
５を形成する場合は、カラー表示ができる表示装置を得ることができる。
なお、スペーサ１０１１７の代わりに、球状のスペーサを散布してもよい。球状のスペー
サを散布する場合は、工程数が減少するため、製造コストを低減することができる。構造
が簡単であるので、歩留まりの向上を図ることができる。一方、スペーサ１０１１７を形
成する場合は、スペーサの位置がばらつかないため、２枚の基板間の距離を一様にするこ
とができ、表示ムラの少ない表示装置を得ることができる。
第１の基板１０１０１に施す加工について説明する。
まず、第１の基板１０１０１上に、第１の絶縁膜１０１０２がスパッタ法、印刷法又は塗
布法などによって成膜される。ただし、第１の絶縁膜１０１０２は成膜されていなくても
よい。第１の絶縁膜１０１０２は、基板からの不純物が半導体層に影響を及ぼし、トラン
ジスタの性質が変化してしまうのを防ぐ機能を有する。
次に、第１の絶縁膜１０１０２上に、第１の導電層１０１０３がフォトリソグラフィ法、
レーザー直描法又はインクジェット法などによって形成される。
次に、第２の絶縁膜１０１０４がスパッタ法、印刷法又は塗布法などによって全面に成膜
されている。第２の絶縁膜１０１０４は、基板からの不純物が半導体層に影響を及ぼし、
トランジスタの性質が変化してしまうのを防ぐ機能を有する。
次に、第１の半導体層１０１０５及び第２の半導体層１０１０６が形成される。なお、第
１の半導体層１０１０５及び第２の半導体層１０１０６は連続して成膜され、同時にその
形状が加工される。
次に、第２の導電層１０１０７がフォトリソグラフィ法、レーザー直描法又はインクジェ
ット法などによって形成される。なお、第２の導電層１０１０７の形状が加工されるとき
に行われるエッチング方法としては、ドライエッチングで行なうのが好適である。なお、
第２の導電層１０１０７としては、透明性を有する材料を用いてもよいし、反射性を有す
る材料を用いてもよい。
次に、トランジスタのチャネル領域を形成する。その工程の一例を説明する。第２の半導
体層１０１０６は、第２の導電層１０１０７をマスクとして用いてエッチングされる。あ
るいは、第２の導電層１０１０７の形状を加工するためのマスクを用いてエッチングされ
る。そして、第２の半導体層１０１０６が除去された部分の第１の導電層１０１０３がト
ランジスタとチャネル領域となる。こうすることで、マスク枚数を減らすことができるの
で、製造コストを低減することができる。
次に、第３の絶縁膜１０１０８が形成され、第３の絶縁膜１０１０８には選択的にコンタ
クトホールが形成されている。なお、第３の絶縁膜１０１０８にコンタクトホールを形成
すると同時に、第２の絶縁膜１０１０４にもコンタクトホールを形成してもよい。なお、
第３の絶縁膜１０１０８の表面は、できるだけ平坦であることが好適である。なぜならば
、液晶が接する面の凹凸により、液晶分子の配向が影響を受けてしまうからである。
次に、第３の導電層１０１０９がフォトリソグラフィ法、レーザー直描法又はインクジェ
ット法などによって形成される。
次に、第１の配向膜１０１１０が形成される。なお、第１の配向膜１０１１０を形成後、
液晶分子の配向を制御するために、ラビングを行なってもよい。ラビングは、布で配向膜
をこすることによって、配向膜にスジをつける工程である。ラビングを行なうことによっ
て、配向膜に配向性を持たせることができる。
以上のように作製した第１の基板１０１０１と、遮光膜１０１１４、カラーフィルタ１０
１１５、第４の導電層１０１１３、スペーサ１０１１７及び第２の配向膜１０１１２が形
成された第２の基板１０１１６とがシール材によって数マイクロメートルのギャップを持
たせて貼り合わせられる。そして、２枚の基板間に液晶材料が注入される。なお、ＴＮ方
式では、第４の導電層１０１１３は、第２の基板１０１１６の全面に形成される。
図２３（Ａ）は、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍ
ｅｎｔ）方式とトランジスタとを組み合わせた場合の画素の断面図の一例である。図２３
（Ａ）に示す画素構造を液晶表示装置に適用することによって、視野角が大きく、応答速
度が速く、コントラストの大きい液晶表示装置を得ることができる。
図２３（Ａ）に示す画素構造の特徴について説明する。ＭＶＡ方式の液晶パネルの画素構
造の特徴について説明する。図２３（Ａ）に示した液晶分子１０２１８は、長軸と短軸を
持った細長い分子である。液晶分子１０２１８の向きを示すため、図２３（Ａ）において
は、その長さによって表現している。すなわち、長く表現された液晶分子１０２１８は、
その長軸の向きが紙面に平行であり、短く表現された液晶分子１０２１８ほど、その長軸
の向きが紙面の法線方向に近くなっているとする。つまり、図２３（Ａ）に示した液晶分
子１０２１８は、その長軸の向きが配向膜の法線方向を向くように配向している。よって
、配向制御用突起１０２１９のある部分の液晶分子１０２１８は、配向制御用突起１０２
１９を中心として放射状に配向する。この状態となることによって、視野角の大きい液晶
表示装置を得ることができる。
なお、トランジスタとして、非晶質半導体を用いたボトムゲート型のトランジスタを用い
た場合について説明する。非晶質半導体を用いたトランジスタを用いた場合、大面積の基
板を用いて、安価に液晶表示装置を製造することができる。
液晶表示装置は、液晶パネルと呼ばれる、画像を表示する基幹部分を有する。液晶パネル
は、加工を施した２枚の基板を、数マイクロメートルのギャップを持たせて貼り合わせ、
２枚の基板間に液晶材料を注入することで作製される。図２３（Ａ）において、２枚の基
板は、第１の基板１０２０１及び第２の基板１０２１６である。第１の基板には、トラン
ジスタ及び画素電極が形成されている。第２の基板には、遮光膜１０２１４、カラーフィ
ルタ１０２１５、第４の導電層１０２１３、スペーサ１０２１７、第２の配向膜１０２１
２、及び配向制御用突起１０２１９が形成されている。
なお、第２の基板１０２１６に遮光膜１０２１４が形成されていなくてもよい。遮光膜１
０２１４を形成しない場合は、工程数が減少するため、製造コストを低減することができ
る。構造が簡単であるので、歩留まりの向上を図ることができる。一方、遮光膜１０２１
４を形成する場合は、黒表示時に光漏れの少ない表示装置を得ることができる。
なお、第２の基板１０２１６にカラーフィルタ１０２１５が形成されていなくてもよい。
カラーフィルタ１０２１５を形成しない場合は、工程数が減少するため、製造コストを低
減することができる。構造が簡単であるので、歩留まりの向上を図ることができる。ただ
し、カラーフィルタ１０２１５を作製しない場合でも、フィールドシーケンシャル駆動に
よってカラー表示ができる表示装置を得ることができる。一方、カラーフィルタ１０２１
５を形成する場合は、カラー表示ができる表示装置を得ることができる。
なお、第２の基板１０２１６にスペーサ１０２１７の代わりに、球状のスペーサを散布し
てもよい。球状のスペーサを散布する場合は、工程数が減少するため、製造コストを低減
することができる。構造が簡単であるので、歩留まりを向上させることができる。一方、
スペーサ１０２１７を形成する場合は、スペーサの位置がばらつかないため、２枚の基板
間の距離を一様にすることができ、表示ムラの少ない表示装置を得ることができる。
第１の基板１０２０１に施す加工について説明する。
まず、第１の基板１０２０１上に、第１の絶縁膜１０２０２がスパッタ法、印刷法又は塗
布法などによって成膜される。ただし、第１の絶縁膜１０２０２は成膜されていなくても
よい。第１の絶縁膜１０２０２は、基板からの不純物が半導体層に影響を及ぼし、トラン
ジスタの性質が変化してしまうのを防ぐ機能を有する。
次に、第１の絶縁膜１０２０２上に、第１の導電層１０２０３がフォトリソグラフィ法、
レーザー直描法又はインクジェット法などによって形成される。
次に、第２の絶縁膜１０２０４がスパッタ法、印刷法又は塗布法などによって全面に成膜
されている。第２の絶縁膜１０２０４は、基板からの不純物が半導体層に影響を及ぼし、
トランジスタの性質が変化してしまうのを防ぐ機能を有する。
次に、第１の半導体層１０２０５及び第２の半導体層１０２０６が形成される。なお、第
１の半導体層１０２０５及び第２の半導体層１０２０６は連続して成膜され、同時にその
形状が加工される。
次に、第２の導電層１０２０７がフォトリソグラフィ法、レーザー直描法又はインクジェ
ット法などによって形成される。なお、第２の導電層１０２０７の形状が加工されるとき
に行われるエッチング方法としては、ドライエッチングで行なうのが好適である。なお、
第２の導電層１０２０７としては、透明性を有する材料を用いてもよいし、反射性を有す
る材料を用いてもよい。
次に、トランジスタのチャネル領域を形成する。その工程の一例を説明する。第２の半導
体層１０２０６は、第２の導電層１０２０７をマスクとして用いてエッチングされる。あ
るいは、第２の導電層１０２０７の形状を加工するためのマスクを用いてエッチングされ
る。そして、第２の半導体層１０２０６が除去された部分の第１の導電層１０２０３がト
ランジスタとチャネル領域となる。こうすることで、マスク枚数を減らすことができるの
で、製造コストを低減することができる。
次に、第３の絶縁膜１０２０８が形成され、第３の絶縁膜１０２０８には選択的にコンタ
クトホールが形成されている。なお、第３の絶縁膜１０２０８にコンタクトホールを形成
すると同時に、第２の絶縁膜１０２０４にもコンタクトホールを形成してもよい。
次に、第３の導電層１０２０９がフォトリソグラフィ法、レーザー直描法又はインクジェ
ット法などによって形成される。
次に、第１の配向膜１０２１０が形成される。なお、第１の配向膜１０２１０を形成後、
液晶分子の配向を制御するために、ラビングを行なってもよい。ラビングは、布で配向膜
をこすることによって、配向膜にスジをつける工程である。ラビングを行なうことによっ
て、配向膜に配向性を持たせることができる。
以上のように作製した第１の基板１０２０１と、遮光膜１０２１４、カラーフィルタ１０
２１５、第４の導電層１０２１３、スペーサ１０２１７、及び第２の配向膜１０２１２を
作製した第２の基板１０２１６とがシール材によって数マイクロメートルのギャップを持
たせて貼り合わせられる。そして、２枚の基板間に液晶材料が注入される。なお、ＭＶＡ
方式では、第４の導電層１０２１３は、第２の基板１０２１６の全面に形成されている。
なお、第４の導電層１０２１３に接して、配向制御用突起１０２１９が形成されている。
配向制御用突起１０２１９の形状は、滑らかな曲面を持った形状であることが好ましい。
こうすることで、近接する液晶分子１０２１８の配向が極近いものとなるため、配向不良
を低減することができる。配向膜の段切れによって起こる配向膜の不良を低減することが
できる。
図２３（Ｂ）は、ＰＶＡ（Ｐａｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）
方式とトランジスタとを組み合わせた場合の画素の断面図の一例である。図２３（Ｂ）に
示す画素構造を液晶表示装置に適用することによって、視野角が大きく、応答速度が速く
、コントラストの大きい液晶表示装置を得ることができる。
図２３（Ｂ）に示す画素構造の特徴について説明する。図２３（Ｂ）に示した液晶分子１
０２４８は、長軸と短軸を持った細長い分子である。液晶分子１０２４８の向きを示すた
め、図２３（Ｂ）においては、その長さによって表現している。すなわち、長く表現され
た液晶分子１０２４８は、その長軸の向きが紙面に平行であり、短く表現された液晶分子
１０２４８ほど、その長軸の向きが紙面の法線方向に近くなっているとする。つまり、図
２３（Ｂ）に示した液晶分子１０２４８は、その長軸の向きが配向膜の法線方向を向くよ
うに配向している。よって、電極切り欠き部１０２４９のある部分の液晶分子１０２４８
は、電極切り欠き部１０２４９と第４の導電層１０２４３の境界を中心として放射状に配
向する。この状態となることによって、視野角の大きい液晶表示装置を得ることができる
。
なお、トランジスタとして、非晶質半導体を用いたボトムゲート型のトランジスタを用い
た場合について説明する。非晶質半導体を用いたトランジスタを用いた場合、大面積の基
板を用いて、安価に液晶表示装置を製造することができる。
液晶表示装置は、液晶パネルと呼ばれる、画像を表示する基幹部分を有する。液晶パネル
は、加工を施した２枚の基板を、数マイクロメートルのギャップを持たせて貼り合わせ、
２枚の基板間に液晶材料を注入することで作製される。図２３（Ｂ）において、２枚の基
板は、第１の基板１０２３１、及び第２の基板１０２４６である。第１の基板には、トラ
ンジスタ及び画素電極が形成されている。第２の基板には、遮光膜１０２４４、カラーフ
ィルタ１０２４５、第４の導電層１０２４３、スペーサ１０２４７、及び第２の配向膜１
０２４２が形成されている。
なお、第２の基板１０２４６に遮光膜１０２４４が形成されていなくてもよい。遮光膜１
０２４４を形成しない場合は、工程数が減少するため、製造コストを低減することができ
る。構造が簡単であるので、歩留まりの向上を図ることができる。一方、遮光膜１０２４
４を形成する場合は、黒表示時に光漏れの少ない表示装置を得ることができる。
なお、第２の基板１０２４６にカラーフィルタ１０２４５が形成されていなくてもよい。
カラーフィルタ１０２４５を形成しない場合は、工程数が減少するため、製造コストを低
減することができる。構造が簡単であるので、歩留まりの向上を図ることができる。ただ
し、カラーフィルタ１０２４５を作製しない場合でも、フィールドシーケンシャル駆動に
よってカラー表示ができる表示装置を得ることができる。一方、カラーフィルタ１０２４
５を形成する場合は、カラー表示ができる表示装置を得ることができる。
なお、第２の基板１０２４６にスペーサ１０２４７の代わりに、球状のスペーサを散布し
てもよい。球状のスペーサを散布する場合は、工程数が減少するため、製造コストを低減
することができる。構造が簡単であるので、歩留まりを向上させることができる。一方、
スペーサ１０２４７を形成する場合は、スペーサの位置がばらつかないため、２枚の基板
間の距離を一様にすることができ、表示ムラの少ない表示装置を得ることができる。
第１の基板１０２３１に施す加工について説明する。
まず、第１の基板１０２３１上に、第１の絶縁膜１０２３２がスパッタ法、印刷法又は塗
布法などによって成膜される。ただし、第１の絶縁膜１０２３２は成膜されていなくても
よい。第１の絶縁膜１０２３２は、基板からの不純物が半導体層に影響を及ぼし、トラン
ジスタの性質が変化してしまうのを防ぐ機能を有する。
次に、第１の絶縁膜１０２３２上に、第１の導電層１０２３３がフォトリソグラフィ法、
レーザー直描法又はインクジェット法などによって形成される。
次に、第２の絶縁膜１０２３４がスパッタ法、印刷法又は塗布法などによって全面に成膜
されている。第２の絶縁膜１０２３４は、基板からの不純物が半導体層に影響を及ぼし、
トランジスタの性質が変化してしまうのを防ぐ機能を有する。
次に、第１の半導体層１０２３５及び第２の半導体層１０２３６が形成される。なお、第
１の半導体層１０２３５及び第２の半導体層１０２３６は連続して成膜され、同時にその
形状が加工される。
次に、第２の導電層１０２３７がフォトリソグラフィ法、レーザー直描法又はインクジェ
ット法などによって形成される。なお、第２の導電層１０２３７の形状が加工されるとき
に行われるエッチング方法としては、ドライエッチングで行なうのが好適である。なお、
第２の導電層１０２３７としては、透明性を有する材料を用いてもよいし、反射性を有す
る材料を用いてもよい。
次に、トランジスタのチャネル領域を形成する。その工程の一例を説明する。第２の半導
体層１０２３６は、第２の導電層１０２３７をマスクとして用いてエッチングされる。あ
るいは、第２の導電層１０２３７の形状を加工するためのマスクを用いてエッチングされ
る。そして、第２の半導体層１０２３６が除去された部分の第１の導電層１０２３３がト
ランジスタとチャネル領域となる。こうすることで、マスク枚数を減らすことができるの
で、製造コストを低減することができる。
次に、第３の絶縁膜１０２３８が形成され、第３の絶縁膜１０２３８には選択的にコンタ
クトホールが形成されている。なお、第３の絶縁膜１０２３８にコンタクトホールを形成
すると同時に、第２の絶縁膜１０２３４にもコンタクトホールを形成してもよい。なお、
第３の絶縁膜１０２３８の表面は、できるだけ平坦であることが好適である。なぜならば
、液晶が接する面の凹凸により、液晶分子の配向が影響を受けてしまうからである。
次に、第３の導電層１０２３９がフォトリソグラフィ法、レーザー直描法又はインクジェ
ット法などによって形成される。
次に、第１の配向膜１０２４０が形成される。なお、第１の配向膜１０２４０を形成後、
液晶分子の配向を制御するために、ラビングを行なってもよい。ラビングは、布で配向膜
をこすることによって、配向膜にスジをつける工程である。ラビングを行なうことによっ
て、配向膜に配向性を持たせることができる。
以上のように作製した第１の基板１０２３１と、遮光膜１０２４４、カラーフィルタ１０
２４５、第４の導電層１０２４３、スペーサ１０２４７、及び第２の配向膜１０２４２を
作製した第２の基板１０２４６とがシール材によって数マイクロメートルのギャップを持
たせて貼り合わせられる。そして、２枚の基板間に液晶材料が注入される。なお、ＰＶＡ
方式では、第４の導電層１０２４３にパターン加工が施され、電極切り欠き部１０２４９
が形成される。なお、電極切り欠き部１０２４９の形状に限定はないが、異なる向きを持
った複数の矩形を組み合わせた形状であるのが好適である。こうすることで、配向の異な
る複数の領域が形成できるので、視野角の大きな液晶表示装置を得ることができる。なお
、電極切り欠き部１０２４９と第４の導電層１０２４３の境界における第４の導電層１０
２４３の形状は、滑らかな曲線であることが好適である。こうすることで、近接する液晶
分子１０２４８の配向が極近いものとなるため、配向不良が低減する。第２の配向膜１０
２４２が、電極切り欠き部１０２４９によって段切れを起こしてしまうことによる、配向
膜の不良も低減することができる。
図２４（Ａ）は、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）方式とトランジスタ
とを組み合わせた場合の画素の断面図の一例である。図２４（Ａ）に示す画素構造を液晶
表示装置に適用することによって、原理的に視野角が大きく、応答速度の階調依存性の小
さい液晶表示装置を得ることができる。
図２４（Ａ）に示す画素構造の特徴について説明する。図２４（Ａ）に示した液晶分子１
０３１８は、長軸と短軸を持った細長い分子である。液晶分子１０３１８の向きを示すた
め、図２４（Ａ）においては、その長さによって表現している。すなわち、長く表現され
た液晶分子１０３１８は、その長軸の向きが紙面に平行であり、短く表現された液晶分子
１０３１８ほど、その長軸の向きが紙面の法線方向に近くなっているとする。つまり、図
２４（Ａ）に示した液晶分子１０３１８は、その長軸の向きが常に基板と水平の方向を向
くように配向している。図２４（Ａ）においては、電界のない状態における配向を表して
いるが、液晶分子１０３１８に電界がかかったときは、その長軸の向きが常に基板と水平
の方向を保ったまま、水平面内で回転する。この状態となることによって、視野角の大き
い液晶表示装置を得ることができる。
なお、トランジスタとして、非晶質半導体を用いたボトムゲート型のトランジスタを用い
た場合について説明する。非晶質半導体を用いたトランジスタを用いた場合、大面積の基
板を用いて、安価に液晶表示装置を製造することができる。
液晶表示装置は、液晶パネルと呼ばれる、画像を表示する基幹部分を有する。液晶パネル
は、加工を施した２枚の基板を、数マイクロメートルのギャップを持たせて貼り合わせ、
２枚の基板間に液晶材料を注入することで作製される。図２４（Ａ）において、２枚の基
板は、第１の基板１０３０１、及び第２の基板１０３１６である。第１の基板には、トラ
ンジスタ及び画素電極が形成されている。第２の基板には、遮光膜１０３１４、カラーフ
ィルタ１０３１５、スペーサ１０３１７、及び第２の配向膜１０３１２が形成されている
。
なお、第２の基板１０３１６に遮光膜１０３１４が形成されていなくてもよい。遮光膜１
０３１４を形成しない場合は、工程数が減少するため、製造コストを低減することができ
る。構造が簡単であるので、歩留まりの向上を図ることができる。一方、遮光膜１０３１
４を形成する場合は、黒表示時に光漏れの少ない表示装置を得ることができる。
なお、第２の基板１０３１６にカラーフィルタ１０３１５が形成されていなくてもよい。
カラーフィルタ１０３１５を形成しない場合は、工程数が減少するため、製造コストを低
減することができる。ただし、カラーフィルタ１０３１５を形成しない場合でも、フィー
ルドシーケンシャル駆動によってカラー表示ができる表示装置を得ることができる。構造
が簡単であるので、歩留まりの向上を図ることができる。一方、カラーフィルタ１０３１
５を形成する場合は、カラー表示ができる表示装置を得ることができる。
なお、第２の基板１０３１６にスペーサ１０３１７の代わりに、球状のスペーサを散布し
てもよい。球状のスペーサを散布する場合は、工程数が減少するため、製造コストを低減
することができる。構造が簡単であるので、歩留まりを向上させることができる。一方、
スペーサ１０３１７を形成する場合は、スペーサの位置がばらつかないため、２枚の基板
間の距離を一様にすることができ、表示ムラの少ない表示装置を得ることができる。
第１の基板１０３０１に施す加工について説明する。
まず、第１の基板１０３０１上に、第１の絶縁膜１０３０２がスパッタ法、印刷法又は塗
布法などによって成膜される。ただし、第１の絶縁膜１０３０２は成膜されていなくても
よい。第１の絶縁膜１０３０２は、基板からの不純物が半導体層に影響を及ぼし、トラン
ジスタの性質が変化してしまうのを防ぐ機能を有する。
次に、第１の絶縁膜１０３０２上に、第１の導電層１０３０３がフォトリソグラフィ法、
レーザー直描法又はインクジェット法などによって形成される。
次に、第２の絶縁膜１０３０４がスパッタ法、印刷法又は塗布法などによって全面に成膜
されている。第２の絶縁膜１０３０４は、基板からの不純物が半導体層に影響を及ぼし、
トランジスタの性質が変化してしまうのを防ぐ機能を有する。
次に、第１の半導体層１０３０５及び第２の半導体層１０３０６が形成される。なお、第
１の半導体層１０３０５及び第２の半導体層１０３０６は連続して成膜され、同時にその
形状が加工される。
次に、第２の導電層１０３０７がフォトリソグラフィ法、レーザー直描法又はインクジェ
ット法などによって形成される。なお、第２の導電層１０３０７の形状が加工されるとき
に行われるエッチング方法としては、ドライエッチングで行なうのが好適である。なお、
第２の導電層１０３０７としては、透明性を有する材料を用いてもよいし、反射性を有す
る材料を用いてもよい。
次に、トランジスタのチャネル領域を形成する。その工程の一例を説明する。第２の半導
体層１０３０６は、第２の導電層１０３０７をマスクとして用いてエッチングされる。あ
るいは、第２の導電層１０３０７の形状を加工するためのマスクを用いてエッチングされ
る。そして、第２の半導体層１０３０６が除去された部分の第１の導電層１０３０３がト
ランジスタとチャネル領域となる。こうすることで、マスク枚数を減らすことができるの
で、製造コストを低減することができる。
次に、第３の絶縁膜１０３０８が形成され、第３の絶縁膜１０３０８には選択的にコンタ
クトホールが形成されている。なお、第３の絶縁膜１０３０８にコンタクトホールを形成
すると同時に、第２の絶縁膜１０３０４にもコンタクトホールを形成してもよい。
次に、第３の導電層１０３０９がフォトリソグラフィ法、レーザー直描法又はインクジェ
ット法などによって形成される。ここで、第３の導電層１０３０９の形状は、互いにかみ
合った２つの櫛歯状とする。一方の櫛歯状の電極がトランジスタのソース電極及びドレイ
ン電極の一方と電気的に接続され、他方の櫛歯状の電極が共通電極と電気的に接続される
。こうすることで、液晶分子１０３１８に効果的に横方向の電界をかけることができる。
次に、第１の配向膜１０３１０が形成される。なお、第１の配向膜１０３１０を形成後、
液晶分子の配向を制御するために、ラビングを行なってもよい。ラビングは、布で配向膜
をこすることによって、配向膜にスジをつける工程である。ラビングを行なうことによっ
て、配向膜に配向性を持たせることができる。
以上のように作製した第１の基板１０３０１と、遮光膜１０３１４、カラーフィルタ１０
３１５、スペーサ１０３１７、及び第２の配向膜１０３１２とがシール材によって数マイ
クロメートルのギャップを持たせて貼り合わせられる。そして、２枚の基板間に液晶材料
が注入される。
図２４（Ｂ）は、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）方式ととト
ランジスタとを組み合わせた場合の画素の断面図の一例である。図２４（Ｂ）に示す画素
構造を液晶表示装置に適用することによって、原理的に視野角が大きく、応答速度の階調
依存性の小さい液晶表示装置を得ることができる。
図２６（Ｂ）に示す画素構造の特徴について説明する。図２６（Ｂ）に示した液晶分子１
０３４８は、長軸と短軸を持った細長い分子である。液晶分子１０３４８の向きを示すた
め、図２６（Ｂ）においては、その長さによって表現している。すなわち、長く表現され
た液晶分子１０３４８は、その長軸の向きが紙面に平行であり、短く表現された液晶分子
１０３４８ほど、その長軸の向きが紙面の法線方向に近くなっているとする。つまり、図
２６（Ｂ）に示した液晶分子１０３４８は、その長軸の向きが常に基板と水平の方向を向
くように配向している。図２６（Ｂ）においては、電界のない状態における配向を表して
いるが、液晶分子１０３４８に電界がかかったときは、その長軸の向きが常に基板と水平
の方向を保ったまま、水平面内で回転する。この状態となることによって、視野角の大き
い液晶表示装置を得ることができる。
なお、トランジスタとして、非晶質半導体を用いたボトムゲート型のトランジスタを用い
た場合について説明する。非晶質半導体を用いたトランジスタを用いた場合、大面積の基
板を用いて、安価に液晶表示装置を製造することができる。
液晶表示装置は、液晶パネルと呼ばれる、画像を表示する基幹部分を有する。液晶パネル
は、加工を施した２枚の基板を、数マイクロメートルのギャップを持たせて貼り合わせ、
２枚の基板間に液晶材料を注入することで作製される。図２６（Ｂ）において、２枚の基
板は、第１の基板１０３３１及び第２の基板１０３４６である。第１の基板には、トラン
ジスタ及び画素電極が形成され、第２の基板には、遮光膜１０３４４、カラーフィルタ１
０３４５、スペーサ１０３４７、及び第２の配向膜１０３４２が形成されている。
なお、第２の基板１０３４６に遮光膜１０３４４が形成されていなくてもよい。遮光膜１
０３４４を形成しない場合は、工程数が減少するため、製造コストを低減することができ
る。構造が簡単であるので、歩留まりの向上を図ることができる。一方、遮光膜１０３４
４を形成する場合は、黒表示時に光漏れの少ない表示装置を得ることができる。
なお、第２の基板１０３４６にカラーフィルタ１０３４５を形成されていなくてもよい。
カラーフィルタ１０３４５を形成しない場合は、工程数が減少するため、製造コストを低
減することができる。構造が簡単であるので、歩留まりの向上を図ることができる。ただ
し、カラーフィルタ１０３４５を形成しない場合でも、フィールドシーケンシャル駆動に
よってカラー表示ができる表示装置を得ることができる。一方、カラーフィルタ１０３４
５を形成する場合は、カラー表示ができる表示装置を得ることができる。
なお、第２の基板１０３４６にスペーサ１０３４７の代わりに、球状のスペーサを散布し
てもよい。球状のスペーサを散布する場合は、工程数が減少するため、製造コストを低減
することができる。構造が簡単であるので、歩留まりを向上させることができる。一方、
スペーサ１０３４７を形成する場合は、スペーサの位置がばらつかないため、２枚の基板
間の距離を一様にすることができ、表示ムラの少ない表示装置を得ることができる。
第１の基板１０３３１に施す加工について説明する。
まず、第１の基板１０３３１上に、第１の絶縁膜１０３３２がスパッタ法、印刷法又は塗
布法などによって成膜される。ただし、第１の絶縁膜１０３３２は成膜されていなくても
よい。第１の絶縁膜１０３３２は、基板からの不純物が半導体層に影響を及ぼし、トラン
ジスタの性質が変化してしまうのを防ぐ機能を有する。
次に、第１の絶縁膜１０３３２上に、第１の導電層１０３３３がフォトリソグラフィ法、
レーザー直描法又はインクジェット法などによって形成される。
次に、第２の絶縁膜１０３３４がスパッタ法、印刷法又は塗布法などによって全面に成膜
されている。第２の絶縁膜１０３３４は、基板からの不純物が半導体層に影響を及ぼし、
トランジスタの性質が変化してしまうのを防ぐ機能を有する。
次に、第１の半導体層１０３３５及び第２の半導体層１０３３６が形成される。なお、第
１の半導体層１０３３５及び第２の半導体層１０３３６は連続して成膜され、同時にその
形状が加工される。
次に、第２の導電層１０３３７がフォトリソグラフィ法、レーザー直描法又はインクジェ
ット法などによって形成される。なお、第２の導電層１０３３７の形状が加工されるとき
に行われるエッチング方法としては、ドライエッチングで行なうのが好適である。なお、
第２の導電層１０３３７としては、透明性を有する材料を用いてもよいし、反射性を有す
る材料を用いてもよい。
次に、トランジスタのチャネル領域を形成する。その工程の一例を説明する。第２の半導
体層１０３３６は、第２の導電層１０３３７をマスクとして用いてエッチングされる。あ
るいは、第２の導電層１０３３７の形状を加工するためのマスクを用いてエッチングされ
る。そして、第２の半導体層１０３３６が除去された部分の第１の導電層１０３３３がト
ランジスタとチャネル領域となる。こうすることで、マスク枚数を減らすことができるの
で、製造コストを低減することができる。
次に、第３の絶縁膜１０３３８が形成され、第３の絶縁膜１０３３８には選択的にコンタ
クトホールが形成されている。
次に、第４の導電層１０３４３がフォトリソグラフィ法、レーザー直描法又はインクジェ
ット法などによって形成されている。
次に、第４の絶縁膜１０３４９が形成され、第４の絶縁膜１０３４９には選択的にコンタ
クトホールが形成されている。なお、第４の絶縁膜１０３４９の表面は、できるだけ平坦
であることが好適である。なぜならば、液晶が接する面の凹凸により、液晶分子の配向が
影響を受けてしまうからである。
次に、第３の導電層１０３３９がフォトリソグラフィ法、レーザー直描法又はインクジェ
ット法などによって形成される。ここで、第３の導電層１０３３９の形状は、櫛歯状とす
る。
次に、第１の配向膜１０３４０が形成される。なお、第１の配向膜１０３４０を形成後、
液晶分子の配向を制御するために、ラビングを行なってもよい。ラビングは、布で配向膜
をこすることによって、配向膜にスジをつける工程である。ラビングを行なうことによっ
て、配向膜に配向性を持たせることができる。
以上のように作製した第１の基板１０３３１と、遮光膜１０３４４、カラーフィルタ１０
３４５、スペーサ１０３４７、及び第２の配向膜１０３４２を、シール材によって数マイ
クロメートルのギャップを持たせて貼り合わせ、２枚の基板間に液晶材料を注入すること
で、液晶パネルが作製できる。
ここで、各導電層又は各絶縁膜に用いることができる材料について説明する。
図２２の第１の絶縁膜１０１０２、図２３（Ａ）の第１の絶縁膜１０２０２、図２３（Ｂ
）の第１の絶縁膜１０２３２、図２４（Ａ）の第１の絶縁膜１０３０２、図２４（Ｂ）の
第１の絶縁膜１０３３２としては、酸化シリコン膜、窒化シリコン膜又は酸化窒化シリコ
ン膜（ＳｉＯｘＮｙ）等の絶縁膜を用いることができる。あるいは、第１の絶縁膜１０１
０２は、酸化シリコン膜、窒化シリコン膜又は酸化窒化シリコン膜（ＳｉＯｘＮｙ）等の
うちの２つ以上の膜を組み合わせた積層構造の絶縁膜を用いることができる。
図２２の第１の導電層１０１０３、図２３（Ａ）の第１の導電層１０２０３、図２３（Ｂ
）の第１の導電層１０２３３、図２４（Ａ）の第１の導電層１０３０３、図２４（Ａ）の
第１の導電層１０３０３、図２４（Ｂ）の第１の導電層１０３３３としては、Ｍｏ、Ｔｉ
、Ａｌ、Ｎｄ、Ｃｒなどを用いることができる。あるいは、Ｍｏ、Ｔｉ、Ａｌ、Ｎｄ、Ｃ
ｒなどのうちの２つ以上を組み合わせた積層構造を用いることもできる。
図２２の第２の絶縁膜１０１０４、図２３（Ａ）の第２の絶縁膜１０２０４、図２３（Ｂ
）の第２の絶縁膜１０２３４、図２４（Ａ）の第２の絶縁膜１０３０４、図２４（Ｂ）の
第２の絶縁膜１０３３４としては、熱酸化膜、酸化シリコン膜、窒化シリコン膜又は酸化
窒化シリコン膜などを用いることができる。あるいは、熱酸化膜、酸化シリコン膜、窒化
シリコン膜又は酸化窒化シリコン膜などのうち２以上を組み合わせた積層構造などを用い
ることができる。なお、半導体層と接する部分では、酸化シリコン膜であることが好まし
い。なぜなら、酸化シリコン膜にすると半導体層との界面におけるトラップ準位が少なく
なるからである。なお、Ｍｏと接する部分では、窒化シリコン膜であることが好ましい。
なぜなら、窒化シリコン膜はＭｏを酸化させないからである。
図２２の第１の半導体層１０１０５、図２３（Ａ）の第１の半導体層１０２０５、図２３
（Ｂ）の第１の半導体層１０２３５、図２４（Ａ）の第１の半導体層１０３０５、図２４
（Ｂ）の第１の半導体層１０３３５としては、シリコン又はシリコンゲルマニウム（Ｓｉ
Ｇｅ）などを用いることができる。
図２２の第２の半導体層１０１０６、図２３（Ａ）の第２の半導体層１０２０６、図２３
（Ｂ）の第２の半導体層１０２３６、図２４（Ａ）の第２の半導体層１０３０６、図２４
（Ｂ）の第２の半導体層１０３３６としては、リン等を含んだシリコン等を用いることが
できる。
図２２の第２の導電層１０１０７及び第３の導電層１０１０９、図２３（Ａ）の第２の導
電層１０２０７及び第３の導電層１０２０９、図２３（Ｂ）の第２の導電層１０２３７及
び第２の導電層１０２３９、図２４（Ａ）の第２の導電層１０３０７及び第２の導電層１
０３０９、もしくは図２４（Ｂ）の第２の導電層１０３３７、第２の導電層１０３３９及
び第４の導電層１０３４３の透明性を有する材料としては、酸化インジウムに酸化スズを
混ぜたインジウムスズ酸化物（ＩＴＯ）膜、インジウムスズ酸化物（ＩＴＯ）に酸化珪素
を混ぜたインジウムスズ珪素酸化物（ＩＴＳＯ）膜、酸化インジウムに酸化亜鉛を混ぜた
インジウム亜鉛酸化物（ＩＺＯ）膜、酸化亜鉛膜又は酸化スズ膜などを用いることができ
る。なお、ＩＺＯとは、ＩＴＯに２〜２０ｗｔ％の酸化亜鉛（ＺｎＯ）を混合させたター
ゲットを用いてスパッタリングにより形成される透明導電材料である。
図２２の第２の導電層１０１０７及び第３の導電層１０１０９、図２３（Ａ）の第２の導
電層１０２０７及び第３の導電層１０２０９、図２３（Ｂ）の第２の導電層１０２３７及
び第２の導電層１０２３９、図２４（Ａ）の第２の導電層１０３０７及び第２の導電層１
０３０９、もしくは図２４（Ｂ）の第２の導電層１０３３７、第２の導電層１０３３９及
び第４の導電層１０３４３の反射性を有する材料としては、Ｔｉ、Ｍｏ、Ｔａ、Ｃｒ、Ｗ
、Ａｌなどを用いることができる。あるいは、Ｔｉ、Ｍｏ、Ｔａ、Ｃｒ、ＷとＡｌを積層
させた２層構造、ＡｌをＴｉ、Ｍｏ、Ｔａ、Ｃｒ、Ｗなどの金属で挟んだ３層積層構造と
してもよい。
図２２の第３の絶縁膜１０１０８、図２３（Ａ）の第３の絶縁膜１０２０８、図２３（Ｂ
）の第３の絶縁膜１０２３８、図２３（Ｂ）の第３の導電層１０２３９、図２４（Ａ）の
第３の絶縁膜１０３０８、図２４（Ｂ）の第３の絶縁膜１０３３８及び第４の絶縁膜１０
３４９としては、無機材料（酸化シリコン、窒化シリコン、酸化窒化シリコンなど）ある
いは、低誘電率の有機化合物材料（感光性又は非感光性の有機樹脂材料）などを用いるこ
とができる。あるいは、シロキサンを含む材料を用いることもできる。なお、シロキサン
は、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される材料である。置換基
として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられ
る。あるいは、置換基としてフルオロ基を用いてもよい。あるいは、置換基として、少な
くとも水素を含む有機基と、フルオロ基とを用いてもよい。
図２２の第１の配向膜１０１１０、図２３（Ａ）の第１の配向膜１０２１０、図２３（Ｂ
）の第１の配向膜１０２４０、図２３（Ｂ）の第１の配向膜１０３１０、図２４（Ｂ）の
第１の配向膜１０３４０としては、ポリイミドなどの高分子膜を用いることができる。
次に、各液晶モードとトランジスタとを組み合わせた場合の画素構造について、画素の上
面図（レイアウト図）を参照して説明する。
なお、液晶モードとしては、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（
Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ
Ｓｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ
Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉ
ｇｎｍｅｎｔ）、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉ
ｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒ
ｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ
Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉ
ｄ Ｃｒｙｓｔａｌ）などを用いることができる。
なお、トランジスタとしては、非晶質シリコン、多結晶シリコン、微結晶（マイクロクリ
スタル、セミアモルファスとも言う）シリコンなどに代表される非単結晶半導体層を有す
る薄膜トランジスタ（ＴＦＴ）などを用いることが出来る。
なお、トランジスタの構造としては、トップゲート型又はボトムゲート型などを用いるこ
とができる。ボトムゲート型のトランジスタとしては、チャネルエッチ型又はチャネル保
護型などを用いることができる。
図２５は、ＴＮ方式とトランジスタとを組み合わせた場合の画素の上面図の一例である。
図２５に示す画素構造を液晶表示装置に適用することによって、安価に液晶表示装置を製
造することができる。
図２５に示す画素は、走査線１０４０１と、映像信号線１０４０２と、容量線１０４０３
と、トランジスタ１０４０４と、画素電極１０４０５と、画素容量１０４０６と、を有し
ている。
走査線１０４０１は、信号（走査信号）を画素に伝達する機能を有する。映像信号線１０
４０２は、信号（映像信号）を画素に伝達するための機能を有する。なお、走査線１０４
０１と映像信号線１０４０２とは、マトリックス状に配置されるため、異なる層の導電層
で形成されている。なお、走査線１０４０１と。映像信号線１０４０２との交差部に、半
導体層が配置されていてもよい。こうすることで、走査線１０４０１と。映像信号線１０
４０２と交差容量を低減することができる。
容量線１０４０３は、画素電極１０４０５と平行に配置されている。容量線１０４０３と
画素電極１０４０５とが重なって配置されている部分が画素容量１０４０６となる。なお
、容量線１０４０３の一部は、映像信号線１０４０２に沿って、映像信号線１０４０２を
囲むように延設されている。こうすることで、クロストークを低減することができる。ク
ロストークとは、映像信号線１０４０２の電位変化に伴って、電位を保持するべき電極の
電位が変化してしまう現象のことである。なお、容量線１０４０３と映像信号線１０４０
２との間に半導体層を配置することによって、交差容量を低減することができる。なお、
容量線１０４０３は、走査線１０４０１と同様な材料で構成されている。
トランジスタ１０４０４は、映像信号線１０４０２と画素電極１０４０５を導通させるス
イッチとしての機能を有する。なお、トランジスタ１０４０４のソース領域及びドレイン
領域の一方は、トランジスタ１０４０４のソース領域及びドレイン領域の他方に囲まれる
ように配置されている。こうすることで、トランジスタ１０４０４のチャネル幅が大きく
なるため、スイッチング能力の向上を図ることができる。なお、トランジスタ１０４０４
のゲート電極は、半導体層を囲むように配置されている。
画素電極１０４０５は、トランジスタ１０４０４のソース電極及びドレイン電極の一方に
電気的に接続される。画素電極１０４０５は、映像信号線１０４０２によって伝達された
信号電圧を液晶素子に与えるための電極である。なお、画素電極１０４０５は、矩形であ
る。こうすることで、画素の開口率を大きくすることができる。なお、画素電極１０４０
５としては、透明性を有する材料又は反射性を有する材料を用いることができる。あるい
は、透明性を有する材料と反射性を有する材料とを組み合わせて、画素電極１０４０５に
用いてもよい。
図２６（Ａ）は、ＭＶＡ方式とトランジスタとを組み合わせた場合の画素の上面図の一例
である。図２６（Ａ）に示す画素構造を液晶表示装置に適用することによって、視野角が
大きく、応答速度が速く、コントラストの大きい液晶表示装置を得ることができる。
図２６（Ａ）に示す画素は、走査線１０５０１と、映像信号線１０５０２と、容量線１０
５０３と、トランジスタ１０５０４と、画素電極１０５０５と、画素容量１０５０６と、
配向制御用突起１０５０７と、を有する。
走査線１０５０１は、信号（走査信号）を画素に伝達する機能を有する。映像信号線１０
５０２は、信号（映像信号）を画素に伝達するための機能を有する。なお、走査線１０５
０１と映像信号線１０５０２とは、マトリックス状に配置されるため、異なる層の導電層
で形成されている。なお、走査線１０５０１と。映像信号線１０５０２との交差部に、半
導体層が配置されていてもよい。こうすることで、走査線１０５０１と。映像信号線１０
５０２と交差容量を低減することができる。
容量線１０５０３は、画素電極１０５０５と平行に配置されている。容量線１０５０３と
画素電極１０５０５とが重なって配置されている部分が画素容量１０５０６となる。なお
、容量線１０５０３の一部は、映像信号線１０５０２に沿って、映像信号線１０５０２を
囲むように延設されている。こうすることで、クロストークを低減することができる。ク
ロストークとは、映像信号線１０５０２の電位変化に伴って、電位を保持するべき電極の
電位が変化してしまう現象のことである。なお、容量線１０５０３と映像信号線１０５０
２との間に半導体層を配置することによって、交差容量を低減することができる。なお、
容量線１０５０３は、走査線１０５０１と同様な材料で構成されている。
トランジスタ１０５０４は、映像信号線１０５０２と画素電極１０５０５を導通させるス
イッチとしての機能を有する。なお、トランジスタ１０５０４のソース領域及びドレイン
領域の一方は、トランジスタ１０５０４のソース領域及びドレイン領域の他方に囲まれる
ように配置されている。こうすることで、トランジスタ１０５０４のチャネル幅が大きく
なるため、スイッチング能力の向上を図ることができる。なお、トランジスタ１０５０４
のゲート電極は、半導体層を囲むように配置されている。
画素電極１０５０５は、トランジスタ１０５０４のソース電極及びドレイン電極の一方に
電気的に接続される。画素電極１０５０５は、映像信号線１０５０２によって伝達された
信号電圧を液晶素子に与えるための電極である。なお、画素電極１０５０５は、矩形であ
る。こうすることで、画素の開口率を大きくすることができる。なお、画素電極１０５０
５としては、透明性を有する材料又は反射性を有する材料を用いることができる。あるい
は、透明性を有する材料と反射性を有する材料とを組み合わせて、画素電極１０５０５に
用いてもよい。
配向制御用突起１０５０７は、対向基板に形成されている。配向制御用突起１０５０７は
、液晶分子を放射状に配向させる機能を有する。なお、配向制御用突起１０５０７の形状
に限定はない。例えば、配向制御用突起１０５０７の形状は、くの字型となっていてもよ
い。こうすることで、液晶分子の配向が異なる複数の領域を形成することができる。視野
角の向上を図ることができる。
図２６（Ｂ）は、ＰＶＡ方式とトランジスタとを組み合わせた場合の画素の上面図の一例
である。図２６（Ｂ）に示す画素構造を液晶表示装置に適用することによって、視野角が
大きく、応答速度が速く、コントラストの大きい液晶表示装置を得ることができる。
図２６（Ｂ）に示す画素は、走査線１０５１１と、映像信号線１０５１２と、容量線１０
５１３と、トランジスタ１０５１４と、画素電極１０５１５と、画素容量１０５１６と、
電極切り欠き部１０５１７、を有する。
走査線１０５１１は、信号（走査信号）を画素に伝達する機能を有する。映像信号線１０
５１２は、信号（映像信号）を画素に伝達するための機能を有する。なお、走査線１０５
１１と映像信号線１０５１２とは、マトリックス状に配置されるため、異なる層の導電層
で形成されている。なお、走査線１０５１１と。映像信号線１０５１２との交差部に、半
導体層が配置されていてもよい。こうすることで、走査線１０５１１と。映像信号線１０
５１２と交差容量を低減することができる。
容量線１０５１３は、画素電極１０５１５と平行に配置されている。容量線１０５１３と
画素電極１０５１５とが重なって配置されている部分が画素容量１０５１６となる。なお
、容量線１０５１３の一部は、映像信号線１０５１２に沿って、映像信号線１０５１２を
囲むように延設されている。こうすることで、クロストークを低減することができる。ク
ロストークとは、映像信号線１０５１２の電位変化に伴って、電位を保持するべき電極の
電位が変化してしまう現象のことである。なお、容量線１０５１３と映像信号線１０５１
２との間に半導体層を配置することによって、交差容量を低減することができる。なお、
容量線１０５１３は、走査線１０５１１と同様な材料で構成されている。
トランジスタ１０５１４は、映像信号線１０５１２と画素電極１０５１５を導通させるス
イッチとしての機能を有する。なお、トランジスタ１０５１４のソース領域及びドレイン
領域の一方は、トランジスタ１０５１４のソース領域及びドレイン領域の他方に囲まれる
ように配置されている。こうすることで、トランジスタ１０５１４のチャネル幅が大きく
なるため、スイッチング能力の向上を図ることができる。なお、トランジスタ１０５１４
のゲート電極は、半導体層を囲むように配置されている。
画素電極１０５１５は、トランジスタ１０５１４のソース電極及びドレイン電極の一方に
電気的に接続される。画素電極１０５１５は、映像信号線１０５１２によって伝達された
信号電圧を液晶素子に与えるための電極である。なお、画素電極１０５１５は、電極切り
欠き部１０５１７の形状に合わせた形状である。具体的には、電極切り欠き部１０５１７
のない部分に、画素電極１０５１５を切り欠いた部分を形成したような形状である。こう
することで、液晶分子の配向が異なる複数の領域を形成することができる。視野角の向上
を図ることができる。なお、画素電極１０５１５としては、透明性を有する材料又は反射
性を有する材料を用いることができる。あるいは、透明性を有する材料と反射性を有する
材料とを組み合わせて、画素電極１０５１５に用いてもよい。
図２７（Ａ）は、ＩＰＳ方式とトランジスタとを組み合わせた場合の画素の上面図の一例
である。図２７（Ａ）に示す画素構造を液晶表示装置に適用することによって、原理的に
視野角が大きく、応答速度の階調依存性の小さい液晶表示装置を得ることができる。
図２７（Ａ）に示す画素は、走査線１０６０１と、映像信号線１０６０２と、共通電極１
０６０３と、トランジスタ１０６０４と、画素電極１０６０５と、を有する。
走査線１０６０１は、信号（走査信号）を画素に伝達する機能を有する。映像信号線１０
６０２は、信号（映像信号）を画素に伝達するための機能を有する。なお、走査線１０６
０１と映像信号線１０６０２とは、マトリックス状に配置されるため、異なる層の導電層
で形成されている。なお、走査線１０６０１と映像信号線１０６０２との交差部に、半導
体層が配置されていてもよい。こうすることで、走査線１０６０１と。映像信号線１０６
０２と交差容量を低減することができる。なお、映像信号線１０６０２は、画素電極１０
６０５の形状に合わせて形成されている。
共通電極１０６０３は、画素電極１０６０５と平行に配置されている。共通電極１０６０
３は、横方向の電界を発生させるための電極である。なお、共通電極１０６０３の形状は
、屈曲した櫛歯状である。なお、共通電極１０６０３の一部は、映像信号線１０６０２に
沿って、映像信号線１０６０２を囲むように延設されている。こうすることで、クロスト
ークを低減することができる。クロストークとは、映像信号線１０６０２の電位変化に伴
って、電位を保持するべき電極の電位が変化してしまう現象のことである。なお、共通電
極１０６０３と映像信号線１０６０２との間に半導体層を配置することによって、交差容
量を低減することができる。なお、共通電極１０６０３の走査線１０６０１と平行に配置
されている部分では、走査線１０６０１と同様な材料で構成されている。共通電極１０６
０３の画素電極１０６０５と平行に配置されている部分では、画素電極１０６０５と同様
な材料で構成されている。
トランジスタ１０６０４は、映像信号線１０６０２と画素電極１０６０５を導通させるス
イッチとしての機能を有する。なお、トランジスタ１０６０４のソース領域及びドレイン
領域の一方は、トランジスタ１０６０４のソース領域及びドレイン領域の他方に囲まれる
ように配置されている。こうすることで、トランジスタ１０６０４のチャネル幅が大きく
なるため、スイッチング能力の向上を図ることができる。なお、トランジスタ１０６０４
のゲート電極は、半導体層を囲むように配置されている。
画素電極１０６０５は、トランジスタ１０６０４のソース電極及びドレイン電極の一方に
電気的に接続される。画素電極１０５０５は、映像信号線１０６０２によって伝達された
信号電圧を液晶素子に与えるための電極である。なお、画素電極１０６０５の形状は、屈
曲した櫛歯状の形状である。こうすることで、液晶分子に横電界をかけることができる。
液晶分子の配向が異なる複数の領域を形成することができる。視野角の向上を図ることが
できる。なお、画素電極１０６０５としては、透明性を有する材料又は反射性を有する材
料を用いることができる。あるいは、透明性を有する材料と反射性を有する材料とを組み
合わせて、画素電極１０６０５に用いてもよい。
なお、共通電極１０６０３のうち櫛歯状の部分と画素電極１０６０５とは、別々の導電層
で形成されていてもよい。例えば、共通電極１０６０３のうち櫛歯状の部分は、走査線１
０６０１又は映像信号線１０６０２と同じ導電層で形成されていてもよい。同様に、画素
電極１０６０５は、走査線１０６０１又は映像信号線１０６０２と同じ導電層で形成され
ていてもよい。
図２７（Ｂ）は、ＦＦＳ方式とトランジスタとを組み合わせた場合の画素の上面図である
。図２７（Ｂ）に示す画素構造を液晶表示装置に適用することによって、原理的に視野角
が大きく、応答速度の階調依存性の小さい液晶表示装置を得ることができる。
図２７（Ｂ）に示す画素は、走査線１０６１１と、映像信号線１０６１２と、共通電極１
０６１３と、トランジスタ１０６１４と、画素電極１０６１５と、を備えていてもよい。
走査線１０６１１は、信号（走査信号）を画素に伝達する機能を有する。映像信号線１０
６１２は、信号（映像信号）を画素に伝達するための機能を有する。なお、走査線１０６
１１と映像信号線１０６１２とは、マトリックス状に配置されるため、異なる層の導電層
で形成されている。なお、走査線１０６１１と。映像信号線１０６１２との交差部に、半
導体層が配置されていてもよい。こうすることで、走査線１０６１１と。映像信号線１０
６１２と交差容量を低減することができる。なお、映像信号線１０６１２は、画素電極１
０６１５の形状に合わせて形成されている。
共通電極１０６１３は、画素電極１０６１５の下部、及び画素電極１０６１５と画素電極
１０６１５との間の下部に一様に形成されている。なお、共通電極１０６１３としては、
透明性を有する材料又は反射性を有する材料を用いることができる。あるいは、透明性を
有する材料と反射性を有する材料とを組み合わせて、共通電極１０６１３に用いてもよい
。
トランジスタ１０６１４は、映像信号線１０６１２と画素電極１０６１５を導通させるス
イッチとしての機能を有する。なお、トランジスタ１０６０４のソース領域及びドレイン
領域の一方は、トランジスタ１０６１４のソース領域及びドレイン領域の他方に囲まれる
ように配置されている。こうすることで、トランジスタ１０６１４のチャネル幅が大きく
なるため、スイッチング能力の向上を図ることができる。なお、トランジスタ１０６１４
のゲート電極は、半導体層を囲むように配置されている。
画素電極１０６１５は、トランジスタ１０６１４のソース電極及びドレイン電極の一方に
電気的に接続される。画素電極１０５１５は、映像信号線１０６１２によって伝達された
信号電圧を液晶素子に与えるための電極である。なお、画素電極１０６１５の形状は、屈
曲した櫛歯状の形状である。こうすることで、液晶分子に横電界をかけることができる。
なお、櫛歯状の画素電極１０６１５は、共通電極１０６１３の一様な部分よりも液晶層に
近いところに配置される。液晶分子の配向が異なる複数の領域を形成することができる。
視野角の向上を図ることができる。なお、画素電極１０６１５としては、透明性を有する
材料又は反射性を有する材料を用いることができる。あるいは、透明性を有する材料と反
射性を有する材料とを組み合わせて、画素電極１０６１５に用いてもよい。
なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容（
一部でもよい）は、別の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、
又は置き換えなどを自由に行うことが出来る。さらに、これまでに述べた図において、各
々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させるこ
とが出来る。
同様に、本実施の形態の各々の図で述べた内容（一部でもよい）は、別の実施の形態およ
び実施例の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は置き換え
などを自由に行うことが出来る。さらに、本実施の形態の図において、各々の部分に関し
て、別の実施の形態および実施例の部分を組み合わせることにより、さらに多くの図を構
成させることが出来る。
なお、本実施の形態は、他の実施の形態および実施例で述べた内容（一部でもよい）を、
具現化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した
場合の一例、詳細に述べた場合の一例、応用した場合の一例、関連がある部分についての
一例などを示している。したがって、他の実施の形態および実施例で述べた内容は、本実
施の形態への適用、組み合わせ、又は置き換えを自由に行うことができる。
（実施の形態６）
本実施の形態においては、液晶パネルの周辺部について説明する。
図２８は、エッジライト式と呼ばれるバックライトユニット２０１０１と、液晶パネル２
０１０７とを有している液晶表示装置の一例を示す。エッジライト式とは、バックライト
ユニットの端部に光源を配置し、その光源の蛍光を発光面全体から放射する方式である。
エッジライト式のバックライトユニットは、薄型で省電力化を図ることができる。
バックライトユニット２０１０１は、拡散板２０１０２、導光板２０１０３、反射板２０
１０４、ランプリフレクタ２０１０５及び光源２０１０６によって構成される。
光源２０１０６は必要に応じて発光する機能を有している。例えば、光源２０１０６とし
ては冷陰極管、熱陰極管、発光ダイオード、無機ＥＬ又は有機ＥＬなどが用いられる。ラ
ンプリフレクタ２０１０５は、光源２０１０６からの蛍光を効率よく導光板２０１０３に
導く機能を有する。導光板２０１０３は、蛍光を全反射させて、全面に光を導く機能を有
する。拡散板２０１０２は、明度のムラを低減する機能を有する。反射板２０１０４は、
導光板２０１０３から下方向（液晶パネル２０１０７と反対方向）に漏れた光を反射して
再利用する機能を有する。
なお、バックライトユニット２０１０１には、光源２０１０６の輝度を調整するための制
御回路が接続されている。この制御回路によって、光源２０１０６の輝度を調整すること
ができる。
図２９（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）は、エッジライト式のバックライトユニットの
詳細な構成を示す図である。なお、拡散板、導光板及び反射板などはその説明を省略する
。
図２９（Ａ）に示すバックライトユニット２０２０１は、光源として冷陰極管２０２０３
を用いた構成である。そして、冷陰極管２０２０３からの光を効率よく反射させるため、
ランプリフレクタ２０２０２が設けられている。このような構成は、冷陰極管からの輝度
の強度のため、大型表示装置に用いることが多い。
図２９（Ｂ）に示すバックライトユニット２０２１１は、光源として発光ダイオード（Ｌ
ＥＤ）２０２１３を用いた構成である。例えば、白色に発する発光ダイオード（Ｗ）２０
２１３は所定の間隔に配置される。そして、発光ダイオード２０２１３からの光を効率よ
く反射させるため、ランプリフレクタ２０２１２が設けられている。
発光ダイオードの輝度は高いので、発光ダイオードを用いた構成は大型表示装置に適する
。発光ダイオードの色再現性は優れているので、配置面積を小さくすることができる。し
たがって、表示装置の狭額縁化を図ることができる。
なお、発光ダイオードが大型の表示装置に搭載される場合、発光ダイオードを該基板の背
面に配置することができる。発光ダイオードは、所定の間隔を維持し、各色の発光ダイオ
ードが順に配置される。発光ダイオードの配置によって、色再現性を高めることができる
。
図２９（Ｃ）に示すバックライトユニット２０２２１は、光源として各色ＲＧＢの発光ダ
イオード（ＬＥＤ）２０２２３、発光ダイオード２０２２４（ＬＥＤ）、発光ダイオード
（ＬＥＤ）２０２２５を用いた構成である。各色ＲＧＢの発光ダイオード２０２２３（Ｌ
ＥＤ）、発光ダイオード２０２２４（ＬＥＤ）、発光ダイオード２０２２５（ＬＥＤ）は
、それぞれ所定の間隔に配置される。各色ＲＧＢの発光ダイオード２０２３（ＬＥＤ）、
発光ダイオード２０２２４（ＬＥＤ）、発光ダイオード２０２２５（ＬＥＤ）を用いるこ
とによって、色再現性を高くすることができる。そして、発光ダイオードからの光を効率
よく反射させるため、ランプリフレクタ２０２２２が設けられている。
発光ダイオードの輝度は高いので、光源として各色ＲＧＢの発光ダイオードを用いた構成
は大型表示装置に適する。色再現性が優れているので、配置面積を小さくすることができ
る。したがって、表示装置の狭額縁化を図ることができる。
なお、時間に応じてＲＧＢの発光ダイオードを順次点灯させることによって、カラー表示
を行うことができる。いわいるフィールドシーケンシャルモードである。
なお、白色を発する発光ダイオードと、各色ＲＧＢの発光ダイオード２０２２３（ＬＥＤ
）、発光ダイオード２０２２４（ＬＥＤ）、発光ダイオード２０２２５（ＬＥＤ）とを組
み合わせることができる。
なお、発光ダイオードが大型の表示装置に搭載される場合、発光ダイオードを該基板の背
面に配置することができる。発光ダイオードは、所定の間隔を維持し、各色の発光ダイオ
ードが順に配置される。発光ダイオードの配置によって、色再現性を高めることができる
。
図３０（Ｄ）に示すバックライトユニット２０２３１は、光源として各色ＲＧＢの発光ダ
イオード（ＬＥＤ）２０２３３、発光ダイオード（ＬＥＤ）２０２３４、発光ダイオード
（ＬＥＤ）２０２３５を用いた構成である。例えば、各色ＲＧＢの発光ダイオード（ＬＥ
Ｄ）２０２３３、発光ダイオード２０２３４（ＬＥＤ）、発光ダイオード２０２３５（Ｌ
ＥＤ）のうち発光強度の低い色（例えば緑）は複数配置されている。各色ＲＧＢの発光ダ
イオード２０２３３（ＬＥＤ）、発光ダイオード２０２３４（ＬＥＤ）、発光ダイオード
２０２３５（ＬＥＤ）を用いることによって、色再現性を高くすることができる。そして
、発光ダイオードからの光を効率よく反射させるため、ランプリフレクタ２０２３２が設
けられている。
発光ダイオードの輝度は高いので、光源として各色ＲＧＢの発光ダイオードを用いた構成
は大型表示装置に適する。発光ダイオードの色再現性は優れているので、配置面積を小さ
くすることができる。したがって、表示装置の狭額縁化を図ることができる。
なお、時間に応じてＲＧＢの発光ダイオードを順次点灯させることによって、カラー表示
を行うことができる。いわいるフィールドシーケンシャルモードである。
なお、白色を発する発光ダイオードと、各色ＲＧＢの発光ダイオード２０２３３（ＬＥＤ
）、発光ダイオード２０２３４（ＬＥＤ）、発光ダイオード２０２３５（ＬＥＤ）とを組
み合わせることができる。
なお、発光ダイオードが大型の表示装置に搭載される場合、発光ダイオードを該基板の背
面に配置することができる。発光ダイオードは、所定の間隔を維持し、各色の発光ダイオ
ードが順に配置される。発光ダイオードの配置によって、色再現性を高めることができる
。
図３２（Ａ）は、直下型と呼ばれるバックライトユニットと、液晶パネルとを有する液晶
表示装置の一例を示す。直下式とは、発光面の直下に光源を配置することで、その光源の
蛍光を発光面全体から放射する方式である。直下式のバックライトユニットは、発光光量
を効率よく利用することができる。
バックライトユニット２０５００は、拡散板２０５０１、遮光板２０５０２、ランプリフ
レクタ２０５０３及び光源２０５０４によって構成される。
光源２０５０４は、必要に応じて発光する機能を有している。例えば、光源２０５０５と
しては、冷陰極管、熱陰極管、発光ダイオード、無機ＥＬ又は有機ＥＬなどが用いられる
。ランプリフレクタ２０５０３は、光源２０５０４の蛍光を効率よく拡散板２０５０１及
び遮光板２０５０２に導く機能を有する。遮光板２０５０２は、光源２０５０４の配置に
合わせて光が強いところほど遮光を多くすることで、明度のムラを低減する機能を有する
。拡散板２０５０１は、さらに明度のムラを低減する機能を有する。
なお、バックライトユニット２０５００には、光源２０５０４の輝度を調整するための制
御回路が接続されている。この制御回路によって、光源２０５０４の輝度を調整すること
ができる。
図３２（Ｂ）は、直下型と呼ばれるバックライトユニットと、液晶パネルとを有する液晶
表示装置の一例を示す。直下式とは、発光面の直下に光源を配置することで、その光源の
蛍光を発光面全体から放射する方式である。直下式のバックライトユニットは、発光光量
を効率よく利用することができる。
バックライトユニット２０５１０は、拡散板２０５１１、遮光板２０５１２、ランプリフ
レクタ２０５１３、各色ＲＧＢの光源（Ｒ）２０５１４ａ、光源（Ｇ）２０５１４ｂ及び
光源（Ｂ）２０５１４ｃによって構成される。
各色ＲＧＢの光源２０５１４ａ（Ｒ）、光源２０５１４ｂ（Ｇ）及び光源２０５１４ｃ（
Ｂ）は、必要に応じて発光する機能を有する。例えば、光源２０５１４ａ（Ｒ）、光源２
０５１４ｂ（Ｇ）及び光源２０５１４ｃ（Ｂ）としては、冷陰極管、熱陰極管、発光ダイ
オード、無機ＥＬ又は有機ＥＬなどが用いられる。ランプリフレクタ２０５１３は、光源
２０５１４の蛍光を効率よく拡散板２０５１１及び遮光板２０５１２に導く機能を有する
。遮光板２０５１２は、光源２０５１４の配置に合わせて光が強いところほど遮光を多く
することで、明度のムラを低減する機能を有する。拡散板２０５１１は、さらに明度のム
ラを低減する機能を有する。
なお、バックライトユニット２０５１０には、各色ＲＧＢの光源２０５１４ａ（Ｒ）、光
源２０５１４ｂ（Ｇ）及び光源２０５１４ｃ（Ｂ）の輝度を調整するための制御回路が接
続されている。この制御回路によって、各色ＲＧＢの光源２０５１４ａ（Ｒ）、光源２０
５１４ｂ（Ｇ）及び光源２０５１４ｃ（Ｂ）の輝度を調整することができる。
図３０は、偏光板（偏光フィルムともいう）の構成の一例を示す図である。
偏光フィルム２０３００は、保護フィルム２０３０１、基板フィルム２０３０２、ＰＶＡ
偏光フィルム２０３０３、基板フィルム２０３０４、粘着剤層２０３０５及び離型フィル
ム２０３０６を有する。
ＰＶＡ偏光フィルム２０３０３は、ある振動方向だけの光（直線偏光）を作り出す機能を
有する。具体的には、ＰＶＡ偏光フィルム２０３０３は、電子の密度が縦と横で大きく異
なる分子（偏光子）を含んでいる。ＰＶＡ偏光フィルム２０３０３は、この電子の密度が
縦と横で大きく異なる分子の方向を揃えることで、直線偏光を作り出すことができる。
一例として、ＰＶＡ偏光フィルム２０３０３は、ポリビニルアルコール（Ｐｏｌｙ Ｖｉ
ｎｙｌ Ａｌｃｏｈｏｌ）の高分子フィルムに、ヨウ素化合物をドープし、ＰＶＡフィル
ムをある方向に引っ張ることで、一定方向にヨウ素分子の並んだフィルムを得ることがで
きる。そして、ヨウ素分子の長軸と平行な光は、ヨウ素分子に吸収される。なお、高耐久
用途及び高耐熱用途として、ヨウ素の代わりに２色性の染料が用いてもよい。なお、染料
は、車載用ＬＣＤ又はプロジェクタ用ＬＣＤなどの耐久性、耐熱性が求められる液晶表示
装置に用いられることが望ましい。
ＰＶＡ偏光フィルム２０３０３は、両側を基材となるフィルム（基板フィルム２０３０２
及び基板フィルム２０３０４）で挟むことで、信頼性を増すことができる。なお、ＰＶＡ
偏光フィルム２０３０３は、高透明性、高耐久性のトリアセチルロース（ＴＡＣ）フィル
ムによって挟まれていてもよい。なお、基板フィルム及びＴＡＣフィルムは、ＰＶＡ偏光
フィルム２０３０３が有する偏光子の保護層として機能する。
一方の基板フィルム（基板フィルム２０３０４）には、液晶パネルのガラス基板に貼るた
めの粘着剤層２０３０５が貼られている。なお、粘着剤層２０３０５は、粘着剤を片側の
基板フィルム（基板フィルム２０３０４）に塗布することで形成される。粘着剤層２０３
０５には、離型フィルム２０３０６（セパレートフィルム）が備えられている。
他方の基板フィルム（基板フィルム２０３０２）には、保護フィルム２０３０１が備えら
れている。
なお、偏光フィルム２０３００表面に、ハードコート散乱層（アンチグレア層）が備えら
れていてもよい。ハードコート散乱層は、ＡＧ処理によって表面に微細な凹凸が形成され
ており、外光を散乱させる防眩機能を有するため、液晶パネルへの外光の映り込みを防ぐ
ことができる。表面反射を防ぐことができる。
なお、偏光フィルム２０３００表面に、複数の屈折率の異なる光学薄膜層を多層化（アン
チリフレクション処理、若しくはＡＲ処理ともいう）してもよい。多層化された複数の屈
折率のことなる光学薄膜層は、光の干渉効果によって表面の反射率を低減することができ
る。
図３１は、液晶表示装置のシステムブロックの一例を示す図である。
画素部２０４０５には、信号線２０４１２が信号線駆動回路２０４０３から延伸して配置
されている。画素部２０４０５には、走査線２０４１０が走査線駆動回路２０４０４から
延伸して配置されている。そして、信号線２０４１２と走査線２０４１０との交差領域に
、複数の画素がマトリクス状に配置されている。なお、複数の画素それぞれはスイッチン
グ素子を有している。したがって、複数の画素それぞれに液晶分子の傾きを制御するため
の電圧を独立して入力することができる。このように各交差領域にスイッチング素子が設
けられた構造をアクティブ型と呼ぶ。ただし、このようなアクティブ型に限定されず、パ
ッシブ型の構成でもよい。パッシブ型は、各画素にスイッチング素子がないため、工程が
簡便である。
駆動回路部２０４０８は、制御回路２０４０２、信号線駆動回路２０４０３及び走査線駆
動回路２０４０４を有する。制御回路２０４０２には映像信号２０４０１が入力されてい
る。制御回路２０４０２は、この映像信号２０４０１に応じて、信号線駆動回路２０４０
３及び走査線駆動回路２０４０４を制御する。そのため、映像信号２０４０１は、信号線
駆動回路２０４０３及び走査線駆動回路２０４０４に、それぞれ制御信号を入力する。そ
して、この制御信号に応じて、信号線駆動回路２０４０３はビデオ信号を信号線２０４１
２に入力し、走査線駆動回路２０４０４は走査信号を走査線２０４１０に入力する。そし
て、画素が有するスイッチング素子が走査信号に応じて選択され、画素の画素電極にビデ
オ信号が入力される。
なお、制御回路２０４０２は、映像信号２０４０１に応じて電源２０４０７も制御してい
る。電源２０４０７は、照明手段２０４０６へ電力を供給する手段を有している。照明手
段２０４０６としては、エッジライト式のバックライトユニット、又は直下型のバックラ
イトユニットを用いることができる。ただし、照明手段２０４０６としては、フロントラ
イトを用いてもよい。フロントライトとは、画素部の前面側に取りつけ、全体を照らす発
光体及び導光体で構成された板状のライトユニットである。このような照明手段により、
低消費電力で、均等に画素部を照らすことができる。
図３１（Ｂ）に示すように走査線駆動回路２０４０４は、シフトレジスタ２０４４１、レ
ベルシフタ２０４４２、バッファ２０４４３として機能する回路を有する。シフトレジス
タ２０４４１にはゲートスタートパルス（ＧＳＰ）、ゲートクロック信号（ＧＣＫ）等の
信号が入力される。
図３１（Ｃ）に示すように信号線駆動回路２０４０３は、シフトレジスタ２０４３１、第
１のラッチ２０４３２、第２のラッチ２０４３３、レベルシフタ２０４３４、バッファ２
０４３５として機能する回路を有する。バッファ２０４３５として機能する回路とは、弱
い信号を増幅させる機能を有する回路であり、オペアンプ等を有する。レベルシフタ２０
４３４には、スタートパルス（ＳＳＰ）等の信号が、第１のラッチ２０４３２にはビデオ
信号等のデータ（ＤＡＴＡ）が入力される。第２のラッチ２０４３３にはラッチ（ＬＡＴ
）信号を一時保持することができ、一斉に画素部２０４０５へ入力させる。これを線順次
駆動と呼ぶ。そのため、線順次駆動ではなく、点順次駆動を行う画素であれば、第２のラ
ッチは不要とすることができる。
なお、本実施の形態において、液晶パネルは、公知のものを用いることができる。例えば
、液晶パネルとして、２つの基板の間に液晶層が封止された構成を用いることができる。
一方の基板上には、トランジスタ、容量素子、画素電極又は配向膜などが形成されている
。なお、一方の基板の上面と反対側には、偏光板、位相差板又はプリズムシートが配置さ
れていてもよい。他方の基板上には、カラーフィルタ、ブラックマトリクス、対向電極又
は配向膜などが形成されている。なお、他方の基板の上面と反対側には、偏光板又は位相
差板が配置されていてもよい。なお、カラーフィルタ及びブラックマトリクスは、一方の
基板の上面に形成されてもよい。なお、一一方の基板の上面側又はその反対側にスリット
（格子）を配置することで、３次元表示を行うことができる。
なお、偏光板、位相差板及びプリズムシートをそれぞれ、２つの基板の間に配置すること
が可能である。あるいは、２つの基板のうちのいずれかと一体とすることが可能である。
なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容（
一部でもよい）は、別の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、
又は置き換えなどを自由に行うことが出来る。さらに、これまでに述べた図において、各
々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させるこ
とが出来る。
同様に、本実施の形態の各々の図で述べた内容（一部でもよい）は、別の実施の形態およ
び実施例の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は置き換え
などを自由に行うことが出来る。さらに、本実施の形態の図において、各々の部分に関し
て、別の実施の形態および実施例の部分を組み合わせることにより、さらに多くの図を構
成させることが出来る。
なお、本実施の形態は、他の実施の形態および実施例で述べた内容（一部でもよい）を、
具現化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した
場合の一例、詳細に述べた場合の一例、応用した場合の一例、関連がある部分についての
一例などを示している。したがって、他の実施の形態および実施例で述べた内容は、本実
施の形態への適用、組み合わせ、又は置き換えを自由に行うことができる。
（実施の形態７）
本実施形態においては、表示装置の駆動方法について説明する。特に、液晶表示装置の駆
動方法について説明する。
まず、オーバードライブ駆動について、図３３を参照して説明する。図３３の（Ａ）は、
表示素子の、入力電圧に対する出力輝度の時間変化を表したものである。破線で表した入
力電圧３０１２１に対する表示素子の出力輝度の時間変化は、同じく破線で表した出力輝
度３０１２３のようになる。すなわち、目的の出力輝度Ｌ０を得るための電圧はＶｉであ
るが、入力電圧としてＶｉをそのまま入力した場合は、目的の出力輝度Ｌ０に達するまで
に、素子の応答速度に対応した時間を要してしまう。
オーバードライブ駆動は、この応答速度を速めるための技術である。具体的には、まず、
Ｖｉよりも大きい電圧であるＶｏを素子に一定時間与えることで出力輝度の応答速度を高
めて、目的の出力輝度Ｌ０に近づけた後に、入力電圧をＶｉに戻す、という方法である。
このときの入力電圧は入力電圧３０１２２、出力輝度は出力輝度３０１２４に表したよう
になる。出力輝度３０１２４のグラフは、目的の輝度Ｌ０に至るまでの時間が、出力輝度
３０１２３のグラフよりも短くなっている。
なお、図３３の（Ａ）においては、入力電圧に対し出力輝度が正の変化をする場合につい
て述べたが、入力電圧に対し出力輝度が負の変化をする場合も、本実施の形態は含んでい
る。
このような駆動を実現するための回路について、図３３の（Ｂ）及び図３３の（Ｃ）を参
照して説明する。まず、図３３の（Ｂ）を参照して、入力映像信号３０１３１がアナログ
値（離散値でもよい）をとる信号であり、出力映像信号３０１３２もアナログ値をとる信
号である場合について説明する。図３３の（Ｂ）に示すオーバードライブ回路は、符号化
回路３０１０１、フレームメモリ３０１０２、補正回路３０１０３、ＤＡ変換回路３０１
０４、を備える。
入力映像信号３０１３１は、まず、符号化回路３０１０１に入力され、符号化される。つ
まり、アナログ信号から、適切なビット数のデジタル信号に変換される。その後、変換さ
れたデジタル信号は、フレームメモリ３０１０２と、補正回路３０１０３と、にそれぞれ
入力される。補正回路３０１０３には、フレームメモリ３０１０２に保持されていた前フ
レームの映像信号も、同時に入力される。そして、補正回路３０１０３において、当該フ
レームの映像信号と、前フレームの映像信号から、あらかじめ用意された数値テーブルに
したがって、補正された映像信号を出力する。このとき、補正回路３０１０３に出力切り
替え信号３０１３３を入力し、補正された映像信号と、当該フレームの映像信号を切替え
て出力できるようにしてもよい。次に、補正された映像信号又は当該フレームの映像信号
は、ＤＡ変換回路３０１０４に入力される。そして、補正された映像信号又は当該フレー
ムの映像信号にしたがった値のアナログ信号である出力映像信号３０１３２が出力される
。このようにして、オーバードライブ駆動が実現できる。
次に、図３３の（Ｃ）を参照して、入力映像信号３０１３１がデジタル値をとる信号であ
り、出力映像信号３０１３２もデジタル値をとる信号である場合について説明する。図３
３の（Ｃ）に示すオーバードライブ回路は、フレームメモリ３０１１２、補正回路３０１
１３、を備える。
入力映像信号３０１３１は、デジタル信号であり、まず、フレームメモリ３０１１２と、
補正回路３０１１３と、にそれぞれ入力される。補正回路３０１１３には、フレームメモ
リ３０１１２に保持されていた前フレームの映像信号も、同時に入力される。そして、補
正回路３０１１３において、当該フレームの映像信号と、前フレームの映像信号から、あ
らかじめ用意された数値テーブルにしたがって、補正された映像信号を出力する。このと
き、補正回路３０１１３に出力切り替え信号３０１３３を入力し、補正された映像信号と
、当該フレームの映像信号を切替えて出力できるようにしてもよい。このようにして、オ
ーバードライブ駆動が実現できる。
なお、本実施の形態におけるオーバードライブ回路は、入力映像信号３０１３１がアナロ
グ信号であり、出力映像信号３０１３２がデジタル信号である場合も含む。このときは、
図３３の（Ｂ）に示した回路から、ＤＡ変換回路３０１０４を省略すればよい。また、本
実施の形態におけるオーバードライブ回路は、入力映像信号３０１３１がデジタル信号で
あり、出力映像信号３０１３２がアナログ信号である場合も含む。このときは、図３３の
（Ｂ）に示した回路から、符号化回路３０１０１を省略すればよい。
次に、コモン線の電位を操作する駆動について、図３４を参照して説明する。図３４の（
Ａ）は、液晶素子のような容量的な性質を持つ表示素子を用いた表示装置において、走査
線一本に対し、コモン線が一本配置されているときの、複数の画素回路を表した図である
。図３４の（Ａ）に示す画素回路は、トランジスタ３０２０１、補助容量３０２０２、表
示素子３０２０３、映像信号線３０２０４、走査線３０２０５、コモン線３０２０６、を
備えている。
トランジスタ３０２０１のゲート電極は、走査線３０２０５に電気的に接続され、トラン
ジスタ３０２０１のソース電極及びドレイン電極の一方は、映像信号線３０２０４に電気
的に接続され、トランジスタ３０２０１のソース電極及びドレイン電極の他方は、補助容
量３０２０２の一方の電極、及び表示素子３０２０３の一方の電極に電気的に接続されて
いる。
また、補助容量３０２０２の他方の電極は、コモン線３０２０６に電気的に接続されてい
る。
まず、走査線３０２０５によって選択された画素は、トランジスタ３０２０１がオンとな
るため、それぞれ、映像信号線３０２０４を介して、表示素子３０２０３及び補助容量３
０２０２に映像信号に対応した電圧がかかる。このとき、その映像信号が、コモン線３０
２０６に接続された全ての画素に対して最低階調を表示させるものだった場合、あるいは
、コモン線３０２０６に接続された全ての画素に対して最高階調を表示させるものだった
場合は、画素にそれぞれ映像信号線３０２０４を介して映像信号を書き込む必要はない。
映像信号線３０２０４を介して映像信号を書き込む代わりに、コモン線３０２０６の電位
を動かすことで、表示素子３０２０３にかかる電圧を変えることができる。
次に、図３４の（Ｂ）は、液晶素子のような容量的な性質を持つ表示素子を用いた表示装
置において、走査線一本に対し、コモン線が２本配置されているときの、複数の画素回路
を表した図である。図３４の（Ｂ）に示す画素回路は、トランジスタ３０２１１、補助容
量３０２１２、表示素子３０２１３、映像信号線３０２１４、走査線３０２１５、第１の
コモン線３０２１６、第２のコモン線３０２１７、を備えている。
トランジスタ３０２１１のゲート電極は、走査線３０２１５に電気的に接続され、トラン
ジスタ３０２１１のソース電極及びドレイン電極の一方は、映像信号線３０２１４に電気
的に接続され、トランジスタ３０２１１のソース電極及びドレイン電極の他方は、補助容
量３０２１２の一方の電極、及び表示素子３０２１３の一方の電極に電気的に接続されて
いる。
また、補助容量３０２１２の他方の電極は、第１のコモン線３０２１６に電気的に接続さ
れている。
また、当該画素と隣接する画素においては、補助容量３０２１２の他方の電極は、第２の
コモン線３０２１７に電気的に接続されている。
図３４の（Ｂ）に示す画素回路は、コモン線一本に対し電気的に接続されている画素が少
ないため、映像信号線３０２１４を介して映像信号を書き込む代わりに、第１のコモン線
３０２１６又は第２のコモン線３０２１７の電位を動かすことで、表示素子３０２１３に
かかる電圧を変えることができる頻度が、顕著に大きくなる。また、ソース反転駆動又は
ドット反転駆動が可能になる。ソース反転駆動又はドット反転駆動により、素子の信頼性
を向上させつつ、フリッカを抑えることができる。
次に、走査型バックライトについて、図３５を参照して説明する。図３５の（Ａ）は、冷
陰極管を並置した走査型バックライトを示す図である。図３５の（Ａ）に示す走査型バッ
クライトは、拡散板３０３０１と、Ｎ個の冷陰極管３０３０２―１から３０３０２―Ｎと
、を備える。Ｎ個の冷陰極管３０３０２―１から３０３０２―Ｎを、拡散板３０３０１の
後ろに並置することで、Ｎ個の冷陰極管３０３０２―１から３０３０２―Ｎは、その輝度
を変化させて走査することができる。
走査するときの各冷陰極管の輝度の変化を、図３５の（Ｃ）を用いて説明する。まず、冷
陰極管３０３０２―１の輝度を、一定時間変化させる。そして、その後に、冷陰極管３０
３０２―１の隣に配置された冷陰極管３０３０２―２の輝度を、同じ時間だけ変化させる
。このように、冷陰極管３０３０２―１から３０３０２―Ｎまで、輝度を順に変化させる
。なお、図３５の（Ｃ）においては、一定時間変化させる輝度は、元の輝度より小さいも
のとしたが、元の輝度より大きくてもよい。また、冷陰極管３０３０２―１から３０３０
２―Ｎまで走査するとしたが、逆方向に冷陰極管３０３０２―Ｎから３０３０２―１まで
走査してもよい。
図３５のように駆動することで、バックライトの平均輝度を小さくすることができる。し
たがって、液晶表示装置の消費電力の大部分を占める、バックライトの消費電力を低減す
ることができる。
なお、走査型バックライトの光源として、ＬＥＤを用いてもよい。その場合の走査型バッ
クライトは、図３５の（Ｂ）のようになる。図３５の（Ｂ）に示す走査型バックライトは
、拡散板３０３１１と、ＬＥＤを並置した光源３０３１２―１から３０３１２―Ｎと、を
備える。走査型バックライトの光源として、ＬＥＤを用いた場合、バックライトを薄く、
軽くできる利点がある。また、色再現範囲を広げることができるという利点がある。さら
に、ＬＥＤを並置した光源３０３１２―１から３０３１２―Ｎのそれぞれに並置したＬＥ
Ｄも、同様に走査することができるので、点走査型のバックライトとすることもできる。
点走査型とすれば、動画像の画質をさらに向上させることができる。
なお、バックライトの光源としてＬＥＤを用いた場合も、図３５の（Ｃ）に示すように輝
度を変化させて駆動することができる。
なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容（
一部でもよい）は、別の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、
又は置き換えなどを自由に行うことが出来る。さらに、これまでに述べた図において、各
々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させるこ
とが出来る。
同様に、本実施の形態の各々の図で述べた内容（一部でもよい）は、別の実施の形態およ
び実施例の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は置き換え
などを自由に行うことが出来る。さらに、本実施の形態の図において、各々の部分に関し
て、別の実施の形態および実施例の部分を組み合わせることにより、さらに多くの図を構
成させることが出来る。
なお、本実施の形態は、他の実施の形態および実施例で述べた内容（一部でもよい）を、
具現化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した
場合の一例、詳細に述べた場合の一例、応用した場合の一例、関連がある部分についての
一例などを示している。したがって、他の実施の形態および実施例で述べた内容は、本実
施の形態への適用、組み合わせ、又は置き換えを自由に行うことができる。
（実施の形態８）
本実施の形態においては、液晶表示装置に適用できる画素の構成及び画素の動作について
説明する。
なお、本実施の形態において、液晶の動作モードとして、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍ
ａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（
Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍ
ａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ
Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒ
ｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏ
ｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅ
ｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅ
ｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）などを用いることができる。
図３６（Ａ）は、液晶表示装置に適用できる画素構成の一例を示す図である。
画素４０１００は、トランジスタ４０１０１、液晶素子４０１０２及び容量素子４０１０
３を有している。トランジスタ４０１０１のゲートは配線４０１０５に接続されている。
トランジスタ４０１０１の第１端子は配線４０１０４に接続されている。トランジスタ４
０１０１の第２端子は液晶素子４０１０２の第１電極及び容量素子４０１０３の第１電極
に接続される。液晶素子４０１０２の第２電極は対向電極４０１０７に相当する。容量素
子４０１０３の第２の電極が配線４０１０６に接続されている。
配線４０１０４は、信号線として機能する。配線４０１０５は走査線として機能する。配
線４０１０６は容量線として機能する。トランジスタ４０１０１は、スイッチとして機能
する。容量素子４０１０３は、保持容量として機能する。
トランジスタ４０１０１はスイッチとして機能すればよく、トランジスタ４０１０１の極
性はＰチャネル型でもよいし、Ｎチャネル型でもよい。
なお、配線４０１０４にはビデオ信号が入力されている。配線４０１０５には走査信号が
入力されている。配線４０１０６はある一定の電位が供給されている。なお、走査信号は
Ｈレベル又はＬレベルのデジタル電圧信号である。トランジスタ４０１０１がＮチャネル
型の場合、走査信号のＨレベルはトランジスタ４０１０１をオンできる電位、走査信号の
Ｌレベルはトランジスタ４０１０１をオフできる電位である。あるいは、トランジスタ４
０１０１がＰチャネル型の場合、走査信号のＨレベルはトランジスタ４０１０１をオフで
きる電位、走査信号のＬレベルはトランジスタ４０１０１をオンできる電位である。なお
、ビデオ信号はアナログ電圧である。ビデオ信号は、走査信号のＨレベルよりも低く、走
査信号のＬレベルよりも高い電位である。なお、配線４０１０６に供給されている一定の
電位は対向電極４０１０７の電位と等しいことが好ましい。
画素４０１００の動作について、トランジスタ４０１０１がオンしている場合とトランジ
スタ４０１０１がオフしている場合に分けて説明する。
トランジスタ４０１０１がオンしている場合は、配線４０１０４と、液晶素子４０１０２
の第１電極（画素電極）及び容量素子４０１０３の第１電極とが電気的に接続される。し
たがって、ビデオ信号は、配線４０１０４からトランジスタ４０１０１を介して、液晶素
子４０１０２の第１電極（画素電極）及び容量素子４０１０３の第１電極に入力される。
そして、容量素子４０１０３はビデオ信号と配線４０１０６に供給されている電位との電
位差を保持する。
トランジスタ４０１０１がオフしている場合は、配線４０１０４と、液晶素子４０１０２
の第１電極（画素電極）及び容量素子４０１０３の第１電極とが電気的に遮断される。し
たがって、液晶素子４０１０２の第１電極及び容量素子４０１０３の第１電極は浮遊状態
となる。容量素子４０１０３はビデオ信号と配線４０１０６に供給されている電位との電
位差を保持しているため、液晶素子４０１０２の第１電極及び容量素子４０１０３の第１
電極は、ビデオ信号と同じ（対応した）電位を維持する。なお、液晶素子４０１０２は、
ビデオ信号に応じた透過率となる。
図３６（Ｂ）は、液晶表示装置に適用できる画素構成の一例を示す図である。特に、図３
６（Ｂ）は、横電界モード（ＩＰＳモード、ＦＦＳモードを含む）に適した液晶表示装置
に適用できる画素構成の一例を示す図である。
画素４０１１０は、トランジスタ４０１１１、液晶素子４０１１２及び容量素子４０１１
３を有している。トランジスタ４０１１１のゲートは配線４０１１５に接続されている。
トランジスタ４０１１１の第１端子は配線４０１１４に接続されている。トランジスタ４
０１１１の第２端子は液晶素子４０１１２の第１電極及び容量素子４０１１３の第１電極
に接続される。液晶素子４０１１２の第２電極は配線４０１１６と接続されている。容量
素子４０１１３の第２の電極が配線４０１１６に接続されている。
配線４０１１４は、信号線として機能する。配線４０１１５は走査線として機能する。配
線４０１１６は容量線として機能する。トランジスタ４０１１１は、スイッチとして機能
する。容量素子４０１１３は、保持容量として機能する。
トランジスタ４０１１１はスイッチとして機能すればよく、トランジスタ４０１１１の極
性はＰチャネル型でもよいし、Ｎチャネル型でもよい。
なお、配線４０１１４にはビデオ信号が入力されている。配線４０１１５には走査信号が
入力されている。配線４０１１６はある一定の電位が供給されている。なお、走査信号は
Ｈレベル又はＬレベルのデジタル電圧信号である。トランジスタ４０１１１がＮチャネル
型の場合、走査信号のＨレベルはトランジスタ４０１１１をオンできる電位、走査信号の
Ｌレベルはトランジスタ４０１１１をオフできる電位である。あるいは、トランジスタ４
０１１１がＰチャネル型の場合、走査信号のＨレベルはトランジスタ４０１１１をオフで
きる電位、走査信号のＬレベルはトランジスタ４０１１１をオンできる電位である。なお
、ビデオ信号はアナログ電圧である。ビデオ信号は、走査信号のＨレベルよりも低く、走
査信号のＬレベルよりも高い電位である。
画素４０１１０の動作について、トランジスタ４０１１１がオンしている場合とトランジ
スタ４０１１１がオフしている場合に分けて説明する。
トランジスタ４０１１１がオンしている場合は、配線４０１１４と、液晶素子４０１１２
の第１電極（画素電極）及び容量素子４０１１３の第１電極とが電気的に接続される。し
たがって、ビデオ信号は、配線４０１１４からトランジスタ４０１１１を介して、液晶素
子４０１１２の第１電極（画素電極）及び容量素子４０１１３の第１電極に入力される。
そして、容量素子４０１１３はビデオ信号と配線４０１１６に供給されている電位との電
位差を保持する。
トランジスタ４０１１１がオフしている場合は、配線４０１１４と、液晶素子４０１１２
の第１電極（画素電極）及び容量素子４０１１３の第１電極とが電気的に遮断される。し
たがって、液晶素子４０１１２の第１電極及び容量素子４０１１３の第１電極は浮遊状態
となる。容量素子４０１１３はビデオ信号と配線４０１１６に供給されている電位との電
位差を保持しているため、液晶素子４０１１２の第１電極及び容量素子４０１１３の第１
電極は、ビデオ信号と同じ（対応した）電位を維持する。なお、液晶素子４０１１２は、
ビデオ信号に応じた透過率となる。
図３７は、液晶表示装置に適用できる画素構成の一例を示す図である。特に、図３７は、
配線数を減らして画素の開口率を大きくできる画素構成の一例である。
図３７は、同じ列方向に配置された二つの画素（画素４０２００及び画素４０２１０）を
示す。例えば、画素４０２００がＮ行目に配置されている場合、画素４０２１０はＮ＋１
行目に配置されている。
画素４０２００は、トランジスタ４０２０１、液晶素子４０２０２及び容量素子４０２０
３を有している。トランジスタ４０２０１のゲートは配線４０２０５に接続されている。
トランジスタ４０２０１の第１端子は配線４０２０４に接続されている。トランジスタ４
０２０１の第２端子は液晶素子４０２０２の第１電極及び容量素子４０２０３の第１電極
に接続される。液晶素子４０２０２の第２電極は対向電極４０２０７に相当する。容量素
子４０２０３の第２電極は、前行のトランジスタのゲートと同じ配線に接続されている。
画素４０２１０は、トランジスタ４０２１１、液晶素子４０２１２及び容量素子４０２１
３を有している。トランジスタ４０２１１のゲートは配線４０２１５に接続されている。
トランジスタ４０２１１の第１端子は配線４０２０４に接続されている。トランジスタ４
０２１１の第２端子は液晶素子４０２１２の第１電極及び容量素子４０２１３の第１電極
に接続される。液晶素子４０２１２の第２電極は対向電極４０２１７に相当する。容量素
子４０２１３の第２電極は、前行のトランジスタのゲートと同じ配線（配線４０２０５）
に接続されている。
配線４０２０４は、信号線として機能する。配線４０２０５はＮ行目の走査線として機能
する。配線４０２０６はＮ行目の容量線として機能する。トランジスタ４０２０１は、ス
イッチとして機能する。容量素子４０２０３は、保持容量として機能する。
配線４０２１４は、信号線として機能する。配線４０２１５はＮ＋１行目の走査線として
機能する。配線４０２１６はＮ＋１行目の容量線として機能する。トランジスタ４０２１
１は、スイッチとして機能する。容量素子４０２１３は、保持容量として機能する。
トランジスタ４０２０１及びトランジスタ４０２１１はスイッチとして機能すればよく、
トランジスタ４０２０１の極性及びトランジスタ４０２１１の極性はＰチャネル型でもよ
いし、Ｎチャネル型でもよい。
なお、配線４０２０４にはビデオ信号が入力されている。配線４０２０５には走査信号（
Ｎ行目）が入力されている。配線４０２１５には走査信号（Ｎ＋１行目）が入力されてい
る。
走査信号はＨレベル又はＬレベルのデジタル電圧信号である。トランジスタ４０２０１（
又はトランジスタ４０２１１）がＮチャネル型の場合、走査信号のＨレベルはトランジス
タ４０２０１（又はトランジスタ４０２１１）をオンできる電位、走査信号のＬレベルは
トランジスタ４０２０１（又はトランジスタ４０２１１）をオフできる電位である。ある
いは、トランジスタ４０２０１（又はトランジスタ４０２１１）がＰチャネル型の場合、
走査信号のＨレベルはトランジスタ４０２０１（又はトランジスタ４０２１１）をオフで
きる電位、走査信号のＬレベルはトランジスタ４０２０１（又はトランジスタ４０２１１
）をオンできる電位である。なお、ビデオ信号はアナログ電圧である。ビデオ信号は、走
査信号のＨレベルよりも低く、走査信号のＬレベルよりも高い電位である。
画素４０２００の動作について、トランジスタ４０２０１がオンしている場合とトランジ
スタ４０２０１がオフしている場合に分けて説明する。
トランジスタ４０２０１がオンしている場合は、配線４０２０４と、液晶素子４０２０２
の第１電極（画素電極）及び容量素子４０２０３の第１電極とが電気的に接続される。し
たがって、ビデオ信号は、配線４０２０４からトランジスタ４０２０１を介して、液晶素
子４０２０２の第１電極（画素電極）及び容量素子４０２０３の第１電極に入力される。
そして、容量素子４０２０３はビデオ信号と前行のトランジスタのゲートと同じ配線に供
給されている電位との電位差を保持する。
トランジスタ４０２０１がオフしている場合は、配線４０２０４と、液晶素子４０２０２
の第１電極（画素電極）及び容量素子４０２０３の第１電極とが電気的に遮断される。し
たがって、液晶素子４０２０２の第１電極及び容量素子４０２０３の第１電極は浮遊状態
となる。容量素子４０２０３はビデオ信号と前行のトランジスタのゲートと同じ配線に供
給されている電位との電位差を保持しているため、液晶素子４０２０２の第１電極及び容
量素子４０２０３の第１電極は、ビデオ信号と同じ（対応した）電位を維持する。なお、
液晶素子４０２０２は、ビデオ信号に応じた透過率となる。
画素４０２１０の動作について、トランジスタ４０２１１がオンしている場合とトランジ
スタ４０２１１がオフしている場合に分けて説明する。
トランジスタ４０２１１がオンしている場合は、配線４０２０４と、液晶素子４０２１２
の第１電極（画素電極）及び容量素子４０２１３の第１電極とが電気的に接続される。し
たがって、ビデオ信号は、配線４０２０４からトランジスタ４０２１１を介して、液晶素
子４０２１２の第１電極（画素電極）及び容量素子４０２１３の第１電極に入力される。
そして、容量素子４０２１３はビデオ信号と前行のトランジスタのゲートと同じ配線（配
線４０２０５）に供給されている電位との電位差を保持する。
トランジスタ４０２１１がオフしている場合は、配線４０２０４と、液晶素子４０２１２
の第１電極（画素電極）及び容量素子４０２１３の第１電極とが電気的に遮断される。し
たがって、液晶素子４０２１２の第１電極及び容量素子４０２１３の第１電極は浮遊状態
となる。容量素子４０２１３はビデオ信号と前行のトランジスタのゲートと同じ配線（配
線４０２０５）に供給されている電位との電位差を保持しているため、液晶素子４０２１
２の第１電極及び容量素子４０２１３の第１電極は、ビデオ信号と同じ（対応した）電位
を維持する。なお、液晶素子４０２１２は、ビデオ信号に応じた透過率となる。
図３８は、液晶表示装置に適用できる画素構成の一例を示す図である。特に、図３８は、
サブ画素を用いることで視野角を向上できる画素構成の一例である。
画素４０３２０は、サブ画素４０３００とサブ画素４０３１０を有している。画素４０３
２０が２つのサブ画素を有している場合について説明するが、画素４０３２０は３つ以上
のサブ画素を有していてもよい。
サブ画素４０３００は、トランジスタ４０３０１、液晶素子４０３０２及び容量素子４０
３０３を有している。トランジスタ４０３０１のゲートは配線４０３０５に接続されてい
る。トランジスタ４０３０１の第１端子は配線４０３０４に接続されている。トランジス
タ４０３０１の第２端子は液晶素子４０３０２の第１電極及び容量素子４０３０３の第１
電極に接続される。液晶素子４０３０２の第２電極は対向電極４０３０７に相当する。容
量素子４０３０３の第２の電極が配線４０３０６に接続されている。
サブ画素４０３１０は、トランジスタ４０３１１、液晶素子４０３１２及び容量素子４０
３１３を有している。トランジスタ４０３１１のゲートは配線４０３１５に接続されてい
る。トランジスタ４０３０１の第１端子は配線４０３０４に接続されている。トランジス
タ４０３１１の第２端子は液晶素子４０３１２の第１電極及び容量素子４０３１３の第１
電極に接続される。液晶素子４０３１２の第２電極は対向電極４０３１７に相当する。容
量素子４０３１３の第２の電極が配線４０３０６に接続されている。
配線４０３０４は、信号線として機能する。配線４０３０５は走査線として機能する。配
線４０３１５は信号線として機能する。配線４０３０６は容量線として機能する。トラン
ジスタ４０３０１は、スイッチとして機能する。トランジスタ４０３１１は、スイッチと
して機能する。容量素子４０３０３は、保持容量として機能する。容量素子４０３１３は
、保持容量として機能する。
トランジスタ４０３０１はスイッチとして機能すればよく、トランジスタ４０３０１の極
性はＰチャネル型でもよいし、Ｎチャネル型でもよい。トランジスタ４０３１１はスイッ
チとして機能すればよく、トランジスタ４０３１１の極性はＰチャネル型でもよいし、Ｎ
チャネル型でもよい。
なお、配線４０３０４にはビデオ信号が入力されている。配線４０３０５には走査信号が
入力されている。配線４０３１５には走査信号が入力されている。配線４０３０６はある
一定の電位が供給されている。
なお、走査信号はＨレベル又はＬレベルのデジタル電圧信号である。トランジスタ４０３
０１（又はトランジスタ４０３１１）がＮチャネル型の場合、走査信号のＨレベルはトラ
ンジスタ４０３０１（又はトランジスタ４０３１１）をオンできる電位、走査信号のＬレ
ベルはトランジスタ４０３０１（又はトランジスタ４０３１１）をオフできる電位である
。あるいは、トランジスタ４０３０１（又はトランジスタ４０３１１）がＰチャネル型の
場合、走査信号のＨレベルはトランジスタ４０３０１（又はトランジスタ４０３１１）を
オフできる電位、走査信号のＬレベルはトランジスタ４０３０１（又はトランジスタ４０
３１１）をオンできる電位である。なお、ビデオ信号はアナログ電圧である。ビデオ信号
は、走査信号のＨレベルよりも低く、走査信号のＬレベルよりも高い電位である。なお、
配線４０３０６に供給されている一定の電位は対向電極４０３０７の電位又は対向電極４
０３１７の電位と等しいことが好ましい。
画素４０３２０の動作について、トランジスタ４０３０１がオンしトランジスタ４０３１
１がオフしている場合と、トランジスタ４０３０１がオフしトランジスタ４０３１１がオ
ンしている場合と、トランジスタ４０３０１及びトランジスタ４０３１１がオフしている
場合とに分けて説明する。
トランジスタ４０３０１がオンしトランジスタ４０３１１がオフしている場合は、サブ画
素４０３００において、配線４０３０４と、液晶素子４０３０２の第１電極（画素電極）
及び容量素子４０３０３の第１電極とが電気的に接続される。したがって、ビデオ信号は
、配線４０３０４からトランジスタ４０３０１を介して、液晶素子４０３０２の第１電極
（画素電極）及び容量素子４０３０３の第１電極に入力される。そして、容量素子４０３
０３はビデオ信号と配線４０３０６に供給されている電位との電位差を保持する。このと
き、サブ画素４０３１０において、配線４０３０４と、液晶素子４０３１２の第１電極（
画素電極）及び容量素子４０３１３の第１電極とが電気的に遮断される。したがって、ビ
デオ信号は、サブ画素４０３１０には入力されない。
トランジスタ４０３０１がオフ、トランジスタ４０３１１がオンしている場合は、サブ画
素４０３００において、配線４０３０４と、液晶素子４０３０２の第１電極（画素電極）
及び容量素子４０３０３の第１電極とが電気的に遮断される。したがって、液晶素子４０
３０２の第１電極及び容量素子４０３０３の第１電極は浮遊状態となる。容量素子４０３
０３はビデオ信号と配線４０３０６に供給されている電位との電位差を保持しているため
、液晶素子４０３０２の第１電極及び容量素子４０３０３の第１電極は、ビデオ信号と同
じ（対応した）電位を維持する。このとき、サブ画素４０３１０において、配線４０３０
４と、液晶素子４０３１２の第１電極（画素電極）及び容量素子４０３１３の第１電極と
が電気的に接続される。したがって、ビデオ信号は、配線４０３０４からトランジスタ４
０３１１を介して、液晶素子４０３１２の第１電極（画素電極）及び容量素子４０３１３
の第１電極に入力される。そして、容量素子４０３１３はビデオ信号と配線４０３１６に
供給されている電位との電位差を保持する。
トランジスタ４０３０１及びトランジスタ４０３１１がオフしている場合は、サブ画素４
０３００において、配線４０３０４と、液晶素子４０３０２の第１電極（画素電極）及び
容量素子４０３０３の第１電極とが電気的に遮断される。したがって、液晶素子４０３０
２の第１電極及び容量素子４０３０３の第１電極は浮遊状態となる。容量素子４０３０３
はビデオ信号と配線４０３０６に供給されている電位との電位差を保持しているため、液
晶素子４０３０２の第１電極及び容量素子４０３０３の第１電極は、ビデオ信号と同じ（
対応した）電位を維持する。なお、液晶素子４０３０２は、ビデオ信号に応じた透過率と
なる。このとき、このとき、サブ画素４０３１０において、配線４０３０４と、液晶素子
４０３１２の第１電極（画素電極）及び容量素子４０３１３の第１電極とが電気的に遮断
される。したがって、液晶素子４０３１２の第１電極及び容量素子４０３１３の第１電極
は浮遊状態となる。容量素子４０３１３はビデオ信号と配線４０３０６に供給されている
電位との電位差を保持しているため、液晶素子４０３１２の第１電極及び容量素子４０３
１３の第１電極は、ビデオ信号と同じ（対応した）電位を維持する。なお、液晶素子４０
３１２は、ビデオ信号に応じた透過率となる。
サブ画素４０３００に入力するビデオ信号は、サブ画素４０３１０に入力するビデオ信号
と異なる値としてもよい。この場合、液晶素子４０３０２の液晶分子の配向を液晶素子４
０３１２の液晶分子の配向と異ならせることができるため、視野角を広くすることができ
る。
なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容（
一部でもよい）は、別の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、
又は置き換えなどを自由に行うことが出来る。さらに、これまでに述べた図において、各
々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させるこ
とが出来る。
同様に、本実施の形態の各々の図で述べた内容（一部でもよい）は、別の実施の形態およ
び実施例の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は置き換え
などを自由に行うことが出来る。さらに、本実施の形態の図において、各々の部分に関し
て、別の実施の形態および実施例の部分を組み合わせることにより、さらに多くの図を構
成させることが出来る。
なお、本実施の形態は、他の実施の形態および実施例で述べた内容（一部でもよい）を、
具現化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した
場合の一例、詳細に述べた場合の一例、応用した場合の一例、関連がある部分についての
一例などを示している。したがって、他の実施の形態および実施例で述べた内容は、本実
施の形態への適用、組み合わせ、又は置き換えを自由に行うことができる。
（実施の形態９）
本実施の形態においては、各種液晶モードについて説明する。
まず、断面図を用いて各種液晶モードについて説明する。
図３９（Ａ）、（Ｂ）は、ＴＮモードの断面の模式図を示す。
互いに対向するように配置された第１の基板５０１０１及び第２の基板５０１０２に、液
晶層５０１００が挟持されている。第１の基板５０１０１の上面には、第１の電極５０１
０５が形成されている。第２の基板５０１０２の上面には、第２の電極５０１０６が形成
されている。第１の基板５０１０１の液晶層と反対側には、第１の偏光板５０１０３が配
置されている。第２の基板５０１０２の液晶層と反対側には、第２の偏光板５０１０４が
配置されている。なお、第１の偏光板５０１０３と第２の偏光板５０１０４とは、クロス
ニコルになるように配置されている。
第１の偏光板５０１０３は、第１の基板５０１０１の上面に配置されてもよい。第２の偏
光板５０１０４は、第２の基板５０１０２の上面に配置されてもよい。
第１の電極５０１０５及び第２の電極５０１０６のうち、少なくとも一方（又は両方）の
電極が透光性を有していればよい（透過型又は反射型）。あるいは、両方の電極が透光性
を有し、かつ一方の電極の一部が反射性を有していてもよい（半透過型）。
図３９（Ａ）は、第１の電極５０１０５及び第２の電極５０１０６に電圧が印加（縦電界
方式と呼ぶ）された場合の断面の模式図である。液晶分子が縦に並んだ状態となるため、
バックライトからの光は液晶分子の複屈折の影響を受けない。そして、第１の偏光板５０
１０３と第２の偏光板５０１０４とがクロスニコルになるように配置されているため、バ
ックライトからの光は基板を通過できない。したがって、黒色表示が行われる。
なお、第１の電極５０１０５及び第２の電極５０１０６に印加する電圧を制御することで
、液晶分子の状態を制御することが可能である。したがって、バックライトからの光が基
板を通過する量を制御できるため、所定の映像表示を行うことが可能である。
図３９（Ｂ）は、第１の電極５０１０５及び第２の電極５０１０６に電圧が印加されてい
ない場合の断面の模式図である。液晶分子が横に並び、平面内で回転している状態となる
ため、バックライトからの光は液晶分子の複屈折の影響を受ける。そして、第１の偏光板
５０１０３と第２の偏光板５０１０４とがクロスニコルになるように配置されているため
、バックライトからの光は基板を通過する。したがって、白色表示が行われる。いわゆる
ノーマリーホワイトモードである。
図３９（Ａ）、（Ｂ）に示した構成を有する液晶表示装置は、カラーフィルタを設けるこ
とで、フルカラー表示を行うことができる。カラーフィルタは、第１の基板５０１０１側
又は第２の基板５０１０２側に設けることができる。
ＴＮモードに使用される液晶材料は、公知のものを使用すればよい。
図４０（Ａ）、（Ｂ）は、ＶＡモードの断面の模式図を示す。ＶＡモードは、無電界の時
に液晶分子が基板に垂直となるように配向されているモードである。
互いに対向するように配置された第１の基板５０２０１及び第２の基板５０２０２に、液
晶層５０２００が挟持されている。第１の基板５０２０１の上面には、第１の電極５０２
０５が形成されている。第２の基板５０２０２の上面には、第２の電極５０２０６が形成
されている。第１の基板５０２０１の液晶層と反対側には、第１の偏光板５０２０３が配
置されている。第２の基板５０２０２の液晶層と反対側には、第２の偏光板５０２０４が
配置されている。なお、第１の偏光板５０２０３と第２の偏光板５０２０４とは、クロス
ニコルになるように配置されている。
第１の偏光板５０２０３は、第１の基板５０２０１の上面に配置されてもよい。第２の偏
光板５０２０４は、第２の基板５０２０２の上面に配置されてもよい。
第１の電極５０２０５及び第２の電極５０２０６のうち、少なくとも一方（又は両方）の
電極が透光性を有していればよい（透過型又は反射型）。あるいは、両方の電極が透光性
を有し、かつ一方の電極の一部が反射性を有していてもよい（半透過型）。
図４０（Ａ）は、第１の電極５０２０５及び第２の電極５０２０６に電圧が印加（縦電界
方式と呼ぶ）された場合の断面の模式図である。液晶分子が横に並んだ状態となるため、
バックライトからの光は液晶分子の複屈折の影響を受ける。そして、第１の偏光板５０２
０３と第２の偏光板５０２０４とがクロスニコルになるように配置されているため、バッ
クライトからの光は基板を通過する。したがって、白色表示が行われる。
なお、第１の電極５０２０５及び第２の電極５０２０６に印加する電圧を制御することで
、液晶分子の状態を制御することが可能である。したがって、バックライトからの光が基
板を通過する量を制御できるため、所定の映像表示を行うことが可能である。
図４０（Ｂ）は、第１の電極５０２０５及び第２の電極５０２０６に電圧が印加されてい
ない場合の断面の模式図である。液晶分子が縦に並んだ状態となるため、バックライトか
らの光は液晶分子の複屈折の影響を受けない。そして、第１の偏光板５０２０３と第２の
偏光板５０２０４とがクロスニコルになるように配置されているため、バックライトから
の光は基板を通過しない。したがって、黒色表示が行われる。いわゆるノーマリーブラッ
クモードである。
図４０（Ａ）、（Ｂ）に示した構成を有する液晶表示装置は、カラーフィルタを設けるこ
とで、フルカラー表示を行うことができる。カラーフィルタは、第１の基板５０２０１側
又は第２の基板５０２０２側に設けることができる。
ＶＡモードに使用される液晶材料は、公知のものを使用すればよい。
図４０（Ｃ）、（Ｄ）は、ＭＶＡモードの断面の模式図を示す。ＭＶＡモードは、それぞ
れの部分の視野角依存性を互いに補償する方法である。
互いに対向するように配置された第１の基板５０２１１及び第２の基板５０２１２に、液
晶層５０２１０が挟持されている。第１の基板５０２１１の上面には、第１の電極５０２
１５が形成されている。第２の基板５０２１２の上面には、第２の電極５０２１６が形成
されている。第１の電極５０２１５上には、配向制御用に第１の突起物５０２１１７が形
成されている。第２の電極５０２１６上には、配向制御用に第２の突起物５０２１１８が
形成されている。第１の基板５０２１１の液晶層と反対側には、第１の偏光板５０２１３
が配置されている。第２の基板５０２１２の液晶層と反対側には、第２の偏光板５０２１
４が配置されている。なお、第１の偏光板５０２１３と第２の偏光板５０２１４とは、ク
ロスニコルになるように配置されている。
第１の偏光板５０２１３は、第１の基板５０２１１の上面に配置されてもよい。第２の偏
光板５０２１４は、第２の基板５０２１２の上面に配置されてもよい。
第１の電極５０２１５及び第２の電極５０２１６のうち、少なくとも一方（又は両方）の
電極が透光性を有していればよい（透過型又は反射型）。あるいは、両方の電極が透光性
を有し、かつ一方の電極の一部が反射性を有していてもよい（半透過型）。
図４０（Ｃ）は、第１の電極５０２１５及び第２の電極５０２１６に電圧が印加（縦電界
方式と呼ぶ）された場合の断面の模式図である。液晶分子が第１の突起物５０２１１７及
び第２の突起物５０２１１８に対して倒れて並んだ状態となるため、バックライトからの
光は液晶分子の複屈折の影響を受ける。そして、第１の偏光板５０２１３と第２の偏光板
５０２１４とがクロスニコルになるように配置されているため、バックライトからの光は
基板を通過する。したがって、白色表示が行われる。
なお、第１の電極５０２１５及び第２の電極５０２１６に印加する電圧を制御することで
、液晶分子の状態を制御することが可能である。したがって、バックライトからの光が基
板を通過する量を制御できるため、所定の映像表示を行うことが可能である。
図４０（Ｄ）は、第１の電極５０２１５及び第２の電極５０２１６に電圧が印加されてい
ない場合の断面の模式図である。液晶分子が縦に並んだ状態となるため、バックライトか
らの光は液晶分子の複屈折の影響を受けない。そして、第１の偏光板５０２１３と第２の
偏光板５０２１４とがクロスニコルになるように配置されているため、バックライトから
の光は基板を通過しない。したがって、黒色表示が行われる。いわゆるノーマリーブラッ
クモードである。
図４０（Ｃ）、（Ｄ）に示した構成を有する液晶表示装置は、カラーフィルタを設けるこ
とで、フルカラー表示を行うことができる。カラーフィルタは、第１の基板５０２１１側
又は第２の基板５０２１２側に設けることができる。
ＭＶＡモードに使用される液晶材料は、公知のものを使用すればよい。
図４１（Ａ）、（Ｂ）は、ＯＣＢモードの断面の模式図を示す。ＯＣＢモードは、液晶層
内で液晶分子の配列が光学的に補償状態を形成しているため、視野角依存が少ない。この
液晶分子の状態は、ベンド配向と呼ばれる。
互いに対向するように配置された第１の基板５０３０１及び第２の基板５０３０２に、液
晶層５０３００が挟持されている。第１の基板５０３０１の上面には、第１の電極５０３
０５が形成されている。第２の基板５０３０２の上面には、第２の電極５０３０６が形成
されている。第１の基板５０３０１の液晶層と反対側には、第１の偏光板５０３０３が配
置されている。第２の基板５０３０２の液晶層と反対側には、第２の偏光板５０３０４が
配置されている。なお、第１の偏光板５０３０３と第２の偏光板５０３０４とは、クロス
ニコルになるように配置されている。
第１の偏光板５０３０３は、第１の基板５０３０１の上面に配置されてもよい。第２の偏
光板５０３０４は、第２の基板５０３０２の上面に配置されてもよい。
第１の電極５０３０５及び第２の電極５０３０６のうち、少なくとも一方（又は両方）の
電極が透光性を有していればよい（透過型又は反射型）。あるいは、両方の電極が透光性
を有し、かつ一方の電極の一部が反射性を有していてもよい（半透過型）。
図４１（Ａ）は、第１の電極５０３０５及び第２の電極５０３０６に電圧が印加（縦電界
方式と呼ぶ）された場合の断面の模式図である。液晶分子が縦に並んだ状態となるため、
バックライトからの光は液晶分子の複屈折の影響を受けない。そして、第１の偏光板５０
３０３と第２の偏光板５０３０４とがクロスニコルになるように配置されているため、バ
ックライトからの光は基板を通過しない。したがって、黒色表示が行われる。
なお、第１の電極５０３０５及び第２の電極５０３０６に印加する電圧を制御することで
、液晶分子の状態を制御することが可能である。したがって、バックライトからの光が基
板を通過する量を制御できるため、所定の映像表示を行うことが可能である。
図４１（Ｂ）は、第１の電極５０３０５及び第２の電極５０３０６に電圧が印加されてい
ない場合の断面の模式図である。液晶分子がベンド配向の状態となるため、バックライト
からの光は液晶分子の複屈折の影響を受ける。そして、第１の偏光板５０３０３と第２の
偏光板５０３０４とがクロスニコルになるように配置されているため、バックライトから
の光は基板を通過する。したがって、白色表示が行われる。いわゆるノーマリーホワイト
モードである。
図４１（Ａ）、（Ｂ）に示した構成を有する液晶表示装置は、カラーフィルタを設けるこ
とで、フルカラー表示を行うことができる。カラーフィルタは、第１の基板５０３０１側
又は第２の基板５０３０２側に設けることができる。
ＯＣＢモードに使用される液晶材料は、公知のものを使用すればよい。
図４１（Ｃ）、（Ｄ）は、ＦＬＣモード又はＡＦＬＣモードの断面の模式図を示す。
互いに対向するように配置された第１の基板５０３１１及び第２の基板５０３１２に、液
晶層５０３１０が挟持されている。第１の基板５０３１１の上面には、第１の電極５０３
１５が形成されている。第２の基板５０３１２の上面には、第２の電極５０３１６が形成
されている。第１の基板５０３１１の液晶層と反対側には、第１の偏光板５０３１３が配
置されている。第２の基板５０３１２の液晶層と反対側には、第２の偏光板５０３１４が
配置されている。なお、第１の偏光板５０３１３と第２の偏光板５０３１４とは、クロス
ニコルになるように配置されている。
第１の偏光板５０３１３は、第１の基板５０３１１の上面に配置されてもよい。第２の偏
光板５０３１４は、第２の基板５０３１２の上面に配置されてもよい。
第１の電極５０３１５及び第２の電極５０３１６のうち、少なくとも一方（又は両方）の
電極が透光性を有していればよい（透過型又は反射型）。あるいは、両方の電極が透光性
を有し、かつ一方の電極の一部が反射性を有していてもよい（半透過型）。
図４１（Ｃ）は、第１の電極５０３１５及び第２の電極５０３１６に電圧が印加（縦電界
方式と呼ぶ）された場合の断面の模式図である。液晶分子がラビング方向からずれた方向
で横に並んでいる状態となるため、バックライトからの光は液晶分子の複屈折の影響を受
ける。そして、第１の偏光板５０３１３と第２の偏光板５０３１４とがクロスニコルにな
るように配置されているため、バックライトからの光は基板を通過する。したがって、白
色表示が行われる。
なお、第１の電極５０３１５及び第２の電極５０３１６に印加する電圧を制御することで
、液晶分子の状態を制御することが可能である。したがって、バックライトからの光が基
板を通過する量を制御できるため、所定の映像表示を行うことが可能である。
図４１（Ｄ）は、第１の電極５０３１５及び第２の電極５０３１６に電圧が印加されてい
ない場合の断面の模式図である。液晶分子がラビング方向に沿って横に並んだ状態となる
ため、バックライトからの光は液晶分子の複屈折の影響を受けない。そして、第１の偏光
板５０３１３と第２の偏光板５０３１４とがクロスニコルになるように配置されているた
め、バックライトからの光は基板を通過しない。したがって、黒色表示が行われる。いわ
ゆるノーマリーブラックモードである。
図４１（Ｃ）、（Ｄ）に示した構成を有する液晶表示装置は、カラーフィルタを設けるこ
とで、フルカラー表示を行うことができる。カラーフィルタは、第１の基板５０３１１側
又は第２の基板５０３１２側に設けることができる。
ＦＬＣモード又はＡＦＬＣモードに使用される液晶材料は、公知のものを使用すればよい
。
図４２（Ａ）、（Ｂ）は、ＩＰＳモードの断面の模式図を示す。ＩＰＳモードは、液晶層
内で液晶分子の配列が光学的に補償状態を形成しているため、液晶分子を基板に対して常
に平面内で回転させるモードであり、電極は一方の基板側のみに設けた横電界方式をとる
。
互いに対向するように配置された第１の基板５０４０１及び第２の基板５０４０２に、液
晶層５０４００が挟持されている。第１の基板５０４０１の上面には、第１の電極５０４
０５及び第２の電極５０４０６が形成されている。第１の基板５０４０１の液晶層と反対
側には、第１の偏光板５０４０３が配置されている。第２の基板５０４０２の液晶層と反
対側には、第２の偏光板５０４０４が配置されている。なお、第１の偏光板５０４０３と
第２の偏光板５０４０４とは、クロスニコルになるように配置されている。
第１の偏光板５０４０３は、第１の基板５０４０１の上面に配置されてもよい。第２の偏
光板５０４０４は、第２の基板５０４０２の上面に配置されてもよい。
第１の電極５０４０５及び第２の電極５０４０６のうち、少なくとも一方（又は両方）の
電極が透光性を有していればよい（透過型又は反射型）。あるいは、両方の電極が透光性
を有し、かつ一方の電極の一部が反射性を有していてもよい（半透過型）。
図４２（Ａ）は、第１の電極５０４０５及び第２の電極５０４０６に電圧が印加（縦電界
方式と呼ぶ）された場合の断面の模式図である。液晶分子がラビング方向からずれた電気
力線に沿って配向した状態となるため、バックライトからの光は液晶分子の複屈折の影響
を受ける。そして、第１の偏光板５０４０３と第２の偏光板５０４０４とがクロスニコル
になるように配置されているため、バックライトからの光は基板を通過する。したがって
、白色表示が行われる。
なお、第１の電極５０４０５及び第２の電極５０４０６に印加する電圧を制御することで
、液晶分子の状態を制御することが可能である。したがって、バックライトからの光が基
板を通過する量を制御できるため、所定の映像表示を行うことが可能である。
図４２（Ｂ）は、第１の電極５０４０５及び第２の電極５０４０６に電圧が印加されてい
ない場合の断面の模式図である。液晶分子がラビング方向に沿って横に並んだ状態となる
ため、バックライトからの光は液晶分子の複屈折の影響を受けない。そして、第１の偏光
板５０４０３と第２の偏光板５０４０４とがクロスニコルになるように配置されているた
め、バックライトからの光は基板を通過しない。したがって、黒色表示が行われる。いわ
ゆるノーマリーブラックモードである。
図４２（Ａ）、（Ｂ）に示した構成を有する液晶表示装置は、カラーフィルタを設けるこ
とで、フルカラー表示を行うことができる。カラーフィルタは、第１の基板５０４０１側
又は第２の基板５０４０２側に設けることができる。
ＩＰＳモードに使用される液晶材料は、公知のものを使用すればよい。
図４２（Ｃ）、（Ｄ）は、ＦＦＳモードの断面の模式図を示す。ＦＦＳモードは、液晶層
内で液晶分子の配列が光学的に補償状態を形成しているため、液晶分子を基板に対して常
に平面内で回転させるモードであり、電極は一方の基板側のみに設けた横電界方式をとる
。
互いに対向するように配置された第１の基板５０４１１及び第２の基板５０４１２に、液
晶層５０４１０が挟持されている。第１の基板５０４１１の上面には、第２の電極５０４
１６が形成されている。第２の電極５０４１６の上面には、絶縁膜５０４１７が形成され
ている。絶縁膜５０４１７上には、第２の電極５０４１６が形成されている。第１の基板
５０４１１の液晶層と反対側には、第１の偏光板５０４１３が配置されている。第２の基
板５０４１２の液晶層と反対側には、第２の偏光板５０４１４が配置されている。なお、
第１の偏光板５０４１３と第２の偏光板５０４１４とは、クロスニコルになるように配置
されている。
第１の偏光板５０４１３は、第１の基板５０４１１の上面に配置されてもよい。第２の偏
光板５０４１４は、第２の基板５０４１２の上面に配置されてもよい。
第１の電極５０４１５及び第２の電極５０４１６のうち、少なくとも一方（又は両方）の
電極が透光性を有していればよい（透過型又は反射型）。あるいは、両方の電極が透光性
を有し、かつ一方の電極の一部が反射性を有していてもよい（半透過型）。
図４２（Ｃ）は、第１の電極５０４１５及び第２の電極５０４１６に電圧が印加（縦電界
方式と呼ぶ）された場合の断面の模式図である。液晶分子がラビング方向からずれた電気
力線に沿って配向した状態となるため、バックライトからの光は液晶分子の複屈折の影響
を受ける。そして、第１の偏光板５０４１３と第２の偏光板５０４１４とがクロスニコル
になるように配置されているため、バックライトからの光は基板を通過する。したがって
、白色表示が行われる。
なお、第１の電極５０４１５及び第２の電極５０４１６に印加する電圧を制御することで
、液晶分子の状態を制御することが可能である。したがって、バックライトからの光が基
板を通過する量を制御できるため、所定の映像表示を行うことが可能である。
図４２（Ｄ）は、第１の電極５０４１５及び第２の電極５０４１６に電圧が印加されてい
ない場合の断面の模式図である。液晶分子がラビング方向に沿って横に並んだ状態となる
ため、バックライトからの光は液晶分子の複屈折の影響を受けない。そして、第１の偏光
板５０４１３と第２の偏光板５０４１４とがクロスニコルになるように配置されているた
め、バックライトからの光は基板を通過しない。したがって、黒色表示が行われる。いわ
ゆるノーマリーブラックモードである。
図４２（Ｃ）、（Ｄ）に示した構成を有する液晶表示装置は、カラーフィルタを設けるこ
とで、フルカラー表示を行うことができる。カラーフィルタは、第１の基板５０４１１側
又は第２の基板５０４１２側に設けることができる。
ＦＦＳモードに使用される液晶材料は、公知のものを使用すればよい。
次に、上面図を用いて各種液晶モードを説明する。
図４３は、ＭＶＡモードを適用した画素部の上面図を示す。ＭＶＡモードは、それぞれの
部分の視野角依存性を互いに補償する方法である。
図４３は、第１の画素電極５０５０１、第２の画素電極（５０５０２ａ、５０５０２ｂ、
５０５０２ｃ）、及び突起物５０５０３を示している。第１の画素電極５０５０１は、対
向基板の全面に形成されている。形状がくの字型となるように、第２の画素電極（５０５
０２ａ、５０５０２ｂ、５０５０２ｃ）が形成されている。形状が第２の画素電極（５０
５０２ａ、５０５０２ｂ、５０５０２ｃ）と対応するように、第１の画素電極５０５０１
上に第２の画素電極（５０５０２ａ、５０５０２ｂ、５０５０２ｃ）が形成されている。
第２の画素電極（５０５０２ａ、５０５０２ｂ、５０５０２ｃ）の開口部は、突起物のよ
うに機能する。
第１の画素電極５０５０１及び第２の画素電極（５０５０２ａ、５０５０２ｂ、５０５０
２ｃ）に電圧が印加（縦電界方式と呼ぶ）された場合、液晶分子が第２の画素電極（５０
５０２ａ、５０５０２ｂ、５０５０２ｃ）の開口部及び突起物５０５０３に対して倒れて
並んだ状態となる。一対の偏光板がクロスニコルとなるように配置されているときには、
バックライトからの光が基板を通過するため、白色表示が行われる。
なお、第１の画素電極５０５０１及び第２の画素電極（５０５０２ａ、５０５０２ｂ、５
０５０２ｃ）に印加する電圧を制御することで、液晶分子の状態を制御することが可能で
ある。したがって、バックライトからの光が基板を通過する量を制御できるため、所定の
映像表示を行うことが可能である。
第１の画素電極５０５０１及び第２の画素電極（５０５０２ａ、５０５０２ｂ、５０５０
２ｃ）に電圧が印加されていない場合、液晶分子が縦に並んだ状態となる。一対の偏光板
がクロスニコルとなるように配置されているときには、バックライトからの光がパネルを
通過しないため、黒色表示が行われる。いわゆる、ノーマリーブラックモードである。
ＭＶＡモードに使用される液晶材料は、公知のものを使用すればよい。
図４４（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、ＩＰＳモードを適用した画素部の上面図を示
す。ＩＰＳモードは、液晶層内で液晶分子の配列が光学的に補償状態を形成しているため
、液晶分子を基板に対して常に平面内で回転させるモードであり、電極は一方の基板側の
みに設けた横電界方式をとる。
ＩＰＳモードでは、一対の電極が異なる形状となるように形成される。
図４４（Ａ）は、第１の画素電極５０６０１及び第２の画素電極５０６０２を示している
。第１の画素電極５０６０１及び第２の画素電極５０６０２は、波状形状である。
図４４（Ｂ）は、第１の画素電極５０６１１及び第２の画素電極５０６１２を示している
。第１の画素電極５０６１１及び第２の画素電極５０６１２は、同心円状の開口部を有す
る形状である。
図４４（Ｃ）は、第１の画素電極５０６３１及び第２の画素電極５０６３２を示している
。第１の画素電極５０６３１及び第２の画素電極５０６３２は、櫛場状であり一部重なっ
ている形状である。
図４４（Ｄ）は、第１の画素電極５０６４１及び第２の画素電極５０６４２を示している
。第１の画素電極５０６４１及び第２の画素電極５０６４２は、櫛場状であり電極同士が
かみ合うような形状である。
第１の電極（５０６０１、５０６１１、５０６２１、５０６３１）及び第２の電極（５０
６０２、５０６１２、５０６２２、５０６３２）に電圧が印加（縦電界方式と呼ぶ）され
た場合、液晶分子がラビング方向からずれた電気力線に沿って配向した状態となる。一対
の偏光板がクロスニコルとなるように配置されているときには、バックライトからの光が
基板を通過するため、白色表示が行われる。
なお、第１の電極（５０６０１、５０６１１、５０６２１、５０６３１）及び第２の電極
（５０６０２、５０６１２、５０６２２、５０６３２）に印加する電圧を制御することで
、液晶分子の状態を制御することが可能である。したがって、バックライトからの光が基
板を通過する量を制御できるため、所定の映像表示を行うことが可能である。
第１の電極（５０６０１、５０６１１、５０６２１、５０６３１）及び第２の電極（５０
６０２、５０６１２、５０６２２、５０６３２）に電圧が印加されていない場合、液晶分
子がラビング方向に沿って横に並んだ状態となる。一対の偏光板がクロスニコルとなるよ
うに配置されているときには、バックライトからの光が基板を通過しないため、黒色表示
が行われる。いわいるノーマリーブラックモードである。
ＩＰＳモードに使用される液晶材料は、公知のものを使用すればよい。
図４５（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、ＦＦＳモードを適用した画素部の上面図を示
す。ＦＦＳモードは、液晶層内で液晶分子の配列が光学的に補償状態を形成しているため
、液晶分子を基板に対して常に平面内で回転させるモードであり、電極は一方の基板側の
みに設けた横電界方式をとる。
ＦＦＳモードでは、第２の電極の上面に、第１の電極が様々な形状となるように形成され
る。
図４５（Ａ）は、第１の画素電極５０７０１及び第２の画素電極５０７０２を示している
。第１の画素電極５０７０１は、屈曲したくの字形状である。第２の画素電極５０７０２
は、パターン形成されていなくてもよい。
図４５（Ｂ）は、第１の画素電極５０７１１及び第２の画素電極５０７１２を示している
。第１の画素電極５０７１１は、同心円状の形状である。第２の画素電極５０７１２は、
パターン形成されていなくてもよい。
図４５（Ｃ）は、第１の画素電極５０７３１及び第２の画素電極５０７３２を示している
。第１の画素電極５０７３１は、櫛場状で電極同士がかみ合うような形状である。第２の
画素電極５０７３２は、パターン形成されていなくてもよい。
図４５（Ｄ）は、第１の画素電極５０７４１及び第２の画素電極５０７４２を示している
。第１の画素電極５０７４１は、櫛場状の形状である。第２の画素電極５０７４２は、パ
ターン形成されていなくてもよい。
第１の電極（５０７０１、５０７１１、５０７２１、５０７３１）及び第２の電極（５０
７０２、５０７１２、５０７２２、５０７３２）に電圧が印加（縦電界方式と呼ぶ）され
た場合、液晶分子がラビング方向からずれた電気力線に沿って配向した状態となる。一対
の偏光板がクロスニコルとなるように配置されているときには、バックライトからの光が
基板を通過するため、白色表示が行われる。
なお、第１の電極（５０７０１、５０７１１、５０７２１、５０７３１）及び第２の電極
（５０７０２、５０７１２、５０７２２、５０７３２）に印加する電圧を制御することで
、液晶分子の状態を制御することが可能である。したがって、バックライトからの光が基
板を通過する量を制御できるため、所定の映像表示を行うことが可能である。
第１の電極（５０７０１、５０７１１、５０７２１、５０７３１）及び第２の電極（５０
７０２、５０７１２、５０７２２、５０７３２）に電圧が印加されていない場合、液晶分
子がラビング方向に沿って横に並んだ状態となる。一対の偏光板がクロスニコルとなるよ
うに配置されているときには、バックライトからの光が基板を通過しないため、黒色表示
が行われる。いわいるノーマリーブラックモードである。
ＩＰＳモードに使用される液晶材料は、公知のものを使用すればよい。
なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容（
一部でもよい）は、別の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、
又は置き換えなどを自由に行うことが出来る。さらに、これまでに述べた図において、各
々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させるこ
とが出来る。
同様に、本実施の形態の各々の図で述べた内容（一部でもよい）は、別の実施の形態およ
び実施例の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は置き換え
などを自由に行うことが出来る。さらに、本実施の形態の図において、各々の部分に関し
て、別の実施の形態および実施例の部分を組み合わせることにより、さらに多くの図を構
成させることが出来る。
なお、本実施の形態は、他の実施の形態および実施例で述べた内容（一部でもよい）を、
具現化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した
場合の一例、詳細に述べた場合の一例、応用した場合の一例、関連がある部分についての
一例などを示している。したがって、他の実施の形態および実施例で述べた内容は、本実
施の形態への適用、組み合わせ、又は置き換えを自由に行うことができる。
（実施の形態１０）
本実施形態においては、表示装置の画素構造について説明する。特に、有機ＥＬ素子を用
いた表示装置の画素構造について説明する。
図４６（Ａ）は、１つの画素に２つのトランジスタを有する画素の上面図（レイアウト図
）の一例である。図４６（Ｂ）は、図４６（Ａ）に示すＸ−Ｘ’の部分の断面図の一例で
ある。
図４６（Ａ）は、第１のトランジスタ６０１０５、第１の配線６０１０６、第２の配線６
０１０７、第２のトランジスタ６０１０８、第３の配線６０１１１、対向電極６０１１２
、コンデンサ６０１１３、画素電極６０１１５、隔壁６０１１６、有機導電体膜６０１１
７、有機薄膜６０１１８及び基板６０１１９を示している。なお、第１のトランジスタ６
０１０５はスイッチング用トランジスタとして、第１の配線６０１０６はゲート信号線と
して、第２の配線６０１０７はソース信号線として、第２のトランジスタ６０１０８は駆
動用トランジスタとして、第３の配線６０１１１は電流供給線として、それぞれ用いられ
るのが好適である。
第１のトランジスタ６０１０５のゲート電極は、第１の配線６０１０６と電気的に接続さ
れ、第１のトランジスタ６０１０５のソース電極及びドレイン電極の一方は、第２の配線
６０１０７と電気的に接続され、第１のトランジスタ６０１０５のソース電極及びドレイ
ン電極の他方は、第２のトランジスタ６０１０８のゲート電極及びコンデンサ６０１１３
の一方の電極と電気的に接続されている。なお、第１のトランジスタ６０１０５のゲート
電極は、複数のゲート電極によって構成されている。こうすることで、第１のトランジス
タ６０１０５のオフ状態におけるリーク電流を低減することができる。
第２のトランジスタ６０１０８のソース電極及びドレイン電極の一方は、第３の配線６０
１１１と電気的に接続され、第２のトランジスタ６０１０８のソース電極及びドレイン電
極の他方は、画素電極６０１１５と電気的に接続されている。こうすることで、画素電極
６０１１５に流れる電流を、第２のトランジスタ６０１０８によって制御することができ
る。
画素電極６０１１５上には、有機導電体膜６０１１７が設けられ、さらに有機薄膜６０１
１８（有機化合物層）が設けられている。有機薄膜６０１１８（有機化合物層）上には、
対向電極６０１１２が設けられている。なお、対向電極６０１１２は、全ての画素で共通
に接続されるように、全面に形成されていてもよく、シャドーマスクなどを用いてパター
ン形成されていてもよい。
有機薄膜６０１１８（有機化合物層）から発せられた光は、画素電極６０１１５又は対向
電極６０１１２のうちいずれかを透過して発せられる。
図４６（Ｂ）において、画素電極側、すなわちトランジスタ等が形成されている側に光が
発せられる場合を下面放射、対向電極側に光が発せられる場合を上面放射と呼ぶ。
下面放射の場合、画素電極６０１１５は透明導電膜によって形成されるのが好適である。
逆に、上面放射の場合、対向電極６０１１２は透明導電膜によって形成されるのが好適で
ある。
カラー表示の発光装置においては、Ｒ，Ｇ，Ｂそれぞれの発光色を持つＥＬ素子を塗り分
けても良いし、単色のＥＬ素子が全面に形成されるように塗り、カラーフィルタによって
Ｒ，Ｇ，Ｂの発光を得るようにしても良い。
なお、図４６に示した構成はあくまで一例であり、画素レイアウト、断面構成、ＥＬ素子
の電極の積層順等に関して、図４６に示した構成以外にも、様々な構成をとることができ
る。また、発光層は、図示した有機薄膜で構成される素子の他に、ＬＥＤのような結晶性
の素子、無機薄膜で構成される素子など、様々な素子を用いることができる。
図４７（Ａ）は、１つの画素に３つのトランジスタを有する画素の上面図（レイアウト図
）の一例である。図４７（Ｂ）は、図４７（Ａ） に示すＸ−Ｘ’の部分の断面図の一例
である。
図４７（Ａ）は、基板６０２００、第１の配線６０２０１、第２の配線６０２０２、第３
の配線６０２０３、第４の配線６０２０４、第１のトランジスタ６０２０５、第２のトラ
ンジスタ６０２０６、第３のトランジスタ６０２０７、画素電極６０２０８、隔壁６０２
１１、有機導電体膜６０２１２、有機薄膜６０２１３及び対向電極６０２１４を示す。な
お、第１の配線６０２０１はソース信号線として、第２の配線６０２０２は書込用ゲート
信号線として、第３の配線６０２０３は消去用ゲート信号線として、第４の配線６０２０
４は電流供給線として、第１のトランジスタ６０２０５はスイッチング用トランジスタと
して、第２のトランジスタ６０２０６は消去用トランジスタとして、第３のトランジスタ
６０２０７は駆動用トランジスタとして、それぞれ用いられるのが好適である。
第１のトランジスタ６０２０５のゲート電極は、第２の配線６０２０２と電気的に接続さ
れ、第１のトランジスタ６０２０５のソース電極及びドレイン電極の一方は、第１の配線
６０２０１と電気的に接続され、第１のトランジスタ６０２０５のソース電極及びドレイ
ン電極の他方は、第３のトランジスタ６０２０７のゲート電極と電気的に接続されている
。なお、第１のトランジスタ６０２０５のゲート電極は、複数のゲート電極によって構成
されている。こうすることで、第１のトランジスタ６０２０５のオフ状態におけるリーク
電流を低減することができる。
第２のトランジスタ６０２０６のゲート電極は、第３の配線６０２０３と電気的に接続さ
れ、第２のトランジスタ６０２０６のソース電極及びドレイン電極の一方は、第４の配線
６０２０４と電気的に接続され、第２のトランジスタ６０２０６のソース電極及びドレイ
ン電極の他方は、第３のトランジスタ６０２０７のゲート電極と電気的に接続されている
。なお、第２のトランジスタ６０２０６のゲート電極は、複数のゲート電極によって構成
されている。こうすることで、第２のトランジスタ６０２０６のオフ状態におけるリーク
電流を低減することができる。
第３のトランジスタ６０２０７のソース電極及びドレイン電極の一方は、第４の配線６０
２０４と電気的に接続され、第３のトランジスタ６０２０７のソース電極及びドレイン電
極の他方は、画素電極６０２０８と電気的に接続されている。こうすることで、画素電極
６０２０８に流れる電流を、第３のトランジスタ６０２０７によって制御することができ
る。
画素電極６０２０８上には、有機導電体膜６０２１２が設けられ、さらに有機薄膜６０２
１３（有機化合物層）が設けられている。有機薄膜６０２１３（有機化合物層）上には、
対向電極６０２１４が設けられている。なお、対向電極６０２１４は、全ての画素で共通
に接続されるように、全面に形成されていてもよく、シャドーマスクなどを用いてパター
ン形成されていてもよい。
有機薄膜６０２１３（有機化合物層）から発せられた光は、画素電極６０２０８もしくは
対向電極６０２１４のうちいずれかを透過して発せられる。
図４７（Ｂ）において、画素電極側、すなわちトランジスタ等が形成されている側に光が
発せられる場合を下面放射、対向電極側に光が発せられる場合を上面放射と呼ぶ。
下面放射の場合、画素電極６０２０８は透明導電膜によって形成されるのが好適である。
逆に、上面放射の場合、対向電極６０２１４は透明導電膜によって形成されるのが好適で
ある。
カラー表示の発光装置においては、Ｒ，Ｇ，Ｂそれぞれの発光色を持つＥＬ素子を塗り分
けても良いし、単色のＥＬ素子が全面に形成されるように塗り、カラーフィルタによって
Ｒ，Ｇ，Ｂの発光を得るようにしても良い。
なお、図４７に示した構成はあくまで一例であり、画素レイアウト、断面構成、ＥＬ素子
の電極の積層順等に関して、図４７に示した構成以外にも、様々な構成をとることができ
る。また、発光層は、図示した有機薄膜で構成される素子の他に、ＬＥＤのような結晶性
の素子、無機薄膜で構成される素子など、様々な素子を用いることができる。
図４８（Ａ）は、１つの画素に４つのトランジスタを有する画素の上面図（レイアウト図
）の一例である。図４８（Ｂ）は、図４８（Ａ） に示すＸ−Ｘ’の部分の断面図の一例
である。
図４８（Ａ）は、基板６０３００、第１の配線６０３０１、第２の配線６０３０２、第３
の配線６０３０３、第４の配線６０３０４、第１のトランジスタ６０３０５、第２のトラ
ンジスタ６０３０６、第３のトランジスタ６０３０７、第４のトランジスタ６０３０８、
画素電極６０３０９、第５の配線６０３１１、第６の配線６０３１２、隔壁６０３２１、
有機導電体膜６０３２２、有機薄膜６０３２３及び対向電極６０３２４を示している。な
お、第１の配線６０３０１はソース信号線として、第２の配線６０３０２は書込用ゲート
信号線として、第３の配線６０３０３は消去用ゲート信号線として、第４の配線６０３０
４は逆方向バイアス用信号線として、第１のトランジスタ６０３０５はスイッチング用ト
ランジスタとして、第２のトランジスタ６０３０６は消去用トランジスタとして、第３の
トランジスタ６０３０７は駆動用トランジスタとして、第４のトランジスタ６０３０８は
逆方向バイアス用トランジスタとして、第５の配線６０３１１は電流供給線として、第６
の配線６０３１２は逆方向バイアス用電源線として、それぞれ用いられるのが好適である
。
第１のトランジスタ６０３０５のゲート電極は、第２の配線６０３０２と電気的に接続さ
れ、第１のトランジスタ６０３０５のソース電極及びドレイン電極の一方は、第１の配線
６０３０１と電気的に接続され、第１のトランジスタ６０３０５のソース電極及びドレイ
ン電極の他方は、第３のトランジスタ６０３０７のゲート電極と電気的に接続されている
。なお、第１のトランジスタ６０３０５のゲート電極は、複数のゲート電極によって構成
されている。こうすることで、第１のトランジスタ６０３０５のオフ状態におけるリーク
電流を低減することができる。
第２のトランジスタ６０３０６のゲート電極は、第３の配線６０３０３と電気的に接続さ
れ、第２のトランジスタ６０３０６のソース電極及びドレイン電極の一方は、第５の配線
６０３１１と電気的に接続され、第２のトランジスタ６０３０６のソース電極及びドレイ
ン電極の他方は、第３のトランジスタ６０３０７のゲート電極と電気的に接続されている
。なお、第２のトランジスタ６０３０６のゲート電極は、複数のゲート電極によって構成
されている。こうすることで、第２のトランジスタ６０３０６のオフ状態におけるリーク
電流を低減することができる。
第３のトランジスタ６０３０７のソース電極及びドレイン電極の一方は、第５の配線６０
３１１と電気的に接続され、第３のトランジスタ６０３０７のソース電極及びドレイン電
極の他方は、画素電極６０３０９と電気的に接続されている。こうすることで、画素電極
６０３０９に流れる電流を、第３のトランジスタ６０３０７によって制御することができ
る。
第４のトランジスタ６０３０８のゲート電極は、第４の配線６０３０４と電気的に接続さ
れ、第４のトランジスタ６０３０８のソース電極及びドレイン電極の一方は、第６の配線
６０３１２と電気的に接続され、第４のトランジスタ６０３０８のソース電極及びドレイ
ン電極の他方は、画素電極６０３０９と電気的に接続されている。こうすることで、画素
電極６０３０９の電位を、第４のトランジスタ６０３０８によって制御することができる
ので、有機導電体膜６０３２２及び有機薄膜６０３２３に、逆方向のバイアスを印加する
ことができる。有機導電体膜６０３２２及び有機薄膜６０３２３などで構成される発光素
子に逆方向のバイアスを印加することによって、発光素子の信頼性を大きく向上させるこ
とができる。
画素電極６０３０９上には、有機導電体膜６０３２２が設けられ、さらに有機薄膜６０３
２３（有機化合物層）が設けられている。有機薄膜６０３２３（有機化合物層）上には、
対向電極６０３２４が設けられている。なお、対向電極６０３２４は、全ての画素で共通
に接続されるように、全面に形成されていてもよく、シャドーマスクなどを用いてパター
ン形成されていてもよい。
有機薄膜６０３２３（有機化合物層）から発せられた光は、画素電極６０３０９もしくは
対向電極６０３２４のうちいずれかを透過して発せられる。
図４８（Ｂ）において、画素電極側、すなわちトランジスタ等が形成されている側に光が
発せられる場合を下面放射、対向電極側に光が発せられる場合を上面放射と呼ぶ。
下面放射の場合、画素電極６０３０９は透明導電膜によって形成されるのが好適である。
逆に、上面放射の場合、対向電極６０３２４は透明導電膜によって形成されるのが好適で
ある。
カラー表示の発光装置においては、Ｒ，Ｇ，Ｂそれぞれの発光色を持つＥＬ素子を塗り分
けても良いし、単色のＥＬ素子が全面に形成されるように塗り、カラーフィルタによって
Ｒ，Ｇ，Ｂの発光を得るようにしても良い。
なお、図４８に示した構成はあくまで一例であり、画素レイアウト、断面構成、ＥＬ素子
の電極の積層順等に関して、図４８に示した構成以外にも、様々な構成をとることができ
る。また、発光層は、図示した有機薄膜で構成される素子の他に、ＬＥＤのような結晶性
の素子、無機薄膜で構成される素子など、様々な素子を用いることができる。
なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容（
一部でもよい）は、別の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、
又は置き換えなどを自由に行うことが出来る。さらに、これまでに述べた図において、各
々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させるこ
とが出来る。
同様に、本実施の形態の各々の図で述べた内容（一部でもよい）は、別の実施の形態およ
び実施例の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は置き換え
などを自由に行うことが出来る。さらに、本実施の形態の図において、各々の部分に関し
て、別の実施の形態および実施例の部分を組み合わせることにより、さらに多くの図を構
成させることが出来る。
なお、本実施の形態は、他の実施の形態および実施例で述べた内容（一部でもよい）を、
具現化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した
場合の一例、詳細に述べた場合の一例、応用した場合の一例、関連がある部分についての
一例などを示している。したがって、他の実施の形態および実施例で述べた内容は、本実
施の形態への適用、組み合わせ、又は置き換えを自由に行うことができる。
（実施の形態１１）
本実施の形態においては、表示装置の画素の構成及び画素の動作について説明する。
図４９（Ａ）、（Ｂ）は、デジタル時間階調駆動の一例を示すタイミングチャートである
。図４９（Ａ）のタイミングチャートは、画素への信号書き込み期間（アドレス期間）と
発光期間（サステイン期間）とが分離されている場合の駆動方法を示す。
なお、１表示領域分の画像を完全に表示するための期間を１フレーム期間という。１フレ
ーム期間は複数のサブフレーム期間を有し、１サブフレーム期間はアドレス期間とサステ
イン期間とを有する。アドレス期間Ｔａ１〜Ｔａ４は、全行分の画素への信号書き込みに
かかかる時間を示し、期間Ｔｂ１〜Ｔｂ４は一行分の画素（又は一画素分）への信号書き
込みにかかる時間を示している。サステイン期間Ｔｓ１〜Ｔｓ４は、画素へ書き込まれた
ビデオ信号にしたがって点灯又は非点灯状態を維持する時間を示し、その長さの比をＴｓ
１：Ｔｓ２：Ｔｓ３：Ｔｓ４＝２３：２２：２１：２０＝８：４：２：１としている。ど
のサステイン期間で発光するかによって階調を表現している。
動作について説明する。まず、アドレス期間Ｔａ１において、１行目から順に走査線に画
素選択信号が入力され、画素が選択される。そして、画素が選択されているときに、信号
線から画素へビデオ信号が入力される。そして、画素にビデオ信号が書き込まれると、画
素は再び信号が入力されるまでその信号を保持する。この書き込まれたビデオ信号によっ
てサステイン期間Ｔｓ１における各画素の点灯、非点灯が制御される。同様に、アドレス
期間Ｔａ２、Ｔａ３、Ｔａ４において画素へビデオ信号が入力され、そのビデオ信号によ
ってサステイン期間Ｔｓ２、Ｔｓ３、Ｔｓ４における各画素の点灯、非点灯が制御される
。そして、それぞれのサブフレーム期間において、アドレス期間中は点灯せず、アドレス
期間が終了した後、サステイン期間が始まり、点灯させるための信号が書き込まれている
画素が点灯する。
ここで、図４９（Ｂ）を参照して、ｉ行目の画素行に着目して説明する。まず、アドレス
期間Ｔａ１において、１行目から順に走査線に画素選択信号が入力され、アドレス期間Ｔ
ａ１のうち期間Ｔｂ１（ｉ）においてｉ行目の画素が選択される。そして、ｉ行目の画素
が選択されているときに、信号線からｉ行目の画素へビデオ信号が入力される。そして、
ｉ行目の画素にビデオ信号が書き込まれると、ｉ行目の画素は再び信号が入力されるまで
その信号を保持する。この書き込まれたビデオ信号によってサステイン期間Ｔｓ１におけ
るｉ行目の画素の点灯、非点灯が制御される。同様に、アドレス期間Ｔａ２、Ｔａ３、Ｔ
ａ４においてｉ行目の画素へビデオ信号が入力され、そのビデオ信号によってサステイン
期間Ｔｓ２、Ｔｓ３、Ｔｓ４におけるｉ行目の画素の点灯、非点灯が制御される。そして
、それぞれのサブフレーム期間において、アドレス期間中は点灯せず、アドレス期間が終
了した後、サステイン期間が始まり、点灯させるための信号が書き込まれている画素が点
灯する。
なお、ここでは４ビット階調を表現する場合について説明したが、ビット数及び階調数は
これに限定されない。なお、点灯の順番はＴｓ１、Ｔｓ２、Ｔｓ３、Ｔｓ４である必要は
なく、ランダムでもよいし、複数に分割して発光をさせてもよい。なお、Ｔｓ１、Ｔｓ２
、Ｔｓ３、Ｔｓ４の点灯時間は、２のべき乗にする必要はなく、同じ長さの点灯時間にし
てもよいし、２のべき乗からすこしだけずらしてもよい。
続いて、画素への信号書き込み期間（アドレス期間）と発光期間（サスティン期間）とが
分離されていない場合の駆動方法について説明する。つまり、ビデオ信号の書き込み動作
が完了した行の画素は、次に画素へ信号の書き込み（又は消去）が行われるまで、信号を
保持する。書き込み動作から次にこの画素へ信号の書き込みが行われるまでの期間をデー
タ保持時間という。そして、このデータ保持時間中は画素に書き込まれたビデオ信号に従
って、画素が点灯又は非点灯となる。同じ動作が、最終行まで行われ、アドレス期間が終
了する。そして、データ保持時間が終了した行から順に次のサブフレーム期間の信号書き
込み動作へ移る。
このように、信号書き込み動作が完了しデータ保持時間となると、直ちに画素へ書き込ま
れたビデオ信号に従って画素が点灯又は非点灯となる駆動方法の場合には、データ保持時
間をアドレス期間より短くしようとしても、同時に２行に信号を入力できないため、アド
レス期間を重ならないようにしなければならないので、データ保持時間を短くすることが
できない。よって、その結果、高階調表示を行うことが困難になる。
よって、消去期間を設けることによって、アドレス期間より短いデータ保持時間を設定す
る。消去期間を設けアドレス期間より短いデータ保持時間を設定する場合の駆動方法につ
いて図５０（Ａ）を用いて説明する。
まず、アドレス期間Ｔａ１において、１行目から順に走査線に画素走査信号が入力され、
画素が選択される。そして、画素が選択されているときに、信号線から画素へビデオ信号
が入力される。そして、画素にビデオ信号が書き込まれると、画素は再び信号が入力され
るまでその信号を保持する。この書き込まれたビデオ信号によってサステイン期間Ｔｓ１
における各画素の点灯、非点灯が制御される。ビデオ信号の書き込み動作が完了した行に
おいては、直ちに書き込まれたビデオ信号にしたがって、画素が点灯又は非点灯の状態と
なる。同じ動作が、最終行まで行われ、アドレス期間Ｔａ１が終了する。そして、データ
保持時間が終了した行から順に次のサブフレーム期間の信号書き込み動作へ移る。同様に
、アドレス期間Ｔａ２、Ｔａ３、Ｔａ４において画素へビデオ信号が入力され、そのビデ
オ信号によってサステイン期間Ｔｓ２、Ｔｓ３、Ｔｓ４における各画素の点灯、非点灯が
制御される。そして、サステイン期間ＴＳ４はその終期を消去動作の開始によって設定さ
れる。なぜなら、各行の消去時間Ｔｅに画素に書き込まれた信号の消去が行われると、次
の画素への信号の書き込みが行われるまでは、アドレス期間に画素に書き込まれたビデオ
信号に関わらず、強制的に非点灯となるからである。つまり、消去時間Ｔｅが始まった行
の画素からデータ保持時間が終了する。
ここで、図５０（Ｂ）を参照して、ｉ行目の画素行に着目して説明する。ｉ行目の画素行
において、アドレス期間Ｔａ１において、１行目から順に走査線に画素走査信号が入力さ
れ、画素が選択される。そして、期間Ｔｂ１（ｉ）においてｉ行目の画素が選択されてい
るときに、ｉ行目の画素にビデオ信号が入力される。そして、ｉ行目の画素にビデオ信号
が書き込まれると、ｉ行目の画素は再び信号が入力されるまでその信号を保持する。この
書き込まれたビデオ信号によって、サステイン期間Ｔｓ１（ｉ）におけるｉ行目の画素の
点灯、非点灯が制御される。つまり、ｉ行目にビデオ信号の書き込み動作が完了したら、
直ちに書き込まれたビデオ信号にしたがって、ｉ行目の画素が点灯又は非点灯の状態とな
る。同様に、アドレス期間Ｔａ２、Ｔａ３、Ｔａ４においてｉ行目の画素へビデオ信号が
入力され、そのビデオ信号によってサステイン期間Ｔｓ２、Ｔｓ３、Ｔｓ４におけるｉ行
目の画素の点灯、非点灯が制御される。そして、サステイン期間Ｔｓ４（ｉ）はその終期
を消去動作の開始によって設定される。なぜなら、ｉ行目の消去時間Ｔｓ（ｉ）にｉ行目
の画素に書き込まれたビデオ信号に関わらず、強制的に非点灯となるからである。つまり
、消去時間Ｔｅ（ｉ）が始まるとｉ行目の画素のデータ保持時間が終了する。
よって、アドレス期間とサステイン期間とを分離せずに、アドレス期間より短い高階調且
つデューティー比（１フレーム期間中の点灯期間の割合）の高い表示装置を提供すること
ができる。瞬間輝度を低くすることが可能であるため表示素子の信頼性の向上を図ること
が可能である。
なお、ここでは４ビット階調を表現する場合について説明したが、ビット数及び階調数は
これに限定されない。また、点灯の順番はＴｓ１、Ｔｓ２、Ｔｓ３、Ｔｓ４である必要は
なく、ランダムでもよいし、複数に分割して発光をしてもよい。また、Ｔｓ１、Ｔｓ２、
Ｔｓ３、Ｔｓ４の点灯時間は、２のべき乗にする必要はなく、同じ長さの点灯時間にして
もよいし、２のべき乗からすこしだけずらしてもよい。
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。
図５１は、デジタル時間階調駆動を適用可能な画素構成の一例を示す図である。
画素８０３００は、スイッチング用トランジスタ８０３０１、駆動用トランジスタ８０３
０２、発光素子８０３０４及び容量素子８０３０３を有している。スイッチング用トラン
ジスタ８０３０１はゲートが走査線８０３０６に接続され、第１電極（ソース電極及びド
レイン電極の一方）が信号線８０３０５に接続され、第２電極（ソース電極及びドレイン
電極の他方）が駆動用トランジスタ８０３０２のゲートに接続されている。駆動用トラン
ジスタ８０３０２は、ゲートが容量素子８０３０３を介して電源線８０３０７に接続され
、第１電極が電源線８０３０７に接続され、第２電極が発光素子８０３０４の第１電極（
画素電極）に接続されている。発光素子８０３０４の第２電極は共通電極８０３０８に相
当する。
なお、発光素子８０３０４の第２電極（共通電極８０３０８）には低電源電位が設定され
ている。なお、低電源電位とは、電源線８０３０７に設定される高電源電位を基準にして
低電源電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖな
どが設定されていても良い。この高電源電位と低電源電位との電位差を発光素子８０３０
４に印加して、発光素子８０３０４に電流を流して発光素子８０３０４を発光させるため
、高電源電位と低電源電位との電位差が発光素子８０３０４の順方向しきい値電圧以上と
なるようにそれぞれの電位を設定する。
なお、容量素子８０３０３は駆動用トランジスタ８０３０２のゲート容量を代用して省略
することも可能である。駆動用トランジスタ８０３０２のゲート容量については、ソース
領域、ドレイン領域又はＬＤＤ領域などとゲート電極とが重なってオーバーラップしてい
るような領域で容量が形成されていてもよいし、チャネル領域とゲート電極との間で容量
が形成されていてもよい。
走査線８０３０６で画素が選択されているとき、つまりスイッチング用トランジスタ８０
３０１がオンになっているときに信号線８０３０５から画素にビデオ信号が入力される。
そして、ビデオ信号に相当する電圧分の電荷が容量素子８０３０３に蓄積され、容量素子
８０３０３はその電圧を保持する。この電圧は駆動用トランジスタ８０３０２のゲートと
第１電極間の電圧であり、駆動用トランジスタ８０３０２のゲートソース間電圧Ｖｇｓに
相当する。
一般に、トランジスタの動作領域は、線形領域と飽和領域とに分けることが出来る。その
境目は、ドレイン・ソース間電圧をＶｄｓ、ゲートソース間電圧をＶｇｓ、しきい値電圧
をＶｔｈとすると、（Ｖｇｓ−Ｖｔｈ）＝Ｖｄｓの時になる。（Ｖｇｓ−Ｖｔｈ）＞Ｖｄ
ｓの場合は、線形領域であり、Ｖｄｓ、Ｖｇｓの大きさによって電流値が決まる。一方、
（Ｖｇｓ−Ｖｔｈ）＜Ｖｄｓの場合は飽和領域になり、理想的には、Ｖｄｓが変化しても
、電流値はほとんど変わらない。つまり、Ｖｇｓの大きさだけによって電流値が決まる。
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ８０３０２のゲートには
、駆動用トランジスタ８０３０２が十分にオンするか、オフするかの二つの状態となるよ
うなビデオ信号を入力する。つまり、駆動用トランジスタ８０３０２は線形領域で動作さ
せる。
よって、駆動用トランジスタ８０３０２がオンするビデオ信号であるときには、理想的に
は電源線８０３０７に設定されている電源電位ＶＤＤをそのまま発光素子８０３０４の第
１の電極に設定する。
つまり、理想的には発光素子８０３０４に印加する電圧を一定にし、発光素子８０３０４
から得られる輝度を一定にする。そして、１フレーム期間内に複数のサブフレーム期間を
設け、サブフレーム期間毎に画素へのビデオ信号の書き込みを行い、サブフレーム期間毎
に画素の点灯又は非点灯を制御し、その点灯しているサブフレーム期間の合計によって、
階調を表現する。
なお、駆動用トランジスタ８０３０２が飽和領域で動作するようなビデオ信号を入力する
ことで、発光素子８０３０４に電流を流すことができる。発光素子８０３０４が電流に応
じて輝度を決定するような素子であれば、発光素子８０３０４の劣化による輝度の低下を
抑制することができる。さらに、ビデオ信号をアナログとすることで、発光素子８０３０
４にビデオ信号に応じた電流を流すことができる。この場合、アナログ階調駆動を行うこ
とができる。
図５２は、デジタル時間階調駆動を適用可能な画素構成の一例を示す図である。
画素８０４００は、スイッチング用トランジスタ８０４０１、駆動用トランジスタ８０４
０２、容量素子８０４０３、発光素子８０４０４及び整流素子８０４０９を有している。
スイッチング用トランジスタ８０４０１はゲートが第２の走査線８０４０６に接続され、
第１電極（ソース電極及びドレイン電極の一方）が信号線８０４０５に接続され、第２電
極（ソース電極及びドレイン電極の他方）が駆動用トランジスタ８０４０２のゲートに接
続されている。駆動用トランジスタ８０４０２は、ゲートが容量素子８０４０３を介して
電源線８０４０７に接続され、ゲートが整流素子８０３０９を介して第２の走査線８０４
１０に接続され、第１電極が電源線８０４０７に接続され、第２電極が発光素子８０４０
４の第１電極（画素電極）に接続されている。発光素子８０４０４の第２電極は共通電極
８０４０８に相当する。
なお、発光素子８０４０４の第２電極（共通電極８０４０８）には低電源電位が設定され
ている。なお、低電源電位とは、電源線８０４０７に設定される高電源電位を基準にして
低電源電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖな
どが設定されていても良い。この高電源電位と低電源電位との電位差を発光素子８０４０
４に印加して、発光素子８０４０４に電流を流して発光素子８０４０４を発光させるため
、高電源電位と低電源電位との電位差が発光素子８０４０４の順方向しきい値電圧以上と
なるようにそれぞれの電位を設定する。
なお、容量素子８０４０３は駆動用トランジスタ８０４０２のゲート容量を代用して省略
することも可能である。駆動用トランジスタ８０４０２のゲート容量については、ソース
領域、ドレイン領域又はＬＤＤ領域などとゲート電極とが重なってオーバーラップしてい
るような領域で容量が形成されていてもよいし、チャネル領域とゲート電極との間で容量
が形成されていてもよい。
なお、整流素子８０４０９として、ダイオード接続したトランジスタを用いることが可能
である。ダイオード接続したトランジスタの他にも、ＰＮ接合のダイオード、ＰＩＮ接合
のダイオード、ショットキー型のダイオード又はカーボンナノチューブで形成されたダイ
オードなどを用いてもよい。ダイオード接続されたトランジスタの極性は、Ｎチャネル型
でもよいし、Ｐチャネル型でもよい。
画素８０４００は、図５１に示した画素に、整流素子８０４０９と第２の走査線８０４１
０を追加したものである。よって、図５２に示すスイッチング用トランジスタ８０４０１
、駆動用トランジスタ８０４０２、容量素子８０４０３、発光素子８０４０４、信号線８
０４０５、第１の走査線８０４０６、電源線８０４０７及び共通電極８０４０８は、それ
ぞれ図５１に示したスイッチング用トランジスタ８０３０１、駆動用トランジスタ８０３
０２、容量素子８０３０３、発光素子８０３０４、信号線８０３０５、走査線８０３０６
、電源線８０３０７及び共通電極８０３０８に相当する。したがって、図５２の書き込み
の動作及び発光動作は、図５１で説明した書き込みの動作及び発光動作と同様であるため
、その説明を省略する。
消去動作について説明する。消去動作時には、第２の走査線８０４１０にＨレベルの信号
を入力する。すると、整流素子８０４０９に電流が流れ、容量素子８０４０３によって保
持されていた駆動用トランジスタ８０４０２のゲート電位をある電位に設定することがで
きる。つまり、駆動用トランジスタ８０４０２のゲートの電位を、ある電位に設定し、画
素へ書き込まれたビデオ信号に関わらず、駆動用トランジスタ８０４０２を強制的にオフ
することができる。
なお、第２の走査線８０４１０に入力するＬレベルの信号は、画素に非点灯となるビデオ
信号が書き込まれているときに整流素子８０４０９に電流が流れないような電位とする。
第２の走査線８０４１０に入力するＨレベルの信号は、画素に書き込まれたビデオ信号に
関わらず、駆動用トランジスタ８０４０２がオフするような電位をゲートに設定すること
ができるような電位とする。
図５３は、デジタル時間階調駆動を適用可能な画素構成の一例を示す図である。
画素８０５００は、スイッチング用トランジスタ８０５０１、駆動用トランジスタ８０５
０２、容量素子８０５０３、発光素子８０５０４及び消去用トランジスタ８０５０９を有
している。スイッチング用トランジスタ８０５０１はゲートが第２の走査線８０５０６に
接続され、第１電極（ソース電極及びドレイン電極の一方）が信号線８０５０５に接続さ
れ、第２電極（ソース電極及びドレイン電極の他方）が駆動用トランジスタ８０５０２の
ゲートに接続されている。駆動用トランジスタ８０５０２は、ゲートが容量素子８０５０
３を介して電源線８０５０７に接続され、ゲートが消去用トランジスタ８０５０９の第１
電極に接続され、第１電極が電源線８０５０７に接続され、第２電極が発光素子８０５０
４の第１電極（画素電極）に接続されている。消去用トランジスタは、ゲートが第２の走
査線８０５１０に接続され、第２電極が電源線８０５０７に接続されている。発光素子８
０５０４の第２電極は共通電極８０５０８に相当する。
なお、発光素子８０５０４の第２電極（共通電極８０５０８）には低電源電位が設定され
ている。なお、低電源電位とは、電源線８０５０７に設定される高電源電位を基準にして
低電源電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖな
どが設定されていても良い。この高電源電位と低電源電位との電位差を発光素子８０５０
４に印加して、発光素子８０５０４に電流を流して発光素子８０５０４を発光させるため
、高電源電位と低電源電位との電位差が発光素子８０５０４の順方向しきい値電圧以上と
なるようにそれぞれの電位を設定する。
なお、容量素子８０５０３は駆動用トランジスタ８０５０２のゲート容量を代用して省略
することも可能である。駆動用トランジスタ８０５０２のゲート容量については、ソース
領域、ドレイン領域又はＬＤＤ領域などとゲート電極とが重なってオーバーラップしてい
るような領域で容量が形成されていてもよいし、チャネル領域とゲート電極との間で容量
が形成されていてもよい。
画素８０５００は、図５１に示した画素に、消去用トランジスタ８０５０９と第２の走査
線８０５１０を追加したものである。よって、図５３に示すスイッチング用トランジスタ
８０５０１、駆動用トランジスタ８０５０２、容量素子８０５０３、発光素子８０５０４
、信号線８０５０５、第１の走査線８０５０６、電源線８０５０７及び共通電極８０５０
８は、それぞれ図５１に示したスイッチング用トランジスタ８０３０１、駆動用トランジ
スタ８０３０２、容量素子８０３０３、発光素子８０３０４、信号線８０３０５、走査線
８０３０６、電源線８０３０７及び共通電極８０３０８に相当する。したがって、図５３
の書き込みの動作及び発光動作は、図５１で説明した書き込みの動作及び発光動作と同様
であるため、その説明を省略する。
消去動作について説明する。消去動作時には、第２の走査線８０５１０にＨレベルの信号
を入力する。すると、消去用トランジスタ８０５０９がオンして、駆動用トランジスタの
ゲートと第１電極を同電位にすることができる。つまり、駆動用トランジスタ８０５０２
のＶｇｓを０Ｖにすることができる。こうして、駆動用トランジスタ８０５０２を強制的
にオフすることができる。
しきい値電圧補正型と呼ばれる画素の構成及び動作について説明する。しきい値電圧補正
型の画素は、デジタル時間階調駆動及びアナログ階調駆動に適用することができる。
図５４は、しきい値電圧補正型と呼ばれる画素の構成の一例を示す図である。
図５４に示す画素は、駆動用トランジスタ８０６００、第１のスイッチ８０６０１、第２
のスイッチ８０６０２、第３のスイッチ８０６０３、第１の容量素子８０６０４、第２の
容量素子８０６０５及び発光素子８０６２０を有している。駆動用トランジスタ８０６０
０のゲートは、第１の容量素子８０６０４と第１のスイッチ８０６０１とを順に介して信
号線８０６１１と接続されている。駆動用トランジスタ８０６００のゲートは、第２の容
量素子８０６０５を介して電源線８０６１２と接続されている。駆動用トランジスタ８０
６００の第１電極は、電源線８０６１２と接続されている。駆動用トランジスタ８０６０
０の第２電極は、第３のスイッチ８０６０３を介して発光素子８０６２０の第１の電極と
接続されている。駆動用トランジスタ８０６００の第２電極は、第２のスイッチ８０６０
２を介して駆動用トランジスタ８０６００のゲートと接続されている。発光素子８０６２
０の第２の電極は、共通電極８０６２１に相当する。
発光素子８０６２０の第２の電極には低電源電位が設定されている。なお、低電源電位と
は、電源線８０６１２に設定される高電源電位を基準にして低電源電位＜高電源電位を満
たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設定されていても良い。
この高電源電位と低電源電位との電位差を発光素子８０６２０に印加して、発光素子８０
６２０に電流を流して発光素子８０６２０を発光させるため、高電源電位と低電源電位と
の電位差が発光素子８０６２０の順方向しきい値電圧以上となるようにそれぞれの電位を
設定する。なお、第２の容量素子８０６０５は駆動用トランジスタ８０６００のゲート容
量を代用して省略することも可能である。駆動用トランジスタ８０６００のゲート容量に
ついては、ソース領域、ドレイン領域又はＬＤＤ領域などとゲート電極とが重なってオー
バーラップしているような領域で容量が形成されていてもよいし、チャネル領域とゲート
電極との間で容量が形成されていてもよい。なお、第１のスイッチ８０６０１、第２のス
イッチ８０６０２、第３のスイッチ８０６０３は、それぞれ第１の走査線８０６１３、第
２の走査線８０６１４、第３の走査線８０６１４によってオンとオフが制御される。
図５４に示す画素の駆動方法について、動作期間を初期化期間、データ書き込み期間、し
きい値取得期間、発光期間に分割して説明する。
初期化期間では、第２のスイッチ８０６０２及び第３のスイッチ８０６０３がオンする。
そして、駆動用トランジスタ８０６００のゲートの電位が少なくとも電源線８０６１２の
電位よりも低くなる。このとき、第１のスイッチ８０６０１は、オンしていても、オフし
ていてもよい。なお、初期化期間は必ずしも必要ではない。
しきい値取得期間では、第１の走査線８０６１３によって画素が選択される。つまり、第
１のスイッチ８０６０１がオンし、信号線８０６１１からある一定電圧が入力される。こ
のとき、第２のスイッチ８０６０２がオンし、第３のスイッチ８０６０３がオフしている
。したがって、駆動用トランジスタ８０６００はダイオード接続され、駆動用トランジス
タ８０６００の第２電極及びゲートが浮遊状態（フローティング状態）となる。そして、
駆動用トランジスタ８０６００のゲートの電位は、電源線８０６１２の電位から駆動用ト
ランジスタ８０６００のしきい値電圧を引いた値となる。よって、第１の容量素子８０６
０４には駆動用トランジスタ８０６００のしきい値電圧が保持される。第２の容量素子８
０６０５には、駆動用トランジスタ８０６００のゲートの電位と信号線８０６１１から入
力されている一定電圧との電位差が保持される。
データ書き込み期間では、信号線８０６１１からビデオ信号（電圧）が入力される。この
とき、第１のスイッチ８０６０１はオンのままであり、第２のスイッチ８０６０２はオフ
し、第３のスイッチ８０６０３がオフのままである。そして、駆動用トランジスタ８０６
００のゲートは浮遊状態（フローティング状態）となっているので、駆動用トランジスタ
８０６００のゲートの電位は、しきい値取得期間において信号線８０６１１入力される一
定電圧と、データ書き込み期間において信号線８０６１１入力されるビデオ信号との電位
差に応じて変化する。例えば、第１の容量素子８０６０４の容量値＜＜第２の容量素子８
０６０５の容量値であれば、データ書き込み期間における駆動用トランジスタ８０６００
のゲートの電位は、しきい値取得期間における信号線８０６１１の電位とデータ書込み期
間における信号線８０６１１の電位と電位差（変化量）と、電源線８０６１２の電位から
駆動用トランジスタ８０６００のしきい値電圧を引いた値との和とおおむね等しくなる。
つまり、駆動用トランジスタ８０６００のゲートの電位は、駆動用トランジスタ８０６０
０のしきい値電圧を補正した電位となる。
発光期間では、駆動用トランジスタ８０６００のゲートと電源線８０６１２との電位差（
Ｖｇｓ）に応じた電流が発光素子８０６２０に流れる。このとき、第１のスイッチ８０６
０１がオフし、第２のスイッチ８０６０２がオフのままであり、第３のスイッチ８０６０
３がオンする。なお、発光素子８０６２０に流れる電流は、駆動用トランジスタ８０６０
０のしきい値電圧によらず一定である。
なお、図５４に示す画素構成は、これに限定されない。例えば、図５４に示す画素に新た
にスイッチ、抵抗素子、容量素子、トランジスタ又は論理回路などを追加してもよい。例
えば、第２のスイッチ８０６０２をＰチャネル型トランジスタ又はＮチャネル型のトラン
ジスタで構成し、第３のスイッチ８０６０３を第２のスイッチ８０６０２とは別の極性の
トランジスタで構成し、第２のスイッチ８０６０２及び第３のスイッチ８０６０３を同じ
走査線で制御してもよい。
電流入力型と呼ばれる画素の構成及び動作について説明する。電流入力正型の画素は、デ
ジタル階調駆動及びアナログ階調駆動に適用することができる。
図５５は、電流入力型と呼ばれる画素の構成の一例を示す図である。
図５５に示す画素は、駆動用トランジスタ８０７００、第１のスイッチ８０７０１、第２
のスイッチ８０７０２、第３のスイッチ８０７０３、容量素子８０７０４及び発光素子８
０７３０を有している。駆動用トランジスタ８０７００のゲートは、第２のスイッチ８０
７０２と第１のスイッチ８０７０１とを順に介して信号線８０７１１に接続されている。
駆動用トランジスタ８０７００のゲートは、容量素子８０７０４を介して電源線８０７１
２に接続されている。駆動用トランジスタ８０７００の第１電極は、電源線８０７１２に
接続されている。駆動用トランジスタ８０７００の第２電極は、第１のスイッチ８０７０
１を介して電源線８０７１２に接続されている。駆動用トランジスタ８０７００の第２電
極は、第３のスイッチ８０７０３を介して発光素子８０７３０の第１の電極に接続されて
いる。発光素子８０７３０の第２の電極は、共通電極８０７３１に相当する。
発光素子８０７３０の第２の電極には低電源電位が設定されている。なお、低電源電位と
は、電源線８０７１２に設定される高電源電位を基準にして低電源電位＜高電源電位を満
たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設定されていても良い。
この高電源電位と低電源電位との電位差を発光素子８０７３０に印加して、発光素子８０
７３０に電流を流して発光素子８０７３０を発光させるため、高電源電位と低電源電位と
の電位差が発光素子８０７３０の順方向しきい値電圧以上となるようにそれぞれの電位を
設定する。なお、容量素子８０７０４は駆動用トランジスタ８０７００のゲート容量を代
用して省略することも可能である。駆動用トランジスタ８０７００のゲート容量について
は、ソース領域、ドレイン領域又はＬＤＤ領域などとゲート電極とが重なってオーバーラ
ップしているような領域で容量が形成されていてもよいし、チャネル領域とゲート電極と
の間で容量が形成されていてもよい。なお、第１のスイッチ８０７０１、第２のスイッチ
８０７０２、第３のスイッチ８０７０３は、それぞれ第１の走査線８０７１３、第２の走
査線８０７１４、第３の走査線８０７３４によってオンとオフが制御される。
図５５に示す画素の駆動方法について、動作期間をデータ書き込み期間、発光期間に分割
して説明する。
データ書き込み期間では、第１の走査線８０７１３によって画素が選択される。つまり、
第１のスイッチ８０７０１がオンし、信号線８０７１１からビデオ信号として電流が入力
される。このとき、第２のスイッチ８０７０２がオンし、第３のスイッチ８０７０３がオ
フする。したがって、駆動用トランジスタ８０７００のゲートの電位は、ビデオ信号に応
じた電位となる。つまり、容量素子８０７０４には、駆動用トランジスタ８０７００がビ
デオ信号と同じ電流を流すような駆動用トランジスタ８０７００のゲート電極とソース電
極との間の電圧が保持される。
次に、発光期間では、第１のスイッチ８０７０１及び第２のスイッチ８０７０２がオフし
、第３のスイッチ８０７０３がオンする。したがって、発光素子８０７３０にはビデオ信
号と同じ値の電流が流れる。
なお、図５５に示す画素構成は、これに限定されない。例えば、図５５に示す画素に新た
にスイッチ、抵抗素子、容量素子、トランジスタ又は論理回路などを追加してもよい。例
えば、第１のスイッチ８０７０１をＰチャネル型トランジスタ又はＮチャネル型トランジ
スタで構成し、第２のスイッチ８０７０２を第１のスイッチ８０７０１と同じ極性のトラ
ンジスタで構成し、第１のスイッチ８０７０１及び第２のスイッチ８０７０２を同じ走査
線で制御してもよい。第２のスイッチ８０７０２は駆動用トランジスタ８０７００のゲー
トと信号線８０７１１との間に配置されていてもよい。
なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容（
一部でもよい）は、別の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、
又は置き換えなどを自由に行うことが出来る。さらに、これまでに述べた図において、各
々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させるこ
とが出来る。
同様に、本実施の形態の各々の図で述べた内容（一部でもよい）は、別の実施の形態およ
び実施例の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は置き換え
などを自由に行うことが出来る。さらに、本実施の形態の図において、各々の部分に関し
て、別の実施の形態および実施例の部分を組み合わせることにより、さらに多くの図を構
成させることが出来る。
なお、本実施の形態は、他の実施の形態および実施例で述べた内容（一部でもよい）を、
具現化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した
場合の一例、詳細に述べた場合の一例、応用した場合の一例、関連がある部分についての
一例などを示している。したがって、他の実施の形態および実施例で述べた内容は、本実
施の形態への適用、組み合わせ、又は置き換えを自由に行うことができる。
（実施の形態１２）
本実施の形態においては、トランジスタの構造及び作製方法について説明する。
図５６は、本発明を適用できる半導体装置が有することのできるトランジスタの構造及び
作製方法の例を示す図である。図５６（Ａ）は、本発明を適用できる半導体装置が有する
ことのできるトランジスタの構造の例を示す図である。また、図５６（Ｂ）乃至（Ｇ）は
、本発明を適用できる半導体装置が有することのできるトランジスタの作製方法の例を示
す図である。
なお、本発明を適用できる半導体装置が有することのできるトランジスタの構造及び作製
方法は、図５６に示すものに限定されず、様々な構造及び作製方法を用いることができる
。
まず、図５６（Ａ）を参照し、本発明を適用できる半導体装置が有することのできるトラ
ンジスタの構造の例について説明する。図５６（Ａ）は複数の異なる構造を有するトラン
ジスタの断面図である。ここで、図５６（Ａ）においては、複数の異なる構造を有するト
ランジスタを並置して示しているが、これは、発明を適用できる半導体装置が有すること
のできるトランジスタの構造を説明するための表現であり、発明を適用できる半導体装置
が有することのできるトランジスタが、実際に図５６（Ａ）のように並置されている必要
はなく、必要に応じてつくり分けることができる。
次に、本発明を適用できる半導体装置が有することのできるトランジスタを構成する各層
の特徴について説明する。
基板１１０１１１は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどのガラ
ス基板、石英基板、セラミック基板又はステンレスを含む金属基板等を用いることができ
る。他にも、ポリエチレンテレフタレ−ト（ＰＥＴ）、ポリエチレンナフタレ−ト（ＰＥ
Ｎ）、ポリエ−テルサルフォン（ＰＥＳ）に代表されるプラスチック又はアクリル等の可
撓性を有する合成樹脂からなる基板を用いることも可能である。可撓性を有する基板を用
いることによって、折り曲げが可能である半導体装置を作製することが可能となる。また
、可撓性を有す基板であれば、基板の面積及び基板の形状に大きな制限はないため、基板
１１０１１１として、例えば、１辺が１メ−トル以上であって、矩形状のものを用いれば
、生産性を格段に向上させることができる。このような利点は、円形のシリコン基板を用
いる場合と比較すると、大きな優位点である。
絶縁膜１１０１１２は、下地膜として機能する。基板１１０１１１からＮａなどのアルカ
リ金属又はアルカリ土類金属が、半導体素子の特性に悪影響を及ぼすのを防ぐために設け
る。絶縁膜１１０１１２としては、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化
窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸
素又は窒素を有する絶縁膜の単層構造若しくはこれらの積層構造で設けることができる。
例えば、絶縁膜１１０１１２を２層構造で設ける場合、１層目の絶縁膜として窒化酸化珪
素膜を設け、２層目の絶縁膜として酸化窒化珪素膜を設けるとよい。また、絶縁膜１１０
１１２を３層構造で設ける場合、１層目の絶縁膜として酸化窒化珪素膜を設け、２層目の
絶縁膜として窒化酸化珪素膜を設け、３層目の絶縁膜として酸化窒化珪素膜を設けるとよ
い。
半導体層１１０１１３、１１０１１４、１１０１１５は、非晶質（アモルファス）半導体
又はセミアモルファス半導体（ＳＡＳ）で形成することができる。あるいは、多結晶半導
体層を用いても良い。ＳＡＳは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な
構造を有し、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序
を持ち格子歪みを有する結晶質な領域を含んでいる。少なくとも膜中の一部の領域には、
０．５〜２０ｎｍの結晶領域を観測することができ、珪素を主成分とする場合にはラマン
スペクトルが５２０ｃｍ−１よりも低波数側にシフトしている。Ｘ線回折では珪素結晶格
子に由来するとされる（１１１）、（２２０）の回折ピ−クが観測される。未結合手（ダ
ングリングボンド）の補償するものとして水素又はハロゲンを少なくとも１原子％又はそ
れ以上含ませている。ＳＡＳは、材料ガスをグロ−放電分解（プラズマＣＶＤ）して形成
する。材料ガスとしては、ＳｉＨ４、その他にもＳｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣ
ｌ３、ＳｉＣｌ４、ＳｉＦ４などを用いることが可能である。あるいは、ＧｅＦ４を混合
させても良い。この材料ガスをＨ２、あるいは、Ｈ２とＨｅ、Ａｒ、Ｋｒ、Ｎｅから選ば
れた一種又は複数種の希ガス元素で希釈してもよい。希釈率は２〜１０００倍の範囲。圧
力は概略０．１Ｐａ〜１３３Ｐａの範囲、電源周波数は１ＭＨｚ〜１２０ＭＨｚ、好まし
くは１３ＭＨｚ〜６０ＭＨｚ。基板加熱温度は３００℃以下でよい。膜中の不純物元素と
して、酸素、窒素、炭素などの大気成分の不純物は１×１０２０ｃｍ−１以下とすること
が望ましく、特に、酸素濃度は５×１０１９／ｃｍ３以下、好ましくは１×１０１９／ｃ
ｍ３以下とする。ここでは、公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法
等）を用いてシリコン（Ｓｉ）を主成分とする材料（例えばＳｉｘＧｅ１−ｘ等）で非晶
質半導体層を形成し、当該非晶質半導体層をレ−ザ結晶化法、ＲＴＡ又はファーネスアニ
ール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法などの公知の
結晶化法により結晶化させる。
絶縁膜１１０１１６は、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（
ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素又は窒素
を有する絶縁膜の単層構造、若しくはこれらの積層構造で設けることができる。
ゲート電極１１０１１７は、単層の導電膜、又は二層、三層の導電膜の積層構造とするこ
とができる。ゲート電極１１０１１７の材料としては、公知の導電膜を用いることができ
る。たとえば、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン
（Ｗ）、クロム（Ｃｒ）、シリコン（Ｓｉ）などの元素の単体膜、あるいは、前記元素の
窒化膜（代表的には窒化タンタル膜、窒化タングステン膜、窒化チタン膜）、あるいは、
前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金、Ｍｏ−Ｔａ合金）、あるいは
、前記元素のシリサイド膜（代表的にはタングステンシリサイド膜、チタンシリサイド膜
）などを用いることができる。なお、上述した単体膜、窒化膜、合金膜、シリサイド膜な
どは、単層で用いてもよいし、積層して用いてもよい。
絶縁膜１１０１１８は、公知の手段（スパッタ法又はプラズマＣＶＤ法等）によって、酸
化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）
、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素又は窒素を有する絶縁膜やＤＬＣ（
ダイヤモンドライクカ−ボン）等の炭素を含む膜の単層構造、若しくはこれらの積層構造
で設けることができる。
絶縁膜１１０１１９は、シロキサン樹脂、あるいは、酸化珪素（ＳｉＯｘ）、窒化珪素（
ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）
（ｘ＞ｙ）等の酸素又は窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカ−ボン）等
の炭素を含む膜、あるいは、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノ−ル
、ベンゾシクロブテン、アクリル等の有機材料、からなる単層若しくは積層構造で設ける
ことができる。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。
シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基
として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられ
る。置換基として、フルオロ基を用いることもできる。あるいは、置換基として、少なく
とも水素を含む有機基と、フルオロ基とを用いてもよい。なお、本発明に適応できる半導
体装置において、絶縁膜１１０１１８を設けずにゲート電極１１０１１７を覆うように直
接絶縁膜１１０１１９を設けることも可能である。
導電膜１１０１２３は、Ａｌ、Ｎｉ、Ｃ、Ｗ、Ｍｏ、Ｔｉ、Ｐｔ、Ｃｕ、Ｔａ、Ａｕ、Ｍ
ｎなどの元素の単体膜、あるいは、前記元素の窒化膜、あるいは、前記元素を組み合わせ
た合金膜、あるいは、前記元素のシリサイド膜などを用いることができる。例えば、前記
元素を複数含む合金として、Ｃ及びＴｉを含有したＡｌ合金、Ｎｉを含有したＡｌ合金、
Ｃ及びＮｉを含有したＡｌ合金、Ｃ及びＭｎを含有したＡｌ合金等を用いることができる
。また、積層構造で設ける場合、ＡｌをＭｏ又はＴｉなどで挟み込んだ構造とすることが
できる。こうすることで、Ａｌの熱や化学反応に対する耐性を向上することができる。
次に、図５６（Ａ）に示した、複数の異なる構造を有するトランジスタの断面図を参照し
て、各々の構造の特徴について説明する。
１１０１０１は、シングルドレイントランジスタであり、簡便な方法で製造できるため、
製造コストが低く、歩留まりを高く製造できる利点がある。ここで、半導体層１１０１１
３、１１０１１５は、それぞれ不純物の濃度が異なり、半導体層１１０１１３はチャネル
領域、半導体層１１０１１５はソース領域及びドレイン領域として用いる。このように、
不純物の量を制御することで、半導体層の抵抗率を制御できる。また、半導体層と導電膜
１１０１２３との電気的な接続状態を、オ−ミック接続に近づけることができる。なお、
不純物の量の異なる半導体層を作り分ける方法としては、ゲート電極１１０１１７をマス
クとして半導体層に不純物をド−ピングする方法を用いることができる。
１１０１０２は、ゲート電極１１０１１７に一定以上のテーパー角を有するトランジスタ
であり、簡便な方法で製造できるため、製造コストが低く、歩留まりを高く製造できる利
点がある。ここで、半導体層１１０１１３、１１０１１４、１１０１１５は、それぞれ不
純物濃度が異なり、半導体層１１０１１３はチャネル領域、半導体層１１０１１４は低濃
度ドレイン（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ：ＬＤＤ）領域、半導体層１１０
１１５はソース領域及びドレイン領域として用いる。このように、不純物の量を制御する
ことで、半導体層の抵抗率を制御できる。また、半導体層と導電膜１１０１２３との電気
的な接続状態を、オ−ミック接続に近づけることができる。また、ＬＤＤ領域を有するた
め、トランジスタ内部に高電界がかかりにくく、ホットキャリアによる素子の劣化を抑制
することができる。なお、不純物の量の異なる半導体層を作り分ける方法としては、ゲー
ト電極１１０１１７をマスクとして半導体層に不純物をド−ピングする方法を用いること
ができる。１１０１０２においては、ゲート電極１１０１１７が一定以上のテーパー角を
有しているため、ゲート電極１１０１１７を通過して半導体層にド−ピングされる不純物
の濃度に勾配を持たせることができ、簡便にＬＤＤ領域を形成することができる。
１１０１０３は、ゲート電極１１０１１７が少なくとも２層で構成され、下層のゲート電
極が上層のゲート電極よりも長い形状を有するトランジスタである。本明細書中において
は、上層のゲート電極及び下層のゲート電極の形状を、帽子型と呼ぶ。ゲート電極１１０
１１７の形状が帽子型であることによって、フォトマスクを追加することなく、ＬＤＤ領
域を形成することができる。なお、１１０１０３のように、ＬＤＤ領域がゲート電極１１
０１１７と重なっている構造を、特にＧＯＬＤ構造（Ｇａｔｅ Ｏｖｅｒｌａｐｐｅｄ
ＬＤＤ）と呼ぶ。なお、ゲート電極１１０１１７の形状を帽子型とする方法としては、次
のような方法を用いてもよい。
まず、ゲート電極１１０１１７をパタ−ニングする際に、ドライエッチングにより、下層
のゲート電極及び上層のゲート電極をエッチングして側面に傾斜（テーパー）のある形状
にする。続いて、異方性エッチングにより上層のゲート電極の傾斜を垂直に近くなるよう
に加工する。これにより、断面形状が帽子型のゲート電極が形成される。その後、２回、
不純物元素をド−ピングすることによって、チャネル領域として用いる半導体層１１０１
１３、ＬＤＤ領域として用いる半導体層１１０１１４、ソ−ス電極及びドレイン電極とし
て用いる半導体層１１０１１５が形成される。
なお、ゲート電極１１０１１７と重なっているＬＤＤ領域をＬｏｖ領域、ゲート電極１１
０１１７と重なっていないＬＤＤ領域をＬｏｆｆ領域と呼ぶことにする。ここで、Ｌｏｆ
ｆ領域はオフ電流値を抑える効果は高いが、ドレイン近傍の電界を緩和してホットキャリ
アによるオン電流値の劣化を防ぐ効果は低い。一方、Ｌｏｖ領域はドレイン近傍の電界を
緩和し、オン電流値の劣化の防止には有効であるが、オフ電流値を抑える効果は低い。よ
って、種々の回路毎に、求められる特性に応じた構造のトランジスタを作製することが好
ましい。たとえば、本発明に適応できる半導体装置を表示装置として用いる場合、画素ト
ランジスタは、オフ電流値を抑えるために、Ｌｏｆｆ領域を有するトランジスタを用いる
ことが好適である。一方、周辺回路におけるトランジスタは、ドレイン近傍の電界を緩和
し、オン電流値の劣化を防止するために、Ｌｏｖ領域を有するトランジスタを用いること
が好適である。
１１０１０４は、ゲート電極１１０１１７の側面に接して、サイドウォ−ル１１０１２１
を有するトランジスタである。サイドウォ−ル１１０１２１を有することによって、サイ
ドウォ−ル１１０１２１と重なる領域をＬＤＤ領域とすることができる。
１１０１０５は、半導体層にマスクを用いてド−ピングすることにより、ＬＤＤ（Ｌｏｆ
ｆ）領域を形成したトランジスタである。こうすることにより、確実にＬＤＤ領域を形成
することができ、トランジスタのオフ電流値を低減することができる。
１１０１０６は、半導体層にマスクを用いてド−ピングすることにより、ＬＤＤ（Ｌｏｖ
）領域を形成したトランジスタである。こうすることにより、確実にＬＤＤ領域を形成す
ることができ、トランジスタのドレイン近傍の電界を緩和し、オン電流値の劣化を低減す
ることができる。
次に、図５６（Ｂ）乃至（Ｇ）を参照して、本発明を適用できる半導体装置が有すること
のできるトランジスタの作製方法の例を説明する。
なお、本発明を適用できる半導体装置が有することのできるトランジスタの構造及び作製
方法は、図５６に示すものに限定されず、様々な構造及び作製方法を用いることができる
。
本実施の形態においては、基板１１０１１１の表面に、絶縁膜１１０１１２の表面に、半
導体層１１０１１３の表面に、１１０１１４の表面に、１１０１１５の表面に、絶縁膜１
１０１１６の表面に、絶縁膜１１０１１８の表面に、又は絶縁膜１１０１１９の表面に、
プラズマ処理を用いて酸化又は窒化を行うことにより、半導体層又は絶縁膜を酸化又は窒
化することができる。このように、プラズマ処理を用いて半導体層又は絶縁膜を酸化又は
窒化することによって、当該半導体層又は当該絶縁膜の表面を改質し、ＣＶＤ法やスパッ
タ法により形成した絶縁膜と比較してより緻密な絶縁膜を形成することができるため、ピ
ンホール等の欠陥を抑制し半導体装置の特性等を向上させることが可能となる。
まず、基板１１０１１１の表面をフッ酸（ＨＦ）、アルカリ又は純水を用いて洗浄する。
基板１１０１１１は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどのガラ
ス基板、石英基板、セラミック基板又はステンレスを含む金属基板等を用いることができ
る。他にも、ポリエチレンテレフタレ−ト（ＰＥＴ）、ポリエチレンナフタレ−ト（ＰＥ
Ｎ）、ポリエ−テルサルフォン（ＰＥＳ）に代表されるプラスチックや、アクリル等の可
撓性を有する合成樹脂からなる基板を用いることも可能である。なお、ここでは基板１１
０１１１としてガラス基板を用いる場合を示す。
ここで、基板１１０１１１の表面にプラズマ処理を行うことで、基板１１０１１１の表面
を酸化又は窒化することによって、基板１１０１１１の表面に酸化膜又は窒化膜を形成し
てもよい（図５６（Ｂ））。表面にプラズマ処理を行うことで形成された酸化膜又は窒化
膜などの絶縁膜を、以下では、プラズマ処理絶縁膜とも記す。図５６（Ｂ）においては、
絶縁膜１３１がプラズマ処理絶縁膜である。一般的に、ガラス又はプラスチック等の基板
上に薄膜トランジスタ等の半導体素子を設ける場合、ガラス又はプラスチック等に含まれ
るＮａなどの、アルカリ金属又はアルカリ土類金属等の不純物元素が半導体素子に混入し
て汚染することによって、半導体素子の特性に影響を及ぼす恐れがある。しかし、ガラス
又はプラスチック等からなる基板の表面を窒化することにより、基板に含まれるＮａなど
の、アルカリ金属又はアルカリ土類金属等の不純物元素が半導体素子に混入するのを防止
することができる。
なお、プラズマ処理により表面を酸化する場合には、酸素雰囲気下（例えば、酸素（Ｏ２
）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、あるい
は、酸素と水素（Ｈ２）と希ガス雰囲気下、あるいは、一酸化二窒素と希ガス雰囲気下）
でプラズマ処理を行う。一方、プラズマ処理により半導体層を窒化する場合には、窒素雰
囲気下（例えば、窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一
つを含む）雰囲気下、あるいは、窒素と水素と希ガス雰囲気下、あるいは、ＮＨ３と希ガ
ス雰囲気下）でプラズマ処理を行う。希ガスとしては、例えばＡｒを用いることができる
。あるいは、ＡｒとＫｒを混合したガスを用いてもよい。そのため、プラズマ処理絶縁膜
は、プラズマ処理に用いた希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含
む）を含んでいる。たとえば、Ａｒを用いた場合にはプラズマ処理絶縁膜にＡｒが含まれ
ている。
また、プラズマ処理は、上記ガスの雰囲気中において、電子密度が１×１０１１ｃｍ−３
以上１×１０１３ｃｍ−３以下であり、プラズマの電子温度が０．５ｅｖ以上１．５ｅＶ
以下で行うことが好適である。プラズマの電子密度が高密度であり、被処理物付近での電
子温度が低いため、被処理物に対するプラズマによる損傷を防止することができる。また
、プラズマの電子密度が１×１０１１ｃｍ−３以上と高密度であるため、プラズマ処理を
用いて、被照射物を酸化又は窒化することよって形成される酸化物又は窒化膜は、ＣＶＤ
法やスパッタ法等により形成された膜と比較して膜厚等が均一性に優れ、且つ緻密な膜を
形成することができる。あるいは、プラズマの電子温度が１ｅＶ以下と低いため、従来の
プラズマ処理や熱酸化法と比較して低温度で酸化又は窒化処理を行うことができる。たと
えば、ガラス基板の歪点温度よりも１００度以上低い温度でプラズマ処理を行っても十分
に酸化又は窒化処理を行うことができる。なお、プラズマを形成するための周波数として
は、マイクロ波（２．４５ＧＨｚ）等の高周波を用いることができる。なお、以下に特に
断らない場合は、プラズマ処理として上記条件を用いて行うものとする。
なお、図５６（Ｂ）においては、基板１１０１１１の表面をプラズマ処理することによっ
てプラズマ処理絶縁膜を形成する場合を示しているが、本実施の形態は、基板１１０１１
１の表面にプラズマ処理絶縁膜を形成しない場合も含む。
なお、図５６（Ｃ）乃至（Ｇ）においては、被処理物の表面をプラズマ処理することによ
って形成されるプラズマ処理絶縁膜を図示しないが、本実施の形態においては、基板１１
０１１１、絶縁膜１１０１１２、半導体層１１０１１３、１１０１１４、１１０１１５、
絶縁膜１１０１１６、絶縁膜１１０１１８、又は絶縁膜１１０１１９の表面に、プラズマ
処理を行なうことによって形成されるプラズマ処理絶縁膜が存在する場合も含む。
次に、基板１１０１１１上に公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法
等）を用いて絶縁膜１１０１１２を形成する（図５６（Ｃ））。絶縁膜１１０１１２とし
ては、酸化珪素（ＳｉＯｘ）又は酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）を用いること
ができる。
ここで、絶縁膜１１０１１２の表面にプラズマ処理を行い、絶縁膜１１０１１２を酸化又
は窒化することによって、絶縁膜１１０１１２の表面にプラズマ処理絶縁膜を形成しても
よい。絶縁膜１１０１１２の表面を酸化することによって、絶縁膜１１０１１２の表面を
改質しピンホール等の欠陥の少ない緻密な膜を得ることができる。また、絶縁膜１１０１
１２の表面を酸化することによって、Ｎ原子の含有率が低いプラズマ処理絶縁膜を形成す
ることができるため、プラズマ処理絶縁膜に半導体層を設けた場合にプラズマ処理絶縁膜
と半導体層界面特性が向上する。また、プラズマ処理絶縁膜は、プラズマ処理に用いた希
ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）を含んでいる。なお、プ
ラズマ処理は上述した条件下で同様に行うことができる。
次に、絶縁膜１１０１１２上に島状の半導体層１１０１１３、１１０１１４を形成する（
図５６（Ｄ））。島状の半導体層１１０１１３、１１０１１４は、絶縁膜１１０１１２上
に公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）を用いてシリコン（Ｓ
ｉ）を主成分とする材料（例えばＳｉｘＧｅ１−ｘ等）等を用いて非晶質半導体層を形成
し、当該非晶質半導体層を結晶化させ、半導体層を選択的にエッチングすることにより設
けることができる。なお、非晶質半導体層の結晶化は、レ−ザ結晶化法、ＲＴＡ又はファ
ーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法又
はこれら方法を組み合わせた方法等の公知の結晶化法により行うことができる。なお、こ
こでは、島状の半導体層の端部を直角に近い形状（θ＝８５〜１００°）で設ける。ある
いは、低濃度ドレイン領域となる半導体層１１０１１４は、マスクを用いて不純物をド−
ピングすることによって形成されてもよい。
ここで、半導体層１１０１１３、１１０１１４の表面にプラズマ処理を行い、半導体層１
１０１１３、１１０１１４の表面を酸化又は窒化することによって、半導体層１１０１１
３、１１０１１４の表面にプラズマ処理絶縁膜を形成してもよい。例えば、半導体層１１
０１１３、１１０１１４としてＳｉを用いた場合、プラズマ処理絶縁膜として、酸化珪素
（ＳｉＯｘ）又は窒化珪素（ＳｉＮｘ）が形成される。あるいは、プラズマ処理により半
導体層１１０１１３、１１０１１４を酸化させた後に、再度プラズマ処理を行うことによ
って窒化させてもよい。この場合、半導体層１１０１１３、１１０１１４に接して酸化珪
素（ＳｉＯｘ）が形成され、当該酸化珪素の表面に窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞
ｙ）が形成される。なお、プラズマ処理により半導体層を酸化する場合には、酸素雰囲気
下（例えば、酸素（Ｏ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを
含む）雰囲気下、あるいは、酸素と水素（Ｈ２）と希ガス雰囲気下又は一酸化二窒素と希
ガス雰囲気下）、でプラズマ処理を行う。一方、プラズマ処理により半導体層を窒化する
場合には、窒素雰囲気下（例えば、窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘ
ｅの少なくとも一つを含む）雰囲気下、あるいは、窒素と水素と希ガス雰囲気下又はＮＨ
３と希ガス雰囲気下）、でプラズマ処理を行う。希ガスとしては、例えばＡｒを用いるこ
とができる。また、ＡｒとＫｒを混合したガスを用いてもよい。そのため、プラズマ処理
絶縁膜は、プラズマ処理に用いた希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一
つを含む）を含んでいる。たとえば、Ａｒを用いた場合にはプラズマ処理絶縁膜にＡｒが
含まれている。
次に、絶縁膜１１０１１６を形成する（図５６（Ｅ））。絶縁膜１１０１１６は、公知の
手段（スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）を用いて、酸化珪素（ＳｉＯｘ
）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（
ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素又は窒素を有する絶縁膜の単層構造、又はこれらの積
層構造で設けることができる。なお、半導体層１１０１１３、１１０１１４の表面をプラ
ズマ処理することにより、半導体層１１０１１３、１１０１１４の表面にプラズマ処理絶
縁膜を形成した場合には、プラズマ処理絶縁膜を絶縁膜１１０１１６として用いることも
可能である。
ここで、絶縁膜１１０１１６の表面にプラズマ処理を行い、絶縁膜１１０１１６の表面を
酸化又は窒化することによって、絶縁膜１１０１１６の表面にプラズマ処理絶縁膜を形成
してもよい。なお、プラズマ処理絶縁膜は、プラズマ処理に用いた希ガス（Ｈｅ、Ｎｅ、
Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）を含んでいる。また、プラズマ処理は上述し
た条件下で同様に行うことができる。
あるいは、一旦酸素雰囲気下でプラズマ処理を行うことにより絶縁膜１１０１１６を酸化
させた後に、再度窒素雰囲気下でプラズマ処理を行うことにより窒化させてもよい。この
ように、絶縁膜１１０１１６にプラズマ処理を行い、絶縁膜１１０１１６の表面を酸化又
は窒化することによって、絶縁膜１１０１１６の表面を改質し緻密な膜を形成することが
できる。プラズマ処理を行うことによって得られた絶縁膜は、ＣＶＤ法やスパッタ法で形
成された絶縁膜と比較して緻密でピンホール等の欠陥も少ないため、薄膜トランジスタの
特性を向上させることができる。
次に、ゲート電極１１０１１７を形成する（図５６（Ｆ））。ゲート電極１１０１１７は
、公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）を用いて形成すること
ができる。
１１０１０１においては、ゲート電極１１０１１７を形成した後に不純物ド−ピングを行
なうことで、ソース領域及びドレイン領域として用いる半導体層１１０１１５を形成する
ことができる。
１１０１０２においては、ゲート電極１１０１１７を形成した後に不純物ド−ピングを行
なうことで、ＬＤＤ領域として用いる１１０１１４と、半導体層ソース領域及びドレイン
領域として用いる半導体層１１０１１５を形成することができる。
１１０１０３においては、ゲート電極１１０１１７を形成した後に不純物ド−ピングを行
なうことで、ＬＤＤ領域として用いる１１０１１４と、半導体層ソース領域及びドレイン
領域として用いる半導体層１１０１１５を形成することができる。
１１０１０４においては、ゲート電極１１０１１７の側面にサイドウォ−ル１１０１２１
を形成した後、不純物ド−ピングを行なうことで、ＬＤＤ領域として用いる１１０１１４
と、半導体層ソース領域及びドレイン領域として用いる半導体層１１０１１５を形成する
ことができる。
なお、サイドウォ−ル１１０１２１は、酸化珪素（ＳｉＯｘ）又は窒化珪素（ＳｉＮｘ）
を用いることができる。サイドウォ−ル１１０１２１をゲート電極１１０１１７の側面に
形成する方法としては、たとえば、ゲート電極１１０１１７を形成した後に、酸化珪素（
ＳｉＯｘ）又は窒化珪素（ＳｉＮｘ）を公知の方法で成膜した後に、異方性エッチングに
よって酸化珪素（ＳｉＯｘ）又は窒化珪素（ＳｉＮｘ）膜をエッチングする方法を用いる
ことができる。こうすることで、ゲート電極１１０１１７の側面にのみ酸化珪素（ＳｉＯ
ｘ）又は窒化珪素（ＳｉＮｘ）膜を残すことができるので、ゲート電極１１０１１７の側
面にサイドウォ−ル１１０１２１を形成することができる。
１１０１０５においては、ゲート電極１１０１１７を覆うようにマスク１１０１２２を形
成した後、不純物ド−ピングを行なうことで、ＬＤＤ（Ｌｏｆｆ）領域として用いる１１
０１１４と、半導体層ソース領域及びドレイン領域として用いる半導体層１１０１１５を
形成することができる。
１１０１０６においては、ゲート電極１１０１１７を形成した後に不純物ド−ピングを行
なうことで、ＬＤＤ（Ｌｏｖ）領域として用いる１１０１１４と、半導体層ソース領域及
びドレイン領域として用いる半導体層１１０１１５を形成することができる。
次に、絶縁膜１１０１１８を形成する（図５６（Ｇ））。絶縁膜１１０１１８は、公知の
手段（スパッタ法やプラズマＣＶＤ法等）により、酸化珪素（ＳｉＯｘ）、窒化珪素（Ｓ
ｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（
ｘ＞ｙ）等の酸素又は窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカ−ボン）等の
炭素を含む膜の単層構造、又はこれらの積層構造で設けることができる。
ここで、絶縁膜１１０１１８の表面にプラズマ処理を行い、絶縁膜１１０１１８の表面を
酸化又は窒化することによって、絶縁膜１１０１１８の表面にプラズマ処理絶縁膜を形成
してもよい。なお、プラズマ処理絶縁膜は、プラズマ処理に用いた希ガス（Ｈｅ、Ｎｅ、
Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）を含んでいる。また、プラズマ処理は上述し
た条件下で同様に行うことができる。
次に、絶縁膜１１０１１９を形成する。絶縁膜１１０１１９は、公知の手段（スパッタ法
やプラズマＣＶＤ法等）により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒
化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素
又は窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカ−ボン）等の炭素を含む膜を用
いることができる他に、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノ−ル、ベ
ンゾシクロブテン、アクリル等の有機材料やシロキサン樹脂の単層構造、又はこれらの積
層構造で設けることができる。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹
脂に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成
される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水
素）が用いられる。置換基として、フルオロ基を用いることもできる。あるいは、置換基
として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。また、プラズマ
処理絶縁膜には、プラズマ処理に用いた希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なく
とも一つを含む）が含まれており、例えばＡｒを用いた場合にはプラズマ処理絶縁膜中に
Ａｒが含まれている。
絶縁膜１１０１１９としてポリイミド、ポリアミド、ポリビニルフェノ−ル、ベンゾシク
ロブテン、アクリル等の有機材料やシロキサン樹脂等を用いた場合、絶縁膜１１０１１９
の表面をプラズマ処理により酸化又は窒化することにより、当該絶縁膜の表面を改質する
ことができる。表面を改質することによって、絶縁膜１１０１１９の強度が向上し開口部
形成時等におけるクラックの発生やエッチング時の膜減り等の物理的ダメ−ジを低減する
ことが可能となる。また、絶縁膜１１０１１９の表面が改質されることによって、絶縁膜
１１０１１９上に導電膜１１０１２３を形成する場合に導電膜との密着性が向上する。例
えば、絶縁膜１１０１１９としてシロキサン樹脂を用いてプラズマ処理を用いて窒化を行
った場合、シロキサン樹脂の表面が窒化されることにより窒素又は希ガスを含むプラズマ
処理絶縁膜が形成され、物理的強度が向上する。
次に、半導体層１１０１１５と電気的に接続された導電膜１１０１２３を形成するため、
絶縁膜１１０１１９、絶縁膜１１０１１８、絶縁膜１１０１１６にコンタクトホールを形
成する。なお、コンタクトホールの形状はテーパー状であってもよい。こうすることで、
導電膜１１０１２３のカバレッジを向上させることができる。
図６０は、ボトムゲート型のトランジスタの断面構造及び容量素子の断面構造を示す。
基板１１０５０１上に第１の絶縁膜（絶縁膜１１０５０２）が全面に形成されている。第
１の絶縁膜は、基板側からの不純物が半導体層に影響を及ぼし、トランジスタの性質が変
化してしまうことを防ぐ機能を有する。つまり、第１の絶縁膜は下地膜としての機能を有
する。したがって、信頼性の高いトランジスタを作製することができる。なお、第１の絶
縁膜としては、酸化シリコン膜、窒化シリコン膜又は酸化窒化シリコン膜（ＳｉＯｘＮｙ
）などの単層、又はこれらの積層を用いることができる。
第１の絶縁膜上に、第１の導電層（導電層１１０５０３及び導電層１１０５０４）が形成
されている。導電層１１０５０３は、トランジスタ１１０５２０のゲート電極として機能
する部分を含む。導電層１１０５０４は、容量素子１１０５２１の第１の電極として機能
する部分を含む。なお、第１の導電層としては、Ｔｉ、Ｍｏ、Ｔａ、Ｃｒ、Ｗ、Ａｌ、Ｎ
ｄ、Ｃｕ、Ａｇ、Ａｕ、Ｐｔ、ＮＡ−Ｓｉ、Ｚｎ、Ｆｅ、Ｂａ、Ｇｅなど、又はこれらの
合金を用いることができる。あるいは、これらの元素（合金も含む）の積層を用いること
ができる。
少なくとも第１の導電層を覆うように、第２の絶縁膜（絶縁膜１１０５２２）が形成され
ている。第２の絶縁膜は、ゲート絶縁膜としての機能を有する。なお、第２の絶縁膜とし
ては、酸化シリコン膜、窒化シリコン膜又は酸化窒化シリコン膜（ＳｉＯｘＮｙ）などの
単層、又はこれらの積層を用いることができる。
なお、半導体層に接する部分の第２の絶縁膜としては、酸化シリコン膜を用いることが望
ましい。なぜなら、半導体層と第２の絶縁膜とが接する界面におけるトラップ準位が少な
くなるからである。
なお、第２の絶縁膜がＭｏと接する場合、Ｍｏと接する部分の第２の絶縁膜としては酸化
シリコン膜を用いることが望ましい。なぜなら、酸化シリコン膜はＭｏを酸化させないか
らである。
第２の絶縁膜上のうち第１の導電層と重なって形成されている部分の一部に、フォトリソ
グラフィ法、インクジェット法又は印刷法などによって、半導体層が形成されている。そ
して、半導体層の一部は、第２の絶縁膜上のうち第１の導電層と重なって形成されていな
い部分まで延長されている。半導体層は、チャネル形成領域（チャネル形成領域１１０５
１０）、ＬＤＤ領域（ＬＤＤ領域１１０５０８、ＬＤＤ領域１１０５０９）、不純物領域
（不純物領域１１０５０５、不純物領域１１０５０６、不純物領域１１０５０７）を有し
ている。チャネル形成領域１１０５１０は、トランジスタ１１０５２０のチャネル形成領
域として機能する。ＬＤＤ領域１１０５０８及びＬＤＤ領域１１０５０９は、トランジス
タ１１０５２０のＬＤＤ領域とし機能する。なお、ＬＤＤ領域１１０５０８及びＬＤＤ領
域１１０５０９は必ずしも必要ではない。不純物領域１１０５０５は、トランジスタ１１
０５２０のソース電極及びドレイン電極の一方として機能する部分を含む。不純物領域１
００５０６は、トランジスタ１１０５２０のソース電極及びドレイン電極の他方として機
能する部分を含む。不純物領域１１０５０７は、容量素子１１０５２１の第２の電極とし
て機能する部分を含む。
全面に、第３の絶縁膜（絶縁膜１１０５１１）が形成されている。第３の絶縁膜の一部に
は、選択的にコンタクトホールが形成されている。絶縁膜１１０５１１は、層間膜として
の機能を有する。第３の絶縁膜としては、無機材料（酸化シリコン、窒化シリコン、酸化
窒化シリコンなど）あるいは、低誘電率の有機化合物材料（感光性又は非感光性の有機樹
脂材料）などを用いることができる。あるいは、シロキサンを含む材料を用いることもで
きる。なお、シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成さ
れる材料である。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香
族炭化水素）が用いられる。あるいは、置換基としてフルオロ基を用いてもよい。あるい
は、置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
第３の絶縁膜上に、第２の導電層（導電層１１０５１２及び導電層１１０５１３）が形成
されている。導電層１１０５１２は、第３の絶縁膜に形成されたコンタクトホールを介し
てトランジスタ１１０５２０のソース電極及びドレイン電極の他方と接続されている。し
たがって、導電層１１０５１２は、トランジスタ１１０５２０のソース電極及びドレイン
電極の他方として機能する部分を含む。導電層１１０５１３は、容量素子１１０５２１の
第１の電極として機能する部分を含む。なお、第２の導電層としては、Ｔｉ、Ｍｏ、Ｔａ
、Ｃｒ、Ｗ、Ａｌ、Ｎｄ、Ｃｕ、Ａｇ、Ａｕ、Ｐｔ、ＮＡ−Ｓｉ、Ｚｎ、Ｆｅ、Ｂａ、Ｇ
ｅなど、又はこれらの合金を用いることができる。あるいは、これらの元素（合金も含む
）の積層を用いることができる。
なお、第２の導電層が形成された後の工程として、様々な絶縁膜、又は様々な導電膜が形
成されていてもよい。
トランジスタの半導体層にアモルファスシリコン（ａ−Ｓｉ：Ｈ）膜を用いた場合のトラ
ンジスタ及び容量素子の構造について説明する。
図５７は、トップゲート型のトランジスタの断面構造及び容量素子の断面構造を示す。
基板１１０２０１上に第１の絶縁膜（絶縁膜１１０２０２）が全面に形成されている。第
１の絶縁膜は、基板側からの不純物が半導体層に影響を及ぼし、トランジスタの性質が変
化してしまうことを防ぐ機能を有する。つまり、第１の絶縁膜は下地膜としての機能を有
する。したがって、信頼性の高いトランジスタを作製することができる。なお、第１の絶
縁膜としては、酸化シリコン膜、窒化シリコン膜又は酸化窒化シリコン膜（ＳｉＯｘＮｙ
）などの単層、又はこれらの積層を用いることができる。
なお、第１の絶縁膜を必ずしも形成する必要はない。この場合は、工程数の削減を図るこ
とができる。製造コストの削減を図ることができる。構造を簡単にできるので、歩留まり
の向上を図ることができる。
第１の絶縁膜上に、第１の導電層（導電層１１０２０３、導電層１１０２０４及び導電層
１１０２０５）が形成されている。導電層１１０２０３は、トランジスタ１１０２２０の
ソ−ス電極及びドレイン電極の一方の電極として機能する部分を含む。導電層１１０２０
４は、トランジスタ１１０２２０のソ−ス電極及びドレイン電極の他方の電極として機能
する部分を含む。導電層１１０２０５は、容量素子１１０２２１の第１の電極として機能
する部分を含む。なお、第１の導電層としては、Ｔｉ、Ｍｏ、Ｔａ、Ｃｒ、Ｗ、Ａｌ、Ｎ
ｄ、Ｃｕ、Ａｇ、Ａｕ、Ｐｔ、ＮＡ−Ｓｉ、Ｚｎ、Ｆｅ、Ｂａ、Ｇｅなど、又はこれらの
合金を用いることができる。あるいは、これらの元素（合金も含む）の積層を用いること
ができる。
導電層１１０２０３及び導電層１１０２０４の上部に、第１の半導体層（半導体層１１０
２０６及び半導体層１１０２０７）が形成されている。半導体層１１０２０６は、ソ−ス
電極とドレイン電極の一方の電極として機能する部分を含む。半導体層１１０２０７は、
ソ−ス電極とドレイン電極の他方の電極として機能する部分を含む。なお、第１の半導体
層としては、リン等を含んだシリコン等を用いることができる。
導電層１１０２０３と導電層１１０２０４との間であって、かつ第１の絶縁膜上に、第２
の半導体層（半導体層１１０２０８）が形成されている。そして、半導体層１１０２０８
の一部は、導電層１１０２０３上及び導電層１１０２０４上まで延長されている。半導体
層１１０２０８は、トランジスタ１１０２２０のチャネル領域として機能する部分を含む
。なお、第２の半導体層としては、アモルファスシリコン（ａ−Ｓｉ：Ｈ）等の非結晶性
を有する半導体層、又は微結晶半導体（μ−Ｓｉ：Ｈ）等の半導体層などを用いることが
できる。
少なくとも半導体層１１０２０８及び導電層１１０２０５を覆うように、第２の絶縁膜（
絶縁膜１１０２０９及び絶縁膜１１０２１０）が形成されている。第２の絶縁膜は、ゲー
ト絶縁膜としての機能を有する。なお、第２の絶縁膜としては、酸化シリコン膜、窒化シ
リコン膜又は酸化窒化シリコン膜（ＳｉＯｘＮｙ）などの単層、又はこれらの積層を用い
ることができる。
なお、第２の半導体層に接する部分の第２の絶縁膜としては、酸化シリコン膜を用いるこ
とが望ましい。なぜなら、第２の半導体層と第２の絶縁膜とが接する界面におけるトラッ
プ準位が少なくなるからである。
なお、第２の絶縁膜がＭｏと接する場合、Ｍｏと接する部分の第２の絶縁膜としては酸化
シリコン膜を用いることが望ましい。なぜなら、酸化シリコン膜はＭｏを酸化させないか
らである。
第２の絶縁膜上に、第２の導電層（導電層１１０２１１及び導電層１１０２１２）が形成
されている。導電層１１０２１１は、トランジスタ１１０２２０のゲート電極として機能
する部分を含む。導電層１１０２１２は、容量素子１１０２２１の第２の電極、又は配線
としての機能を有する。なお、第２の導電層としては、Ｔｉ、Ｍｏ、Ｔａ、Ｃｒ、Ｗ、Ａ
ｌ、Ｎｄ、Ｃｕ、Ａｇ、Ａｕ、Ｐｔ、ＮＡ−Ｓｉ、Ｚｎ、Ｆｅ、Ｂａ、Ｇｅなど、又はこ
れらの合金を用いることができる。あるいは、これらの元素（合金も含む）の積層を用い
ることができる。
なお、第２の導電層が形成された後の工程として、様々な絶縁膜、又は様々な導電膜が形
成されていてもよい。
図５８は、逆スタガ型（ボトムゲート型）のトランジスタの断面構造及び容量素子の断面
構造を示す。特に、図５８に示すトランジスタは、チャネルエッチ型と呼ばれる構造であ
る。
基板１１０３０１上に第１の絶縁膜（絶縁膜１１０３０２）が全面に形成されている。第
１の絶縁膜は、基板側からの不純物が半導体層に影響を及ぼし、トランジスタの性質が変
化してしまうことを防ぐ機能を有する。つまり、第１の絶縁膜は下地膜としての機能を有
する。したがって、信頼性の高いトランジスタを作製することができる。なお、第１の絶
縁膜としては、酸化シリコン膜、窒化シリコン膜又は酸化窒化シリコン膜（ＳｉＯｘＮｙ
）などの単層、又はこれらの積層を用いることができる。
なお、第１の絶縁膜を必ずしも形成する必要はない。この場合は、工程数の削減を図るこ
とができる。製造コストの削減を図ることができる。構造を簡単にできるので、歩留まり
の向上を図ることができる。
第１の絶縁膜上に、第１の導電層（導電層１１０３０３及び導電層１１０３０４）が形成
されている。導電層１１０３０３は、トランジスタ１１０３２０のゲート電極として機能
する部分を含む。導電層１１０３０４は、容量素子１１０３２１の第１の電極として機能
する部分を含む。なお、第１の導電層としては、Ｔｉ、Ｍｏ、ＴＢ、Ｃｒ、Ｗ、Ｂｌ、Ｎ
ｄ、Ｃｕ、Ｂｇ、Ｂｕ、Ｐｔ、ＮＡ−Ｓｉ、Ｚｎ、Ｆｅ、ＢＢ、Ｇｅなど、又はこれらの
合金を用いることができる。あるいは、これらの元素（合金も含む）の積層を用いること
ができる。
少なくとも第１の導電層を覆うように、第２の絶縁膜（絶縁膜１１０３０２）が形成され
ている。第２の絶縁膜は、ゲート絶縁膜としての機能を有する。なお、第２の絶縁膜とし
ては、酸化シリコン膜、窒化シリコン膜又は酸化窒化シリコン膜（ＳｉＯｘＮｙ）などの
単層、又はこれらの積層を用いることができる。
なお、半導体層に接する部分の第２の絶縁膜としては、酸化シリコン膜を用いることが望
ましい。なぜなら、半導体層と第２の絶縁膜とが接する界面におけるトラップ準位が少な
くなるからである。
なお、第２の絶縁膜がＭｏと接する場合、Ｍｏと接する部分の第２の絶縁膜としては酸化
シリコン膜を用いることが望ましい。なぜなら、酸化シリコン膜はＭｏを酸化させないか
らである。
第２の絶縁膜上のうち第１の導電層と重なって形成されている部分の一部に、フォトリソ
グラフィ法、インクジェット法又は印刷法などによって、第１の半導体層（半導体層１１
０３０６）が形成されている。そして、半導体層１１０３０８の一部は、第２の絶縁膜上
のうち第１の導電層と重なって形成されていない部分まで延長されている。半導体層１１
０３０６は、トランジスタ１１０３２０のチャネル領域として機能する部分を含む。なお
、半導体層１１０３０６としては、アモルファスシリコン（Ａ−Ｓｉ：Ｈ）等の非結晶性
を有する半導体層、又は微結晶半導体（μ−Ｓｉ：Ｈ）等の半導体層などを用いることが
できる。
第１の半導体層上の一部に、第２の半導体層（半導体層１１０３０７及び半導体層１１０
３０７）が形成されている。半導体層１１０３０７は、ソ−ス電極とドレイン電極の一方
の電極として機能する部分を含む。半導体層１１０３０８は、ソ−ス電極とドレイン電極
の他方の電極として機能する部分を含む。なお、第２の導体層としては、リン等を含んだ
シリコン等を用いることができる。
第２の半導体層上及び第２の絶縁膜上に、第２の導電層（導電層１１０３０９、導電層１
１０３１０及び導電層１１０３１１）が形成されている。導電層１１０３０９は、トラン
ジスタ１１０３２０のソ−ス電極とドレイン電極の一方として機能する部分を含む。導電
層１１０３１０は、トランジスタ１１０３２０のソ−スとドレイン電極の他方として機能
する部分を含む。導電層１１０３１２は、容量素子１１０３２１の第２の電極として機能
する部分を含む。なお、第２の導電層としては、Ｔｉ、Ｍｏ、Ｔａ、Ｃｒ、Ｗ、Ａｌ、Ｎ
ｄ、Ｃｕ、Ａｇ、Ａｕ、Ｐｔ、ＮＡ−Ｓｉ、Ｚｎ、Ｆｅ、Ｂａ、Ｇｅなど、又はこれらの
合金を用いることができる。あるいは、これらの元素（合金も含む）の積層を用いること
ができる。
なお、第２の導電層が形成された後の工程として、様々な絶縁膜、又は様々な導電膜が形
成されていてもよい。
ここで、チャネルエッチ型のトランジスタが特徴とする工程の一例を説明する。同じマス
クを用いて、第１の半導体層及び第２の半導体層を形成することができる。具体的には、
第１の半導体層と第２の半導体層とは連続して成膜される。そして、第１の半導体層及び
第２の半導体層は、同じマスクを用いて形成される。
チャネルエッチ型のトランジスタが特徴とする工程の別の一例を説明する。新たなマスク
を用いることなく、トランジスタのチャネル領域を形成することができる。具体的には、
第２の導電層が形成された後で、第２の導電層をマスクとして用いて第２の半導体層の一
部を除去する。あるいは、第２の導電層と同じマスクを用いて第２の半導体層の一部を除
去する。そして、除去された第２の半導体層の下部に形成されている第１の半導体層がト
ランジスタのチャネル領域となる。
図５９は、逆スタガ型（ボトムゲート型）のトランジスタの断面構造及び容量素子の断面
構造を示す。特に、図５９に示すトランジスタは、チャネル保護型（チャネルストップ型
）と呼ばれる構造である。
基板１１０４０１上に第１の絶縁膜（絶縁膜１１０４０２）が全面に形成されている。第
１の絶縁膜は、基板側からの不純物が半導体層に影響を及ぼし、トランジスタの性質が変
化してしまうことを防ぐ機能を有する。つまり、第１の絶縁膜は下地膜としての機能を有
する。したがって、信頼性の高いトランジスタを作製することができる。なお、第１の絶
縁膜としては、酸化シリコン膜、窒化シリコン膜又は酸化窒化シリコン膜（ＳｉＯｘＮｙ
）などの単層、又はこれらの積層を用いることができる。
なお、第１の絶縁膜を必ずしも形成する必要はない。この場合は、工程数の削減を図るこ
とができる。製造コストの削減を図ることができる。構造を簡単にできるので、歩留まり
の向上を図ることができる。
第１の絶縁膜上に、第１の導電層（導電層１１０４０３及び導電層１１０４０４）が形成
されている。導電層１１０４０３は、トランジスタ１１０４２０のゲート電極として機能
する部分を含む。導電層１１０４０４は、容量素子１１０４２１の第１の電極として機能
する部分を含む。なお、第１の導電層としては、Ｔｉ、Ｍｏ、ＴＣ、Ｃｒ、Ｗ、Ｃｌ、Ｎ
ｄ、Ｃｕ、Ｃｇ、Ｃｕ、Ｐｔ、ＮＣ、Ｓｉ、Ｚｎ、Ｆｅ、ＣＣ、Ｇｅなど、又はこれらの
合金を用いることができる。あるいは、これらの元素（合金も含む）の積層を用いること
ができる。
少なくとも第１の導電層を覆うように、第２の絶縁膜（絶縁膜１１０４０２）が形成され
ている。第２の絶縁膜は、ゲート絶縁膜としての機能を有する。なお、第２の絶縁膜とし
ては、酸化シリコン膜、窒化シリコン膜又は酸化窒化シリコン膜（ＳｉＯｘＮｙ）などの
単層、又はこれらの積層を用いることができる。
なお、半導体層に接する部分の第２の絶縁膜としては、酸化シリコン膜を用いることが望
ましい。なぜなら、半導体層と第２の絶縁膜とが接する界面におけるトラップ準位が少な
くなるからである。
なお、第２の絶縁膜がＭｏと接する場合、Ｍｏと接する部分の第２の絶縁膜としては酸化
シリコン膜を用いることが望ましい。なぜなら、酸化シリコン膜はＭｏを酸化させないか
らである。
第２の絶縁膜上のうち第１の導電層と重なって形成されている部分の一部に、フォトリソ
グラフィ法、インクジェット法又は印刷法などによって、第１の半導体層（半導体層１１
０４０６）が形成されている。そして、半導体層１１０４０８の一部は、第２の絶縁膜上
のうち第１の導電層と重なって形成されていない部分まで延長されている。半導体層１１
０４０６は、トランジスタ１１０４２０のチャネル領域として機能する部分を含む。なお
、半導体層１１０４０６としては、アモルファスシリコン（Ｃ−Ｓｉ：Ｈ）等の非結晶性
を有する半導体層、又は微結晶半導体（μ−Ｓｉ：Ｈ）等の半導体層などを用いることが
できる。
第１の半導体層上の一部に、第３の絶縁膜（絶縁膜１１０４１２）が形成されている。絶
縁膜１１０４１２は、トランジスタ１１０４２０のチャネル領域がエッチングによって除
去されることを防止する機能を有する。つまり、絶縁膜１１０４１２は、チャネル保護膜
（チャネルストップ膜）として機能する。なお、第３の絶縁膜としては、酸化シリコン膜
、窒化シリコン膜又は酸化窒化シリコン膜（ＳｉＯｘＮｙ）などの単層、又はこれらの積
層を用いることができる。
第１の半導体層上の一部及び第３の絶縁膜上の一部に、第２の半導体層（半導体層１１０
４０７及び半導体層１１０４０８）が形成されている。半導体層１１０４０７は、ソ−ス
電極とドレイン電極の一方の電極として機能する部分を含む。半導体層１１０４０８は、
ソ−ス電極とドレイン電極の他方の電極として機能する部分を含む。なお、第２の導体層
としては、リン等を含んだシリコン等を用いることができる。
第２の半導体層上に、第２の導電層（導電層１１０４０９、導電層１１０４１０及び導電
層１１０４１１）が形成されている。導電層１１０４０９は、トランジスタ１１０４２０
のソ−ス電極とドレイン電極の一方として機能する部分を含む。導電層１１０４１０は、
トランジスタ１１０４２０のソ−スとドレイン電極の他方として機能する部分を含む。導
電層１１０４１１は、容量素子１１０４２１の第２の電極として機能する部分を含む。な
お、第２の導電層としては、Ｔｉ、Ｍｏ、Ｔａ、Ｃｒ、Ｗ、Ａｌ、Ｎｄ、Ｃｕ、Ａｇ、Ａ
ｕ、Ｐｔ、ＮＣ、Ｓｉ、Ｚｎ、Ｆｅ、Ｃａ、Ｇｅなど、又はこれらの合金を用いることが
できる。あるいは、これらの元素（合金も含む）の積層を用いることができる。
なお、第２の導電層が形成された後の工程として、様々な絶縁膜、又は様々な導電膜が形
成されていてもよい。
ここで、チャネル保護型のトランジスタが特徴とする工程の一例を説明する。同じマスク
を用いて、第１の半導体層、第２の半導体層及び第２の導電層を形成することができる。
同時に、チャネル領域を形成することができる。具体的には、第１の半導体層を成膜し、
次に第３の絶縁膜（チャネル保護膜、チャネルストップ膜）を、マスクを用いて形成し、
次に第２の半導体層と第２の導電層とを連続して成膜する。そして、第２の導電層が成膜
された後で、第１の半導体層、第２の半導体層及び第２の導電層が同じマスクを用いて形
成される。ただし、第３の絶縁膜の下部の第１の半導体層は、第３の絶縁膜によって保護
されるのでエッチングによって除去されない。この部分（第１の半導体層のうち上部に第
３の絶縁膜が形成された部分）がチャネル領域となる。
なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容（
一部でもよい）は、別の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、
又は置き換えなどを自由に行うことが出来る。さらに、これまでに述べた図において、各
々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させるこ
とが出来る。
同様に、本実施の形態の各々の図で述べた内容（一部でもよい）は、別の実施の形態およ
び実施例の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は置き換え
などを自由に行うことが出来る。さらに、本実施の形態の図において、各々の部分に関し
て、別の実施の形態および実施例の部分を組み合わせることにより、さらに多くの図を構
成させることが出来る。
なお、本実施の形態は、他の実施の形態および実施例で述べた内容（一部でもよい）を、
具現化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した
場合の一例、詳細に述べた場合の一例、応用した場合の一例、関連がある部分についての
一例などを示している。したがって、他の実施の形態および実施例で述べた内容は、本実
施の形態への適用、組み合わせ、又は置き換えを自由に行うことができる。
（実施の形態１３）
本実施の形態においては、ＥＬ素子の構造について説明する。特に、無機ＥＬ素子の構造
について説明する。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。前者は、発光材料の粒子をバインダ中に分散させた電界発光層を有し、後者は
、発光材料の薄膜からなる電界発光層を有している点に違いはあるが、高電界で加速され
た電子を必要とする点では共通である。なお、得られる発光のメカニズムとしては、ドナ
ー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光と、金属イオン
の内殻電子遷移を利用する局在型発光とがある。一般的に、分散型無機ＥＬではドナー−
アクセプター再結合型発光、薄膜型無機ＥＬ素子では局在型発光である場合が多い。
発光材料は、母体材料と発光中心となる不純物元素とで構成される。含有させる不純物元
素を変化させることで、様々な色の発光を得ることができる。発光材料の作製方法として
は、固相法又は液相法（共沈法）などの様々な方法を用いることができる。あるいは、噴
霧熱分解法、複分解法、プレカーサーの熱分解反応による方法、逆ミセル法又はこれらの
方法と高温焼成を組み合わせた方法、凍結乾燥法などの液相法なども用いることができる
。
固相法は、母体材料と、不純物元素又は不純物元素を含む化合物を秤量し、乳鉢で混合、
電気炉で加熱、焼成を行い反応させ、母体材料に不純物元素を含有させる方法である。焼
成温度は、７００〜１５００℃が好ましい。温度が低すぎる場合は固相反応が進まず、温
度が高すぎる場合は母体材料が分解してしまうからである。なお、粉末状態で焼成を行っ
てもよいが、ペレット状態で焼成を行うことが好ましい。比較的高温での焼成を必要とす
るが、簡単な方法であるため、生産性がよく大量生産に適している。
液相法（共沈法）は、母体材料又は母体材料を含む化合物と、不純物元素又は不純物元素
を含む化合物を溶液中で反応させ、乾燥させた後、焼成を行う方法である。発光材料の粒
子が均一に分布し、粒径が小さく低い焼成温度でも反応が進むことができる。
発光材料に用いる母体材料としては、硫化物、酸化物、窒化物を用いることができる。硫
化物としては、例えば、硫化亜鉛（ＺｎＳ）、硫化カドミウム（ＣｄＳ）、硫化カルシウ
ム（ＣａＳ）、硫化イットリウム（Ｙ２Ｓ３）、硫化ガリウム（Ｇａ２Ｓ３）、硫化スト
ロンチウム（ＳｒＳ）、硫化バリウム（ＢａＳ）等を用いることができる。酸化物として
は、例えば、酸化亜鉛（ＺｎＯ）、酸化イットリウム（Ｙ２Ｏ３）等を用いることができ
る。窒化物としては、例えば、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、
窒化インジウム（ＩｎＮ）等を用いることができる。さらに、セレン化亜鉛（ＺｎＳｅ）
、テルル化亜鉛（ＺｎＴｅ）等も用いることができ、硫化カルシウム−ガリウム（ＣａＧ
ａ２Ｓ４）、硫化ストロンチウム−ガリウム（ＳｒＧａ２Ｓ４）、硫化バリウム−ガリウ
ム（ＢａＧａ２Ｓ４）、等の３元系の混晶であってもよい。
局在型発光の発光中心として、マンガン（Ｍｎ）、銅（Ｃｕ）、サマリウム（Ｓｍ）、テ
ルビウム（Ｔｂ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、ユーロピウム（Ｅｕ）、セ
リウム（Ｃｅ）、プラセオジウム（Ｐｒ）などを用いることができる。なお、電荷補償と
して、フッ素（Ｆ）、塩素（Ｃｌ）などのハロゲン元素が添加されていてもよい。
一方、ドナー−アクセプター再結合型発光の発光中心として、ドナー準位を形成する第１
の不純物元素及びアクセプター準位を形成する第２の不純物元素を含む発光材料を用いる
ことができる。第１の不純物元素は、例えば、フッ素（Ｆ）、塩素（Ｃｌ）、アルミニウ
ム（Ａｌ）等を用いることができる。第２の不純物元素としては、例えば、銅（Ｃｕ）、
銀（Ａｇ）等を用いることができる。
ドナー−アクセプター再結合型発光の発光材料を、固相法を用いて合成する場合、母体材
料と、第１の不純物元素又は第１の不純物元素を含む化合物と、第２の不純物元素又は第
２の不純物元素を含む化合物をそれぞれ秤量し、乳鉢で混合した後、電気炉で加熱、焼成
を行う。母体材料としては、上述した母体材料を用いることができ、第１の不純物元素又
は第１の不純物元素を含む化合物としては、例えば、フッ素（Ｆ）、塩素（Ｃｌ）、硫化
アルミニウム（Ａｌ２Ｓ３）等を用いることができ、第２の不純物元素又は第２の不純物
元素を含む化合物としては、例えば、銅（Ｃｕ）、銀（Ａｇ）、硫化銅（Ｃｕ２Ｓ）、硫
化銀（Ａｇ２Ｓ）等を用いることができる。焼成温度は、７００〜１５００℃が好ましい
。温度が低すぎる場合は固相反応が進まず、温度が高すぎる場合は母体材料が分解してし
まうからである。なお、粉末状態で焼成を行ってもよいが、ペレット状態で焼成を行うこ
とが好ましい。
固相反応を利用する場合の不純物元素として、第１の不純物元素と第２の不純物元素で構
成される化合物を組み合わせて用いてもよい。この場合、不純物元素が拡散されやすく、
固相反応が進みやすくなるため、均一な発光材料を得ることができる。さらに、余分な不
純物元素が入らないため、純度の高い発光材料が得ることができる。第１の不純物元素と
第２の不純物元素で構成される化合物としては、例えば、塩化銅（ＣｕＣｌ）、塩化銀（
ＡｇＣｌ）等を用いることができる。
なお、これらの不純物元素の濃度は、母体材料に対して０．０１〜１０ａｔｏｍ％であれ
ばよく、好ましくは０．０５〜５ａｔｏｍ％の範囲である。
薄膜型無機ＥＬの場合、電界発光層は、上記発光材料を含む層であり、抵抗加熱蒸着法、
電子ビーム蒸着（ＥＢ蒸着）法等の真空蒸着法、スパッタリング法等の物理気相成長法（
ＰＶＤ）、有機金属ＣＶＤ法、ハイドライド輸送減圧ＣＶＤ法等の化学気相成長法（ＣＶ
Ｄ）、原子エピタキシ法（ＡＬＥ）等を用いて形成することができる。
図６１（Ａ）乃至（Ｃ）に発光素子として用いることのできる薄膜型無機ＥＬ素子の一例
を示す。図６１（Ａ）乃至（Ｃ）において、発光素子は、第１の電極層１２０１００、電
界発光層１２０１０２、第２の電極層１２０１０３を含む。
図６１（Ｂ）及び図６１（Ｃ）に示す発光素子は、図６１（Ａ）の発光素子において、電
極層と電界発光層間に絶縁膜を設ける構造である。図６１（Ｂ）に示す発光素子は、第１
の電極層１２０１００と電界発光層１２０１０２との間に絶縁膜１２０１０４を有し、図
６１（Ｃ）に示す発光素子は、第１の電極層１２０１００と電界発光層１２０１０２との
間に絶縁膜１２０１０５、第２の電極層１２０１０３と電界発光層１２０１０２との間に
絶縁膜１２０１０６とを有している。
このように絶縁膜は電界発光層を挟持する一対の電極層のうち一方の間にのみ設けてもよ
いし、両方の間に設けてもよい。絶縁膜は単層でもよいし複数層を有する積層でもよい。
なお、図６１（Ｂ）では第１の電極層１２０１００に接するように絶縁膜１２０１０４が
設けられているが、絶縁膜と電界発光層の順番を逆にして、第２の電極層１２０１０３に
接するように絶縁膜１２０１０４を設けてもよい。
分散型無機ＥＬの場合、粒子状の発光材料をバインダ中に分散させ膜状の電界発光層を形
成する。粒子状に加工する。発光材料の作製方法によって、十分に所望の大きさの粒子が
得られない場合は、乳鉢等で粉砕などによって粒子状に加工すればよい。バインダとは、
粒状の発光材料を分散した状態で固定し、電界発光層としての形状に保持するための物質
である。発光材料は、バインダによって電界発光層中に均一に分散し固定される。
分散型無機ＥＬの場合、電界発光層の形成方法は、選択的に電界発光層を形成できる液滴
吐出法、印刷法（スクリーン印刷やオフセット印刷など）、又はスピンコート法などの塗
布法、ディッピング法、ディスペンサ法などを用いることもできる。膜厚は特に限定され
ることはないが、好ましくは、１０〜１０００ｎｍの範囲である。発光材料及びバインダ
を含む電界発光層において、発光材料の割合は５０ｗｔ％以上８０ｗｔ％以下とするよい
。
図６２（Ａ）乃至（Ｃ）に発光素子として用いることのできる分散型無機ＥＬ素子の一例
を示す。図６２（Ａ）における発光素子は、第１の電極層１２０２００、電界発光層１２
０２０２、第２の電極層１２０２０３の積層構造を有し、電界発光層１２０２０２中にバ
インダによって保持された発光材料１２０２０１を含む。
バインダは、絶縁材料を用いることができる。絶縁材料としては、有機材料及び無機材料
を用いることができる。あるいは、有機材料及び無機材料の混合材料を用いてもよい。有
機絶縁材料としては、シアノエチルセルロース系樹脂のように、比較的誘電率の高いポリ
マー、ポリエチレン、ポリプロピレン、ポリスチレン系樹脂、シリコン樹脂、エポキシ樹
脂、又はフッ化ビニリデンなどの樹脂を用いることができる。あるいは、芳香族ポリアミ
ド、又はポリベンゾイミダゾール（ｐｏｌｙｂｅｎｚｉｍｉｄａｚｏｌｅ）などの耐熱性
高分子、又はシロキサン樹脂を用いてもよい。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓ
ｉ結合を含む樹脂に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で
骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基
、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。又は置換
基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。あるいは、ポ
リビニルアルコール、ポリビニルブチラールなどのビニル樹脂、フェノール樹脂、ノボラ
ック樹脂、アクリル樹脂、メラミン樹脂、ウレタン樹脂、オキサゾール樹脂（ポリベンゾ
オキサゾール）等の樹脂材料を用いてもよい。これらの樹脂に、チタン酸バリウム（Ｂａ
ＴｉＯ３）、又はチタン酸ストロンチウム（ＳｒＴｉＯ３）などの高誘電率の微粒子を適
度に混合して誘電率を調整することもできる。
バインダに含まれる無機絶縁材料としては、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ
）、酸素及び窒素を含む珪素、窒化アルミニウム（ＡｌＮ）、酸素及び窒素を含むアルミ
ニウム、酸素及び窒素を含む酸化アルミニウム（Ａｌ２Ｏ３）、酸化チタン（ＴｉＯ２）
、ＢａＴｉＯ３、ＳｒＴｉＯ３、チタン酸鉛（ＰｂＴｉＯ３）、ニオブ酸カリウム（ＫＮ
ｂＯ３）、ニオブ酸鉛（ＰｂＮｂＯ３）、酸化タンタル（Ｔａ２Ｏ５）、タンタル酸バリ
ウム（ＢａＴａ２Ｏ６）、タンタル酸リチウム（ＬｉＴａＯ３）、酸化イットリウム（Ｙ
２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、ＺｎＳその他の無機絶縁性材料を含む物質か
ら選ばれた材料で形成することができる。有機材料に、誘電率の高い無機材料を含ませる
（添加等によって）ことによって、発光材料及びバインダよりなる電界発光層の誘電率を
より制御することができ、より誘電率を大きくすることができる。
作製工程において、発光材料はバインダを含む溶液中に分散される。バインダを含む溶液
の溶媒としては、バインダ材料が溶解し、電界発光層を形成する方法（各種ウエットプロ
セス）及び所望の膜厚に適した粘度の溶液を作製できるような溶媒を適宜選択すればよい
。たとえば、溶媒として有機溶媒等を用いることができる。バインダとしてシロキサン樹
脂を用いる場合は、プロピレングリコールモノメチルエーテル、プロピレングリコールモ
ノメチルエーテルアセテート（ＰＧＭＥＡともいう）、３−メトシキ−３メチル−１−ブ
タノール（ＭＭＢともいう）などを溶媒として用いることができる。
図６２（Ｂ）及び図６２（Ｃ）に示す発光素子は、図６２（Ａ）の発光素子において、電
極層と電界発光層間に絶縁膜を設ける構造である。図６２（Ｂ）に示す発光素子は、第１
の電極層１２０２００と電界発光層１２０２０２との間に絶縁膜１２０２０４を有し、図
６２（Ｃ）に示す発光素子は、第１の電極層１２０２００と電界発光層１２０２０２との
間に絶縁膜１２０２０５、第２の電極層１２０２０３と電界発光層１２０２０２との間に
絶縁膜１２０２０６とを有している。このように絶縁膜は電界発光層を挟持する一対の電
極層のうち一方の間にのみ設けてもよいし、両方の間に設けてもよい。絶縁膜は、単層で
もよいし複数層を有する積層でもよい。
図６２（Ｂ）では第１の電極層１２０２００に接するように絶縁膜１２０２０４が設けら
れているが、絶縁膜と電界発光層の順番を逆にして、第２の電極層１２０２０３に接する
ように絶縁膜１２０２０４を設けてもよい。
図６１における絶縁膜１２０１０４、図６２における絶縁膜１２０２０４のような絶縁膜
に用いることのできる材料は、絶縁耐性が高く、緻密な膜質であることが好ましい。さら
には、誘電率が高いことが好ましい。例えば、酸化シリコン（ＳｉＯ２）、酸化イットリ
ウム（Ｙ２Ｏ３）、酸化チタン（ＴｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハ
フニウム（ＨｆＯ２）、酸化タンタル（Ｔａ２Ｏ５）、チタン酸バリウム（ＢａＴｉＯ３
）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、窒化シリ
コン（Ｓｉ３Ｎ４）又は酸化ジルコニウム（ＺｒＯ２）等、若しくはこれらの混合膜又は
２種以上の積層膜を用いることができる。これらの絶縁膜は、スパッタリング、蒸着、Ｃ
ＶＤ等により成膜することができる。絶縁膜はこれら絶縁材料の粒子をバインダ中に分散
して成膜してもよい。バインダ材料は、電界発光層に含まれるバインダと同様な材料、方
法を用いて形成すればよい。膜厚は特に限定されることはないが、好ましくは１０〜１０
００ｎｍの範囲である。
なお、発光素子は、電界発光層を挟持する一対の電極層間に電圧を印加することで発光が
得られるが、直流駆動又は交流駆動のいずれにおいても動作することができる。
なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容（
一部でもよい）は、別の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、
又は置き換えなどを自由に行うことが出来る。さらに、これまでに述べた図において、各
々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させるこ
とが出来る。
同様に、本実施の形態の各々の図で述べた内容（一部でもよい）は、別の実施の形態およ
び実施例の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は置き換え
などを自由に行うことが出来る。さらに、本実施の形態の図において、各々の部分に関し
て、別の実施の形態および実施例の部分を組み合わせることにより、さらに多くの図を構
成させることが出来る。
なお、本実施の形態は、他の実施の形態および実施例で述べた内容（一部でもよい）を、
具現化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した
場合の一例、詳細に述べた場合の一例、応用した場合の一例、関連がある部分についての
一例などを示している。したがって、他の実施の形態および実施例で述べた内容は、本実
施の形態への適用、組み合わせ、又は置き換えを自由に行うことができる。
（実施の形態１４）
本実施の形態においては、表示装置の一例、特に光学的な取り扱いを行なう場合について
説明する。
図６３（Ａ）及び（Ｂ）に示す背面投影型表示装置１３０１００は、プロジェクタユニッ
ト１３０１１１、ミラー１３０１１２、スクリーンパネル１３０１０１を備えている。そ
の他に、スピーカー１３０１０２、操作スイッチ類１３０１０４を備えていてもよい。こ
のプロジェクタユニット１３０１１１は、背面投影型表示装置１３０１００の筐体１３０
１１０の下部に配設され、映像信号に基づいて映像を映し出す投射光をミラー１３０１１
２に向けて投射する。背面投影型表示装置１３０１００はスクリーンパネル１３０１０１
の背面から投影される映像を表示する構成となっている。
一方、図６４は、前面投影型表示装置１３０２００を示している。前面投影型表示装置１
３０２００は、プロジェクタユニット１３０１１１と投射光学系１３０２０１を備えてい
る。この投射光学系１３０２０１は前面に配設するスクリーン等に映像を投影する構成と
なっている。
図６３に示す背面投影型表示装置１３０１００、図６４に示す前面投影型表示装置１３０
２００に適用されるプロジェクタユニット１３０１１１の構成を以下に説明する。
図６５は、プロジェクタユニット１３０１１１の一構成例を示している。このプロジェク
タユニット１３０１１１は、光源ユニット１３０３０１及び変調ユニット１３０３０４を
備えている。光源ユニット１３０３０１は、レンズ類を含んで構成される光源光学系１３
０３０３と、光源ランプ１３０３０２を備えている。光源ランプ１３０３０２は迷光が拡
散しないように筐体内に収納されている。光源ランプ１３０３０２としては、大光量の光
を放射可能な、例えば、高圧水銀ランプ又はキセノンランプなどが用いられる。光源光学
系１３０３０３は、光学レンズ、偏光機能を有するフィルム、位相差を調節するためのフ
ィルム、ＩＲフィルム等を適宜設けて構成される。そして、光源ユニット１３０３０１は
、放射光が変調ユニット１３０３０４に入射するように配設されている。変調ユニット１
３０３０４は、複数の表示パネル１３０３０８、カラーフィルタ、ダイクロイックミラー
１３０３０５、全反射ミラー１３０３０６、プリズム１３０３０９、投射光学系１３０３
１０を備えている。光源ユニット１３０３０１から放射された光は、ダイクロイックミラ
ー１３０３０５で複数の光路に分離される。
各光路には、所定の波長若しくは波長帯の光を透過するカラーフィルタと、表示パネル１
３０３０８が備えられている。透過型である表示パネル１３０３０８は映像信号に基づい
て透過光を変調する。表示パネル１３０３０８を透過した各色の光は、プリズム１３０３
０９に入射し投射光学系１３０３１０を通して、スクリーン上に映像を表示する。なお、
フレネルレンズがミラー及びスクリーンの間に配設されていてもよい。そして、プロジェ
クタユニット１３０１１１によって投射されミラーで反射される投影光は、フレネルレン
ズによって概略平行光に変換され、スクリーンに投影される。
図６６で示すプロジェクタユニット１３０１１１は、反射型の表示パネル１３０４０７、
１３０４０８、１３０４０９を備えた構成を示している。
図６６で示すプロジェクタユニット１３０１１１は、光源ユニット１３０３０１と変調ユ
ニット１３０４００を備えている。光源ユニット１３０３０１は、図６５と同様の構成で
あってもよい。光源ユニット１３０３０１からの光は、ダイクロイックミラー１３０４０
１、１３０４０２、全反射ミラー１３０４０３により、複数の光路に分けられて、偏光ビ
ームスプリッタ１３０４０４、１３０４０５、１３０４０６に入射する。偏光ビームスプ
リッタ１３０４０４、１３０４０５、１３０４０６は、各色に対応する反射型表示パネル
１３０４０７、１３０４０８、１３０４０９に対応して設けられている。反射型表示パネ
ル１３０４０７、１３０４０８、１３０４０９は、映像信号に基づいて反射光を変調する
。反射型表示パネル１３０４０７、１３０４０８、１３０４０９で反射された各色の光は
、プリズム１３０３０９に入射することで合成されて、投射光学系１３０４１１を通して
投射される。
光源ユニット１３０３０１から放射された光は、ダイクロイックミラー１３０４０１で赤
の波長領域の光のみを透過し、緑及び青の波長領域の光を反射する。さらに、ダイクロイ
ックミラー１３０４０２では、緑の波長領域の光のみが反射される。ダイクロイックミラ
ー１３０４０１を透過した赤の波長領域の光は、全反射ミラー１３０４０３で反射され、
偏光ビームスプリッタ１３０４０４へ入射し、青の波長領域の光は偏光ビームスプリッタ
１３０４０５へ入射し、緑の波長領域の光は偏光ビームスプリッタ１３０４０６に入射す
る。偏光ビームスプリッタ１３０４０４、１３０４０５、１３０４０６は、入射光をＰ偏
光とＳ偏光とに分離する機能を有し、且つＰ偏光のみを透過させる機能を有している。反
射型表示パネル１３０４０７、１３０４０８、１３０４０９は、映像信号に基づいて、入
射した光を偏光する。
各色に対応する反射型表示パネル１３０４０７、１３０４０８、１３０４０９には各色に
対応するＳ偏光のみが入射する。なお、反射型表示パネル１３０４０７、１３０４０８、
１３０４０９は液晶パネルであってもよい。このとき、液晶パネルは電界制御複屈折モー
ド（ＥＣＢ）で動作する。そして、液晶分子は基板に対してある角度をもって垂直配向し
ている。よって、反射型表示パネル１３０４０７、１３０４０８、１３０４０９は画素が
オフ状態にある時は入射光の偏光状態を変化させないで反射させるように表示分子が配向
している。そして、画素がオン状態にある時は表示分子の配向状態が変化し、入射光の偏
光状態が変化する。
図６６に示すプロジェクタユニット１３０１１１は、図６３に示す背面投影型表示装置１
３０１００及び、図６４に示す前面投影型表示装置１３０２００に適用することができる
。
図６７で示すプロジェクタユニットは単板式の構成を示している。図６７（Ａ）に示した
プロジェクタユニット１３０１１１は、光源ユニット１３０３０１、表示パネル１３０５
０７、投射光学系１３０５１１、位相差板１３０５０４を備えている。投射光学系１３０
５１１は一つ又は複数のレンズにより構成されている。表示パネル１３０５０７にはカラ
ーフィルタが備えられていてもよい。
図６７（Ｂ）は、フィールドシーケンシャル方式で動作するプロジェクタユニット１３０
１１１の構成を示している。フィールドシーケンシャル方式は、赤、緑、青などの各色の
光を時間的にずらせて順次表示パネルに入射させて、カラーフィルタ無しでカラー表示を
行う方式である。特に、入力信号変化に対する応答速度の大きい表示パネルと組み合わせ
ると、高精細な映像を表示することができる。図６７（Ｂ）では、光源ユニット１３０３
０１と表示パネル１３０５０８の間に、赤、緑、青などの複数のカラーフィルタが備えら
れた回動式のカラーフィルタ板１３０５０５を備えている。
図６７（Ｃ）で示すプロジェクタユニット１３０１１１は、カラー表示の方式として、マ
クロレンズを使った色分離方式の構成を示している。この方式は、マイクロレンズアレイ
１３０５０６を表示パネル１３０５０９の光入射側に備え、各色の光をそれぞれの方向か
ら照明することでカラー表示を実現する方式である。この方式を採用するプロジェクタユ
ニット１３０１１１は、カラーフィルタによる光の損失が少ないので、光源ユニット１３
０３０１からの光を有効に利用することができるという特徴を有している。図６７（Ｃ）
に示すプロジェクタユニット１３０１１１は、表示パネル１３０５０９に対して各色の光
をそれぞれの方向から照明するように、ダイクロイックミラー１３０５０１、ダイクロイ
ックミラー１３０５０２、赤色光用ダイクロイックミラー１３０５０３を備えている。
なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容（
一部でもよい）は、別の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、
又は置き換えなどを自由に行うことが出来る。さらに、これまでに述べた図において、各
々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させるこ
とが出来る。
同様に、本実施の形態の各々の図で述べた内容（一部でもよい）は、別の実施の形態およ
び実施例の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は置き換え
などを自由に行うことが出来る。さらに、本実施の形態の図において、各々の部分に関し
て、別の実施の形態および実施例の部分を組み合わせることにより、さらに多くの図を構
成させることが出来る。
なお、本実施の形態は、他の実施の形態および実施例で述べた内容（一部でもよい）を、
具現化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した
場合の一例、詳細に述べた場合の一例、応用した場合の一例、関連がある部分についての
一例などを示している。したがって、他の実施の形態および実施例で述べた内容は、本実
施の形態への適用、組み合わせ、又は置き換えを自由に行うことができる。
（実施の形態１５）
本実施の形態においては、表示装置の動作について説明する。
図６８は、表示装置の構成例を示す図である。
表示装置１８０１００は、画素部１８０１０１、信号線駆動回路１８０１０３及び走査線
駆動回路１８０１０４を有する。画素部１８０１０１には、複数の信号線Ｓ１乃至Ｓｍが
信号線駆動回路１８０１０３から列方向に延伸して配置されている。画素部１８０１０１
には、複数の走査線Ｇ１乃至Ｇｎが走査線駆動回路１８０１０４から行方向に延伸して配
置されている。そして、複数の信号線Ｓ１乃至Ｓｍと複数の走査線Ｇ１乃至Ｇｎとがそれ
ぞれ交差するところで、画素１８０１０２がマトリクス状に配置されている。
なお、信号線駆動回路１８０１０３は、信号線Ｓ１乃至Ｓｎそれぞれに信号を出力する機
能を有する。この信号をビデオ信号と呼んでもよい。なお、走査線駆動回路１８０１０４
は、走査線Ｇ１乃至Ｇｍそれぞれに信号を出力する機能を有する。この信号を走査信号と
呼んでもよい。
なお、画素１８０１０２は、少なくとも信号線と接続されたスイッチング素子を有してい
る。このスイッチング素子は、走査線の電位（走査信）によってオン、オフが制御される
。そして、スイッチング素子がオンしている場合に画素１８０１０２は選択され、オフし
ている場合に画素１８０１０２は選択されない。
画素１８０１０２が選択されている場合（選択状態）は、信号線から画素１８０１０２に
ビデオ信号が入力される。そして、画素１８０１０２の状態（例えば、輝度、透過率、保
持容量の電圧など）は、この入力されたビデオ信号に応じて変化する。
画素１８０１０２が選択されていない場合（非選択状態）は、ビデオ信号が画素１８０１
０２に入力されない。ただし、画素１８０１０２は選択時に入力されたビデオ信号に応じ
た電位を保持しているため、画素１８０１０２はビデオ信号に応じた（例えば、輝度、透
過率、保持容量の電圧など）を維持する。
なお、表示装置の構成は、図６８に限定されない。例えば、画素１８０１０２の構成に応
じて、新たに配線（走査線、信号線、電源線、容量線又はコモン線など）を追加してもよ
い。別の例として、様々な機能を有する回路を追加してもよい。
図６９は、表示装置の動作を説明するためのタイミングチャートの一例を示す。
図６９のタイミングチャートは、１画面分の画像を表示する期間に相当する１フレーム期
間を示す。１フレーム期間は特に限定はしないが、画像を見る人がちらつき（フリッカ）
を感じないように少なくとも１／６０秒以下とすることが好ましい。
図６９のタイミングチャートは、１行目の走査線Ｇ１、ｉ行目の走査線Ｇｉ（走査線Ｇ１
乃至Ｇｍのうちいずれか一）、ｉ＋１行目の走査線Ｇｉ＋１及びｍ行目の走査線Ｇｍがそ
れぞれ選択されるタイミングを示している。
なお、走査線が選択されると同時に、当該走査線に接続されている画素１８０１０２も選
択される。例えば、ｉ行目の走査線Ｇｉが選択されていると、ｉ行目の走査線Ｇｉに接続
されている画素１８０１０２も選択される。
走査線Ｇ１乃至Ｇｍの走査線それぞれは、１行目の走査線Ｇ１からｍ行目の走査線Ｇｍま
で順に選択される（以下、走査するともいう）。例えば、ｉ行目の走査線Ｇｉが選択され
ている期間は、ｉ行目の走査線Ｇｉ以外の走査線（Ｇ１乃至Ｇｉ−１、Ｇｉ＋１乃至Ｇｍ
）は選択されない。そして、次の期間に、ｉ＋１行目の走査線Ｇｉ＋１が選択される。な
お、１つの走査線が選択されている期間を１ゲート選択期間と呼ぶ。
したがって、ある行の走査線が選択されると、当該走査線に接続された複数の画素１８０
１０２に、信号線Ｇ１乃至信号線Ｇｍそれぞれからビデオ信号が入力される。例えば、ｉ
行目の走査線Ｇｉが選択されている間、ｉ行目の走査線Ｇｉに接続されている複数の画素
１８０１０２は、各々の信号線Ｓ１乃至Ｓｎから任意のビデオ信号をそれぞれ入力する。
こうして、個々の複数の画素１８０１０２を走査信号及びビデオ信号によって、独立して
制御することができる。
次に、１ゲート選択期間を複数のサブゲート選択期間に分割した場合について説明する。
図７０は、１ゲート選択期間を２つのサブゲート選択期間（第１のサブゲート選択期間及
び第２のサブゲート選択期間）に分割した場合のタイミングチャートを示す。
なお、１ゲート選択期間を３つ以上のサブゲート選択期間に分割することもできる。
図７０のタイミングチャートは、１画面分の画像を表示する期間に相当する１フレーム期
間を示す。１フレーム期間は特に限定はしないが、画像を見る人がちらつき（フリッカ）
を感じないように少なくとも１／６０秒以下とすることが好ましい。
なお、１フレームは２つのサブフレーム（第１のサブフレーム及び第２のサブフレーム）
に分割されている。
図７０のタイミングチャートは、ｉ行目の走査線Ｇｉ、ｉ＋１行目の走査線Ｇｉ＋１、ｊ
行目の走査線Ｇｊ（走査線Ｇｉ＋１乃至Ｇｍのうちいずれか一）、ｊ＋１行目の走査線及
びＧｊ＋１行目の走査線Ｇｊ＋１がそれぞれ選択されるタイミングを示している。
なお、走査線が選択されると同時に、当該走査線に接続されている画素１８０１０２も選
択される。例えば、ｉ行目の走査線Ｇｉが選択されていると、ｉ行目の走査線Ｇｉに接続
されている画素１８０１０２も選択される。
なお、走査線Ｇ１乃至Ｇｍの走査線それぞれは、各サブゲート選択期間内で順に走査され
る。例えば、ある１ゲート選択期間において、第１のサブゲート選択期間ではｉ行目の走
査線Ｇｉが選択され、第２のサブゲート選択期間ではｊ行目の走査線Ｇｊが選択される。
すると、１ゲート選択期間において、あたかも同時に２行分の走査信号を選択したかのよ
うに動作させることが可能となる。このとき、第１のサブゲート選択期間と第２のサブゲ
ート選択期間とで、別々のビデオ信号が信号線Ｓ１乃至Ｓｎに入力される。したがって、
ｉ行目に接続されている複数の画素１８０１０２とｊ行目に接続されている複数の画素１
８０１０２とには、別々のビデオ信号を入力することができる。
次に、表示を高画質とするための駆動方法について説明する。
図７１（Ａ）及び（Ｂ）は、高周波駆動を説明する図を示している。
図７１（Ａ）は、１フレーム期間１８０４００に１つの画像及び１つの中間画像を表示す
るときの図である。１８０４０１は当該フレームの画像、１８０４０２は当該フレームの
中間画像、１８０４０３は次フレームの画像、１８０４０４は次フレームの中間画像であ
る。
なお、当該フレームの中間画像１８０４０２は、当該フレーム及び次フレームの映像信号
を元に作成された画像であってもよい。また、当該フレームの中間画像１８０４０２は、
当該フレームの画像１８０４０１から作成された画像であってもよい。また、当該フレー
ムの中間画像１８０４０２は、黒画像であってもよい。こうすることで、ホールド型表示
装置の動画像の画質を向上できる。また、１フレーム期間１８０４００に１つの画像及び
１つの中間画像を表示する場合は、映像信号のフレームレートと整合性が取り易く、画像
処理回路が複雑にならないという利点がある。
図７１（Ｂ）は、１フレーム期間１８０４００が２つ連続する期間（２フレーム期間）に
１つの画像及び２つの中間画像を表示するときの図である。１８０４１１は当該フレーム
の画像、１８０４１２は当該フレームの中間画像、１８０４１３は次フレームの中間画像
、１８０４１４は次々フレームの画像である。
なお、当該フレームの中間画像１８０４１２及び次フレームの中間画像１８０４１３は、
当該フレーム、次フレーム、次々フレームの映像信号を元に作成された画像であってもよ
い。また、当該フレームの中間画像１８０４１２及び次フレームの中間画像１８０４１３
は、黒画像であってもよい。２フレーム期間に１つの画像及び２つの中間画像を表示する
場合は、周辺駆動回路の動作周波数をそれほど高速化することなく、効果的に動画像の画
質を向上できるという利点がある。
なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容（
一部でもよい）は、別の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、
又は置き換えなどを自由に行うことが出来る。さらに、これまでに述べた図において、各
々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させるこ
とが出来る。
同様に、本実施の形態の各々の図で述べた内容（一部でもよい）は、別の実施の形態およ
び実施例の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は置き換え
などを自由に行うことが出来る。さらに、本実施の形態の図において、各々の部分に関し
て、別の実施の形態および実施例の部分を組み合わせることにより、さらに多くの図を構
成させることが出来る。
なお、本実施の形態は、他の実施の形態および実施例で述べた内容（一部でもよい）を、
具現化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した
場合の一例、詳細に述べた場合の一例、応用した場合の一例、関連がある部分についての
一例などを示している。したがって、他の実施の形態および実施例で述べた内容は、本実
施の形態への適用、組み合わせ、又は置き換えを自由に行うことができる。
（実施の形態１６）
本実施の形態においては、ＥＬ素子の構造について説明する。特に、有機ＥＬ素子の構造
について説明する。
混合接合型のＥＬ素子の構成について説明する。その一例として、正孔注入材料からなる
正孔注入層、正孔輸送材料からなる正孔輸送層、発光材料からなる発光層、電子輸送材料
からなる電子輸送層、電子注入材料からなる電子注入層等が、明確に区別されるような積
層構造ではなく、正孔注入材料、正孔輸送材料、発光材料、電子輸送材料、電子注入材料
等の材料のうち、複数の材料が混合された層（混合層）を有する構成（以下、混合接合型
のＥＬ素子と表記する）について説明する。
図７２（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）は、混合接合型のＥＬ素子の構造を示す模式図
である。なお、陽極１９０１０１と陰極１９０１０２の間に挟まれた層が、ＥＬ層に相当
する。
図７２（Ａ）に、ＥＬ層が正孔輸送材料からなる正孔輸送領域１９０１０３と、電子輸送
材料からなる電子輸送領域１９０１０４とを含み、正孔輸送領域１９０１０３は電子輸送
領域１９０１０４よりも陽極側に位置し、且つ、正孔輸送領域１９０１０３と、電子輸送
領域１９０１０４の間に、正孔輸送材料及び電子輸送材料の両方を含む混合領域１９０１
０５が設けられた構成を示す。
なお、陽極１９０１０１から陰極１９０１０２の方向に、混合領域１９０１０５内の正孔
輸送材料の濃度が減少し、混合領域１９０１０５内の電子輸送材料の濃度が増加すること
を特徴とする。
なお、濃度勾配の設定の仕方は、自由に設定することが可能である。例えば、正孔輸送材
料のみからなる正孔輸送領域１９０１０３が存在せず、正孔輸送材料及び電子輸送材料の
両方を含む混合領域１９０１０５内部で各機能材料の濃度の割合が変化する（濃度勾配を
有する）構成であってもよい。あるいは、正孔輸送材料のみからなる正孔輸送領域１９０
１０３及び電子輸送材料のみからなる電子輸送領域１９０１０４が存在せず、正孔輸送材
料及び電子輸送材料の両方を含む混合領域１９０１０５内部で各機能材料の濃度の割合が
変化する（濃度勾配を有する）構成であってもよい。あるいは、濃度の割合は、陽極又は
陰極からの距離に依存して変化する構成であってもよい。なお、濃度の割合の変化は連続
的であってもよい。
混合領域１９０１０５内に、発光材料が添加された領域１９０１０６を有する。発光材料
によって、ＥＬ素子の発光色を制御することができる。発光材料によって、キャリアをト
ラップすることができる。発光材料としては、キノリン骨格を含む金属錯体、ベンゾオキ
サドール骨格を含む金属錯体、ベンゾチアゾ−ル骨格を含む金属錯体等の他、各種蛍光色
素を用いることができる。これらの発光材料を添加することによって、ＥＬ素子の発光色
を制御することができる。
陽極１９０１０１としては、効率よく正孔を注入するため、仕事関数の大きな電極材料を
用いることが好ましい。例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化イ
ンジウム（ＩＺＯ）、ＺｎＯ、ＳｎＯ２又はＩｎ２Ｏ３等の透明電極を用いることができ
る。あるいは、透光性を有する必要が無いならば、陽極１９０１０１は、不透明の金属材
料でもよい。
正孔輸送材料としては、芳香族アミン系の化合物等を用いることができる。
電子輸送材料としては、キノリン誘導体、８−キノリノール又はその誘導体を配位子とす
る金属錯体（特に、トリス（８−キノリノライト）アルミニウム（Ａｌｑ３））等を用い
ることができる。
陰極１９０１０２としては、効率よく電子を注入するため、仕事関数の小さな電極材料を
用いることが好ましい。アルミニウム、インジウム、マグネシウム、銀、カルシウム、バ
リウム、リチウム等の金属を単体で用いることができる。あるいは、これらの金属の合金
であっても良いし、これらの金属と他の金属との合金であっても良い。
図７２（Ａ）とは異なる構成のＥＬ素子の模式図を図７２（Ｂ）に示す。なお、図７２（
Ａ）と同じ部分は同じ符号を用いて示し、説明は省略する。
図７２（Ｂ）では、発光材料が添加された領域を有さない。しかし、電子輸送領域１９０
１０４に添加する材料として、電子輸送性及び発光性の両方を有する材料（電子輸送発光
材料）、例えば、トリス（８−キノリノライト）アルミニウム（Ａｌｑ３）を用いる構成
とし、発光を行うことができる。
あるいは、正孔輸送領域１９０１０３に添加する材料として、正孔輸送性及び発光性の両
方を有する材料（正孔輸送発光材料）を用いてもよい。
図７２（Ａ）及び図７２（Ｂ）とは異なる構成のＥＬ素子の模式図を図７２（Ｃ）に示す
。なお、図７２（Ａ）及び図７２（Ｂ）と同じ部分は同じ符号を用いて示し、説明は省略
する。
図７２（Ｃ）において、正孔輸送材料に比べて最高被占分子軌道と最低被占分子軌道との
エネルギー差が大きい正孔ブロッキング性材料が、混合領域１９０１０５内に添加された
領域１９０１０７を有する。正孔ブロッキング性材料が添加された領域１９０１０７を、
混合領域１９０１０５内の発光材料が添加された領域１９０１０６より陰極１９０１０２
側に配置することによって、キャリアの再結合率を上げ、発光効率を上げることができる
。上記、正孔ブロッキング性材料が添加された領域１９０１０７を設ける構成は、特に、
三重光励起子のよる発光（燐光）を利用するＥＬ素子において有効である。
図７２（Ａ）、図７２（Ｂ）及び図７２（Ｃ）とは異なる構成のＥＬ素子の模式図を図７
２（Ｄ）に示す。なお、図７２（Ａ）、図７２（Ｂ）及び図７２（Ｃ）と同じ部分は同じ
符号を用いて示し、説明は省略する。
図７２（Ｄ）において、電子輸送材料に比べて最高被占分子軌道と最低被占分子軌道との
エネルギー差が大きい電子ブロッキング性材料が、混合領域１９０１０５内に添加された
領域１９０１０８を有する。電子ブロッキング性材料が添加された領域１９０１０８を、
混合領域１９０１０５内の発光材料が添加された領域１９０１０６より陽極１９０１０１
側に配置することによって、キャリアの再結合率を上げ、発光効率を上げることができる
。上記、電子ブロッキング性材料が添加された領域１９０１０８を設ける構成は、特に、
三重光励起子のよる発光（燐光）を利用するＥＬ素子において有効である。
図７２（Ｅ）は、図７２（Ａ）、図７２（Ｂ）、図７２（Ｃ）及び図７２（Ｄ）とは異な
る混合接合型のＥＬ素子の構成を示す模式図である。図７２（Ｅ）では、ＥＬ素子の電極
に接するＥＬ層の部分に、金属材料を添加した領域１９０１０９を有する構成の例を示す
。図７２（Ｅ）において、図７２（Ａ）〜図７２（Ｄ）と同じ部分は同じ符号を用いて示
し説明は省略する。図７２（Ｅ）に示す構成は、たとえば、陰極１９０１０２としてＭｇ
Ａｇ（Ｍｇ―Ａｇ合金）を用い、電子輸送材料が添加された電子輸送領域１９０１０４の
、陰極１９０１０２に接する領域にＡｌ（アルミニウム）合金を添加した領域１９０１０
９を有する構成であってもよい。上記構成によって、陰極の酸化を防止し、且つ、陰極か
らの電子の注入効率を高めることができる。こうして、混合接合型のＥＬ素子では、その
寿命を長くすることができる。駆動電圧も低くすることができる。
上記混合接合型のＥＬ素子を作製する手法としては、共蒸着法等を用いることができる。
図７２（Ａ）〜図７２（Ｅ）に示したような混合接合型のＥＬ素子では、明確な層の界面
が存在せず、電荷の蓄積を低減することができる。こうして、その寿命を長くすることが
できる。駆動電圧も低くすることができる。
なお、図７２（Ａ）〜図７２（Ｅ）に示した構成は、自由に組み合わせて実施することが
可能である。
なお、混合接合型のＥＬ素子の構成は、これに限定されない。公知の構成を自由に用いる
ことができる。
なお、ＥＬ素子のＥＬ層を構成する有機材料としては、低分子材料でも高分子材料でもよ
い。あるいは、これらの材料を両方用いてもよい。有機化合物材料として低分子材料を用
いる場合は、蒸着法によって成膜することができる。一方、ＥＬ層として高分子材料を用
いる場合では、高分子材料を溶媒に溶かし、スピン塗布法又はインクジェット方式で成膜
することができる。
ＥＬ層は、中分子材料によって構成されていても良い。本明細書中において、中分子系有
機発光材料とは、昇華性を有さず、かつ、重合度が２０程度以下の有機発光材料を示すも
のとする。ＥＬ層として中分子材料を用いる場合では、インクジェット方式等で成膜する
ことができる。
なお、低分子材料と、高分子材料と、中分子材料とを組み合わせて用いても良い。
ＥＬ素子は、一重項励起子からの発光（蛍光）を利用するものでも、三重項励起子からの
発光（燐光）を利用するものでも、どちらでも良い。
次に、本発明に適用できる表示装置を製造するための蒸着装置について、図面を参照して
説明する。
本発明に適用できる表示装置は、ＥＬ層を形成して製造されてもよい。ＥＬ層は、エレク
トロルミネセンスを発現する材料を少なくとも一部に含んで形成される。ＥＬ層は機能の
異なる複数の層で構成されても良い。その場合、ＥＬ層は、正孔注入輸送層、発光層、電
子注入輸送層などとも呼ばれる機能の異なる層が組み合わさって構成されていてもよい。
トランジスタが形成された素子基板に、ＥＬ層を形成するための蒸着装置の構成を図７３
に示す。この蒸着装置は、搬送室１９０２６０、１９０２６１に複数の処理室を連結して
いる。処理室には、基板を供給するロード室１９０２６２、基板を回収するアンロード室
１９０２６３、その他、加熱処理室１９０２６８、プラズマ処理室１９０２７２、ＥＬ材
料を蒸着する成膜処理室１９０２６９〜１９０２７５、ＥＬ素子の一方の電極として、ア
ルミニウム若しくはアルミニウムを主成分とする導電膜を形成する成膜処理室１９０２７
６を含んでいる。搬送室と各処理室の間にはゲートバルブ１９０２７７ａ〜１９０２７７
ｍが設けられていて、各処理室の圧力は独立して制御可能とされており、処理室間の相互
汚染を防いでいる。
ロード室１９０２６２から搬送室１９０２６０に導入された基板は、回転自在に設けられ
たアーム方式の搬送手段１９０２６６により、所定の処理室へ搬入される。基板は搬送手
段１９０２６６により、ある処理室から他の処理室へ搬送される。搬送室１９０２６０と
搬送室１９０２６１とは成膜処理室１９０２７０で連結され、ここで搬送手段１９０２６
６と搬送手段１９０２６７により基板の受け渡しが行う。
搬送室１９０２６０及び搬送室１９０２６１に連結する各処理室は減圧状態に保持されて
いる。従って、この蒸着装置では、基板は大気に触れることなく連続してＥＬ層の成膜処
理が行われる。ＥＬ層の成膜処理が終わった表示パネルは、水蒸気などにより劣化する場
合があるので、この蒸着装置では、品質を保持するために大気に触れさせる前に封止処理
を行うための封止処理室１９０２６５が搬送室１９０２６１に連結されている。封止処理
室１９０２６５は大気圧若しくはそれに近い減圧下におかれているので、搬送室１９０２
６１と封止処理室１９０２６５の間にも中間処理室１９０２６４が備えられている。中間
処理室１９０２６４は基板の受け渡しと、室間の圧力を緩衝するために設けられている。
ロード室、アンロード室、搬送室及び成膜処理室には室内を減圧に保持するための排気手
段が備えられている。排気手段としては、ドライポンプ、ターボ分子ポンプ、拡散ポンプ
など各種の真空ポンプを用いることができる。
図７３の蒸着装置において、搬送室１９０２６０及び搬送室１９０２６１に連結される処
理室の数及びその構成は、ＥＬ素子の積層構造に応じて適宜組み合わせることができる。
以下に、その組み合わせの一例を示す。
加熱処理室１９０２６８は、最初に下部電極又は絶縁隔壁等が形成された基板を加熱して
脱ガス処理を行う。プラズマ処理室１９０２７２は、下地電極表面を希ガス又は酸素プラ
ズマ処理を行う。このプラズマ処理は、表面を清浄化、表面状態の安定化、表面の物理的
若しくは化学的状態（例えば、仕事関数など）を安定化させるために行う。
成膜処理室１９０２６９は、ＥＬ素子の一方の電極と接触する電極バッファ層を形成する
処理室である。電極バッファ層はキャリア注入性（正孔注入若しくは電子注入）があり、
ＥＬ素子の短絡又は暗点欠陥の発生を抑制する層である。代表的には、電極バッファ層は
、有機無機混合材料であって、抵抗率が５×１０４〜１×１０６Ωｃｍであり、３０〜３
００ｎｍの厚さに形成される。なお、成膜室１９０２７１は正孔輸送層を成膜する処理室
である。
ＥＬ素子における発光層は、単色発光をする場合と白色発光をする場合とで、その構成が
異なる。蒸着装置において成膜処理室もそれに応じて配置することが好ましい。例えば、
表示パネルに発光色が異なる三種類のＥＬ素子を形成する場合には、各発光色に対応した
発光層を成膜する必要がある。この場合、成膜処理室１９０２７０を第１の発光層の成膜
用として、成膜処理室１９０２７３を第２の発光層の成膜用として、成膜処理室１９０２
７４を第３の発光層の成膜用として用いることができる。発光層ごとに成膜処理室を分け
ることで、異なる発光材料による相互汚染を防止することが出来、成膜処理のスループッ
トを向上させることが出来る。
なお、成膜処理室１９０２７０、成膜処理室１９０２７３、成膜処理室１９０２７４のそ
れそれで、発光色が異なる三種類のＥＬ材料を順次蒸着しても良い。この場合、シャドー
マスクを使い、蒸着する領域に応じて当該マスクをずらして蒸着を行うことになる。
白色発光するＥＬ素子を形成する場合には、異なる発光色の発光層を縦積みにして形成す
る。その場合にも、素子基板が成膜処理室を順次移動して、発光層ごとに成膜することが
できる。あるいは、同じ成膜処理室で異なる発光層を連続して成膜することもできる。
成膜処理室１９０２７６では、ＥＬ層の上に電極を成膜する。電極の形成は、電子ビーム
蒸着法又はスパッタリング法を適用することもできるが、好ましくは抵抗加熱蒸着法を用
いることが好ましい。
電極の形成まで終了した素子基板は、中間処理室１９０２６４を経て封止処理室１９０２
６５に搬入される。封止処理室１９０２６５は、ヘリウム、アルゴン、ネオン、若しくは
窒素などの不活性な気体が充填されており、その雰囲気下で素子基板のＥＬ層が形成され
た側に封止板を貼り付けて封止する。封止された状態において、素子基板と封止板との間
には、不活性気体が充填されていても良いし、樹脂材料を充填しておいても良い。封止処
理室１９０２６５には、シール材を描画するディスペンサ、又は素子基板に対向して封止
板を固定する固定ステージ又はアームなどの機械的要素、樹脂材料を充填するディスペン
サ若しくはスピンコーターなどが備えられている。
図７４は、成膜処理室の内部構成を示す。成膜処理室は減圧下に保たれていて、図７４で
は天板１９０３９１と底板１９０３９２で挟まれる内側が室内であり、減圧状態に保たれ
る室内を示している。
処理室内には、一つ又は複数個の蒸発源が備えられている。組成の異なる複数の層を成膜
する場合、又は異なる材料を共蒸着する場合は、複数個の蒸発源を設けることが好ましい
からである。図７４では、蒸発源１９０３８１ａ、１９０３８１ｂ、１９０３８１ｃが蒸
発源ホルダ１９０３８０に装着されている。蒸発源ホルダ１９０３８０は多関節アーム１
９０３８３によって保持されている。多関節アーム１９０３８３は関節の伸縮によって、
蒸発源ホルダ１９０３８０の位置をその可動範囲内で自在に移動可能としている。あるい
は、蒸発源ホルダ１９０３８０に距離センサ１９０３８２を設け、蒸発源１９０３８１ａ
〜１９０３８１ｃと基板１９０３８９との間隔をモニタして、蒸着時における最適な間隔
を制御しても良い。その場合には、多関節アームに上下方向（Ｚ方向）にも変位する多関
節アームとしても良い。
基板ステージ１９０３８６と基板チャック１９０３８７は一対となって基板１９０３８９
を固定する。基板ステージ１９０３８６はヒータを内蔵させて基板１９０３８９を加熱で
きるように構成しても良い。基板１９０３８９は、基板チャック１９０３８７の禁緩によ
り、基板ステージ１９０３８６に固定されまた搬出入される。蒸着に際しては、必要に応
じて蒸着するパターンに対応して開口部を備えたシャドーマスク１９０３９０を用いるこ
ともできる。その場合、シャドーマスク１９０３９０は、基板１９０３８９と蒸発源１９
０３８１ａ〜１９０３８１ｃの間に配置されるようにする。シャドーマスク１９０３９０
はマスクチャック１９０３８８により、基板１９０３８９と密着若しくは一定の間隔を持
って固定される。シャドーマスク１９０３９０のアライメントが必要な場合には、処理室
内にカメラを配置し、マスクチャック１９０３８８にＸ−Ｙ−θ方向に微動する位置決め
手段を備えることで、その位置合わせを行う。
蒸発源１９０３８１には、蒸着材料を蒸発源に連続して供給する蒸着材料供給手段が付加
されている。蒸着材料供給手段は、蒸発源１９０３８１と離れた位置に配置される蒸着材
料供給源１９０３８５ａ、１９０３８５ｂ、１９０３８５ｃと、その両者の間を繋ぐ材料
供給管１９０３８４を有している。典型的には、材料供給源１９０３８５ａ、１９０３８
５ｂ、１９０３８５ｃは蒸発源１９０３８１に対応して設けられている。図７４の場合は
、材料供給源１９０３８５ａと１９０３蒸発源８１ａが対応している。材料供給源１９０
３８５ｂと蒸発源１９０３８１ｂ、材料供給源１９０３８５ｃと蒸発源１９０３８１ｃに
ついても同様である。
蒸着材料の供給方式には、気流搬送方式、エアロゾル方式などが適用できる。気流搬送方
式は、蒸着材料の微粉末を気流に乗せて搬送するもので、不活性ガスなどを用いて蒸発源
１９０３８１に搬送する。エアロゾル方式は、蒸着材料を溶剤中に溶解又は分散させた原
料液を搬送し、噴霧器によりエアロゾル化し、エアロゾル中の溶媒を気化させながら行う
蒸着である。いずれの場合にも、蒸発源１９０３８１には加熱手段が設けられ、搬送され
た蒸着材料を蒸発させて基板１９０３８９に成膜する。図７４の場合、材料供給管１９０
３８４は柔軟に曲げることができ、減圧状態下においても変形しない程度の剛性を持った
細管で構成されている。
気流搬送方式又はエアロゾル方式を適用する場合には、成膜処理室内を大気圧若しくはそ
れ以下であって、好ましくは１３３Ｐａ〜１３３００Ｐａの減圧下で成膜を行えば良い。
成膜処理室内にはヘリウム、アルゴン、ネオン、クリプトン、キセノン、若しくは窒素な
どの不活性気体を充填し、又は当該気体を供給しながら（同時に排気しながら）、圧力の
調節を行うことができる。なお、酸化膜を形成する成膜処理室では、酸素、亜酸化窒素な
どの気体を導入して酸化雰囲気としておいても良い。あるいは、有機材料を蒸着する成膜
処理室内には水素などの気体を導入して還元雰囲気にしておいても良い。
その他の蒸着材料の供給方法として、材料供給管１９０３８４の中にスクリューを設け蒸
着材料を蒸発源に向けて連続的に押し出す構成としても良い。
この蒸着装置によれば、大画面の表示パネルであっても、均一性良く、連続して成膜する
ことができる。蒸発源に蒸着材料が無くなる度に、その都度蒸着材料を補給する必要がな
いので、スループットを向上することができる。
なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容（
一部でもよい）は、別の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、
又は置き換えなどを自由に行うことが出来る。さらに、これまでに述べた図において、各
々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させるこ
とが出来る。
同様に、本実施の形態の各々の図で述べた内容（一部でもよい）は、別の実施の形態およ
び実施例の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は置き換え
などを自由に行うことが出来る。さらに、本実施の形態の図において、各々の部分に関し
て、別の実施の形態および実施例の部分を組み合わせることにより、さらに多くの図を構
成させることが出来る。
なお、本実施の形態は、他の実施の形態および実施例で述べた内容（一部でもよい）を、
具現化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した
場合の一例、詳細に述べた場合の一例、応用した場合の一例、関連がある部分についての
一例などを示している。したがって、他の実施の形態および実施例で述べた内容は、本実
施の形態への適用、組み合わせ、又は置き換えを自由に行うことができる。
（実施の形態１７）
本実施形態においては、本発明に係る電子機器の例について説明する。
図７５は表示パネル９００１０１と、回路基板９００１１１を組み合わせた表示パネルモ
ジュールを示している。表示パネル９００１０１は画素部９００１０２、走査線駆動回路
９００１０３及び信号線駆動回路９００１０４を有している。回路基板９００１１１には
、例えば、コントロール回路９００１１２及び信号分割回路９００１１３などが形成され
ている。表示パネル９００１０１と回路基板９００１１１とは接続配線９００１１４によ
って接続されている。接続配線にはＦＰＣ等を用いることができる。
表示パネル９００１０１は、画素部９００１０２と一部の周辺駆動回路（複数の駆動回路
のうち動作周波数の低い駆動回路）を基板上にトランジスタを用いて一体形成し、一部の
周辺駆動回路（複数の駆動回路のうち動作周波数の高い駆動回路）をＩＣチップ上に形成
し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）などで表示パネル９００１
０１に実装してもよい。こうすることで、回路基板９００１１１の面積を削減でき、小型
の表示装置を得ることができる。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔ
ｏ Ｂｏｎｄｉｎｇ）又はプリント基板を用いて表示パネル９００１０１に実装してもよ
い。こうすることで、表示パネル９００１０１の面積を小さくできるので、額縁サイズの
小さい表示装置を得ることができる。
例えば、消費電力の低減を図るため、ガラス基板上にトランジスタを用いて画素部を形成
し、全ての周辺駆動回路をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ又はＴＡＢで
表示パネルに実装してもよい。
図７５に示した表示パネルモジュールによって、テレビ受像機を完成させることができる
。図７６は、テレビ受像機の主要な構成を示すブロック図である。チューナ９００２０１
は映像信号と音声信号を受信する。映像信号は、映像信号増幅回路９００２０２と、映像
信号増幅回路９００２０２から出力される信号を赤、緑、青の各色に対応した色信号に変
換する映像信号処理回路９００２０３と、その映像信号を駆動回路の入力仕様に変換する
ためのコントロール回路９００２１２により処理される。コントロール回路９００２１２
は、走査線側と信号線側にそれぞれ信号を出力する。デジタル駆動する場合には、信号線
側に信号分割回路９００２１３を設け、入力デジタル信号をｍ個（ｍは正の整数）に分割
して供給する構成としても良い。
チューナ９００２０１で受信した信号のうち、音声信号は音声信号増幅回路９００２０５
に送られ、その出力は音声信号処理回路９００２０６を経てスピーカー９００２０７に供
給される。制御回路９００２０８は受信局（受信周波数）及び音量の制御情報を入力部９
００２０９から受け、チューナ９００２０１又は音声信号処理回路９００２０６に信号を
送出する。
図７６とは別の形態の表示パネルモジュールを組み込んだテレビ受像器について図７７（
Ａ）に示す。図７７（Ａ）において、筐体９００３０１内に収められた表示画面９００３
０２は、表示パネルモジュールで形成される。なお、スピーカー９００３０３、操作スイ
ッチ９００３０４などが適宜備えられていてもよい。
図７７（Ｂ）に、ワイヤレスでディスプレイのみを持ち運び可能なテレビ受像器を示す。
筐体９００３１２にはバッテリー及び信号受信器が内蔵されており、そのバッテリーで表
示部９００３１３又はスピーカー部９００３１７を駆動させる。バッテリーは充電器９０
０３１０で繰り返し充電が可能となっている。充電器９００３１０は映像信号を送受信す
ることが可能で、その映像信号をディスプレイの信号受信器に送信することができる。筐
体９００３１２は操作キー９００３１６によって制御する。あるいは、図７７（Ｂ）に示
す装置は、操作キー９００３１６を操作することによって、筐体９００３１２から充電器
９００３１０に信号を送ることが可能である、映像音声双方向通信装置であってもよい。
あるいは、操作キー９００３１６を操作することによって、筐体９００３１２から充電器
９００３１０に信号を送り、さらに充電器９００３１０が送信できる信号を他の電子機器
に受信させることによって、他の電子機器の通信制御も可能である、汎用遠隔制御装置で
あってもよい。本発明を表示部９００３１３に適用することができる。
図７８（Ａ）は、表示パネル９００４０１とプリント配線基板９００４０２を組み合わせ
たモジュールを示している。表示パネル９００４０１は、複数の画素が設けられた画素部
９００４０３と、第１の走査線駆動回路９００４０４、第２の走査線駆動回路９００４０
５と、選択された画素にビデオ信号を供給する信号線駆動回路９００４０６を備えていて
もよい。
プリント配線基板９００４０２には、コントローラ９００４０７、中央処理装置（ＣＰＵ
）９００４０８、メモリ９００４０９、電源回路９００４１０、音声処理回路９００４１
１及び送受信回路９００４１２などが備えられている。プリント配線基板９００４０２と
表示パネル９００４０１は、フレキシブル配線基板（ＦＰＣ）９００４１３により接続さ
れている。フレキシブル配線基板（ＦＰＣ）９００４１３には、保持容量、バッファ回路
などを設け、電源電圧又は信号にノイズの発生、及び信号の立ち上がり時間の増大を防ぐ
構成としても良い。なお、コントローラ９００４０７、音声処理回路９００４１１、メモ
リ９００４０９、中央処理装置（ＣＰＵ）９００４０８、電源回路９００４１０などは、
ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式を用いて表示パネル９００４０１に実装する
こともできる。ＣＯＧ方式により、プリント配線基板９００４０２の規模を縮小すること
ができる。
プリント配線基板９００４０２に備えられたインターフェース（Ｉ／Ｆ）部９００４１４
を介して、各種制御信号の入出力が行われる。そして、アンテナとの間の信号の送受信を
行うためのアンテナ用ポート９００４１５が、プリント配線基板９００４０２に設けられ
ている。
図７８（Ｂ）は、図７８（Ａ）に示したモジュールのブロック図を示す。このモジュール
は、メモリ９００４０９としてＶＲＡＭ９００４１６、ＤＲＡＭ９００４１７、フラッシ
ュメモリ９００４１８などが含まれている。ＶＲＡＭ９００４１６にはパネルに表示する
画像のデータが、ＤＲＡＭ９００４１７には画像データ又は音声データが、フラッシュメ
モリには各種プログラムが記憶されている。
電源回路９００４１０は、表示パネル９００４０１、コントローラ９００４０７、中央処
理装置（ＣＰＵ）９００４０８、音声処理回路９００４１１、メモリ９００４０９、送受
信回路９００４１２を動作させる電力を供給する。ただし、パネルの仕様によっては、電
源回路９００４１０に電流源が備えられている場合もある。
中央処理装置（ＣＰＵ）９００４０８は、制御信号生成回路９００４２０、デコーダ９０
０４２１、レジスタ９００４２２、演算回路９００４２３、ＲＡＭ９００４２４、中央処
理装置（ＣＰＵ）９００４０８用のインターフェース（Ｉ／Ｆ）部９００４１９などを有
している。インターフェース（Ｉ／Ｆ）部９００４１９を介して中央処理装置（ＣＰＵ）
９００４０８に入力された各種信号は、一旦レジスタ９００４２２に保持された後、演算
回路９００４２３、デコーダ９００４２１などに入力される。演算回路９００４２３では
、入力された信号に基づき演算を行い、各種命令を送る場所を指定する。一方デコーダ９
００４２１に入力された信号はデコードされ、制御信号生成回路９００４２０に入力され
る。制御信号生成回路９００４２０は入力された信号に基づき、各種命令を含む信号を生
成し、演算回路９００４２３において指定された場所、具体的にはメモリ９００４０９、
送受信回路９００４１２、音声処理回路９００４１１、コントローラ９００４０７などに
送る。
メモリ９００４０９、送受信回路９００４１２、音声処理回路９００４１１、コントロー
ラ９００４０７は、それぞれ受けた命令に従って動作する。以下その動作について簡単に
説明する。
入力手段９００４２５から入力された信号は、インターフェース（Ｉ／Ｆ）部９００４１
４を介してプリント配線基板９００４０２に実装された中央処理装置（ＣＰＵ）９００４
０８に送られる。制御信号生成回路９００４２０は、ポインティングデバイス又はキーボ
ードなどの入力手段９００４２５から送られてきた信号に従い、ＶＲＡＭ９００４１６に
格納してある画像データを所定のフォーマットに変換し、コントローラ９００４０７に送
付する。
コントローラ９００４０７は、パネルの仕様に合わせて中央処理装置（ＣＰＵ）９００４
０８から送られてきた画像データを含む信号にデータ処理を施し、表示パネル９００４０
１に供給する。コントローラ９００４０７は、電源回路９００４１０から入力された電源
電圧、又は中央処理装置（ＣＰＵ）９００４０８から入力された各種信号をもとに、Ｈｓ
ｙｎｃ信号、Ｖｓｙｎｃ信号、クロック信号ＣＬＫ、交流電圧（ＡＣ Ｃｏｎｔ）、切り
替え信号Ｌ／Ｒを生成し、表示パネル９００４０１に供給する。
送受信回路９００４１２では、アンテナ９００４２８において電波として送受信される信
号が処理されており、具体的にはアイソレータ、バンドパスフィルタ、ＶＣＯ（Ｖｏｌｔ
ａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）、ＬＰＦ（Ｌｏｗ Ｐａｓｓ
Ｆｉｌｔｅｒ）、カプラ、バランなどの高周波回路を含んでいてもよい。送受信回路９０
０４１２において送受信される信号のうち音声情報を含む信号が、中央処理装置（ＣＰＵ
）９００４０８からの命令に従って、音声処理回路９００４１１に送られる。
中央処理装置（ＣＰＵ）９００４０８の命令に従って送られてきた音声情報を含む信号は
、音声処理回路９００４１１において音声信号に復調され、スピーカー９００４２７に送
られる。マイク９００４２６から送られてきた音声信号は、音声処理回路９００４１１に
おいて変調され、中央処理装置（ＣＰＵ）９００４０８からの命令に従って、送受信回路
９００４１２に送られる。
コントローラ９００４０７、中央処理装置（ＣＰＵ）９００４０８、電源回路９００４１
０、音声処理回路９００４１１、メモリ９００４０９を、本実施形態のパッケージとして
実装することができる。
勿論、本実施の形態はテレビ受像機に限定されず、パーソナルコンピュータのモニタをは
じめ、鉄道の駅又は空港などにおける情報表示盤、街頭における広告表示盤など特に大面
積の表示媒体として様々な用途に適用することができる。
次に、図７９を参照して、本発明に係る携帯電話の構成例について説明する。
表示パネル９００５０１はハウジング９００５３０に脱着自在に組み込まれる。ハウジン
グ９００５３０は表示パネル９００５０１のサイズに合わせて、形状又は寸法を適宜変更
することができる。表示パネル９００５０１を固定したハウジング９００５３０はプリン
ト基板９００５３１に嵌入されモジュールとして組み立てられる。
表示パネル９００５０１はＦＰＣ９００５１３を介してプリント基板９００５３１に接続
される。プリント基板９００５３１には、スピーカー９００５３２、マイクロフォン９０
０５３３、送受信回路９００５３４、ＣＰＵ及びコントローラなどを含む信号処理回路９
００５３５が形成されている。このようなモジュールと、入力手段９００５３６、バッテ
リー９００５３７を組み合わせ、筐体９００５３９に収納する。表示パネル９００５０１
の画素部は筐体９００５３９に形成された開口窓から視認できように配置する。
表示パネル９００５０１は、画素部と一部の周辺駆動回路（複数の駆動回路のうち動作周
波数の低い駆動回路）を基板上にトランジスタを用いて一体形成し、一部の周辺駆動回路
（複数の駆動回路のうち動作周波数の高い駆動回路）をＩＣチップ上に形成し、そのＩＣ
チップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で表示パネル９００５０１に実装しても
良い。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏ Ｂｏｎｄｉｎｇ）又は
プリント基板を用いてガラス基板と接続してもよい。このような構成とすることで、表示
装置の低消費電力化を図り、携帯電話機の一回の充電による使用時間を長くすることがで
きる。携帯電話機の低コスト化を図ることができる。
図７９に示した携帯電話は、様々な情報（静止画、動画、テキスト画像など）を表示する
機能を有する。カレンダー、日付又は時刻などを表示部に表示する機能を有する。表示部
に表示した情報を操作又は編集する機能を有する。様々なソフトウェア（プログラム）に
よって処理を制御する機能を有する。無線通信機能を有する。無線通信機能を用いて他の
携帯電話、固定電話又は音声通信機器と通話する機能を有する。無線通信機能を用いて様
々なコンピュータネットワークに接続する機能を有する。無線通信機能を用いて様々なデ
ータの送信又は受信を行う機能を有する。着信、データの受信、又はアラームに応じてバ
イブレータが動作する機能を有する。着信、データの受信、又はアラームに応じて音が発
生する機能を有する。なお、図７９に示した携帯電話が有する機能はこれに限定されず、
様々な機能を有することができる。
図８０で示す携帯電話機は、操作スイッチ類９００６０４、マイクロフォン９００６０５
などが備えられた本体（Ａ）９００６０１と、表示パネル（Ａ）９００６０８、表示パネ
ル（Ｂ）９００６０９、スピーカー９００６０６などが備えられた本体（Ｂ）９００６０
２とが、蝶番９００６１０で開閉可能に連結されている。表示パネル（Ａ）９００６０８
と表示パネル（Ｂ）９００６０９は、回路基板９００６０７と共に本体（Ｂ）９００６０
２の筐体９００６０３の中に収納される。表示パネル（Ａ）９００６０８及び表示パネル
（Ｂ）９００６０９の画素部は筐体９００６０３に形成された開口窓から視認できるよう
に配置される。
表示パネル（Ａ）９００６０８と表示パネル（Ｂ）９００６０９は、その携帯電話機９０
０６００の機能に応じて画素数などの仕様を適宜設定することができる。例えば、表示パ
ネル（Ａ）９００６０８を主画面とし、表示パネル（Ｂ）９００６０９を副画面として組
み合わせることができる。
本実施形態に係る携帯電話機は、その機能又は用途に応じてさまざまな態様に変容し得る
。例えば、蝶番９００６１０の部位に撮像素子を組み込んで、カメラ付きの携帯電話機と
しても良い。操作スイッチ類９００６０４、表示パネル（Ａ）９００６０８、表示パネル
（Ｂ）９００６０９を一つの筐体内に納めた構成としても、上記した作用効果を奏するこ
とができる。表示部を複数個そなえた情報表示端末に本実施形態の構成を適用しても、同
様な効果を得ることができる。
図８０に示した携帯電話は、様々な情報（静止画、動画、テキスト画像など）を表示する
機能を有する。カレンダー、日付又は時刻などを表示部に表示する機能を有する。表示部
に表示した情報を操作又は編集する機能を有する。様々なソフトウェア（プログラム）に
よって処理を制御する機能を有する。無線通信機能を有する。無線通信機能を用いて他の
携帯電話、固定電話又は音声通信機器と通話する機能を有する。無線通信機能を用いて様
々なコンピュータネットワークに接続する機能を有する。無線通信機能を用いて様々なデ
ータの送信又は受信を行う機能を有する。着信、データの受信、又はアラームに応じてバ
イブレータが動作する機能を有する。着信、データの受信、又はアラームに応じて音が発
生する機能を有する。なお、図８０に示した携帯電話が有する機能はこれに限定されず、
様々な機能を有することができる。
本発明を様々な電子機器に適用することができる。具体的には、電子機器の表示部に適用
することができる。そのような電子機器として、ビデオカメラ、デジタルカメラ、ゴーグ
ル型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディ
オコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯
電話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤ
ｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画
像を表示しうるディスプレイを備えた装置）などが挙げられる。
図８１（Ａ）はディスプレイであり、筐体９００７１１、支持台９００７１２、表示部９
００７１３等を含む。図８１（Ａ）に示すディスプレイは、様々な情報（静止画、動画、
テキスト画像など）を表示部に表示する機能を有する。なお、図８１（Ａ）に示すディス
プレイが有する機能はこれに限定されず、様々な機能を有することができる。
図８１（Ｂ）はカメラであり、本体９００７２１、表示部９００７２２、受像部９００７
２３、操作キー９００７２４、外部接続ポート９００７２５、シャッター９００７２６等
を含む。図８１（Ｂ）に示すカメラは、静止画を撮影する機能を有する。動画を撮影する
機能を有する。撮影した画像（静止画、動画）を自動で補正する機能を有する。撮影した
画像を記録媒体（外部又はデジタルカメラに内臓）に保存する機能を有する。撮影した画
像を表示部に表示する機能を有する。なお、図８１（Ｂ）に示すカメラが有する機能はこ
れに限定されず、様々な機能を有することができる。
図８１（Ｃ）はコンピュータであり、本体９００７３１、筐体９００７３２、表示部９０
０７３３、キーボード９００７３４、外部接続ポート９００７３５、ポインティングデバ
イス９００７３６等を含む。図８１（Ｃ）に示すコンピュータは、様々な情報（静止画、
動画、テキスト画像など）を表示部に表示する機能を有する。様々なソフトウェア（プロ
グラム）によって処理を制御する機能を有する。無線通信又は有線通信などの通信機能を
有する。通信機能を用いて様々なコンピュータネットワークに接続する機能を有する。通
信機能を用いて様々なデータの送信又は受信を行う機能を有する。なお、図８１（Ｃ）に
示すコンピュータが有する機能はこれに限定されず、様々な機能を有することができる。
図８１（Ｄ）はモバイルコンピュータであり、本体９００７４１、表示部９００７４２、
スイッチ９００７４３、操作キー９００７４４、赤外線ポート９００７４５等を含む。図
８１（Ｄ）に示すモバイルコンピュータは、様々な情報（静止画、動画、テキスト画像な
ど）を表示部に表示する機能を有する。表示部にタッチパネルの機能を有する。カレンダ
ー、日付又は時刻などを表示する機能を表示部に有する。様々なソフトウェア（プログラ
ム）によって処理を制御する機能を有する。無線通信機能を有する。無線通信機能を用い
て様々なコンピュータネットワークに接続する機能を有する。無線通信機能を用いて様々
なデータの送信又は受信を行う機能を有する。なお、図８１（Ｄ）に示すモバイルコンピ
ュータが有する機能はこれに限定されず、様々な機能を有することができる。
図８１（Ｅ）は記録媒体を備えた携帯型の画像再生装置（たとえば、ＤＶＤ再生装置）で
あり、本体９００７５１、筐体９００７５２、表示部Ａ９００７５３、表示部Ｂ９００７
５４、記録媒体（ＤＶＤ等）読み込み部９００７５５、操作キー９００７５６、スピーカ
ー部９００７５７等を含む。表示部Ａ９００７５３は主として画像情報を表示し、表示部
Ｂ９００７５４は主として文字情報を表示することができる。
図８１（Ｆ）はゴーグル型ディスプレイであり、本体９００７６１、表示部９００７６２
、イヤホン９００７６３、支持部９００７６４を含む。図８１（Ｆ）に示すゴーグル型デ
ィスプレイは、外部から取得した画像（静止画、動画、テキスト画像など）を表示部に表
示する機能を有する。なお、図８１（Ｆ）に示すゴーグル型ディスプレイが有する機能は
これに限定されず、様々な機能を有することができる。
図８１（Ｇ）は携帯型遊技機であり、筐体９００７７１、表示部９００７７２、スピーカ
ー部９００７７３、操作キー９００７７４、記憶媒体挿入部９００７７５等を含む。本発
明の表示装置を表示部９００７７２に用いた携帯型遊技機は、鮮やかな色彩を表現するこ
とができる。図８１（Ｇ）に示す携帯型遊技機は、記録媒体に記録されているプログラム
又はデータを読み出して表示部に表示する機能を有する。他の携帯型遊技機と無線通信を
行って情報を共有する機能を有する。なお、図８１（Ｇ）に示す携帯型遊技機が有する機
能はこれに限定されず、様々な機能を有することができる。
図８１（Ｈ）はテレビ受像機能付きデジタルカメラであり、本体９００７８１、表示部９
００７８２、操作キー９００７８３、スピーカー９００７８４、シャッター９００７８５
、受像部９００７８６、アンテナ９００７８７等を含む。図８１（Ｈ）に示すテレビ受像
機付きデジタルカメラは、静止画を撮影する機能を有する。動画を撮影する機能を有する
。撮影した画像を自動で補正する機能を有する。アンテナから様々な情報を取得する機能
を有する。撮影した画像、又はアンテナから取得した情報を保存する機能を有する。撮影
した画像、又はアンテナから取得した情報を表示部に表示する機能を有する。なお、図８
１（Ｈ）に示すテレビ受像機付きデジタルカメラが有する機能はこれに限定されず、様々
な機能を有することができる。
図８１（Ａ）乃至（Ｅ）に示したように、本発明に係る電子機器は、何らかの情報を表示
するための表示部を有することを特徴とする。本発明に係る電子機器は、データが重複し
ている場合に該データをメモリに格納することで回路の動作頻度を減少させることができ
るので、消費電力が小さく、長時間の電池駆動が可能である。
次に、本発明に係る半導体装置の応用例を説明する。
図８２に、本発明に係る半導体装置を、建造物と一体にして設けた例について示す。図８
２は、筐体９００８１０、表示部９００８１１、操作部であるリモコン装置９００８１２
、スピーカー部９００８１３等を含む。本発明に係る半導体装置は、壁かけ型として建物
と一体となっており、設置するスペースを広く必要とすることなく設置可能である。
図８３に、建造物内に本発明に係る半導体装置を、建造物と一体にして設けた別の例につ
いて示す。表示パネル９００９０１は、ユニットバス９００９０２と一体に取り付けられ
ており、入浴者は表示パネル９００９０１の視聴が可能になる。表示パネル９００９０１
は入浴者が操作することで情報を表示する機能を有する。広告又は娯楽手段として利用で
きる機能を有する。
なお、本発明に係る半導体装置は、図８３で示したユニットバス９００９０２の側壁だけ
ではなく、様々な場所に設置することができる。たとえば、鏡面の一部又は浴槽自体と一
体にするなどとしてもよい。このとき、表示パネル９００９０１の形状は、鏡面又は浴槽
の形状に合わせたものとなっていてもよい。
図８４に、本発明に係る半導体装置を、建造物と一体にして設けた別の例について示す。
表示パネル９０１００２は、柱状体９０１００１の曲面に合わせて湾曲させて取り付けら
れている。なお、ここでは柱状体９０１００１を電柱として説明する。
図８４に示す表示パネル９０１００２は、人間の視点より高い位置に設けられている。電
柱のように屋外で繰り返し林立している建造物に表示パネル９０１００２を設置すること
で、不特定多数の視認者に広告を行なうことができる。ここで、表示パネル９０１００２
は、外部からの制御により、同じ画像を表示させること、及び瞬時に画像を切替えること
が容易であるため、極めて効率的な情報表示、及び広告効果が期待できる。表示パネル９
０１００２に自発光型の表示素子を設けることで、夜間であっても、視認性の高い表示媒
体として有用であるといえる。電柱に設置することで、表示パネル９０１００２の電力供
給手段の確保が容易である。災害発生時などの非常事態の際には、被災者に素早く正確な
情報を伝達する手段ともなり得る。
なお、表示パネル９０１００２としては、たとえば、フィルム状の基板に有機トランジス
タなどのスイッチング素子を設けて表示素子を駆動することにより画像の表示を行なう表
示パネルを用いることができる。
なお、本実施形態において、建造物として壁、柱状体、ユニットバスを例としたが、本実
施形態はこれに限定されず、様々な建造物に本発明に係る半導体装置を設置することがで
きる。
次に、本発明に係る半導体装置を、移動体と一体にして設けた例について示す。
図８５は、本発明に係る半導体装置を、自動車と一体にして設けた例について示した図で
ある。表示パネル９０１１０２は、自動車の車体９０１１０１と一体に取り付けられてお
り、車体の動作又は車体内外から入力される情報をオンデマンドに表示することができる
。なお、ナビゲーション機能を有していてもよい。
なお、本発明に係る半導体装置は、図８５で示した車体９０１１０１だけではなく、様々
な場所に設置することができる。たとえば、ガラス窓、ドア、ハンドル、シフトレバー、
座席シート、ルームミラー等と一体にしてもよい。このとき、表示パネル９０１１０２の
形状は、設置するもの形状に合わせたものとなっていてもよい。
図８６は、本発明に係る半導体装置を、列車車両と一体にして設けた例について示した図
である。
図８６（ａ）は、列車車両のドア９０１２０１のガラスに表示パネル９０１２０２を設け
た例について示した図である。従来の紙による広告に比べて、広告切替えの際に必要とな
る人件費がかからないという利点がある。表示パネル９０１２０２は、外部からの信号に
より表示部で表示される画像の切り替えを瞬時に行なうことが可能であるため、たとえば
、電車の乗降客の客層が入れ替わる時間帯ごとに表示パネルの画像を切り替えることがで
き、より効果的な広告効果が期待できる。
図８６（ｂ）は、列車車両のドア９０１２０１のガラスの他に、ガラス窓９０１２０３、
及び天井９０１２０４に表示パネル９０１２０２を設けた例について示した図である。こ
のように、本発明に係る半導体装置は、従来では設置が困難であった場所に容易に設置す
ることが可能であるため、効果的な広告効果を得ることができる。本発明に係る半導体装
置は、外部からの信号により表示部で表示される画像の切り替えを瞬時に行なうことが可
能であるため、広告切替え時のコスト及び時間が削減でき、より柔軟な広告の運用及び情
報伝達が可能となる。
なお、本発明に係る半導体装置は、図８６で示したドア９０１２０１、ガラス窓９０１２
０３、及び天井９０１２０４だけではなく、様々な場所に設置することができる。たとえ
ば、つり革、座席シート、てすり、床等と一体にしてもよい。このとき、表示パネル９０
１２０２の形状は、設置するもの形状に合わせたものとなっていてもよい。
図８７は、本発明に係る半導体装置を、旅客用飛行機と一体にして設けた例について示し
た図である。
図８７（ａ）は、旅客用飛行機の座席上部の天井９０１３０１に表示パネル９０１３０２
を設けたときの、使用時の形状について示した図である。表示パネル９０１３０２は、天
井９０１３０１とヒンジ部９０１３０３を介して一体に取り付けられており、ヒンジ部９
０１３０３の伸縮により乗客は表示パネル９０１３０２の視聴が可能になる。表示パネル
９０１３０２は乗客が操作することで情報を表示する機能を有する。広告又は娯楽手段と
して利用できる機能を有する。図８７（ｂ）に示すように、ヒンジ部を折り曲げて天井９
０１３０１に格納することにより、離着陸時の安全に配慮することができる。なお、緊急
時に表示パネルの表示素子を点灯させることで、情報伝達手段及び誘導灯としても利用可
能である。
なお、本発明に係る半導体装置は、図８７で示した天井９０１３０１だけではなく、様々
な場所に設置することができる。たとえば、座席シート、座席テーブル、肘掛、窓等と一
体にしてもよい。多数の人が同時に視聴できる大型の表示パネルを、機体の壁に設置して
もよい。このとき、表示パネル９０１３０２の形状は、設置するもの形状に合わせたもの
となっていてもよい。
なお、本実施形態において、移動体としては電車車両本体、自動車車体、飛行機車体につ
いて例示したがこれに限定されず、自動二輪車、自動四輪車（自動車、バス等を含む）、
電車（モノレール、鉄道等を含む）、船舶等、様々なものに設置することができる。本発
明に係る半導体装置は、外部からの信号により、移動体内における表示パネルの表示を瞬
時に切り替えることが可能であるため、移動体に本発明に係る半導体装置を設置すること
により、移動体を不特定多数の顧客を対象とした広告表示板、災害発生時の情報表示板、
等の用途に用いることが可能となる。
なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容（
一部でもよい）は、別の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、
又は置き換えなどを自由に行うことが出来る。さらに、これまでに述べた図において、各
々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させるこ
とが出来る。
同様に、本実施の形態の各々の図で述べた内容（一部でもよい）は、別の実施の形態およ
び実施例の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は置き換え
などを自由に行うことが出来る。さらに、本実施の形態の図において、各々の部分に関し
て、別の実施の形態および実施例の部分を組み合わせることにより、さらに多くの図を構
成させることが出来る。
なお、本実施の形態は、他の実施の形態および実施例で述べた内容（一部でもよい）を、
具現化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した
場合の一例、詳細に述べた場合の一例、応用した場合の一例、関連がある部分についての
一例などを示している。したがって、他の実施の形態および実施例で述べた内容は、本実
施の形態への適用、組み合わせ、又は置き換えを自由に行うことができる。
本実施例では、図１に示した表示装置が有する信号線駆動回路の、より具体的な構成に
ついて説明する。
図１４に、信号線駆動回路の回路図を一例として示す。図１４に示す信号線駆動回路は
、シフトレジスタ５０１と、サンプリング回路５０２と、第１のラッチ５０３と、第２の
ラッチ５０４と、第３のラッチ５０５と、レベルシフタ５０６と、バッファ５０７とを有
している。なお本実施例では、記憶回路として第１のラッチ５０３、第２のラッチ５０４
及び第３のラッチ５０５の、３つのラッチを有する信号線駆動回路を例に挙げているが、
記憶回路の数はこれに限定されない。
シフトレジスタ５０１は、複数のディレイ型フリップフロップ（ＤＦＦ）５０８を有し
ている。そしてシフトレジスタ５０１は、入力されたスタートパルス信号Ｓ−ＳＰ及びク
ロック信号Ｓ−ＣＬＫに従って、順次パルスがシフトしたタイミング信号を生成し、後段
のサンプリング回路５０２に入力する。
サンプリング回路５０２は複数の記憶素子（ＬＡＴ）５０９を有している。そしてサン
プリング回路５０２は、入力されたタイミング信号のパルスに従って、ビデオ信号を順に
サンプリングし、記憶素子５０９にサンプリングしたビデオ信号のデータを書き込む。
第１のラッチ５０３は複数の記憶素子（ＬＡＴ）５１０を有し、第２のラッチ５０４は
複数の記憶素子（ＬＡＴ）５１１を有し、第３のラッチ５０５は複数の記憶素子（ＬＡＴ
）５１２を有する。記憶素子５１０、記憶素子５１１及び記憶素子５１２の数はそれぞれ
、画素部における１ラインの画素数と同じか、それよりも多いことが望ましい。
そして第１のラッチ５０３には書き込み用ラッチ信号ＷＳ１及び読み出し用ラッチ信号
ＲＳ１が入力される。第２のラッチ５０４には書き込み用ラッチ信号ＷＳ２及び読み出し
用ラッチ信号ＲＳ２が入力される。第３のラッチ５０５には書き込み用ラッチ信号ＷＳ３
及び読み出し用ラッチ信号ＲＳ３が入力される。
サンプリング回路５０２において記憶素子５０９に書き込まれたデータは、第１のラッ
チ５０３が有する記憶素子５１０、第２のラッチ５０４が有する記憶素子５１１または第
３のラッチ５０５が有する記憶素子５１２に書き込まれ、保持される。記憶素子５１０、
記憶素子５１１または記憶素子５１２へのデータの書き込みは、書き込み用ラッチ信号Ｗ
Ｓ１〜ＷＳ３によって制御される。
そして記憶素子５１０、記憶素子５１１または記憶素子５１２において保持されている
データは、ビデオ信号として後段のレベルシフタ５０６にビデオ信号として入力される。
レベルシフタ５０６へのビデオ信号の入力は、読み出し用ラッチ信号ＲＳ１〜ＲＳ３によ
って制御される。
レベルシフタ５０６は、入力されたビデオ信号の電圧の振幅を制御し、後段のバッファ
５０７に入力する。バッファ５０７は入力されたビデオ信号の波形を整形し、画素部に入
力する。
なお、本実施例において、様々な図を用いて述べてきたが、各々の図で述べた内容（一部
でもよい）は、別の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は
置き換えなどを自由に行うことが出来る。さらに、これまでに述べた図において、各々の
部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させることが
出来る。
同様に、本実施例の各々の図で述べた内容（一部でもよい）は、別の実施の形態および実
施例の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は置き換えなど
を自由に行うことが出来る。さらに、本実施例の図において、各々の部分に関して、別の
実施の形態および実施例の部分を組み合わせることにより、さらに多くの図を構成させる
ことが出来る。
なお、本実施例は、他の実施の形態および実施例で述べた内容（一部でもよい）を、具現
化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した場合
の一例、詳細に述べた場合の一例、応用した場合の一例、関連がある部分についての一例
などを示している。したがって、他の実施の形態および実施例で述べた内容は、本実施例
への適用、組み合わせ、又は置き換えを自由に行うことができる。
本実施例では、図１２に示した表示装置が有する信号線駆動回路の、より具体的な構成
について説明する。
図１５に、信号線駆動回路の回路図を一例として示す。図１５に示す信号線駆動回路は
、シフトレジスタ６０１と、サンプリング回路６０２と、第１のラッチ６０３と、第２の
ラッチ６０４と、第３のラッチ６０５と、ＤＡ変換回路６０６とを有している。なお本実
施例では、記憶回路として第１のラッチ６０３、第２のラッチ６０４及び第３のラッチ６
０５の、３つのラッチを有する信号線駆動回路を例に挙げているが、記憶回路の数はこれ
に限定されない。
シフトレジスタ６０１は、複数のディレイ型フリップフロップ（ＤＦＦ）６０８を有し
ている。そしてシフトレジスタ６０１は、入力されたスタートパルス信号Ｓ−ＳＰ及びク
ロック信号Ｓ−ＣＬＫに従って、順次パルスがシフトしたタイミング信号を生成し、後段
のサンプリング回路６０２に入力する。
サンプリング回路６０２は複数の記憶素子（ＬＡＴ）６０９を有している。記憶素子６
０９の数は、画素部における１ラインの画素数に、ビデオ信号のビット数を掛けた数と同
じか、それよりも多いことが望ましい。なお図１５ではビデオ信号のビット数が３である
場合を例示しているが、ビデオ信号のビット数はこれに限定されない。そしてサンプリン
グ回路６０２は、入力されたタイミング信号のパルスに従って、ビデオ信号を順にサンプ
リングし、記憶素子６０９にサンプリングしたビデオ信号のデータを書き込む。
第１のラッチ６０３は複数の記憶素子（ＬＡＴ）６１０を有し、第２のラッチ６０４は
複数の記憶素子（ＬＡＴ）６１１を有し、第３のラッチ６０５は複数の記憶素子（ＬＡＴ
）６１２を有する。記憶素子６１０、記憶素子６１１及び記憶素子６１２の数はそれぞれ
、画素部における１ラインの画素数に、ビデオ信号のビット数を掛けた数と同じか、それ
よりも多いことが望ましい。
そして第１のラッチ６０３には書き込み用ラッチ信号ＷＳ１及び読み出し用ラッチ信号
ＲＳ１が入力される。第２のラッチ６０４には書き込み用ラッチ信号ＷＳ２及び読み出し
用ラッチ信号ＲＳ２が入力される。第３のラッチ６０５には書き込み用ラッチ信号ＷＳ３
及び読み出し用ラッチ信号ＲＳ３が入力される。
サンプリング回路６０２において記憶素子６０９に書き込まれたデータは、第１のラッ
チ６０３が有する記憶素子６１０、第２のラッチ６０４が有する記憶素子６１１または第
３のラッチ６０５が有する記憶素子６１２に書き込まれ、保持される。記憶素子６１０、
記憶素子６１１または記憶素子６１２へのデータの書き込みは、書き込み用ラッチ信号Ｗ
Ｓ１〜ＷＳ３によって制御される。
そして記憶素子６１０、記憶素子６１１または記憶素子６１２において保持されている
データは、ビデオ信号として後段のＤＡ変換回路６０６にビデオ信号として入力される。
ＤＡ変換回路６０６へのビデオ信号の入力は、読み出し用ラッチ信号ＲＳ１〜ＲＳ３によ
って制御される。ＤＡ変換回路６０６は、入力されたデジタルのビデオ信号をアナログに
変換し、後段の画素部に入力する。
なお、本実施例において、様々な図を用いて述べてきたが、各々の図で述べた内容（一部
でもよい）は、別の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は
置き換えなどを自由に行うことが出来る。さらに、これまでに述べた図において、各々の
部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させることが
出来る。
同様に、本実施例の各々の図で述べた内容（一部でもよい）は、別の実施の形態および実
施例の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は置き換えなど
を自由に行うことが出来る。さらに、本実施例の図において、各々の部分に関して、別の
実施の形態および実施例の部分を組み合わせることにより、さらに多くの図を構成させる
ことが出来る。
なお、本実施例は、他の実施の形態および実施例で述べた内容（一部でもよい）を、具現
化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した場合
の一例、詳細に述べた場合の一例、応用した場合の一例、関連がある部分についての一例
などを示している。したがって、他の実施の形態および実施例で述べた内容は、本実施例
への適用、組み合わせ、又は置き換えを自由に行うことができる。
本実施例では、本発明の表示装置が有する、記憶回路内の記憶素子の構成について説明す
る。
図２０に、記憶素子の回路図を一例として示す。図２０では、３つの記憶回路がそれぞ
れ有する記憶素子８０１〜８０３の構成を例示している。記憶素子８０１の後段に記憶素
子８０２、記憶素子８０２の後段に記憶素子８０３が接続されている。なお図１２では各
記憶回路が有する記憶素子を１つずつ示しているが、実際には１ラインに含まれる画素の
数と同じか、それよりも多い数の記憶素子が、各記憶回路に設けられている。また信号線
駆動回路においてビデオ信号をデジタルからアナログに変換する場合は、１ラインの画素
数に、ビデオ信号のビット数を掛けた数と同じか、それよりも多い数の記憶素子を、各記
憶回路に設ける。
記憶素子８０１には書き込み用ラッチ信号ＷＳ１及び読み出し用ラッチ信号ＲＳ１が入
力される。記憶素子８０２には書き込み用ラッチ信号ＷＳ２及び読み出し用ラッチ信号Ｒ
Ｓ２が入力される。記憶素子８０３には書き込み用ラッチ信号ＷＳ３及び読み出し用ラッ
チ信号ＲＳ３が入力される。
図２０では、記憶素子８０１〜８０３は同じ回路構成を有しているため、記憶素子８０
１を例に挙げ、各記憶素子の構成についてより詳しく説明する。
記憶素子８０１は、クロックドインバータ８０４、８０６、インバータ８０５、スイッ
チ回路８０７を有している。クロックドインバータ８０４、８０６の動作は、クロックド
インバータ８０４、８０６に入力される書き込み用ラッチ信号ＷＳ１によって制御される
。クロックドインバータ８０４には、サンプリング回路から、サンプリングされたビデオ
信号が入力される。クロックドインバータ８０４の出力は、インバータ８０５に与えられ
る。インバータ８０５とクロックドインバータ８０６は、一方の出力を一方の入力に互い
に与えることで、フリップフロップ回路を構成している。またインバータ８０５の出力は
、スイッチ回路８０７を介して、記憶回路の後段、例えば画素部の信号線、ＤＡ変換回路
などに与えられる。
スイッチ回路８０７の動作は、スイッチ回路８０７に入力される読み出し用ラッチ信号
ＲＳ１によって制御される。図２０にでは、スイッチ回路８０７が、トランスミッション
ゲート８０８、インバータ８０９を有する例を示している。トランスミッションゲート８
０８には、読み出し用ラッチ信号ＲＳ１と、インバータ８０９によって反転させられた読
み出し用ラッチ信号ＲＳ１とが入力されており、これらの信号によってトランスミッショ
ンゲート８０８のスイッチングが制御されている。
なお、本実施例において、様々な図を用いて述べてきたが、各々の図で述べた内容（一部
でもよい）は、別の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は
置き換えなどを自由に行うことが出来る。さらに、これまでに述べた図において、各々の
部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させることが
出来る。
同様に、本実施例の各々の図で述べた内容（一部でもよい）は、別の実施の形態および実
施例の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は置き換えなど
を自由に行うことが出来る。さらに、本実施例の図において、各々の部分に関して、別の
実施の形態および実施例の部分を組み合わせることにより、さらに多くの図を構成させる
ことが出来る。
なお、本実施例は、他の実施の形態および実施例で述べた内容（一部でもよい）を、具現
化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した場合
の一例、詳細に述べた場合の一例、応用した場合の一例、関連がある部分についての一例
などを示している。したがって、他の実施の形態および実施例で述べた内容は、本実施例
への適用、組み合わせ、又は置き換えを自由に行うことができる。
本実施例では、本発明の表示装置の１つである、アクティブマトリクス型の発光装置が
有する画素部の構成について説明する。
アクティブマトリクス型の発光装置は、各画素に表示素子に相当する発光素子が設けら
れている。発光素子は自ら発光するため視認性が高く、液晶表示装置で必要なバックライ
トが要らず薄型化に最適であると共に、視野角にも制限が無い。本実施例では、発光素子
の１つである有機発光素子（ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ
Ｄｉｏｄｅ）を用いた発光装置について説明するが、本発明は他の発光素子を用いた発
光装置であっても良い。
ＯＬＥＤは、電場を加えることで発生するルミネッセンス（Ｅｌｅｃｔｒｏｌｕｍｉｎ
ｅｓｃｅｎｃｅ）が得られる材料を含む層（以下、電界発光層と記す）と、陽極層と、陰
極層とを有している。エレクトロルミネッセンスには、一重項励起状態から基底状態に戻
る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが
、本発明の発光装置は、上述した発光のうちの、いずれか一方の発光を用いていても良い
し、または両方の発光を用いていても良い。
本実施例の発光装置の画素部３０１の拡大図を図１６（Ａ）に示す。画素部３０１はマ
トリクス状に配置された複数の画素３０４を有している。またＳ１〜Ｓｘは信号線、Ｖ１
〜Ｖｘは電源線、Ｇ１〜Ｇｙは走査線に相当する。本実例の場合、画素３０４は、信号線
Ｓ１〜Ｓｘと、電源線Ｖ１〜Ｖｘと、走査線Ｇ１〜Ｇｙとを１つずつ有している。
画素３０４の拡大図を図１６（Ｂ）に示す。図１６（Ｂ）において、３０５はスイッチ
ング用トランジスタである。スイッチング用トランジスタ３０５のゲート電極は、走査線
Ｇｊ（ｊ＝１〜ｙ）に接続されている。スイッチング用トランジスタ３０５のソース領域
とドレイン領域は、一方が信号線Ｓｉ（ｉ＝１〜ｘ）に、もう一方が駆動用トランジスタ
３０６のゲート電極にそれぞれ接続されている。また電源線Ｖｉ（ｉ＝１〜ｘ）と、駆動
用トランジスタ３０６のゲート電極の間には、各画素が有する保持容量３０８が設けられ
ている。
保持容量３０８はスイッチング用トランジスタ３０５がオフの時、駆動用トランジスタ
３０６のゲート電圧（ゲート電極とソース領域間の電位差）を保持するために設けられて
いる。なお本実施例では保持容量３０８を設ける構成を示したが、本発明はこの構成に限
定されず、保持容量３０８を設けなくても良い。
また、駆動用トランジスタ３０６のソース領域とドレイン領域は、一方が電源線Ｖｉ（
ｉ＝１〜ｘ）に接続され、もう一方は発光素子３０７に接続されている。発光素子３０７
は陽極と陰極と、陽極と陰極との間に設けられた電界発光層とからなる。陽極が駆動用ト
ランジスタ３０６のソース領域またはドレイン領域と接続している場合、陽極が画素電極
、陰極が対向電極となる。逆に陰極が駆動用トランジスタ３０６のソース領域またはドレ
イン領域と接続している場合、陰極が画素電極、陽極が対向電極となる。
発光素子３０７の対向電極と、電源線Ｖｉには、それぞれ所定の電圧が与えられている
。
走査線駆動回路から走査線Ｇ１〜Ｇｙに入力される選択信号のパルスに従って、走査線
Ｇｊが選択される、言い換えると走査線Ｇｊに対応するラインの画素３０４が選択される
と、該ラインの画素３０４において走査線Ｇｊにゲート電極が接続されたスイッチング用
トランジスタ３０５がオンになる。そして信号線Ｓｉにビデオ信号が入力されると、該ビ
デオ信号の電圧に従って駆動用トランジスタ３０６のゲート電圧が決まる。駆動用トラン
ジスタ３０６がオンになった場合、電源線Ｖｉと発光素子３０７が電気的に接続され、電
流の供給により発光素子３０７が発光する。逆に、駆動用トランジスタ３０６がオフにな
った場合、電源線Ｖｉと発光素子３０７は電気的に接続されないので、発光素子３０７へ
の電流の供給は行われず、発光素子３０７は発光しない。
なおスイッチング用トランジスタ３０５、駆動用トランジスタ３０６は、ｎチャネル型
トランジスタでもｐチャネル型トランジスタでもどちらでも用いることができる。ただし
駆動用トランジスタ３０６のソース領域またはドレイン領域が発光素子３０７の陽極と接
続されている場合、駆動用トランジスタ３０６はｐチャネル型トランジスタであることが
望ましい。また、駆動用トランジスタ３０６のソース領域またはドレイン領域が発光素子
３０７の陰極と接続されている場合、駆動用トランジスタ３０６はｎチャネル型トランジ
スタであることが望ましい。
またスイッチング用トランジスタ３０５、駆動用トランジスタ３０６は、シングルゲー
ト構造ではなく、ダブルゲート構造、やトリプルゲート構造などのマルチゲート構造を有
していても良い。
なお本発明は、図１６に示した回路構成だけではなく、様々な回路構成を持った画素を有
する表示装置に適用できる。本発明の表示装置が有する画素は、例えば、駆動用トランジ
スタの閾値電圧を補正できる閾値補正型の回路構成や、電流を入力することで駆動用トラ
ンジスタの閾値及び移動度を補正できる電流入力型の回路構成などを有していても良い。
なお、本実施例において、様々な図を用いて述べてきたが、各々の図で述べた内容（一部
でもよい）は、別の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は
置き換えなどを自由に行うことが出来る。さらに、これまでに述べた図において、各々の
部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させることが
出来る。
同様に、本実施例の各々の図で述べた内容（一部でもよい）は、別の実施の形態および実
施例の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は置き換えなど
を自由に行うことが出来る。さらに、本実施例の図において、各々の部分に関して、別の
実施の形態および実施例の部分を組み合わせることにより、さらに多くの図を構成させる
ことが出来る。
なお、本実施例は、他の実施の形態および実施例で述べた内容（一部でもよい）を、具現
化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した場合
の一例、詳細に述べた場合の一例、応用した場合の一例、関連がある部分についての一例
などを示している。したがって、他の実施の形態および実施例で述べた内容は、本実施例
への適用、組み合わせ、又は置き換えを自由に行うことができる。
本実施例では、本発明の表示装置の１つである、アクティブマトリクス型の液晶表示装
置が有する画素部の構成について説明する。
本実施例の発光装置の画素部４０１の拡大図を図１７に示す。図１７において、画素部
４０１には複数の画素４０２がマトリクス状に設けられている。またＳ１〜Ｓｘは信号線
、Ｇ１〜Ｇｙは走査線に相当する。本実例の場合、画素３０４は、信号線Ｓ１〜Ｓｘと、
走査線Ｇ１〜Ｇｙとを１つずつ有している。
画素４０２は、スイッチング素子として機能するトランジスタ４０３と、表示素子に相
当する液晶セル４０４と、保持容量４０５とを有している。液晶セル４０４は、画素電極
と、対向電極と、画素電極と対向電極の間に教示された液晶とを有している。トランジス
タ４０３のゲート電極は走査線Ｇｊ（ｊ＝１〜ｙ）に接続されており、トランジスタ４０
３のソース領域またはドレイン領域は、一方が信号線Ｓｉ（ｉ＝１〜ｘ）に、他方が液晶
セル４０４の画素電極に接続されている。また保持容量４０５が有する２つの電極は、一
方が液晶セル４０４の画素電極に、他方がコモン電極に接続されている。コモン電極は液
晶セル４０４の対向電極に接続されていても良いし、他の走査線に接続されていても良い
。
走査線駆動回路から走査線Ｇ１〜Ｇｙに入力される選択信号のパルスに従って、走査線
Ｇｊが選択される、言い換えると走査線Ｇｊに対応するラインの画素４０２が選択される
と、該ラインの画素４０２において走査線Ｇｊにゲート電極が接続されたトランジスタ４
０３がオンになる。そして信号線駆動回路から信号線Ｓｉにビデオ信号が入力されると、
該ビデオ信号の電圧に従って液晶セル４０４の画素電極と対向電極の間に電圧が印加され
る。液晶セル４０４は、画素電極と対向電極の間に印加される電圧の値に従って、その透
過率が決まる。また液晶セル４０４の画素電極と対向電極の間の電圧は、保持容量４０５
において保持される。
なお、本実施例において、様々な図を用いて述べてきたが、各々の図で述べた内容（一部
でもよい）は、別の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は
置き換えなどを自由に行うことが出来る。さらに、これまでに述べた図において、各々の
部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させることが
出来る。
同様に、本実施例の各々の図で述べた内容（一部でもよい）は、別の実施の形態および実
施例の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は置き換えなど
を自由に行うことが出来る。さらに、本実施例の図において、各々の部分に関して、別の
実施の形態および実施例の部分を組み合わせることにより、さらに多くの図を構成させる
ことが出来る。
なお、本実施例は、他の実施の形態および実施例で述べた内容（一部でもよい）を、具現
化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した場合
の一例、詳細に述べた場合の一例、応用した場合の一例、関連がある部分についての一例
などを示している。したがって、他の実施の形態および実施例で述べた内容は、本実施例
への適用、組み合わせ、又は置き換えを自由に行うことができる。
本実施例では、１フレーム期間内において画素部にビデオ信号を入力するタイミングに
ついて、図１３を用いて説明する。
図１３（Ａ）は、１フレーム期間を複数のサブフレーム期間ＳＦ１〜ＳＦ６に分割して
動作させる場合において、ビデオ信号を画素部に入力するタイミングを表すタイミングチ
ャートである。横軸は時間を示し、縦軸は走査線駆動回路によって選択されるラインの走
査方向を示している。図１３（Ａ）では、６ビットのビデオ信号を用い、１フレーム期間
をビット数と同じ数である６つのサブフレーム期間に分割する場合を例に挙げている。た
だし本発明においてビデオ信号のビット数は６に限定されない。
サブフレーム期間ＳＦ１〜ＳＦ６は、各画素にビデオ信号を入力するための書き込み期
間Ｔａをそれぞれ有する。書き込み期間Ｔａでは、走査線駆動回路により各ラインの画素
が順に選択される。そして選択されたラインの画素に、信号線駆動回路からビデオ信号が
入力される。そしてビデオ信号の入力が終了したラインの画素から順に、ビデオ信号に従
って表示が行われる。全てのラインの画素におけるビデオ信号の入力が終了すると、書き
込み期間が終了する。なお１つの書き込み期間に１ビット分のビデオ信号が画素部に入力
されるので、書き込み期間Ｔａが全て終了して、初めて６ビットのビデオ信号を全て入力
したことになる。
そして１つの書き込み期間が終了すると、次のサブフレーム期間の書き込み期間が出現
するまで、画素部に入力されたビデオ信号に従って、引き続き表示が行われる。次に別の
サブフレーム期間に対応する書き込み期間が出現し、上記動作を繰り返す。そして全ての
サブフレーム期間が順に出現することで、１フレーム期間が形成される。
１フレーム期間内における全てのサブフレーム期間が出現すると、階調を有する画像を
表示することができる。階調数は、各サブフレーム期間における表示素子の輝度を制御す
ることで、決めることができる。例えば６ビットのビデオ信号で６４階調を表示する場合
、階調数を線形に変化させるならば、サブフレーム期間ＳＦ１〜ＳＦ６の長さの比を、長
い方から順に２５：２４：２３：２２：２１：２０とする。
なお上記動作では、画素が有する表示素子の輝度がビデオ信号に従って制御されている
が、本発明はこの構成に限定されない。例えば、ビデオ信号に依らず、表示素子の輝度を
強制的に最も低い状態にする非表示期間を設けても良い。なお上記非表示期間は必ずしも
設ける必要はない。しかし、サブフレーム期間の長さが書き込み期間よりも短い場合に、
上述したような非表示期間を設ける必要が生じる。非表示期間を設けることで、画素部に
おいて２行以上の画素に並行してビデオ信号を入力する必要がなくなる。
なお一つのサブフレーム期間をさらに複数に分割して、動作させても良い。この場合、
分割されたサブフレーム期間も書き込み期間Ｔａをそれぞれ有する。
次に、１フレーム期間に書き込み期間Ｔａが１つだけ出現する場合について説明する。
図１３（Ｂ）は、ビデオ信号を画素部に入力するタイミングを表すタイミングチャートで
ある。横軸は時間を示し、縦軸は走査線駆動回路によって選択されるラインの走査方向を
示している。
図１３（Ｂ）では、書き込み期間Ｔａにおいて、走査線駆動回路により各ラインの画素
が順に選択される。そして選択されたラインの画素に、信号線駆動回路からアナログのビ
デオ信号が入力される。そして書き込み期間Ｔａにおいてビデオ信号の入力が終了したラ
インの画素から順に、ビデオ信号に従って表示が行われる。全てのラインの画素における
ビデオ信号の入力が終了すると、書き込み期間が終了する。次に書き込み期間Ｔａにおい
て画素部に入力されたビデオ信号に従って、次のフレーム期間が出現するまで表示が行わ
れる。
なお図１３（Ｂ）において書き込み期間Ｔａの長さは、１フレーム期間に収まる長さで
あれば、設計者が適宜設定することができる。書き込み期間Ｔａを１フレーム期間と同程
度の長さにすることで、ビデオ信号の書き込み時における信号線駆動回路の駆動周波数を
低減でき、消費電力も低減できる。
なお、本実施例において、様々な図を用いて述べてきたが、各々の図で述べた内容（一部
でもよい）は、別の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は
置き換えなどを自由に行うことが出来る。さらに、これまでに述べた図において、各々の
部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させることが
出来る。
同様に、本実施例の各々の図で述べた内容（一部でもよい）は、別の実施の形態および実
施例の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は置き換えなど
を自由に行うことが出来る。さらに、本実施例の図において、各々の部分に関して、別の
実施の形態および実施例の部分を組み合わせることにより、さらに多くの図を構成させる
ことが出来る。
なお、本実施例は、他の実施の形態および実施例で述べた内容（一部でもよい）を、具現
化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した場合
の一例、詳細に述べた場合の一例、応用した場合の一例、関連がある部分についての一例
などを示している。したがって、他の実施の形態および実施例で述べた内容は、本実施例
への適用、組み合わせ、又は置き換えを自由に行うことができる。
本実施例では、本発明の表示装置の一つである発光装置を例に挙げ、その外観について
図１８を用いて説明する。図１８（Ａ）は、第１の基板上に形成されたトランジスタ及び
発光素子を、第１の基板と第２の基板の間にシール材で封止したパネルの上面図であり、
図１８（Ｂ）は、図１８（Ａ）のＡ−Ａ’における断面図に相当する。
第１の基板４００１上に設けられた画素部４００２と、信号線駆動回路４００３と、走
査線駆動回路４００４とを囲むように、シール材４０２０が設けられている。また画素部
４００２、信号線駆動回路４００３及び走査線駆動回路４００４の上に、第２の基板４０
０６が設けられている。よって画素部４００２、信号線駆動回路４００３及び走査線駆動
回路４００４は、第１の基板４００１と第２の基板４００６の間において、シール材４０
２０により、充填材４００７と共に密封されている。
また第１の基板４００１上に設けられた画素部４００２、信号線駆動回路４００３及び
走査線駆動回路４００４は、それぞれトランジスタを複数有している。図１８（Ｂ）では
、信号線駆動回路４００３に含まれるトランジスタ４００８と、画素部４００２に含まれ
る駆動用トランジスタ４００９及びスイッチング用トランジスタ４０１０とを例示してい
る。
また発光素子４０１１は、駆動用トランジスタ４００９のソース領域またはドレイン領
域と接続されている配線４０１７の一部を、その画素電極として用いている。また発光素
子４０１１は、画素電極の他に対向電極４０１２と電界発光層４０１３を有している。な
お発光素子４０１１の構成は、本実施例に示した構成に限定されない。発光素子４０１１
から取り出す光の方向や、駆動用トランジスタ４００９の極性などに合わせて、発光素子
４０１１の構成は適宜変えることができる。
また信号線駆動回路４００３、走査線駆動回路４００４または画素部４００２に与えら
れる各種信号及び電圧は、図１８（Ｂ）に示す断面図では図示されていないが、引き出し
配線４０１４及び４０１５を介して、接続端子４０１６から供給されている。
本実施例では、接続端子４０１６が、発光素子４０１１が有する対向電極４０１２と同
じ導電膜から形成されている。また、引き出し配線４０１４は、配線４０１７と同じ導電
膜から形成されている。また引き出し配線４０１５は、駆動用トランジスタ４００９、ス
イッチング用トランジスタ４０１０、トランジスタ４００８がそれぞれ有するゲート電極
と、同じ導電膜から形成されている。
接続端子４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して
電気的に接続されている。
なお、第１の基板４００１、第２の基板４００６として、ガラス、金属（代表的にはス
テンレス）、セラミックス、プラスチックを用いることができる。但し、発光素子４０１
１からの光の取り出し方向に位置する第２の基板４００６は、透光性を有していなければ
ならない。よって第２の基板４００６は、ガラス板、プラスチック板、ポリエステルフィ
ルムまたはアクリルフィルムのような透光性を有する材料を用いることが望ましい。
また、充填材４００７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化
樹脂または熱硬化樹脂を用いることができる。本実施例では充填材４００７として窒素を
用いる例を示している。
なお、本実施例において、様々な図を用いて述べてきたが、各々の図で述べた内容（一部
でもよい）は、別の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は
置き換えなどを自由に行うことが出来る。さらに、これまでに述べた図において、各々の
部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させることが
出来る。
同様に、本実施例の各々の図で述べた内容（一部でもよい）は、別の実施の形態および実
施例の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は置き換えなど
を自由に行うことが出来る。さらに、本実施例の図において、各々の部分に関して、別の
実施の形態および実施例の部分を組み合わせることにより、さらに多くの図を構成させる
ことが出来る。
なお、本実施例は、他の実施の形態および実施例で述べた内容（一部でもよい）を、具現
化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した場合
の一例、詳細に述べた場合の一例、応用した場合の一例、関連がある部分についての一例
などを示している。したがって、他の実施の形態および実施例で述べた内容は、本実施例
への適用、組み合わせ、又は置き換えを自由に行うことができる。
本発明の表示装置は、消費電力を抑えることができるので、携帯電話、携帯型ゲーム機
または電子書籍、ビデオカメラ、デジタルスチルカメラ等の、手で支えて用いる携帯用の
電子機器が有する表示部として用いるのに最適である。
その他、本発明の表示装置を用いることができる電子機器として、ゴーグル型ディスプ
レイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオ
ーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、記録媒体を備えた
画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の
記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）などが挙げられる
。これら電子機器の具体例を図１９に示す。
図１９（Ａ）は携帯電話であり、本体２１０１、表示部２１０２、音声入力部２１０３
、音声出力部２１０４、操作キー２１０５を有する。表示部２１０２に本発明の表示装置
を用いることで、消費電力を抑えることができる携帯電話が得られる。
図１９（Ｂ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、
外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０
７、音声入力部２６０８、操作キー２６０９、接眼部２６１０等を有する。表示部２６０
２に本発明の表示装置を用いることで、消費電力を抑えることができるビデオカメラが得
られる。
図１９（Ｃ）は映像表示装置であり、筐体２４０１、表示部２４０２、スピーカー部２
４０３等を有する。表示部２４０２に本発明の表示装置を用いることで、消費電力を抑え
ることができる映像表示装置が得られる。なお、映像表示装置には、パーソナルコンピュ
ータ用、ＴＶ放送受信用、広告表示用などの、映像を表示するための全ての映像表示装置
が含まれる。
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが
可能である。
なお、本実施例において、様々な図を用いて述べてきたが、各々の図で述べた内容（一部
でもよい）は、別の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は
置き換えなどを自由に行うことが出来る。さらに、これまでに述べた図において、各々の
部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させることが
出来る。
同様に、本実施例の各々の図で述べた内容（一部でもよい）は、別の実施の形態および実
施例の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は置き換えなど
を自由に行うことが出来る。さらに、本実施例の図において、各々の部分に関して、別の
実施の形態および実施例の部分を組み合わせることにより、さらに多くの図を構成させる
ことが出来る。
なお、本実施例は、他の実施の形態および実施例で述べた内容（一部でもよい）を、具現
化した場合の一例、少し変形した場合の一例、一部を変更した場合の一例、改良した場合
の一例、詳細に述べた場合の一例、応用した場合の一例、関連がある部分についての一例
などを示している。したがって、他の実施の形態および実施例で述べた内容は、本実施例
への適用、組み合わせ、又は置き換えを自由に行うことができる。
１００ 画素部
１０１ 走査線駆動回路
１０２ 信号線駆動回路
１０３ シフトレジスタ
１０４ サンプリング回路
１０５ ラッチ
１０６ ラッチ
１０７ ラッチ
１０８ ラッチ
１１０ データ比較部
１１１ ＲＡＭ
１１２ ＲＡＭ
１１３ 制御回路
１１４ データフォーマット回路
１１５ コンパレータ
１１６ アドレスメモリ
１１７ 演算回路
１１８ ＰＬＬ回路
１１９ 信号制御回路
１２０ カウンタ
１２１ シフトレジスタ
１２２ バッファ
１３１ 絶縁膜
２００ 画素部
２０１ 走査線駆動回路
２０２ 信号線駆動回路
２０３ シフトレジスタ
２０４ サンプリング回路
２０５ ラッチ
２０６ ラッチ
２０７ ラッチ
２０８ ラッチ
２０９ ＤＡ変換回路
３０１ 画素部
３０４ 画素
３０５ スイッチング用トランジスタ
３０６ 駆動用トランジスタ
３０７ 発光素子
３０８ 保持容量
４０１ 画素部
４０２ 画素
４０３ トランジスタ
４０４ 液晶セル
４０５ 保持容量
５０１ シフトレジスタ
５０２ サンプリング回路
５０３ ラッチ
５０４ ラッチ
５０５ ラッチ
５０６ レベルシフタ
５０７ バッファ
５０８ ディレイ型フリップフロップ（ＤＦＦ）
５０９ 記憶素子
５１０ 記憶素子
５１１ 記憶素子
５１２ 記憶素子
６０１ シフトレジスタ
６０２ サンプリング回路
６０３ ラッチ
６０４ ラッチ
６０５ ラッチ
６０６ ＤＡ変換回路
６０８ ディレイ型フリップフロップ（ＤＦＦ）
６０９ 記憶素子
６１０ 記憶素子
６１１ 記憶素子
６１２ 記憶素子
８０１ 記憶素子
８０２ 記憶素子
８０３ 記憶素子
８０４ クロックドインバータ
８０５ インバータ
８０６ クロックドインバータ
８０７ スイッチ回路
８０８ トランスミッションゲート
８０９ インバータ
２０２３ 発光ダイオード
２１０１ 本体
２１０２ 表示部
２１０３ 音声入力部
２１０４ 音声出力部
２１０５ 操作キー
２４０１ 筐体
２４０２ 表示部
２４０３ スピーカー部
２６０１ 本体
２６０２ 表示部
２６０３ 筐体
２６０４ 外部接続ポート
２６０５ リモコン受信部
２６０６ 受像部
２６０７ バッテリー
２６０８ 音声入力部
２６０９ 操作キー
２６１０ 接眼部
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００６ 基板
４００７ 充填材
４００８ トランジスタ
４００９ 駆動用トランジスタ
４０１０ スイッチング用トランジスタ
４０１１ 発光素子
４０１２ 対向電極
４０１３ 電界発光層
４０１４ 配線
４０１５ 配線
４０１６ 接続端子
４０１７ 配線
４０１８ ＦＰＣ
４０１９ 異方性導電膜
４０２０ シール材
１０１０１ 基板
１０１０２ 絶縁膜
１０１０３ 導電層
１０１０４ 絶縁膜
１０１０５ 半導体層
１０１０６ 半導体層
１０１０７ 導電層
１０１０８ 絶縁膜
１０１０９ 導電層
１０１１０ 配向膜
１０１１２ 配向膜
１０１１３ 導電層
１０１１４ 遮光膜
１０１１５ カラーフィルタ
１０１１６ 基板
１０１１７ スペーサ
１０１１８ 液晶分子
１０２０１ 基板
１０２０２ 絶縁膜
１０２０３ 導電層
１０２０４ 絶縁膜
１０２０５ 半導体層
１０２０６ 半導体層
１０２０７ 導電層
１０２０８ 絶縁膜
１０２０９ 導電層
１０２１０ 配向膜
１０２１２ 配向膜
１０２１３ 導電層
１０２１４ 遮光膜
１０２１５ カラーフィルタ
１０２１６ 基板
１０２１７ スペーサ
１０２１８ 液晶分子
１０２１９ 配向制御用突起
１０２３１ 基板
１０２３２ 絶縁膜
１０２３３ 導電層
１０２３４ 絶縁膜
１０２３５ 半導体層
１０２３６ 半導体層
１０２３７ 導電層
１０２３８ 絶縁膜
１０２３９ 導電層
１０２４０ 配向膜
１０２４２ 配向膜
１０２４３ 導電層
１０２４４ 遮光膜
１０２４５ カラーフィルタ
１０２４６ 基板
１０２４７ スペーサ
１０２４８ 液晶分子
１０２４９ 電極切り欠き部
１０３０１ 基板
１０３０２ 絶縁膜
１０３０３ 導電層
１０３０４ 絶縁膜
１０３０５ 半導体層
１０３０６ 半導体層
１０３０７ 導電層
１０３０８ 絶縁膜
１０３０９ 導電層
１０３１０ 配向膜
１０３１２ 配向膜
１０３１４ 遮光膜
１０３１５ カラーフィルタ
１０３１６ 基板
１０３１７ スペーサ
１０３１８ 液晶分子
１０３３１ 基板
１０３３２ 絶縁膜
１０３３３ 導電層
１０３３４ 絶縁膜
１０３３５ 半導体層
１０３３６ 半導体層
１０３３７ 導電層
１０３３８ 絶縁膜
１０３３９ 導電層
１０３４０ 配向膜
１０３４２ 配向膜
１０３４３ 導電層
１０３４４ 遮光膜
１０３４５ カラーフィルタ
１０３４６ 基板
１０３４７ スペーサ
１０３４８ 液晶分子
１０３４９ 絶縁膜
１０４０１ 走査線
１０４０２ 映像信号線
１０４０３ 容量線
１０４０４ トランジスタ
１０４０５ 画素電極
１０４０６ 画素容量
１０５０１ 走査線
１０５０２ 映像信号線
１０５０３ 容量線
１０５０４ トランジスタ
１０５０５ 画素電極
１０５０６ 画素容量
１０５０７ 配向制御用突起
１０５１１ 走査線
１０５１２ 映像信号線
１０５１３ 容量線
１０５１４ トランジスタ
１０５１５ 画素電極
１０５１６ 画素容量
１０５１７ 電極切り欠き部
１０６０１ 走査線
１０６０２ 映像信号線
１０６０３ 共通電極
１０６０４ トランジスタ
１０６０５ 画素電極
１０６１１ 走査線
１０６１２ 映像信号線
１０６１３ 共通電極
１０６１４ トランジスタ
１０６１５ 画素電極
２０１０１ バックライトユニット
２０１０２ 拡散板
２０１０３ 導光板
２０１０４ 反射板
２０１０５ ランプリフレクタ
２０１０６ 光源
２０１０７ 液晶パネル
２０２０１ バックライトユニット
２０２０２ ランプリフレクタ
２０２０３ 冷陰極管
２０２１１ バックライトユニット
２０２１２ ランプリフレクタ
２０２１３ 発光ダイオード
２０２２１ バックライトユニット
２０２２２ ランプリフレクタ
２０２２３ 発光ダイオード
２０２２４ 発光ダイオード
２０２２５ 発光ダイオード
２０２３１ バックライトユニット
２０２３２ ランプリフレクタ
２０２３３ 発光ダイオード
２０２３４ 発光ダイオード
２０２３５ 発光ダイオード
２０３００ 偏光フィルム
２０３０１ 保護フィルム
２０３０２ 基板フィルム
２０３０３ ＰＶＡ偏光フィルム
２０３０４ 基板フィルム
２０３０５ 粘着剤層
２０３０６ 離型フィルム
２０４０１ 映像信号
２０４０２ 制御回路
２０４０３ 信号線駆動回路
２０４０４ 走査線駆動回路
２０４０５ 画素部
２０４０６ 照明手段
２０４０７ 電源
２０４０８ 駆動回路部
２０４１０ 走査線
２０４１２ 信号線
２０４３１ シフトレジスタ
２０４３２ ラッチ
２０４３３ ラッチ
２０４３４ レベルシフタ
２０４３５ バッファ
２０４４１ シフトレジスタ
２０４４２ レベルシフタ
２０４４３ バッファ
２０５００ バックライトユニット
２０５０１ 拡散板
２０５０２ 遮光板
２０５０３ ランプリフレクタ
２０５０４ 光源
２０５０５ 光源
２０５１０ バックライトユニット
２０５１１ 拡散板
２０５１２ 遮光板
２０５１３ ランプリフレクタ
２０５１４ 光源
３０１０１ 符号化回路
３０１０２ フレームメモリ
３０１０３ 補正回路
３０１０４ ＤＡ変換回路
３０１１２ フレームメモリ
３０１１３ 補正回路
３０１２１ 入力電圧
３０１２２ 入力電圧
３０１２３ 出力輝度
３０１２４ 出力輝度
３０１３１ 入力映像信号
３０１３２ 出力映像信号
３０１３３ 信号
３０２０１ トランジスタ
３０２０２ 補助容量
３０２０３ 表示素子
３０２０４ 映像信号線
３０２０５ 走査線
３０２０６ コモン線
３０２１１ トランジスタ
３０２１２ 補助容量
３０２１３ 表示素子
３０２１４ 映像信号線
３０２１５ 走査線
３０２１６ コモン線
３０２１７ コモン線
３０３０１ 拡散板
３０３０２ 冷陰極管
３０３１１ 拡散板
３０３１２ 光源
４０１００ 画素
４０１０１ トランジスタ
４０１０２ 液晶素子
４０１０３ 容量素子
４０１０４ 配線
４０１０５ 配線
４０１０６ 配線
４０１０７ 対向電極
４０１１０ 画素
４０１１１ トランジスタ
４０１１２ 液晶素子
４０１１３ 容量素子
４０１１４ 配線
４０１１５ 配線
４０１１６ 配線
４０２００ 画素
４０２０１ トランジスタ
４０２０２ 液晶素子
４０２０３ 容量素子
４０２０４ 配線
４０２０５ 配線
４０２０６ 配線
４０２０７ 対向電極
４０２１０ 画素
４０２１１ トランジスタ
４０２１２ 液晶素子
４０２１３ 容量素子
４０２１４ 配線
４０２１５ 配線
４０２１６ 配線
４０２１７ 対向電極
４０３００ サブ画素
４０３０１ トランジスタ
４０３０２ 液晶素子
４０３０３ 容量素子
４０３０４ 配線
４０３０５ 配線
４０３０６ 配線
４０３０７ 対向電極
４０３１０ サブ画素
４０３１１ トランジスタ
４０３１２ 液晶素子
４０３１３ 容量素子
４０３１５ 配線
４０３１６ 配線
４０３１７ 対向電極
４０３２０ 画素
５０１００ 液晶層
５０１０１ 基板
５０１０２ 基板
５０１０３ 偏光板
５０１０４ 偏光板
５０１０５ 電極
５０１０６ 電極
５０２００ 液晶層
５０２０１ 基板
５０２０２ 基板
５０２０３ 偏光板
５０２０４ 偏光板
５０２０５ 電極
５０２０６ 電極
５０２１０ 液晶層
５０２１１ 基板
５０２１２ 基板
５０２１３ 偏光板
５０２１４ 偏光板
５０２１５ 電極
５０２１６ 電極
５０３００ 液晶層
５０３０１ 基板
５０３０２ 基板
５０３０３ 偏光板
５０３０４ 偏光板
５０３０５ 電極
５０３０６ 電極
５０３１０ 液晶層
５０３１１ 基板
５０３１２ 基板
５０３１３ 偏光板
５０３１４ 偏光板
５０３１５ 電極
５０３１６ 電極
５０４００ 液晶層
５０４０１ 基板
５０４０２ 基板
５０４０３ 偏光板
５０４０４ 偏光板
５０４０５ 電極
５０４０６ 電極
５０４１０ 液晶層
５０４１１ 基板
５０４１２ 基板
５０４１３ 偏光板
５０４１４ 偏光板
５０４１５ 電極
５０４１６ 電極
５０４１７ 絶縁膜
５０５０１ 画素電極
５０５０３ 突起物
５０６０１ 画素電極
５０６０２ 画素電極
５０６１１ 画素電極
５０６１２ 画素電極
５０６３１ 画素電極
５０６３２ 画素電極
５０６４１ 画素電極
５０６４２ 画素電極
５０７０１ 画素電極
５０７０２ 画素電極
５０７１１ 画素電極
５０７１２ 画素電極
５０７３１ 画素電極
５０７３２ 画素電極
５０７４１ 画素電極
５０７４２ 画素電極
６０１０５ トランジスタ
６０１０６ 配線
６０１０７ 配線
６０１０８ トランジスタ
６０１１１ 配線
６０１１２ 対向電極
６０１１３ コンデンサ
６０１１５ 画素電極
６０１１６ 隔壁
６０１１７ 有機導電体膜
６０１１８ 有機薄膜
６０１１９ 基板
６０２００ 基板
６０２０１ 配線
６０２０２ 配線
６０２０３ 配線
６０２０４ 配線
６０２０５ トランジスタ
６０２０６ トランジスタ
６０２０７ トランジスタ
６０２０８ 画素電極
６０２１１ 隔壁
６０２１２ 有機導電体膜
６０２１３ 有機薄膜
６０２１４ 対向電極
６０３００ 基板
６０３０１ 配線
６０３０２ 配線
６０３０３ 配線
６０３０４ 配線
６０３０５ トランジスタ
６０３０６ トランジスタ
６０３０７ トランジスタ
６０３０８ トランジスタ
６０３０９ 画素電極
６０３１１ 配線
６０３１２ 配線
６０３２１ 隔壁
６０３２２ 有機導電体膜
６０３２３ 有機薄膜
６０３２４ 対向電極
８０３００ 画素
８０３０１ スイッチング用トランジスタ
８０３０２ 駆動用トランジスタ
８０３０３ 容量素子
８０３０４ 発光素子
８０３０５ 信号線
８０３０６ 走査線
８０３０７ 電源線
８０３０８ 共通電極
８０３０９ 整流素子
８０４００ 画素
８０４０１ スイッチング用トランジスタ
８０４０２ 駆動用トランジスタ
８０４０３ 容量素子
８０４０４ 発光素子
８０４０５ 信号線
８０４０６ 走査線
８０４０７ 電源線
８０４０８ 共通電極
８０４０９ 整流素子
８０４１０ 走査線
８０５００ 画素
８０５０１ スイッチング用トランジスタ
８０５０２ 駆動用トランジスタ
８０５０３ 容量素子
８０５０４ 発光素子
８０５０５ 信号線
８０５０６ 走査線
８０５０７ 電源線
８０５０８ 共通電極
８０５０９ 消去用トランジスタ
８０５１０ 走査線
８０６００ 駆動用トランジスタ
８０６０１ スイッチ
８０６０２ スイッチ
８０６０３ スイッチ
８０６０４ 容量素子
８０６０５ 容量素子
８０６１１ 信号線
８０６１２ 電源線
８０６１３ 走査線
８０６１４ 走査線
８０６２０ 発光素子
８０６２１ 共通電極
８０７００ 駆動用トランジスタ
８０７０１ スイッチ
８０７０２ スイッチ
８０７０３ スイッチ
８０７０４ 容量素子
８０７１１ 信号線
８０７１２ 電源線
８０７１３ 走査線
８０７１４ 走査線
８０７３０ 発光素子
８０７３１ 共通電極
８０７３４ 走査線
１００５０６ 不純物領域
１１０１１１ 基板
１１０１１２ 絶縁膜
１１０１１３ 半導体層
１１０１１４ 半導体層
１１０１１５ 半導体層
１１０１１６ 絶縁膜
１１０１１７ ゲート電極
１１０１１８ 絶縁膜
１１０１１９ 絶縁膜
１１０１２１ サイドウォ−ル
１１０１２２ マスク
１１０１２３ 導電膜
１１０２０１ 基板
１１０２０２ 絶縁膜
１１０２０３ 導電層
１１０２０４ 導電層
１１０２０５ 導電層
１１０２０６ 半導体層
１１０２０７ 半導体層
１１０２０８ 半導体層
１１０２０９ 絶縁膜
１１０２１０ 絶縁膜
１１０２１１ 導電層
１１０２１２ 導電層
１１０２２０ トランジスタ
１１０２２１ 容量素子
１１０３０１ 基板
１１０３０３ 導電層
１１０３０２ 絶縁膜
１１０３０４ 導電層
１１０３０６ 半導体層
１１０３０７ 半導体層
１１０３０８ 半導体層
１１０３０９ 導電層
１１０３１０ 導電層
１１０３１１ 導電層
１１０３１２ 導電層
１１０３２０ トランジスタ
１１０３２１ 容量素子
１１０４０１ 基板
１１０４０２ 絶縁膜
１１０４０３ 導電層
１１０４０４ 導電層
１１０４０６ 半導体層
１１０４０７ 半導体層
１１０４０８ 半導体層
１１０４０９ 導電層
１１０４１０ 導電層
１１０４１１ 導電層
１１０４１２ 絶縁膜
１１０４２０ トランジスタ
１１０４２１ 容量素子
１１０５０１ 基板
１１０５０２ 絶縁膜
１１０５０３ 導電層
１１０５０４ 導電層
１１０５０５ 不純物領域
１１０５０６ 不純物領域
１１０５０７ 不純物領域
１１０５０８ ＬＤＤ領域
１１０５０９ ＬＤＤ領域
１１０５１０ チャネル形成領域
１１０５１１ 絶縁膜
１１０５１２ 導電層
１１０５１３ 導電層
１１０５２０ トランジスタ
１１０５２１ 容量素子
１１０５２２ 絶縁膜
１２０１００ 電極層
１２０１０２ 電界発光層
１２０１０３ 電極層
１２０１０４ 絶縁膜
１２０１０５ 絶縁膜
１２０１０６ 絶縁膜
１２０２００ 電極層
１２０２０１ 発光材料
１２０２０２ 電界発光層
１２０２０３ 電極層
１２０２０４ 絶縁膜
１２０２０５ 絶縁膜
１２０２０６ 絶縁膜
１３０１００ 背面投影型表示装置
１３０１０１ スクリーンパネル
１３０１０２ スピーカー
１３０１０４ 操作スイッチ類
１３０１１０ 筐体
１３０１１１ プロジェクタユニット
１３０１１２ ミラー
１３０２００ 前面投影型表示装置
１３０２０１ 投射光学系
１３０３０１ 光源ユニット
１３０３０２ 光源ランプ
１３０３０３ 光源光学系
１３０３０４ 変調ユニット
１３０３０５ ダイクロイックミラー
１３０３０６ 全反射ミラー
１３０３０８ 表示パネル
１３０３０９ プリズム
１３０３１０ 投射光学系
１３０４００ 変調ユニット
１３０４０１ ダイクロイックミラー
１３０４０２ ダイクロイックミラー
１３０４０３ 全反射ミラー
１３０４０４ 偏光ビームスプリッタ
１３０４０５ 偏光ビームスプリッタ
１３０４０６ 偏光ビームスプリッタ
１３０４０７ 表示パネル
１３０４１１ 投射光学系
１３０５０１ ダイクロイックミラー
１３０５０２ ダイクロイックミラー
１３０５０３ 赤色光用ダイクロイックミラー
１３０５０４ 位相差板
１３０５０５ カラーフィルタ板
１３０５０６ マイクロレンズアレイ
１３０５０７ 表示パネル
１３０５０８ 表示パネル
１３０５０９ 表示パネル
１３０５１１ 投射光学系
１８０１００ 表示装置
１８０１０１ 画素部
１８０１０２ 画素
１８０１０３ 信号線駆動回路
１８０１０４ 走査線駆動回路
１８０４００ フレーム期間
１８０４０１ 画像
１８０４０２ 中間画像
１８０４１２ 中間画像
１８０４１３ 中間画像
１９０１０１ 陽極
１９０１０２ 陰極
１９０１０３ 正孔輸送領域
１９０１０４ 電子輸送領域
１９０１０５ 混合領域
１９０１０６ 領域
１９０１０７ 領域
１９０１０８ 領域
１９０１０９ 領域
１９０２６０ 搬送室
１９０２６１ 搬送室
１９０２６２ ロード室
１９０２６３ アンロード室
１９０２６４ 中間処理室
１９０２６５ 封止処理室
１９０２６６ 搬送手段
１９０２６７ 搬送手段
１９０２６８ 加熱処理室
１９０２６９ 成膜処理室
１９０２７０ 成膜処理室
１９０２７１ 成膜室
１９０２７２ プラズマ処理室
１９０２７３ 成膜処理室
１９０２７４ 成膜処理室
１９０２７６ 成膜処理室
１９０３８０ 蒸発源ホルダ
１９０３８１ 蒸発源
１９０３８２ 距離センサ
１９０３８３ 多関節アーム
１９０３８４ 材料供給管
１９０３８６ 基板ステージ
１９０３８７ 基板チャック
１９０３８８ マスクチャック
１９０３８９ 基板
１９０３９０ シャドーマスク
１９０３９１ 天板
１９０３９２ 底板
２０５１４ａ 光源
２０５１４ｂ 光源
２０５１４ｃ 光源
５０２１１７ 突起物
５０２１１８ 突起物
９００１０１ 表示パネル
９００１０２ 画素部
９００１０３ 走査線駆動回路
９００１０４ 信号線駆動回路
９００１１１ 回路基板
９００１１２ コントロール回路
９００１１３ 信号分割回路
９００１１４ 接続配線
９００２０１ チューナ
９００２０２ 映像信号増幅回路
９００２０３ 映像信号処理回路
９００２０５ 音声信号増幅回路
９００２０６ 音声信号処理回路
９００２０７ スピーカー
９００２０８ 制御回路
９００２０９ 入力部
９００２１２ コントロール回路
９００２１３ 信号分割回路
９００３０１ 筐体
９００３０２ 表示画面
９００３０３ スピーカー
９００３０４ 操作スイッチ
９００３１０ 充電器
９００３１２ 筐体
９００３１３ 表示部
９００３１６ 操作キー
９００３１７ スピーカー部
９００４０１ 表示パネル
９００４０２ プリント配線基板
９００４０３ 画素部
９００４０４ 走査線駆動回路
９００４０５ 走査線駆動回路
９００４０６ 信号線駆動回路
９００４０７ コントローラ
９００４０８ 中央処理装置（ＣＰＵ）
９００４０９ メモリ
９００４１０ 電源回路
９００４１１ 音声処理回路
９００４１２ 送受信回路
９００４１３ フレキシブル配線基板（ＦＰＣ）
９００４１４ インターフェース（Ｉ／Ｆ）部
９００４１５ アンテナ用ポート
９００４１６ ＶＲＡＭ
９００４１７ ＤＲＡＭ
９００４１８ フラッシュメモリ
９００４１９ インターフェース（Ｉ／Ｆ）部
９００４２０ 制御信号生成回路
９００４２１ デコーダ
９００４２２ レジスタ
９００４２３ 演算回路
９００４２４ ＲＡＭ
９００４２５ 入力手段
９００４２６ マイク
９００４２７ スピーカー
９００４２８ アンテナ
９００５０１ 表示パネル
９００５１３ ＦＰＣ
９００５３０ ハウジング
９００５３１ プリント基板
９００５３２ スピーカー
９００５３３ マイクロフォン
９００５３４ 送受信回路
９００５３５ 信号処理回路
９００５３６ 入力手段
９００５３７ バッテリー
９００５３９ 筐体
９００６００ 携帯電話機
９００６０１ 本体（Ａ）
９００６０２ 本体（Ｂ）
９００６０３ 筐体
９００６０４ 操作スイッチ類
９００６０５ マイクロフォン
９００６０６ スピーカー
９００６０７ 回路基板
９００６０８ 表示パネル（Ａ）
９００６０９ 表示パネル（Ｂ）
９００６１０ 蝶番
９００７１１ 筐体
９００７１２ 支持台
９００７１３ 表示部
９００７２１ 本体
９００７２２ 表示部
９００７２３ 受像部
９００７２４ 操作キー
９００７２５ 外部接続ポート
９００７２６ シャッター
９００７３１ 本体
９００７３２ 筐体
９００７３３ 表示部
９００７３４ キーボード
９００７３５ 外部接続ポート
９００７３６ ポインティングデバイス
９００７４１ 本体
９００７４２ 表示部
９００７４３ スイッチ
９００７４４ 操作キー
９００７４５ 赤外線ポート
９００７５１ 本体
９００７５２ 筐体
９００７５３ 表示部Ａ
９００７５４ 表示部Ｂ
９００７５５ 部
９００７５６ 操作キー
９００７５７ スピーカー部
９００７６１ 本体
９００７６２ 表示部
９００７６３ イヤホン
９００７６４ 支持部
９００７７１ 筐体
９００７７２ 表示部
９００７７３ スピーカー部
９００７７４ 操作キー
９００７７５ 記憶媒体挿入部
９００７８１ 本体
９００７８２ 表示部
９００７８３ 操作キー
９００７８４ スピーカー
９００７８５ シャッター
９００７８６ 受像部
９００７８７ アンテナ
９００８１０ 筐体
９００８１１ 表示部
９００８１２ リモコン装置
９００８１３ スピーカー部
９００９０１ 表示パネル
９００９０２ ユニットバス
９０１００１ 柱状体
９０１００２ 表示パネル
９０１１０１ 車体
９０１１０２ 表示パネル
９０１２０１ ドア
９０１２０２ 表示パネル
９０１２０３ ガラス窓
９０１２０４ 天井
９０１３０１ 天井
９０１３０２ 表示パネル
９０１３０３ ヒンジ部
１９０２７７ａ ゲートバルブ
１９０３８１ａ 蒸発源
１９０３８１ｂ 蒸発源
１９０３８１ｃ 蒸発源
１９０３８５ａ 材料供給源
１９０３８５ｂ 材料供給源
１９０３８５ｃ 材料供給源

Claims (6)

  1. 第１の画素と、第２の画素と、第１の回路と、第２の回路と、第３の回路とを有し、
    前記第１の回路は、前記第２の回路と電気的に接続され、
    前記第１の回路は、前記第３の回路と電気的に接続され、
    前記第２の回路は、前記第１の画素と電気的に接続され、
    前記第３の回路は、前記第２の画素と電気的に接続され、
    前記第１の回路は、ビデオ信号をサンプリングすることができる機能を有し、
    前記第２の回路は、前記第１の回路でサンプリングされたビデオ信号を記憶することができる機能を有し、
    前記第２の回路は、前記第１の画素に記憶された信号を入力することができる機能を有し、
    前記第３の回路は、前記第１の回路でサンプリングされたビデオ信号を記憶することができる機能を有し、
    前記第３の回路は、前記第２の画素に記憶された信号を入力することができる機能を有することを特徴とする表示装置。
  2. 画素部と、メモリと、比較回路と、第１の回路と、第２の回路と、第３の回路、第４の回路と、を有し、
    前記画素部の第Ｎ番目のライン（Ｎは任意の自然数）は、第１の画素群を有し、
    前記画素部の第Ｍ番目のライン（Ｍは任意の自然数）は、第２の画素群を有し、
    前記メモリは、前記比較回路と電気的に接続され、
    前記比較回路は、前記第１の回路と電気的に接続され、
    前記比較回路は、前記第２の回路と電気的に接続され、
    前記比較回路は、前記第３の回路と電気的に接続され、
    前記第１の回路は、前記第１の画素群と電気的に接続され、
    前記第１の回路は、前記第２の画素群と電気的に接続され、
    前記第２の回路は、前記第１の画素と電気的に接続され、
    前記第３の回路は、前記第２の画素と電気的に接続され、
    前記第４の回路は、前記第１の画素群と電気的に接続され、
    前記第４の回路は、前記第２の画素群と電気的に接続され、
    前記メモリは、ビデオ信号をデータとして記憶することができる機能を有し、
    前記比較回路は、前記画素部の第Ｎ番目のラインに入力される第１のデータを前記メモリから読み出すことができる機能を有し、
    前記比較回路は、前記画素部の第Ｍ番目のラインに入力される第２のデータを前記メモリから読み出すことができる機能を有し、
    前記比較回路は、前記第１のデータと前記第２のデータとを比較し、前記第１のデータと前記第２のデータとが一致するかどうか判断することができる機能を有し、
    前記第１の回路は、前記比較回路からビデオ信号をサンプリングすることができる機能を有し、
    前記第２の回路は、前記第１の回路でサンプリングされたデータを記憶することできる機能を有し、
    前記第３の回路は、前記第１の回路でサンプリングされたデータを記憶することできる機能を有し、
    前記第４の回路は、前記画素部の１ラインごとに選択することができる機能を有し、
    前記第２の回路は、前記第１の画素群にデータを入力することができる機能を有し、
    前記第３の回路は、前記第２の画素群にデータを入力することができる機能を有することを特徴とする表示装置。
  3. 複数の画素を有する画素部と、
    メモリと、
    比較回路と、
    信号線駆動回路と、を有し、
    前記メモリは、複数のライン期間に対応するビデオ信号のデータを記憶することができる機能を有し、
    前記比較回路は、前記ビデオ信号のデータを前記メモリから読み出して比較することができる機能を有し、
    前記比較回路は、前記ビデオ信号のデータが一致する複数のライン期間を有する複数のグループを抽出することができる機能を有し、
    前記比較回路は、前記複数の各グループが有する前記複数のライン期間の数を数えることができる機能を有し、
    前記比較回路は、演算回路を有し、
    前記演算回路は、前記複数のライン期間の数に従って前記複数のグループの選択を行うことができる機能を有し、
    前記信号線駆動回路は、複数の記憶回路を有し、
    前記信号線駆動回路は、前記複数の画素への前記ビデオ信号の入力を制御することができる機能を有し、
    前記記憶回路は、前記複数のグループのうち選択されたグループが有する前記複数のライン期間を通して、前記ビデオ信号の書き込みが一度だけ行われるように前記比較回路によって制御されることを特徴とする表示装置。
  4. 請求項３において、
    前記信号線駆動回路は、デジタルアナログ変換回路を有し、
    前記デジタルアナログ変換回路は、前記複数の記憶回路から出力された前記ビデオ信号をアナログのビデオ信号に変換することができる機能を有することを特徴とする表示装置。
  5. 請求項２乃至請求項４のいずれか一において、
    前記メモリは、第１のメモリと第２のメモリを有することを特徴とする表示装置。
  6. 請求項１乃至請求項５のいずれか一において、
    前記第２の回路及び前記第３の回路は、トランジスタを有し、
    前記トランジスタは、酸化物半導体を有することを特徴とする表示装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170030433A (ko) * 2015-09-09 2017-03-17 이노럭스 코포레이션 디스플레이 디바이스
CN112382226A (zh) * 2020-11-27 2021-02-19 Tcl华星光电技术有限公司 数据驱动芯片以及显示装置
CN114067760A (zh) * 2020-08-03 2022-02-18 联咏科技股份有限公司 显示驱动设备和方法
CN115003020A (zh) * 2021-09-30 2022-09-02 荣耀终端有限公司 一种电路板及电子设备

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09159993A (ja) * 1995-12-05 1997-06-20 Toshiba Corp 液晶表示装置
JPH1020809A (ja) * 1996-06-28 1998-01-23 Fujitsu Ltd 画像表示方法及び装置
JPH1195729A (ja) * 1997-09-24 1999-04-09 Texas Instr Japan Ltd 液晶ディスプレイ用信号線駆動回路
JP2001249650A (ja) * 1999-12-27 2001-09-14 Semiconductor Energy Lab Co Ltd 画像表示装置およびその駆動方法
US20040125067A1 (en) * 2002-12-30 2004-07-01 Lg. Philips Lcd Co., Ltd. Data driving apparatus and method for liquid crystal display device
JP2004246325A (ja) * 2003-02-10 2004-09-02 Himax Optelectronics Corp Ｌｃｄパネル用データドライバ
WO2005024774A1 (ja) * 2003-09-04 2005-03-17 Fujitsu Limited 情報表示システム、表示素子、表示素子駆動方法、および表示装置
US20060202918A1 (en) * 2005-03-09 2006-09-14 Kim Tae H Multi-scan device and multi-scan method for plasma display panel

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09159993A (ja) * 1995-12-05 1997-06-20 Toshiba Corp 液晶表示装置
JPH1020809A (ja) * 1996-06-28 1998-01-23 Fujitsu Ltd 画像表示方法及び装置
JPH1195729A (ja) * 1997-09-24 1999-04-09 Texas Instr Japan Ltd 液晶ディスプレイ用信号線駆動回路
JP2001249650A (ja) * 1999-12-27 2001-09-14 Semiconductor Energy Lab Co Ltd 画像表示装置およびその駆動方法
US20040125067A1 (en) * 2002-12-30 2004-07-01 Lg. Philips Lcd Co., Ltd. Data driving apparatus and method for liquid crystal display device
JP2004246325A (ja) * 2003-02-10 2004-09-02 Himax Optelectronics Corp Ｌｃｄパネル用データドライバ
WO2005024774A1 (ja) * 2003-09-04 2005-03-17 Fujitsu Limited 情報表示システム、表示素子、表示素子駆動方法、および表示装置
US20060202918A1 (en) * 2005-03-09 2006-09-14 Kim Tae H Multi-scan device and multi-scan method for plasma display panel
JP2006251799A (ja) * 2005-03-09 2006-09-21 Lg Electronics Inc プラズマディスプレイパネルのマルチスキャン装置及び方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170030433A (ko) * 2015-09-09 2017-03-17 이노럭스 코포레이션 디스플레이 디바이스
KR102609932B1 (ko) * 2015-09-09 2023-12-04 이노럭스 코포레이션 디스플레이 디바이스
CN114067760A (zh) * 2020-08-03 2022-02-18 联咏科技股份有限公司 显示驱动设备和方法
CN112382226A (zh) * 2020-11-27 2021-02-19 Tcl华星光电技术有限公司 数据驱动芯片以及显示装置
CN115003020A (zh) * 2021-09-30 2022-09-02 荣耀终端有限公司 一种电路板及电子设备

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