JP2001244920A

JP2001244920A - 装置間の同期回路

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Publication number: JP2001244920A
Application number: JP2000050634A
Authority: JP
Inventors: Yasuo Toshima; 康雄戸嶋
Original assignee: NEC Computertechno Ltd
Current assignee: NEC Computertechno Ltd
Priority date: 2000-02-28
Filing date: 2000-02-28
Publication date: 2001-09-07
Anticipated expiration: 2020-02-28
Also published as: JP3408486B2

Abstract

(57)【要約】【課題】同一周波数のクロックを使用する送信装置と受
信装置の間で、データ伝送路により発生する遅延量にか
かわらず、データの乗り移りを実現する。【解決手段】送信装置１に送信データ作成ＦＦ２１で一
定周期テスト信号を発生させる為にインバータ１２、選
択回路１１を備える。受信装置２の入力部に送信データ
を送信装置クロック４の反転出力で取込むＦＦ３１を設
ける。更に受信装置クロック７を用い同周期のテスト信
号を発生し、この信号や、１８０度遅れ、・・５４０度
遅れの信号で、受信テスト信号を取込み、両者の位相差
を区分するタイミングテスト回路８２と、テスト結果に
より受信データ取込みクロックを決めるタイミング判定
回路８３、判定結果により第２のＦＦ５１か第３のＦＦ
６１のいずれかの出力を選択する選択回路７１を備え
る。又、タイミング補償回路８１は受信テスト信号のパ
ルス幅を調整し、マージンのある判定を行わせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、同一周波数のクロ
ックを用いる装置間のデータの乗り移り制御に関し、特
に装置間のクロックスキューが問題となる場合の改良に
関する。

【０００２】百メガヘルツから数百メガヘルツのクロッ
ク周波数で、装置間、回路基板間、又はＬＳＩ間のデー
タ転送を行うとき、クロックの波長は概ね１メートルか
ら数メートルであるから、数メートルのデータ転送で
は、１クロックから数クロックサイクル分の遅延が発生
し、データ伝送路に数サイクル分のデータが載ってい
る。この周波数帯において、遅延時間をクロックサイク
ルの整数倍に合わせておき、受信データの変化点に受信
装置クロックの取込みエッジを一致させないように設計
するのは困難である。

【０００３】本発明は、このような遅延時間の予測が困
難な場合でも、受信装置のクロックにデータが乗り移る
ことが出来る様にするための技術に関する。

【０００４】

【従来の技術】図１０は、従来の装置間の乗り移り制御
を説明する原理図である。送信装置１から受信装置２に
伝送されたデータは、装置間のクロックスキューが問題
となる為、単純に受信装置側のクロックで取り込むこと
が出来ない場合があり、受信装置側のクロック又はその
反転クロックで取り込み、いずれか一方を選択する仕組
みになっている。

【０００５】例えば、特開平１１−４６１８２号公報に
開示されている様に、受信データを受信装置クロック、
その反転クロックでそれぞれフリップフロップに取込
み、どちらを同期化データの対象とするかの判定に、取
込んだデータの垂直パリティチェック結果を用いてい
る。

【０００６】また、特開昭６３−９５５１８号公報に開
示されているように、送信装置側のクロックと、受信装
置側のクロックの位相関係を比較し、受信装置側で受信
装置のクロックまたはその反転クロックのいずれで取り
込むべきか判定している。

【０００７】

【発明が解決しようとする課題】ところが、前記の垂直
パリティチェック結果を用いる技術では、ｎ本の受信デ
ータの各ビットで、偶数回の誤りが生じると、受信装置
側のクロックまたはその反転クロックのどちらで取り込
んだデータ系を同期化受信データとするかの判定が出来
ないという問題がある。

【０００８】水平パリティチェック結果を用いても、ｎ
本の受信データの偶数本で誤った取込みを行った場合、
パリティエラーとして検出されず、妥当な判定が出来な
い。

【０００９】又、ｎ本のデータが全て”０”で、かつ時
間的変化がない場合、パリティチェックによって誤りを
検出出来ない場合がある。

【００１０】更に、送信装置と受信装置の距離が離れ、
伝送波形に歪みが生じると、受信装置側のクロックまた
はその反転クロックのいずれ取り込んでも正しいデータ
が受信出来ない場合がある。

【００１１】この様な例を図１１を参照し説明する。送
信装置１の出力波形は、約１クロックサイクル遅れて受
信装置２に到達している。しかし、減衰による波形歪み
の為受信装置のクロックの立ち上がりエッジの時刻ｔ５
と、受信装置の反転クロックの立ち上がりエッジの時刻
ｔ６のいずれにおいても正しい値をサンプリング出来な
い。

【００１２】又、前記の送信装置側のクロックを受信装
置に伝送し、受信装置のクロックと位相関係を比較する
技術の場合、送信装置と受信装置の距離に応じてクロッ
ク波形に減衰が生じ、距離が長くなった場合クロックの
エッジを正確に捉えることが出来なくなり、装置間の位
相差を正確に比較出来ない場合がある。

【００１３】本発明の主な目的は、受信装置側のクロッ
クまたはその反転クロックで取り込むかの判定に際し、
その判定が確実に出来るパターンを用いることと、送信
される信号に、データ伝送路の遅延および波形歪みが加
わる状態であっても、送信装置と受信装置のクロックの
位相関係の判定を行うことにより、受信装置側のクロッ
クに確実にデータの乗り移りが出来る回路を提供するこ
とにある。

【００１４】

【課題を解決するための手段】本発明の第１の装置間の
同期回路は、送信装置に、テスト指示に応じ、送信装置
のクロックを用い一定周期のテスト信号を発生しデータ
伝送路に送出する回路を備え、受信装置に、テスト指示
に応じ前記テスト信号と同周期、同パターンのテスト信
号を受信装置のクロックを用い発生する回路、その出力
と前記送信装置のテスト信号の受信出力との位相差を区
分判定し結果を記憶する手段、受信データを受信装置の
反転クロックで取り込む第１のデータ保持手段、第１の
データ保持手段の出力を受信装置のクロックで取り込む
第２のデータ保持手段、受信データを受信装置のクロッ
クで取り込む第３のデータ保持手段とを備え、前記記憶
された判定結果により、前記第２のデータ保持手段出力
と前記第３のデータ保持手段の出力のいずれか一方を選
択し同期化受信データとすることを特徴とする。

【００１５】本発明の第２の装置間の同期回路は、前記
第１の装置間同期回路において、前記受信装置の入力部
に、前記送信装置よりデータと同等の伝送路で伝送され
る送信装置クロックの反転信号により前記伝送されたデ
ータを取り込み、前記受信データとする第４のデータ保
持手段を有することを特徴とする。

【００１６】本発明の第３の装置間の同期回路は、前記
第１、又は第２の装置間同期回路において、前記送信装
置テスト信号の受信出力を受け、その出力のパルス幅を
若干縮小し、前記テスト信号間位相差の区分判定回路に
渡すタイミング補償回路を設け、前記判定回路がタイミ
ングマージンを考慮した判定を行うことを特徴とする。

【００１７】本発明の第４の装置間の同期回路は、前記
第３の装置間同期回路において、データ幅がｎ（ｎは自
然数）ビットの場合、ｎビットの内の１ビットについて
のみ、送信装置からのテスト信号と受信装置内部のテス
ト信号の位相差の区分を判定する手段を有し、前記１ビ
ットの位相差区分の判定結果に基づき、ｎビットのデー
タについて、前記第２のデータ保持手段出力と前記第３
のデータ保持手段出力のいずれか一方を選択し、同期化
受信データとすることを特徴とする。

【００１８】本発明の第５の装置間の同期回路は、前記
第４の装置間同期回路において、前記送信装置と受信装
置が同時に電源を供給される場合に、送信装置の電源確
定信号から所定時間Ａまでの期間を規定する第１のタイ
マー、受信装置の電源確定信号から所定時間Ｂ（Ｂ＜
Ａ）までの期間を規定する第２のタイマーを、それぞれ
送信装置、受信装置に設け、各装置で自装置のタイマー
が規定する期間、前記テスト指示をオンとすることを特
徴とする。

【００１９】本発明の第６の装置間の同期回路は、前記
第４の装置間同期回路において、前記送信装置と受信装
置が同時に電源を供給される場合に、送信装置に送信装
置の電源確定信号から所定時間Ａまでの期間を規定する
第１のタイマーを設け、該規定期間送信装置のテスト指
示をオンとし、受信装置に前記同期化受信データライン
上の受信テスト信号のパルスをカウントし、カウントが
所定時間Ａより十分短かい時間に対応した所定数に至っ
たことを検出するカウンタ手段を設け、受信装置の電源
確定から前記検出までの期間受信装置のテスト指示をオ
ンとし、前記検出時に前記位相差の区分判定結果を前記
記憶手段に設定することを特徴とする。

【００２０】

【発明の実施の形態】本発明の上記および他の目的、特
徴および利点を明確にすべく、以下図面を参照しなが
ら、本発明の実施の形態につき詳細に説明する。

【００２１】図１は、本発明による装置間の同期回路の
第１実施形態の全体を示すブロック図である。本図は、
送信装置１と受信装置２からなる。

【００２２】送信装置１は、テスト指示信号５により動
作を切り替えるための選択回路１１、フリップフロップ
（以下ＦＦと省略）２１、インバータ１２、１３で構成
される。ＦＦのＤ、Ｑ、ＣＫは、それぞれデータ入力端
子、出力端子、クロック入力端子を示す。

【００２３】受信装置２は、送信装置１からのデータを
一時保存する為の第４のデータ保持手段としての第４の
ＦＦ３１、受信装置の反転クロックを生成するためのイ
ンバータ８５、第１のデータ保持手段としての第１のＦ
Ｆ４１、第２のデータ保持手段としての第２のＦＦ５
１、第３のデータ保持手段としての第３のＦＦ６１、選
択回路７１、タイミング補償回路８１、タイミングテス
ト回路８２、タイミング判定回路８３、判定結果記憶手
段としてのホールド回路８４で構成される。

【００２４】タイミングテスト回路８２は、４種のタイ
ミングを生成するＦＦ８２４〜ＦＦ８２７、受信データ
のタイミングをテストするためのＦＦ８２０〜ＦＦ８２
３、インバータ８２８、８２９で構成される。

【００２５】次に本実施形態の動作について説明する。
選択回路１１は、テスト指示信号５が”１”のとき、Ｆ
Ｆ２１の出力信号をインバータ１２により反転した信号
を選択し出力する。このとき、選択回路１１の出力信号
は、再びＦＦ２１に入力される為ループを形成し、１ク
ロックサイクル毎にその値が反転し”０１０１”を繰り
返す信号を発振する。初期値が”０”か”１”かは不定
である。一方、テスト指示信号５が”０”のとき、選択
回路１１は送信すべき入力データ３を選択する。ＦＦ２
１は、送信装置１内部の任意の入力データを送信装置ク
ロック４の立ち上がりエッジに同期して出力する。イン
バータ１３は、送信装置クロック４を反転し、受信装置
２に出力する。

【００２６】テスト指示信号５は、そのまま受信装置２
に出力される。受信装置２の第４のＦＦ３１は、送信装
置１のＦＦ２１の出力信号を、インバータ１３が出力す
る信号の立ち上がりエッジで取り込む。ＦＦ２１と第４
のＦＦ３１の間の伝送路と、インバータ１３と第４のＦ
Ｆ３１の間の伝送路の距離が等しければ、これらの間の
遅延量が等しくすることが出来、波形歪みが許容できる
範囲で、伝送路の長さによらず、第４のＦＦ３１はデー
タを取り込むことが出来る。このとき、送信装置クロッ
ク４のデューティー比は５０％であることを前提として
いる。

【００２７】第１のＦＦ４１は、受信装置クロック７を
インバータ８５によって反転した信号の立ち上がりエッ
ジで、第４のＦＦ３１の出力信号を取り込む。第２のＦ
Ｆ５１は、第１のＦＦ４１の出力を受信装置クロック７
の立ち上がりエッジで取り込む。第３のＦＦ６１は、第
４のＦＦ３１の出力を単に受信装置クロック７の立ち上
がりエッジで取り込む。

【００２８】送信装置クロック４と受信装置クロック７
は周期が等しいが、位相は必ずしも等しくない信号であ
る。第４のＦＦ３１の出力信号が変化するタイミング
で、第１のＦＦ４１または第３のＦＦ６１に取り込んだ
場合、値がメタステーブルと呼ばれる不安定状態になる
ことがある。しかし、第４のＦＦ３１の出力信号は、受
信装置２内部の波形歪みを無視できるとすれば、第３の
ＦＦ６１、又は、第１のＦＦのいずれか一方で安定して
取り込まれ、誤りがないはずである。

【００２９】そこで、ＦＦ３１の出力信号が、受信装置
クロック７に乗り移るためには、受信装置クロック７の
立ち上がりエッジまたは、その反転信号の立ち上がりエ
ッジのどちらで取り込むべきか判定する必要がある。

【００３０】以下に、その判定方法を示す。タイミング
補償回路８１は、第４のＦＦ３１の出力信号の変化点に
近いタイミングが判定に用いられない様に、ＦＦ３１の
出力信号の立ち上がりエッジのタイミングを所定の時間
だけ遅らせるものである。

【００３１】例えば、図２に示す様な回路で実現され
る。入力信号は２分配され、一方は遅延素子８１０を通
った後、他方はそのままアンド回路８１１に入力されて
いる。遅延素子８１０の遅延時間は、例えば受信装置ク
ロック７の１クロックサイクルの時間の１／１０から１
／４程度が望ましい。何故ならば、極端に少ないと、第
４のＦＦ３１の出力信号の変化点に近いタイミングの信
号がタイミング判定回路８３に入力された場合にマージ
ンを幾らも含まない判定をしてしまい、又例えば、１／
２以上とすると、後述のタイミング判定が正しく行われ
ないからである。

【００３２】図１に戻り、タイミングテスト回路８２
は、第４のＦＦ３１の出力信号の位相が、受信装置クロ
ック７から生成される４種の”０１０１”の繰り返しパ
ターンのいずれに近いかをテストする。ＦＦ８２４は、
その出力信号をインバータ８２８を介して入力に戻すこ
とによって、１クロックサイクル毎にその値が反転
し、”０１０１”を繰り返す信号を発振する。位相は必
ずしも等しくないが、ＦＦ２１と同じテストパターンを
発生する。

【００３３】この信号は、受信装置クロック７をインバ
ータ８２９で反転した信号の立ち上がりエッジでＦＦ８
２５に取り込まれる。受信装置クロック７のデューティ
ー比が５０％であるとすれば、ＦＦ８２５の出力は、Ｆ
Ｆ８２４の出力に比べ、１８０度位相が遅れていること
になる。

【００３４】ＦＦ８２６は、ＦＦ８２５の出力信号を受
信装置クロック７の立ち上がりエッジのタイミングで取
り込み、ＦＦ８２４の出力に比べ３６０度位相が遅れた
信号を生成する。また、ＦＦ８２７は、ＦＦ８２６の出
力信号をインバータ８２９で反転した信号の立ち上がり
エッジで取り込み、ＦＦ８２４の出力に比べ５４０度位
相が遅れた信号を生成する。

【００３５】ＦＦ８２０は、ＦＦ８２４の出力信号の立
ち上がりエッジで、タイミング補償回路８１の出力信号
を取り込む。同様に、ＦＦ８２１、ＦＦ８２２、ＦＦ８
２３は、それぞれＦＦ８２５、ＦＦ８２６、ＦＦ８２７
の出力信号の立ち上がりエッジで、タイミング補償回路
８１の出力信号を取り込む。

【００３６】図３にＦＦ８２０〜ＦＦ８２７の信号のタ
イミング例を示す。タイミング補償回路８１の出力は、
時刻ｔ１で立ち上がり、時刻ｔ２で立ち下がっている。
時刻ｔ１からｔ２の間で、ＦＦ８２５が立ち上がりエッ
ジを出力しているので、ＦＦ８２１の出力は常に”１”
になる。ＦＦ８２５の立ち上がりエッジの時刻ｔ３は、
受信装置クロック７立ち下がりエッジの時刻と等しいか
ら、受信装置２は、受信装置クロック７の立ち下がりエ
ッジの時刻でデータを取り込めばよいことが分かる。

【００３７】図示してないケースであるが、同様に時刻
ｔ１からｔ２の間で、ＦＦ８２４の出力信号が立ち上が
っていれば、ＦＦ８２０の出力は常に”１”となり、受
信装置２は、受信装置クロック７の立ち上がりエッジの
時刻でデータを取り込めばよいことが分かる。

【００３８】又、同様に、ＦＦ８２２の出力が”１”と
なる場合は、受信装置クロック７の立ち上がりエッジ
で、ＦＦ８２３の出力が”１”となる場合は、受信装置
クロック７の立ち下がりエッジでデータを取り込めばよ
いことが分かる。

【００３９】一方、図４に示す様に、時刻ｔ１からｔ２
の間の時刻ｔ３でＦＦ８２５の出力の立ち上がりエッジ
があり、時刻ｔ１からｔ２の間の時刻ｔ４でもＦＦ８２
６の立ち上がりエッジが存在する場合がある。ここで時
刻ｔ４はＴ１と同じであるが、図４では便宜上Ｔ１の右
側に示している。ＦＦ８２１とＦＦ８２２の両方の出力
が常に”１”となる。この場合、受信装置２は、受信装
置クロック７の立ち上がりエッジと立ち下がりエッジの
どちらを用いてもデータを受信出来ることを示してい
る。

【００４０】ＦＦ８２０〜ＦＦ８２３の出力と、受信装
置２が使用すべき受信装置クロック７のエッジの関係
は、図５の様になる。このとき、タイミング判定回路８
３の出力信号を図５の通りに定めれば、受信装置２が使
用すべき受信装置クロック７のエッジを選択するのに都
合がよい。そして、タイミング判定回路８３の出力が”
１”のとき、受信装置２は受信装置クロック７の立ち上
がりエッジを、”０”のとき立ち下がりエッジを用いれ
ばよい。尚、ＦＦ８２０〜ＦＦ８２３の出力の組み合わ
せは、図５のいずれかになる。

【００４１】又、タイミング判定回路８３出力をＲとす
ればＲ＝（＃ＦＦ８２３・ＦＦ８２０）＋（＃ＦＦ８２
１・ＦＦ８２２）（＃ＦＦ８２３：ＦＦ８２３の反転出力、・：論理積、
＋：論理和）となる。

【００４２】図１に戻り説明する。タイミング判定回路
８３の出力は、ホールド回路８４に入力され、テスト指
示信号５が”１”から”０”に変化するときに値がホー
ルドされる。テスト指示信号５が”０”では、入力デー
タ３が受信装置２に送られてくるため、位相の判定がで
きなくなるため、ホールド回路８４が必要である。ホー
ルド回路８４は例えばホールド入力付きのＦＦを使用
し、セット入力をテスト指示信号５によりゲートされた
判定回路８３の出力とし、ホールド入力をテスト指示信
号５とする。

【００４３】ホールド回路８４の出力信号は、選択回路
７１に入力される。選択回路７１はホールド回路８４の
出力が”１”のとき第３のＦＦ６１の出力を選択し、ホ
ールド回路８４の出力が”０”のとき第２のＦＦ５１の
出力を選択し、同期化受信データ６として受信装置内部
に供給する。

【００４４】これら一連の動作により、第４のＦＦ３１
の出力信号は、受信装置クロック７を用いたタイミング
に乗り移ることができる。尚、上記第３のＦＦ３１は、
送信装置１と受信装置２の距離が短く、伝送する信号の
減衰、歪みが少なければ設けなくても良い（送信装置１
でＦＦ２１の出力を送出するドライバ、受信装置２でこ
れを受けるレシーバの形となる）。

【００４５】次に、本発明による装置間の同期回路の第
２実施形態を説明する。前記第１実施形態では、入力デ
ータ３を１ビットの信号として扱ってきたが、複数ビッ
トに拡張することができる。図６は、本実施形態の全体
を示すブロック図である。

【００４６】ＦＦ２２は、入力データ３の第２〜ｎ番目
のビット対応に設けられ入力データ３を受信装置２に出
力するＦＦである。第４のＦＦ３２は、ＦＦ２２のデー
タをインバータ１３のクロック信号で受信するＦＦであ
る。第１のＦＦ４２は、受信装置クロック７をインバー
タ８５によって反転した信号の立ち上がりエッジで、第
４のＦＦ３２の出力信号を取り込む。第２のＦＦ５２
は、第１のＦＦ４２の出力を受信装置クロック７の立ち
上がりエッジで取り込む。第３のＦＦ６２は、第４のＦ
Ｆ３２の出力を単に受信装置クロック７の立ち上がりエ
ッジで取り込む。

【００４７】選択回路７２は、ホールド回路８４の出力
が”１”のときＦＦ６２の出力を選択し、ホールド回路
８４の出力が”０”のときＦＦ５２の出力を選択し、同
期化受信データ６の第２番目のビットから第ｎ番目のビ
ットとして出力する。

【００４８】ＦＦ３２、ＦＦ４２、ＦＦ５２、ＦＦ６
２、選択回路７２はデータの第２〜ｎ番目のビット対応
に設けられる。

【００４９】テスト指示信号５による送信装置１と受信
装置２の間の位相関係の判定は、ＦＦ２１が出力する第
１ビット目のデータ線を用いて行う。第１ビット目と各
ビット間の遅延特性の変動幅が、タイミング補償回路８
１の遅延時間以内であれば、各ビットのデータ線の長さ
を等しくすることにより、ビット間のスキューがない状
態でデータの乗り移りができる。

【００５０】次に、本発明による装置間の同期回路の第
３実施形態を説明する。本実施形態はテスト指示信号５
の代替方法に関するものである。

【００５１】図１において、テスト指示信号５は選択回
路１１を制御し、入力データ３またはＦＦ２１の反転出
力を選択するものである。また、ホールド回路８４を制
御し、タイミング判定回路８３の出力をホールドするた
めのものである。テスト指示信号５は、送信装置１と受
信装置２で使用しているため、送信装置１から受信装置
２に送出する必要が有った。本実施形態ではこれを解消
する。

【００５２】図７は、本実施形態の全体構成を示すもの
であり、送信装置１のテスト指示信号発生のため、第１
のタイマー回路９０１を設ける。同様に受信装置２のテ
スト指示信号発生のため、第２のタイマー回路９０２を
設ける。

【００５３】図９を参照しその動作を説明する。、送信
装置電源確定信号８の立ち上がりにより所定の数サイク
ル間タイマー回路９０１をリセットし、次サイクルより
カウントを開始する（リセット指示なければ、送信装置
電源確定信号８オン且つカウントが時間Ａ以下を歩進条
件とする）。そしてタイマー回路９０１が所定の時間Ａ
に達するまでの期間は選択回路１１の入力としてＦＦ２
１の反転信号を選択し、ＦＦ２１がテスト信号を出力す
る様制御する。所定の時間Ａを経過した後、選択回路１
１は入力データ３を選択する。

【００５４】一方、受信装置２内部の第２のタイマ回路
９０２は、受信装置電源確定信号９の立ち上がりにより
所定の数サイクル間リセットされ、次サイクルよりカウ
ントを開始し、所定の時間Ｂを経過した後、ホールド回
路８４に対しホールド指示を与える。

【００５５】送信装置電源確定信号８と受信装置電源確
定信号９が同じタイミングであり、所定の時間Ａが所定
の時間Ｂより長いとすれば、送信装置１から出力される
繰り返しパターンによって得られたタイミング判定結果
を、ホールド回路８４にホールドすることができ、送信
装置１と受信装置２を接続する信号線を１本減らすこと
ができる。

【００５６】次に、本発明による装置間の同期回路の第
４実施形態を説明する。本実施形態は前記第３実施形態
の受信装置側の第２のタイマ回路９０２をカウンタ回路
９０３に変更したものである。

【００５７】本実施形態の全体構成を図８に示す。以下
にその動作を説明する。第１のタイマ回路９０１は、図
７の第３の実施形態と同様の動作をする。カウンタ回路
９０３は、選択回路７１の出力信号の立ち上がり／立ち
下がりをカウントし、所定の回数に達した後、ホールド
回路８４に対しホールド指示を与える。

【００５８】タイマ回路９０１の計測時間が所定の時間
Ａになる前に、カウンタ回路９０３のカウント数が所定
の回数に達するように設定すれば、図７の第３の実施形
態と同様に、送信装置１と受信装置２を接続する信号線
を１本減らすことができる。

【００５９】以上の説明において、ホールド回路８４の
例としてホールド入力付きのＦＦを示したが、これを不
揮発性のフラッシュＲＯＭの１ビットとその書き込み手
段としても良い。

【００６０】この場合、テスト信号を発生させるモード
信号として、送信装置１或いは送信装置１と受信装置２
の両方に、スイッチ乃至ジャンパーピンを設け、初めて
装置を使用する時と、送信装置１や、受信装置２や装置
間のケーブルを修理で交換したときのみスイッチ乃至ジ
ャンパーピンでテストモード指定し、装置クロック間の
位相差区分を判定しフラッシュＲＯＭの対応ビットを更
新する装置間同期回路でもよい。これは特に短時間の装
置の立上げを要求される場合に有効である。

【００６１】又、ホールド回路８４をシフトパス付きの
Ｒ−ＳＦＦ（セットリセットＦＦ）とし、一度テストし
記憶した判定値（判定回路８３出力）を受信装置２の立
ち上げ時のイニシャライズでのシフトイン動作で、毎回
設定する様にしても良い。

【００６２】又、送信装置１と受信装置２の両装置とイ
ンタフェースを持ち、これらのシフトモードのオン／オ
フ、シフトイン／アウト、クロックの作動／停止を両装
置を纏めて制御できる上位装置ないしコンソール装置が
存在する場合は下記の装置間同期回路でもよい。

【００６３】即ち、送信装置１と受信装置２のそれぞれ
のテスト指示信号をシフトモード下のシフトインでのみ
設定可能なＦＦとして、上位装置ないしコンソール装置
がシフトモード下で送信装置１、受信装置２のテスト指
示ＦＦをオンにシフトインする。その後シフトモードを
解除し、通常クロックを出力し、クロック停止後シフト
モードに戻し、前記ホールド回路８４としてのシフトパ
ス付きのＲ−ＳＦＦの値を読取りこれを毎回イニシャラ
イズ時設定する様にする。

【００６４】

【発明の効果】以上説明した様に本発明は、送信装置に
送信装置クロックを用いテストパターンを発生する回路
と、受信装置に送信装置と同周期のテストパターンを受
信装置のクロックを用いて発生させ、テスト信号間、或
いは送信装置クロックの反転クロックでサンプリングし
中継した送信装置テスト信号と受信装置テスト信号間の
位相差を区分する回路を備えている。

【００６５】従って、送信装置と受信装置のクロック
が、どの様な位相関係であってもその位相差を判定出
来、データ取込みタイミングとして、受信装置クロック
とその反転出力のいずれが妥当か判定出来、妥当タイミ
ングの取込みデータ系を同期化受信データとし選択する
ので、クロックの位相が異なる装置間のデータ伝送を常
に正確に行える効果を有す。

【００６６】又、実際にデータを送信するデータ伝送路
を用い、送信装置と受信装置の間のクロックの位相差を
判定する為、位相差にはデータ伝送路の遅延および波形
歪みが反映されており、位相差を判定するときこれらの
影響を差し引く必要がなく、判定回路を簡素に出来る効
果も有す。

【００６７】又、本発明によれば受信装置入力部に、送
信装置のクロックの反転信号のタイミングでデータを取
り込むＦＦを取り付けることにより受信時の波形歪みを
整形し、位相差の判定精度を高めることができる。

【００６８】又、本発明で使用されるタイミング補償回
路は、送信装置から受信装置へデータが乗り移るときに
発生する不安定な（毎回のサンプル値が一定でない）タ
イミングの取込データ系を選択しないので、送信装置、
受信装置のクロック周期が同一という条件であれば、ク
ロック周波数に依存して遅延素子の遅延時間を変更する
必要がなく、周期的に広範囲のクロックに対し、マージ
ンのある同期化伝送をもたらす効果を有す。

【００６９】又、本発明は装置の電源投入時に、テスト
信号を自動発生し、妥当なタイミングで取り込んだ方の
受信データ系を選択する信号を自動設定し保持するの
で、立ち上げ完了後直ぐに同期化データ伝送が行える効
果を有す。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の全体構成を示すブロ
ック図。

【図２】図１のタイミング補償回路８１の詳細を示す
図。

【図３】図１のタイミングテスト回路８２のタイムチャ
ート（ケース１）。

【図４】図１のタイミングテスト回路８２のタイムチャ
ート（ケース２）。

【図５】図１のタイミング判定回路８３の真理値表。

【図６】本発明の第２実施形態の全体構成を示すブロッ
ク図。

【図７】本発明の第３の実施形態の全体構成を示すブロ
ック図。

【図８】本発明の第４の実施形態の全体構成を示すブロ
ック図。

【図９】本発明の第３の実施形態の動作を示すタイムチ
ャート。

【図１０】従来の装置間のデータの乗り移りを実現する
方法の原理図。

【図１１】従来の装置間のデータ伝送で受信波形に歪み
が生じている例を示す図。

【符号の説明】

１送信装置２受信装置３入力データ４送信装置クロック５テスト指示信号６同期化受信データ７受信装置クロック８送信装置電源確定信号９受信装置電源確定信号１１、７１、７２選択回路１２、１３、８５、８２８、８２９インバータ２１、２２、３１、３２、４１、４２、５１、５２、６
１、６２ＦＦ８１タイミング補償回路８２タイミングテスト回路８３タイミング判定回路８４ホールド回路８２０〜８２７ＦＦ９０１第１のタイマ回路９０２第２のタイマ回路９０３カウンタ回路

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０４Ｌ 25/02 ３０１Ｇ０６Ｆ 1/04 ３４０Ｄ 25/40 Ｈ０４Ｌ 13/00 ＴＦターム(参考） 5B077 FF11 GG33 MM02 5B079 BB04 BC02 BC03 BC07 CC12 CC20 DD08 5K029 AA01 AA11 CC01 EE06 HH27 KK01 KK22 KK31 LL15 5K034 AA06 EE08 HH01 HH02 HH03 PP01 PP04 TT02 TT06 5K047 AA07 AA08 GG03 GG07 GG09 GG11 GG16 GG45 KK04 KK12 MM24 MM28 MM64

Claims

【特許請求の範囲】

【請求項１】送信装置に、テスト指示に応じ、送信装
置のクロックを用い一定周期のテスト信号を発生しデー
タ伝送路に送出する回路を備え、受信装置に、テスト指
示に応じ前記テスト信号と同周期、同パターンのテスト
信号を受信装置のクロックを用い発生する回路、その出
力と前記送信装置のテスト信号の受信出力との位相差を
区分判定し結果を記憶する手段、受信データを受信装置
の反転クロックで取り込む第１のデータ保持手段、第１
のデータ保持手段の出力を受信装置のクロックで取り込
む第２のデータ保持手段、受信データを受信装置のクロ
ックで取り込む第３のデータ保持手段とを備え、前記記
憶された判定結果により、前記第２のデータ保持手段出
力と前記第３のデータ保持手段の出力のいずれか一方を
選択し同期化受信データとすることを特徴とする装置間
の同期回路。
【請求項２】前記の装置間同期回路において、前記受
信装置の入力部に、前記送信装置よりデータと同等の伝
送路で伝送される送信装置クロックの反転信号により前
記伝送されたデータを取り込み、前記受信データとする
第４のデータ保持手段を有することを特徴とする請求項
１記載の装置間の同期回路。
【請求項３】前記送信装置テスト信号の受信出力を受
け、その出力のパルス幅を若干縮小し、前記テスト信号
間位相差の区分判定回路に渡すタイミング補償回路を設
け、前記判定回路がタイミングマージンを考慮した判定
を行うことを特徴とする請求項１、又は２記載の装置間
の同期回路。
【請求項４】前記の装置間同期回路において、データ
幅がｎ（ｎは自然数）ビットの場合、ｎビットの内の１
ビットについてのみ、送信装置からのテスト信号と受信
装置内部のテスト信号の位相差の区分を判定する手段を
有し、前記１ビットの位相差区分の判定結果に基づき、
ｎビットのデータについて、前記第２のデータ保持手段
出力と前記第３のデータ保持手段出力のいずれか一方を
選択し、同期化受信データとすることを特徴とする請求
項３記載の装置間の同期回路。
【請求項５】前記送信装置と受信装置が同時に電源を
供給される場合に、送信装置の電源確定信号から所定時
間Ａまでの期間を規定する第１のタイマー、受信装置の
電源確定信号から所定時間Ｂ（Ｂ＜Ａ）までの期間を規
定する第２のタイマーを、それぞれ送信装置、受信装置
に設け、各装置で自装置のタイマーが規定する期間、前
記テスト指示をオンとすることを特徴とする請求項４記
載の装置間の同期回路。
【請求項６】前記送信装置と受信装置が同時に電源を
供給される場合に、送信装置に送信装置の電源確定信号
から所定時間Ａまでの期間を規定する第１のタイマーを
設け、該規定期間送信装置のテスト指示をオンとし、受
信装置に前記同期化受信データライン上の受信テスト信
号のパルスをカウントし、カウントが所定時間Ａより十
分短かい時間に対応した所定数に至ったことを検出する
カウンタ手段を設け、受信装置の電源確定から前記検出
までの期間受信装置のテスト指示をオンとし、前記検出
時に前記位相差の区分判定結果を前記記憶手段に設定す
ることを特徴とする請求項４記載の装置間の同期回路。