JP2001244417A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 外付けの発振器が１個の場合でも、複数のシ
ステムクロックによる動作に対応できるなど、汎用性の
高い半導体集積回路を提供すること。 【解決手段】 高速システムクロックφ_H から低速シス
テムクロックφ_L を生成する機能ブロック１７と、この
機能ブロック１７の出力１８を半導体集積回路ＬＳＩの
外部に取り出すための端子ピン１９と、半導体集積回路
ＬＳＩの内部に低速システムクロックφ_L を取り込むた
めの端子ピン２０とを設け、１台の発振器１を外付けす
るだけで複数のシステムクロックを使用する半導体集積
回路ＬＳＩを構成したもの。 【効果】 １台の発振器１で対応でき、必要に応じて、
低速システムクロックφ_L を取り出して、他の用途に使
用することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、システムクロック
で動作する半導体集積回路に係り、特に、低速と高速の
２種のシステムクロックを切換えて使用する半導体集積
回路に関する。

【０００２】

【従来の技術】マイコン(マイクロコンピュータ)などの
半導体集積回路では、システムクロックにより動作し、
処理が進むようになっているのが一般的であるが、近
年、マイコンを中心とする半導体集積回路には種々の機
能を有する機能ブロックが内蔵され、適用範囲の拡大が
図られているが、このとき、内蔵されている機能ブロッ
クによっては、異なった周期のシステムクロックで動作
させるのが望ましい場合がある。

【０００３】また、この種のシステムクロックを用いた
半導体集積回路では、その動作速度がシステムクロック
の周期に関係し、動作速度を上げるためにはシステムク
ロックの周期を短くする必要があるが、この場合、動作
速度と省電力化にはトレードオフ関係がある。これは、
この種の半導体集積回路では、システムクロックの周期
を小さくするにつれ、それが消費する電力も増加するか
らである。

【０００４】そこで、マイコンや各種の機能ブロック
で、異なった周波数のシステムクロックを必要とする場
合に対応したり、高性能の保持と省電力化の両立を図る
見地から、複数の異なる周波数の高精度の外部発振器を
用い、内部機能ブロックに供給される複数のシステムク
ロックを生成し、機能ブロックを制御するようにした半
導体集積回路が提案されており、その一例を図１０によ
り説明する。

【０００５】この図１０に示した従来技術は、周波数ｆ
_H (周期＝１／ｆ_H)の高速システムクロックφ_H と、周
波数ｆ_L (周期＝１／ｆ_L)の低速のシステムクロックφ_L
の２種のシステムクロックを用いて、５種の機能ブロ
ック１０〜１４を動作させるようにした半導体集積回路
ＬＳＩの一例で、ここで、周波数ｆ_H ＞周波数ｆ_L の関
係がある。

【０００６】そして、まず高速システムクロックφ_H に
ついては、クロック生成回路２と分周器４を設け、クロ
ック生成回路２に、この半導体集積回路ＬＳＩに外付け
されている比較的高周波数の発振器１から高周波信号を
供給し、生成されたクロックを分周器４で分周すること
により、当該高速システムクロックφ_H が得られるよう
にしてあり、次に、低速システムクロックφ_L について
は、クロック生成回路３と分周器５が設け、クロック生
成回路２に、この半導体集積回路ＬＳＩに外付けされて
いる比較的低周波数の発振器６から低周波信号を供給
し、生成されたクロックを分周器５で分周することによ
り、当該低速システムクロックφ_L を得るようになって
いる。

【０００７】ここで、機能ブロック１０に含まれている
中央演算処理装置１０Ａと、機能ブロック１１に含まれ
ているメモリ１１Ａ、機能ブロック１２自体を構成して
いる機能ブロック１２Ａ、それに機能ブロック１５は、
高速システムクロックφ_H の周波数ｆ_H による高速処理
が可能なもので、且つ、機能ブロック１０、１１は低速
システムクロックφ_L による低速処理も可能で、機能ブ
ロック１４は、低速システムクロックφ_L による低速処
理専用である。

【０００８】従って、外付けされる発振器のうち、まず
高周波用の発振器１は、高速処理速度が可能な機能ブロ
ックで要求されるシステムクロックの周波数、例えば数
ＭＨｚオーダの周波数ｆ_H に十分対応することができる
周波数、すなわち周波数ｆ_HのＮ倍の発振器であり、こ
こで、Ｎは分周器４の分周比である。

【０００９】また外部の低速用の発振器６は、低速シス
テムクロックφ_L の周波数、例えば数ＭＨｚオーダの周
波数ｆ_L のＭ倍の周波数の発振器であり、ここで、Ｍは
分周器５の分周比であり、且つ、この周波数ｆ_L は、そ
れで機能ブロック１０、１１、１２を当該低速システム
クロックφ_L で動作させたとき、低消費電力化に充分に
対応できる周波数である。

【００１０】各機能ブロック１０〜１４は内部バス１６
を介してデータの授受を行い、必要な動作が得られるよ
うに構成されているが、このとき機能ブロック１０、１
１、１２には、それぞれセレクタ１０Ｂ、１１Ｂ、それ
に１２Ｂが設けてあり、これにより、高速システムクロ
ックφ_H と低速システムクロック７φ_L の何れか一方を
任意に選択できるように構成してあり、従って、必要に
応じで高速システムクロックφ_H と低速システムクロッ
ク７φ_L の選択ができ、高速動作状態と省電力状態の双
方に容易に対応することができる。

【００１１】

【発明が解決しようとする課題】上記従来技術は、多く
の外付け回路を要する点について配慮がされておらず、
回路規模の簡略化と汎用性の拡大に問題があった。すな
わち、複数のシステムクロックで動作する機能ブロック
を含む半導体集積回路の場合、従来技術では、周波数の
異なる複数のシステムクロックを生成するため、半導体
集積回路の外部に、システムクロックの数と同一数のシ
ステムクロック発生回路の入力源となる発振器を必要と
し、このため、外付け回路が多くなって、回路規模の簡
略化と汎用性の拡大に問題が生じてしまうのである。

【００１２】本発明の目的は、外付けの発振器が１個の
場合でも、複数のシステムクロックによる動作に対応で
きるなど、汎用性の高い半導体集積回路を提供すること
にある。

【００１３】

【課題を解決するための手段】上記目的は、複数の異な
る周期のシステムクロックで動作する半導体集積回路に
おいて、前記システムクロックの少なくとも一方を生成
するクロック生成手段と、該クロック生成手段により生
成されたシステムクロックを外部に取出す出力手段と、
前記システムクロックの少なくとも他方を内部に取込む
入力手段とが設けられているようにして達成される。

【００１４】このとき、前記入力手段に接続されている
クロック生成回路の入力部がＰ型ＭＯＳＦＥＴのドレイ
ン−ソース間を介して電源に接続され、該Ｐ型ＭＯＳＦ
ＥＴのゲートに対する接続経路を外部に取出す手段が設
けられているようにしてもよい。

【００１５】また、このとき、前記入力手段が接続され
ているクロック生成回路の入力部がＮ型ＭＯＳＦＥＴの
ドレイン−ソース間を介して共通電位点に接続され、該
Ｎ型ＭＯＳＦＥＴのゲートに対する接続経路を外部に取
出す手段が設けられるようにしてもよく、或いは前記外
部出力端子の出力設定がレジスタの出力により制御され
るようにしても、更には前記Ｐ型ＭＯＳＦＥＴのオンオ
フ状態がレジスタの出力により制御されるようにしても
よい。

【００１６】

【発明の実施の形態】以下、本発明による半導体集積回
路について、図示の実施の形態により詳細に説明する。
図１は、本発明による半導体集積回路ＬＳＩの第１の実
施の形態で、図において、高周波の発振器１とクロック
生成回路２、分周器４、機能ブロック１０〜１４、それ
に内部バス１６については、図１０で説明した従来技術
による半導体集積回路ＬＳＩと同じである。

【００１７】そして、この図１の実施形態が、図１０の
従来技術と大きく異なる点は、従来技術における機能ブ
ロック１４に代えて機能ブロック１７が設けてあり、そ
の出力１８が半導体集積回路ＬＳＩに設けてある端子ピ
ン１９を介して外部に取り出せるようになっている点
と、半導体集積回路ＬＳＩに更に信号入力用の端子ピン
２０が設けてあり、この端子ピン２０が半導体集積回路
ＬＳＩの中で機能ブロック１０〜１３の低速システムク
ロックφ_L の入力に接続されている点にある。

【００１８】ここで、機能ブロック１７は、例えば図２
に示すように、分周器２１とカウンタ２２、比較回路２
３、レジスタ２４、それに出力回路２５で構成され、端
子ピン２０を介して外部から供給される高速システムク
ロックφ_H から低速システムクロックφ_L を生成し、出
力１８から端子ピン１９に供給する働きをする。

【００１９】このため、まず分周器２１は、高速システ
ムクロックφ_H を所定の分周比で分周し、カウンタ２２
に供給する働きをする。カウンタ２２は、分周器２１の
出力により歩進され、リセットされる毎に初期値０から
カウントを開始してカウント値Ｑを出力し、比較回路２
３の一方の比較入力に供給する働きをする。そして、比
較回路２３の出力によりリセットされ、その都度、カウ
ント値Ｑは初期値０になる。

【００２０】比較回路２３は、カウンタ２２のカウント
値Ｑと、レジスタ２４に設定してある数値Ｓを比較し、
一致したとき出力を発生し、カウンタ２２のリセット入
力と出力回路２５に、出力を供給する。レジスタ２４
は、カウンタ２２のカウント値Ｑと比較するための所定
の数値Ｓを保持し、それを比較回路２３の他方の比較入
力に供給する働きをするもので、このときの数値Ｓは、
内部バス１６を介して設定される。

【００２１】出力回路２５は、比較回路２３の出力によ
りレベルが反転する信号を発生し、出力１８に供給する
働きをする。従って、レジスタ２４に予め所定の数値Ｓ
を設定しておくことにより、分周器２１に入力されるク
ロックを基にして、任意の周期のクロックを外部出力１
８として出力することができ、高速システムクロックφ
_H から低速システムクロックφ_L を生成することができ
る。

【００２２】図１に戻り、端子ピン１９は、外部のリー
ド線Ｌにより、端子ピン２０に接続されている。従っ
て、この図１の実施形態によれば、発振器１を外付けす
るだけで、高速システムクロックφ_H と低速システムク
ロックφ_L の２種のクロックで動作する半導体集積回路
ＬＳＩを得ることができる。

【００２３】そして、この図１の実施形態では、端子ピ
ン２０が設けてあるので、この端子ピン２０から外部ク
ロックを入力することもでき、必要なら他の発振器を外
付けすることもでき、従って、この実施形態によれば、
広い汎用性を持たせることができる。

【００２４】次に、図３は、この機能ブロック１７の他
の一例で、この例では、カウンタ２２に、カウント初期
値がレジスタ２４に保持させている数値Ｓで設定され、
所定のフルカウント値になると自らリセットする機能を
持たせた場合の実施形態で、その他の構成は、図２の実
施形態と同じである。

【００２５】カウンタ２２は初期値からカウントを開始
し、カウント値がフルカウント値になったとき、出力回
路２５の出力レベルが反転され、カウント値を初期値に
リセットする。このことにより、図２の例と同様に、レ
ジスタ２４の保持数値Ｓを任意の値に設定し、カウンタ
２２のカウント、リセット動作を繰り返すことにより、
入力されてくるシステムクロックを基にして任意の周期
のクロックを外部出力１８に出力することができる。

【００２６】さらに、これら図２と図３の機能ブロック
１７においては、出力回路２５がリセット中は、電源レ
ベルかＧＮＤレベルの電圧が出力されるようにする機能
が付与されている。そして、この機能が付与されている
とき出力１８に得られる出力を、以下、専用出力と呼
び、レベルが不定のままの出力を標準出力と呼ぶ。

【００２７】ここで、専用出力は、この実施形態におい
て端子ピン２０に供給すべき低速システムクロックφ_L
のことであるが、供給用途を限定するもではない。一
方、標準出力は、本発明が対象とする半導体集積回路の
標準の出力方法であるが、これもまた供給用途を限定す
るものではない。

【００２８】次に、本発明の他の実施形態について説明
すると、まず、図４と図５は、図１の実施形態における
機能ブロック１７の出力回路２５(図２、図３)の出力
が、前記した標準出力になっていた場合の本発明の一実
施形態で、端子ピン２０に接続されているクロック生成
回路３の入力部と電源Ｖcc の間にソース−ドレインが
接続されたＰ型ＭＯＳＦＥＴからなるスイッチ２６を設
けたもので、その他の構成は、図１の実施形態と同じで
ある。

【００２９】そして、これに対応して、スイッチ２６の
ゲートが接続された端子ピン２７を設け、外部からこの
端子ピン２７に供給される制御信号ＳＷにより、スイッ
チ２６のオンオフが制御できるようにしたものであり、
ここで、スイッチ２６のオン状態のときの抵抗値につい
ては、入力端子２０から入力する外部クロック信号の駆
動を妨げない抵抗値になるようにしてある。

【００３０】既に説明したように、出力回路２５が標準
出力を発生するものの場合、その出力のレベルは不定で
ある。そこで、この機能ブロック１７のリセット状態に
おけるクロック生成回路３の入力部の電圧レベルの不定
状態に対して、外部から供給される制御信号ＳＷにより
スイッチ２６をオン状態にし、電源(Ｖcc)レベルに固定
するのである。

【００３１】ここで、これら図４と図５は夫々別の使用
状態を示したもので、図４は端子ピン１８、２０間をリ
ード線Ｌで接続して使用した場合で、図５はクロック生
成回路３の入力に、外付けの発振器６から発振信号を供
給して使用するようにした場合で、このときは、端子ピ
ン１９から端子ピン２０に至るリード線Ｌは除かれてい
る。

【００３２】従って、この実施形態によれば、一方で
は、図４に示すように、低速システムクロックφ_L の生
成用として、標準出力になっている出力１８からのクロ
ックを使用することができ、他方、図５に示すように、
出力１８をクロック生成回路３の入力源としないときに
は、この出力１８から得られるクロックを他の用途に使
用することができ、広い汎用性をもたせることができ
る。

【００３３】ところで、この図４と図５の実施形態で
は、クロック生成回路３の入力部分のレベルを電源(Ｖc
c)レベルに固定する方式になっているが、図６に示す実
施形態のように、クロック生成回路３の入力部と共通電
位ＧＮＤ間にＮ型ＭＯＳＦＥＴからなるスイッチ２９の
ソース−ドレインを接続し、端子ピン２７からゲートに
供給される制御信号ＳＷにより、前記入力部のレベルが
共通電位ＧＮＤに固定されるようにしても良い。

【００３４】また、前記図４、図５、図６の実施形態で
は、スイッチ２６又はスイッチ２９のオンオフ状態を、
端子ピン１７を介して外部から供給される制御信号ＳＷ
により制御する方式にしているが、図７の実施形態に示
すように、内部レジスタ３１を設け、これによりプログ
ラマブルに制御が行えるようにしても良い。

【００３５】次に、図８と図９により、更に別の本発明
の実施形態について説明する。これら図８と図９に示す
実施形態は、図４と図５の実施形態に、図７の構成を適
用した場合において、機能ブロック１７の出力１８と端
子ピン１９の間に出力制御回路３２を設け、Ｐ型ＭＯＳ
ＦＥＴからなるスイッチ２６を制御するためのレジスタ
３１により、この出力制御回路３２もプログラマブルに
制御するようにしたものである。

【００３６】出力制御回路３２は、レジスタ３１から供
給される信号によりオンオフ制御され、機能ブロック１
７の出力１８が端子ピン１９に供給される状態にした
り、供給されない状態にしたりする働きをするもので、
このとき、レジスタ３１は、スイッチ２６のオンオフの
制御とは独立に、出力制御回路３２の出力のオンオフを
制御する。なお、このことをを除く他の構成と動作は、
図４と図５の実施形態と同じである。

【００３７】ここで、まず図８は、図４と同じく、端子
ピン１８、２０間をリード線Ｌで接続して使用した場合
の状態で、次に図９は、図５と同じく、クロック生成回
路３の入力に、外付けの発振器６から発振信号を供給し
て使用するようにした場合の状態で、このときは、端子
ピン１９から端子ピン２０に至るリード線Ｌは除かれて
いる。

【００３８】機能ブロック１７は、出力１８に標準出力
を発生するものであり、このため、リセット中の不定レ
ベル出力時には、レジスタ３１により出力制御回路３２
の出力３３をオフ状態にすると共に、スイッチ２６をオ
ン状態にし、クロック生成回路３の入力部を電源(Ｖcc)
レベルに固定させる。

【００３９】この場合のレジスタ３１による制御状態を
初期設定とすると、機能ブロック１７の出力１８のレベ
ルが確定された状態のときには、出力制御回路３２の出
力３３がオンに制御され、スイッチ２６はオフに制御さ
れる状態に、レジスタ３１により同時にプログラマブル
に制御する。

【００４０】以上により、一方では、図８に示すよう
に、低速システムクロック６の生成用に、機能ブロック
１７による標準出力を使用することができ、他方、機能
ブロック１７の標準出力を他の用途に使用するときに
は、レジスタ３１により、出力制御回路３２をオン状態
にすればよい。

【００４１】他方、外付けの発振器を別に用い、図９に
示すように、クロック生成回路３の入力に発振器６の発
振信号を入力した場合は、レジスタ３１によりスイッチ
２６をオフ状態にしておくことにより、従来技術と同
様、２台の発振器１、２１の出力により、それぞれ独立
した２種のシステムクロックを生成して動作させること
ができる。

【００４２】また、これら図８と図９の実施形態では、
レジスタ３１によってスイッチ２６をオン状態にしたと
きには、クロック生成回路３の動作を停止させることが
できるので、低速クロックの生成と停止の制御が可能に
なる。

【００４３】なお、この図８と図９に示した実施形態に
おいても、図４、図５、又は図６で説明した実施形態と
同様、端子ピン２７を設け、スイッチ２６、又はスイッ
チ２９を制御して入力部のレベル固定の有無が選択がで
きるようにしても良い。

【００４４】

【発明の効果】本発明によれば、半導体集積回路におい
て、複数のシステムクロック発生回路の一方の入力源を
高精度の外部発振器の出力と、内部で生成して外部に取
り出されたシステムクロックの何れかを使用者が任意に
選択して使用することができ、汎用性を拡げることがで
き、且つ、外部に取り出されたシステムクロックを選択
した場合、外付けの発振器が１台で済むので、回路要素
を減らすことができるという効果がある。

【図面の簡単な説明】

【図１】本発明による半導体集積回路の第１の実施形態
を示すブロック図である。

【図２】本発明の第１の実施形態における外部出力クロ
ック生成用機能ブロックの一例を示すブロック図であ
る。

【図３】本発明の第１の実施形態における外部出力クロ
ック生成用機能ブロックの他の一例を示すブロック図で
ある。

【図４】本発明による半導体集積回路の第２の実施形態
の一方の使用状態を示すブロック図である。

【図５】本発明による半導体集積回路の第２の実施形態
の他方の使用状態を示すブロック図である。

【図６】本発明の第２の実施形態における外部出力クロ
ック生成用機能ブロックの一例を示すブロック図であ
る。

【図７】本発明の第２の実施形態における外部出力クロ
ック生成用機能ブロックの他の一例を示すブロック図で
ある。

【図８】本発明による半導体集積回路の第３の実施形態
の一方の使用状態を示すブロック図である。

【図９】本発明による半導体集積回路の第３の実施形態
の他方の使用状態を示すブロック図である。

【図１０】従来技術による半導体集積回路の一例を示す
ブロック図である。

【符号の説明】

ＬＳＩ 半導体集積回路 １ 比較的高い周波数の発振器 ２、３ クロック生成回路 ４、５ 分周器 ６ 比較的低い周波数の発振器 １０〜１３、１７ 機能ブロック １６ 内部バス １８ 外部出力(クロック) １９、２０、２７ 端子ピン ２１ 分周器 ２２ カウンタ ２３ 比較回路 ２４ レジスタ ２５ 出力回路 ２６ Ｐ型ＭＯＳＦＥＴからなるスイッチ ２９ Ｎ型ＭＯＳＦＥＴからなるスイッチ ３１ レジスタ ３２ 出力制御回路 ３３ 外部出力(クロック) φ_H 高速システムクロック φ_L 低速システムクロック

───────────────────────────────────────────────────── フロントページの続き (72)発明者 木田 博之 茨城県日立市幸町三丁目１番１号 株式会 社日立製作所日立事業所内 Ｆターム(参考） 5B079 BA01 BB04 BC01 BC10 DD03 DD08 DD13 DD20 5F038 CD16 DF04 DF05 DF08 DF17 5F064 BB09 BB12 BB20 CC12 FF04 FF36 FF46 HH03

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数の異なる周期のシステムクロックで
   動作する半導体集積回路において、 前記システムクロックの少なくとも一方を生成するクロ
   ック生成手段と、 該クロック生成手段により生成されたシステムクロック
   を外部に取出す出力手段と、 前記システムクロックの少なくとも他方を内部に取込む
   入力手段とが設けられていることを特徴とする半導体集
   積回路。
2. 【請求項２】 請求項１に記載の発明において、 前記入力手段に接続されているクロック生成回路の入力
   部がＰ型ＭＯＳＦＥＴのドレイン−ソース間を介して電
   源に接続され、該Ｐ型ＭＯＳＦＥＴのゲートに対する接
   続経路を外部に取出す手段が設けられていることを特徴
   とする半導体集積回路。
3. 【請求項３】 請求項１に記載の発明において、 前記入力手段が接続されているクロック生成回路の入力
   部がＮ型ＭＯＳＦＥＴのドレイン−ソース間を介して共
   通電位点に接続され、該Ｎ型ＭＯＳＦＥＴのゲートに対
   する接続経路を外部に取出す手段が設けられていること
   を特徴とする半導体集積回路。
4. 【請求項４】 請求項１に記載の発明において、 前記外部出力端子の出力設定がレジスタの出力により制
   御されることを特徴とする半導体集積回路。
5. 【請求項５】 請求項２に記載の発明において、 前記Ｐ型ＭＯＳＦＥＴのオンオフ状態がレジスタの出力
   により制御されることを特徴とする半導体集積回路。
6. 【請求項６】 請求項３に記載の発明において、 前記Ｎ型ＭＯＳＦＥＴのオンオフ状態がレジスタの出力
   により制御されることを特徴とする半導体集積回路。