JP2001244417A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2001244417A JP2001244417A JP2000054111A JP2000054111A JP2001244417A JP 2001244417 A JP2001244417 A JP 2001244417A JP 2000054111 A JP2000054111 A JP 2000054111A JP 2000054111 A JP2000054111 A JP 2000054111A JP 2001244417 A JP2001244417 A JP 2001244417A
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Abstract
(57)【要約】
【課題】 外付けの発振器が1個の場合でも、複数のシ
ステムクロックによる動作に対応できるなど、汎用性の
高い半導体集積回路を提供すること。 【解決手段】 高速システムクロックφH から低速シス
テムクロックφL を生成する機能ブロック17と、この
機能ブロック17の出力18を半導体集積回路LSIの
外部に取り出すための端子ピン19と、半導体集積回路
LSIの内部に低速システムクロックφL を取り込むた
めの端子ピン20とを設け、1台の発振器1を外付けす
るだけで複数のシステムクロックを使用する半導体集積
回路LSIを構成したもの。 【効果】 1台の発振器1で対応でき、必要に応じて、
低速システムクロックφL を取り出して、他の用途に使
用することができる。
ステムクロックによる動作に対応できるなど、汎用性の
高い半導体集積回路を提供すること。 【解決手段】 高速システムクロックφH から低速シス
テムクロックφL を生成する機能ブロック17と、この
機能ブロック17の出力18を半導体集積回路LSIの
外部に取り出すための端子ピン19と、半導体集積回路
LSIの内部に低速システムクロックφL を取り込むた
めの端子ピン20とを設け、1台の発振器1を外付けす
るだけで複数のシステムクロックを使用する半導体集積
回路LSIを構成したもの。 【効果】 1台の発振器1で対応でき、必要に応じて、
低速システムクロックφL を取り出して、他の用途に使
用することができる。
Description
【0001】
【発明の属する技術分野】本発明は、システムクロック
で動作する半導体集積回路に係り、特に、低速と高速の
2種のシステムクロックを切換えて使用する半導体集積
回路に関する。
で動作する半導体集積回路に係り、特に、低速と高速の
2種のシステムクロックを切換えて使用する半導体集積
回路に関する。
【0002】
【従来の技術】マイコン(マイクロコンピュータ)などの
半導体集積回路では、システムクロックにより動作し、
処理が進むようになっているのが一般的であるが、近
年、マイコンを中心とする半導体集積回路には種々の機
能を有する機能ブロックが内蔵され、適用範囲の拡大が
図られているが、このとき、内蔵されている機能ブロッ
クによっては、異なった周期のシステムクロックで動作
させるのが望ましい場合がある。
半導体集積回路では、システムクロックにより動作し、
処理が進むようになっているのが一般的であるが、近
年、マイコンを中心とする半導体集積回路には種々の機
能を有する機能ブロックが内蔵され、適用範囲の拡大が
図られているが、このとき、内蔵されている機能ブロッ
クによっては、異なった周期のシステムクロックで動作
させるのが望ましい場合がある。
【0003】また、この種のシステムクロックを用いた
半導体集積回路では、その動作速度がシステムクロック
の周期に関係し、動作速度を上げるためにはシステムク
ロックの周期を短くする必要があるが、この場合、動作
速度と省電力化にはトレードオフ関係がある。これは、
この種の半導体集積回路では、システムクロックの周期
を小さくするにつれ、それが消費する電力も増加するか
らである。
半導体集積回路では、その動作速度がシステムクロック
の周期に関係し、動作速度を上げるためにはシステムク
ロックの周期を短くする必要があるが、この場合、動作
速度と省電力化にはトレードオフ関係がある。これは、
この種の半導体集積回路では、システムクロックの周期
を小さくするにつれ、それが消費する電力も増加するか
らである。
【0004】そこで、マイコンや各種の機能ブロック
で、異なった周波数のシステムクロックを必要とする場
合に対応したり、高性能の保持と省電力化の両立を図る
見地から、複数の異なる周波数の高精度の外部発振器を
用い、内部機能ブロックに供給される複数のシステムク
ロックを生成し、機能ブロックを制御するようにした半
導体集積回路が提案されており、その一例を図10によ
り説明する。
で、異なった周波数のシステムクロックを必要とする場
合に対応したり、高性能の保持と省電力化の両立を図る
見地から、複数の異なる周波数の高精度の外部発振器を
用い、内部機能ブロックに供給される複数のシステムク
ロックを生成し、機能ブロックを制御するようにした半
導体集積回路が提案されており、その一例を図10によ
り説明する。
【0005】この図10に示した従来技術は、周波数f
H (周期=1/fH)の高速システムクロックφH と、周
波数fL (周期=1/fL)の低速のシステムクロックφL
の2種のシステムクロックを用いて、5種の機能ブロ
ック10〜14を動作させるようにした半導体集積回路
LSIの一例で、ここで、周波数fH >周波数fL の関
係がある。
H (周期=1/fH)の高速システムクロックφH と、周
波数fL (周期=1/fL)の低速のシステムクロックφL
の2種のシステムクロックを用いて、5種の機能ブロ
ック10〜14を動作させるようにした半導体集積回路
LSIの一例で、ここで、周波数fH >周波数fL の関
係がある。
【0006】そして、まず高速システムクロックφH に
ついては、クロック生成回路2と分周器4を設け、クロ
ック生成回路2に、この半導体集積回路LSIに外付け
されている比較的高周波数の発振器1から高周波信号を
供給し、生成されたクロックを分周器4で分周すること
により、当該高速システムクロックφH が得られるよう
にしてあり、次に、低速システムクロックφL について
は、クロック生成回路3と分周器5が設け、クロック生
成回路2に、この半導体集積回路LSIに外付けされて
いる比較的低周波数の発振器6から低周波信号を供給
し、生成されたクロックを分周器5で分周することによ
り、当該低速システムクロックφL を得るようになって
いる。
ついては、クロック生成回路2と分周器4を設け、クロ
ック生成回路2に、この半導体集積回路LSIに外付け
されている比較的高周波数の発振器1から高周波信号を
供給し、生成されたクロックを分周器4で分周すること
により、当該高速システムクロックφH が得られるよう
にしてあり、次に、低速システムクロックφL について
は、クロック生成回路3と分周器5が設け、クロック生
成回路2に、この半導体集積回路LSIに外付けされて
いる比較的低周波数の発振器6から低周波信号を供給
し、生成されたクロックを分周器5で分周することによ
り、当該低速システムクロックφL を得るようになって
いる。
【0007】ここで、機能ブロック10に含まれている
中央演算処理装置10Aと、機能ブロック11に含まれ
ているメモリ11A、機能ブロック12自体を構成して
いる機能ブロック12A、それに機能ブロック15は、
高速システムクロックφH の周波数fH による高速処理
が可能なもので、且つ、機能ブロック10、11は低速
システムクロックφL による低速処理も可能で、機能ブ
ロック14は、低速システムクロックφL による低速処
理専用である。
中央演算処理装置10Aと、機能ブロック11に含まれ
ているメモリ11A、機能ブロック12自体を構成して
いる機能ブロック12A、それに機能ブロック15は、
高速システムクロックφH の周波数fH による高速処理
が可能なもので、且つ、機能ブロック10、11は低速
システムクロックφL による低速処理も可能で、機能ブ
ロック14は、低速システムクロックφL による低速処
理専用である。
【0008】従って、外付けされる発振器のうち、まず
高周波用の発振器1は、高速処理速度が可能な機能ブロ
ックで要求されるシステムクロックの周波数、例えば数
MHzオーダの周波数fH に十分対応することができる
周波数、すなわち周波数fHのN倍の発振器であり、こ
こで、Nは分周器4の分周比である。
高周波用の発振器1は、高速処理速度が可能な機能ブロ
ックで要求されるシステムクロックの周波数、例えば数
MHzオーダの周波数fH に十分対応することができる
周波数、すなわち周波数fHのN倍の発振器であり、こ
こで、Nは分周器4の分周比である。
【0009】また外部の低速用の発振器6は、低速シス
テムクロックφL の周波数、例えば数MHzオーダの周
波数fL のM倍の周波数の発振器であり、ここで、Mは
分周器5の分周比であり、且つ、この周波数fL は、そ
れで機能ブロック10、11、12を当該低速システム
クロックφL で動作させたとき、低消費電力化に充分に
対応できる周波数である。
テムクロックφL の周波数、例えば数MHzオーダの周
波数fL のM倍の周波数の発振器であり、ここで、Mは
分周器5の分周比であり、且つ、この周波数fL は、そ
れで機能ブロック10、11、12を当該低速システム
クロックφL で動作させたとき、低消費電力化に充分に
対応できる周波数である。
【0010】各機能ブロック10〜14は内部バス16
を介してデータの授受を行い、必要な動作が得られるよ
うに構成されているが、このとき機能ブロック10、1
1、12には、それぞれセレクタ10B、11B、それ
に12Bが設けてあり、これにより、高速システムクロ
ックφH と低速システムクロック7φL の何れか一方を
任意に選択できるように構成してあり、従って、必要に
応じで高速システムクロックφH と低速システムクロッ
ク7φL の選択ができ、高速動作状態と省電力状態の双
方に容易に対応することができる。
を介してデータの授受を行い、必要な動作が得られるよ
うに構成されているが、このとき機能ブロック10、1
1、12には、それぞれセレクタ10B、11B、それ
に12Bが設けてあり、これにより、高速システムクロ
ックφH と低速システムクロック7φL の何れか一方を
任意に選択できるように構成してあり、従って、必要に
応じで高速システムクロックφH と低速システムクロッ
ク7φL の選択ができ、高速動作状態と省電力状態の双
方に容易に対応することができる。
【0011】
【発明が解決しようとする課題】上記従来技術は、多く
の外付け回路を要する点について配慮がされておらず、
回路規模の簡略化と汎用性の拡大に問題があった。すな
わち、複数のシステムクロックで動作する機能ブロック
を含む半導体集積回路の場合、従来技術では、周波数の
異なる複数のシステムクロックを生成するため、半導体
集積回路の外部に、システムクロックの数と同一数のシ
ステムクロック発生回路の入力源となる発振器を必要と
し、このため、外付け回路が多くなって、回路規模の簡
略化と汎用性の拡大に問題が生じてしまうのである。
の外付け回路を要する点について配慮がされておらず、
回路規模の簡略化と汎用性の拡大に問題があった。すな
わち、複数のシステムクロックで動作する機能ブロック
を含む半導体集積回路の場合、従来技術では、周波数の
異なる複数のシステムクロックを生成するため、半導体
集積回路の外部に、システムクロックの数と同一数のシ
ステムクロック発生回路の入力源となる発振器を必要と
し、このため、外付け回路が多くなって、回路規模の簡
略化と汎用性の拡大に問題が生じてしまうのである。
【0012】本発明の目的は、外付けの発振器が1個の
場合でも、複数のシステムクロックによる動作に対応で
きるなど、汎用性の高い半導体集積回路を提供すること
にある。
場合でも、複数のシステムクロックによる動作に対応で
きるなど、汎用性の高い半導体集積回路を提供すること
にある。
【0013】
【課題を解決するための手段】上記目的は、複数の異な
る周期のシステムクロックで動作する半導体集積回路に
おいて、前記システムクロックの少なくとも一方を生成
するクロック生成手段と、該クロック生成手段により生
成されたシステムクロックを外部に取出す出力手段と、
前記システムクロックの少なくとも他方を内部に取込む
入力手段とが設けられているようにして達成される。
る周期のシステムクロックで動作する半導体集積回路に
おいて、前記システムクロックの少なくとも一方を生成
するクロック生成手段と、該クロック生成手段により生
成されたシステムクロックを外部に取出す出力手段と、
前記システムクロックの少なくとも他方を内部に取込む
入力手段とが設けられているようにして達成される。
【0014】このとき、前記入力手段に接続されている
クロック生成回路の入力部がP型MOSFETのドレイ
ン−ソース間を介して電源に接続され、該P型MOSF
ETのゲートに対する接続経路を外部に取出す手段が設
けられているようにしてもよい。
クロック生成回路の入力部がP型MOSFETのドレイ
ン−ソース間を介して電源に接続され、該P型MOSF
ETのゲートに対する接続経路を外部に取出す手段が設
けられているようにしてもよい。
【0015】また、このとき、前記入力手段が接続され
ているクロック生成回路の入力部がN型MOSFETの
ドレイン−ソース間を介して共通電位点に接続され、該
N型MOSFETのゲートに対する接続経路を外部に取
出す手段が設けられるようにしてもよく、或いは前記外
部出力端子の出力設定がレジスタの出力により制御され
るようにしても、更には前記P型MOSFETのオンオ
フ状態がレジスタの出力により制御されるようにしても
よい。
ているクロック生成回路の入力部がN型MOSFETの
ドレイン−ソース間を介して共通電位点に接続され、該
N型MOSFETのゲートに対する接続経路を外部に取
出す手段が設けられるようにしてもよく、或いは前記外
部出力端子の出力設定がレジスタの出力により制御され
るようにしても、更には前記P型MOSFETのオンオ
フ状態がレジスタの出力により制御されるようにしても
よい。
【0016】
【発明の実施の形態】以下、本発明による半導体集積回
路について、図示の実施の形態により詳細に説明する。
図1は、本発明による半導体集積回路LSIの第1の実
施の形態で、図において、高周波の発振器1とクロック
生成回路2、分周器4、機能ブロック10〜14、それ
に内部バス16については、図10で説明した従来技術
による半導体集積回路LSIと同じである。
路について、図示の実施の形態により詳細に説明する。
図1は、本発明による半導体集積回路LSIの第1の実
施の形態で、図において、高周波の発振器1とクロック
生成回路2、分周器4、機能ブロック10〜14、それ
に内部バス16については、図10で説明した従来技術
による半導体集積回路LSIと同じである。
【0017】そして、この図1の実施形態が、図10の
従来技術と大きく異なる点は、従来技術における機能ブ
ロック14に代えて機能ブロック17が設けてあり、そ
の出力18が半導体集積回路LSIに設けてある端子ピ
ン19を介して外部に取り出せるようになっている点
と、半導体集積回路LSIに更に信号入力用の端子ピン
20が設けてあり、この端子ピン20が半導体集積回路
LSIの中で機能ブロック10〜13の低速システムク
ロックφL の入力に接続されている点にある。
従来技術と大きく異なる点は、従来技術における機能ブ
ロック14に代えて機能ブロック17が設けてあり、そ
の出力18が半導体集積回路LSIに設けてある端子ピ
ン19を介して外部に取り出せるようになっている点
と、半導体集積回路LSIに更に信号入力用の端子ピン
20が設けてあり、この端子ピン20が半導体集積回路
LSIの中で機能ブロック10〜13の低速システムク
ロックφL の入力に接続されている点にある。
【0018】ここで、機能ブロック17は、例えば図2
に示すように、分周器21とカウンタ22、比較回路2
3、レジスタ24、それに出力回路25で構成され、端
子ピン20を介して外部から供給される高速システムク
ロックφH から低速システムクロックφL を生成し、出
力18から端子ピン19に供給する働きをする。
に示すように、分周器21とカウンタ22、比較回路2
3、レジスタ24、それに出力回路25で構成され、端
子ピン20を介して外部から供給される高速システムク
ロックφH から低速システムクロックφL を生成し、出
力18から端子ピン19に供給する働きをする。
【0019】このため、まず分周器21は、高速システ
ムクロックφH を所定の分周比で分周し、カウンタ22
に供給する働きをする。カウンタ22は、分周器21の
出力により歩進され、リセットされる毎に初期値0から
カウントを開始してカウント値Qを出力し、比較回路2
3の一方の比較入力に供給する働きをする。そして、比
較回路23の出力によりリセットされ、その都度、カウ
ント値Qは初期値0になる。
ムクロックφH を所定の分周比で分周し、カウンタ22
に供給する働きをする。カウンタ22は、分周器21の
出力により歩進され、リセットされる毎に初期値0から
カウントを開始してカウント値Qを出力し、比較回路2
3の一方の比較入力に供給する働きをする。そして、比
較回路23の出力によりリセットされ、その都度、カウ
ント値Qは初期値0になる。
【0020】比較回路23は、カウンタ22のカウント
値Qと、レジスタ24に設定してある数値Sを比較し、
一致したとき出力を発生し、カウンタ22のリセット入
力と出力回路25に、出力を供給する。レジスタ24
は、カウンタ22のカウント値Qと比較するための所定
の数値Sを保持し、それを比較回路23の他方の比較入
力に供給する働きをするもので、このときの数値Sは、
内部バス16を介して設定される。
値Qと、レジスタ24に設定してある数値Sを比較し、
一致したとき出力を発生し、カウンタ22のリセット入
力と出力回路25に、出力を供給する。レジスタ24
は、カウンタ22のカウント値Qと比較するための所定
の数値Sを保持し、それを比較回路23の他方の比較入
力に供給する働きをするもので、このときの数値Sは、
内部バス16を介して設定される。
【0021】出力回路25は、比較回路23の出力によ
りレベルが反転する信号を発生し、出力18に供給する
働きをする。従って、レジスタ24に予め所定の数値S
を設定しておくことにより、分周器21に入力されるク
ロックを基にして、任意の周期のクロックを外部出力1
8として出力することができ、高速システムクロックφ
H から低速システムクロックφL を生成することができ
る。
りレベルが反転する信号を発生し、出力18に供給する
働きをする。従って、レジスタ24に予め所定の数値S
を設定しておくことにより、分周器21に入力されるク
ロックを基にして、任意の周期のクロックを外部出力1
8として出力することができ、高速システムクロックφ
H から低速システムクロックφL を生成することができ
る。
【0022】図1に戻り、端子ピン19は、外部のリー
ド線Lにより、端子ピン20に接続されている。従っ
て、この図1の実施形態によれば、発振器1を外付けす
るだけで、高速システムクロックφH と低速システムク
ロックφL の2種のクロックで動作する半導体集積回路
LSIを得ることができる。
ド線Lにより、端子ピン20に接続されている。従っ
て、この図1の実施形態によれば、発振器1を外付けす
るだけで、高速システムクロックφH と低速システムク
ロックφL の2種のクロックで動作する半導体集積回路
LSIを得ることができる。
【0023】そして、この図1の実施形態では、端子ピ
ン20が設けてあるので、この端子ピン20から外部ク
ロックを入力することもでき、必要なら他の発振器を外
付けすることもでき、従って、この実施形態によれば、
広い汎用性を持たせることができる。
ン20が設けてあるので、この端子ピン20から外部ク
ロックを入力することもでき、必要なら他の発振器を外
付けすることもでき、従って、この実施形態によれば、
広い汎用性を持たせることができる。
【0024】次に、図3は、この機能ブロック17の他
の一例で、この例では、カウンタ22に、カウント初期
値がレジスタ24に保持させている数値Sで設定され、
所定のフルカウント値になると自らリセットする機能を
持たせた場合の実施形態で、その他の構成は、図2の実
施形態と同じである。
の一例で、この例では、カウンタ22に、カウント初期
値がレジスタ24に保持させている数値Sで設定され、
所定のフルカウント値になると自らリセットする機能を
持たせた場合の実施形態で、その他の構成は、図2の実
施形態と同じである。
【0025】カウンタ22は初期値からカウントを開始
し、カウント値がフルカウント値になったとき、出力回
路25の出力レベルが反転され、カウント値を初期値に
リセットする。このことにより、図2の例と同様に、レ
ジスタ24の保持数値Sを任意の値に設定し、カウンタ
22のカウント、リセット動作を繰り返すことにより、
入力されてくるシステムクロックを基にして任意の周期
のクロックを外部出力18に出力することができる。
し、カウント値がフルカウント値になったとき、出力回
路25の出力レベルが反転され、カウント値を初期値に
リセットする。このことにより、図2の例と同様に、レ
ジスタ24の保持数値Sを任意の値に設定し、カウンタ
22のカウント、リセット動作を繰り返すことにより、
入力されてくるシステムクロックを基にして任意の周期
のクロックを外部出力18に出力することができる。
【0026】さらに、これら図2と図3の機能ブロック
17においては、出力回路25がリセット中は、電源レ
ベルかGNDレベルの電圧が出力されるようにする機能
が付与されている。そして、この機能が付与されている
とき出力18に得られる出力を、以下、専用出力と呼
び、レベルが不定のままの出力を標準出力と呼ぶ。
17においては、出力回路25がリセット中は、電源レ
ベルかGNDレベルの電圧が出力されるようにする機能
が付与されている。そして、この機能が付与されている
とき出力18に得られる出力を、以下、専用出力と呼
び、レベルが不定のままの出力を標準出力と呼ぶ。
【0027】ここで、専用出力は、この実施形態におい
て端子ピン20に供給すべき低速システムクロックφL
のことであるが、供給用途を限定するもではない。一
方、標準出力は、本発明が対象とする半導体集積回路の
標準の出力方法であるが、これもまた供給用途を限定す
るものではない。
て端子ピン20に供給すべき低速システムクロックφL
のことであるが、供給用途を限定するもではない。一
方、標準出力は、本発明が対象とする半導体集積回路の
標準の出力方法であるが、これもまた供給用途を限定す
るものではない。
【0028】次に、本発明の他の実施形態について説明
すると、まず、図4と図5は、図1の実施形態における
機能ブロック17の出力回路25(図2、図3)の出力
が、前記した標準出力になっていた場合の本発明の一実
施形態で、端子ピン20に接続されているクロック生成
回路3の入力部と電源Vcc の間にソース−ドレインが
接続されたP型MOSFETからなるスイッチ26を設
けたもので、その他の構成は、図1の実施形態と同じで
ある。
すると、まず、図4と図5は、図1の実施形態における
機能ブロック17の出力回路25(図2、図3)の出力
が、前記した標準出力になっていた場合の本発明の一実
施形態で、端子ピン20に接続されているクロック生成
回路3の入力部と電源Vcc の間にソース−ドレインが
接続されたP型MOSFETからなるスイッチ26を設
けたもので、その他の構成は、図1の実施形態と同じで
ある。
【0029】そして、これに対応して、スイッチ26の
ゲートが接続された端子ピン27を設け、外部からこの
端子ピン27に供給される制御信号SWにより、スイッ
チ26のオンオフが制御できるようにしたものであり、
ここで、スイッチ26のオン状態のときの抵抗値につい
ては、入力端子20から入力する外部クロック信号の駆
動を妨げない抵抗値になるようにしてある。
ゲートが接続された端子ピン27を設け、外部からこの
端子ピン27に供給される制御信号SWにより、スイッ
チ26のオンオフが制御できるようにしたものであり、
ここで、スイッチ26のオン状態のときの抵抗値につい
ては、入力端子20から入力する外部クロック信号の駆
動を妨げない抵抗値になるようにしてある。
【0030】既に説明したように、出力回路25が標準
出力を発生するものの場合、その出力のレベルは不定で
ある。そこで、この機能ブロック17のリセット状態に
おけるクロック生成回路3の入力部の電圧レベルの不定
状態に対して、外部から供給される制御信号SWにより
スイッチ26をオン状態にし、電源(Vcc)レベルに固定
するのである。
出力を発生するものの場合、その出力のレベルは不定で
ある。そこで、この機能ブロック17のリセット状態に
おけるクロック生成回路3の入力部の電圧レベルの不定
状態に対して、外部から供給される制御信号SWにより
スイッチ26をオン状態にし、電源(Vcc)レベルに固定
するのである。
【0031】ここで、これら図4と図5は夫々別の使用
状態を示したもので、図4は端子ピン18、20間をリ
ード線Lで接続して使用した場合で、図5はクロック生
成回路3の入力に、外付けの発振器6から発振信号を供
給して使用するようにした場合で、このときは、端子ピ
ン19から端子ピン20に至るリード線Lは除かれてい
る。
状態を示したもので、図4は端子ピン18、20間をリ
ード線Lで接続して使用した場合で、図5はクロック生
成回路3の入力に、外付けの発振器6から発振信号を供
給して使用するようにした場合で、このときは、端子ピ
ン19から端子ピン20に至るリード線Lは除かれてい
る。
【0032】従って、この実施形態によれば、一方で
は、図4に示すように、低速システムクロックφL の生
成用として、標準出力になっている出力18からのクロ
ックを使用することができ、他方、図5に示すように、
出力18をクロック生成回路3の入力源としないときに
は、この出力18から得られるクロックを他の用途に使
用することができ、広い汎用性をもたせることができ
る。
は、図4に示すように、低速システムクロックφL の生
成用として、標準出力になっている出力18からのクロ
ックを使用することができ、他方、図5に示すように、
出力18をクロック生成回路3の入力源としないときに
は、この出力18から得られるクロックを他の用途に使
用することができ、広い汎用性をもたせることができ
る。
【0033】ところで、この図4と図5の実施形態で
は、クロック生成回路3の入力部分のレベルを電源(Vc
c)レベルに固定する方式になっているが、図6に示す実
施形態のように、クロック生成回路3の入力部と共通電
位GND間にN型MOSFETからなるスイッチ29の
ソース−ドレインを接続し、端子ピン27からゲートに
供給される制御信号SWにより、前記入力部のレベルが
共通電位GNDに固定されるようにしても良い。
は、クロック生成回路3の入力部分のレベルを電源(Vc
c)レベルに固定する方式になっているが、図6に示す実
施形態のように、クロック生成回路3の入力部と共通電
位GND間にN型MOSFETからなるスイッチ29の
ソース−ドレインを接続し、端子ピン27からゲートに
供給される制御信号SWにより、前記入力部のレベルが
共通電位GNDに固定されるようにしても良い。
【0034】また、前記図4、図5、図6の実施形態で
は、スイッチ26又はスイッチ29のオンオフ状態を、
端子ピン17を介して外部から供給される制御信号SW
により制御する方式にしているが、図7の実施形態に示
すように、内部レジスタ31を設け、これによりプログ
ラマブルに制御が行えるようにしても良い。
は、スイッチ26又はスイッチ29のオンオフ状態を、
端子ピン17を介して外部から供給される制御信号SW
により制御する方式にしているが、図7の実施形態に示
すように、内部レジスタ31を設け、これによりプログ
ラマブルに制御が行えるようにしても良い。
【0035】次に、図8と図9により、更に別の本発明
の実施形態について説明する。これら図8と図9に示す
実施形態は、図4と図5の実施形態に、図7の構成を適
用した場合において、機能ブロック17の出力18と端
子ピン19の間に出力制御回路32を設け、P型MOS
FETからなるスイッチ26を制御するためのレジスタ
31により、この出力制御回路32もプログラマブルに
制御するようにしたものである。
の実施形態について説明する。これら図8と図9に示す
実施形態は、図4と図5の実施形態に、図7の構成を適
用した場合において、機能ブロック17の出力18と端
子ピン19の間に出力制御回路32を設け、P型MOS
FETからなるスイッチ26を制御するためのレジスタ
31により、この出力制御回路32もプログラマブルに
制御するようにしたものである。
【0036】出力制御回路32は、レジスタ31から供
給される信号によりオンオフ制御され、機能ブロック1
7の出力18が端子ピン19に供給される状態にした
り、供給されない状態にしたりする働きをするもので、
このとき、レジスタ31は、スイッチ26のオンオフの
制御とは独立に、出力制御回路32の出力のオンオフを
制御する。なお、このことをを除く他の構成と動作は、
図4と図5の実施形態と同じである。
給される信号によりオンオフ制御され、機能ブロック1
7の出力18が端子ピン19に供給される状態にした
り、供給されない状態にしたりする働きをするもので、
このとき、レジスタ31は、スイッチ26のオンオフの
制御とは独立に、出力制御回路32の出力のオンオフを
制御する。なお、このことをを除く他の構成と動作は、
図4と図5の実施形態と同じである。
【0037】ここで、まず図8は、図4と同じく、端子
ピン18、20間をリード線Lで接続して使用した場合
の状態で、次に図9は、図5と同じく、クロック生成回
路3の入力に、外付けの発振器6から発振信号を供給し
て使用するようにした場合の状態で、このときは、端子
ピン19から端子ピン20に至るリード線Lは除かれて
いる。
ピン18、20間をリード線Lで接続して使用した場合
の状態で、次に図9は、図5と同じく、クロック生成回
路3の入力に、外付けの発振器6から発振信号を供給し
て使用するようにした場合の状態で、このときは、端子
ピン19から端子ピン20に至るリード線Lは除かれて
いる。
【0038】機能ブロック17は、出力18に標準出力
を発生するものであり、このため、リセット中の不定レ
ベル出力時には、レジスタ31により出力制御回路32
の出力33をオフ状態にすると共に、スイッチ26をオ
ン状態にし、クロック生成回路3の入力部を電源(Vcc)
レベルに固定させる。
を発生するものであり、このため、リセット中の不定レ
ベル出力時には、レジスタ31により出力制御回路32
の出力33をオフ状態にすると共に、スイッチ26をオ
ン状態にし、クロック生成回路3の入力部を電源(Vcc)
レベルに固定させる。
【0039】この場合のレジスタ31による制御状態を
初期設定とすると、機能ブロック17の出力18のレベ
ルが確定された状態のときには、出力制御回路32の出
力33がオンに制御され、スイッチ26はオフに制御さ
れる状態に、レジスタ31により同時にプログラマブル
に制御する。
初期設定とすると、機能ブロック17の出力18のレベ
ルが確定された状態のときには、出力制御回路32の出
力33がオンに制御され、スイッチ26はオフに制御さ
れる状態に、レジスタ31により同時にプログラマブル
に制御する。
【0040】以上により、一方では、図8に示すよう
に、低速システムクロック6の生成用に、機能ブロック
17による標準出力を使用することができ、他方、機能
ブロック17の標準出力を他の用途に使用するときに
は、レジスタ31により、出力制御回路32をオン状態
にすればよい。
に、低速システムクロック6の生成用に、機能ブロック
17による標準出力を使用することができ、他方、機能
ブロック17の標準出力を他の用途に使用するときに
は、レジスタ31により、出力制御回路32をオン状態
にすればよい。
【0041】他方、外付けの発振器を別に用い、図9に
示すように、クロック生成回路3の入力に発振器6の発
振信号を入力した場合は、レジスタ31によりスイッチ
26をオフ状態にしておくことにより、従来技術と同
様、2台の発振器1、21の出力により、それぞれ独立
した2種のシステムクロックを生成して動作させること
ができる。
示すように、クロック生成回路3の入力に発振器6の発
振信号を入力した場合は、レジスタ31によりスイッチ
26をオフ状態にしておくことにより、従来技術と同
様、2台の発振器1、21の出力により、それぞれ独立
した2種のシステムクロックを生成して動作させること
ができる。
【0042】また、これら図8と図9の実施形態では、
レジスタ31によってスイッチ26をオン状態にしたと
きには、クロック生成回路3の動作を停止させることが
できるので、低速クロックの生成と停止の制御が可能に
なる。
レジスタ31によってスイッチ26をオン状態にしたと
きには、クロック生成回路3の動作を停止させることが
できるので、低速クロックの生成と停止の制御が可能に
なる。
【0043】なお、この図8と図9に示した実施形態に
おいても、図4、図5、又は図6で説明した実施形態と
同様、端子ピン27を設け、スイッチ26、又はスイッ
チ29を制御して入力部のレベル固定の有無が選択がで
きるようにしても良い。
おいても、図4、図5、又は図6で説明した実施形態と
同様、端子ピン27を設け、スイッチ26、又はスイッ
チ29を制御して入力部のレベル固定の有無が選択がで
きるようにしても良い。
【0044】
【発明の効果】本発明によれば、半導体集積回路におい
て、複数のシステムクロック発生回路の一方の入力源を
高精度の外部発振器の出力と、内部で生成して外部に取
り出されたシステムクロックの何れかを使用者が任意に
選択して使用することができ、汎用性を拡げることがで
き、且つ、外部に取り出されたシステムクロックを選択
した場合、外付けの発振器が1台で済むので、回路要素
を減らすことができるという効果がある。
て、複数のシステムクロック発生回路の一方の入力源を
高精度の外部発振器の出力と、内部で生成して外部に取
り出されたシステムクロックの何れかを使用者が任意に
選択して使用することができ、汎用性を拡げることがで
き、且つ、外部に取り出されたシステムクロックを選択
した場合、外付けの発振器が1台で済むので、回路要素
を減らすことができるという効果がある。
【図1】本発明による半導体集積回路の第1の実施形態
を示すブロック図である。
を示すブロック図である。
【図2】本発明の第1の実施形態における外部出力クロ
ック生成用機能ブロックの一例を示すブロック図であ
る。
ック生成用機能ブロックの一例を示すブロック図であ
る。
【図3】本発明の第1の実施形態における外部出力クロ
ック生成用機能ブロックの他の一例を示すブロック図で
ある。
ック生成用機能ブロックの他の一例を示すブロック図で
ある。
【図4】本発明による半導体集積回路の第2の実施形態
の一方の使用状態を示すブロック図である。
の一方の使用状態を示すブロック図である。
【図5】本発明による半導体集積回路の第2の実施形態
の他方の使用状態を示すブロック図である。
の他方の使用状態を示すブロック図である。
【図6】本発明の第2の実施形態における外部出力クロ
ック生成用機能ブロックの一例を示すブロック図であ
る。
ック生成用機能ブロックの一例を示すブロック図であ
る。
【図7】本発明の第2の実施形態における外部出力クロ
ック生成用機能ブロックの他の一例を示すブロック図で
ある。
ック生成用機能ブロックの他の一例を示すブロック図で
ある。
【図8】本発明による半導体集積回路の第3の実施形態
の一方の使用状態を示すブロック図である。
の一方の使用状態を示すブロック図である。
【図9】本発明による半導体集積回路の第3の実施形態
の他方の使用状態を示すブロック図である。
の他方の使用状態を示すブロック図である。
【図10】従来技術による半導体集積回路の一例を示す
ブロック図である。
ブロック図である。
LSI 半導体集積回路 1 比較的高い周波数の発振器 2、3 クロック生成回路 4、5 分周器 6 比較的低い周波数の発振器 10〜13、17 機能ブロック 16 内部バス 18 外部出力(クロック) 19、20、27 端子ピン 21 分周器 22 カウンタ 23 比較回路 24 レジスタ 25 出力回路 26 P型MOSFETからなるスイッチ 29 N型MOSFETからなるスイッチ 31 レジスタ 32 出力制御回路 33 外部出力(クロック) φH 高速システムクロック φL 低速システムクロック
───────────────────────────────────────────────────── フロントページの続き (72)発明者 木田 博之 茨城県日立市幸町三丁目1番1号 株式会 社日立製作所日立事業所内 Fターム(参考) 5B079 BA01 BB04 BC01 BC10 DD03 DD08 DD13 DD20 5F038 CD16 DF04 DF05 DF08 DF17 5F064 BB09 BB12 BB20 CC12 FF04 FF36 FF46 HH03
Claims (6)
- 【請求項1】 複数の異なる周期のシステムクロックで
動作する半導体集積回路において、 前記システムクロックの少なくとも一方を生成するクロ
ック生成手段と、 該クロック生成手段により生成されたシステムクロック
を外部に取出す出力手段と、 前記システムクロックの少なくとも他方を内部に取込む
入力手段とが設けられていることを特徴とする半導体集
積回路。 - 【請求項2】 請求項1に記載の発明において、 前記入力手段に接続されているクロック生成回路の入力
部がP型MOSFETのドレイン−ソース間を介して電
源に接続され、該P型MOSFETのゲートに対する接
続経路を外部に取出す手段が設けられていることを特徴
とする半導体集積回路。 - 【請求項3】 請求項1に記載の発明において、 前記入力手段が接続されているクロック生成回路の入力
部がN型MOSFETのドレイン−ソース間を介して共
通電位点に接続され、該N型MOSFETのゲートに対
する接続経路を外部に取出す手段が設けられていること
を特徴とする半導体集積回路。 - 【請求項4】 請求項1に記載の発明において、 前記外部出力端子の出力設定がレジスタの出力により制
御されることを特徴とする半導体集積回路。 - 【請求項5】 請求項2に記載の発明において、 前記P型MOSFETのオンオフ状態がレジスタの出力
により制御されることを特徴とする半導体集積回路。 - 【請求項6】 請求項3に記載の発明において、 前記N型MOSFETのオンオフ状態がレジスタの出力
により制御されることを特徴とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000054111A JP2001244417A (ja) | 2000-02-29 | 2000-02-29 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000054111A JP2001244417A (ja) | 2000-02-29 | 2000-02-29 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001244417A true JP2001244417A (ja) | 2001-09-07 |
Family
ID=18575405
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000054111A Pending JP2001244417A (ja) | 2000-02-29 | 2000-02-29 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001244417A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010103422A (ja) * | 2008-10-27 | 2010-05-06 | Kyocera Mita Corp | 集積回路及びこれを備えた回路基板、画像形成装置 |
JP2014011645A (ja) * | 2012-06-29 | 2014-01-20 | Sumitomo Precision Prod Co Ltd | ノード装置及びネットワークシステム |
-
2000
- 2000-02-29 JP JP2000054111A patent/JP2001244417A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010103422A (ja) * | 2008-10-27 | 2010-05-06 | Kyocera Mita Corp | 集積回路及びこれを備えた回路基板、画像形成装置 |
JP2014011645A (ja) * | 2012-06-29 | 2014-01-20 | Sumitomo Precision Prod Co Ltd | ノード装置及びネットワークシステム |
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