JP2001236046A - 表示装置、表示装置の駆動方法および電子機器 - Google Patents

Abstract

(57)【要約】 【課題】 １フレーム期間における液晶パネルの輝度変
化を抑制して、画像のちらつき等を防止すること。 【解決手段】 １つのフレーム期間が複数例えば４のフ
ィールドからなる場合、走査線駆動回路は、１つのフィ
ールド期間中に複数の異なる選択電圧パターン、例えば
ａａｂｂｃ、ｂｂｃｃｄ、ｃｃｄｄａ、ｄｄａａｂと周
期的に変化するパターンや、ａｂｃｄａ、ｂｃｄａｂ、
ｃｂａｂｃ、ｄａｂｃｄと周期的に変化するパターンを
用いながら一組となっている複数本の走査線毎に駆動を
行っていき、その一つのフィールド期間中に全部の走査
線を１回選択する。さらに、走査線駆動回路２２００と
データ線駆動回路９３００とは互いに、使用する選択電
圧パターンの情報（パターンデータ信号ＰＤ０，ＰＤ
１、キャリー信号、フィールド識別信号など）の授受を
行い、それぞれ、同じ選択電圧パターンに基づく走査線
およびデータ線の駆動を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、表示装置，表示装
置の駆動方法および電子機器に関し、特に、走査線のう
ちのｈ本（ｈは２以上の整数）の走査線を同時に選択し
て表示を行う、いわゆるマルチライン駆動法を用いた表
示装置およびその駆動方法に関する。

【０００２】

【背景技術】単純マトリクス型の液晶表示装置は、アク
ティブマトリクス型液晶表示装置に比べ、基板に高価な
スイッチング素子を用いる必要がなく安価であることか
ら、携帯型パーソナルコピュータのモニタ等に広く用い
られている。

【０００３】そのような単純マトリクス型液晶表示装置
の駆動電圧を低くしつつ、さらにその表示品質を向上さ
せることを目的として、いわゆるマルチライン駆動法が
提案されている。

【０００４】

【発明が解決しようとする課題】マルチライン駆動法に
関する文献としては、例えば、以下のようなものがあ
る。

【０００５】「Ａ ＧＥＮＥＲＡＬＩＺＥＤ ＡＤＤ
ＲＥＳＳＩＮＧ ＴＥＣＨＮＩＱＵＥ ＦＯＲ ＲＭＳ
ＲＥＳＰＯＮＤＩＮＧ ＭＡＴＲＩＸ ＬＣＤＳ，１
９８８ ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＤＩＳＰＬＡＹ
ＲＥＳＥＡＲＣＨ ＣＯＮＦＥＲＥＮＣＥ Ｐ８０〜
Ｐ８５」 「日本国特許公開公報、平成５年第４６１２７号公
報」 「日本国特許公開公報、平成５年第１００６４２号公
報」 「日本国特許公開公報、平成６年第４０４９号公報」 本発明者は、マルチライン駆動法を採用した液晶表示装
置のデータ線駆動回路，走査線駆動回路ならびにこれら
に関連する回路について種々の検討を行い、その結果、
従来回路の問題点が明らかとなった。

【０００６】本発明は、上述の本発明者による検討結果
に基づいてなされたものである。

【０００７】本発明の目的の一つは、１フレーム期間に
おける液晶パネルの輝度変化を抑制して、画像のちらつ
き等を防止することである。

【０００８】

【課題を解決するための手段】マルチライン駆動法を採
用した本発明の表示装置では、好ましくは、データ線駆
動回路の構成要素の一つであるフレームメモリが少なく
とも第１のＲＡＭと第２のＲＡＭとから構成され、ある
フレーム期間では第１のＲＡＭをデータ読出し用として
第２のＲＡＭをデータ書き込み用として用い、次のフレ
ームでは、読出しと書き込みを逆にして用い、１フレー
ム毎に読出し用メモリと書き込み用メモリを交互に切り
替えて使用する。

【０００９】これにより、データ線に供給する電圧を決
定する際に、異なるフレーム期間に属する画像データど
うしが混在することがなくなり、正確な表示が実現され
る。

【００１０】また、フレームメモリを一つしか用いない
実施態様では、好ましくは、同時に駆動される走査線数
に対応した数の画像データを、同時にフレームメモリに
書き込むようにする。

【００１１】これにより、データ線に供給する電圧を決
定するために必要な複数個の画像データの一部に、異な
るフレーム期間に属する画像データが混入することがな
くなり、この結果、表示画像の一部に不要なすじ状の模
様が形成されることが防止され、画像品質の低下を防止
できる。

【００１２】以上の構成により、歪みの少ない自然な表
示を行うことが可能な、マルチライン駆動法を採用した
表示装置が実現される。

【００１３】また、マルチライン駆動法を採用した本発
明の表示装置では、好ましくは、データ線に供給する電
圧を決定するための処理を行うデコーダを、ＲＯＭで構
成する。

【００１４】これにより、デコーダの構成を簡素化で
き、ＩＣ化した場合には、チップ面積の大幅な削減が可
能となる。

【００１５】また、マルチライン駆動法を採用した本発
明の表示装置では、好ましくは、画像表示に寄与しない
期間において、データ線に供給する電圧を固定化する回
路を設ける。「画像表示に寄与しない期間」とは、帰線
期間や、タッチパネルにおけるタッチ位置検出期間など
である。

【００１６】これにより、画像表示に寄与しない期間に
おけるクロストーク現象の発生が防止され、マルチライ
ン駆動法を採用した表示装置の表示品質の低下を防止す
ることができる。

【００１７】また、マルチライン駆動法を採用した本発
明の表示装置では、好ましくは、走査線駆動回路におい
て、走査線を選択するために必要なデータと、走査線に
供給する電圧を決定するために必要なデータとを分離し
て処理する。

【００１８】これにより、シフトレジスタの段数を大幅
に削減できる。すなわち、同時に駆動される走査線の数
を「ｈ」とし、走査線の総数を「ｎ」とした場合、必要
なシフトレジスタの段数は「ｎ／ｈ」ですむ。これによ
り、マルチライン駆動法を採用した表示装置の、走査線
駆動回路の構成の簡素化が達成される。

【００１９】また、マルチライン駆動法を採用した本発
明の表示装置は、１フレーム期間内に走査電圧パターン
（選択電圧パターンともいう）を周期的に変化させる場
合、走査線駆動回路とデータ線駆動回路とが相互に走査
電圧パターンに関する情報の授受を行う。

【００２０】これにより、走査電圧パターンに関する情
報を、走査線駆動回路あるいはデータ線駆動回路のいず
れかに入力するだけでよく、表示装置の制御が容易であ
る。

【００２１】

【発明の実施の形態】本発明は、マルチライン駆動法
（以下、ＭＬＳ駆動法という）の特徴に着目して回路構
成を工夫したものである。本発明の理解のためには、Ｍ
ＬＳ駆動法の内容を知ることが重要であるため、まず、
ＭＬＳ駆動法の概要を説明する。

【００２２】Ａ．ＭＬＳ駆動法の利点 ＭＬＳ駆動法は、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ
Ｎｅｍａｔｉｃ）液晶パネルなどの、単純マトリクス
方式の液晶パネルにおいて、複数の走査線を同時に選択
する技術である。

【００２３】これにより、走査線の駆動電圧を低くする
ことができる。

【００２４】また、図５４の上側に示すように、従来の
線順次駆動法では、選択パルスの間隔が広く、液晶の透
過率が時間経過とともに下がるために、画像表示のコン
トラストや液晶がオンした時の輝度が低下してしまう。
これに対し、図５４の下側に示すように、ＭＬＳ駆動法
によれば選択パルスの間隔を狭くできるため、コントラ
ストならびに輝度を向上できる。

【００２５】Ｂ．ＭＬＳ駆動法の原理 図５５に示すように、２本の走査線Ｘ１，Ｘ２を同時に
駆動し、それらの走査線とデータ線Ｙ１とが交差する位
置の画素をオン／オフさせる場合を考える。

【００２６】オン画素を「−１」とし、オフ画素を「＋
１」と記すことにする。このオン／オフを示すデータは
フレームメモリ内に格納されている。また、選択パルス
は「＋１」，「−１」の２値で表す。また、データ線Ｙ
１の駆動電圧は、「−Ｖ２」，「＋Ｖ２」，「Ｖ１」の
３値である。

【００２７】データ線Ｙ１に、「−Ｖ２」，「＋Ｖ
２」，「Ｖ１」のいずれの電圧を与えるかは、表示デー
タベクトルｄと、選択行列βとの積により決定される。

【００２８】図５５の（ａ）の場合は、ｄ・β＝−２で
あり、図５５の（ｂ）の場合は、ｄ・β＝＋２であり、
図５５の（ｃ）の場合は、ｄ・β＝＋２であり、図５５
の（ｄ）の場合は、ｄ・β＝０となる。

【００２９】そして、表示データベクトルｄと、選択行
列βとの積が「−２」のときにデータ線駆動電圧として
「−Ｖ２」が選択され、「＋２」のときに「＋Ｖ２」が
選択され、「０」のときに「Ｖ１」が選択される。

【００３０】表示データベクトルｄと選択行列βとの積
の演算を電子回路で行う場合には、表示データベクトル
ｄと選択行列βの、対応するデータの不一致数を判定す
る回路を設ければよい。

【００３１】つまり、不一致数が「２」の場合には、デ
ータ線駆動電圧として「−Ｖ２」を選択する。不一致数
が「０」の場合には、データ線駆動電圧として「＋Ｖ
２」を選択する。また、不一致数が「１」の場合には、
データ線駆動電圧として「Ｖ１」を選択する。２ライン
を同時に選択するＭＬＳ駆動では、上述のようにしてデ
ータ線駆動電圧を決定し、１フレーム期間内で２回の選
択を行うことによって、画素のオン／オフを表示する。
このため、駆動電圧を低くすることができ、また、１回
目の選択期間の終了から２回目の選択期間の開始までに
ある間隔をあけることにより、コントラストと輝度が向
上する。

【００３２】このように、ＭＬＳ駆動を実現するために
は、１選択期間毎に、表示画像のデータ（すなわち表示
パターン）と選択パルスのパターン、すなわち、走査電
圧パターン（選択電圧パターンという場合もある）との
不一致判定が必要となる。

【００３３】表示画像のデータはフレームメモリに蓄積
されているため、フレームメモリへの効果的なアクセス
が重要である。また、液晶パネルの大型化を可能にする
ためには、不一致判定回路の簡素化が重要である。ま
た、ＭＬＳ駆動の特徴に着目して、表示品質の低下を防
止することが重要である。また、表示画像のデータと選
択パルスのパターンとの整合性を常に保ちつつ、走査線
駆動回路の構成を簡素化することが重要である。

【００３４】Ｃ．ＭＬＳ駆動の具体例 以下、図５３，図５６，図５７，図５８を用いて、４ラ
インの走査線を同時に選択して単純マトリクス型液晶表
示装置を駆動する場合の動作を具体的に説明する。

【００３５】図５３において、走査線（Ｘ1〜Ｘn）とデ
ータ線（Ｙ1〜Ｙm）は、２枚の透明なガラス基板上に透
明電極によって形成されており、２枚の基板間に液晶が
挟まれている。

【００３６】データ線はデータ線駆動回路（Ｙドライ
バ）２１００に、走査線は走査線駆動回路（Ｘドライ
バ）２２００に接続されている。なお、図面中では、記
載の簡略化のために、データ線駆動回路を「Ｙドライ
バ」と記載し、走査線駆動回路を「Ｘドライバ」と記載
している。

【００３７】各走査線および各データ線の交差部には画
素が形成され、各走査線および各データ線に供給される
走査信号およびデータ信号によりその表示要素が駆動さ
れる。

【００３８】走査線駆動回路は、コントローラ（図５３
には示されていない）によって制御される。そして、あ
らかじめ選ばれた直交関数系により定義される走査電圧
パターンに従って、３つ（＋Ｖ1、０、−Ｖ1）の電圧レ
ベルが適宜選択され、４本の走査線にそれぞれ印加され
るようになっている。例えば、図５６の（ａ）に示され
る４本の走査線Ｘ1〜Ｘ4が同時に選択される。

【００３９】また、このときの走査パターンと、選択ラ
イン上の画素に表示するデータから決まる表示パターン
とを比較し、その不一致の数によって決定された電圧レ
ベル（−Ｖ3、−Ｖ2、０、＋Ｖ2、＋Ｖ3の５つの電圧レ
ベルのうちいずれか）が、データ線駆動回路から各デー
タ線に印加される。以下にデータ線に印加される電圧レ
ベルを決定する手順の説明を行う。

【００４０】走査電圧パターンは、選択電圧が＋Ｖ1の
場合（＋）、選択電圧が−Ｖ1の場合（−）、表示パタ
ーンは、オン表示のデータの場合（＋）、オフ表示のデ
ータの場合（−）とする。非選択期間は不一致数の考慮
はしない。

【００４１】図５６では、１画面を表示するのに必要な
期間を１フレーム期間（Ｆ）とし、すべての走査線を１
回選択するのに必要な期間を１フィールド期間（ｆ）と
し、走査線を１回選択するのに必要な期間を１選択期間
（Ｈ）とする。

【００４２】ここで、図５６の「Ｈ_1st」は最初の選択
期間であり、「Ｈ_2nd」は２番目の選択期間である。

【００４３】また、ｆ_1stは最初のフィールド期間であ
り、ｆ_2ndは２番目のフィールド期間である。また、Ｆ
_1stは最初のフレーム期間であり、Ｆ_2ndは２番目のフレ
ーム期間である。

【００４４】図５６の場合、最初のフィールド期間ｆ
_1st中の最初の選択期間（Ｈ_1st）において選択される４
ライン（Ｘ1〜Ｘ4）の走査パターンはあらかじめ、図５
６の（ａ）に示すように設定されているから、表示画面
の状態によらず、常に（＋＋−＋）である。

【００４５】ここで、全面オン表示を行う場合を考える
と、（画素（Ｘ1、Ｙ1）、画素（Ｘ2、Ｙ1）、画素（Ｘ
3、Ｙ1）及び画素（Ｘ4、Ｙ1））に対応する１列目の表
示パターンは、（＋＋＋＋）である。両パターンを順番
に比較すると、１番目、２番目及び４番目は極性が一致
し、３番目は極性が相違する。つまり、不一致数は
「１」である。不一致数が「１」の場合、５レベル（＋
Ｖ3、＋Ｖ2、０、−Ｖ2、−Ｖ3）ある電圧レベルのうち
−Ｖ2を選択する。こうすると、＋Ｖ1を選択している走
査線Ｘ1、Ｘ2及びＸ4の場合には、−Ｖ2の選択により液
晶素子に印加される電圧は高くなる一方、−Ｖ1を選択
している走査線Ｘ3の場合には、−Ｖ2の選択により液晶
素子に印加される電圧は低くなる。

【００４６】このようにしてデータ線に印加される電圧
は、直交変換時の「ベクトルの重み」に相当し、４回の
走査パターンに対してすべての重みを加えると真の表示
パターンを再生することができるように電圧レベルが設
定される。

【００４７】同様に、不一致数が「０」の場合は−Ｖ
3、不一致数が「２」の場合は０レベル、不一致数が
「３」の場合は＋Ｖ2、不一致数が「４」の場合は＋Ｖ3
を選択する。Ｖ2とＶ3はその電圧比が（Ｖ2：Ｖ3＝１：
２）となるように設定する。

【００４８】同様の手順で、Ｘ1〜Ｘ4の４ラインの走査
線について、Ｙ2からＹmまでのデータ線の列の不一致数
を決定し、得られた選択電圧のデータをデータ線駆動回
路に転送し、最初の選択期間に上記手順によって決めら
れた電圧を印加する。

【００４９】同様に、全ての走査線（Ｘ1〜Ｘn）につい
て、以上の手順を繰り返すと、最初のフィールド期間
（ｆ_1st）における動作が終了する。

【００５０】同様に２番目以降のフィールド期間につい
ても、全ての走査線について上記の手順を繰り返すと１
つのフレーム（Ｆ_1st）が終わり、これにより、１つの
画面の表示が行われる。

【００５１】上記の手順に従い、全面オンの場合のデー
タ線（Ｙ1）に印可する電圧波形を求めると、図５６の
（ｂ）のようになり、画素（Ｘ1、Ｙ1）に印加される電
圧波形は、図５６の（ｃ）のようになる。

【００５２】ここで、上記手順を行う際、１つのフィー
ルド期間におけるすべての不一致数を決定するために
は、画面に表示するすべてのデータ（１フレーム期間分
の全データ）が必要になる。

【００５３】図５６のような４ライン同時選択の駆動を
行う場合には、１フィールド期間毎に１フレーム期間分
の全データが必要になる。つまり、１フレーム期間中
に、計４回、画像データを全部フレームメモリから読み
出すことが必要になる。

【００５４】８ライン同時選択の場合には、１フィール
ド期間毎に１フレーム期間分の全データが必要になり、
１フレーム期間中に、計８回、全画像データをフレーム
メモリから読み出すことが必要になる。１６ライン同時
選択の場合には、１フレーム期間中に、計１６回、全画
像データをフレームメモリから読み出すことが必要にな
る。３２ライン同時選択の場合には、１フレーム期間中
に、計３２回、全画像データをフレームメモリから読み
出すことが必要になる。

【００５５】直交性を保つ必要から、３ライン同時選択
の場合には、１フィールド期間毎に１フレーム期間分の
全データ（計４回）必要になり、５〜７ライン同時選択
の場合には、１フィールド期間毎に１フレーム期間分の
全データ（計８回）が必要になり、９〜１５ライン同時
選択の場合には、１フィールド期間毎に１フレーム期間
分の全データ（計１６回）が必要になり、１７〜３１ラ
イン同時選択の場合には、１フィールド期間毎に１フレ
ーム期間分の全データ（計３２回）が必要になることに
なる。

【００５６】以上が、ＭＬＳ駆動法の具体例の説明であ
る。

【００５７】Ｄ．本発明の好ましい態様の特徴 次に、本発明の好ましい態様の特徴を、図１を用いて概
説する。

【００５８】本発明の好ましい態様の一つ（実施の形態
１，実施の形態２）は、図１の（１）で示されるよう
に、フレームメモリへのデータ入力の制御に関する。複
数のフレームメモリ２５２を設けて、１フレーム毎に入
出力を切り替える構成としたり、一つのフレームメモリ
を用いる場合には、複数のデータを同時に書き込むよう
にする。

【００５９】また、本発明の好ましい態様の一つ（実施
の形態３）では、図１の（２）で示されるように、デコ
ーダ２５８内の不一致判定回路を、ＲＯＭ２６２で構成
する。

【００６０】また、本発明の好ましい態様の一つ（実施
の形態４）では、図１の（３）で示されるように、帰線
期間検出回路２７２により帰線期間が検出されると、液
晶パネル２２５０のデータ線に加える電圧を固定化す
る。

【００６１】また、本発明の好ましい態様の一つ（実施
の形態５）では、図１の（４）で示されるように、走査
線駆動回路（Ｘドライバ）２２００において、走査線を
選択するために必要なデータと、走査線に供給する電圧
を決定するために必要なデータとを分離して処理し、走
査線駆動回路の構成を簡素化する。

【００６２】また、本発明の好ましい態様の一つ（実施
の形態６）では、走査電圧パターンを工夫してフリッカ
ー等を防止し、また、図１の（５）に示すように、走査
線駆動回路（Ｘドライバ）２２００とデータ線駆動回路
（Ｙドライバ）との間で走査パターン情報の伝達を行い
ながら走査電圧パターンの変更を行い、クロストーク等
を防止する。

【００６３】以下、本発明の実施の形態について説明す
る。

【００６４】（実施の形態１）本実施の形態は、図１に
示されるフレームメモリ２５２に関する。

【００６５】（Ａ）データ転送の説明 図５７は、１フレーム期間のタイミングチャートを示し
た図である。図中、「ＹＤ」は１フレーム期間の開始を
示すフレーム信号であり、「ＬＰ」は、１選択期間の開
始を示す選択信号である。

【００６６】図５７の上側には、ライン単位の書き込み
データ（ＤＡＴＡ（ＬＩＮＥ））の書き込みタイミング
が示され、図５７の下側には、ライン単位の読出しデー
タ（ＤＡＴＡ＿Ｏ（ＬＩＮＥ））の読出しデータが示さ
れている。

【００６７】図５８は、１選択期間におけるドット単位
のデータの転送タイミングを示した図であり、図５７の
１選択期間内の動作を詳細に示している。図５７の「Ｌ
Ｐ」信号は、図５８の「ＬＰ」信号と同じものである。
図５８から明らかなように、１選択期間に、走査線１ラ
イン分の表示データ（ｍ個）を転送する。したがって、
１フレーム期間に１画面分の表示データ（ｎ×ｍ個）を
転送することになる。

【００６８】また、図５７から明らかなように、４本の
走査線を同時に駆動する場合には、データ入力速度とデ
ータ出力速度の比が１：４となる。

【００６９】（Ｂ）本発明者によって明らかとされた問
題点 第１の問題点 従来のマルチプレクス駆動法では、１本の走査線は１フ
レーム期間中に１回だけ選択されるため、１つのフレー
ムメモリに通常のリード／ライトを行うだけで十分であ
った。

【００７０】しかし、ＭＬＳ駆動の場合、同時に選択す
る走査線の数が２本、３本、４本、５本、６本、７本、
８本のとき、１フレーム期間中に全データを読み出す回
数はそれぞれ、２回、４回、４回、８回、８回、８回、
８回である。また、走査線の数が２本、３本、４本、５
本、６本、７本、８本のとき、入力と出力の速度比はそ
れぞれ１：１，１：１．３，１：１，１：１．１６，
１：１．１３，１：１．１１，１：１となる。

【００７１】したがって、一つのフレームメモリに対し
て、入力と出力を同時に行うと、１フレーム期間中に２
回，４回，４回，８回・・・の全データの読出しを行っ
ているうちに次のデータが次々に書き込まれ、新旧のデ
ータが混ざることになる。そして、結果的に、２回，４
回，４回，８回・・・の全データの各読出し毎に、読出
したデータの内容が異なることになる。

【００７２】第２の問題点 図５５で説明したように、ｈ本の走査線を同時に選択す
る場合には、２個，４個，４個，８個，８個，８個，８
個，１６個・・・の画像データを同時にフレームメモリ
から読出し、選択パターンとの不一致を検出する必要が
ある。この場合、同時に読み出されるデータの中に、新
旧のデータが混ざっていると、誤った不一致判定がなさ
れ、その結果として、例えば、表示画像に局所的に線状
の意味のない模様が現れ、表示品質が著しく低下する。

【００７３】この様子が図４Ｂならびに図７に示され
る。

【００７４】図４Ｂは、４本の走査線を同時に選択し、
かつ走査線の総数ｎ＝２４０の場合の、一つのフレーム
メモリに対するリード／ライトの様子を示す。

【００７５】図４Ａに示すように、１つのフレームメモ
リの内部を、８０本の走査線に対応させてａ部，ｂ部，
ｃ部と分けて考える。図４Ｂに示すように、最初のフレ
ーム期間（Ｆ_1st）における最初のフィールド期間（ｆ
_1st）では、一つ前のフレーム期間に属するデータ（旧
データであり、図４Ｂの最下欄には「０」と表示されて
いる）のみが読み出される。２番目のフィールド期間
（ｆ_2nd）では、フレームメモリのａ部に対応した読出
しデータが、今回のフレーム期間で新たに書き込まれた
データ（新データであり、図４Ｂの最下欄には「１」と
表示されている）となる。これにより、新旧データの混
在が生じる。

【００７６】この２番目のフィールド期間（ｆ_2nd）に
おける読出しアドレスと書き込みアドレスとの関係が図
７の左側に示される。

【００７７】図７の左側に示されるように、書き込みア
ドレスと読み出しアドレスが一致するのは８０ラインに
相当するアドレスである。このアドレスは図４Ｂのα点
に相当する。

【００７８】７７ライン、７８ライン、７９ライン、８
０ラインに相当する４つのデータが不一致判定に必要な
データである。この場合、図７中に明記したように、７
７ライン、７８ライン、７９ラインに相当するデータが
新データであり、８０ラインに相当するデータだけが旧
データである。つまり、７７ライン〜８０ラインのデー
タの中に新旧データが混在する。この結果、正確な不一
致数の判定がなされず、表示に歪みが生じる。

【００７９】つまり、メモリの書き込みアドレスが読み
出しアドレスを追い越す時に、新データと旧データの組
が一緒に読み出され、意味のない表示態様となるのであ
る。

【００８０】このようなアドレスの追い越しは、１６０
ライン（図４Ｂのβ点）および２４０ライン（図４Ｂの
γ点）においても生じる。

【００８１】一般的には、ｎラインのデータが書き込ま
れ、ｎ−３ライン〜ｎラインのデータが読み出される時
に、ｎラインのデータが前のフレームに属するデータで
あり、ｎ−３ラインからｎ−１ラインまでのデータが、
新たに書き込まれたデータとなる。

【００８２】このような問題点が、本発明者の検討によ
って明らかとなった。

【００８３】（Ｃ）本実施の形態の内容 図５Ｂに示すように、１フレーム分の容量をもつ２個の
フレームメモリ２５２ａ，２５２ｂを用意し、入力スイ
ッチ２６００と出力スイッチ２６１０を互いに逆相に、
同一周期で、１フレーム毎に切り替える構成とする。つ
まり、ダブルバッファリング形式のデータの読み／書き
を行う。

【００８４】この構成により、不一致数の決定を行う際
に、同じフレーム期間中に違うフレームの表示データが
混在することがない。従って、不一致数の決定、ひいて
は表示を正確に行うことができ、その結果、頻繁に画面
が切り替わるような表示を行う場合であってもより自然
な表示を行うことができる。すなわち、上述の，の
問題点が解消される。

【００８５】（実施の形態２） （Ａ）本実施の形態の特徴 フレームメモリは高価であるため、必要とされるフレー
ムメモリの容量を減らすことが強く望まれる場合もあ
る。

【００８６】この場合には、図５Ａに示すように、従来
どおり１つのフレームメモリ２５２を用い、データ書き
込み方式を変更して、上述のの問題、すなわち、不一
致判定に必要な複数のデータ中に、異なるフレーム期間
に属するデータが混入することに伴う問題のみを解決す
る。

【００８７】この場合、上述のの問題は生じるが、静
止画や準静止画の表示の場合には、連続するフレームの
データはほぼ同じであるため、一応の画像形成は可能で
ある。また、動画表示の場合にも、液晶の応答速度は５
０ｍｓｅｃ程度であり、１フレーム期間（１６．６ｍｓ
ｅｃ）の約３倍あるため、新旧のフレームに属するデー
タが混ざったとしても最低限の表示は可能である。

【００８８】従来どおり１つのフレームメモリを用い、
上述の問題点を解決するには、図６Ｂや、図７の右側
に示すような書き込み方式を採用する。

【００８９】すなわち、図７の右側に示すように、不一
致判定に使用される複数のデータをまとめて、同時に書
き込むようにする。つまり、図７に示すように、本実施
の形態では、時刻ｔ８に、７７ライン、７８ライン、７
９ライン、８０ラインに相当する４つのデータを同時に
書き込む。同時に書き込まれるのだから、それらのデー
タは皆、同じフレーム期間に属するデータであり、新旧
のデータの混入が防止される。これにより、歪んだ表示
態様の発生を防止できる。

【００９０】なお、図６Ａは、従来技術におけるデータ
の書き込み方法を示している。

【００９１】（Ｂ）液晶表示装置の全体構成 図２に液晶表示装置の全体構成が示される。

【００９２】モジュールコントローラ２３４０内のＤＭ
Ａ制御回路２３４４は、マイクロプロセッサ（ＭＰＵ）
２３００からの指示を受けると、ビデオＲＡＭ（ＶＲＡ
Ｍ）２３２０にアクセスし、システムバス２４２０を介
して、１フレーム分の画像データを読出し、その画像デ
ータ（ＤＡＴＡ）を、クロック信号（ＸＣＬＫ）と共に
データ線駆動回路に送る働きをする。

【００９３】データ線駆動回路（図２中で、一点鎖線で
囲んで示してある）は、制御回路２０００，入力バッフ
ァ２０１１，フレームメモリ２５２，出力シフトレジス
タ２０２１，デコーダ２５８，電圧セレクタ２１００を
具備する。

【００９４】なお、参照番号２４００は入力用タッチセ
ンサであり、参照番号２４１０はタッチセンサコントロ
ール回路である。入力用タッチセンサ２４００およびタ
ッチセンサコントロール回路２４１０は、不要な場合に
は削除してよい。

【００９５】また、図１のシステム構成の他に、図３
Ａ，図３Ｂの構成も採用可能である。図３Ａの場合は、
制御回路２０００，入力バッファ２０１１，フレームメ
モリ２５２，出力シフトレジスタ２０２１，デコーダ２
５８を、ＭＬＳデコーダ２５００に内蔵した構成となっ
ている。図３Ｂの場合は、ＭＬＳデコーダ２５００には
デコーダ２５８のみ内蔵させ、制御回路２０００，入力
バッファ２０１１，フレームメモリ２５２，出力シフト
レジスタ２０２１はメモリ回路２５１０内に内蔵した構
成となっている。

【００９６】（Ｃ）具体的回路構成 図２に示される入力バッファ回路２０１１ならびにフレ
ームメモリ２５２の具体的構成が図８に示される。ま
た、図９および図１０は、入力バッファ回路２０１１の
動作を示すタイミングチャートである。

【００９７】図２に示される制御回路２０００は、ＤＭ
Ａ制御回路２３４４から送られてくるクロック信号を基
に、制御信号ＣＬＫ1〜ＣＬＫmならびにＬＰ1〜ＬＰ4を
作り、４ライン分の画像データを入力バッファ回路２０
１１に蓄積させる。

【００９８】入力バッファ回路２０１１は、図８に示す
ように、１ライン分の入力データを蓄えるＤフィリップ
・フロップ（ＤＦＦ）ＤＦ1〜ＤＦmと、４ライン分の表
示データを蓄えるＤＦＦのＢ1〜Ｂ4mから構成されてい
る。

【００９９】図９，図１０に示すように、最初の選択期
間（Ｈ_1st）は、ＣＬＫ1がＤＦ1に入力されると、表示
データのＸ1とＹ1の交点の画素に表示されるデータ（Ｄ
ＯＴ１）がＤＦ1に蓄えられる。同様にして、ＣＬＫ2が
ＤＦ2に入力されると、Ｘ1とＹ2の交点の画素に表示さ
れるデータ（ＤＯＴ２）がＤＦ2に蓄えられ、ＣＬＫmが
ＤＦmに入力されると、Ｘ1とＹmの交点の画素に表示さ
れるデータ（ＤＯＴｍ）がＤＦmに蓄えられる。

【０１００】ＤＦ1〜ＤＦmに蓄えられたデータ（ＬＩＮ
Ｅ１）は、ＬＰ1信号によってＢ1、Ｂ5、Ｂ9、…、Ｂ4m
-3に移される。

【０１０１】次（２番目）の選択期間のＨ_2ndは、同様
の動作で、Ｘ2とＹ1〜Ｙmの交点の画素に表示されるデ
ータ（ＬＩＮＥ２）が、ＣＬＫ1からＣＬＫmによって、
ＤＦ1〜ＤＦmに蓄えられる。ＤＦ1〜ＤＦmに蓄えられた
データは、ＬＰ2信号によってＢ2、Ｂ6、Ｂ10、…、Ｂ4
m-2に移される。

【０１０２】その次（３番目）の選択期間のＨ_3rdは、
同様の動作で、Ｘ3とＹ1〜Ｙmの交点の画素に表示され
るデータ（ＬＩＮＥ３）が、ＣＬＫ1からＣＬＫmによっ
て、ＤＦ1〜ＤＦmに蓄えられる。ＤＦ1〜ＤＦmに蓄えら
れたデータは、ＬＰ3信号によってＢ3、Ｂ7、Ｂ11、
…、Ｂ4m-1に移される。

【０１０３】最後（４番目）の選択期間のＨ_4thは、同
様の動作で、Ｘ4とＹ1〜Ｙmの交点の画素に表示される
データ（ＬＩＮＥ４）が、ＣＬＫ1からＣＬＫmによっ
て、ＤＦ1〜ＤＦmに蓄えられる。ＤＦ1〜ＤＦmに蓄えら
れた画像データは、ＬＰ4信号によってＢ4、Ｂ8、Ｂ1
2、…、Ｂ4mに移される。

【０１０４】最初の４ライン分（Ｘ1〜Ｘ4）の画像デー
タが入力バッファ回路２０１１に蓄積された後であって
次のフィールド期間までの間に、制御回路２０００によ
ってデータ蓄積手段１９のワードラインＷＬ1が選択さ
れ、そのデータが、図５のＷＬ1とＢＬ1からＢＬ4mに接
続されたＲＡＭに蓄積される。次の４ライン分（Ｘ5〜
Ｘ8）以降のデータも同様である。

【０１０５】フレームメモリ２５２は、通常のＣＭＯＳ
プロセスで作られたＳＲＡＭで構成される。

【０１０６】すなわち、フレームメモリ２５２は、ビッ
トライン（ＢＬ）を４ｍ本持ち、ワードライン（ＷＬ）
をｎ／４本（整数）持った構成になっている。ＲＡＭの
容量は、４ｍ×（ｎ／４）＝ｍ×ｎ（データ線本数×走
査線本数）であり、１フレーム分の容量をもっている。
図８中、フレームメモリ２５２内の記号「Ｃ」はメモリ
セルを表している。なお、ＳＲＡＭの代わりに、ＤＲＡ
Ｍ、高抵抗ＲＡＭ、その他データを一時蓄積できる機能
を持った記憶素子を用いてもよい。

【０１０７】制御回路２０００によって、ワードライン
（ＷＬ）単位にデータが読み出され、出力シフトレジス
タ２０２１に出力される。このため、同じフレーム期間
の連続した４ライン分のデータが一度に出力されること
になる。

【０１０８】出力シフトレジスタ２０２１は、不一致判
定に必要な４画素のデータをデコーダ２５８に出力す
る。

【０１０９】デコーダ２５８は、図５５で説明したよう
に、走査パターンと画像データとを比較し、不一致数の
検出を行い、データ線駆動電圧を決定する信号を電圧セ
レクタ２１００に送る。電圧セレクタ２１００は、送ら
れてきた信号に対応する電圧を選択し、データ線にその
電圧を印加する。データ線駆動電圧波形の一例が図５６
の（ｂ）に示されている。

【０１１０】走査線駆動回路２２００は、図５６の
（ａ）に示した走査電圧波形を形成する。

【０１１１】以上説明したように、４ライン同時選択の
場合には、１ライン分＋４ライン分、すなわち計５ライ
ン分の容量をもつ入力バッファ回路をもてば、従来のタ
イミングで読み出しを行っても、ｎラインのデータは、
ｎ−３ラインからｎ−１ラインまでのデータと同じタイ
ミングでデータ蓄積手段に書き込まれる。このため、同
時に選択される４ライン中に違うフレームのデータが混
ざらない。また、フレームメモリの容量は、１フレーム
分の容量で済むことになる。

【０１１２】以上、４ラインで説明したが、これに限定
されるものではなく、３、５、６、７、８ライン同時選
択などの場合であっても、１ライン分の表示データ容量
に同時選択ライン分の表示データ容量を加えた容量をも
つバッファ手段を持てば、違うフレームのデータが同時
選択するライン内に混在することはない。また、このバ
ッファは、電圧を選択するための不一致数のデータに変
換する場合にも、同時選択ライン分のデータ単位の処理
に有用である。

【０１１３】また、単純マトリックス型液晶パネルの例
で説明したが、本発明は、これに限定されるものではな
く、ＭＩＭパネルやＥＬパネルなどを用いた表示装置に
も適用可能である。

【０１１４】以下、実施の形態２に関する変形例につい
て説明する。

【０１１５】図１１に示す変形例は、入力バッファ回路
２０１１を、同時に選択されるライン分のデータを蓄積
する容量をもつシフトレジスタで構成するものである。

【０１１６】図１１は、入力バッファ回路２０１１の構
成例を示す図である。入力バッファ回路２０１１は、Ｂ
1〜Ｂ4mまでの４ｍ個（同時選択ライン数×データ線出
力本数個）のＤＦＦによって構成されている。このＤＦ
Ｆは、Ｂ1からＢ4mへシフトするシフトレジスタになっ
ており、シフト順は、Ｂ1、Ｂ5、Ｂ9、…、Ｂ4m-3、Ｂ
2、Ｂ6、Ｂ10、…、Ｂ4m-2、Ｂ3、Ｂ7、Ｂ11、…、Ｂ4m
-1、Ｂ4、Ｂ8、Ｂ12、…、Ｂ4mとなっている。Ｂ1〜Ｂ4
mの出力は、図５のデータ蓄積手段のビットラインＢＬ1
〜ＢＬ4mにつながっている。

【０１１７】ＤＦＦのＣＬＫ端子につながっている信号
ＣＬＫsは、制御回路２０００において、図５８のＣＬ
Ｋを、データのある部分だけをマスクして取り出して反
転したものである（図１２参照）。図１２のタイミング
で、ＤＡＴＡ信号がＢ1から入力され、ＣＬＫsによって
シフトされ、４ライン分のデータが蓄積されると、上述
の動作でフレームメモリに転送される。

【０１１８】本変形例では、すべてのＤＦＦをＣＬＫs
同期で動作させるため、ＤＦＦがｍ個（１ライン分）少
なくてすみ、低コスト化、省スペース化を図ることがで
きる。

【０１１９】次に、図１３に示される変形例について説
明する。

【０１２０】図１３の変形例は、同時選択ライン分のデ
ータを蓄えるＤ型トランスペアレント・ラッチ（ＤＴ
Ｌ）とＡＮＤゲートによって入力バッファ回路２０１１
を構成した点に特徴がある。

【０１２１】ＤＴＬは、ラッチ・イネーブル（ＬＥ）端
子が、Ｈｉｇｈ（アクティブ）時には、Ｄ端子に接続さ
れているデータをそのまま通し、Ｌｏｗ（インアクティ
ブ）時には、ＬＥ立ち下がり時のＤ端子（データ）の直
前の状態を保持する、スルーラッチとも呼ばれる素子で
ある。

【０１２２】図１３の入力バッファ回路は、Ｂ1〜Ｂ4m
までの４ｍ個（同時選択ライン数×信号電極出力本数
個）のＤＴＬによって構成されている。この１個づつに
ＡＮＤゲートがついている。一般に、ＤＦＦよりも、ト
ランスペアレントラッチＤＴＬの方が、内部ゲートの数
が少ないため、小さい回路構成である。したがって、Ｄ
ＴＬにＡＮＤゲートが付加しても、ＤＦＦと同等の大き
さにしかならない。このため、回路の大きさは図１１の
構成とほぼ同じになり、動作は、実施の形態１と同じに
なる構成にすることが可能である。

【０１２３】図１４と図１５は、図１３の入力バッファ
回路の蓄積動作を説明するタイミングチャート図であ
る。

【０１２４】図１４において、最初選択期間（Ｈ_1st）
では、ＬＰ1G信号だけがＨｉｇｈ（アクティブ）になっ
ている。図１３のＬＰ1GにつながったＡＮＤゲートに入
力されるＣＬＫ1からＣＬＫmだけが、ラッチＢ1、ラッ
チＢ5、…、ラッチＢ4m-3に入力される。

【０１２５】つまり、最初の選択期間（Ｈ_1st）は、Ｘ1
とＹ1〜Ｙmの交点の画素に表示されるデータ（ＬＩＮＥ
１）が、ＣＬＫ1からＣＬＫmによって、ラッチＢ1、ラ
ッチＢ5、…、ラッチＢ4m-3に蓄えられる。

【０１２６】次（２番目）の選択期間（Ｈ_2nd）では、
ＬＰ２Ｇ信号だけがＨｉｇｈ（アクティブ）になってい
る。このＬＰ２ＧにつながったＡＮＤゲートに入力され
るＣＬＫ1からＣＬＫmだけが、ラッチＢ2、Ｂ6、…、Ｂ
4m-2に入力される。つまり、２Ｈでは、Ｘ2とＹ1〜Ｙm
の交点の画素に表示されるデータ（ＬＩＮＥ２）が、Ｃ
ＬＫ1からＣＬＫmによって、Ｂ2、Ｂ6、…、Ｂ4m-2に蓄
えられる。

【０１２７】同様にして、３番目の選択期間（Ｈ_3rd）
では、Ｘ3とＹ1〜Ｙmの交点の画素に表示されるデータ
（ＬＩＮＥ３）が、ＣＬＫ1からＣＬＫmによって、Ｂ
3、Ｂ7、…、Ｂ4m-1に蓄えられる。

【０１２８】同様にして、４番目の選択期間（Ｈ_4th）
では、Ｘ4とＹ1〜Ｙmの交点の画素に表示されるデータ
（ＬＩＮＥ４）が、ＣＬＫ1からＣＬＫmによって、Ｂ
4、Ｂ8、…、Ｂ4mに蓄えられる。

【０１２９】Ｘ1からＸ4までの４ライン分のデータが蓄
積されると、後は図１１の構成の場合と同じ動作で、デ
ータ蓄積手段に転送される。同様にして、１フレーム期
間にわたり、走査電極４ライン分のバッファ動作を繰り
返す。

【０１３０】次に、図１６に示す変形例について説明す
る。

【０１３１】図１６の変形例は、データを並列に入力す
るものである。図１７はデータの蓄積動作を示すタイミ
ングチャートである。

【０１３２】図１６において、フリップフロップＤＦ1
とＤＦ2のクロック入力端子は、共通のクロックＣＬＫ1
に接続されている。ＤＦ1のデータ端子は、ＤＡＴＡ1に
接続されており、ＤＦ2のデータ端子は、ＤＡＴＡ2に接
続されている。このように、２本のパラレル入力信号の
場合、クロックは、２個のＤＦＦに１本のクロックが入
力され、ＤＦＦのＤＦ（奇数）には、ＤＡＴＡ1が接続
され、ＤＦＦのＤＦ（偶数）には、ＤＡＴＡ2が接続さ
れている。図１２に示すようにＣＬＫ1が入力される
と、ＤＡＴＡの１ドットと２ドットつまり、Ｘ1とＹ1の
交点の画素に表示されるデータとＸ1とＹ2の交点の画素
に表示されるデータが、ＤＦ1とＤＦ2に蓄積される。同
様にして、ＣＬＫ1からＣＬＫ(m/2)によって、走査線１
ライン分のデータが蓄積される。

【０１３３】このように、パラレル入力とすることによ
り、シリアル入力を行う図１１の構成を採用する場合に
比較して、クロックの数が半分（ｍ／２）で済む。この
ため、消費電力の低いバッファ手段を構成することがで
きる。

【０１３４】さらに、図１８に示すような変形例も考え
られる。これまで説明した例では、同時選択するライン
数についての制限は無かった。しかし、入力バッファ回
路とフレームメモリとの間でデータの転送処理を行う場
合、同時に選択される走査線の数によって、その制御の
容易性が著しく異なるということを本発明者は見いだし
た。そして、制御の容易性を最適化するためには、２^k
（ｋは自然数）ラインの同時選択とすることが望ましい
ことがわかった。図１８は、同時選択ライン数が２^kラ
インの制御タイミングの例である。

【０１３５】具体的に考えるため、４ライン同時選択で
走査線総数ｎ＝２４０の場合を考える。この場合、走査
パターンの直交性の確保のため、必要なフィールド数は
４である。このため、１フィールド期間は、（２４０／
４）＝６０選択期間となり、１フレーム期間は（６０×
４）＝２４０選択期間となる。これは、走査線総数ｎ＝
２４０と同数であり、図２や図３Ａ，図３Ｂで示した、
ＭＰＵや一般的なコントローラからの入力信号のＹＤ、
ＬＰ、入力信号のＣＬＫをそのまま出力信号の制御に使
用できることを意味する。

【０１３６】次に、３ライン同時選択で走査線総数ｎ＝
２４０の場合を考える。この場合も、直交性の確保のた
め、４フィールド必要になる。このため、１フィールド
期間は、（２４０／３）＝８０選択期間となり、１フレ
ーム期間は、（８０×４）＝３２０選択期間となる。こ
のため、４ライン同時選択の場合よりも１フレーム期間
が長くなる。この場合を図１８に示す。

【０１３７】入力が２４０選択期間の場合であっても、
出力が３２０選択期間必要になる場合には、フレーム応
答やフリッカ等の防止のため、これらのフレーム期間を
一致させ、フレーム周波数を同じにする必要がある。こ
のため、出力時の選択期間を入力時の選択期間よりも短
くする必要がある。

【０１３８】このため、制御回路２０内部に、ＶＣＯ
（電圧制御発信器）やＰＬＬ（フェーズ・ロック・ルー
プ回路）などの回路を設け、入力信号のＣＬＫよりも高
い内部クロックを発生させ、選択期間の相違を解消させ
る必要がある。

【０１３９】また、メモリからの読み出しにおいても、
書き込みと読み出しが同期せずに動作するため、データ
蓄積手段へのデータ入力の制御は複雑なものとなる。非
同期の書き込みと読み出しを実現するためには、単純な
１ポートのＲＡＭを使用できず、書き込みと読み出しを
独立に行える２ポートＲＡＭを使用しなければならな
い。しかし、２ポートＲＡＭは、１ポートＲＡＭよりも
高価で大面積である。このように、４ライン以外の数の
ライン（例えば、３、５・・・）を同時に選択する場合
には、入力信号をそのまま出力の制御には使用できず、
制御回路２０００が高価なものとなってしまう。

【０１４０】しかしながら、２、８、１６、３２、６４
など、２^k（ｋは自然数）のライン数を同時に選択する
場合には、４ラインを同時に選択する場合と同様に、入
力の選択期間のタイミングをそのまま出力時の選択期間
に使用できる。

【０１４１】ここで、液晶の応答速度が遅ければ、フレ
ーム応答による輝度変化が激しくないが、応答速度が速
くなるほどフレーム応答による輝度変化が激しくなる。
従って、応答速度の速い液晶を用いた場合、同時に選択
されるライン数はある程度多く設定することが必要にな
る。

【０１４２】しかしながら、４から８ライン程度以上の
同時選択にすれば、実質上この輝度変化の影響を抑える
ことができる。一方、あまり多くのラインを同時に選択
にすするようにすると、バッファする容量が大きくなり
入力信号による出力信号の制御性も悪化する。

【０１４３】従って、フレーム応答による輝度変化の程
度、バッファする容量、入力信号による出力信号の制御
性等から総合的に見ると、４ライン又は８ラインを同時
に選択する場合がもっともコストパフォーマンスがよ
い。

【０１４４】次に、第３の実施の形態について説明す
る。

【０１４５】（実施の形態３） （Ａ）不一致判定回路の説明 図５５を用いて説明したように、複数本の走査線を同時
に選択する駆動方法を用いたマトリクス型表示装置で
は、データ線に供給する電圧を決定するために、画像デ
ータと走査パターンとの間の不一致数の判定を行う必要
がある。

【０１４６】不一致判定回路は、図１や図２に示される
デコーダ２５８内に設けられている。デコーダ２５８の
内部構成を図１９に示す。

【０１４７】デコーダ２５８は、ラッチ回路２６１，２
６３、不一致判定回路２６２、ＦＳ信号とＹＤ信号から
走査パターンを割り出すステートカウンタ２６５を有し
ている。

【０１４８】本発明者の検討によると、不一致判定回路
２６２は、図２６の回路により構成できることがわかっ
ている。図２６の回路は、図２７の右側に示すように、
ＶY1、ＶY2、ＶY3、ＶY4、ＶY5の５つのレベルのデータ
線駆動電圧の中から、適切な電位を選択するための演算
を行う回路である。つまり、走査パターンと表示パター
ンの不一致数を検出し、不一致数が０、１、２、３、４
の場合に、それぞれＶY1、ＶY2、ＶY3、ＶY4、ＶY5を選
択する信号を発生させる。

【０１４９】なお、走査線電位は、図２７に示すよう
に、ＶＸ１（１１．３０Ｖ），−ＶＸ１（−１１．３０
Ｖ），０Ｖの３つのレベルがある。また、４ラインの場
合の走査パターン例を、図２８Ａ，図２８Ｂに示す。図
示されるように、走査パターンは４行４列の行列で表さ
れ、行が走査線のライン順を示し、列が選択する順番を
表す。不一致判定回路２６２は４ラインを４回選択し、
表示パターンと走査パターンの不一致数を４回判定し、
データ線の電圧レベルを決定する。

【０１５０】（Ｂ）本発明者によって明らかとされた問
題点 図２６の回路は、排他的論理和（EX_OR）と加算回路（A
DDER）とを用いて不一致数を判定する回路である。つま
り、図２６の回路は、不一致数を検出するための４個の
EX_ORゲートと、ADDER回路に使用する６個のEX_ORゲー
トと、５個のANDゲートと、５個の３入力NANDゲート
と、３個のインバータとによって構成されている。

【０１５１】しかし、この構成では回路規模が大きくな
る課題を有している。例えば、図２６から明らかなよう
に、各ゲート間をつなぐ配線はかなり複雑であり、ま
た、加算（ADDER)回路が必要なため回路が大きなものと
なる。

【０１５２】さらに同時選択ライン数が増加すると、複
雑さが増し、特にADDER回路は、同時選択する走査線数
のほぼ２乗に比例して回路が大きくなる。

【０１５３】このような回路規模の増大は、不一致判定
回路をデータ線駆動回路に内蔵した構成（図２の構成）
を採用する場合に、特に、深刻な問題となる。

【０１５４】（Ｃ）本実施の形態の特徴 そこで、本実施の形態では、不一致検出回路を、読み出
し専用メモリ（ＲＯＭ）によって構成する。

【０１５５】（Ｄ）本実施の形態の具体的内容 ４ライン同時選択の場合を例にして、以下、説明する。

【０１５６】図２０に、システム構成を示す。不一致判
定回路２６２を内蔵するデコーダ２５８は、図２９に示
すように、フレームメモリ２５２とレベルシフタ２５９
との間に位置している。

【０１５７】図２１は、データ線駆動回路内に内蔵する
１出力あたりの不一致数判定回路の回路構成を示したブ
ロック図である。不一致数判定回路は、第１のＲＯＭ回
路１、第２のＲＯＭ回路２、第３のＲＯＭ回路３、第４
のＲＯＭ回路４、第５のＲＯＭ回路５と、プリチャージ
（ＰＣ）回路６〜１０を有している。ＰＣ回路６，７，
９，１０は同じ構成であるが、ＰＣ回路８は構成が少し
異なり、入出力端子の数が１つになっている。

【０１５８】不一致数判定回路への入力信号は、４個の
走査パターンを区別するためのパターン識別信号Ｆ１、
Ｆ２と、フレームメモリから読み出したデータ信号ｄａ
ｔａ１からｄａｔａ４と、プリチャージ信号ＰＣ、表示
のオン、オフを反転する信号ＦＲである。

【０１５９】これら入力信号は、各々インバータを介し
て、正転信号と反転信号の両方がＲＯＭ１〜５回路１〜
５に共通に入力される。ただし、ＦＲ端子には、正転信
号だけが入力される。

【０１６０】ＰＣ１〜５回路６〜１０の出力信号ｓｗ１
〜ｓｗ５は、図２０のレベルシフタ２５９を介し、電圧
セレクタ２６０の制御端子に接続されている。出力信号
ｓｗ１〜ｓｗ５のいずれか１つがＨｉｇｈの時、電圧セ
レクタ内で対応する電圧レベルＶY1〜ＶY5の１つが選択
され、データ線に印加される。

【０１６１】図２２は、図２１のＲＯＭ５回路５を模式
的に表した図であり、Ｎチャンネル・トランジスタ（以
降Ｎｃｈ・Ｔｒ）を白丸（○）で示している。

【０１６２】図２２の左側において、通常のＣＭＯＳト
ランジスタ記号と対応して示しているように、ゲートは
（ａ，ｃ）と表記され、ドレインは（ｂ）と表記され、
ソースは（ｄ）と表記され、サブストレート（Ｖｓｓ＝
ＧＮＤ）と表記されている。

【０１６３】なお、ＲＯＭ回路は、すべてＮｃｈ・Ｔｒ
で論理を構成している。これは、Ｐチャンネル・トラン
ジスタ（以降Ｐｃｈ・Ｔｒ）だけの論理構成も可能であ
るが、同じトランジスタの駆動能力を実現する場合、Ｎ
チャネルトランジスタの移動度はＰチャネルトランジス
タの移動度の約３倍であるため、同じ能力のトランジス
タを作成する場合には、Ｎチャンネルトランジスタで作
った方が１／３以下に小さくできるためである。

【０１６４】図２２において、ＸＰＣ信号（ＰＣの反転
信号である）によって駆動されるＮｃｈ・Ｔｒは、プリ
チャージ時においてＶｄｄ（５Ｖ）とＶｓｓ（ＧＮＤ）
電位とがショート状態になることを防止している。

【０１６５】次に、入力信号からデコード演算により出
力信号が生成される過程を説明する。

【０１６６】不一致判定回路の出力線（縦の線）は、あ
らかじめプリチャージ（ＰＣ信号）によりＨｉｇｈにな
っている。入力線（横の線）から入力される入力信号に
よって、一本の縦の線に直列接続されている全てのＮｃ
ｈ・Ｔｒがオンすると、その縦の線の電位はＶｓｓとな
り、出力はＬｏｗに変化する。

【０１６７】例えば、走査パターンとして図２８Ａのパ
ターンを採用しているとする。

【０１６８】ＸＰＣがＨｉｇｈで、ｄａｔａ１〜ｄａｔ
ａ４がすべてＨｉｇｈならば、ＲＯＭ５回路の１列目の
Ｎｃｈ・Ｔｒがすべてオンし、ＶｓｓにつながりＬｏｗ
を出力する。他の列は、オンしていないＮｃｈ・Ｔｒが
あり、Ｖｓｓにはつながらず、Ｈｉｇｈのままである。

【０１６９】このように、Ｎｃｈ・Ｔｒをどこに置くか
によって、出力を選択することができる。つまり、Ｎｃ
ｈ・Ｔｒの配置によって、入力信号をデコードし、選択
電圧データへと変換することが可能である。

【０１７０】ここでＲＯＭ回路５は、走査パターンと表
示データとの不一致数が４、つまりすべて違う場合だけ
を担当するＲＯＭである。このため、４回違う走査パタ
ーンが印加されるとしても、トータルの出力回数は４回
のみである。このため、ＲＯＭ回路５は、４列の構成で
十分である。

【０１７１】他のＲＯＭ回路も同様にして、出力する場
合の数により構成を決める。例えば、ＲＯＭ回路１、Ｒ
ＯＭ回路２、ＲＯＭ回路３、ＲＯＭ回路４は、各々４、
９、１６、９列の構成でよい。

【０１７２】走査電圧パターンを例えば、図２８Ａから
図２８Ｂに変化させた場合には、これに対応させてＮｃ
ｈ・Ｔｒの配置を変えればよい。そのような配置の変更
は、ＲＯＭ製造のためのマスクの変更で容易に行える。

【０１７３】図２３は、図２１のＰＣ回路１０の内部の
回路構成を示した図である。ＦＲ信号に接続されたイン
バータ３０３と２個のＮｃｈ・Ｔｒ３０１、３０２とに
よって、入出力端子ＩＮ１とＩＮ２を選択できる構成に
なっている。

【０１７４】ＦＲ信号がＨｉｇｈの場合、端子ＩＮ１に
入力している信号が選択され、Ｌｏｗの場合には端子Ｉ
Ｎ２に入力している信号が選択される。

【０１７５】Ｐｃｈ・Ｔｒ３０４は、ＰＣ信号を受け、
端子ＩＮ１、もしくは端子ＩＮ２に接続されているＲＯ
Ｍ回路をプリチャージする働きをする。

【０１７６】また、出力用にＰｃｈ・Ｔｒ３０５とイン
バータ３０６がある。Ｐｃｈ・Ｔｒ３０５は、出力を安
定させるためにある。

【０１７７】ここで、図２１のＰＣ回路８は、電圧レベ
ルＶY3（例えば、グランド）を選択するだけでよいた
め、ＦＲ信号によって入力信号を選択しなくてもよい。
このため、入力選択のためのＮｃｈ・Ｔｒ３０１、３０
２が無い構成になっており、プリチャージするＰｃｈ・
Ｔｒ３０４のソースにそのまま接続されている構成にな
っている。

【０１７８】図２４は、不一致数判定回路の動作を説明
するためのタイミングチャートである。この図により、
入力信号ｄａｔａ１〜ｄａｔａ４、パターン識別信号Ｐ
Ｄ０，ＰＤ１、１選択期間信号ＬＰ、プリチャージ信号
ＰＣ、反転信号ＦＲ、フレームメモリのＷ／Ｒ（Ｈｉｇ
ｈで書き込み、Ｌｏｗで読み出し）の各信号の相関関係
が明らかとされる。

【０１７９】図２１〜図２４を参照して回路の動作を説
明する。

【０１８０】ＬＰ（１選択期間）信号を基準に説明す
る。ＬＰ立ち下がり後、フレームメモリにデータが書き
込まれるライト期間の後、フレームメモリから同時選択
ライン分のデータが読み出されるリード期間がある。こ
のリード期間内に出力データｄａｔａ１〜ｄａｔａ４、
ＦＲ信号、ＰＤ０，ＰＤ１信号が確定する。この確定前
のデータを消去してリセットするために、確定前から確
定後に移行するタイミングでＰＣ（プリチャージ）信号
がＬｏｗになる。このＰＣ信号に従い、ＰＣ回路６〜１
０内のＰｃｈ・Ｔｒがオンし、ＲＯＭ回路１〜５内のＮ
ｃｈ・Ｔｒがプリチャージされ、Ｈｉｇｈ（Ｖｄｄ）に
引き上げられる。この後、データｄａｔａ１〜ｄａｔａ
４と、パターン識別信号ＰＤ０，ＰＤ１とがＲＯＭ１〜
５でデコードされ、この結果、データ線に印加する電圧
レベルを選択する信号（ｓｗ１からｓｗ５）が決定され
る。

【０１８１】ここで、従来の一般的なＲＯＭは、プリチ
ャージ用のＰｃｈ・ＴｒがすべてのＮｃｈ・Ｔｒの列毎
に必要である。しかし、不一致数判定回路に用いるＲＯ
Ｍ回路では、図２２で説明したように、すべての列の出
力が同時に変化することはありえない。このため、プリ
チャージ用のＰｃｈ・Ｔｒは、各ＲＯＭ回路に１個あれ
ばよい。つまり、各ＲＯＭ回路に１個づつあるＰＣ回路
に１個あれば、十分にプリチャージ動作を行うことがで
きる。このため、本発明では、ＰＣ回路内に１個あるだ
けである。本発明では、面積比でＮｃｈトランジスタよ
りも大きなＰｃｈトランジスタの数をさらに減らし、よ
り小型な回路を実現できている。

【０１８２】以上のように、Ｎｃｈ・Ｔｒだけで構成す
ること、出力の場合の数により小さくすること、を備え
たＲＯＭ回路と、プリチャージ用のＰｃｈ・Ｔｒを１個
にするＰＣ回路によって、従来のゲート構成の回路より
面積が４０％小さくなることを確認している。

【０１８３】以上の説明では、４ライン同時選択につい
て説明したが、同時選択ライン数が増加、減少した場合
には、ＲＯＭ回路内部の行列の数を増加、減少させれば
対応できる。同時選択が４ライン以上の場合、同時選択
ライン数よりも、走査パターン識別信号（ＰＤ０，ＰＤ
１）は非常に少なくなる。例えば３２ラインの場合、従
来では３２本必要な線が、走査パターン識別信号とする
と５本で済む。このため配線が減少する。

【０１８４】次に、実施の形態３に関する変形例につい
て、図２５を用いて説明する。

【０１８５】図２５の変形例は、図２１に示した不一致
数判定回路内のプリチャージ（ＰＣ）信号を遅延線（ポ
リシリコン線）によって伝え、低消費電力化するもので
ある。

【０１８６】図２１のＰＣ信号により、Ｐｃｈ・Ｔｒが
オンし、Ｎｃｈ・Ｔｒのドレインがチャージアップされ
る。ＲＡＭ内蔵データ線駆動回路は、不一致数判定回路
をデータ線を駆動する出力本の数持っている。このた
め、プリチャージにより一斉に出力本数分のＮｃｈ・Ｔ
ｒがチャージアップされ、大きな電流が流れる。しか
し、このプリチャージ信号を不一致数判定回路すべてに
伝えるデータ線に遅延線を用いることで、一斉にチャー
ジアップせず、遅延時間に平均的に電流を流すことで、
大きな突入電流が流れることを防止し、より低消費電力
なデータ線駆動回路を実現することができる。

【０１８７】すなわち、図２５に示すように、プリチャ
ージ信号の信号線５０１，５０２をポリシリコンで形成
することで、低消費電力化を達成できる。また、プリチ
ャージ用の配線を遅延線にすることで、突入電流を平均
化し、低消費電力な不一致数判定回路とすることもでき
る。

【０１８８】次に、第４の実施の形態について説明す
る。

【０１８９】（実施の形態４） （Ａ）本実施の形態の特徴 本実施の形態は、データ線駆動回路内部に、外部入力
で、データ線に出力するすべての電圧レベルを同じにす
る電圧オフ回路を備えたことを特徴とする。

【０１９０】また、データ線駆動回路内部に帰線期間検
出回路を持ち、帰線期間検出回路からの帰線期間信号に
よっても、あるいは外部入力によっても、データ線に出
力するすべての電圧レベルを同じにすることができるよ
うにしたことを特徴とするものである。

【０１９１】（Ｂ）本発明者によって明らかとされた問
題点 液晶表示装置が動作状態にあっても、表示に必要のない
期間が存在することがある。

【０１９２】例えば、ＣＲＴの帰線期間に対応する期
間、一つのフレーム期間と次のフレーム期間との間の期
間、一つのフィールド期間と次の一つのフィールド期間
との間の期間、タッチセンサとのインタフェースをとる
期間等がある。これらの期間をブランク期間ということ
にする。そして、これらの期間を代表して適宜、帰線期
間ということもある。

【０１９３】この帰線期間（ブランク期間）中に、上述
のデコーダ２５８を通常に動作させておくと、この期間
に表示パネルの液晶に種々の電圧が印加され、クロスト
ーク等が発生し、表示に悪影響をおよぼす。

【０１９４】以下、具体的に説明する。

【０１９５】通常、コントローラ等から送られてくる液
晶駆動用信号の選択期間信号ＬＰの１フレーム間の数
は、図４０に示すように、実際の表示を行う選択期間の
数より多い。図では、例として２４０本の走査線を持っ
た表示パネルを４ライン同時選択するマルチライン駆動
を行う場合を示したものである。４ライン同時選択で、
２４０ラインの走査線の表示装置を表示するためには、
２４０／４＝６０選択期間で、１回の全面走査が終わ
る。これを１フィールドとする。４ラインすべての画素
を独立に表示するためには、少なくても４フィールド必
要である。従って表示には、６０×４フィールド＝２４
０選択期間必要である。

【０１９６】ところが、図４０に示すように、１フレー
ム期間の選択期間の数は２４５となっており、表示に必
要な選択期間（２４０）よりも多い数になっている。

【０１９７】これは、ＣＲＴ等の別のタイプの表示装置
と表示制御を共通にすることを目的として、ＣＲＴ上の
走査が終了し初期の走査線に戻るための期間（帰線期
間）分に対応させ、選択期間を追加しているためであ
る。

【０１９８】また、表示を行うコントロール時、表示デ
ータを作るＣＰＵなどと表示データの入出力の調整上、
選択期間の数が多くなることもある。上述の帰線期間
は、パネルの表示には必要の無い期間であり、この間に
表示パネルの液晶に印加される電圧は、表示に悪影響を
及ぼす。

【０１９９】従来のＭＰＸ駆動では、帰線期間の走査線
の電位が非選択つまり、ゼロ電位になっていれば、デー
タ線がＶMY1、ＶMY2のどちらの電位になっていても、液
晶にかかる実効電圧が同じであるため、コントラストを
低下させる（ＯＮ／ＯＦＦの電圧比を低下させる）もの
の、選択電位によって大きく表示が異なることは無い。

【０２００】しかし、マルチライン駆動を行う場合、Ｍ
ＰＸ駆動に対して、データ線の選択電位が大きく、選択
する電位の数も多い。つまり、同時に選択する走査線の
本数が、ｈ本（ｈは整数）とするとｈ＋１の電圧レベル
がデータ線側に必要になる。このため、帰線期間にデー
タ線が選択する電位によって、表示が大きく異なる。

【０２０１】例えば、隣のデータ線と違う選択電位が帰
線期間にデータ線に印加されると、クロストークのよう
に見える。従来のＭＰＸ駆動とは違い、たとえ全体（２
４５Ｈ）の僅かな期間（５Ｈ）であっても、はっきり表
示に悪影響を及ぼし、クロストークとして観測できる課
題があることを本出願人は発見した。

【０２０２】つまり、従来のＭＰＸ駆動では、帰線期間
の走査線の電位が非選択つまり、ゼロ電位になっていれ
ば、図３９Ａに示すように、データ線がＶMY1、ＶMY2の
どちらの電位になっていても、液晶にかかる実効電圧が
同じである。したがって、コントラストは低下するもの
の、選択電位によって大きく表示が異なることは無い。

【０２０３】しかし、マルチライン駆動を行う場合は、
図３９Ｂに示すように、ＭＰＸ駆動に対してデータ線の
選択電位の絶対値が大きく、かつ選択する電位の数も多
い。このため、帰線期間にデータ線が選択する電位によ
って、表示が大きく異なる。

【０２０４】例えば、隣のデータ線と違う選択電位が帰
線期間にデータ線に印加されると、クロストークのよう
に見える。従来のＭＰＸ駆動とは違い、たとえ全体（２
４５Ｈ）の僅かな期間（５Ｈ）であっても、はっきり表
示に悪影響を及ぼし、クロストークとして観測できるこ
とがわかった。

【０２０５】（Ｃ）本実施の形態の内容 図２９に本実施の形態のデータ線駆動回路の全体構成を
示す。

【０２０６】図２９の構成の特徴は、ディスプレイオフ
（ＤＳＰ＿ＯＦＦ）信号をデコーダ２５８に入力し、帰
線期間において、データ線に印加する電圧を一定にする
ことである。データ線に印加する電圧を一定にするため
に、デコーダ２５８内に電圧オフ回路２６６が設けられ
ている。

【０２０７】まず、ディスプレイオフ（ＤＳＰ＿ＯＦ
Ｆ）信号を、帰線期間検出回路を介することなく、直接
的に電圧オフ回路２６６に入力する場合について説明す
る。この場合、図２９のスイッチ８０００は、（ａ）側
に切り替えられる。図２に示されるモジュールコントロ
ーラ２３４０がディスプレイオフ（ＤＳＰ＿ＯＦＦ）信
号を生成し、このディスプレイオフ（ＤＳＰ＿ＯＦＦ）
信号が電圧オフ回路２６６に直接に入力される。

【０２０８】電圧オフ回路の構成について説明する。

【０２０９】図３０Ａ，図３０Ｂは、１出力に対応する
電圧オフ回路の回路構成の例である。仮に１６０出力な
らば、図３０Ａ，図３０Ｂの回路が並列に１６０個並ぶ
ことになる。

【０２１０】図３０Ａは４ライン同時選択の場合、図３
０Ｂは、３ライン同時の場合の電圧オフ回路を示す。

【０２１１】図３０Ａに示すように、４ライン同時選択
の場合、不一致数判定回路から５レベルの電位（ＶY1〜
ＶY5）を選択する信号ｓｗ１〜ｓｗ５が出力され、電圧
オフ回路に入力される。つまり、ｓｗ１、ｓｗ２、ｓｗ
４、ｓｗ５の各信号はＡＮＤゲート２７００，２７１
０，２７３０，２７４０にそれぞれ入力される。また、
ＳＷ３信号は、オアゲート２７２０に入力される。

【０２１２】一方、外部信号ＤＳＰ＿ＯＦＦが、ＡＮＤ
ゲート２７００，２７１０，２７３０，２７４０に共通
に入力される。また、オアゲート２７２０には、ＤＳＰ
＿ＯＦＦ信号の反転信号が入力されている。

【０２１３】つまり、ＤＳＰ＿ＯＦＦ信号がＨｉｇｈな
らば、ｓｗ１〜ｓｗ５信号はそのまま出力されるが、Ｄ
ＳＰ＿ＯＦＦ信号がＬｏｗならば、ｓｗ３信号だけがＨ
ｉｇｈになる。このため、ＤＳＰ＿ＯＦＦ信号をＬｏｗ
にすることで、Ｈｉｇｈになったｓｗ３に接続されてい
る電圧セレクタによって、データ線にＶY3（図３９Ｂ参
照）が印可される。

【０２１４】４ライン同時選択の場合は、走査線の非選
択レベルのゼロ電位と同じＶx3が帰線期間にデータ線に
印加されることで、液晶に電圧が印加されず、クロスト
ークを防止できる。

【０２１５】４ラインなど偶数の同時選択ラインの場合
には、走査線側の非選択レベルと同じ電位をデータ線側
でも選択可能であり、この電位を帰線期間にデータ線が
選択することが望ましい。しかし、３、５、７ライン同
時選択など奇数のライン数の場合には、走査線の非選択
レベルと同じ電位レベルが、通常データ線の電圧レベル
にはない。この場合の対応策として、以下の２つの方法
がある。

【０２１６】１）走査側の非選択レベルをデータ線駆動
回路に入力し、帰線期間に非選択レベルをデータ線が選
択する。

【０２１７】２）走査側の非選択レベルに最も近い電位
レベルを、帰線期間にデータ線が選択する。

【０２１８】３ライン同時選択で１）の方法を実現する
には、図３０Ａに示される４ライン選択用回路のｓｗ３
信号（ＶY3に対応する選択信号）をＨｉｇｈにし、かつ
データ線駆動電位ＶY1、ＶY2を３ライン時の電圧に変更
し、ＶY4、ＶY5を３ライン時のＶY3、ＶY4に変更すれば
よい。

【０２１９】一方、２）の方法を実現するには、図３０
Ｂの回路図を採用する。これは、４つある電圧レベル
（ＶY1、ＶY2、ＶY3、ＶY4）のＶY2を、帰線期間におい
て選択する回路になっている。

【０２２０】以上示したように、奇数の同時選択の場合
にも、クロストークを無くすことができる。

【０２２１】次に、図２９において、ディスプレイオフ
（ＤＳＰ＿ＯＦＦ）信号を帰線期間検出回路２７２を介
して電圧オフ回路２６６に入力する場合について説明す
る。

【０２２２】この場合は、図２９のスイッチ８０００は
（ｂ）側に切り替えられ、ディスプレイオフ（ＤＳＰ＿
ＯＦＦ）信号は帰線期間検出回路２７２に入力される。

【０２２３】帰線期間検出回路２７２は、図３１に示す
ように、フレーム信号ＹＤとフィールド信号ＦＳと外部
入力のＤＳＰ＿ＯＦＦ信号を入力とする。帰線期間検出
回路２７２は、仮に、外部入力のＤＳＰ＿ＯＦＦ信号が
ない場合でも、自分でＤＳＰ＿ＯＦＦ信号に相当する信
号を生成する機能をもつ。

【０２２４】図３１は、帰線期間検出回路２７２の回路
構成例を示す図であり、図３２は帰線期間検出回路２７
２の動作を示すタイミングチャートである。

【０２２５】帰線期間検出回路２７２は、ＦＳ信号をカ
ウントし、ＹＤによってリセットされる３ビットのカウ
ンタになっている。４ライン同時選択の場合、４フィー
ルドが表示に必要である。

【０２２６】ＦＳ信号によって、各フィールドが区別さ
れているため、カウンタの最終３ビットの出力Ｑ３がＨ
ｉｇｈとなる期間が帰線期間となる。このカウンタ出力
Ｑ３と外部入力のＤＳＰ＿ＯＦＦのＮＯＲをとること
で、外部入力も可能であり、しかも、帰線期間をコント
ローラ等の外部装置で作る必要もないデータ線駆動回路
とすることができる。

【０２２７】図３１の帰線期間検出回路２７２を用いる
場合には、ＮＯＲゲート２８３０がＨｉｇｈの時、デー
タ線駆動電圧としてＶY3を選択するようにする。

【０２２８】帰線期間検出回路２７２は、ＹＤとＦＳと
ＤＳＰ＿ＯＦＦ信号が入力されていれば動作するため、
ＲＡＭを搭載しているデータ線駆動回路だけでなく、外
部からデータを逐次入力するタイプのデータ線駆動回路
にも適用可能である。

【０２２９】次に、実施の形態４に関する変形例につい
て説明する。

【０２３０】図３３は、帰線期間検出回路２７２の他の
構成例を示す図であり、帰線期間検出回路がより小型化
されている。

【０２３１】図３３の構成では、帰線期間検出回路２７
２は、リセット付きＤフリップ・フロップ（ＤＦＲ）３
個で構成されている。

【０２３２】また、図３４に示すように、帰線期間検出
回路２７２は、行アドレスレジスタ２５７のアドレス値
のデコードによって帰線期間を検出する構成とすること
ができる。この場合の帰線期間検出回路２７２は、図３
５に示すように、行アドレスレジスタ２５７からアドレ
ス信号（ＲＡ信号）を受け取り、デコーダ２８５０によ
って、帰線期間の２４１Ｈから２４５Ｈまでを検出す
る。アドレス信号（ＲＡ信号）は、８ビット（ＲＡ１〜
ＲＡ７）ある。このうち、上位４ビットのＡＮＤをとる
ことで、０から始まるアドレス値の２４０（２４１Ｈ期
間）以上を検出できる。また、４入力ＡＮＤゲート１個
で構成できるため回路をコンパクト化できる。

【０２３３】また、図３６に示すように、不一致数検出
回路と電圧オフ回路の機能をまとめた電圧決定回路２６
７によって、帰線期間の電圧を一定レベルにする構成と
することもできる。

【０２３４】図３７は、４ライン同時選択の場合のゲー
ト構成とした電圧決定回路２６７の回路図である。

【０２３５】走査パターン発生回路９１において、Ｃ１
〜Ｃ４の走査パターン信号のレベルが決められる。４つ
のEX_ORゲート９２〜９５によって、フレームメモリか
ら出力される４ライン分の画像データと走査パターンと
の不一致を検出し、アダー回路９６で３ビット（Ｄ2、
Ｄ1、Ｄ0）の不一致数へと変換される。この３ビットの
不一致数は、デコード回路９７において、５レベルの電
位（ＶY1〜ＶY5）を選択する信号ｓｗ１〜ｓｗ５にデコ
ードされる。このデコード回路９７には、Ｄ＿ＯＦＦ信
号が入力されており、この信号がＬｏｗの場合には、信
号ｓｗ３だけがＨｉｇｈになりＶY3が選択される。Ｄ＿
ＯＦＦ信号がＨｉｇｈの場合には、検出した不一致数に
応じた電圧レベルが選択される。

【０２３６】また、実施の形態３で説明したように、電
圧決定回路２６７をＲＯＭにより構成することも可能で
ある。

【０２３７】図３８は、電圧決定回路２６７の構成を示
している。

【０２３８】電圧決定回路２６７は、ＲＯＭ６０１〜６
０５とＰＣ回路６０６〜６１０によって構成されてい
る。この構成の詳細は 図２１，図２２を用いて先に説
明してあるので省略する。

【０２３９】このＲＯＭ回路６０１〜６０５に、ディス
プレイオフ信号（Ｄ＿ＯＦＦ信号）を入力し、Ｄ＿ＯＦ
Ｆ信号がＬｏｗの場合は、ＶY3を選択し、Ｄ＿ＯＦＦ信
号がＨｉｇｈの場合は、不一致数によって電圧を決定す
るようにする。

【０２４０】Ｄ＿ＯＦＦ信号がＬｏｗの場合には、Ｄ＿
ＯＦＦ信号に接続されたＮチャンネルトランジスタがす
べてオフし、ＲＯＭ回路の出力はＨｉｇｈとなり、Ｖx5
は選択されない。

【０２４１】なお、ＲＯＭ６０３だけがＤ＿ＯＦＦ信号
のレベルがＬｏｗの場合、通常の出力を遮断し、Ｖｓｓ
（Ｌｏｗ）につながる経路を作ることにより、Ｌｏｗレ
ベルの出力もできる。

【０２４２】以上説明したように、本実施の形態によれ
ば、マルチライン駆動方法を採用する場合でも、データ
線駆動電圧の電圧レベルをすべて同じにすることによ
り、クロストークを無くすことができる。

【０２４３】次に、第５の実施の形態について説明す
る。

【０２４４】（実施の形態５） （Ａ）本実施の形態の特徴 本実施の形態は、走査線駆動回路（Ｘドライバ）に関す
る。本実施の形態によれば、高周波クロックを必要とせ
ずに低消費電力で動作し、かつ、シフトレジスタの段数
をｍ／ｈ（ｍは走査出力の数、ｈは同時選択される走査
線の数）とし、より低消費電力で、小型にした走査線駆
動回路（Ｘドライバ）を提供することができる。

【０２４５】（Ｂ）本発明者によって明らかとされた問
題点 図５９は本発明者によって本発明前に検討された走査線
駆動回路（Ｘドライバ）の構成を示す図である。

【０２４６】図５９に示されるように、走査線駆動回路
（Ｘドライバ）は、例えば、３つのＩＣチップ９００
０，９０１０，９０２０を縦列接続（カスケード接続）
して構成される。ＩＣチップ９０００が先頭チップであ
り、ＩＣチップ９０１０，９０２０が従属チップであ
る。図中、ＦＳはキャリー信号を出力する端子であり、
ＦＳＩはキャリー信号を受ける端子である。ＩＣチップ
９０２０から出力されるキャリー信号は先頭チップ９０
００に帰還されるようになっている。

【０２４７】２本の走査線を同時に駆動する場合の、Ｉ
Ｃチップ９０００の内部構成例を図５１に示す。図５１
に記載されるように、走査線駆動回路を構成するＩＣチ
ップは、コード発生部１２０１と、第１のシフトレジス
タ１２０２と、第２のシフトレジスタ１２０３と、レベ
ルシフタ１２０４と、デコーダ１２０５と、電圧セレク
タ１２０６とを有する。

【０２４８】走査線の駆動電圧は、例えば、選択時には
「＋Ｖ１」あるいは「−Ｖ１」であり、非選択時には
「０」であり、よって合計で３レベルである。なお、
「Ｖ１」、「−Ｖ１」は図３９Ｂの「Ｖx1」「−Ｖx1」
と同じ意味である。したがって、これら３レベルの中か
ら一つを選ぶためには、２ビットの制御情報が必要であ
り、これに対応させて、図５１では２段のシフトレジス
タ１２０２，１２０３が設けられている。

【０２４９】また、走査線はＸ１〜Ｘｎまでｎ本あるた
め、シフトレジスタ１２０２，１２０３のそれぞれのビ
ット数はｎビットである。例えば、一つのＩＣチップが
担当する走査線の総数が１２０本ならば、シフトレジス
タ１２０２，１２０３のビット数は１２０ビットであ
る。

【０２５０】また、４ライン同時駆動の場合のＩＣチッ
プの構成は、例えば、図５２のようになり、同時に駆動
する走査線の本数が増えれば増えるほど、シフトレジス
タの容量が増大する。

【０２５１】（Ｃ）本実施の形態の内容 図４１は、液晶表示装置の全体構成を示す図である。本
実施の形態の走査線駆動回路２２００では、従来と異な
り、１つのシフトレジスタ１０２のみでよい。しかも、
シフトレジスタ１０２のビット数は、ｎ／ｈ（ｎは走査
線の総数であり、ｈは同時に駆動する走査線の数であ
る）でよく、従来に比べて格段に回路構成が簡素化され
る。

【０２５２】これは、走査線を選択するために必要なデ
ータと、走査線に供給する電圧を決定するために必要な
データとを分離して処理するようにした結果である。

【０２５３】つまり、従来は、何本目の走査線を駆動す
るかという情報と、どのような駆動電位で駆動するかと
いう情報をまとめてシフトレジスタに記憶させていた。

【０２５４】これに対し、本実施の形態は、ＭＬＳ駆動
が隣接するｈ本の走査線群を順番に駆動することに着目
し、ｈ本の走査線群を一本の走査線として考える。この
ように考えると、駆動する走査線を指定するための情報
を格納するシフトレジスタのビット数はｎ／ｈ（ｎは走
査線の総数であり、ｈは同時に駆動する走査線の数であ
る）で足りる。

【０２５５】一方、駆動電圧を指定するデータは、コー
ド発生部から簡単に生成することができ、そして、その
駆動電圧を指定するデータと走査線を指定するためのデ
ータとをデコーダに入力してデコードすれば、従来と同
様な走査線制御信号を生成できる。デコーダは図５１に
示すように従来から存在するものを少し改良すれば足
り、よって、シフトレジスタのビット数を削減した分だ
け、回路の簡素化が図れる。

【０２５６】つまり、図４１に示すように、シフトレジ
スタ１０２から出力されるデータは４本の走査線が組に
なっている１グループを順に選択するための選択データ
であり、一方、選択された１グループの４本の走査線に
ついて、電圧出力のＶ1を選択するか、-Ｖ1を選択する
かのデータＤ０〜Ｄ３は、デコーダ１０３にパラレルに
入力する。この構成によって、シフトレジスタのビット
数を３０ビットとしている。よって、消費電力が減少
し、回路規模も小さくできる。

【０２５７】（Ｄ）本実施の形態の具体的な回路構成 ４ラインの走査線を同時に選択し、１個のＩＣチップで
１２０本の走査線を駆動する場合について、具体的に説
明する。

【０２５８】図４２は図４１の走査線駆動回路２２００
の具体的な回路図である。コード発生部１０１は、ＹＤ
信号でリセットされ、選択パルスＬＰをカウントするカ
ウンタ２０１と、カウンタ２０１のアドレスとＦＲ信号
によってデータＤ0、Ｄ1、Ｄ2、Ｄ3を出力するＲＯＭで
構成されるパターンデコーダ２０２と、このデータをラ
ッチするラッチ２０３と、ＬＰ信号をクロックとして動
作するバッファ用インバータ２０４、２０５と、先頭チ
ップ識別信号ＭＳ，ＹＤ信号および，ＦＳＩ信号からシ
フトレジスタに入力するためのデータＳＤを生成する回
路２０６と、遅延線２０７とによって構成されている。

【０２５９】次に、デコーダ１０３，レベルシフタ１０
４，電圧セレクタ１０５について説明する。図４２に示
される回路は、先頭の４走査線（Ｘ１，Ｘ２，Ｘ３，Ｘ
４）に出力する回路を示したものである。

【０２６０】シフトレジスタの先頭の出力をＳＨ１とす
る。このＳＨ１は、各デコーダに共通に入力される。デ
ータＤ1、Ｄ2、Ｄ3、Ｄ4は、デコーダ１０３に入力され
る。強制的に電圧を０電位にするためのＤＯＦＦ信号
も、デコーダ１０３に入力されている。

【０２６１】デコーダ１０３によってデータ（Ｄ0、Ｄ
1、Ｄ2、Ｄ3）がデコードされ各電圧のスイッチ信号に
なった後、レベルシフタ１０４、電圧セレクタ１０５に
よって＋Ｖｘ１，０，−Ｖｘ１が選択され各々Ｘ1,Ｘ2,
Ｘ3,Ｘ4に出力される。

【０２６２】ロジック動作をまとめて示すと、ＳＨ１
は、Ｙ１からＹ４が選択されているか（Ｈｉｇｈ）、非
選択か（Ｌｏｗ）を示している信号である。ＳＨ１がＬ
ｏｗの場合には、Ｄ０からＤ３の信号のＨｉｇｈ、Ｌｏ
ｗに関わりなく、Ｙ１からＹ４の出力電位が決定する。
例えば、Ｄ０がＨｉｇｈの場合は、Ｙ１は、Ｖ１を、Ｄ
０がＬｏｗの場合には、−Ｖ１を出力する。同様に、各
々Ｄ１からＤ３に応じて、Ｙ２からＹ４の電圧が決定さ
れる。

【０２６３】図４３は、４ラインの走査線を同時に選択
する場合のタイミングチャートである。

【０２６４】１フレーム期間を２４０走査期間（ＬＰ）
とする。この場合、図５９で示したＩＣチップは２個、
カスケード接続されている。先頭チップにＹＤ信号が入
力されると、ＳＨ１信号が最初に１ＬＰ期間だけHighに
なる。

【０２６５】シフトレジスタ１０２によって、１ＬＰ毎
にデータがシフトされていく。２４０本の走査線を、１
回、全部走査し終わるためには６０個の選択パルスＬＰ
が必要であり、これを１フィールドとする。

【０２６６】１フィールドの走査が終了すると、カスケ
ード接続された従属チップのＦＳ信号が、先頭チップの
ＦＳＩ信号として図４３に示すように入力される。この
ことで、再びＳＨ１信号がHighになり、再び４本ずつの
走査線が順に選択される動作が始まる。

【０２６７】以上のようにして２フィールド、３フィー
ルド、４フィールドと選択され１フレームの動作を終了
する。１フレーム以降の動作は、以上説明した動作のく
り返しとなる。

【０２６８】以上、４本の走査線を同時に選択する場合
を説明したが、本発明は、これに限定されるものではな
く、２本の同時選択の場合には、シフトレジスタは、６
０段、８本の同時選択の場合には、１５段として構成で
きる。同時選択する走査線の数が２本以上のものに適用
できることは明白である。

【０２６９】次に、実施の形態５に関する変形例につい
て説明する。

【０２７０】図４４は変形例の構成を示す。図４１で
は、レベルシフタ１０４が、デコーダ１０３の後段にあ
った。図４４では、レベルシフタ５０３の後段に、デコ
ーダ５０４がある構成としている。

【０２７１】レベルシフタ５０３への入力は、シフトレ
ジスタ５０２の出力（ＳＨ１〜ＳＨ３０）の３０個信号
と、コード発生部５０１からのデータ（Ｄ０〜Ｄ３）の
４個の信号になる。このため、レベルシフタのビット数
の総計は、３４ビットで済む。図４１では１２０×３＝
３６０ビットのレベルシフタが必要であるため、さらに
回路の簡素化が可能である。

【０２７２】図４５は、他の変形例の構成を示す。

【０２７３】図４５では、コード発生部６０１の内部
を、レジスタコントローラ６０１とパターンデコーダ６
０２とに分けている。

【０２７４】パターンデコーダ６０２は、走査電圧パタ
ーンデータＰＤ１，ＰＤ０を入力する入力端子を有して
いる。

【０２７５】走査パターンデータＰＤ１，ＰＤ０はデー
タ線駆動回路（Ｙドライバ）２１００から送られてく
る。

【０２７６】データ線駆動回路（Ｙドライバ）２１００
の不一致検出回路において、使用するパターンの変更を
行った場合でも、その走査電圧パターンの変更がパター
ンデータＰＤ１，ＰＤ０として走査線駆動回路（Ｘドラ
イバ）に通知されるため、走査線駆動回路（Ｘドライ
バ）の回路構成を変更をしなくても、データ線駆動回路
（Ｙドライバ）２１００において使用される走査パター
ンに対応して、列パターンの出力の順番の変更が可能で
ある。このことについては、後述する実施の形態６にお
いて、詳しく述べる。

【０２７７】また、パターンデコーダ２０２の前段に必
要であったカウンタ２０１が不要になり、パターンデコ
ーダ自身も、例えば２４０個の選択パルスＬＰを数える
必要が無くなり、４つのパターンのみを区別できればよ
いため小型になり、液晶駆動装置をさらに小型化できる
利点がある。

【０２７８】図４６、図４７にパターンデコーダ６０２
の回路例を示す。また、図４８Ａ，４８Ｂに、走査パタ
ーンを摸式的に示す。

【０２７９】図４６のパターンデコーダ６０２は、図４
８Ａの走査電圧パターンをデコードし、図４７のパター
ンデコーダ６０２は、図４８Ｂの走査電圧パターンをデ
コードするものである。

【０２８０】図４８Ａの走査電圧パターンを用いて表示
を行う場合を説明する。図４８Ａの走査電圧パターン
は、選択される４本の走査線の選択電圧を摸式的に示し
たものであり「＋」は「Ｖ１」を、「−」は「−Ｖ１」
を意味する。

【０２８１】例えば、１フィールド目に選択する走査線
は、すべてＶ１を選択する。２フィールド目に選択する
１、２本目は、Ｖ１を３、４本目は、−Ｖ１を選択す
る。

【０２８２】しかし、このように１フィールド分すべて
同じパターンで選択し、表示を行うとクロストークや、
フリッカの原因になることが解っている。このため、１
フィールド目から始まり、順に４フィールド目のパター
ンになる表示を１から１６ラインの走査線に適用し、２
フィールド目から始まり、順に３、４、１フィールド目
のパターンになる表示を次の１７から３２ラインの走査
線に適用するような出力電圧パターンで表示する場合が
ある。

【０２８３】この場合には、１から１６ラインは、最初
の４個の選択パルスＬＰで選択され、１７から３２ライ
ンは、次の４個のＬＰで選択されるため、図４６のパタ
ーンデコーダの入力端子ＰＤ１，ＰＤ０に、４ＬＰ毎に
パターンを区別する信号を入力するだけで、以上に説明
した表示が可能になる。

【０２８４】図４８Ｂの走査電圧パターンに変更したい
場合には、図４７に示すようにパターンデコーダのＡＮ
Ｄゲートの入力を変更するだけで簡単に変更可能であ
る。また、ＦＲ信号によって、「Ｖ１」と「−Ｖ１」を
交互に選択する交流駆動も可能である。

【０２８５】以上、ゲート回路によるパターンデコーダ
回路を説明したが、ＲＯＭによって構成しても同様の効
果がある。

【０２８６】図４９は他の変形例を示す。

【０２８７】図４９の変形例は、図４５に示すレジスタ
コントローラ６０１の内部構成を示す回路図である。ま
た、図５０は、図４５の回路の動作を示すタイミングチ
ャートである。

【０２８８】１フレーム期間が選択パルス（ＬＰ）２４
０個分に相当する場合には、図４３で示したように、正
常に１フレーム期間に各走査線が４回選択され、電圧Ｖ
1か、０か、−Ｖ1が印加される。しかし、帰線期間を含
む場合（図５０の１フレームが２４５個のＬＰに相当す
る場合）には、表示が乱れてしまう。

【０２８９】これは、帰線期間中でもカウンタのカウン
トが進行し、走査線の選択動作が再開されるために、不
要な電圧が液晶表示パネルに印加されるためである。こ
の表示を正常にするためには、帰線期間中は、外部から
強制的にＤＯＦＦ信号を入力し、ＳＤ信号の電位を０Ｖ
とする必要がある。

【０２９０】図４９では、外部から強制的にＤＯＦＦ信
号を入力する手間を省くため、帰線期間処理回路１００
１を付加している。

【０２９１】図４９の帰線期間処理回路１００１の動作
を、図５０のタイミングチャートを用いて説明する。図
５０では、駆動する走査線の本数を２４０本とし、１フ
レーム期間を選択パルス（ＬＰ）２４５個分に相当する
期間とし、帰線期間を選択パルス（ＬＰ）５個分に相当
する期間としている。

【０２９２】走査線の総数が２４０本であるため、１２
０個の出力をもつＩＣチップを２個カスケード接続す
る。この先頭チップのＦＳＩ、ＦＳなどの変化のタイミ
ングが図５０に示されている。

【０２９３】まず、ＹＤ信号が入力されると、図示され
ていないＬＰ信号によって走査が始まる。３０ＬＰまで
で、先頭チップの１２０出力の走査を終え、ハイレベル
のＦＳ信号がカスケード接続されている従属チップに入
力される。従属チップの走査が終了すると、従属チップ
のハイレベルのＦＳ信号が先頭チップのＦＳＩ信号とし
て入力され、１フィールドから２フィールドの走査に移
る。以上の動作をくり返し、４フィールドまで走査を行
う。

【０２９４】この時、帰線期間処理回路１００１中のＱ
１０、Ｑ２０、Ｑ３０の各信号は、ＹＤ信号によってリ
セットされLowになった後、各々１フィールド目、２フ
ィールド目、３フィールド目でのＦＳＩ信号の立ち上が
りでHighとなる。Ｇ１０信号は、Ｑ３０信号をラッチす
る信号である。このＧ１０信号によって、帰線期間中の
時刻ｔ４にはＦＳＩ信号は図４９のアンドゲート１００
２を通過せず、これにより、帰線期間中における不要な
表示が防止される。

【０２９５】次に、本発明の第６の実施の形態について
説明する。

【０２９６】（実施の形態６）ＭＬＳ駆動法を実施する
場合において、同時駆動する走査線の本数（ｈ）の決定
ならびに走査電圧パターンの選択は、最も基本的かつ重
要な事項である。本実施の形態では、前掲の実施の形態
１〜５の回路構成を用いて液晶表示装置を構成する場合
において採用することが好ましい、同時駆動ライン数な
らびに走査電圧パターンについて説明する。

【０２９７】（Ａ）本発明者の検討によれば、回路の複
雑化防止や消費電力の削減，クロストークの防止等の観
点から、同時選択ライン数は４本（ｈ＝４）が好まし
い。また、４本同時駆動の場合の走査電圧パターンとし
て、図６０Ａ（図２８Ｂ，図４８Ｂ）に示すように、４
本を選択するための４つの選択パルスのうち、一つの選
択パルスの極性が他の３つの選択パルスの極性とは反対
になるようなパターンを採用するのが好ましい。例え
ば、図６０Ａでは、１列目のパターン（縦のパターン）
が、（＋，＋，−，＋）となっている。

【０２９８】このようなパターンを採用すると、例え
ば、１本のデータ線上に位置する画素を全部オンさせる
ような表示を行うと、実質的に、１フレーム期間中にお
いて画素に、均一に選択電圧を印加したことになる。ま
た、１フレーム期間内の輝度変化も抑制される。このた
め、白い画面中に黒い文字を表示する場合等において、
ちらつきを低減し、コントラストを向上させ、高画質化
を図ることができる。さらに、フレーム階調法による階
調表示を行う場合にも有利である。

【０２９９】上述の走査電圧パターンによるＭＬＳ駆動
を実現するためには、図２１に記載されるデータ線駆動
回路（Ｙドライバ）内のＲＯＭ（デコーダ）５を、例え
ば、図６１に示すような構成とすればよい。また、これ
に対応させて、図４２に示される、走査線駆動回路（Ｘ
ドライバ）１０１内のパターンデコーダ（ＲＯＭ）２０
２も、図６１に示すような構成とすればよい。なお、図
６０Ｃに示すように、各行のパターン（横のパターン）
でみた場合、１つの選択パルスの極性が他の選択パルス
の極性と異なるようにしても、同じ効果が得られる。

【０３００】（Ｂ）走査電圧パターンを周期的に変化さ
せると、ＭＬＳ駆動に伴う高周波成分および低周波数成
分の発生が少なくなり、クロストークやフリッカーが、
さらに低減される。このことについては、図４５を用い
て、実施の形態５でも説明されている。

【０３０１】走査電圧パターンを周期的に変化させる技
術について、具体的に説明する。図６０Ｂに示すよう
に、各列のパターンをａ，ｂ，ｃ，ｄとする。

【０３０２】図６２Ｂに示すように、１フレーム期間が
４つのフィールド期間からなり、かつ一つのフィールド
期間中に全部の走査線を１回選択する駆動方式を採用す
る場合、一つのフィールド期間中において異なる複数の
走査電圧パターンを用いて走査線の駆動を行うとよい。
つまり、図６２Ｂに例示される、ａａｂｂｃ、ｂｂｃｃ
ｄ、ｃｃｄｄａ、ｄｄａａｂと周期的に変化するパター
ンや、ａｂｃｄａ，ｂｃｄａｂ，ｃｄａｂｃ，ｄａｂｃ
ｄと周期的に変化するパターンを採用することができ
る。これにより、１フレーム期間における液晶パネルの
輝度変化が抑制され、画像のちらつきが防止され、クロ
ストークの発生も低減する。

【０３０３】仮に、図６２Ａに示すように、一つのフィ
ールド期間内では一つのパターンを使用する場合には、
図６２Ｂの場合に比べ、高周波成分および低周波数成分
が発生しやすくなる。

【０３０４】上述の走査電圧パターンを周期的に変化さ
せる方法を実現するためのシステム構成が図６３に示さ
れている。

【０３０５】図６３の特徴の一つは、データ線駆動回路
（Ｙドライバ）９３００から走査線駆動回路（Ｘドライ
バ）２２００にパターンデータ信号（パターン識別信
号）ＰＤ０，ＰＤ１を送ることにより、走査電圧パター
ンの変更を、データ線駆動回路（Ｙドライバ）９３００
への制御信号の入力のみで行えることである。パターン
データ信号ＰＤ０，ＰＤ１を用いた走査線駆動回路（Ｘ
ドライバ）２２００側の動作については、図４５〜図４
７を用いて、実施の形態５において詳細に説明してあ
る。

【０３０６】また、図６３のシステムの特徴の一つは、
走査線駆動回路（Ｙドライバ）２２００からキャリー信
号（ＦＳ信号）を、フィールド識別信号（ＣＡ信号）と
してデータ線駆動回路（Ｙドライバ）９３００に送信す
ることにより、走査線駆動回路（Ｘドライバ）２２００
とデータ線駆動回路（Ｘドライバ）９３００との間の情
報伝達が簡単に行えることである。つまり、特別な制御
信号を新たに付加する必要がない。

【０３０７】図６５は、走査電圧パターンを周期的に変
化させるための、パターンデータＰＤ０，ＰＤ１を生成
する回路の構成例を示す図である。

【０３０８】この回路は、アドレスカウンタ９５００
と、セレクタ９５１０と、２分周回路として機能する２
つのＤ型フリップフロップ９５２０，９５３０と、ロジ
ック回路９５４０，９５５０と、２つのＤ型フリップフ
ロップ９５６０，９５７０と、排他的論理和回路９５８
０とを有している。

【０３０９】図６５の回路は、図６４に示されるような
タイミングで動作する。

【０３１０】セレクタ９５１０は、例えば、外部からの
制御信号によってアドレスカウンタ９５００から送られ
てくる複数種のクロックのうちのいずれかを選択して出
力する。このセレクタ９５１０から出力されるクロック
は、２つのＤ型フリップフロップ９５６０，９５７０の
動作クロックとして機能する。

【０３１１】走査線駆動回路から送られてくるフィール
ド識別信号ＣＡと、フレーム期間の開始を示すＹＤ信号
は、２つのＤ型フリップフロップ９５２０，９５３０に
より分周され、この結果、周期が異なる２つのクロック
信号ＣＣ１とＣＣ２が形成され、これらのクロック信号
ＣＣ１とＣＣ２に基づき、パターンデータＰＤ０，ＰＤ
１が生成される。

【０３１２】そして、図６４の下側に示すように、パタ
ーンデータＰＤ０，ＰＤ１の電圧レベルの組合せに応じ
て、図６２Ｂに示したａ〜ｄのいずれかのパターンが選
択されることになる。つまり、ＰＤ０，ＰＤ１が共にロ
ーレベルのときはパターン「ａ」が選択され、ＰＤ０が
ハイレベルでＰＤ１がローレベルのときにパターン
「ｂ」が選択され、ＰＤ０がローレベルでＰＤ１がハイ
レベルのときにパターン「ｃ」が選択され、ＰＤ０，Ｐ
Ｄ１が共に、ハイレベルのときはパターン「ｄ」が選択
される。

【０３１３】以上説明したように、図６３や図６５の構
成を採用することにより、走査電圧パターンを周期的に
変化させながら、ＭＬＳ駆動を行うことが可能となる。
そして、本実施の形態の液晶駆動方法によって液晶を駆
動すると、応答性が高い液晶ディスプレイを用いて階調
表示を行う場合でも、クロストークやチラツキの少ない
表示品質の高い階調表示が可能となる。

【０３１４】したがって、本実施の形態の液晶表示装置
をパーソナルコンピュータ等の機器における表示装置と
して使用すれば、製品の価値が向上する。

【０３１５】なお、本発明は、上述の実施の形態に限定
されるものではなく、種々に変形できる。例えば、走査
線の選択電圧もしくは非選択電圧としては、種々の電圧
レベルを採用できる。

【図面の簡単な説明】

【図１】図１は、本発明の概要を説明するための図であ
る。

【図２】図２は、本発明の表示装置の全体構成を示す図
である。

【図３】図３Ａは、データ線を駆動するための回路の一
つの配置例を示す図であり、図３Ｂは、データ線を駆動
するための回路の他の配置例を示す図である。

【図４】図４Ａは、従来のフレームメモリへのアクセス
技術を使用した場合の不都合を説明するための一つの図
であり、図４Ｂは従来技術の不都合を説明するための他
の図である。

【図５】図５Ａは、従来のフレームメモリへのアクセス
技術を説明するための図であり、図５Ｂは、本発明の第
１の実施の形態におけるアクセス技術を説明するための
図である。

【図６】図６Ａは、従来のフレームメモリへのアクセス
技術を説明するための図であり、図６Ｂは、本発明の第
２の実施の形態におけるアクセス技術を説明するための
図である。

【図７】図７は、図６Ｂに示す第２の実施の形態のフレ
ームメモリに対するアクセス技術により、不都合が解消
される理由を説明するための図である。

【図８】図８は、図６Ｂに示すようなフレームメモリに
対するアクセスを実現すための回路構成を示す図であ
る。

【図９】図９は、図８における入力バッファ回路２０１
１の動作を示すタイミングチャートである。

【図１０】図１０は、同じく、図８における入力バッフ
ァ回路２０１１の動作を示すタイミングチャートであ
る。

【図１１】図１１は、図８における入力バッファ回路２
０１１の一部の回路構成の一例を示す図である。

【図１２】図１２は、図１１の回路の動作を示すタイミ
ングチャートである。

【図１３】図１３は、図８における入力バッファ回路２
０１１の一部の回路構成の他の例を示す図である。

【図１４】図１４は、図１３の回路の動作を示すタイミ
ングチャートである。

【図１５】図１５は、同じく図１３の回路の動作を示す
タイミングチャートである。

【図１６】図１６は、図８における入力バッファ回路２
０１１の一部の回路構成のさらに他の例を示す図であ
る。

【図１７】図１７は、図１６の回路の動作を示すタイミ
ングチャートである。

【図１８】図１８は、３本の走査線を同時選択する場合
の表示装置の制御例を示すタイミングチャートである。

【図１９】図１９は、本発明の第３の実施の形態に関す
る回路を示す図である。

【図２０】図２０は、図１９の回路の、より具体的な構
成を示す図である。

【図２１】図２１は、本発明の第３の実施の形態の特徴
（デコーダをＲＯＭにより構成したこと）を説明するた
めの回路図である。

【図２２】図２２は、図２１に示されるＲＯＭの構成例
を示す図である。

【図２３】図２３は、図２１のプリチャージ回路１０の
回路構成の一例を示す回路図である。

【図２４】図２４は、図２１に示されるＲＯＭの動作を
示すタイミングチャートである。

【図２５】図２５は、図２１に示されるＲＯＭのプリチ
ャージ（ＰＣ）信号の伝達線の特徴を示す図である。

【図２６】図２６は、従来のデコーダの構成を示す図で
ある。

【図２７】図２７は、４本の走査線を同時に駆動する場
合の、選択時に使用する電圧値を示す図である。

【図２８】図２８Ａ，図２８Ｂはそれぞれ走査パターン
の一例を示す図である。

【図２９】図２９は、本発明の第４の実施の形態のデー
タ線駆動回路の全体構成を示すブロック図である。

【図３０】図３０Ａは、電圧オフ回路の構成の一例を示
す図であり、図３０Ｂは電圧オフ回路の構成の他の例を
示す図である。

【図３１】図３１は、帰線期間検出回路の構成の一例を
示す図である。

【図３２】図３２は、図３１の回路の動作を示すタイミ
ングチャートである。

【図３３】図３３は、帰線期間検出回路の構成の他の例
を示すブロック図である。

【図３４】図３４は、第４の実施の形態に関する変形例
の構成（データ線駆動回路の全体構成）を示す図であ
る。

【図３５】図３５は、帰線期間検出回路の構成のさらに
他の例を示す図である。

【図３６】図３６は、第４の実施の形態に関する他の変
形例の構成を示すブロック図である。

【図３７】図３７は、図３６における電圧決定回路２６
７の構成例を示す回路図である。

【図３８】図３８は、電圧決定回路２６７をＲＯＭによ
り構成した例を示す図である。

【図３９】図３９Ａは、マルチプレクス駆動におけるデ
ータ線の駆動電位を示す図であり、図３９Ｂは、マルチ
ライン駆動におけるデータ線の駆動電位を示す図であ
る。

【図４０】図４０は、データ線駆動回路へのデータ転送
タイミングを示すタイミングチャートである。

【図４１】図４１は、本発明の第５の実施の形態の全体
構成を示す図である。

【図４２】図４２は、本発明の第５の実施の形態の主要
部の構成例を示す図である。

【図４３】図４３は、図４１および図４２の回路の動作
を説明するためのタイミングチャートである。

【図４４】図４４は、図４１に示される回路の一部を抜
き出して示した図である。

【図４５】図４５は、第５の実施の形態に関する変形例
の構成（走査線駆動回路の構成例）を示す図である。

【図４６】図４６は、図４５のパターンデコーダ６０２
の構成の一例を示す図である。

【図４７】図４７は、図４５のパターンデコーダ６０２
の構成の他の例を示す図である。

【図４８】図４８Ａは、走査パターンの一例を示す図で
あり、図４８Ｂは走査パターンの他の例を示す図であ
る。

【図４９】図４９は、図４５のレジスタコントローラ６
０１の構成の一例を示す図である。

【図５０】図５０は、図４９の回路の動作を示すタイミ
ングチャートである。

【図５１】図５１は、本発明前に本発明者によって検討
された走査線駆動回路の構成の一例を示す図である。

【図５２】図５２は、本発明前に本発明者によって検討
された走査線駆動回路の構成の他の例を示す図である。

【図５３】図５３は、液晶表示パネルにおける電極の配
置を示す図である。

【図５４】図５４は、マルチライン駆動法を採用した場
合の利点を説明するための図である。

【図５５】図５５は、マルチライン駆動法の内容を説明
するための図である。

【図５６】図５６は、マルチライン駆動法を用いた場合
の駆動回路の動作を説明するためのタイミングチャート
である。

【図５７】図５７は、マルチライン駆動法を用いた場合
の、データ線駆動回路に含まれるフレームメモリへのデ
ータ入出力動作を示すタイミングチャートである。

【図５８】図５８は、マルチライン駆動法を用いた場合
の、データ線駆動回路に含まれるフレームメモリへのデ
ータ入力動作を示すタイミングチャートである。

【図５９】図５９は、走査線駆動回路を、複数のＩＣチ
ップをカスケード接続して構成した例を示すブロック図
である。

【図６０】図６０Ａは、本発明の第６の実施の形態に関
する、４ライン同時駆動の場合の走査電圧パターン（選
択電圧パターン）の一例を示す図であり、図６０Ｂは列
パターンの配置を説明するための図であり、図６０Ｃは
３ライン同時駆動の場合の走査電圧パターン（選択電圧
パターン）の一例を示す図である。

【図６１】図６１は、本発明の第６の実施の形態に関す
る、データ線駆動回路（Ｙドライバ）のデコーダ（ＲＯ
Ｍ）の構成を示す図である。

【図６２】図６２Ａは、従来の走査電圧パターンの例を
示す図であり、図６２Ｂは、本発明の第６の実施の形態
に関する、走査電圧パターンの変化を示す図である。

【図６３】図６３は本発明の第６の実施の形態に関す
る、液晶表示装置の全体構成例を示す図である。

【図６４】図６４は、図６５に示される回路の動作を説
明するためのタイミングチャートである。

【図６５】図６５は、本発明の第６の実施の形態に関す
る、データ線駆動回路内のパターンデータ作成回路の構
成を示す図である。

【符号の説明】

１ 第１のＲＯＭ回路 ２ 第２のＲＯＭ回路 ３ 第３のＲＯＭ回路 ４ 第４のＲＯＭ回路 ５ 第５のＲＯＭ回路 １０１ コード発生部 ２６２ 不一致数判定回路 ２１００ データ線駆動回路 ２２００ 走査線駆動回路 ２２５０ マトリクスパネル ９３００ データ線駆動回路 ＰＤ０，ＰＤ１ パターンデータ信号（パターン識別信
号） ＦＳ キャリー信号 ＣＡ フィールド識別信号

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６２２ Ｇ０９Ｇ 3/20 ６２２Ｑ ６２３ ６２３Ｕ ６４１ ６４１Ｅ ６４２ ６４２Ａ (31)優先権主張番号 特願平7−199826 (32)優先日 平成７年８月４日(1995．8．4) (33)優先権主張国 日本（ＪＰ） (72)発明者 磯崎 慎吾 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内 (72)発明者 伊藤 悟 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数の走査線と、複数のデータ線と、走
   査信号とデータ信号とによって駆動される表示要素と、
   を有するマトリクスパネルと、 複数本の前記走査線を同時に選択して所定の選択電圧パ
   ターンを有する走査電圧を印加する走査線駆動回路と、 前記選択電圧パターンと前記マトリクスパネルの表示要
   素のオン／オフを示す表示データとの比較に基づき前記
   データ線に印加する電圧を決定し、その決定された電圧
   を前記データ線に印加するデータ線駆動回路と、を備え
   た表示装置であって、 １つのフレーム期間が複数のフィールドからなる場合、
   前記走査線駆動回路は、１つのフィールド期間中に複数
   の異なる選択電圧パターンを用いながら一組となってい
   る複数本の走査線毎に駆動を行っていき、その一つのフ
   ィールド期間中に全部の走査線を１回選択し、かつ、前
   記走査線駆動回路と前記データ線駆動回路とは互いに、
   使用する選択電圧パターンの情報の授受を行い、それぞ
   れ、同じ選択電圧パターンに基づく走査線およびデータ
   線の駆動を行うことを特徴とする表示装置。
2. 【請求項２】 請求項１において、 走査線駆動回路またはデータ線駆動回路のいずれか一方
   に選択電圧パターンを指定するための情報が入力され、
   その情報を受けた走査線駆動回路またはデータ線駆動回
   路はそれぞれ、データ線駆動回路または走査線駆動回路
   に前記情報を伝達することを特徴とする表示装置。
3. 【請求項３】 複数の走査線と、複数のデータ線と、走
   査信号とデータ信号とによって駆動される表示要素と、
   を有するマトリクスパネルと、 複数本の前記走査線を同時に選択して所定の選択電圧パ
   ターンを有する走査電圧を印加する走査線駆動回路と、 前記選択電圧パターンと前記マトリクスパネルの表示要
   素のオン／オフを示す表示データとの比較に基づき前記
   データ線に印加する電圧を決定し、その決定された電圧
   を前記データ線に印加するデータ線駆動回路と、を備え
   た表示装置であって、 前記データ線駆動回路は、前記選択電圧パターンと前記
   表示データとの不一致数の判定を行うための不一致判定
   回路を具備し、この不一致判定回路はＲＯＭからなり、
   このＲＯＭは、前記表示データおよび前記選択電圧パタ
   ーン情報を入力するための入力線と、複数の絶縁ゲート
   型トランジスタのソース・ドレイン経路が直列に接続さ
   れて形成される出力線とを有し、前記入力線と、前記複
   数の絶縁ゲート型トランジスタのゲートとの接続／非接
   続によってＲＯＭの構成をプログラムすることができる
   ようになっており、 また、前記走査線駆動回路は、駆動する走査線を指定す
   るデータおよび走査線に印加する電圧レベルを指定する
   データを発生するコード発生回路を具備しており、この
   コード発生回路は、走査線に印加する電圧レベルを制御
   する制御信号の入力端子を有しており、 前記ＲＯＭに入力される前記選択電圧パターン情報は、
   前記制御信号の入力端子を介して前記コード発生回路に
   も入力されることを特徴とする表示装置。
4. 【請求項４】 請求項１〜請求項３のいずれかに記載の
   表示装置を搭載したことを特徴とする電子機器。
5. 【請求項５】 複数の走査線と、複数のデータ線と、走
   査信号とデータ信号とによって駆動される表示要素と、
   を有するマトリクスパネルと、複数本の前記走査線を同
   時に選択して所定の選択電圧パターンを有する走査電圧
   を印加する走査線駆動回路と、前記選択電圧パターンと
   前記マトリクスパネルの表示要素のオン／オフを示す表
   示データとの比較に基づき前記データ線に印加する電圧
   を決定し、その決定された電圧を前記データ線に印加す
   るデータ線駆動回路と、を備えた表示装置の駆動方法で
   あって、 １つのフレーム期間が複数のフィールドからなる場合、
   前記走査線駆動回路が１つのフィールド期間中に複数の
   異なる選択電圧パターンを用いながら一組となっている
   複数本の走査線毎に駆動を行っていき、その一つのフィ
   ールド期間中に全部の走査線を１回駆動し、かつ、前記
   走査線駆動回路と前記データ線駆動回路とが互いに、使
   用する選択電圧パターンの情報の授受を行い、それぞ
   れ、同じ選択電圧パターンに基づく走査線およびデータ
   線の駆動を行うことを特徴とする表示装置の駆動方法。
6. 【請求項６】 請求項５において、 走査線駆動回路またはデータ線駆動回路のいずれか一方
   に選択電圧パターンを指定するための情報が入力される
   と、その情報を受けた走査線駆動回路またはデータ線駆
   動回路はそれぞれ、データ線駆動回路または走査線駆動
   回路に前記情報を伝達し、これにより、同じ選択電圧パ
   ターンに基づく走査線およびデータ線の駆動を実現する
   ことを特徴とする表示装置の駆動方法。