JP2001222019A - 駆動回路一体型液晶表示素子 - Google Patents
駆動回路一体型液晶表示素子Info
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Abstract
号本数や、消費電力を増大させることなく、駆動回路一
体型パネル内部の画像表示特性をより安定にし、かつ低
消費電力の駆動回路一体型液晶表示素子を実現する。 【解決手段】 表示部、垂直走査回路、水平走査回路上
に覆われている対向基板上の領域に透明電極パタ−ンを
設けないようにするか、或いは、対向基板そのものが覆
われないように構成する。
Description
を用いた駆動回路一体型液晶表示素子に関するものであ
る。
る駆動回路一体型液晶表示素子の上面図、及び断面図を
それぞれ示す。図1に示す駆動回路一体型液晶表示素子
は、大きく分けてアレイ側基板1、液晶層10、対向基
板11、シール材12、から構成されている。
回路部3、水平走査回路部4、及びフレキ接続用パッド
5が薄膜プロセスにより形成されている。さらに表示部
2には、ゲ−トライン6、ソ−スライン7,画素トラン
ジスタ8、共通電極9が形成されている。
が、基板全面に堆積されており、共通電極9と接続する
ことにより、液晶層10に電圧を印加する。
を直接圧着する必要があるため、対向基板11に覆われ
ていない。一方、表示部2、垂直走査回路部3、水平走
査回路部4上には、液晶層10を介して、対向基板11
が存在する。なお信頼性の見地より、一般的には前記走
査回路はシール内に形成されるため、走査回路上にはI
TO電極が存在する。
ように、表示部2、垂直走査回路部3、水平走査回路部
4が、液晶層10を介して、対向基板11に覆われ、か
つ対向基板11上に透明電極が形成されている場合、表
示部2、垂直走査回路部3、水平走査回路部4を構成す
る導電体、すなわちソ−ス・ドレインメタル配線、ゲ−
トメタル配線、シリコン半導体層が、絶縁体である液晶
層10を介して対向基板11上の透明電極との間に容量
を形成することになり、電源に対する負荷が大きくなる
ことによって、画像を表示するために必要な走査回路の
動作速度の不足や、液晶に書き込む電圧値が不足するこ
と、消費電力が増大すること等の課題が生じる。
ランジスタの性能を向上させることによって、前述のよ
うな負荷容量に対しても十分な書き込み能力を持たせる
ことで前記課題を克服することも1つの解決策ではある
が、駆動回路一体型液晶表示素子の場合は、ガラスから
なるアレイ基板上に直接シリコン薄膜を形成するため
に、多結晶、又はアモルファス構造でしか形成できず、
その結果、単結晶シリコンに比べてもともと特性が悪い
ために、前記課題を解決するには限界がある。
ン、又はクロックラインを分割して、必要な駆動周波数
を下げることも、有力な解決策であるが、外部回路に負
担がかかるため、外部回路の消費電力、及び信号本数が
増大するという別の課題が発生する。
るという課題に対しては有効な対策とはならないため、
問題となっていた。
液晶表示素子は、前記課題に対し、表示部、垂直走査回
路、水平走査回路上に覆われている対向基板上の領域に
透明電極パタ−ンを設けないようにするか、或いは、対
向基板そのものが覆われないように構成することによっ
て、前記課題を解決することを目的とする。
である負荷容量を低減するため、他の課題を生じさせる
ことなく画像表示を正常に行い、かつ消費電力を低減さ
せることが可能となる。
形態1の駆動回路一体型液晶表示素子として、図2に示
すような構成の例を説明する。全体構成は図1に示す従
来のものと類似しているが、従来構成では、対向側基板
11上の透明電極13は対向側基板11の全面に形成さ
れていたのに対し、図2の構成では、アレイ側基板1上
に形成された垂直走査回路、及び水平走査回路の直上に
は透明電極が存在しないように、パタ−ニングしてい
る。このように、対向側基板11上の透明電極をパタ−
ニングする方法としては、フォトマスクを用いてエッチ
ングにより形成する方法と、金属マスクを用いて薄膜形
成する方法がある。前者の場合は、まず対向側基板11
の全面に透明電極13を薄膜形成し、専用マスクを用い
てレジストパタ−ンを形成した後、ドライ、又はウエッ
トエッチングによって、所望のパタ−ンを得ることがで
きる。この方法は、パタ−ン精度が良いという利点があ
るが、工程数が多いことと、専用のフォトマスクが必要
となるため、コスト的に不利という欠点がある。一方、
後者の場合は、予め金属マスクを作成しておき、対向側
基板11上を覆うように成膜装置に設置し、透明電極1
3を薄膜形成することによって、所望のパタ−ンを得る
ことができる。この方法は、逆に工程数が少なく、マス
クも安価に作成できるため、コスト的に有利という利点
があるが、パタ−ン精度が悪いという欠点がある。本実
施形態の場合のように比較的単純で粗いパタ−ンの形成
の場合は、パタ−ン精度はあまり必要でないため、後者
の方法が、より適した方法であるといえる。従って本実
施形態のような、比較的単純で粗い透明電極パタ−ンの
形成のみで負荷容量を低減できる方法は、後者のように
比較的単純な形成方法を用いることが可能であるという
意味で、非常に利点が大きい方法といえる。
駆動回路一体型液晶表示素子として、図3に示すような
構成の例を説明する。本実施の形態は、対向側基板11
上の全面に透明電極13が形成されている点は、従来と
同じであるが、対向側基板11そのものが表示部2の上
にしか存在せず、垂直回路部3、水平回路部4を覆って
いない点が従来と異なる点である。
なるパタ−ンマスクや、パタ−ン作成工程を必要とせず
に、負荷容量を低減できるという利点がある。
12の形成位置である。シ−ル材12の中には硬度の高
いスペ−サが混ぜられており、かつ基板貼り合わせの際
に高い圧力がかかるために、シ−ル材12の直下に何ら
かのパタ−ンがある場合、そのパタ−ンに傷が付く可能
性がある。従って、シ−ル材12の直下にはできるだけ
パタ−ンが存在しない方が望ましい。実施の形態1に示
すシ−ル材12の配置の場合、水平走査回路4と、フレ
キ接続用コネクタ5との間の引き回し線が、シ−ル材1
2の直下に存在する。一方、本実施の形態の場合は、ゲ
−トライン6、及びソ−スライン7が、シ−ル材12の
直下に存在する。前記引き回し線はレイアウト上の制限
が少なく、断線を防ぐために配線幅を太くとることが可
能であるが、ゲ−トライン6,及びソ−スライン7は、
1画素内におさめる必要があるため配線幅に限界があ
る。又、本数が多いために断線による不良の危険性が高
い。従って本実施の形態の構成は、シ−ル材12による
ゲ−トライン6,及びソ−スライン7の断線の危険性が
高いという欠点を有する。
駆動回路一体型液晶表示素子として、図4に示すような
構成の例を説明する。図4に示す構成のうち、アレイ側
基板11上のパタ−ン構成は、実施の形態1、2と同じ
であるが、説明の都合上、一部の説明図を省略してい
る。本実施の形態は、アレイ側基板1上に形成されてい
るゲ−トライン6、又はソ−スライン7の直上には、対
向側基板11上の透明電極13が存在しないように、前
記対向側透明電極13をパタ−ニングしている点が、従
来の構成と異なる点である。前記ゲ−トライン6、又は
ソ−スライン7は、比較的微細パタ−ンであるため、前
記対向側基板上透明電極13のパタ−ンを形成する方法
としては、実施の形態1に示すような金属マスクを用い
た方法はパタ−ン精度の問題から困難であるため、フォ
トマスクを用いて作成する方が無難である。その際に、
専用マスクを用いれば簡単に作成できるが、マスク枚数
が増えるため、コストが高くなるという欠点がある。そ
れに対し、アレイ側基板1上のゲ−トライン6、又はソ
−スライン7を作成するためのマスクを用いて前記対向
側基板上透明電極13のパタ−ンを形成する方法もあ
り、この場合は専用マスクが必要ないため、コストはそ
のままで所望のパタ−ンを作成できるという利点があ
る。ただし、対向側基板11は、アレイ側基板1に対し
て左右、或いは上下反転されて重ねられるため、左右反
転して重ねる場合は、ゲ−トライン6を作成するための
マスク、又はソ−スライン7を作成するためのマスク
を、予め基板に対して左右対称な位置関係になるように
作成する必要がある。又、上下反転して重ねる場合は、
同様に、上下対称な位置関係になるように作成する必要
がある。
駆動回路一体型液晶表示素子として、図5に示すような
構成の例を説明する。本実施の形態の特徴は、対向側基
板上透明電極13のパタ−ンが、アレイ側基板上透明電
極14のパタ−ンに「つらいち」になるように作成され
ている点である。ただし、それだけでは、対向側基板上
透明電極14が共通電極とはならないので、図5に示す
ように、さらに各画素に対応するパタ−ン間を電気的に
つなぐパタ−ンが必要となる。図5に示すように作成す
る場合は、専用マスクが必要となるが、アレイ側基板上
透明電極14のパタ−ンを、ゲ−トライン6、ソ−スラ
イン7と一部オ−バラップするように予め配置しておけ
ば、アレイ側基板上透明電極14、ゲ−トライン6、ソ
−スライン7をそれぞれ作成するためのマスクを使用す
ることで、専用マスクを必要とせずに、本実施の形態に
おける所望の対向側基板上透明電極14のパタ−ンが作
成可能である。ただし、実施の形態5と同様に、前記ア
レイ側基板上透明電極14、ゲ−トライン6、ソ−スラ
イン7をそれぞれ作成するためのマスクを、予め基板に
対して反転対称な位置関係になるように作成する必要が
ある。
上にCr等の導電体遮光層が存在し、この遮光層が同様
な寄生容量になり得るため、本発明の第5の実施例とし
て、該遮光層を樹脂等の非導体で形成することにより同
等の効果を得ることが出来る。
生容量の問題が大きくなるので、セルギャップが6μm
以下の液晶パネルに置いては本発明の効果はさらに明確
になる。
施され、以下に記載されるような効果を奏する。すなわ
ち、表示部、垂直走査回路、水平走査回路上に覆われて
いる対向基板上の領域に透明電極パタ−ンを設けないよ
うにするか、或いは、対向基板そのものが覆われないよ
うに、アレイ側基板、及び対向側基板を構成し、結果と
して画像表示特性が良好で、かつ低消費電力の駆動回路
一体型液晶表示素子を実現することができる。
す図
素子の構成を示す図
表示素子の構成を示す図
液晶表示素子の構成を示す図
表示素子の構成を示す図
Claims (7)
- 【請求項1】薄膜トランジスタのマトリックスアレイを
備えた液晶表示部と、薄膜トランジスタで構成される内
蔵駆動回路部とを有する液晶表示素子において、対向側
基板のうち、アレイ側基板に形成されている前記内蔵駆
動回路部と重なる部分の領域には対向側基板上透明電極
パタ−ンを設けないことを特徴とする駆動回路一体型液
晶表示素子。 - 【請求項2】内蔵駆動回路が対向基板とアレイ基板を張
り合わせるシール樹脂の内側に形成されることを特徴と
する請求項1記載の駆動回路一体型液晶表示素子。 - 【請求項3】薄膜トランジスタのマトリックスアレイを
備えた液晶表示部と、薄膜トランジスタで構成される内
蔵駆動回路部とを有する液晶表示素子において、対向側
基板は前記内蔵駆動回路部上を覆っていないことを特徴
とする駆動回路一体型液晶表示素子。 - 【請求項4】薄膜トランジスタのマトリックスアレイを
備えた液晶表示部と、薄膜トランジスタで構成される内
蔵駆動回路部とを有する液晶表示素子において、対向側
基板のうち、アレイ側基板上に形成された、ソ−ス・ド
レインメタル配線、又はゲ−トメタル配線と重なる部分
の領域には対向側基板上透明電極パタ−ンを設けないこ
とを特徴とする駆動回路一体型液晶表示素子。 - 【請求項5】薄膜トランジスタのマトリックスアレイを
備えた液晶表示部と、薄膜トランジスタで構成される内
蔵駆動回路部とを有する液晶表示素子において、対向側
基板のうち、アレイ側基板上に形成された液晶表示部内
の、透明電極パタ−ンと重なる部分の領域のみに透明電
極パタ−ンを設け、かつ前記対向側基板上に、前記透明
電極パタ−ンを電気的につなぐための透明電極材料から
なる線状パタ−ンを設けることを特徴とする駆動回路一
体型液晶表示素子。 - 【請求項6】駆動回路上に非導電体である遮光層を設け
ることを特徴とする請求項1から4のいずれかに記載の
駆動回路一体型液晶表示素子。 - 【請求項7】セルギャップが6μm以下であることを特
徴とする請求項1から5のいずれかに記載の駆動回路一
体型液晶表示素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000030049A JP2001222019A (ja) | 2000-02-08 | 2000-02-08 | 駆動回路一体型液晶表示素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000030049A JP2001222019A (ja) | 2000-02-08 | 2000-02-08 | 駆動回路一体型液晶表示素子 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001222019A true JP2001222019A (ja) | 2001-08-17 |
Family
ID=18555115
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000030049A Pending JP2001222019A (ja) | 2000-02-08 | 2000-02-08 | 駆動回路一体型液晶表示素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001222019A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020030437A (ja) * | 2009-10-30 | 2020-02-27 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
-
2000
- 2000-02-08 JP JP2000030049A patent/JP2001222019A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020030437A (ja) * | 2009-10-30 | 2020-02-27 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
US11668988B2 (en) | 2009-10-30 | 2023-06-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
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