JP2001217208A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2001217208A
JP2001217208A JP2000024452A JP2000024452A JP2001217208A JP 2001217208 A JP2001217208 A JP 2001217208A JP 2000024452 A JP2000024452 A JP 2000024452A JP 2000024452 A JP2000024452 A JP 2000024452A JP 2001217208 A JP2001217208 A JP 2001217208A
Authority
JP
Japan
Prior art keywords
insulating film
current
interlayer insulating
polarity
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000024452A
Other languages
English (en)
Other versions
JP4237908B2 (ja
Inventor
Hideki Kitada
秀樹 北田
Noriyoshi Shimizu
紀嘉 清水
Tsutomu Hosoda
勉 細田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2000024452A priority Critical patent/JP4237908B2/ja
Publication of JP2001217208A publication Critical patent/JP2001217208A/ja
Application granted granted Critical
Publication of JP4237908B2 publication Critical patent/JP4237908B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Electroplating Methods And Accessories (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】 光沢剤と抑止剤とを含む電解めっき液中おい
て電解めっきを行うことにより微細な凹部をめっき層に
より充填する工程を含む半導体装置の製造方法におい
て、前記凹部においてめっき層が盛り上がるのを抑制す
る。 【解決手段】 前記微細な凹部がめっき層により充填さ
れた時点において、電解めっき液中に通電されるめっき
電流の極性を反転させる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は一般に半導体装置に
関し、特にCu配線パターンを備えた半導体装置および
その製造方法に関する。
【0002】半導体装置の微細化が進むにつれて、大規
模集積回路を構成する半導体基板上に形成される半導体
装置の数は莫大なものになりつつある。このような集積
密度の高い高速半導体装置では、半導体基板上に形成さ
れた半導体装置を相互に接続する配線パターンも非常に
複雑なものになっており、またその総延長も非常に長く
なっている。これに伴い、今日の先端的な大規模集積回
路装置では、配線パターンの寄生抵抗あるいは寄生容量
に起因する信号の遅延が無視できなくなっており、この
ため従来より配線パターンとして使われていたAlある
いはAl合金の代わりに、より低抵抗のCuを使うこと
が行われている。
【0003】また、このように複雑な配線パターンは、
従来のように単一の配線層により形成することは困難
で、このため今日の大規模集積回路装置では、一の配線
パターンを層間絶縁膜で覆い、かかる層間絶縁膜上に次
の配線パターンを形成し、さらにこれを次の層間絶縁膜
で覆う構成を繰り返す、いわゆる多層配線構造が使われ
るようになっている。特にかかる多層配線構造において
Cu配線パターンを使う場合には、Cu層のドライエッ
チング技術が現状では確立されていないため、あらかじ
め層間絶縁膜中に配線溝あるいはコンタクトホールを先
に形成しておき、これをCu層で埋めた後、層間絶縁膜
上に残留しているCu層を化学機械研磨(CMP)法に
より研磨・除去する、いわゆるダマシン法、あるいはデ
ュアルダマシン法が使われている。
【従来の技術】従来より、かかる層間絶縁膜中に形成さ
れた配線溝あるいはコンタクトホールをCu層により埋
める際に、Cu層をCVD法あるいはスパッタリフロー
法により、あるいは電解めっき法により形成することが
行われているが、特に電解めっき法は低い製造費用で効
率よく溝をCu層により埋め込むことが可能であるた
め、半導体装置の量産方法として有力な候補であると考
えられる。
【0004】図1は、従来よりCu配線層の形成に使わ
れている電解めっき装置の構成を示す。
【0005】図1を参照するに、めっき液溜11中に保
持された、典型的には硫酸銅水溶液よりなるCuのめっ
き液は、チラー11Aおよびヒータ11Bにより温度制
御され、フィルタ11Cを通過した後循環ポンプ11D
により、めっき浴12に供給される。
【0006】めっき浴12中にはアノード電極12Aが
めっき液中に水没した状態で保持されており、まためっ
き液水面近傍には、基板13を保持する基板ホルダ13
Aが、前記基板13が前記めっき液中に水没するように
保持されている。前記基板13の表面にはカソード電極
12Bが設けられており、この状態で、前記アノード電
極12Aと前記カソード電極12Bとの間にパルス発生
器14Aにより制御される電源14Bよりパルス電圧を
印加することにより、前記基板13の表面にCu層が堆
積させられる。
【0007】前記めっき浴12においてあふれためっき
液は、再びめっき液溜11に戻される。
【0008】図2(A)〜図3(E)は、かかるめっき
法によるCu配線層の形成工程を含む、いわゆるダマシ
ン法による多層配線構造の形成工程を示す。
【0009】図2(A)を参照するに、Si基板21上
に形成された層間絶縁膜22中には、前記Si基板21
を露出するコンタクトホールあるいは配線溝等の凹部2
2Aが形成され、図2(B)の工程において前記層間絶
縁膜22上に前記凹部22Aを覆うように、Ti等より
なるバリアメタル層23が、典型的にはスパッタリング
により、前記凹部22Aの断面形状に沿って形成され
る。
【0010】次に、図2(C)の工程において、図2
(B)の構造上にCuのシード層24が、典型的にはス
パッタリングにより、前記凹部22Aの断面形状に沿っ
て形成され、図3(D)の工程において前記図1のめっ
き装置中において、前記Cuシード層24上にCuめっ
き層25が、前記バリアメタル層23およびCuシード
層24をカソード電極として成長させられる。
【0011】さらに図3(E)の工程において、前記C
uめっき層25、その下のCuシード層24、さらにそ
の下のバリアメタル層23が、前記層間絶縁膜22上の
部分においてCMP法により研磨・除去され、その結果
前記凹部22Aを埋めるCu配線パターン25Aが得ら
れる。
【0012】このような電解めっき法によるCu配線パ
ターン25Aの形成工程において、得られるCuめっき
層25の厚さを均一化するために、従来より、例えば特
開平5−195183号公報に記載されているように、
前記アノード電極12Aに印加される電圧を反転、ない
し部分的に反転させることが行われていた。
【0013】図4(A)は、図1の電解めっき装置にお
いて、前記アノード電極12Aに正の直流電圧を、所定
の電流Icが前記めっき浴12において前記めっき液中
を前記アノード電極12Aからカソード電極12Bに流
れるように印加した場合を示す。これに対し、図4
(B)に示すように、前記電流Icを、持続時間がTON
の定電流パルスが間隔TOFFで繰り返されるように印加
することにより、あるいは図4(C)に示すように交互
に繰り返し逆電流パルスを印加することにより、さらに
は図4(D)に示すように非対称交流電流の形で繰り返
し印加することにより、形成されるCuめっき層25の
厚さを均一にすることが提案されている。
【0014】しかし、このような従来のCuめっき層2
5の形成方法では、図5(A)に示すようにコンタクト
ホールあるいは配線溝の上縁部に電界の集中が生じやす
く、このため図5(B)に示すようにかかる電界集中部
においてCuめっき層25の成長速度が増大する傾向が
生じる。図5(B)を参照するに、かかる電界集中部に
おいては、Cuめっき層25が上方のみならず側方にも
成長するため、特に前記凹部22Aの幅あるいは径が
0.5μm以下になった場合、前記凹部22Aを重点す
るCu配線パターン25A中にボイド25Xが形成され
やすい。
【0015】このため従来より、このような非常に微細
なコンタクトホールあるいは配線溝をCuめっき層によ
り充填する際に、Cuめっき液中に抑止剤(成長抑制
剤)と光沢剤(成長促進剤)を導入し、Cuめっき層2
5の成長を制御することが行われている。抑止剤は、例
えばポリエチレングリコール(PEG)のような鎖状分
子構造を有する高分子化合物であり、カソード表面、す
なわち基板表面の分極を増大させ、Cuめっき層の成長
を抑制する。抑止剤は微細な配線溝やコンタクトホール
等の凹部22A中に進入できないため、層間絶縁膜22
表面近傍に滞留し、このような平坦な領域においてCu
めっき層25の成長を抑制する。なお、本文で述べる抑
止剤とは、分子量がPEG等に比較して小さいメチルア
ミン系化合物等の平滑剤を含むものとする。これに対
し、光沢剤はチオ尿酸ナトリウムのような単純な構造の
Sを含む化合物であり、核生成を促すと同時に、析出速
度を増大させる。かかる光沢剤は前記凹部22A中に容
易に進入し、前記凹部22A中におけるCuめっき層2
5の成長を促進する。SはCuに対して強い親和性を示
すことが知られている。
【0016】図6(A)〜6(C)は、このような抑止
剤と光沢剤を含むCuめっき液を使った、Cuめっき層
25の形成工程を示す。
【0017】図6(A)を参照するに、○で模式的に示
す抑止剤は層間絶縁膜22の表面近傍に滞留しており、
凹部22A中には侵入しない。これに対して×で示す光
沢剤の方は前記凹部22Aを含め、層間絶縁膜22上に
一様に分布しているため、Cuめっき層25の成長は図
6(B)に示すように前記凹部22A中において優先的
に生じ、得られた構造では、図6(C)に示すように、
前記Cuめっき層25が、前記凹部22Aを、ボイドや
欠陥を形成することなく、完全に充填することがわか
る。
【発明が解決しようとする課題】一方、本発明の基礎と
なる研究において、本発明の発明者は、このようにCu
めっき液中に抑止剤と光沢剤とを添加した、いわゆるボ
トムアップ方式の電解めっき法では、前記凹部22Aの
ような層間絶縁膜中の微細な凹部中におけるボイドの形
成は抑制することができるものの、形成されるCuめっ
き層25が、前記凹部22Aにおいて成長が促進される
結果、図6(C)に示すように盛り上がってしまい、得
られるCuめっき層25の平坦性が失われてしまう問題
が生じるのが見出された。このようなCuめっき層25
の盛り上がりは、図7(A)に示すように配線パターン
あるいはコンタクトホールが密集している領域において
は集合して実質的な面積を有する凸部を形成するため、
図7(B)に示すようにこのような凸部が平坦化するよ
うにCMP工程を行った場合、配線パターンの密度が低
い領域、あるいは配線幅の大きい領域においてディッシ
ングおよびエロージョン量の増大が発生してしまう。そ
こで、このようなディッシングやエロージョンが発生し
た配線層上に次の層間絶縁膜を形成し、さらにその上に
次の配線層を形成することを繰り返すと、多層配線構造
中において配線パターンの断線等の問題が発生してしま
う。
【0018】そこで、本発明は上記の課題を解決した、
新規で有用な半導体装置およびその製造方法を提供する
ことを概括的課題とする。
【0019】本発明のより具体的な課題は、成長抑制剤
と成長促進剤とを含んだCuの電解めっき液中におい
て、絶縁膜中に形成された凹部を埋めるようにCuめっ
き層を形成する工程を含む半導体装置の製造方法におい
て、前記凹部におけるCuめっき層の盛り上がりを抑制
することにある。
【課題を解決するための手段】本発明は、上記の課題
を、開口を有する絶縁膜が被膜された基板を、抑制剤と
促進剤とを含んだ電解めっき液中に浸漬する工程と、前
記基板を一方の電極として、前記電解めっき液中に一極
性の電流を通電する第1の通電工程と、前記開口が金属
めっき層により実質的に充填された時点ないしそれ以降
に、前記電流の極性を前記一極性から反転させ、前記電
解めっき液中に反対極性の電流を通電する第2の通電工
程と、前記基板を一方の電極として、前記電流の極性を
前記反対極性から反転させ、前記電解めっき液中に前記
一極性の電流を通電する第3の通電工程とを、順に有す
ることを特徴とする半導体装置の製造方法により、ある
いは基板上に第1の層間絶縁膜と、前記第1の層間絶縁
膜上に形成された第2の層間絶縁膜と、前記第2の層間
絶縁膜中に形成された配線溝と、前記第1の層間絶縁膜
中に前記配線溝に対応して形成されたビアホールと、前
記配線溝および前記ビアヒールを充填する導体パターン
とよりなる多層配線構造を有する半導体装置の製造方法
において、前記第2の層間絶縁膜および前記第1の層間
絶縁膜中に、前記配線溝および前記ビアホールをそれぞ
れ形成する工程と、前記配線溝および前記ビアホールの
側壁面および底面を覆うように、前記第2の層間絶縁膜
上に導電性のめっきシード層を形成する工程と、前記導
電性めっきシード層を形成する工程の後、前記基板を、
促進剤と抑制剤とを含むめっき液中に浸漬する工程と、
前記基板を一方の電極として、前記電解めっき液に一極
性の電流を通電する第1の通電工程と、前記配線溝およ
びビアホールが金属めっき層により実質的に充填された
時点、あるいはそれ以降において、前記電流の極性を、
前記一極性から反転させる第2の通電工程と、前記第2
の通電工程の後、前記電解めっき液に電流を通電する第
3の通電工程と、前記第2の層間絶縁膜上の金属めっき
層を化学機械研磨法により除去し、前記配線溝および前
記ビアホールを埋めるように前記導体パターンを形成す
る工程とを含むことを特徴とする半導体装置の製造方法
により、解決する。
【0020】本発明によれば、電解めっき液中に抑制剤
を導入することにより、電界集中に起因して凹部縁辺部
において局所的に生じやすい金属めっき層の膜厚の増大
を回避することができる。さらに前記電解めっき液中に
促進剤を導入することにより、微細な凹部内における金
属めっき層の堆積を促進することができる。
【0021】その際本発明では、前記微細な凹部が金属
めっき層によりおおよそ充填された時点において、前記
電解めっき液中に通電されている電流の極性を、それま
での第1の極性から第2の極性に反転させ、前記凹部を
充填する金属めっき層の表面をわずかに溶解させる。こ
れに伴い、前記金属めっき層を構成する金属元素に対し
て高い親和性を有し、その結果前記微細な凹部に対応す
る領域において前記金属めっき層表面と結合していた促
進剤が、前記金属めっき層の溶解と共にめっき液中に分
散する。換言すると、かかる電流の極性反転に伴い、前
記促進剤の前記金属めっき層表面における局在化が解消
する。その結果、再び前記金属めっき層上に電解めっき
を再開した場合、もはや前記凹部に対応する領域におけ
る局部的な金属めっき層の厚さの増大は生じることがな
く、平坦な金属めっき層が得られる。
【0022】かかる電解めっき液に通電される電流の極
性反転は、前記凹部が充填された時点あるいはそれ以降
においてインパルス的に行っても、あるいは周期的に行
っても、さらには非対称交流電流の形で行ってもかまわ
ない。特に、基板上に複数の凹部が存在する場合、かか
る電解めっき電流の極性反転は、径あるいは幅が最小の
凹部が金属めっき層により充填された時点において行う
のが好ましい。
【発明の実施の形態】[第1実施例]図8(A)〜図9
(E)は、本発明の第1実施例による半導体装置の製造
方法を示す。
【0023】図8(A)を参照するに、MOSトランジ
スタ等の活性素子およびこれに協働する配線パターン、
さらに絶縁膜を含む基板41上には層間絶縁膜42が形
成され、前記層間絶縁膜42中には溝あるいはビアホー
ルを構成する凹部42Aが形成される。典型的な例で
は、前記凹部42Aは幅が0.2から0.5μm程度で
深さが500nm程度のラインアンドスペースパターン
を形成する。さらに、前記層間絶縁膜42上には、前記
凹部42Aを覆うようにTaN拡散障壁層43がスパッ
タリングにより形成されており、さらに前記TaN層4
3上にはCuのシード層44がスパッタリングあるいは
CVD法により、例えば300nm程度の厚さに形成さ
れる。
【0024】図8(A)の状態では、このように形成さ
れた基板が、PEG等の抑止剤およびチオ尿酸ナトリウ
ムのようなSを含む光沢剤を添加されたCuめっき液中
に浸漬される。その際、抑止剤は分子サイズが大きいた
め微細な凹部42A中には進入できず層間絶縁膜42の
平坦な表面に対応した、Cuシード層44の平坦な表面
を覆うのに対し、光沢剤は凹部42A中に進入する。
【0025】この状態で前記Cu電解液中に、前記基板
41をカソードとして、換言すると前記Cuシード層4
4をカソードとして通電すると、Cuと光沢剤中のSと
の間の親和性により、図8(B)に示すように前記凹部
42A中においてCuめっき層45の成長が選択的に生
じる。一方、前記Cuシード層44の平坦な表面部分上
においてはCuめっき層45の成長は、供給されたCu
量の分(電荷分)だけ成長する。
【0026】その結果、図8(C)に示すように、前記
凹部42AがCuめっき層45により実質的に完全に充
填され、しかも前記Cuめっき層45の表面が平坦にな
った状態が出現する。しかし、この状態においても、前
記光沢剤はCuとの強い親和性の結果、前記Cuめっき
層45のうち、前記凹部42Aに対応する部分に局在し
ており、この状態で電解めっきを継続すると、先に従来
技術で説明したのと同様なCuめっき層45の盛り上が
りの問題が生じてしまう。
【0027】そこで、本実施例では図8(C)の状態が
出現した時点で、図9(D)に示すように前記電解液中
に通電される電流の極性を反転させ、前記Cuめっき層
45の表面部分をわずかに液中に溶解させる。この工程
により、前記Cuめっき層45上に前記凹部42Aに対
応して局在化していた光沢剤は、結合していたCu原子
と共に、Cuイオンの形で電解液中に分散し、光沢剤の
局在化が解消される。
【0028】このように、図9(D)の工程において前
記極性の反転がなされた後、図9(E)の工程において
前記電解液中に当初の極性で電流を通電することによ
り、平坦なCuめっき層45が、一様に成長する。
【0029】図10(A)〜(C)は、図9(D)の工
程において実行されるめっき電流の極性反転の例を示
す。
【0030】図10(A)〜(C)を参照するに、図1
0(A)は、単一の極性反転パルスの形で極性反転を行
った場合を、図10(B)は、パルス極性反転を繰り返
し行った場合を、さらに図10(C)は、前記極性反転
の際にめっき電流を非対称交流の形で供給した場合を示
す。
【0031】図11は、開口部幅がaおよび2aの凹部
をCuめっき層で充填する際に、図9(D)のタイミン
グにおいて様々な極性反転モードを使った場合の、実測
された盛り上がり高さを任意単位で示す図である。ただ
し図11中、aと示してあるのは、開口部幅がaの凹部
を充填した場合を、また2aと示してあるのは、開口部
幅が2aの凹部を充填した場合を示す。
【0032】図11を参照するに、「標準条件」と表記
した、めっき電流の極性反転を一切行わない従来の場合
には、凹部に対応して前記層45に対応するCuめっき
層の実質的な盛り上がりが生じているのがわかる。この
うち、開口部幅がaの場合の方が、2aの場合よりも盛
り上がりの程度は大きくなっているのがわかる。これに
対し、「条件1」と表記した、図9(D)のタイミング
において極性の反転は行わず、めっき液中に添加される
光沢剤と抑止剤の濃度を変化させた場合には、「標準条
件」と実質的に同程度の盛り上がりが、Cuめっき層に
おいて生じているのがわかる。
【0033】一方、図9(D)のタイミングにおいて、
先の図10(A)に示すような単一の極性反転パルスを
1秒間与えた場合(「パルス条件1」)、盛り上がりの
程度は多少減少しているのがわかる。一方、この極性反
転パルスの長さを5秒間とした場合には(「パルス条件
2」)、盛り上がりの程度は標準条件と同程度になって
しまう。これに対し、図10(B)に示すような極性反
転パルスを繰り返し与えた場合には、図11中に「パル
ス条件3」あるいは「パルス条件4」で示すように、C
uめっき層の盛り上がりは実質的に減少し、特に開口部
幅が2aの場合には、実質的にゼロになる。ただし、
「パルス条件3」においては、持続時間がいずれも1秒
間の順極性のパルスと逆極性のパルスを、交互に繰り返
し、20秒間にわたり供給する。これに対し、「パルス
条件4」においては、持続時間がいずれも0.5秒間の
順極性のパルスと逆極性のパルスを、交互に繰り返し、
20秒間にわたり供給する。
【0034】図11の結果は、特に図9(D)のタイミ
ングにおいて、図10(B)に示すような極性反転パル
スを繰り返し印加するのが、Cuめっき層の盛り上がり
を抑制するのに特に有効であることを示している。ただ
し、この現象のメカニズムは、現在のところ解明されて
いない。
【0035】本発明においては、図9(D)のタイミン
グの検出は、時間計測により行う。
【0036】図12(A),(B)は、様々なサイズの
凹部をCuめっき層により充填する際の、充填の深さと
時間の関係を示す。
【0037】図12(A)を参照するに、縦軸は図12
(B)に定義する、Cuめっき層により部分的に充填さ
れた凹部の、層間絶縁膜表面から測った深さ("Bottom
Thickness")を、また横軸は図12(B)に定義する、
平坦な層間絶縁膜上で測ったCuめっき層の厚さ("Act
ual plate thickness")を表すが、前記平坦な層間絶縁
膜上で測ったCuめっき層の厚さは、時間に対応する。
図12(A)において、縦軸がゼロの位置が、前記凹部
が完全に充填された状態に対応している。
【0038】図12(A)に示すように、縦軸に示す充
填の深さは、○,◆,×で示すように充填される凹部の
サイズに対応する固有の特性曲線により規定されるた
め、かかる特性曲線に基づいて、図9(D)のタイミン
グをめっき開始時点からの時間により決定することが可
能である。
【0039】なお、先に図7(A),(B)に示したよ
うな基板上に大きさの異なる複数の凹部ないし開口部が
存在する場合には、前記めっき電流の極性を反転させる
タイミングを、盛り上がりがもっと顕著に現れる最小寸
法の凹部が完全に充填されるタイミングにおおよそ一致
するように選ぶのが好ましい。 [第2実施例]図13(A)〜図14(E)は、本発明
をデュアルダマシン法による多層配線構造の形成に適用
した、本発明の第2実施例による半導体装置の製造方法
を示す。
【0040】図13(A)を参照するに、基板61上に
は、Cu配線パターン62Aを保持する第1層目のSi
2層間絶縁膜62が約1μmの厚さに形成されてお
り、前記層間絶縁膜62は、厚さが約500nmのSi
Nエッチングストッパ膜63を介して、約1μmの厚さ
の第2層目のSiO層間絶縁膜64により覆われてい
る。さらに、前記第2層目のSiO2層間絶縁膜64
は、同じく約500nmの厚さを有する別のSiNエッ
チングストッパ膜65を介して、厚さが約1μmの第3
層目のSiO2層間絶縁膜66により覆われている。ま
た、前記第2層目のSiO2層間絶縁膜64中には、前
記層間絶縁膜62中に埋め込まれたCu配線パターン6
2Aを露出する、径が0.5μm以下、典型的には約
0.25μmのビアホール64Aが、前記SiNエッチ
ングストッパ膜65を貫通して形成されており、さらに
前記第3層目のSiO2層間絶縁膜66には、前記ビア
ホール64Aに対応して、幅が0.2〜10μm程度の
配線溝66Aが、レジストパターン67を使ったレジス
トプロセスにより形成されている。
【0041】前記レジストパターン67を除去した後、
図13(B)の工程において図13(A)の構造上に前
記配線溝66Aおよびビアホール64Aの底面および側
壁面を覆うように、TaN障壁層68がスパッタリング
により形成され、さらに前記障壁層68上にはCuめっ
きシード層69が、同じくスパッタリングにより形成さ
れる。
【0042】次に図13(C)の工程において、前記図
13(B)の構造を、抑止剤と光沢剤とを添加したCu
めっき液中に浸漬し、前記めっきシード層69をカソー
ドとして使い、前記Cuめっき液中にめっき電流を通電
することにより、前記ビアホール64AをCuめっき層
70により充填する。その際、前記ビアホール64Aが
前記Cuめっき層70により充填された時点において、
前記めっき電流の極性を、好ましくは図10(B)で説
明したように逆極性パルスを繰り返し供給することによ
り、反転させる。その結果、前記ビアホール64Aに対
応した光沢剤の局在化が解消し、再び前記めっきシード
層69をカソードとした電解めっきを継続することによ
り、前記Cuめっき層70が前記配線溝66Aを充填す
るように形成される。その際、前記配線溝66Aが微細
で幅が典型的には0.5μm以下である場合には、前記
配線溝66Aが充填された時点あるいはそれ以降におい
て再び逆極性の電流パルスを供給するようにしてもよ
い。その結果、図13(C)に示すように、前記Cuめ
っき層70が前記配線溝66Aを充填し、しかも前記配
線溝66Aに対応した盛り上がりのない構造が得られ
る。
【0043】さらに前記Cuめっき層70の成長を継続
することにより、図14(D)に示す構造が得られ、さ
らに前記層間絶縁膜66表面のCuめっき層70および
バリアメタル層68を化学機械研磨により除去すること
により、図14(E)に示す、前記Cuめっき層70よ
りなる配線パターン70Aを備えた所望の多層配線構造
が得られる。
【0044】以上、本発明を好ましい実施例について説
明したが、本発明はかかる特定の実施例に限定されるも
のではなく、特許請求の範囲に記載した要旨内におい
て、様々な変形・変更が可能である。
【0045】要約すると、本発明の特徴は以下のとおり
となる。
【0046】(1) 開口を有する絶縁膜が被膜された
基板を、抑制剤と促進剤とを含んだ電解めっき液中に浸
漬する工程と、前記基板を一方の電極として、前記電解
めっき液中に一極性の電流を通電する第1の通電工程
と、前記開口が金属めっき層により実質的に充填された
時点ないしそれ以降に、前記電流の極性を前記一極性か
ら反転させ、前記電解めっき液中に反対極性の電流を通
電する第2の通電工程と、前記基板を一方の電極とし
て、前記電流の極性を前記反対極性から反転させ、前記
電解めっき液中に前記一極性の電流を通電する第3の通
電工程とを、順に有することを特徴とする半導体装置の
製造方法。 (2) 前記第2の通電工程は、前記電解めっき液中
に、前記反対極性の電流を、パルスとして供給すること
を特徴とする(1)記載の半導体装置の製造方法。 (3) 前記第2の通電工程は、前記電解めっき液中
に、前記反対極性の電流を、パルス状に繰り返し、周期
的に供給することを特徴とする(1)記載の半導体装置
の製造方法。 (4) 前記第2の通電工程は、前記電解めっき液中
に、前記電流を、非対称交流電流として供給することを
特徴とする(1)記載の半導体装置の製造方法。 (5) 前記第2の通電工程において、複数有する前記
開口のうちない容積が最も小さい開口が前記金属めっき
層により実質的に充填された時点で、前記電流の極性を
反転させる(1)〜(4)のうち、いすれか一項記載の
半導体装置の製造方法。 (6) 基板上に第1の層間絶縁膜と、前記第1の層間
絶縁膜上に形成された第2の層間絶縁膜と、前記第2の
層間絶縁膜中に形成された配線溝と、前記第1の層間絶
縁膜中に前記配線溝に対応して形成されたビアホール
と、前記配線溝および前記ビアヒールを充填する導体パ
ターンとよりなる多層配線構造を有する半導体装置の製
造方法において、前記第2の層間絶縁膜および前記第1
の層間絶縁膜中に、前記配線溝および前記ビアホールを
それぞれ形成する工程と、前記配線溝および前記ビアホ
ールの側壁面および底面を覆うように、前記第2の層間
絶縁膜上に導電性のめっきシード層を形成する工程と、
前記導電性めっきシード層を形成する工程の後、前記基
板を、促進剤と抑制剤とを含むめっき液中に浸漬する工
程と、前記基板を一方の電極として、前記電解めっき液
に一極性の電流を通電する第1の通電工程と、前記配線
溝およびビアホールが金属めっき層により実質的に充填
された時点、あるいはそれ以降において、前記電流の極
性を、前記一極性から反転させる第2の通電工程と、前
記第2の通電工程の後、前記電解めっき液に電流を通電
する第3の通電工程と、前記第2の層間絶縁膜上の金属
めっき層を化学機械研磨法により除去し、前記配線溝お
よび前記ビアホールを埋めるように前記導体パターンを
形成する工程とを含むことを特徴とする半導体装置の製
造方法。
【0047】
【発明の効果】本発明によれば、絶縁膜中に形成された
凹部を光沢剤と抑止剤とを添加した電解めっきにより、
導電材料により充填する際に、前記凹部が充填された時
点でめっき液中に通電される電流の極性を反転させるこ
とにより、形成された前記導電材料よりなる電解めっき
層のうち前記凹部に対応する領域上における光沢剤の局
在化が解消し、その結果、電解めっきをさらに継続した
場合に従来生じていた、かかる凹部に対応した領域にお
ける電解めっき層の盛り上がりの問題が解消される。本
発明では得られる構造が平坦であり、多層配線構造の形
成に好適である。
【図面の簡単な説明】
【図1】従来の電解めっき装置の構成を示す図である。
【図2】(A)〜(C)は、電解めっき法を使った従来
の多層配線構造の形成方法を示す図(その1)である。
【図3】(D)〜(E)は、電解めっき法を使った従来
の多層配線構造の形成方法を示す図(その2)である。
【図4】(A)〜(D)は、従来の電解めっきで使われ
ている様々な通電モードを示す図である。
【図5】(A),(B)は、従来の電解めっきで生じる
問題点を説明する図である。
【図6】(A),(B)は、前記図5の問題点を解決す
るために提案されている別の従来の電解めっき法を説明
する図である。
【図7】(A),(B)は、図6の方法において生じる
問題点を説明する図である。
【図8】(A)〜(C)は、本発明の第1実施例による
電解めっき工程を含む半導体装置の製造方法を示す図
(その1)である。
【図9】(D)〜(E)は、本発明の第1実施例による
電解めっき工程を含む半導体装置の製造方法を示す図
(その2)である。
【図10】(A)〜(C)は、本発明の第1実施例で使
われる電解めっき電流の例を示す図である。
【図11】本発明の第1実施例による電解めっき層の盛
り上がり抑制効果を示す図である。
【図12】(A),(B)は、時間計測に基づく電解め
っき電流の極性反転タイミングを決定する原理を示す図
である。
【図13】(A)〜(C)は、本発明の第2実施例によ
る、多層配線構造を有する半導体装置の製造方法を示す
図(その1)である。
【図14】(E)〜(F)は、本発明の第2実施例によ
る、多層配線構造を有する半導体装置の製造方法を示す
図(その2)である。
【符号の説明】
11 めっき液溜 11A チラー 11B ヒータ 11C フィルタ 11D 循環ポンプ 12 めっき浴 12A アノード電極 12B カソード電極 13 基板 13A 基板ホルダ 14A パルス発生器 14B 電源 21,41,61 基板 22,42、62,64,66 層間絶縁膜 22A,42A,64A ビアホール 23,43,68 バリアメタル層 24,44.69 Cuシード層 25,45,70 Cuめっき層 25A,62A,70A Cu配線パターン 25X ボイド 63,65 エッチングストッパ 66A 配線溝 67 レジストパターン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 細田 勉 神奈川県川崎市中原区上小田中4丁目1番 1号 富士通株式会社内 Fターム(参考) 4K024 AB03 AB15 BB12 BC10 CA02 CA07 CA08 CB05 CB13 CB21 DB07 GA16 4M104 BB04 BB32 DD52 FF18 FF22 HH20 5F033 HH11 HH32 JJ01 JJ11 JJ32 KK11 MM02 MM12 MM13 NN06 NN07 PP06 PP15 PP27 PP33 QQ09 QQ10 QQ25 QQ37 RR04 RR06 TT02 XX00

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 開口を有する絶縁膜が被膜された基板
    を、抑制剤と促進剤とを含んだ電解めっき液中に浸漬す
    る工程と、 前記基板を一方の電極として、前記電解めっき液中に一
    極性の電流を通電する第1の通電工程と、 前記開口が金属めっき層により実質的に充填された時点
    ないしそれ以降に、前記電流の極性を前記一極性から反
    転させ、前記電解めっき液中に反対極性の電流を通電す
    る第2の通電工程と、 前記基板を一方の電極として、前記電流の極性を前記反
    対極性から反転させ、前記電解めっき液中に前記一極性
    の電流を通電する第3の通電工程とを、順に有すること
    を特徴とする半導体装置の製造方法。
  2. 【請求項2】 前記第2の通電工程は、前記電解めっき
    液中に、前記反対極性の電流を、パルスとして供給する
    ことを特徴とする請求項1記載の半導体装置の製造方
    法。
  3. 【請求項3】 前記第2の通電工程は、前記電解めっき
    液中に、前記電流を、非対称交流電流として供給するこ
    とを特徴とする請求項1記載の半導体装置の製造方法。
  4. 【請求項4】 前記第2の通電工程において、複数有す
    る前記開口のうちない容積が最も小さい開口が前記金属
    めっき層により実質的に充填された時点で、前記電流の
    極性を反転させる請求項1〜3のうち、いすれか一項記
    載の半導体装置の製造方法。
  5. 【請求項5】 基板上に第1の層間絶縁膜と、前記第1
    の層間絶縁膜上に形成された第2の層間絶縁膜と、前記
    第2の層間絶縁膜中に形成された配線溝と、前記第1の
    層間絶縁膜中に前記配線溝に対応して形成されたビアホ
    ールと、前記配線溝および前記ビアヒールを充填する導
    体パターンとよりなる多層配線構造を有する半導体装置
    の製造方法において、 前記第2の層間絶縁膜および前記第1の層間絶縁膜中
    に、前記配線溝および前記ビアホールをそれぞれ形成す
    る工程と、 前記配線溝および前記ビアホールの側壁面および底面を
    覆うように、前記第2の層間絶縁膜上に導電性のめっき
    シード層を形成する工程と、 前記導電性めっきシード層を形成する工程の後、前記基
    板を、促進剤と抑制剤とを含むめっき液中に浸漬する工
    程と、 前記基板を一方の電極として、前記電解めっき液に一極
    性の電流を通電する第1の通電工程と、 前記配線溝およびビアホールが金属めっき層により実質
    的に充填された時点、あるいはそれ以降において、前記
    電流の極性を、前記一極性から反転させる第2の通電工
    程と、 前記第2の通電工程の後、前記電解めっき液に電流を通
    電する第3の通電工程と、 前記第2の層間絶縁膜上の金属めっき層を化学機械研磨
    法により除去し、前記配線溝および前記ビアホールを埋
    めるように前記導体パターンを形成する工程とを含むこ
    とを特徴とする半導体装置の製造方法。
JP2000024452A 2000-02-01 2000-02-01 半導体装置の製造方法 Expired - Fee Related JP4237908B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000024452A JP4237908B2 (ja) 2000-02-01 2000-02-01 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000024452A JP4237908B2 (ja) 2000-02-01 2000-02-01 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2001217208A true JP2001217208A (ja) 2001-08-10
JP4237908B2 JP4237908B2 (ja) 2009-03-11

Family

ID=18550436

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000024452A Expired - Fee Related JP4237908B2 (ja) 2000-02-01 2000-02-01 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP4237908B2 (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005310807A (ja) * 2004-04-16 2005-11-04 Fujitsu Ltd 半導体装置及びその製造方法
US6989328B2 (en) 2003-02-17 2006-01-24 Nec Electronics Corporation Method of manufacturing semiconductor device having damascene interconnection
JP2007048924A (ja) * 2005-08-10 2007-02-22 Renesas Technology Corp 半導体装置の製造方法
JP2008283123A (ja) * 2007-05-14 2008-11-20 Nec Electronics Corp 半導体装置の製造方法および半導体装置
JP2008283124A (ja) * 2007-05-14 2008-11-20 Nec Electronics Corp 半導体装置の製造方法および半導体装置
JP2009289828A (ja) * 2008-05-27 2009-12-10 Nec Electronics Corp 半導体装置の製造方法および半導体装置
JP2010077496A (ja) * 2008-09-26 2010-04-08 New Japan Radio Co Ltd スルーホールフィリング方法
CN114496924A (zh) * 2022-04-01 2022-05-13 合肥晶合集成电路股份有限公司 半导体器件的形成方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6989328B2 (en) 2003-02-17 2006-01-24 Nec Electronics Corporation Method of manufacturing semiconductor device having damascene interconnection
JP2005310807A (ja) * 2004-04-16 2005-11-04 Fujitsu Ltd 半導体装置及びその製造方法
JP2007048924A (ja) * 2005-08-10 2007-02-22 Renesas Technology Corp 半導体装置の製造方法
JP2008283123A (ja) * 2007-05-14 2008-11-20 Nec Electronics Corp 半導体装置の製造方法および半導体装置
JP2008283124A (ja) * 2007-05-14 2008-11-20 Nec Electronics Corp 半導体装置の製造方法および半導体装置
JP2009289828A (ja) * 2008-05-27 2009-12-10 Nec Electronics Corp 半導体装置の製造方法および半導体装置
JP2010077496A (ja) * 2008-09-26 2010-04-08 New Japan Radio Co Ltd スルーホールフィリング方法
CN114496924A (zh) * 2022-04-01 2022-05-13 合肥晶合集成电路股份有限公司 半导体器件的形成方法
CN114496924B (zh) * 2022-04-01 2022-07-01 合肥晶合集成电路股份有限公司 半导体器件的形成方法

Also Published As

Publication number Publication date
JP4237908B2 (ja) 2009-03-11

Similar Documents

Publication Publication Date Title
US6534116B2 (en) Plating method and apparatus that creates a differential between additive disposed on a top surface and a cavity surface of a workpiece using an external influence
US9530653B2 (en) High speed electroplating metallic conductors
US6867136B2 (en) Method for electrochemically processing a workpiece
US6943112B2 (en) Defect-free thin and planar film processing
JP4791594B2 (ja) 半導体ウェハ上に銅層を形成する方法
US6946065B1 (en) Process for electroplating metal into microscopic recessed features
US6319384B1 (en) Pulse reverse electrodeposition for metallization and planarization of semiconductor substrates
KR101167610B1 (ko) 가공물의 미리설정된 부분에서의 퇴적을 제어하기 위한도금 방법 및 장치
JPH11238703A (ja) 半導体装置の製造方法
JP2004342750A (ja) 電子デバイスの製造方法
US6858121B2 (en) Method and apparatus for filling low aspect ratio cavities with conductive material at high rate
US20060081477A1 (en) Method and apparatus for establishing additive differential on surfaces for preferential plating
JP2001217208A (ja) 半導体装置の製造方法
US20070051635A1 (en) Plating apparatus and method for controlling conductor deposition on predetermined portions of a wafer
US20050224358A1 (en) Method for improved local planarity control during electropolishing
TW520407B (en) Plating method and apparatus that creates a differential between additive disposed on a top surface and a cavity surface of a workpiece using an external influence
US20040217013A1 (en) Apparatus and method for electropolishing a metal wiring layer on a semiconductor device
JP4537523B2 (ja) Cu系埋込配線のパルスメッキ方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070124

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080916

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080924

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081120

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20081216

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20081219

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111226

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111226

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121226

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121226

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131226

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees