JP2001209958A

JP2001209958A - 記録装置

Info

Publication number: JP2001209958A
Application number: JP2000017889A
Authority: JP
Inventors: Munetoshi Morikazu; 宗利盛一; Mitsusachi Banba; 光幸番場; Takashi Sasaki; 敬佐々木
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2000-01-24
Filing date: 2000-01-24
Publication date: 2001-08-03
Also published as: CN1161765C; US20010028618A1; US7787344B2; KR20010086323A; TW484127B; CN1312550A

Abstract

(57)【要約】【課題】１倍速から、より高速な記録レートを行う記
録装置において高精度なレーザドライブパルスの時間軸
方向の制御が実行できるようにする。【解決手段】比較的長い時間単位で遅延時間を可変制
御できる第１の遅延部（ＳＲ１・・・ＳＲｎ）と、短い
時間単位で遅延時間を可変制御できる第２の遅延部（Ｄ
Ｂ１・・・ＤＢｎ）を組み合わせて用いることにより、
非常に多数段となるディレイゲートを用いなくても、１
倍速から８倍速、１２倍速等の高速レートのそれぞれに
対応して、高精度な時間軸方向の制御が実行できるよう
にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は記録媒体に対して、
記録データによって変調されたレーザ光によりデータ記
録（光変調方式記録）を行う記録装置に関するものであ
る。

【０００２】

【従来の技術】光ディスク等の記録媒体に対して光変調
方式記録を行う場合において、ディスク上に形成される
ピット（マーク）の良好な整形のための熱的な制御を行
うため、レーザをパルス発光させることが行われてい
る。これは具体的にはレーザを駆動するレーザドライブ
パルスとしてパルス波形を設定するとともに、各パルス
期間を時間軸方向に制御して、レーザ照射期間をコント
ロールするものである。

【０００３】データ書込可能なディスクメディアとして
はＣＤ−Ｒ（ＣＤ−Recordable＝ＣＤ−ＷＯ）のような
追記型ディスクや、ＣＤ−ＲＷ（CD-Rewritable）のよ
うな書換型ディスクが知られている。例えばこれらのＣ
Ｄ−Ｒ、ＣＤ−ＲＷ等のＣＤ方式のディスクの場合は、
公知のように記録データとしてＥＦＭ信号が生成され、
ＥＦＭ信号に基づいてレーザドライブパルスが形成され
る。なおＥＦＭ信号のパルス幅は３Ｔ〜１１Ｔの範囲に
規定されている。「Ｔ」とはＥＦＭ周波数における１ク
ロック期間に相当する。

【０００４】色素膜変化によりデータ記録を行うＣＤ−
Ｒの場合は、例えば図１４（ａ）に示すように記録しよ
うとするピット／ランドの長さに応じて図１４（ｂ）の
ようなレーザドライブパルスを生成しレーザを発光駆動
する。なおレベルＰＷｒはレーザ記録パワーに相当す
る。なおＣＤ−Ｒの場合は、例えば図１４（ｂ）（ｃ）
のようなパルスを合成して、図１４（ｄ）のような階段
状のレーザドライブパルスを生成する場合もある。これ
は例えばピットを生成するパルス区間の一部でレーザパ
ワーをレベルＰＷｏｄにパワーアップさせるもので、そ
の部分はオーバードライブパルスともよばれるが、オー
バードライブパルスを付加することでパルス期間内でレ
ーザレベルを細かく制御できるようにしたものである。

【０００５】相変化方式でデータ記録を行うＣＤ−ＲＷ
の場合は、図１４（ｅ）に示すようにピット形成区間内
においてレーザパワーを記録パワーＰＷｒ、クーリング
（冷却）パワーＰＷｃを繰り返すようにする、パルスト
レインと呼ばれているようなレーザドライブパルスを生
成してレーザを駆動する。ランド期間はレーザパワーを
消去パワーＰＷｅとするものとなる。

【０００６】これらのＣＤ−Ｒ、ＣＤ−ＲＷについての
レーザドライブパルスについて、上述した時間軸方向の
制御とは、例えば図１４の各パルス波形において○を付
した立ち上がり、立ち下がり部分を制御するものであ
る。すなわち図１５に示すように、遅延処理ＤＬにより
位相が進む方向又は遅れる方向に制御する。このように
パルス波形を時間軸方向に制御するのは、次のような理
由による。

【０００７】例えばＣＤ−Ｒのような追記型ディスクの
場合、長いピットを記録する場合ほど、レーザのパワー
を読出時のパワーに対して上げる時間を長くする必要が
あるため、記録層の熱の蓄積が大きくなり、化学的変化
を起こす領域拡大し、実際に記録されるピットが規定の
長さよりも長くなる傾向がある。当然のことながら、こ
れはディスクの記録層の熱感度が高いほど、又は記録層
の熱伝導率が高いほど、顕著なものとなる。

【０００８】また、今記録しようとしているピットが実
際に形成される長さは、そのピットの直前のランドの長
さにも左右される。つまり記録しようとしているピット
の直前にくるランドの長さが短いほど、その前のピット
を記録した際に蓄積された熱が十分に放熱されていない
ため、熱干渉を受けることになる。例えば、今記録しよ
うとしているピットの長さと、それを記録するために照
射しているレーザのパワーや時間が同じでも、直前にく
るランドの長さが短いほど、実際に形成されるピット長
は長くなる傾向にある。

【０００９】これらのような事情から、前者の問題に対
しては、記録しようとしているピットの長さ（３Ｔ〜１
１Ｔのピット長）に応じてレーザドライブパルスの長さ
が最適になるようにレーザドライブパルスを時間軸方向
に制御し、また後者の問題に対しては、直前のランドの
長さに応じて、長さが最適になるようにレーザドライブ
パルスを時間軸方向に制御するようにしている。さら
に、前者と後者を合わせた問題に対しては、直前のラン
ド長と、記録しようとするピット長の組み合わせに応じ
て、レーザドライブパルスを時間軸方向に制御する。

【００１０】時間軸方向の制御のためには、記録しよう
とする信号に同期したＰＬＬクロックを利用した遅延処
理や、ディレイラインを用いた遅延処理が行われる。図
１６はディレイラインを用いた遅延回路の例を示してお
り、例えば５段のディレイゲート１０１〜１０５とセレ
クタ１００から構成される。この場合図示しない制御信
号に基づいてセレクタ１００がタップを選択すること
で、所要の遅延時間を得ることができる。例えば１つの
ディレイゲートの遅延時間を５ｎｓｅｃとすると、０〜
２５ｎｓｅｃのうちで５ｎｓｅｃ単位で遅延時間を切り
換えることができる。従って記録しようとするピット長
や直前のランド長に応じてセレクタ１００による選択タ
ップを可変することで、適切なレーザドライブパルス長
を実現できる。

【００１１】また図１７はＰＬＬクロックＣＬを利用し
てシフトレジスタ１１０によりパルスを遅延させる遅延
回路例である。例えばＰＬＬクロック周波数が２００Ｍ
Ｈｚであるとすると１クロック時間はほぼ５ｎｓｅｃで
あるため、５ｎｓｅｃ単位の遅延処理が可能となる。Ｐ
ＬＬクロック周波数が４００ＭＨｚであれば２．５ｎｓ
ｅｃ単位の遅延処理が可能となる。

【００１２】

【発明が解決しようとする課題】ところで近年、記録レ
ートの高速化が進んでいるが、ＣＤ−Ｒ、ＣＤ−ＲＷに
おいても、従前のレート（１倍速）に対して、２倍速、
４倍速での書込動作が実施されている。そしてさらに８
倍速記録、１２倍速記録、あるいはそれ以上という高速
レート化が進められている

【００１３】ここで上述したレーザドライブパルスの時
間軸方向の制御について考えてみると、１倍速記録の場
合は、例えば５ｎｓｅｃ単位で遅延時間を制御すれば十
分であるが、４倍速、８倍速、１２倍速などについて
は、遅延時間の精度が不十分なものとなってしまい、精
度のよい時間軸制御ができない。例えば８倍速記録で
は、少なくとも２．５ｎｓｅｃ単位の遅延時間制御が必
要であり、また１２倍速あるいはそれ以上を考慮する
と、１ｎｓｅｃ単位（もしくはそれ以下）の遅延時間制
御が求められる。

【００１４】例えば０．５ｎｓｅｃ単位での遅延時間制
御を行うようにするには、例えば図１６のようなディレ
イラインを用いる場合には、１つのディレイゲートに
０．５ｎｓｅｃの遅延時間が得られるゲートを採用した
ものを使用すればよい。また図１７のようにＰＬＬクロ
ックを利用する場合は、そのクロック周波数を上げれば
よい。ただしＰＬＬクロック周波数を十分に上げていく
ことは実際上困難なことが多く、従ってディレイライン
を採用する方が現実的である。

【００１５】ところが、８倍速、１２倍速対応の記録装
置であっても、実際には１倍速記録をサポートすること
が求められるという事情もある。ここで、１倍速記録に
ついては０〜２５ｎｓｅｃの可変幅での遅延時間制御が
必要であるとすると、０．５ｎｓｅｃ単位で遅延時間を
可変できるディレイラインの場合は、５０段のディレイ
ラインが必要となる。もちろん遅延時間可変単位、つま
りゲート１段の遅延時間をもっと短くした場合や、ゲー
ト１段の遅延時間のばらつきを考慮すると、より多数段
のゲートが必要となる。すなわち、ディレイラインを利
用すれば、高速レート記録の場合のレーザドライブパル
スの時間軸方向の制御を高精度に実行することが比較的
容易に実現できるが、１倍速記録までをサポートするこ
とを考えると、非常に多段のゲートラインが必要となっ
てくるため、実現が困難となるという問題がある。また
ディレイラインは一般に素子精度、例えば温度に対する
遅延時間のばらつきが大きいことから、高精度な時間軸
方向の制御が実現しにくいという問題もある。

【００１６】

【課題を解決するための手段】本発明はこのような状況
に応じてなされたもので、１倍速から、より高速な記録
レートを行う記録装置において、適切に高精度なレーザ
ドライブパルスの時間軸方向の制御が実行できるように
することを目的とする。

【００１７】このため本発明の記録装置は、供給された
レーザドライブパルスによりレーザ光の照射を行って記
録媒体上にピット及びピット間のランドから成る記録デ
ータ列を形成するレーザ手段と、記録データに応じたレ
ーザドライブパルスを生成するレーザドライブパルス生
成手段と、レーザドライブパルスと同期した高周波のク
ロックを用いて前記クロック単位の遅延時間でレーザド
ライブパルスを遅延させる第１の遅延回路と、多段ディ
レイゲートを用いて前記第１の遅延回路よりも短い遅延
時間でレーザドライブパルスを遅延させる第２の遅延回
路と、前記第１の遅延回路及び前記第２の遅延回路の遅
延時間を可変制御する遅延時間制御部とを有し、前記レ
ーザドライブパルス生成手段で生成されたレーザドライ
ブパルスの波形の全部又は一部を遅延させることで、レ
ーザドライブパルスを時間軸方向に調整して前記レーザ
手段に供給することのできる波形調整手段と、を備える
ようにする。すなわち、比較的長い時間単位で遅延時間
を可変制御できる第１の遅延回路と、短い時間単位で遅
延時間を可変制御できる第２の遅延回路を組み合わせて
用いることにより、非常に多数段となるディレイゲート
を用いなくても、１倍速から８倍速、１２倍速等の高速
レートのそれぞれに対応して、高精度な時間軸方向の制
御が実行できるようにする。

【００１８】また前記波形調整手段の遅延時間制御部
は、記録媒体に記録しようとするピットの長さと、その
ピットの直前のランドの長さに応じて、前記第１の遅延
回路及び前記第２の遅延回路の遅延時間を設定する。こ
れにより、記録層の熱蓄積、熱伝導を考慮した上で、記
録しようとするピットの長さを適切な長さに制御するこ
とができる。

【００１９】また前記波形調整手段は、前記第１の遅延
回路及び前記第２の遅延回路からなる遅延部を複数単位
備え、前記レーザドライブパルス生成手段で生成された
レーザドライブパルスから複数のパルスを生成して、各
パルスをそれぞれ各遅延部に供給するとともに、各遅延
部からの出力を合成して、前記レーザ手段に供給するレ
ーザドライブパルスを形成するようにする。これによ
り、レーザドライブパルスについての立ち上がり部分、
立ち下がり部分など複数の部分で個別に遅延制御でき、
より適切なレーザドライブパルスを形成できる。

【００２０】前記第１の遅延回路及び前記第２の遅延回
路は、同一のＩＣチップ内に配されることで、回路構成
の簡略化とともに、第２の遅延回路のディレイゲートの
特性のばらつきは同一と考えることができる。すなわち
上記のように第２の遅延回路が複数もうけられる場合で
も、各第２の遅延回路においてほぼ同一の特性を想定す
ればよく、ばらつきに対する対応も簡単なものとなる。

【００２１】さらに、前記第２の遅延回路における多段
ディレイゲートの特性を測定する測定手段を備えること
で、多段ディレイゲートの特性を把握した上で第２の遅
延回路の遅延制御を行うことができる。そして前記遅延
時間制御部は、前記測定手段の測定結果から得られた情
報を用いて、前記第２の遅延回路の遅延時間の制御を行
うことで、ディレイゲートの特性のばらつきを吸収した
高精度な制御が可能となる。

【００２２】

【発明の実施の形態】以下、本発明の実施の形態として
ＣＤ−Ｒ、ＣＤ−ＲＷに対応するディスクドライブ装置
（記録再生装置）を説明する。説明は次の順序で行う。１．ディスクドライブ装置の構成２．ライトストラテジーの構成及び遅延処理３．測定回路の構成及び測定処理

【００２３】１．ディスクドライブ装置の構成ＣＤ−Ｒは、記録層に有機色素を用いたライトワンス型
のメディアであり、ＣＤ−ＲＷは、相変化技術を用いる
ことでデータ書き換え可能なメディアである。ＣＤ−
Ｒ、ＣＤ−ＲＷ等のディスクに対してデータの記録再生
を行うことのできる本例のディスクドライブ装置の構成
を図１で説明する。図１において、ディスク９０はＣＤ
−Ｒ又はＣＤ−ＲＷである。なお、ＣＤ−ＤＡやＣＤ−
ＲＯＭなども、ここでいうディスク９０として再生可能
である。

【００２４】ディスク９０は、ターンテーブル７に積載
され、記録／再生動作時においてスピンドルモータ１に
よって一定線速度（ＣＬＶ）もしくは一定角速度（ＣＡ
Ｖ）で回転駆動される。そして光学ピックアップ１によ
ってディスク９０上のピットデータ（相変化ピット、或
いは有機色素変化（反射率変化）によるピット）の読み
出しが行なわれる。なおＣＤ−ＤＡやＣＤ−ＲＯＭなど
の場合はピットとはエンボスピットのこととなる。

【００２５】ピックアップ１内には、レーザ光源となる
レーザダイオード４や、反射光を検出するためのフォト
ディテクタ５、レーザ光の出力端となる対物レンズ２、
レーザ光を対物レンズ２を介してディスク記録面に照射
し、またその反射光をフォトディテクタ５に導く光学系
（図示せず）が形成される。またレーザダイオード４か
らの出力光の一部が受光されるモニタ用ディテクタ２２
も設けられる。

【００２６】対物レンズ２は二軸機構３によってトラッ
キング方向及びフォーカス方向に移動可能に保持されて
いる。またピックアップ１全体はスレッド機構８により
ディスク半径方向に移動可能とされている。またピック
アップ１におけるレーザダイオード４はレーザドライバ
１８からのドライブ信号（ドライブ電流）によってレー
ザ発光駆動される。

【００２７】ディスク９０からの反射光情報はフォトデ
ィテクタ５によって検出され、受光光量に応じた電気信
号とされてＲＦアンプ９に供給される。ＲＦアンプ９に
は、フォトディテクタ５としての複数の受光素子からの
出力電流に対応して電流電圧変換回路、マトリクス演算
／増幅回路等を備え、マトリクス演算処理により必要な
信号を生成する。例えば再生データであるＲＦ信号、サ
ーボ制御のためのフォーカスエラー信号ＦＥ、トラッキ
ングエラー信号ＴＥなどを生成する。ＲＦアンプ９から
出力される再生ＲＦ信号は２値化回路１１へ、フォーカ
スエラー信号ＦＥ、トラッキングエラー信号ＴＥはサー
ボプロセッサ１４へ供給される。

【００２８】また、ＣＤ−Ｒ、ＣＤ−ＲＷとしてのディ
スク９０上は、記録トラックのガイドとなるグルーブ
（溝）が予め形成されており、しかもその溝はディスク
上の絶対アドレスを示す時間情報がＦＭ変調された信号
によりウォブル（蛇行）されたものとなっている。従っ
て記録動作時には、グルーブの情報からトラッキングサ
ーボをかけることができるとともに、グルーブのウォブ
ル情報から絶対アドレスを得ることができる。ＲＦアン
プ９はマトリクス演算処理によりウォブル情報ＷＯＢを
抽出し、これをアドレスデコーダ２３に供給する。アド
レスデコーダ２３では、供給されたウォブル情報ＷＯＢ
を復調することで、絶対アドレス情報を得、システムコ
ントローラ１０に供給する。またグルーブ情報をＰＬＬ
回路に注入することで、スピンドルモータ６の回転速度
情報を得、さらに基準速度情報と比較することで、スピ
ンドルエラー信号ＳＰＥを生成し、出力する。

【００２９】ＲＦアンプ９で得られた再生ＲＦ信号は２
値化回路１１で２値化されることでいわゆるＥＦＭ信号
（８−１４変調信号）とされ、エンコード／デコード部
１２に供給される。エンコード／デコード部１２は、再
生時のデコーダとしての機能部位と、記録時のエンコー
ダとしての機能部位を備える。再生時にはデコード処理
として、ＥＦＭ復調、ＣＩＲＣエラー訂正、デインター
リーブ、ＣＤ−ＲＯＭデコード等の処理を行い、ＣＤ−
ＲＯＭフォーマットデータに変換された再生データを得
る。またエンコード／デコード部１２は、ディスク９０
から読み出されてきたデータに対してサブコードの抽出
処理も行い、サブコード（Ｑデータ）としてのＴＯＣや
アドレス情報等をシステムコントローラ１０に供給す
る。さらにエンコード／デコード部１２は、ＰＬＬ処理
によりＥＦＭ信号に同期した再生クロックを発生させ、
その再生クロックに基づいて上記デコード処理を実行す
ることになるが、その再生クロックからスピンドルモー
タ６の回転速度情報を得、さらに基準速度情報と比較す
ることで、スピンドルエラー信号ＳＰＥを生成し、出力
できる。

【００３０】再生時には、エンコード／デコード部１２
は、上記のようにデコードしたデータをバッファメモリ
２０に蓄積していく。このディスクドライブ装置からの
再生出力としては、バッファメモリ２０にバファリング
されているデータが読み出されて転送出力されることに
なる。

【００３１】インターフェース部１３は、外部のホスト
コンピュータ８０と接続され、ホストコンピュータ８０
との間で記録データ、再生データや、各種コマンド等の
通信を行う。実際にはＳＣＳＩやＡＴＡＰＩインターフ
ェースなどが採用されている。そして再生時において
は、デコードされバッファメモリ２０に格納された再生
データは、インターフェース部１３を介してホストコン
ピュータ８０に転送出力されることになる。なお、ホス
トコンピュータ８０からのリードコマンド、ライトコマ
ンドその他の信号はインターフェース部１３を介してシ
ステムコントローラ１０に供給される。

【００３２】一方、記録時には、ホストコンピュータ８
０から記録データ（オーディオデータやＣＤ−ＲＯＭデ
ータ）が転送されてくるが、その記録データはインター
フェース部１３からバッファメモリ２０に送られてバッ
ファリングされる。この場合エンコード／デコード部１
２は、バファリングされた記録データのエンコード処理
として、ＣＤ−ＲＯＭフォーマットデータをＣＤフォー
マットデータにエンコードする処理（供給されたデータ
がＣＤ−ＲＯＭデータの場合）、ＣＩＲＣエンコード及
びインターリーブ、サブコード付加、ＥＦＭ変調などを
実行する。

【００３３】エンコード／デコード部１２でのエンコー
ド処理により得られたＥＦＭ信号は、ライトストラテジ
ー２１で波形調整処理が行われた後、レーザドライブパ
ルス（ライトデータＷＤＡＴＡ）としてレーザードライ
バ１８に送られる。ライトストラテジー２１の構成及び
動作については後述するが、本例ではＥＦＭ信号、すな
わち波形調整前のレーザドライブパルスに対して時間軸
方向の調整を実現する遅延処理が行われることになる。

【００３４】レーザドライバ１８ではライトデータＷＤ
ＡＴＡとして供給されたレーザドライブパルスをレーザ
ダイオード４に与え、レーザ発光駆動を行う。これによ
りディスク９０にＥＦＭ信号に応じたピット（相変化ピ
ットや色素変化ピット）が形成されることになる。

【００３５】ＡＰＣ回路（Auto Power Control）１９
は、モニタ用ディテクタ２２の出力によりレーザ出力パ
ワーをモニターしながらレーザーの出力が温度などによ
らず一定になるように制御する回路部である。レーザー
出力の目標値はシステムコントローラ１０から与えら
れ、レーザ出力レベルが、その目標値になるようにレー
ザドライバ１８を制御する。

【００３６】サーボプロセッサ１４は、ＲＦアンプ９か
らのフォーカスエラー信号ＦＥ、トラッキングエラー信
号ＴＥや、エンコード／デコード部１２もしくはアドレ
スデコーダ２０からのスピンドルエラー信号ＳＰＥ等か
ら、フォーカス、トラッキング、スレッド、スピンドル
の各種サーボドライブ信号を生成しサーボ動作を実行さ
せる。即ちフォーカスエラー信号ＦＥ、トラッキングエ
ラー信号ＴＥに応じてフォーカスドライブ信号ＦＤ、ト
ラッキングドライブ信号ＴＤを生成し、二軸ドライバ１
６に供給する。二軸ドライバ１６はピックアップ１にお
ける二軸機構３のフォーカスコイル、トラッキングコイ
ルを駆動することになる。これによってピックアップ
１、ＲＦアンプ９、サーボプロセッサ１４、二軸ドライ
バ１６、二軸機構３によるトラッキングサーボループ及
びフォーカスサーボループが形成される。

【００３７】またシステムコントローラ１０からのトラ
ックジャンプ指令に応じて、トラッキングサーボループ
をオフとし、二軸ドライバ１６に対してジャンプドライ
ブ信号を出力することで、トラックジャンプ動作を実行
させる。

【００３８】サーボプロセッサ１４はさらに、スピンド
ルモータドライバ１７に対してスピンドルエラー信号Ｓ
ＰＥに応じて生成したスピンドルドライブ信号を供給す
る。スピンドルモータドライバ１７はスピンドルドライ
ブ信号に応じて例えば３相駆動信号をスピンドルモータ
６に印加し、スピンドルモータ６のＣＬＶ回転又はＣＡ
Ｖ回転を実行させる。またサーボプロセッサ１４はシス
テムコントローラ１０からのスピンドルキック／ブレー
キ制御信号に応じてスピンドルドライブ信号を発生さ
せ、スピンドルモータドライバ１７によるスピンドルモ
ータ６の起動、停止、加速、減速などの動作も実行させ
る。

【００３９】またサーボプロセッサ１４は、例えばトラ
ッキングエラー信号ＴＥの低域成分として得られるスレ
ッドエラー信号や、システムコントローラ１０からのア
クセス実行制御などに基づいてスレッドドライブ信号を
生成し、スレッドドライバ１５に供給する。スレッドド
ライバ１５はスレッドドライブ信号に応じてスレッド機
構８を駆動する。スレッド機構８には、図示しないが、
ピックアップ１を保持するメインシャフト、スレッドモ
ータ、伝達ギア等による機構を有し、スレッドドライバ
１５がスレッドドライブ信号に応じてスレッドモータ８
を駆動することで、ピックアップ１の所要のスライド移
動が行なわれる。

【００４０】以上のようなサーボ系及び記録再生系の各
種動作はマイクロコンピュータによって形成されたシス
テムコントローラ１０により制御される。システムコン
トローラ１０は、ホストコンピュータ８０からのコマン
ドに応じて各種処理を実行する。例えばホストコンピュ
ータ８０から、ディスク９０に記録されている或るデー
タの転送を求めるリードコマンドが供給された場合は、
まず指示されたアドレスを目的としてシーク動作制御を
行う。即ちサーボプロセッサ１４に指令を出し、シーク
コマンドにより指定されたアドレスをターゲットとする
ピックアップ１のアクセス動作を実行させる。その後、
その指示されたデータ区間のデータをホストコンピュー
タ８０に転送するために必要な動作制御を行う。即ちデ
ィスク９０からのデータ読出／デコード／バファリング
等を行って、要求されたデータを転送する。

【００４１】またホストコンピュータ８０から書込命令
（ライトコマンド）が出されると、システムコントロー
ラ１０は、まず書き込むべきアドレスにピックアップ１
を移動させる。そしてエンコード／デコード部１２によ
り、ホストコンピュータ８０から転送されてきたデータ
について上述したようにエンコード処理を実行させ、Ｅ
ＦＭ信号とさせる。そして上記のようにライトストラテ
ジー２１からのライトデータＷＤＡＴＡがレーザドライ
バ１８に供給されることで、記録が実行される。

【００４２】２．ライトストラテジーの構成及び遅延処
理このようなディスクドライブ装置における、記録時のレ
ーザドライブパルスを調整するライトストラテジー２１
の構成を図２に示す。ライトストラテジー２１は、図示
するようにＥＦＭ信号分解回路３０，遅延部３１−１〜
３１−ｎ、ＥＦＭ信号合成回路３２，マトリクスレジス
タ３３、基準クロック発生部３４，ＰＬＬ回路３５，分
周器３６、測定回路３７を有して、例えばこれらが１チ
ップＩＣに内蔵されて構成される。

【００４３】基準クロック発生部３４は、水晶発振器に
よりＥＦＭ信号処理の基準となる基準クロックＣＫｒを
発生させる。説明上の一例として、基準クロックＣＫｒ
は３４．５ＭＨｚであるとする。ＰＬＬ回路３５は、基
準クロックＣＫｒに同期した所定倍の周波数のＰＬＬク
ロックＣＫｐを発生させる。説明上、ＰＬＬ回路３５は
基準クロックＣＫｒの４倍の周波数、すなわち１３８Ｍ
ＨｚのＰＬＬクロックＣＫｐを発生させるものとする。

【００４４】分周器３６は、ＰＬＬクロックＣＫｐを分
周してＥＦＭ周波数のクロック、すなわちＥＦＭ信号の
１Ｔ期間に相当する周期のクロックＣＫ１Ｔを発生させ
る。分周器３６での分周比は、実行する記録レートに応
じて可変設定される。例えば１倍速記録の場合は１／３
２分周を行うことで、クロックＣＫ１Ｔ＝４．３ＭＨｚ
となる。２倍速記録の場合は１／１６分周を行い、クロ
ックＣＫ１Ｔ＝８．６ＭＨｚとなる。４倍速記録の場合
は１／８分周を行い、クロックＣＫ１Ｔ＝１７．２５Ｍ
Ｈｚとなる。８倍速記録の場合は１／４分周を行い、ク
ロックＣＫ１Ｔ＝３４．５ＭＨｚとなる。

【００４５】このライトストラテジー２１には、ｎ個の
遅延部３１−１〜３１−ｎが形成されるが、各遅延部
は、シフトレジスタＳＲ（ＳＲ１・・・ＳＲｎ）とディ
レイブロックＤＢ（ＤＢ１・・・ＤＢｎ）から構成され
る。図３に遅延部３１−１〜３１−ｎの構成を詳しく示
しているが、図示するようにディレイブロックＤＢ１・
・・ＤＢｎは、ｍ段のディレイゲート（４２−１・・・
４２−ｍ）によるディレイラインとセレクタ４１から構
成される。ここで「ｍ」は例えば４０とされ、すなわち
４０個のディレイゲートによるディレイラインが形成さ
れるものとなっている。なお、４０段のディレイゲート
を形成する理由については後述する。セレクタ４１は、
ディレイラインのタップを選択することで、ディレイブ
ロックＤＢの遅延時間を可変できる。

【００４６】図２において、ＥＦＭ信号分解回路３０に
は、図１に示したエンコード／デコード部１２から供給
されたＥＦＭ信号が供給される。そしてＥＦＭ信号分解
回路３０は、ＥＦＭ信号からｎ個の信号ＥＦＭ１〜ＥＦ
Ｍｎを生成し、各遅延部３１−１〜３１−ｎに供給す
る。ここでｎ個とは、レーザドライブパルスの時間軸方
向の調整箇所数に相当する数値となる。例えば図１４に
○を付して示した箇所のことであり、つまりＥＦＭ信号
分解回路３０は、時間軸方向の調整を行うべくパルスの
立ち上がりポイント、立ち下がりポイント毎にＥＦＭ信
号を分解したｎ個の信号ＥＦＭ１〜ＥＦＭｎを生成し、
各遅延部３１−１〜３１−ｎにおいて個別に遅延処理を
実行させるものとなる。

【００４７】各遅延部３１−１〜３１−ｎの各シフトレ
ジスタＳＲ１・・・ＳＲｎには、ＰＬＬクロックＣＫｐ
が供給され、ＰＬＬクロックＣＫｐ単位の精度で任意の
クロック数での遅延処理（パルスシフト）が行われるよ
うにされている。上記のようにＰＬＬクロックＣＫｐの
周波数が１３８ＭＨｚであるとすると、各シフトレジス
タＳＲ１・・・ＳＲｎではその１周期期間、すなわち約
７ｎｓｅｃ単位の精度での遅延処理が可能となる。また
各シフトレジスタＳＲ１・・・ＳＲｎには、それぞれ遅
延時間を可変制御するシフト量制御信号ＳＦ１・・・Ｓ
Ｆｎが、マトリクスレジスタ３３から供給されている。
各シフトレジスタＳＲ１・・・ＳＲｎは、それぞれシフ
ト量制御信号ＳＲ１・・・ＳＲｎに基づいてシフト（遅
延）させた信号ＥＦＭ１ＳＲｏ・・・ＥＦＭｎＳＲｏ
を、次段のディレイブロックＤＢ１・・・ＤＢｎに供給
する。

【００４８】各遅延部３１−１〜３１−ｎにおいて図３
に示したようにディレイラインを用いて形成される各デ
ィレイブロックＤＢ１・・・ＤＢｎには、マトリクスレ
ジスタ３３からセレクト信号ＳＬ１・・・ＳＬｎが供給
される。このセレクト信号ＳＬ１・・・ＳＬｎは、図３
に示すように各ディレイブロックＤＢ１・・・ＤＢｎ内
のセレクタ４１に供給され、各セレクタ４１は、セレク
ト信号ＳＬ１・・・ＳＬｎによって指示されたタップを
選択して出力するものとなる。つまりセレクト信号ＳＬ
１・・・ＳＬｎはディレイブロックＤＢ１・・・ＤＢｎ
の各遅延時間を制御する信号となっている。各ディレイ
ブロックＤＢ１・・・ＤＢｎは、遅延時間として少なく
ともＰＬＬクロックＣＫｐの１周期（本例の場合７ｎｓ
ｅｃ）に比べてより細かい時間単位で遅延時間を可変で
きるものとされている。例えば１ｎｓｅｃ単位で１〜６
ｎｓｅｃの間の遅延が可能とされるものとする。セレク
ト信号ＳＬ１・・・ＳＬｎは、１〜６ｎｓｅｃに相当す
る各タップ値を指示するものとなる。

【００４９】ディレイブロックＤＢ１・・・ＤＢｎで遅
延された信号ＥＦＭ１ＤＢｏ・・・ＥＦＭｎＤＢｏは、
ＥＦＭ信号合成回路３２において合成される。すなわち
元のＥＦＭ信号に対して時間軸方向の波形調整が行われ
たＥＦＭ信号ＥＦＭｏが形成され、出力される。これが
レーザドライバ１５に供給されるレーザドライブパルス
となる。

【００５０】上記のように各遅延部３１−１〜３１−ｎ
におけるシフトレジスタＳＲ１・・・ＳＲｎ及びディレ
イブロックＤＢ１・・・ＤＢｎの各遅延時間は、マトリ
クスレジスタ３３から供給されるシフト量制御信号ＳＲ
１・・・ＳＲｎ、セレクト信号ＳＬ１・・・ＳＬｎによ
り制御されるが、マトリクスレジスタ３３は、ＥＦＭ信
号分解回路３０から供給される情報ＤLPに基づいて、シ
フト量制御信号ＳＲ１・・・ＳＲｎ、セレクト信号ＳＬ
１・・・ＳＬｎを発生させるものとなっている。情報Ｄ
LPとは、ＥＦＭ信号についての直前のランド長と、書き
込みを行おうとするピット長を示す情報である。

【００５１】マトリクスレジスタ３３に設けられている
レジスタ構成を図４に模式的に示す。図示するようにマ
トリクスレジスタ３３には、遅延部３１−１〜３１−ｎ
のそれぞれに対応するＥＦＭ１系マトリクス３３−１、
ＥＦＭ２系マトリクス３３−２、・・・ＥＦＭｎ系マト
リクス３３−ｎが設けられる。これらのＥＦＭ１系マト
リクス３３−１・・・ＥＦＭｎ系マトリクス３３−ｎに
は、それぞれシフトレジスタ用マトリクスとディレイブ
ロック用マトリクスが形成されている。

【００５２】ＥＦＭ１系マトリクス３３−１についてみ
ると、このＥＦＭ１系マトリクス３３−１には、遅延部
３１−１のシフトレジスタＳＲ１に対応するシフトレジ
スタ用マトリクスと、同じく遅延部３１−１のディレイ
ブロックＤＢ１に対応するディレイブロック用マトリク
スが形成される。シフトレジスタ用マトリクスは、３Ｔ
〜１１Ｔのピット長と、同じく３Ｔ〜１１Ｔのランド長
の組み合わせのマトリクスとなっており、ピット長／ラ
ンド長の組み合わせに応じたシフト量が記憶されてい
る。つまりＰＬＬクロックＣＫｐの何クロック分シフト
させるかという値が記憶される。またディレイブロック
用マトリクスも、同じく３Ｔ〜１１Ｔのピット長／ラン
ド長の組み合わせのマトリクスとなっており、ピット長
／ランド長の組み合わせに応じたディレイ量が記憶され
ている。ここではディレイ量、つまりディレイブロック
ＤＢ１の遅延時間として例えば１ｎｓｅｃ単位の値が記
憶されている。

【００５３】ＥＦＭ２系マトリクス３３−２・・・ＥＦ
Ｍｎ系マトリクス３３−ｎについては図示を省略してい
るが、それぞれ対応するシフトレジスタＳＲ２・・・Ｓ
Ｒｎ、ディレイブロックＤＢ２・・・ＤＢｎについての
シフトレジスタ用マトリクスとディレイブロック用マト
リクスが同様に形成されている。

【００５４】このマトリクスレジスタ３３には、さらに
測定結果レジスタ３３−Ｒとして、１ｎｓｅｃがディレ
イブロックＤＢ１・・・ＤＢｎにおけるディレイライン
の何タップに相当するかを記憶するレジスタが設けられ
る。この値は後述する測定回路３７の測定動作結果に基
づいて記憶される。また、上記の各シフトレジスタ用マ
トリクスと各ディレイブロック用マトリクスに記憶され
る値は、システムコントローラ１０により書き込まれる
ものとなる。システムコントローラ１０は、１倍速記録
〜８倍速、１２倍速等の記録レートの設定や、ディスク
９０の種別、特性などに応じて、シフトレジスタ用マト
リクスとディレイブロック用マトリクスの記憶値を更新
していくものとなる。各場合に応じた記憶値は、システ
ムコントローラ１０内、もしくは図示しない不揮発性メ
モリなどにあらかじめ記憶させておけばよい。

【００５５】このようなレジスタ構成を持つマトリクス
レジスタ３３は、ＥＦＭ信号分解回路３０からの情報Ｄ
LP、すなわち直前のランド長（３Ｔ〜１１Ｔ）と、書き
込もうとするピット長（３Ｔ〜１１Ｔ）の組み合わせに
応じて、各シフトレジスタ用マトリクスとディレイブロ
ック用マトリクスから値を読みだし、シフト量制御信号
ＳＲ１・・・ＳＲｎ、セレクト信号ＳＬ１・・・ＳＬｎ
として出力するものとなる。ただし、ディレイブロック
用マトリクスに記憶された値は遅延時間の値であり、一
方、ディレイラインは遅延時間のばらつきがあることか
ら遅延時間とタップ数の対応関係は常に一定ではない。
一方、ライトストラテジー２１が１チップＩＣで構成さ
れることにより、各ディレイブロックＤＢ１・・・ＤＢ
ｎの各ディレイライン間では、ばらつきの差はない、つ
まり同様の特性となっていると考えてよい。そこで詳し
くは後述するが、本例では測定回路３７の動作によりデ
ィレイブロックの特性を測定し、その結果から、測定結
果レジスタ３３−Ｒに記憶する値を導き出すようにして
いる。測定結果レジスタ３３−Ｒに１ｎｓｅｃが何タッ
プに相当するかが記憶されていることにより、セレクト
信号ＳＬ１・・・ＳＬｎの値、つまり各セレクタ４１で
選択されるべきタップ数としては、ディレイブロック用
マトリクスの値と測定結果レジスタ３３−Ｒに記憶され
た値を乗算した値とすればよい。例えば測定結果レジス
タ３３−Ｒに１ｎｓｅｃ＝４タップと記憶されている場
合であって、情報ＤLPによるピット／ランドの組み合わ
せに基づいてディレイブロック用マトリクスから３ｎｓ
ｅｃという値が得られた場合は、セレクト信号ＳＬとし
ては、4×３＝１２タップを指示する値とされればよ
い。

【００５６】以上のようなライトストラテジー２１によ
るＥＦＭ信号波形（レーザドライブパルス）の調整動作
について、図５，図６で説明する。図５（ａ）（ｂ）
は、例えば３４．５ＭＨｚの基準クロックＣＫｒ及び例
えば１３８ＭＨｚのＰＬＬクロックＣＫｐを示してい
る。ここで、図５（ｃ）のように３Ｔピット、３Ｔラン
ドに相当するＥＦＭ信号が供給された場合を例に挙げて
波形調整、すなわち遅延動作について説明する。

【００５７】ただし説明の簡略化のため、ＥＦＭ信号分
解回路３０はＥＦＭ信号を、信号ＥＦＭ１、ＥＦＭ２の
２つに分解するものとする。例えばＥＦＭ信号の立ち上
がりを調整するための図５（ｄ）の信号ＥＦＭ１と、立
ち下がりを調整するための図５（ｆ）の信号ＥＦＭ２
を、それぞれ、遅延部３１−１、３１−２に供給するこ
とで、ＥＦＭ信号（レーザドライブパルス）の立ち上が
り及び立ち下がりを時間軸方向に調整するものとする。
例えば図１４（ａ）のように２カ所の時間軸調整が行わ
れるような例である。

【００５８】なお、図１４（ｄ）のようなレーザドライ
ブパルスを用いる場合は、図１４（ｂ）（ｃ）のパルス
を合成して得るものであるため、例えば図１４（ｂ）の
２カ所、及び図１４（ｃ）の２カ所の、計４カ所の部分
で時間軸方向の調整を行う。その場合は、ＥＦＭ信号分
解回路３０はＥＦＭ信号を、信号ＥＦＭ１〜ＥＦＭ４の
４つに分解し、それぞれ遅延部３１−１〜３１−４で遅
延処理させるものとなる。さらに、図１４（ｅ）のよう
なパルストレインと呼ばれるレーザドライブパルスを用
いる場合は、最初のパルスの立ち上がり／立ち下がり、
最後のパルスの立ち上がり／立ち下がり、中間のパルス
の立ち上がり／立ち下がりの６カ所で調整を行いたいた
め、ＥＦＭ信号分解回路３０はＥＦＭ信号を、信号ＥＦ
Ｍ１〜ＥＦＭ６の６つに分解し、それぞれ遅延部３１−
１〜３１−６で遅延処理させることとなる。

【００５９】図５（ｄ）の信号ＥＦＭ１は、まず遅延部
３１−１のシフトレジスタＳＲ１において遅延される。
シフトレジスタＳＲ１では、ＰＬＬクロックＣＫｐの単
位で信号ＥＦＭ１を遅延できる。具体的には遅延時間
は、図５（ｅ）に遅延量調整可能範囲として示すよう
に、その立ち上がりがＰＬＬクロックＣＫｐの単位で、
かつ時間軸上で−０．５Ｔ〜＋０．５Ｔの範囲で設定で
きる。すなわち、この遅延量調整可能範囲は、シフト量
を、ＰＬＬクロック単位で０クロック分〜７クロック分
のいずれかとなり、このシフト量が上述したマトリクス
レジスタ３３からのシフト量制御信号ＳＦ１により制御
されるものである。

【００６０】また図５（ｆ）の信号ＥＦＭ２は、まず遅
延部３１−２のシフトレジスタＳＲ２において遅延され
る。シフトレジスタＳＲ２も同様に、ＰＬＬクロックＣ
Ｋｐの単位で信号ＥＦＭ２を遅延でき、具体的には遅延
時間は、図５（ｇ）に遅延量調整可能範囲として示すよ
うに、その立ち下がりがＰＬＬクロックＣＫｐの単位
で、かつ時間軸上で−０．５Ｔ〜＋０．５Ｔの範囲で設
定できる。この遅延量調整可能範囲でのシフト量がマト
リクスレジスタ３３からのシフト量制御信号ＳＦ２によ
り制御される。

【００６１】今、シフトレジスタＳＲ１から出力される
信号ＥＦＭ１ＳＲｏは、図５（ｅ）ので示すタイミン
グまで立ち上がりが遅延されたものであったとする。こ
の信号ＥＦＭ１ＳＲｏは、続いてディレイブロックＤＢ
１に供給される。ディレイブロックＤＢ１では、マトリ
クスレジスタ３３からのセレクト信号ＳＬ１で制御され
る遅延時間で信号ＥＦＭ１ＳＲｏを遅延させ、信号ＥＦ
Ｍ１ＤＢｏを出力する。従って図５（ｈ）に示すよう
に、信号ＥＦＭ１ＤＢｏの立ち上がりタイミングは、図
５（ｄ）の信号ＥＦＭ１の立ち上がりタイミングから、
シフトレジスタＳＲ１による遅延時間ＤＬｐと、ディレ
イブロックＤＢ１による遅延時間ＤＬｄを合わせた分だ
け遅延されたものとなっている。

【００６２】またシフトレジスタＳＲ２から出力される
信号ＥＦＭ２ＳＲｏは、図５（ｇ）ので示すタイミン
グまで立ち下がりが遅延されたものであったとする。こ
の信号ＥＦＭ２ＳＲｏは続いてディレイブロックＤＢ２
でセレクト信号ＳＬ２により制御される遅延時間で遅延
され、信号ＥＦＭ２ＤＢｏとして出力される。従って図
５（ｉ）に示すように、信号ＥＦＭ２ＤＢｏの立ち下が
りタイミングは、図５（ｆ）の信号ＥＦＭ２の立ち下が
りタイミングから、シフトレジスタＳＲ２による遅延時
間ＤＬｐと、ディレイブロックＤＢ２による遅延時間Ｄ
Ｌｄを合わせた分だけ遅延されたものとなっている。

【００６３】ディレイブロックＤＢ１における遅延動作
は図６のようになる。図６（ａ）（ｂ）は、図５（ａ）
（ｂ）の基準クロックＣＫｒとＰＬＬクロックＣＫｐを
拡大して示している。上述したようにシフトレジスタＳ
Ｒ１での遅延時間は約７ｎｓｅｃ単位となるが、今、仮
に図６（ｃ）（ｄ）に示したようにシフトレジスタＳＲ
１で１ＰＬＬクロック分、つまり約７ｎｓｅｃ遅延され
た信号ＥＦＭ１ＳＲｏがディレイブロックＤＢ１に供給
されたとすると、次のＰＬＬクロック期間において、図
６（ｅ）〜（ｊ）に示すように１ｎｓｅｃ単位での遅延
時間のいずれかを選択して、信号ＥＦＭ１ＤＢｏとして
出力するものとなる。もちろんこのディレイブロックＤ
Ｂ１における遅延時間の選択、即ちセレクタ４１の選択
タップは、マトリクスレジスタ３３からのセレクト信号
ＳＬ１により制御されるものである。ディレイブロック
ＤＢ２における遅延動作も、以上と同様である。

【００６４】例えば図５（ｈ）（ｉ）に示したように遅
延部３１−１、３１−２で処理された信号ＥＦＭ１ＤＢ
ｏ、ＥＦＭ２ＤＢｏは、続いてＥＦＭ信号合成回路３２
に供給されるが、ＥＦＭ信号合成回路３２は、供給され
た各信号ＥＦＭ１ＤＢｏ、ＥＦＭ２ＤＢについて、論理
積をとって合成し、図５（ｊ）のような信号ＥＦＭｏを
生成する。即ちこれは図５（ｃ）のＥＦＭ信号からみ
て、時間軸方向にパルス波形が調整された信号であり、
これがレーザドライブパルスとしてレーザドライバ１８
に供給されるものとなる。

【００６５】そして上述してきたように、時間軸方向の
調整のための遅延処理における遅延時間は、記録しよう
とするピット長と直前のランド長の関係に基づいて制御
されるため、このようなレーザドライブパルスによって
レーザダイオード４を駆動することで、記録層の熱蓄積
や熱伝導を考慮したうえで、適切なピット成形を実現で
きる。そしてさらに本例の場合は、シフトレジスタＳＲ
により例えば７ｎｓｅｃ単位の遅延処理を行い、ディレ
イブロックＤＢにより１ｎｓｅｃ単位の遅延処理を行う
ようにしている。このため、例えば図５で例に挙げたよ
うな周波数関係の場合、シフトレジスタＳＲにより最大
約５０ｎｓｅｃ程度までの遅延が可能であり、一方、デ
ィレイブロックＤＢにより最小１ｎｓｅｃの遅延が可能
である。つまり非常に広範囲の遅延制御が、容易に実現
できる回路構成により可能となる。従って、例えば１倍
速記録から８倍速、１２倍速までなどの広い範囲での記
録レートに対応するディスクドライブ装置として、どの
記録レートの場合にも対応して高精度な時間軸方向の制
御が実現できる。換言すれば高速記録、高密度記録を行
うディスク記録システムに好適となる。

【００６６】また、ディレイブロックＤＢ１・・・ＤＢ
ｎをＩＣに内蔵する、即ち外付けのディレイラインを用
いないことで、ディレイラインの各タップの入出力ピン
が不要となり、ＩＣの入出力ピンの大幅な削減ができる
という利点もある。さらにディレイラインは温度変化に
よる特性変化が比較的大きいが、本例では初段を高速な
ＰＬＬクロックを用いて遅延させるシフトレジスタＳＲ
１・・・ＳＲｎで遅延処理するため、少なくともＰＬＬ
クロックＣＫｐの分解能の精度は確保されるものとな
る。これによって温度変化による特性変化の影響が起き
にくいという利点もある。

【００６７】ところで、ディレイブロックＤＢ１・・・
ＤＢｎは、それぞれｍ個のディレイゲート４２−１・・
・４２−ｍを有しているが、このｍ個は、例えば４０個
であると先に述べた。この４０段のディレイラインとい
うのはあくまで一例にすぎないが、例えば４０段とする
理由は以下の通りである。

【００６８】上述のようにＰＬＬクロックＣＫｐを１３
８ＭＨｚとし、シフトレジスタＳＲ１・・・ＳＲｎで得
られる遅延時間が７ｎｓｅｃ単位であるとすると、ディ
レイブロックＤＢ１・・・ＤＢｎとしては、７ｎｓｅｃ
期間内を１ｎｓｅｃ単位で遅延させることが求められる
ため、少なくともディレイライン全体で６ｎｓｅｃの遅
延時間が得られることが必要である。ここで０．３ｎｓ
ｅｃの遅延時間が得られるディレイゲートを使用すると
仮定すると、全体で６ｎｓｅｃの遅延時間を得るには２
０段のディレイゲートによるディレイラインを形成する
ことが必要となる。ところが、一般にＩＣ内のディレイ
ゲートの遅延時間は、−５０％〜１８０％の範囲のばら
つきがあるといわれている。つまり０．３ｎｓｅｃの遅
延時間のディレイゲートを使用しても、実際に得られる
遅延時間は０．１５ｎｓｅｃ〜０．５４ｎｓｅｃの範囲
内の或る値と考えなければならない。すると、最悪の場
合として、１つのディレイゲートで０．１５ｎｓｅｃの
遅延時間しか得られないと想定することができるが、そ
の場合においても、全体で６ｎｓｅｃの遅延時間を得よ
うとするには４０段のディレイゲートが必要となる。こ
れが、本例において例えば４０段のディレイゲートによ
るディレイラインを設ける理由となる。もちろん、１つ
のディレイゲートの遅延時間の選択、クロック周波数、
ディスクドライブ装置の最高記録レート、などの諸条件
により必要な段数は異なるものとなるが、それぞれの条
件下において上記のようなばらつきの事情を考慮してデ
ィレイブロックが設計されればよい。

【００６９】ところで以上のようにディレイゲートの遅
延時間のばらつきを考慮するということは、実際には、
例えば１ｎｓｅｃの遅延時間を得るにはディレイライン
の何タップ目を選択すればよいかがわからないことも意
味する。そこで本例の場合は、測定回路３４がディレイ
ブロックＤＢの特性を測定し、その測定結果に基づい
て、１ｎｓｅｃの遅延時間が何タップ目に相当するかを
算出して、上述したマトリクスレジスタ３３内の測定結
果レジスタ３３−Ｒに記憶するようにしている。なお、
ディレイブロックＤＢ１・・・ＤＢｎは、同一ＩＣ内に
設けられていることから、特性はほぼ同じであると考え
てよいため、測定結果レジスタ３３−Ｒに記憶された情
報はディレイブロックＤＢ１・・・ＤＢｎに対して共通
に使用できる。

【００７０】３．測定回路の構成及び測定処理ディレイブロックＤＢ１・・・ＤＢｎについての特性を
測定するための測定回路３７の構成を図７に示す。この
図７の測定回路３７は、図２に示した複数のディレイブ
ロック（ＤＢ１〜ＤＢｎ）を直列に接続して、その特性
を測定する回路構成とされている。

【００７１】図７においてディレイブロックＤＢ１・・
・ＤＢｎ以外の部分が、測定回路３７としての構成とな
る。即ちシーケンサ５１、パルス発生器５２、パルス検
出器５３、スイッチ５４−１・・・５４−ｎ、スイッチ
５５−１・・・５５−ｎが設けられる。

【００７２】基準クロックＣＫｒは図２の信号ＥＦＭ
１，ＥＦＭ２・・・ＥＦＭｎを生成している基準クロッ
クＣＫｒと同一である。基準クロックＣＫｒはシーケン
サ５１，パルス発生器５２、パルス検出器５３に供給さ
れる。シーケンサ５１は基準クロックＣＫｒで動作し、
測定回路３７の全体を制御する。パルス発生器５２はシ
ーケンサ５１からのトリガ信号によって単一パルスＰ１
を発生する。

【００７３】スイッチ５５−１・・・５５−ｎは、パル
ス発生器５２からの単一パルスと、各ディレイブロック
ＤＢ１・・・ＤＢｎの前段となる各シフトレジスタＳＲ
１・・・ＳＲｎからの信号ＥＦＭ１ＳＲｏ・・・ＥＦＭ
ｎＳＲｏを選択する部位である。即ち、通常の記録動作
時には、スイッチ５５−１・・・５５−ｎは、すべてＮ
端子が接続される状態となっていることで、図２に示し
た回路構成が実現される。ところがこの測定回路３７に
よる測定動作実行時には、スイッチ５５−１・・・５５
−ｎがすべてＣ端子が接続される状態とされる。これに
よってディレイブロックＤＢ１・・・ＤＢｎが図２の構
成から切り離されて、直列に接続されるとともに、この
直列のディレイブロックＤＢ１・・・ＤＢｎに対してパ
ルス発生器５２からの単一パルスＰ１が供給される状態
となる。

【００７４】スイッチ５４−１・・・５４−ｎは、シー
ケンサ５１から出力されるセレクト信号ＳＬｃと、上述
したようにマトリクスレジスタ３３から出力されるセレ
クト信号ＳＬ１・・・ＳＬｎを切り換えて各ディレイブ
ロックＤＢ１・・・ＤＢｎに供給する部位である。通常
の記録動作時はスイッチ５４−１・・・５４−ｎはすべ
てＣ端子が接続されており、これによって図２で説明し
たようにマトリクスレジスタ３３から供給されるセレク
ト信号ＳＬ１・・・ＳＬｎが各ディレイブロックＤＢ１
・・・ＤＢｎに供給されることになる。一方、この測定
回路３７による測定動作実行時には、スイッチ５４−１
・・・５４−ｎがすべてＣ端子が接続される状態とされ
る。これによってディレイブロックＤＢ１・・・ＤＢｎ
のすべてに対して、シーケンサ５１からのセレクト信号
ＳＬｃが供給される状態となる。

【００７５】なお測定動作時にはシーケンサ５１からの
１つのセレクト信号ＳＬｃが各ディレイブロックＤＢ１
・・・ＤＢｎに共通に供給されるため、各ディレイブロ
ックＤＢ１・・・ＤＢｎは同じタップ数の出力が選択さ
れることになる。つまり各ディレイブロックＤＢ１・・
・ＤＢｎは常に同じディレイ値で単一パルスＰ１を通過
させることになる。ディレイブロックＤＢ１・・・ＤＢ
ｎの直接接続を通過した単一パルスＰ２は、パルス検出
器５３に供給される。

【００７６】各ディレイブロックＤＢ１・・・ＤＢｎが
同一の遅延時間とされるため、一つのディレイブロック
ＤＢのディレイ値は、直列接続された全体のディレイ値
（パルス発生器から単一パルスが発生されてからパルス
検出器に単一パルスが入力されるまでの時間）をディレ
イブロックの数で割ったものにほぼ等しいものとなる。
またシーケンサ５１はディレイブロックＤＢ１・・・Ｄ
Ｂｎに対してタップ数が０，１，２，３・・・最大タッ
プ数となるように、順にセレクト信号ＳＬｃの値を変え
ていく。

【００７７】パルス検出器５３はパルス発生器５２から
出力された単一パルスＰ１が複数のディレイブロックを
通過してされた単一パルスＰ２の変化点を検出する回路
である。このパルス検出器５３のパルスＰ２の入力部は
入力のフリップフロップが発振した場合の対策として２
段のフリップフロップによるダブルバッファの構造にな
っている。そのダブルバッファ構造のフリップフロップ
の出力パルスＰ３がシーケンサ５１に供給される。

【００７８】なおシーケンサ５１、パルス発生器５２、
パルス検出器５３はそれぞれ基準クロック精度で動作し
ており、周囲温度、電源、ロットのばらつきなどによる
変動はディレイブロックＤＢ１・・・ＤＢｎの変動と比
較して実用上無視できる程度に小さいものである。

【００７９】このような測定回路３７の測定動作を図
８、及び図９〜図１２を用いて説明する。図８はシーケ
ンサ５１の動作をフローチャートで表したものである。
まず図８に示したシーケンスについて概略的に説明し、
その後図９〜図１２で、図８のシーケンスに基づく動作
を具体的に説明する。

【００８０】図８のStatus１〜Status６は、それぞれ基
準クロックＣＫｒの１周期期間に相当する処理期間であ
る。ディレイブロックＤＢの特性を測定するシーケンス
を開始すると、シーケンサ５１はまずStatus０で測定結
果を格納するレジスタＡを０に初期化し、さらにセレク
ト出力ＳＬｃを０に初期化する。つまりディレイブロッ
クＤＢ１・・・ＤＢｎに指示するタップの段数を「０」
（第１タップ）に設定する。

【００８１】次にシーケンサ５１はStatus１でパルスＰ
１をパルス発生器５２から出力させる。Status２では、
シーケンサ５２はパルス発生器５２からの出力を「０」
とする。このStatus１，２の処理により、１基準クロ
ック期間に相当する単一パルスＰ１がパルス発生器５２
から出力される。そしてそのパルスＰ１は、ディレイブ
ロックＤＢ１・・・ＤＢｎの直列接続を介してパルスＰ
２としてパルス検出器５３に供給される。Status３では
シーケンサ５１は何も実行しない。このStatus３の期間
には、パルス検出器５３の内部のダブルバッファの初段
のフリップフロップが基準クロックＣＫｒの立上がりで
パルスＰ２をサンプルすることになる。続いてStatus４
の期間では、パルス検出器５３の内部のダブルバッファ
の後段のフリップフロップが、基準クロックＣＫｒの立
上がりでダブルバッファの前段の出力信号をサンプル
し、出力する。即ちパルスＰ３である。シーケンサ５１
は、Status４の処理として、このパルスＰ３の値
（「０」又は「１」）を判定する。

【００８２】ここで、Status４の期間にパルスＰ３が
「０」であれば、シーケンサはStatus５としてセレクト
信号ＳＬｃの値をインクリメントし、次の基準クロック
ＣＫｒのタイミングでStatus１に移行する。即ちこのSt
atus１〜Status５のループは、それぞれディレイブロッ
クＤＢ１・・・ＤＢｎの選択タップを切り換えながら繰
り返し実行していく処理となる。つまりまず最初は、セ
レクト信号ＳＬｃ＝０とされていることでディレイブロ
ックＤＢ１・・・ＤＢｎにおいて第１タップが選択され
た状態でStatus１〜Status４の処理がおこなわれる。次
にセレクト信号ＳＬｃ＝１とされてディレイブロックＤ
Ｂ１・・・ＤＢｎにおいて第２タップが選択された状態
でStatus１〜Status４の処理がおこなわれる。このよう
な処理が、Status４の際にパルスＰ３＝「１」と検出さ
れるまで繰り返される。

【００８３】ある時点で、Status４においてシーケンサ
５１がパルスＰ３＝「１」と判定すると、上記ループを
抜けてStatus６に進み、その際にセレクトした値、つま
りセレクト信号ＳＬｃにより選択されているタップの値
を測定結果としてレジスタＡに格納して一連のシーケン
スを完了する。

【００８４】以上のような測定処理を具体的に説明する
と以下のようになる。図９は、シーケンスがStatus０か
ら開始されてから最初にStatus５に達するまでの期間を
示している。図９（ａ）は基準クロックＣＫｒを示す。
上述のようにStatus０で初期設定が行われた後、Status
１，２の処理により図９（ｂ）のように単一パルスＰ１
がパルス発生器５２から出力される。このときディレイ
ブロックＤＢ１・・・ＤＢｎはセレクト信号ＳＬｃによ
り第１タップが選択されているため、ディレイブロック
ＤＢ１・・・ＤＢｎの直列接続を介して得られるパルス
Ｐ２は、図９（ｃ）に示すように、パルスＰ１に比べて
わずかな遅延時間ＤＬｓを持つものとなる。上述したよ
うにこのパルスＰ２は、パルス検出器５３の初段のフリ
ップフロップでラッチされて図９（ｄ）のようなパルス
が出力され、さらにこれが次段のフリップフロップにラ
ッチされて図９（ｅ）のようなパルスとなる。これがパ
ルスＰ３としてシーケンサ５１に供給される。

【００８５】シーケンサはStatus４の期間に、この図９
（ｅ）のパルスＰ３を判定するが、図からわかるよう
に、この際はパルスＰ３＝「０」となる。従ってStatus
５においてセレクト信号ＳＬｃの値をインクリメント
し、Status１に移行する。Status５からStatus１に移行
した後を図１０に示している。なお図１０のStatus
（５）は、直前のStatus５（つまり図９のStatus５）を
示している。図１０に示すように、Status１，２の処理
で図１０（ｂ）のように単一パルスＰ１がパルス発生器
５２から出力される。このときディレイブロックＤＢ１
・・・ＤＢｎはセレクト信号ＳＬｃにより第２タップが
選択されているため、ディレイブロックＤＢ１・・・Ｄ
Ｂｎの直列接続を介して得られるパルスＰ２は、図１０
（ｃ）に示すように遅延時間ＤＬｓが多少長くなってい
る。

【００８６】このパルスＰ２が、パルス検出器５３の初
段のフリップフロップでラッチされて図１０（ｄ）のよ
うなパルスが出力され、さらにこれが次段のフリップフ
ロップにラッチされて図１０（ｅ）のパルスＰ３として
シーケンサ５１に供給される。シーケンサはStatus４の
期間に、この図１０（ｅ）のパルスＰ３を判定するが、
この際もパルスＰ３＝「０」となる。従ってStatus５に
おいてセレクト信号ＳＬｃの値をインクリメントし、St
atus１に移行する。

【００８７】このようにStatus１〜Status５のループが
繰り返されていくが、図１１はセレクト信号ＳＬｃによ
り第Ｘタップが選択されている状態でのStatus１以降を
示している。図１１（ｂ）（ｃ）からわかるように遅延
時間ＤＬｓはかなり長くなっているが、図１１（ｅ）の
パルスＰ３はStatus４では依然として「０」であるた
め、この場合もStatus５においてセレクト信号ＳＬｃの
値をインクリメントし、Status１に移行する。

【００８８】続いて図１２のようにセレクト信号ＳＬｃ
により第（Ｘ＋１）タップが選択されている状態でのSt
atus１以降の処理がおこなわれる。ここで図１２（ｂ）
（ｃ）からわかるようにディレイブロックＤＢ１・・・
ＤＢｎによる遅延時間ＤＬｓはさらに長くなる。ここで
は基準クロックＣＫｒの１周期の時間よりも遅延時間Ｄ
Ｌｓが長くなっている。この場合、パルスＰ２が、パル
ス検出器５３の初段のフリップフロップでラッチされて
図１２（ｄ）のようなパルスが出力され、さらにこれが
次段のフリップフロップにラッチされて図１２（ｅ）の
パルスＰ３としてシーケンサ５１に供給される。シーケ
ンサはStatus４の期間に、この図１２（ｅ）のパルスＰ
３を判定すると、この際にパルスＰ３＝「１」という状
態を検出することになる。そこで、処理はStatus６に移
行し、レジスタＡにセレクト信号ＳＬｃの値、つまり第
（Ｘ＋１）タップに相当する値を記憶して処理を終える
ことになる。

【００８９】なお、以上の処理では、ディレイブロック
ＤＢ１・・・ＤＢｎのタップを第１タップから最大タッ
プに向けて変更していくようにしたが、もちろん最大タ
ップから第１タップに向けて変更していきながら測定を
行うようなシーケンスとしてもよい。

【００９０】以上の測定処理により、レジスタＡの値と
して、基準クロックＣＫｒの周期にほぼ対応する遅延時
間となるタップ数が判定できたものとなる。これを、デ
ィスクドライブ装置の製造工程において予め測定され、
記憶されていた情報に反映させることで、現状、即ち上
記測定処理時における、ディレイブロックＤＢ１・・・
ＤＢｎの１タップあたりの遅延時間、あるいは１ｎｓｅ
ｃの遅延に相当するタップ数がわかるものとなる。

【００９１】装置内に予め用意される情報とは次のよう
なものである。即ち、ディレイブロックの１タップ辺り
の変化量を測定するため、ＥＦＭ信号を入力しながらタ
ップの段数を変化させ、その時の遅延時間の変化量をオ
シロスコープで測定することにより、セレクトした値の
測定値と実際のディレイブロックの１タップ辺りの遅延
時間値を関連づけることができる。この方法を、周囲温
度の変化、電源電圧の変動、ロットのばらつき等の変化
に対して同様に行い、セレクトした値の測定値と実際の
ディレイブロックの１タップ辺りの遅延時間値を関連づ
ける。これにより上記の測定処理による測定値と実際の
ディレイブロックの１タップ辺りのディレイ値との相関
関係を示す表データを予め用意することができる。

【００９２】そして例えばある時点の上記測定処理で測
定した結果と、予め用意した対応表でディレイブロック
の１段あたりの遅延時間を求める。例えばこの１段あた
りの遅延時間が０．２５［ｎｓ］だったとすると、４段
で１ｎｓｅｃの遅延時間が得られることがわかる。シス
テムコントローラ１０は、このようにして得た値を、上
述したマトリクスレジスタ３３における測定結果レジス
タ３３−Ｒに記憶させることになる。そしてその場合
は、０，１，２，３，４，５，６［ｎｓｅｃ］のように
１ｎｓｅｃごとの遅延時間を得るには、ディレイブロッ
クＤＢ１・・・ＤＢｎのタップを０，４，８，１２，１
６，２０，２４と変化させればよい。なお、もちろん１
ｎｓｅｃ単位以外の遅延時間も得ることができる。例え
ばこの場合はタップ＝５とすれば、遅延時間を１．２５
ｎｓｅｃとできる。

【００９３】つまり本例のディスクドライブ装置では、
以上のようにディレイブロックＤＢ１・・・ＤＢｎの遅
延特性の測定結果に基づいて、上述したようにマトリク
スレジスタ３３がセレクト信号ＳＬ１・・・ＳＬｎを設
定することで、現状のディレイブロックＤＢ１・・・Ｄ
Ｂｎの状態（遅延時間）に合わせて、正確に例えば１ｎ
ｓｅｃ単位などの遅延時間制御を行うことができるよう
になる。

【００９４】上記測定処理及びそれに基づいた測定結果
レジスタ３３−Ｒの更新は、例えばディスク装填時、電
源オン時、あるいは所定時間毎など、適切な時点で行わ
れるようにすることで、温度環境その他の要因で遅延特
性が変動しても、ディレイブロックＤＢ１・・・ＤＢｎ
で常に適切な遅延時間が得られるようにすることができ
る。従って常に、ＥＦＭ信号の時間軸方向の波形調整を
高精度で実行できる。

【００９５】図１３は、測定回路３７の他の構成例を示
したものであり、これは、ディレイブロックＤＢ１・・
・ＤＢｎのうちでディレイブロックＤＢ１のみを用いて
特性を測定する構成である。なお、ここではディレイブ
ロックＤＢ１としたが、他のディレイブロック（ＤＢ２
等）を取り出して測定する構成でもかまわない。図７の
構成と比べて、ディレイブロックＤＢ１・・・ＤＢｎが
直列接続されることと、ディレイブロックＤＢ１のみが
用いられることの差異に応じて、スイッチ５４−１・・
・５４−ｎがスイッチ５５−１のみとされること、及び
スイッチ５５−１・・・５５−ｎがスイッチ５５−１の
みとされることをのぞいては、同一の構成及び動作とな
るため詳細な説明は省略する。

【００９６】このような図１３の測定回路３７は、単一
パルスＰ１の幅（時間）が、ディレイブロックＤＢの最
大タップ数時の遅延時間よりも十分に小さい（通常半分
以下）の場合に採用できる構成例である。即ち、基準ク
ロックＣＫｒの周期が、ディレイブロックＤＢの最大タ
ップ数時の遅延時間よりも十分小さくなるほど、基準ク
ロックＣＫｒの周波数が高い場合に採用できる。一方、
そのような条件が満たせない場合は、図７のように直列
のディレイブロックＤＢ１・・・ＤＢｎを用いて、その
最大遅延時間よりもパルスＰ１の幅を相対的に小さくす
るようにした構成が適切となる。

【００９７】以上、実施の形態としての例を説明してき
たが、ディスクドライブ装置の構成、ライトストラテジ
ー２１の構成、クロック周波数、レーザドライブパルス
波形、測定回路３７の構成、測定処理方式などは、上記
例に限定されず各種の変形例が考えられる。本発明は、
図１４（ｂ）（ｄ）（ｅ）に示したようなレーザドライ
ブパルスはもちろん、これら以外のパルス波形にも当然
に適用できる。またＣＤ−Ｒ、ＣＤ−ＲＷとしてのディ
スクの記録装置だけでなく、ＤＶＤ−Ｒ、ＤＶＤ−ＲＡ
Ｍ、ＤＶＤ＋ＲＷ、ＤＶＤ−ＲＷと呼ばれるディスクな
どに対応する記録装置でも本発明を適用できる。特に高
密度、高速記録レートの記録システムにおいて好適であ
る。

【００９８】

【発明の効果】以上の説明からわかるように本発明で
は、ＥＦＭ信号等の記録データに応じたレーザドライブ
パルスに対して、レーザドライブパルスと同期した高周
波のクロックを用いてクロック単位の遅延時間でレーザ
ドライブパルスを遅延させる第１の遅延回路と、多段デ
ィレイゲートを用いて第１の遅延回路よりも短い遅延時
間でレーザドライブパルスを遅延させる第２の遅延回路
を有する波形調整手段により遅延制御、すなわち時間軸
方向のパルス波形制御を行うようにしている。すなわち
第１の遅延回路により例えば５ｎｓｅｃ〜１０ｎｓｅｃ
程度の大まかな時間量の遅延を設定し、第２の遅延回路
により例えば１ｎｓｅｃあるいはそれ以下のような細か
い時間量の遅延を設定できるようにしている。これによ
り比較的簡易な回路構成により１倍速記録の場合から、
８倍速、１２倍速等の高速レート記録の場合のそれぞれ
に幅広く対応して、高精度な時間軸方向のレーザドライ
ブパルス制御が実行できるという効果があり、記録装置
として高精度なピット／ランド形成が実現できる。

【００９９】また第１，第２の遅延部の遅延時間制御を
行う遅延時間制御部は、記録媒体に記録しようとするピ
ットの長さと、そのピットの直前のランドの長さに応じ
て、第１の遅延回路及び前記第２の遅延回路の遅延時間
を設定することで、記録媒体における記録層の熱蓄積、
熱伝導を考慮した上で、記録しようとするピットの長さ
を適切な長さに制御することができる。

【０１００】また波形調整手段は、第１の遅延回路及び
第２の遅延回路からなる遅延部を複数単位備え、レーザ
ドライブパルス生成手段で生成されたレーザドライブパ
ルスから複数のパルスを生成して、各パルスをそれぞれ
各遅延部に供給するとともに、各遅延部からの出力を合
成して、レーザ手段に供給するレーザドライブパルスを
形成するようにしていることで、レーザドライブパルス
についての立ち上がり部分、立ち下がり部分など複数の
部分で個別に遅延制御でき、つまりレーザドライブパル
ス波形について細かい制御が可能となる。従ってより適
切なレーザドライブパルスを形成できる。

【０１０１】また第１の遅延回路及び第２の遅延回路
は、同一のＩＣチップ内に配されることで、回路構成の
簡略化ができる。また第２の遅延回路が複数設けられる
場合でも、各ディレイゲートの特性としてほぼ同一の特
性を想定すればよく、ばらつきに対する対応も簡単なも
のとすることができる。

【０１０２】さらに、第２の遅延回路における多段ディ
レイゲートの特性を測定する測定手段を備えることで、
多段ディレイゲートの特性を把握した上で第２の遅延回
路の遅延制御を行うことができる。そして遅延時間制御
部は、測定手段の測定結果から得られた情報を用いて、
第２の遅延回路の遅延時間の制御を行うことで、ディレ
イゲートの特性のばらつきを吸収した高精度なレーザド
ライブパルス波形の時間軸方向の制御が可能となる。

【０１０３】以上のことから、各種の記録レートに広く
対応できる記録装置として、どの記録レートの場合でも
高精度にレーザドライブパルスの波形調整を実現でき、
記録されるピット／ランドを適切に形成できるものとな
る。すなわち記録データ品質の向上を図ることができ
る。

【図面の簡単な説明】

【図１】本発明の実施の形態のディスクドライブ装置の
ブロック図である。

【図２】実施の形態のディスクドライブ装置のライトス
トラテジーのブロック図である。

【図３】実施の形態のライトストラテジーの遅延部のブ
ロック図である。

【図４】実施の形態のライトストラテジーのマトリクス
レジスタの説明図である。

【図５】実施の形態の遅延処理の説明図である。

【図６】実施の形態の遅延処理の説明図である。

【図７】実施の形態の測定回路のブロック図である。

【図８】実施の形態の測定処理のフローチャートであ
る。

【図９】実施の形態の測定処理の説明図である。

【図１０】実施の形態の測定処理の説明図である。

【図１１】実施の形態の測定処理の説明図である。

【図１２】実施の形態の測定処理の説明図である。

【図１３】実施の形態の測定回路の他の例のブロック図
である。

【図１４】レーザドライブパルスの説明図である。

【図１５】レーザドライブパルスの時間軸方向の制御の
説明図である。

【図１６】ディレイラインによる遅延回路のブロック図
である。

【図１７】ＰＬＬクロックを用いた遅延回路の説明図で
ある。

【符号の説明】

１ピックアップ、２対物レンズ、３二軸機構、４
レーザダイオード、９ＲＦアンプ、１０システム
コントローラ、１２エンコード／デコード部、１３
インターフェース部、１４サーボプロセッサ、１６
二軸ドライバ、１８レーザドライバ、１９ＡＰＣ回
路、２０バッファメモリ、２１ライトストラテジ
ー、２２モニタ用ディテクタ、８０ホストコンピュ
ータ、９０ディスク

───────────────────────────────────────────────────── フロントページの続き (72)発明者佐々木敬東京都品川区北品川６丁目７番35号ソニー株式会社内Ｆターム(参考） 5D119 AA06 AA24 BA01 DA01 FA05 HA45 HA68

Claims

【特許請求の範囲】

【請求項１】供給されたレーザドライブパルスにより
レーザ光の照射を行って記録媒体上にピット及びピット
間のランドから成る記録データ列を形成するレーザ手段
と、記録データに応じたレーザドライブパルスを生成するレ
ーザドライブパルス生成手段と、レーザドライブパルスと同期した高周波のクロックを用
いて前記クロック単位の遅延時間でレーザドライブパル
スを遅延させる第１の遅延回路と、多段ディレイゲート
を用いて前記第１の遅延回路よりも短い遅延時間でレー
ザドライブパルスを遅延させる第２の遅延回路と、前記
第１の遅延回路及び前記第２の遅延回路の遅延時間を可
変制御する遅延時間制御部とを有し、前記レーザドライ
ブパルス生成手段で生成されたレーザドライブパルスの
波形の全部又は一部を遅延させることで、レーザドライ
ブパルスを時間軸方向に調整して前記レーザ手段に供給
することのできる波形調整手段と、を備えたことを特徴とする記録装置。
【請求項２】前記波形調整手段の遅延時間制御部は、
記録媒体に記録しようとするピットの長さと、そのピッ
トの直前のランドの長さに応じて、前記第１の遅延回路
及び前記第２の遅延回路の遅延時間を設定することを特
徴とする請求項１に記載の記録装置。
【請求項３】前記波形調整手段は、前記第１の遅延回
路及び前記第２の遅延回路からなる遅延部を複数単位備
え、前記レーザドライブパルス生成手段で生成されたレーザ
ドライブパルスから複数のパルスを生成して、各パルス
をそれぞれ各遅延部に供給するとともに、各遅延部から
の出力を合成して、前記レーザ手段に供給するレーザド
ライブパルスを形成することを特徴とする請求項１に記
載の記録装置。
【請求項４】前記第１の遅延回路及び前記第２の遅延
回路は、同一のＩＣチップ内に配されることを特徴とす
る請求項１に記載の記録装置。
【請求項５】前記第２の遅延回路における多段ディレ
イゲートの特性を測定する測定手段を備えたことを特徴
とする請求項１に記載の記録装置。
【請求項６】前記遅延時間制御部は、前記測定手段の
測定結果から得られた情報を用いて、前記第２の遅延回
路の遅延時間の制御を行うことを特徴とする請求項５に
記載の記録装置。