JP2001203599A - Ｐｌｌ制御装置 - Google Patents
Ｐｌｌ制御装置Info
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- JP2001203599A JP2001203599A JP2000009258A JP2000009258A JP2001203599A JP 2001203599 A JP2001203599 A JP 2001203599A JP 2000009258 A JP2000009258 A JP 2000009258A JP 2000009258 A JP2000009258 A JP 2000009258A JP 2001203599 A JP2001203599 A JP 2001203599A
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- Time-Division Multiplex Systems (AREA)
- Mobile Radio Communication Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Transceivers (AREA)
Abstract
(57)【要約】
【課題】 連続するスロットに割り当てられた異なる周
波数のデータを送受信する場合でも、高速動作を必要と
することなくＰＬＬを同期させること。 【解決手段】 送受信状態が検出されたことを受けて、
ＰＬＬロード信号及びＰＬＬイネーブル信号の出力タイ
ミングを調整するタイミング調整回路１７と、ＰＬＬに
ロードするデータのビット数をカウントしてＰＬＬのイ
ネーブル期間を設定するＰＬＬイネーブル信号生成カウ
ンタ１９と、ＰＬＬイネーブル信号及びイネーブル期間
でマスクされたＰＬＬクロックを生成するアンド回路２
２と、イネーブル期間経過毎に、複数のＰＬＬのうちデ
ータがロードされるべき何れか１つのＰＬＬを順次指定
するＰＬＬ指定カウンタ１２と、を具備した。
波数のデータを送受信する場合でも、高速動作を必要と
することなくＰＬＬを同期させること。 【解決手段】 送受信状態が検出されたことを受けて、
ＰＬＬロード信号及びＰＬＬイネーブル信号の出力タイ
ミングを調整するタイミング調整回路１７と、ＰＬＬに
ロードするデータのビット数をカウントしてＰＬＬのイ
ネーブル期間を設定するＰＬＬイネーブル信号生成カウ
ンタ１９と、ＰＬＬイネーブル信号及びイネーブル期間
でマスクされたＰＬＬクロックを生成するアンド回路２
２と、イネーブル期間経過毎に、複数のＰＬＬのうちデ
ータがロードされるべき何れか１つのＰＬＬを順次指定
するＰＬＬ指定カウンタ１２と、を具備した。
Description
【０００１】
【発明の属する技術分野】本発明は、時分割多重無線デ
ータ通信において、それぞれ異なる周波数を隣接するス
ロットに割り付けて送受信することができるＰＬＬ制御
装置に関する。
ータ通信において、それぞれ異なる周波数を隣接するス
ロットに割り付けて送受信することができるＰＬＬ制御
装置に関する。
【０００２】
【従来の技術】多重化による無線データ通信では、それ
ぞれ異なるチャンネルの周波数が割り当てられるスロッ
トと称する単位時間が周期的に回線上に割り付けられて
おり、これら複数のスロットからなるフレームが構成さ
れている。データを送受信する場合は、位相同期ループ
（ＰＬＬ）の周波数を各スロットの周波数に同期させる
必要がある。
ぞれ異なるチャンネルの周波数が割り当てられるスロッ
トと称する単位時間が周期的に回線上に割り付けられて
おり、これら複数のスロットからなるフレームが構成さ
れている。データを送受信する場合は、位相同期ループ
（ＰＬＬ）の周波数を各スロットの周波数に同期させる
必要がある。
【０００３】図４は、ＰＬＬの周波数を同期させるため
のＰＬＬ制御装置を示している。図４に示されるよう
に、送受信状態信号又は同期モード信号は、オア回路３
０を介してフリップフロップを含んで構成される遅延生
成回路３２のＤ端子に供給される。送受信状態信号は、
例えば、通話状態を示すもので、各スロットに割り当て
ら得た異なる周波数のデータを送受信する。また、同期
モード信号は、例えば、通話以外の状態を示すもので、
固定周波数のデータを送受信する。
のＰＬＬ制御装置を示している。図４に示されるよう
に、送受信状態信号又は同期モード信号は、オア回路３
０を介してフリップフロップを含んで構成される遅延生
成回路３２のＤ端子に供給される。送受信状態信号は、
例えば、通話状態を示すもので、各スロットに割り当て
ら得た異なる周波数のデータを送受信する。また、同期
モード信号は、例えば、通話以外の状態を示すもので、
固定周波数のデータを送受信する。
【０００４】遅延生成回路３２は、送受信状態信号又は
同期モード信号が入力されてから所定の遅延時間を経
て、Ｑ１、Ｑ２端子からそれぞれＰＬＬイネーブル信
号、ＰＬＬロード信号を出力する。ＰＬＬイネーブル信
号はＰＬＬクロックを出力するアンド回路３４の一端に
供給され、他端に供給される基準クロックをマスクす
る。なお、基準クロックは、遅延生成回路３２及びカウ
ンタ３３の各ＣＬＫ端子にそれぞれ反転入力され、カウ
ンタ３３のロードホールド（ＬＨ）端子には、ＰＬＬイ
ネーブル信号が供給される。遅延生成回路３２及びカウ
ンタ３３は、それぞれＲ端子に入力されるオア回路３１
の出力（ＤＲＳＴ）により初期化される。ＤＲＳＴは、
初期化信号とカウンタ３３のオーバーフロー（ＯＶＦ）
出力（ＪＬＯＡＤＥＮＤ）との論理和である。
同期モード信号が入力されてから所定の遅延時間を経
て、Ｑ１、Ｑ２端子からそれぞれＰＬＬイネーブル信
号、ＰＬＬロード信号を出力する。ＰＬＬイネーブル信
号はＰＬＬクロックを出力するアンド回路３４の一端に
供給され、他端に供給される基準クロックをマスクす
る。なお、基準クロックは、遅延生成回路３２及びカウ
ンタ３３の各ＣＬＫ端子にそれぞれ反転入力され、カウ
ンタ３３のロードホールド（ＬＨ）端子には、ＰＬＬイ
ネーブル信号が供給される。遅延生成回路３２及びカウ
ンタ３３は、それぞれＲ端子に入力されるオア回路３１
の出力（ＤＲＳＴ）により初期化される。ＤＲＳＴは、
初期化信号とカウンタ３３のオーバーフロー（ＯＶＦ）
出力（ＪＬＯＡＤＥＮＤ）との論理和である。
【０００５】図５は上記ＰＬＬ制御装置の動作を示して
おり、期間（２−１）は初期化信号が入力された状態を
示しており、期間（２−２）は送受信信号のうち何れか
１本がアクティブになった状態（送受信状態が検出され
た状態）を示しており、期間（２−３）は同期モード信
号がアクティブになった状態（同期モード信号が検出さ
れた状態）を示している。
おり、期間（２−１）は初期化信号が入力された状態を
示しており、期間（２−２）は送受信信号のうち何れか
１本がアクティブになった状態（送受信状態が検出され
た状態）を示しており、期間（２−３）は同期モード信
号がアクティブになった状態（同期モード信号が検出さ
れた状態）を示している。
【０００６】期間（２−１）において、初期化信号が入
力されると、遅延生成回路３２及びカウンタ３３が初期
化されて、ＰＬＬイネーブル信号及びＰＬＬロード信号
がディスエーブルされる。
力されると、遅延生成回路３２及びカウンタ３３が初期
化されて、ＰＬＬイネーブル信号及びＰＬＬロード信号
がディスエーブルされる。
【０００７】期間（２−２）において、送受信状態が検
出されると、遅延生成回路３２により一定期間遅延され
たＰＬＬロード信号及びＰＬＬイネーブル信号がアクテ
ィブになる（２−Ａ）、（２−Ｂ）。ＰＬＬイネーブル
信号がアクティブになると、カウンタ３３がカウントを
開始する（２−Ｃ）。カウンタ３３がオーバーフローす
ると、オーバーフロー出力がアクティブになる（２−
Ｄ）。オーバーフロー出力がアクティブになると、遅延
生成回路３２が初期化され、ＰＬＬイネーブル信号及び
ＰＬＬクロックがディスエーブルされる。この結果、カ
ウンタ３３がカウントを停止する（２−Ｅ）。
出されると、遅延生成回路３２により一定期間遅延され
たＰＬＬロード信号及びＰＬＬイネーブル信号がアクテ
ィブになる（２−Ａ）、（２−Ｂ）。ＰＬＬイネーブル
信号がアクティブになると、カウンタ３３がカウントを
開始する（２−Ｃ）。カウンタ３３がオーバーフローす
ると、オーバーフロー出力がアクティブになる（２−
Ｄ）。オーバーフロー出力がアクティブになると、遅延
生成回路３２が初期化され、ＰＬＬイネーブル信号及び
ＰＬＬクロックがディスエーブルされる。この結果、カ
ウンタ３３がカウントを停止する（２−Ｅ）。
【０００８】次に、期間（２−３）において、同期モー
ド信号が検出されると、遅延生成回路３２により一定期
間遅延された後、ＰＬＬロード信号及びＰＬＬイネーブ
ル信号がアクティブになる（２−Ｆ）、（２−Ｇ）。以
降、期間（２−２）における動作と同様に、カウント開
始（２−Ｈ）及びオーバーフロー出力アクティブ（２−
Ｉ）を経てカウント３３がカウントを停止する（２−
Ｊ）。
ド信号が検出されると、遅延生成回路３２により一定期
間遅延された後、ＰＬＬロード信号及びＰＬＬイネーブ
ル信号がアクティブになる（２−Ｆ）、（２−Ｇ）。以
降、期間（２−２）における動作と同様に、カウント開
始（２−Ｈ）及びオーバーフロー出力アクティブ（２−
Ｉ）を経てカウント３３がカウントを停止する（２−
Ｊ）。
【０００９】隣接した複数のスロットに割り当てられた
データを送受信する場合、ＰＬＬには周波数データが連
続してロードされる。この状態は、図５において、送受
信状態信号又は同期モード信号のアクティブが連続して
現れる。これにより、ＰＬＬイネーブル信号、ＰＬＬロ
ード信号及びＰＬＬクロックが連続してアクティブにな
る。
データを送受信する場合、ＰＬＬには周波数データが連
続してロードされる。この状態は、図５において、送受
信状態信号又は同期モード信号のアクティブが連続して
現れる。これにより、ＰＬＬイネーブル信号、ＰＬＬロ
ード信号及びＰＬＬクロックが連続してアクティブにな
る。
【００１０】
【発明が解決しようとする課題】時分割多重デジタル無
線装置等において、３２kbps通信までは、最低１スロッ
トを空けてデータが間欠的に送受信されている。そし
て、異なる周波数のデータを送受信するときは、空いて
いるスロット、すなわちデータが割り当てられていない
スロットを送受信しているときに、ＰＬＬにデータをロ
ードすることによりＰＬＬを同期させることができる。
線装置等において、３２kbps通信までは、最低１スロッ
トを空けてデータが間欠的に送受信されている。そし
て、異なる周波数のデータを送受信するときは、空いて
いるスロット、すなわちデータが割り当てられていない
スロットを送受信しているときに、ＰＬＬにデータをロ
ードすることによりＰＬＬを同期させることができる。
【００１１】一方、データ転送速度を上げていくと、全
てのスロットにデータが割り当てられ、隣接するスロッ
トによりデータが連続的に送受信される。この状態で異
なる周波数のデータを送受信すると、ＰＬＬには異なる
周波数のデータが連続してロードされる。しかし、空き
スロットが存在しないため、ＰＬＬを同期するための時
間を確保することができない。
てのスロットにデータが割り当てられ、隣接するスロッ
トによりデータが連続的に送受信される。この状態で異
なる周波数のデータを送受信すると、ＰＬＬには異なる
周波数のデータが連続してロードされる。しかし、空き
スロットが存在しないため、ＰＬＬを同期するための時
間を確保することができない。
【００１２】隣接するスロットにより連続して異なる周
波数のデータを送受信しようとする場合、高速に同期す
るＰＬＬが必要である。しかし、そのようなＰＬＬは内
部動作を高速にする必要があるため高価である。また、
ＰＬＬは内部にアナログ部分を含むため高速化し難い。
一方、データ転送速度が低い場合には、間欠的にデータ
が送受信されるため、ＰＬＬを同期する時間は十分確保
されている。従って、そのような送受信状態においてま
で、高価なＰＬＬを用いることは非効率である。
波数のデータを送受信しようとする場合、高速に同期す
るＰＬＬが必要である。しかし、そのようなＰＬＬは内
部動作を高速にする必要があるため高価である。また、
ＰＬＬは内部にアナログ部分を含むため高速化し難い。
一方、データ転送速度が低い場合には、間欠的にデータ
が送受信されるため、ＰＬＬを同期する時間は十分確保
されている。従って、そのような送受信状態においてま
で、高価なＰＬＬを用いることは非効率である。
【００１３】そこで、本発明はかかる点に鑑みてなされ
たものであり、連続するスロットに割り当てられた異な
る周波数のデータを送受信する場合でも、高速動作を必
要とすることなくＰＬＬを同期させることができるＰＬ
Ｌ制御装置を提供することを目的とする。
たものであり、連続するスロットに割り当てられた異な
る周波数のデータを送受信する場合でも、高速動作を必
要とすることなくＰＬＬを同期させることができるＰＬ
Ｌ制御装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】請求項１に係わる発明
は、それぞれ異なる周波数が割り付けられた複数のスロ
ットを有するデータの送受信状態が検出されたことを受
けて、ＰＬＬにデータをロードするためのＰＬＬロード
信号及びＰＬＬイネーブル信号の出力タイミングを調整
するタイミング調整手段と、前記ＰＬＬにロードするデ
ータのビット数をカウントして前記ＰＬＬのイネーブル
期間を設定するイネーブル期間設定手段と、前記ＰＬＬ
イネーブル信号及び前記イネーブル期間でマスクされた
ＰＬＬクロックを生成するＰＬＬクロック生成手段と、
前記イネーブル期間経過毎に、複数のＰＬＬのうちデー
タがロードされるべき何れか１つのＰＬＬを順次指定す
るＰＬＬ指定手段と、を具備したものである。
は、それぞれ異なる周波数が割り付けられた複数のスロ
ットを有するデータの送受信状態が検出されたことを受
けて、ＰＬＬにデータをロードするためのＰＬＬロード
信号及びＰＬＬイネーブル信号の出力タイミングを調整
するタイミング調整手段と、前記ＰＬＬにロードするデ
ータのビット数をカウントして前記ＰＬＬのイネーブル
期間を設定するイネーブル期間設定手段と、前記ＰＬＬ
イネーブル信号及び前記イネーブル期間でマスクされた
ＰＬＬクロックを生成するＰＬＬクロック生成手段と、
前記イネーブル期間経過毎に、複数のＰＬＬのうちデー
タがロードされるべき何れか１つのＰＬＬを順次指定す
るＰＬＬ指定手段と、を具備したものである。
【００１５】請求項２に係わる発明は、前記ＰＬＬ指定
手段を、使用するＰＬＬの数に応じて外部から設定され
た値の範囲内で巡回して複数のＰＬＬを順次指定するカ
ウンタとしたものである。
手段を、使用するＰＬＬの数に応じて外部から設定され
た値の範囲内で巡回して複数のＰＬＬを順次指定するカ
ウンタとしたものである。
【００１６】請求項３に係わる発明は、前記カウンタの
巡回範囲が制限可能にしたものである。
巡回範囲が制限可能にしたものである。
【００１７】請求項４に係わる発明は、前記タイミング
調整手段が、固定周波数のデータを送受信する同期モー
ドが検出されたことを受けて作動し、前記ＰＬＬ指定手
段が、前記同期モードを検出する毎に初期化され、複数
のＰＬＬのうち同一のＰＬＬを指定するようにしたもの
である。
調整手段が、固定周波数のデータを送受信する同期モー
ドが検出されたことを受けて作動し、前記ＰＬＬ指定手
段が、前記同期モードを検出する毎に初期化され、複数
のＰＬＬのうち同一のＰＬＬを指定するようにしたもの
である。
【００１８】請求項１に記載の発明は、複数のＰＬＬの
使用を可能にし、複数のＰＬＬのなかから、次に送受信
するスロットのデータが割り当てられるＰＬＬをＰＬＬ
指定手段で順次指定するものである。これにより、複数
のＰＬＬのうち現在使用していないＰＬＬに、次のスロ
ットのデータを予めロードすることができる。従って、
ＰＬＬのロック時間を十分に確保することができる。
使用を可能にし、複数のＰＬＬのなかから、次に送受信
するスロットのデータが割り当てられるＰＬＬをＰＬＬ
指定手段で順次指定するものである。これにより、複数
のＰＬＬのうち現在使用していないＰＬＬに、次のスロ
ットのデータを予めロードすることができる。従って、
ＰＬＬのロック時間を十分に確保することができる。
【００１９】請求項２に記載の発明は、ＰＬＬ指定手段
を設定範囲内において巡回動作するカウンタとしたもの
である。カウント動作が開始すると、巡回動作により、
複数のＰＬＬが順次自動的に指定される。また、使用す
るＰＬＬに応じてカウンタの巡回範囲を設定できる。カ
ウンタに設定される値は、複数のＰＬＬを使用するため
にＰＬＬの数の値が設定される他、ＰＬＬを１つしか使
用しない場合には、カウンタが増分又は減分しないよう
に、カウンタの初期値と同一の値を設定する。
を設定範囲内において巡回動作するカウンタとしたもの
である。カウント動作が開始すると、巡回動作により、
複数のＰＬＬが順次自動的に指定される。また、使用す
るＰＬＬに応じてカウンタの巡回範囲を設定できる。カ
ウンタに設定される値は、複数のＰＬＬを使用するため
にＰＬＬの数の値が設定される他、ＰＬＬを１つしか使
用しない場合には、カウンタが増分又は減分しないよう
に、カウンタの初期値と同一の値を設定する。
【００２０】請求項３に記載の発明は、カウンタの巡回
範囲を制限することにより、複数のＰＬＬのうち任意の
ＰＬＬのみを指定するようにする。
範囲を制限することにより、複数のＰＬＬのうち任意の
ＰＬＬのみを指定するようにする。
【００２１】請求項４に記載の発明は、同期モードが検
出される毎に、ＰＬＬ指定手段を初期化し、ＰＬＬ指定
手段が常に同一のＰＬＬを指定する。これにより、同期
モードにあっては、最初にデータがロードされたＰＬＬ
を固定的に使用することができる。
出される毎に、ＰＬＬ指定手段を初期化し、ＰＬＬ指定
手段が常に同一のＰＬＬを指定する。これにより、同期
モードにあっては、最初にデータがロードされたＰＬＬ
を固定的に使用することができる。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の一実施の形
態を示す構成図である。図１に示されるように、同期モ
ード信号又は初期化信号はオア回路１１を介してＰＬＬ
指定カウンタ（ＰＬＬ指定手段）１２のＲ端子に供給さ
れる。ＰＬＬ指定カウンタ１２は、指定対象となるＰＬ
Ｌの最大値を示す最大値設定信号に基づいて、０から最
大値若しくは最大値から０までを巡回して、複数のＰＬ
Ｌのうち何れか１つを指定するためのＰＬＬ指定信号を
生成するもので、ＰＬＬ指定信号は、ＰＬＬ指定カウン
タ１２の出力をデコーダ１５でデコードすることにより
得られる。最大値設定信号は、外部より任意に設定可能
であり、デコーダ１０でデコードされたのちＰＬＬ指定
カウンタ１２のＭＡＸ端子に供給される。
て図面を参照して説明する。図１は本発明の一実施の形
態を示す構成図である。図１に示されるように、同期モ
ード信号又は初期化信号はオア回路１１を介してＰＬＬ
指定カウンタ（ＰＬＬ指定手段）１２のＲ端子に供給さ
れる。ＰＬＬ指定カウンタ１２は、指定対象となるＰＬ
Ｌの最大値を示す最大値設定信号に基づいて、０から最
大値若しくは最大値から０までを巡回して、複数のＰＬ
Ｌのうち何れか１つを指定するためのＰＬＬ指定信号を
生成するもので、ＰＬＬ指定信号は、ＰＬＬ指定カウン
タ１２の出力をデコーダ１５でデコードすることにより
得られる。最大値設定信号は、外部より任意に設定可能
であり、デコーダ１０でデコードされたのちＰＬＬ指定
カウンタ１２のＭＡＸ端子に供給される。
【００２３】送受信状態信号は、ラッチ機能付きデコー
ダ１３でデコード及びラッチされた後、ＰＬＬロードデ
ータセレクト信号として導出されるとともに、オア回路
１４の一端に供給される。なお、オア回路１１に供給さ
れる同期モード信号もＰＬＬロードセレクト信号として
導出される。オア回路１４の他端には同期モード信号が
供給され、オア回路１４の出力（ＴＩＭＤ）は遅延型フ
リップフロップを含むタイミング調整回路１７のＤ端子
に供給される。
ダ１３でデコード及びラッチされた後、ＰＬＬロードデ
ータセレクト信号として導出されるとともに、オア回路
１４の一端に供給される。なお、オア回路１１に供給さ
れる同期モード信号もＰＬＬロードセレクト信号として
導出される。オア回路１４の他端には同期モード信号が
供給され、オア回路１４の出力（ＴＩＭＤ）は遅延型フ
リップフロップを含むタイミング調整回路１７のＤ端子
に供給される。
【００２４】タイミング調整回路１７はＴＩＭＤをエッ
ジ検出してＱ１端子及びＱ２端子からそれぞれイネーブ
ルタイミングを示すＧＰＬＬＥＮ及びロードタイミング
を示すＧＰＬＬＬＤを出力する。ＧＰＬＬＥＮ及びＧＰ
ＬＬＬＤはそれぞれ複数のＰＬＬに対応して設けられる
アンド回路２０、２１の一端に供給され、各他端に供給
されるＰＬＬ指定信号によりマスクされてＰＬＬイネー
ブル信号及びＰＬＬロード信号として導出される。
ジ検出してＱ１端子及びＱ２端子からそれぞれイネーブ
ルタイミングを示すＧＰＬＬＥＮ及びロードタイミング
を示すＧＰＬＬＬＤを出力する。ＧＰＬＬＥＮ及びＧＰ
ＬＬＬＤはそれぞれ複数のＰＬＬに対応して設けられる
アンド回路２０、２１の一端に供給され、各他端に供給
されるＰＬＬ指定信号によりマスクされてＰＬＬイネー
ブル信号及びＰＬＬロード信号として導出される。
【００２５】ＧＰＬＬＥＮはＰＬＬクロックを出力する
アンド回路（ＰＬＬクロック生成手段）２２の一端に供
給され、他端に供給される基準クロックをマスクする。
なお、基準クロックは、タイミング調整回路１７、ＰＬ
Ｌイネーブル信号生成カウンタ（イネーブル期間設定手
段）１９及びＰＬＬ指定カウンタ１２の各ＣＬＫ端子に
それぞれ反転入力される。また、ＰＬＬイネーブル信号
生成カウンタ１９のロードホールド（ＬＨ）端子には、
ＧＰＬＬＥＮが供給される。
アンド回路（ＰＬＬクロック生成手段）２２の一端に供
給され、他端に供給される基準クロックをマスクする。
なお、基準クロックは、タイミング調整回路１７、ＰＬ
Ｌイネーブル信号生成カウンタ（イネーブル期間設定手
段）１９及びＰＬＬ指定カウンタ１２の各ＣＬＫ端子に
それぞれ反転入力される。また、ＰＬＬイネーブル信号
生成カウンタ１９のロードホールド（ＬＨ）端子には、
ＧＰＬＬＥＮが供給される。
【００２６】タイミング調整回路１７はＲ端子に供給さ
れるオア回路１６の出力（ＴＩＭＲ）により初期化さ
れ、ＰＬＬイネーブル信号生成カウンタ１９はＲ端子に
供給されるオア回路１８の出力により初期化される。
れるオア回路１６の出力（ＴＩＭＲ）により初期化さ
れ、ＰＬＬイネーブル信号生成カウンタ１９はＲ端子に
供給されるオア回路１８の出力により初期化される。
【００２７】ＰＬＬイネーブル信号生成カウンタ１９
は、ＰＬＬ指定信号により指定されたＰＬＬにロードす
るデータのビット数をカウントして、ＰＬＬを作動させ
る期間（ＰＬＬイネーブル期間）を示すＰＬＬイネーブ
ル信号の終端を決定するためのオーバーフロー出力（Ｊ
ＬＯＡＤＥＮＤ）を出力する。
は、ＰＬＬ指定信号により指定されたＰＬＬにロードす
るデータのビット数をカウントして、ＰＬＬを作動させ
る期間（ＰＬＬイネーブル期間）を示すＰＬＬイネーブ
ル信号の終端を決定するためのオーバーフロー出力（Ｊ
ＬＯＡＤＥＮＤ）を出力する。
【００２８】ＴＩＭＲは初期化信号とＰＬＬ信号生成カ
ウンタ１９のオーバーフロー（ＯＶＦ）出力（ＬＯＡＤ
ＥＮＤ）との論理和であり、オア回路１８の出力はＧＰ
ＬＬＥＮの反転入力とＴＩＭＲとの論理和である。ま
た、ＬＯＡＤＥＮＤは、ＰＬＬ指定カウンタのＬＨ端子
にも供給される。
ウンタ１９のオーバーフロー（ＯＶＦ）出力（ＬＯＡＤ
ＥＮＤ）との論理和であり、オア回路１８の出力はＧＰ
ＬＬＥＮの反転入力とＴＩＭＲとの論理和である。ま
た、ＬＯＡＤＥＮＤは、ＰＬＬ指定カウンタのＬＨ端子
にも供給される。
【００２９】なお、上記実施の形態では、ＰＬＬイネー
ブル信号生成カウンタ１９がオーバーフローしたときに
ＰＬＬのイネーブル期間を終了させている。しかし、Ｐ
ＬＬイネーブル信号生成カウンタの段数を余分に設定
し、カウンタ値が指定値になったときに特定の信号を出
力するようにし、この信号に基づいてＰＬＬのイネーブ
ル期間を設定するようにしても良い。
ブル信号生成カウンタ１９がオーバーフローしたときに
ＰＬＬのイネーブル期間を終了させている。しかし、Ｐ
ＬＬイネーブル信号生成カウンタの段数を余分に設定
し、カウンタ値が指定値になったときに特定の信号を出
力するようにし、この信号に基づいてＰＬＬのイネーブ
ル期間を設定するようにしても良い。
【００３０】また、ＰＬＬイネーブル信号及びＰＬＬロ
ード信号がＰＬＬ指定信号でマスクされている場合を示
しているが、ＰＬＬイネーブル信号、ＰＬＬロード信号
及びＰＬＬクロックの何れか１つがＰＬＬ指定信号でマ
スクされていれば良い。
ード信号がＰＬＬ指定信号でマスクされている場合を示
しているが、ＰＬＬイネーブル信号、ＰＬＬロード信号
及びＰＬＬクロックの何れか１つがＰＬＬ指定信号でマ
スクされていれば良い。
【００３１】以下、図２及び図３を参照してＰＬＬ制御
装置の動作について説明する。なお、図２は、初期化信
号によりＰＬＬ指定カウンタ１２、タイミング調整回路
１７及びＰＬＬイネーブル信号生成カウンタ１９が初期
化された状態で、ＰＬＬ指定カウンタ１２のカウント値
を”１”を設定し（最大値設定信号”１”）、初期値”
０”からアップカウントする場合の動作を示している。
そして、期間（１−１）、（１−２）、（１−３）に亘
って連続して送受信信号のうち何れか１本がアクティブ
になった状態（送受信状態が検出された状態）を示して
いる。
装置の動作について説明する。なお、図２は、初期化信
号によりＰＬＬ指定カウンタ１２、タイミング調整回路
１７及びＰＬＬイネーブル信号生成カウンタ１９が初期
化された状態で、ＰＬＬ指定カウンタ１２のカウント値
を”１”を設定し（最大値設定信号”１”）、初期値”
０”からアップカウントする場合の動作を示している。
そして、期間（１−１）、（１−２）、（１−３）に亘
って連続して送受信信号のうち何れか１本がアクティブ
になった状態（送受信状態が検出された状態）を示して
いる。
【００３２】期間（１−１）において、送受信状態信号
が検出されると、タイミング調整回路１７でタイミング
調整された複数のＰＬＬに共通なＧＰＬＬＬＤ及びＧＰ
ＬＬＥＤがアクティブになる。ＧＰＬＬＬＤはＰＬＬ指
定信号でマスクされ、これにより１本又は複数本のＰＬ
Ｌロード信号のうち０番目のＰＬＬへのロード信号ＰＬ
Ｌ０ロード信号がアクティブになる（１−Ａ）。また、
ＧＰＬＬＥＮもＰＬＬ指定信号でマスクされ、これによ
り、０番目のＰＬＬへのイネーブル信号ＰＬＬ０イネー
ブル信号がアクティブになる（１−Ｂ）。
が検出されると、タイミング調整回路１７でタイミング
調整された複数のＰＬＬに共通なＧＰＬＬＬＤ及びＧＰ
ＬＬＥＤがアクティブになる。ＧＰＬＬＬＤはＰＬＬ指
定信号でマスクされ、これにより１本又は複数本のＰＬ
Ｌロード信号のうち０番目のＰＬＬへのロード信号ＰＬ
Ｌ０ロード信号がアクティブになる（１−Ａ）。また、
ＧＰＬＬＥＮもＰＬＬ指定信号でマスクされ、これによ
り、０番目のＰＬＬへのイネーブル信号ＰＬＬ０イネー
ブル信号がアクティブになる（１−Ｂ）。
【００３３】ＧＰＬＬＥＮがアクティブになると、ＰＬ
Ｌイネーブル信号生成カウンタ１９がカウントを開始し
てＰＬＬクロックがアクティブになる（１−Ｃ）。ＰＬ
Ｌのビット数に応じたカウントを終了すると、オーバー
フロー出力がアクティブになる（１−Ｄ）。
Ｌイネーブル信号生成カウンタ１９がカウントを開始し
てＰＬＬクロックがアクティブになる（１−Ｃ）。ＰＬ
Ｌのビット数に応じたカウントを終了すると、オーバー
フロー出力がアクティブになる（１−Ｄ）。
【００３４】オーバーフロー出力がアクティブになる
と、ＰＬＬイネーブル信号生成カウンタ１９及びタイミ
ング調整回路１７が初期化され、ＰＬＬイネーブル信号
生成カウンタ１９はカウントを停止する。これにより、
ＰＬＬイネーブル信号及びＰＬＬロード信号がクリアさ
れＰＬＬクロックも停止する（１−Ｅ）。また、オーバ
ーフロー出力がアクティブな期間にＰＬＬ指定カウンタ
１２が１回カウントし、そのデコード出力であるＰＬＬ
指定信号が”０”から”１”に変化する（１−Ｅ）。
と、ＰＬＬイネーブル信号生成カウンタ１９及びタイミ
ング調整回路１７が初期化され、ＰＬＬイネーブル信号
生成カウンタ１９はカウントを停止する。これにより、
ＰＬＬイネーブル信号及びＰＬＬロード信号がクリアさ
れＰＬＬクロックも停止する（１−Ｅ）。また、オーバ
ーフロー出力がアクティブな期間にＰＬＬ指定カウンタ
１２が１回カウントし、そのデコード出力であるＰＬＬ
指定信号が”０”から”１”に変化する（１−Ｅ）。
【００３５】次に、期間（１−２）において、送受信状
態が検出されると、１番目のＰＬＬへのロード信号ＰＬ
Ｌ１ロード信号がアクティブになり（１−Ｆ）、１番目
のＰＬＬへのイネーブル信号ＰＬＬ１イネーブル信号が
アクティブになり（１−Ｇ）、ＰＬＬクロックがアクテ
ィブになる（１−Ｈ）。
態が検出されると、１番目のＰＬＬへのロード信号ＰＬ
Ｌ１ロード信号がアクティブになり（１−Ｆ）、１番目
のＰＬＬへのイネーブル信号ＰＬＬ１イネーブル信号が
アクティブになり（１−Ｇ）、ＰＬＬクロックがアクテ
ィブになる（１−Ｈ）。
【００３６】ＰＬＬのビット数に応じたカウントを終了
すると、オーバーフロー出力がアクティブになり（１−
Ｉ）、再び、ＰＬＬイネーブル信号生成カウンタ１９及
びタイミング調整回路１７が初期化され、ＰＬＬイネー
ブル信号生成カウンタ１９はカウントを停止し、ＰＬＬ
クロックも停止する（１−Ｊ）。ＰＬＬイネーブル信号
生成カウンタ１２は、最大値設定信号が”１”に設定さ
れ、初期値”０”からアップカウントする場合の動作を
示しているので、オーバーフロー出力がアクティブな期
間にＰＬＬ指定カウンタ１２が１回カウントし、そのデ
コード出力であるＰＬＬ指定信号が”１”から”０”に
変化する（１−Ｊ）。
すると、オーバーフロー出力がアクティブになり（１−
Ｉ）、再び、ＰＬＬイネーブル信号生成カウンタ１９及
びタイミング調整回路１７が初期化され、ＰＬＬイネー
ブル信号生成カウンタ１９はカウントを停止し、ＰＬＬ
クロックも停止する（１−Ｊ）。ＰＬＬイネーブル信号
生成カウンタ１２は、最大値設定信号が”１”に設定さ
れ、初期値”０”からアップカウントする場合の動作を
示しているので、オーバーフロー出力がアクティブな期
間にＰＬＬ指定カウンタ１２が１回カウントし、そのデ
コード出力であるＰＬＬ指定信号が”１”から”０”に
変化する（１−Ｊ）。
【００３７】さらに、期間（１−３）において、送受信
状態が検出されると、期間（１−１）と同様に、０番目
のＰＬＬへのロード信号ＰＬＬ１ロード信号がアクティ
ブになり（１−Ｋ）、０番目のＰＬＬへのイネーブル信
号ＰＬＬ１イネーブル信号がアクティブになり（１−
Ｌ）、ＰＬＬクロックがアクティブになる（１−Ｍ）。
状態が検出されると、期間（１−１）と同様に、０番目
のＰＬＬへのロード信号ＰＬＬ１ロード信号がアクティ
ブになり（１−Ｋ）、０番目のＰＬＬへのイネーブル信
号ＰＬＬ１イネーブル信号がアクティブになり（１−
Ｌ）、ＰＬＬクロックがアクティブになる（１−Ｍ）。
【００３８】ＰＬＬのビット数に応じたカウントを終了
すると、オーバーフロー出力がアクティブになり（１−
Ｎ）、再び、ＰＬＬイネーブル信号生成カウンタ１９及
びタイミング調整回路１７が初期化され、ＰＬＬイネー
ブル信号生成カウンタ１９はカウントを停止し、ＰＬＬ
クロックも停止する（１−Ｏ）。その後、オーバーフロ
ー出力がアクティブな期間にＰＬＬ指定カウンタ１２が
１回カウントし、そのデコード出力であるＰＬＬ指定信
号が”０”から”１”に変化する（１−Ｏ）。
すると、オーバーフロー出力がアクティブになり（１−
Ｎ）、再び、ＰＬＬイネーブル信号生成カウンタ１９及
びタイミング調整回路１７が初期化され、ＰＬＬイネー
ブル信号生成カウンタ１９はカウントを停止し、ＰＬＬ
クロックも停止する（１−Ｏ）。その後、オーバーフロ
ー出力がアクティブな期間にＰＬＬ指定カウンタ１２が
１回カウントし、そのデコード出力であるＰＬＬ指定信
号が”０”から”１”に変化する（１−Ｏ）。
【００３９】このように、送受信状態が検出されるたび
に、複数のＰＬＬが順次指定される。また、複数のＰＬ
Ｌから任意数のＰＬＬを使用する場合は、使用対象とな
るＰＬＬの数を最大値設定信号により設定することがで
きる。従って、固定周波数が設定された同期モードのよ
うに、同一のＰＬＬを使用する場合は、最大値背邸信号
を”０”に設定することにより、常に同一のＰＬＬを指
定することができる。
に、複数のＰＬＬが順次指定される。また、複数のＰＬ
Ｌから任意数のＰＬＬを使用する場合は、使用対象とな
るＰＬＬの数を最大値設定信号により設定することがで
きる。従って、固定周波数が設定された同期モードのよ
うに、同一のＰＬＬを使用する場合は、最大値背邸信号
を”０”に設定することにより、常に同一のＰＬＬを指
定することができる。
【００４０】以下、図３を用いて同期モード信号が検出
されたときの動作について説明する。期間（１−５）に
おいて、送受信状態信号が検出され、期間（１−１）と
同一動作を経た後（１−Ｐ）、（１−Ｑ）、（１−
Ｒ）、（１−Ｓ）、ＰＬＬ指定カウンタ１２が”０”か
ら”１”に変化する（１−Ｔ）。
されたときの動作について説明する。期間（１−５）に
おいて、送受信状態信号が検出され、期間（１−１）と
同一動作を経た後（１−Ｐ）、（１−Ｑ）、（１−
Ｒ）、（１−Ｓ）、ＰＬＬ指定カウンタ１２が”０”か
ら”１”に変化する（１−Ｔ）。
【００４１】次に、期間（１−６）において、同期モー
ド信号が検出されると、ＰＬＬ指定カウンタ１２が初期
化され、ＰＬＬ指定信号が”１”から”０”に変化する
とともに（１−U）、０番目のＰＬＬへのロード信号Ｐ
ＬＬ０ロード信号がアクティブになり（１−Ｖ）、０番
目のＰＬＬへのイネーブル信号ＰＬＬ０イネーブル信号
がアクティブになり（１−Ｗ）、ＰＬＬクロックがアク
ティブになる（１−Ｘ）。
ド信号が検出されると、ＰＬＬ指定カウンタ１２が初期
化され、ＰＬＬ指定信号が”１”から”０”に変化する
とともに（１−U）、０番目のＰＬＬへのロード信号Ｐ
ＬＬ０ロード信号がアクティブになり（１−Ｖ）、０番
目のＰＬＬへのイネーブル信号ＰＬＬ０イネーブル信号
がアクティブになり（１−Ｗ）、ＰＬＬクロックがアク
ティブになる（１−Ｘ）。
【００４２】ＰＬＬのビットするに応じたカウントが終
了すると、オーバーフロー出力がアクティブになり（１
−Ｙ）、再び、ＰＬＬイネーブル信号生成カウンタ１９
及びタイミング調整回路１７が初期化され、ＰＬＬイネ
ーブル信号生成カウンタ１９はカウントを停止し、ＰＬ
Ｌクロックも停止する（１−Ｚ）。
了すると、オーバーフロー出力がアクティブになり（１
−Ｙ）、再び、ＰＬＬイネーブル信号生成カウンタ１９
及びタイミング調整回路１７が初期化され、ＰＬＬイネ
ーブル信号生成カウンタ１９はカウントを停止し、ＰＬ
Ｌクロックも停止する（１−Ｚ）。
【００４３】オーバーフロー出力がアクティブな期間に
ＰＬＬ指定カウンタ１２が１回カウントし、そのデコー
ド出力であるＰＬＬ指定信号が”０”から”１”に変化
するが、その後、同期モード信号が検出されれば、ＰＬ
Ｌ指定カウンタ１２は、再び、初期化されて、期間（１
−６）の動作を繰り返す。一方、送受信状態が検出され
れば、１番目のＰＬＬに対して、期間（１−２）に示し
た動作を繰り返す。
ＰＬＬ指定カウンタ１２が１回カウントし、そのデコー
ド出力であるＰＬＬ指定信号が”０”から”１”に変化
するが、その後、同期モード信号が検出されれば、ＰＬ
Ｌ指定カウンタ１２は、再び、初期化されて、期間（１
−６）の動作を繰り返す。一方、送受信状態が検出され
れば、１番目のＰＬＬに対して、期間（１−２）に示し
た動作を繰り返す。
【００４４】このように、同期モード信号が検出される
と、常に、同一のＰＬＬが指定される。上記実施の形態
では、ＰＬＬ指定カウンタ１２の初期値が”０”に設定
されているため０番目のＰＬＬが指定されているが、最
大値設定信号で設定される最大値まで範の囲で、任意の
数を初期値と設定することにより、設定された初期値の
ＰＬＬが常に指定される。これにより、複数のＰＬＬの
うち任意のＰＬＬを使用することができる。
と、常に、同一のＰＬＬが指定される。上記実施の形態
では、ＰＬＬ指定カウンタ１２の初期値が”０”に設定
されているため０番目のＰＬＬが指定されているが、最
大値設定信号で設定される最大値まで範の囲で、任意の
数を初期値と設定することにより、設定された初期値の
ＰＬＬが常に指定される。これにより、複数のＰＬＬの
うち任意のＰＬＬを使用することができる。
【００４５】以上説明した実施の形態では、ＰＬＬ指定
カウンタをアップカウンタとして用いる場合を示してい
るが、ダウンカウンタとして用いることもできる。この
場合、初期値を最大値に設定し、最大値設定信号により
最小値に設定すればよい。
カウンタをアップカウンタとして用いる場合を示してい
るが、ダウンカウンタとして用いることもできる。この
場合、初期値を最大値に設定し、最大値設定信号により
最小値に設定すればよい。
【００４６】
【発明の効果】以上説明したように、請求項１に記載の
発明によれば、複数のＰＬＬのうち現在使用していない
ＰＬＬに、次のスロットのデータを予めロードすること
ができる。従って、ＰＬＬのロック時間を十分に確保す
ることができるため、転送効率を上げるために、連続す
るスロットに割り当てられた異なる周波数のデータを送
受信する場合でも、特に、高速動作を必要とすることな
くＰＬＬを同期させることができる。
発明によれば、複数のＰＬＬのうち現在使用していない
ＰＬＬに、次のスロットのデータを予めロードすること
ができる。従って、ＰＬＬのロック時間を十分に確保す
ることができるため、転送効率を上げるために、連続す
るスロットに割り当てられた異なる周波数のデータを送
受信する場合でも、特に、高速動作を必要とすることな
くＰＬＬを同期させることができる。
【００４７】請求項２に記載の発明によれば、ＰＬＬ指
定手段を設定範囲内において巡回動作するカウンタとす
ることにより、カウント動作が開始すると、巡回動作に
より、複数のＰＬＬが順次自動的に指定することができ
る。さらに、使用するＰＬＬに応じてカウンタの巡回範
囲を設定できる。この場合、カウンタの初期値と同一の
値を設定することにより、常に同一のＰＬＬを指定する
ので、ＰＬＬを１つしか使用しない場合に対応すること
ができる。従って、ＰＬＬを１つしか使用しないシステ
ム及び複数のＰＬＬを使用した高機能なシステムに適応
させることができる。
定手段を設定範囲内において巡回動作するカウンタとす
ることにより、カウント動作が開始すると、巡回動作に
より、複数のＰＬＬが順次自動的に指定することができ
る。さらに、使用するＰＬＬに応じてカウンタの巡回範
囲を設定できる。この場合、カウンタの初期値と同一の
値を設定することにより、常に同一のＰＬＬを指定する
ので、ＰＬＬを１つしか使用しない場合に対応すること
ができる。従って、ＰＬＬを１つしか使用しないシステ
ム及び複数のＰＬＬを使用した高機能なシステムに適応
させることができる。
【００４８】請求項３に記載の発明によれば、複数のＰ
ＬＬのうち任意のＰＬＬのみを指定することができる。
従って、ＰＬＬのロック時間が短い場合は、使用するＰ
ＬＬの数を少なくし、ＰＬＬのロック時間が長い場合
は、使用するＰＬＬの数を少なくして複数のＰＬＬを有
効利用することができる。
ＬＬのうち任意のＰＬＬのみを指定することができる。
従って、ＰＬＬのロック時間が短い場合は、使用するＰ
ＬＬの数を少なくし、ＰＬＬのロック時間が長い場合
は、使用するＰＬＬの数を少なくして複数のＰＬＬを有
効利用することができる。
【００４９】請求項４に記載の発明によれば、同期モー
ドが検出される毎に、ＰＬＬ指定手段が初期化されるの
で、ＰＬＬ指定手段が常に同一のＰＬＬを指定される。
これにより、同期モードにあっては、最初にデータがロ
ードされたＰＬＬを固定的に使用することができる。
ドが検出される毎に、ＰＬＬ指定手段が初期化されるの
で、ＰＬＬ指定手段が常に同一のＰＬＬを指定される。
これにより、同期モードにあっては、最初にデータがロ
ードされたＰＬＬを固定的に使用することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態を示すブロック図。
【図２】図１に示したＰＬＬ制御装置において、送受信
状態が検出されたときの動作を示すタイミングチャー
ト。
状態が検出されたときの動作を示すタイミングチャー
ト。
【図３】図１に示したＰＬＬ制御装置において、同期モ
ードが検出されたときの動作を示すタイミングチャー
ト。
ードが検出されたときの動作を示すタイミングチャー
ト。
【図４】従来のＰＬＬ制御装置を示すブロック図。
【図５】図４に示したＰＬＬ制御装置の動作を示すタイ
ミングチャート。
ミングチャート。
１０、１５ デコーダ １２ ＰＬＬ指定カウンタ １３ ラッチ機能付きデコーダ １７ タイミング調整回路 １９ ＰＬＬイネーブル信号生成カウンタ
Claims (4)
- 【請求項１】 それぞれ異なる周波数が割り付けられた
複数のスロットを有するデータの送受信状態が検出され
たことを受けて、ＰＬＬにデータをロードするためのＰ
ＬＬロード信号及びＰＬＬイネーブル信号の出力タイミ
ングを調整するタイミング調整手段と、 前記ＰＬＬにロードするデータのビット数をカウントし
て前記ＰＬＬのイネーブル期間を設定するイネーブル期
間設定手段と、 前記ＰＬＬイネーブル信号及び前記イネーブル期間でマ
スクされたＰＬＬクロックを生成するＰＬＬクロック生
成手段と、 前記イネーブル期間経過毎に、複数のＰＬＬのうちデー
タがロードされるべき何れか１つのＰＬＬを順次指定す
るＰＬＬ指定手段と、を具備したことを特徴とするＰＬ
Ｌ制御装置。 - 【請求項２】 前記ＰＬＬ指定手段が、使用するＰＬＬ
の数に応じて外部から設定された値の範囲内で巡回して
複数のＰＬＬを順次指定するカウンタであることを特徴
とする請求項１に記載のＰＬＬ制御装置。 - 【請求項３】 前記カウンタの巡回範囲が制限可能であ
ることを特徴とする請求項２に記載のＰＬＬ制御装置。 - 【請求項４】 前記タイミング調整手段が、固定周波数
のデータを送受信する同期モードが検出されたことを受
けて作動し、 前記ＰＬＬ指定手段が、前記同期モードを検出する毎に
初期化され、複数のＰＬＬのうち同一のＰＬＬを指定す
ることを特徴とする請求項１乃至３の何れか１項に記載
のＰＬＬ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000009258A JP2001203599A (ja) | 2000-01-18 | 2000-01-18 | Ｐｌｌ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000009258A JP2001203599A (ja) | 2000-01-18 | 2000-01-18 | Ｐｌｌ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001203599A true JP2001203599A (ja) | 2001-07-27 |
Family
ID=18537431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000009258A Withdrawn JP2001203599A (ja) | 2000-01-18 | 2000-01-18 | Ｐｌｌ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001203599A (ja) |
-
2000
- 2000-01-18 JP JP2000009258A patent/JP2001203599A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060324 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061225 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20070731 |