JP2001196579A - ゲート酸化膜の水素処理による炭化ケイ素半導体素子を用いた炭化ケイ素半導体の金属−酸化膜−半導体電界効果トランジスタの作製方法 - Google Patents
ゲート酸化膜の水素処理による炭化ケイ素半導体素子を用いた炭化ケイ素半導体の金属−酸化膜−半導体電界効果トランジスタの作製方法Info
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- JP2001196579A JP2001196579A JP2000001397A JP2000001397A JP2001196579A JP 2001196579 A JP2001196579 A JP 2001196579A JP 2000001397 A JP2000001397 A JP 2000001397A JP 2000001397 A JP2000001397 A JP 2000001397A JP 2001196579 A JP2001196579 A JP 2001196579A
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Abstract
(57)【要約】
【課題】 炭化ケイ素半導体（ＳｉＣ）の金属−酸化膜
−半導体 電界効果トランジスタ（ＭＯＳ ＦＥＴ）作
製の際に行われるゲート酸化膜作製に関するものであ
る。特に、ｐ型の六方晶ＳｉＣエピタキシャル基板上に
掲載されたゲート酸化膜を水素処理をすることで良質な
ＳｉＣのＭＯＳ ＦＥＴを作製しようというものであ
る。 【解決方法】 ＳｉＣ基板上にゲート酸化膜形成後に、
その酸化膜を６００℃以上の水素雰囲気中で熱処理する
ことで、酸化膜中に残存する欠陥を低減させることによ
りＭＯＳ ＦＥＴのトランジスタ特性を向上させる。
−半導体 電界効果トランジスタ（ＭＯＳ ＦＥＴ）作
製の際に行われるゲート酸化膜作製に関するものであ
る。特に、ｐ型の六方晶ＳｉＣエピタキシャル基板上に
掲載されたゲート酸化膜を水素処理をすることで良質な
ＳｉＣのＭＯＳ ＦＥＴを作製しようというものであ
る。 【解決方法】 ＳｉＣ基板上にゲート酸化膜形成後に、
その酸化膜を６００℃以上の水素雰囲気中で熱処理する
ことで、酸化膜中に残存する欠陥を低減させることによ
りＭＯＳ ＦＥＴのトランジスタ特性を向上させる。
Description
【０００１】
【発明の属する技術分野】本発明は、炭化ケイ素半導体
（ＳｉＣ）の金属−酸化膜−半導体 電界効果トランジ
スタ（ＭＯＳ ＦＥＴ）作製の際に行われるゲート酸化
膜作製に関するものである。特に、本発明は、ｐ型の六
方晶ＳｉＣエピタキシャル基板上に掲載されたゲート酸
化膜を水素処理をすることで良質なＳｉＣのＭＯＳ Ｆ
ＥＴを作製しようというものである。
（ＳｉＣ）の金属−酸化膜−半導体 電界効果トランジ
スタ（ＭＯＳ ＦＥＴ）作製の際に行われるゲート酸化
膜作製に関するものである。特に、本発明は、ｐ型の六
方晶ＳｉＣエピタキシャル基板上に掲載されたゲート酸
化膜を水素処理をすることで良質なＳｉＣのＭＯＳ Ｆ
ＥＴを作製しようというものである。
【０００２】
【従来の技術】ＳｉＣ ＭＯＳＦＥＴにおいてはゲート
酸化膜作製法が確立しておらず、良質な特性を示すＭＯ
ＳＦＥＴが得られていない。即ち、図１に示されるよう
に、pー型ＳｉＣ基板上にゲート酸化膜を形成後、更に
ソース電極、ゲート電極及びドレイン電極を形成してＳ
ｉＣ ＭＯＳＦＥＴを作製する際に、このゲート酸化膜
を作製する方法には現在まで決められたものが存在して
いない。
酸化膜作製法が確立しておらず、良質な特性を示すＭＯ
ＳＦＥＴが得られていない。即ち、図１に示されるよう
に、pー型ＳｉＣ基板上にゲート酸化膜を形成後、更に
ソース電極、ゲート電極及びドレイン電極を形成してＳ
ｉＣ ＭＯＳＦＥＴを作製する際に、このゲート酸化膜
を作製する方法には現在まで決められたものが存在して
いない。
【０００３】
【発明が解決しようとする課題】従来のゲート酸化膜の
作製方法で得られたＳｉＣ ＭＯＳＦＥＴには電子また
は正孔の移動が妨げられる等の欠点があり、この原因
は、ゲート酸化膜中または界面に残留するシリコンや炭
素の未結合手に起因する欠陥により界面準位や固定電荷
が発生し、トランジスタ中を流れる電子または正孔の移
動が妨げられるためと考えられている。したがって、Ｍ
ＯＳ ＦＥＴのゲート酸化膜作製においては欠陥の残留
を抑制する必要がある。本発明は、かかる欠点を改善す
るために成したものである。
作製方法で得られたＳｉＣ ＭＯＳＦＥＴには電子また
は正孔の移動が妨げられる等の欠点があり、この原因
は、ゲート酸化膜中または界面に残留するシリコンや炭
素の未結合手に起因する欠陥により界面準位や固定電荷
が発生し、トランジスタ中を流れる電子または正孔の移
動が妨げられるためと考えられている。したがって、Ｍ
ＯＳ ＦＥＴのゲート酸化膜作製においては欠陥の残留
を抑制する必要がある。本発明は、かかる欠点を改善す
るために成したものである。
【０００４】
【課題を解決するための手段】本発明は、ＳｉＣ基板上
にゲート酸化膜形成後に、その酸化膜を６００℃以上の
水素雰囲気中で熱処理することで、酸化膜中に残存する
欠陥を低減させることができ、ＭＯＳ ＦＥＴのトラン
ジスタ特性を向上させるというものである。
にゲート酸化膜形成後に、その酸化膜を６００℃以上の
水素雰囲気中で熱処理することで、酸化膜中に残存する
欠陥を低減させることができ、ＭＯＳ ＦＥＴのトラン
ジスタ特性を向上させるというものである。
【０００５】
【発明の実施の形態】ＳｉＣ基板上にゲート酸化膜形成
した後に６００℃以上の水素雰囲気中で熱処理を行った
ＭＯＳＦＥＴのトランジスタ特性は、熱処理を行わない
方法で作製したＭＯＳＦＥＴと比較して、特にトランジ
スタ特性のパラメータの一つであるチャンネル移動度が
１０％以上向上する。７００℃の水素処理においては、
チャンネル移動度の向上は２０％となり最大値を示す。
以下、本発明を具体的な実施例にしたがって具体的に説
明する。
した後に６００℃以上の水素雰囲気中で熱処理を行った
ＭＯＳＦＥＴのトランジスタ特性は、熱処理を行わない
方法で作製したＭＯＳＦＥＴと比較して、特にトランジ
スタ特性のパラメータの一つであるチャンネル移動度が
１０％以上向上する。７００℃の水素処理においては、
チャンネル移動度の向上は２０％となり最大値を示す。
以下、本発明を具体的な実施例にしたがって具体的に説
明する。
【０００６】
【実施例１】（水素処理温度とチャンネル移動度の関
係）ｐ型の六方晶ＳｉＣエピタキシャル基板上に、図１
に示すような構造のプレーナー型のエンハンスメント型
ｎチャンネルＭＯＳ ＦＥＴを作製する際、そのゲート
酸化膜形成後に６００℃から９００℃の範囲で水素処理
を行った場合には、水素処理を行わないＭＯＳＦＥＴに
比べ、トランジスタ特性のパラメータの一つであるチャ
ンネル移動度は図２に示すように１０％以上向上する。
また、その向上の大きさは７００℃で最大を示し、７０
０℃の水素処理により最良な特性を示すトランジスタを
得ることができる。
係）ｐ型の六方晶ＳｉＣエピタキシャル基板上に、図１
に示すような構造のプレーナー型のエンハンスメント型
ｎチャンネルＭＯＳ ＦＥＴを作製する際、そのゲート
酸化膜形成後に６００℃から９００℃の範囲で水素処理
を行った場合には、水素処理を行わないＭＯＳＦＥＴに
比べ、トランジスタ特性のパラメータの一つであるチャ
ンネル移動度は図２に示すように１０％以上向上する。
また、その向上の大きさは７００℃で最大を示し、７０
０℃の水素処理により最良な特性を示すトランジスタを
得ることができる。
【０００７】なお、図１には、本発明により作製された
ＳｉＣ ＭＯＳ ＦＥＴの室温でのチャンネル移動度と
ゲート酸化膜の水素処理温度との関係が示される。その
水素処理は、水素流量：２ｓｌｍ、処理炉内圧力：２０
Ｔｏｒｒ、処理時間：３０分間の条件で行って作製され
たものである。また、水素処理後のＭＯＳＦＥＴのチャ
ンネル移動度は水素未処理のＭＯＳＦＥＴの値で規格化
してある。
ＳｉＣ ＭＯＳ ＦＥＴの室温でのチャンネル移動度と
ゲート酸化膜の水素処理温度との関係が示される。その
水素処理は、水素流量：２ｓｌｍ、処理炉内圧力：２０
Ｔｏｒｒ、処理時間：３０分間の条件で行って作製され
たものである。また、水素処理後のＭＯＳＦＥＴのチャ
ンネル移動度は水素未処理のＭＯＳＦＥＴの値で規格化
してある。
【０００８】
【発明の効果】本発明においては、ゲート酸化膜に対し
６００℃以上での水素処理を行うことで、酸化膜中に残
留する欠陥を減少させることができるため、ＳｉＣのＭ
ＯＳＦＥＴの品質の向上につながる。また、７００℃以
上の水素処理を行うことで、未処理試料にくらべ２０％
も特性が向上する。これは、ゲート酸化膜の信頼性の向
上につながり、ＳｉＣ集積回路作製にとって重要な知見
となる。
６００℃以上での水素処理を行うことで、酸化膜中に残
留する欠陥を減少させることができるため、ＳｉＣのＭ
ＯＳＦＥＴの品質の向上につながる。また、７００℃以
上の水素処理を行うことで、未処理試料にくらべ２０％
も特性が向上する。これは、ゲート酸化膜の信頼性の向
上につながり、ＳｉＣ集積回路作製にとって重要な知見
となる。
【図１】ｐ型の六方晶ＳｉＣエピタキシャル基板上に作
製したプレーナー型のエンハンスメント型ＭＯＳＦＥＴ
の断面を示す図である。
製したプレーナー型のエンハンスメント型ＭＯＳＦＥＴ
の断面を示す図である。
【図２】本発明により作製されたＳｉＣ ＭＯＳ ＦＥ
Ｔの室温でのチャンネル移動度とゲート酸化膜の水素処
理温度との関係を示す図である。
Ｔの室温でのチャンネル移動度とゲート酸化膜の水素処
理温度との関係を示す図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉川 正人 群馬県高崎市綿貫町1233番地 日本原子力 研究所高崎研究所内 (72)発明者 伊藤 久義 群馬県高崎市綿貫町1233番地 日本原子力 研究所高崎研究所内 Ｆターム(参考） 5F040 DA00 DC02 FC00 5F058 BA20 BB01 BC02 BH05 BJ01
Claims (2)
- 【請求項１】 ＳｉＣ基板上に形成したゲート酸化膜に
対し水素雰囲気中で６００℃以上の熱処理して炭化ケイ
素半導体を形成することからなる、炭化ケイ素半導体の
金属−酸化膜−半導体 電界効果トランジスタを作製す
る方法。 - 【請求項２】 水素処理温度を７００℃とすることを特
徴とする請求項１記載の作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000001397A JP2001196579A (ja) | 2000-01-07 | 2000-01-07 | ゲート酸化膜の水素処理による炭化ケイ素半導体素子を用いた炭化ケイ素半導体の金属−酸化膜−半導体電界効果トランジスタの作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000001397A JP2001196579A (ja) | 2000-01-07 | 2000-01-07 | ゲート酸化膜の水素処理による炭化ケイ素半導体素子を用いた炭化ケイ素半導体の金属−酸化膜−半導体電界効果トランジスタの作製方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001196579A true JP2001196579A (ja) | 2001-07-19 |
Family
ID=18530633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000001397A Pending JP2001196579A (ja) | 2000-01-07 | 2000-01-07 | ゲート酸化膜の水素処理による炭化ケイ素半導体素子を用いた炭化ケイ素半導体の金属−酸化膜−半導体電界効果トランジスタの作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001196579A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009224797A (ja) * | 2002-06-28 | 2009-10-01 | National Institute Of Advanced Industrial & Technology | 半導体装置 |
| US8217398B2 (en) | 2008-10-15 | 2012-07-10 | General Electric Company | Method for the formation of a gate oxide on a SiC substrate and SiC substrates and devices prepared thereby |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1131691A (ja) * | 1997-05-14 | 1999-02-02 | Fuji Electric Co Ltd | 炭化けい素半導体装置の熱酸化膜形成方法 |
| JP2000252461A (ja) * | 1999-03-01 | 2000-09-14 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
| JP2001210637A (ja) * | 1999-11-18 | 2001-08-03 | Denso Corp | 炭化珪素半導体装置の製造方法 |
-
2000
- 2000-01-07 JP JP2000001397A patent/JP2001196579A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1131691A (ja) * | 1997-05-14 | 1999-02-02 | Fuji Electric Co Ltd | 炭化けい素半導体装置の熱酸化膜形成方法 |
| JP2000252461A (ja) * | 1999-03-01 | 2000-09-14 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
| JP2001210637A (ja) * | 1999-11-18 | 2001-08-03 | Denso Corp | 炭化珪素半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009224797A (ja) * | 2002-06-28 | 2009-10-01 | National Institute Of Advanced Industrial & Technology | 半導体装置 |
| US8217398B2 (en) | 2008-10-15 | 2012-07-10 | General Electric Company | Method for the formation of a gate oxide on a SiC substrate and SiC substrates and devices prepared thereby |
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Legal Events
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| A977 | Report on retrieval |
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110106 |