JP2001190802A - 遊技機 - Google Patents

遊技機

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JP2001190802A
JP2001190802A JP2000007805A JP2000007805A JP2001190802A JP 2001190802 A JP2001190802 A JP 2001190802A JP 2000007805 A JP2000007805 A JP 2000007805A JP 2000007805 A JP2000007805 A JP 2000007805A JP 2001190802 A JP2001190802 A JP 2001190802A
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timer interrupt
discharge control
control device
time
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Sadao Ioki
定男 井置
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Abstract

(57)【要約】 【課題】 排出機構からの遊技価値排出を排出制御装置
で制御する遊技機において、排出制御装置のCPUがタ
イマ割り込み処理を受け付けなくなってしまう異常の発
生を監視でき、異常発生時には直ちに正しくタイマ割り
込みを受け付ける状態に復帰させ得るものを提供する。 【解決手段】 排出制御装置10に、CPU11にタイ
マ割り込み信号を送信するタイマ割り込み信号発生回路
15を備えた遊技機において、このタイマ割り込み信号
送信が正しく行われていない場合には、CPU11から
ウォッチドッグ回路16へのクリア信号送信を行わない
ようにし、ウォッチドッグ回路16からのリセット信号
でCPU11がリセットされるようにした。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、排出機構からの遊
技価値排出を排出制御装置で制御する遊技機に関する。
【0002】
【従来の技術】遊技機には、排出機構からの遊技価値
(例えば賞球)排出を排出制御装置で制御するものがあ
る。このような排出制御装置では、CPUがプログラム
のステップ通りに正常に動作しているか否かを監視する
手段として、ウォッチドッグ回路を備えたものがある。
これにより、排出制御装置のCPUは排出制御の中でウ
ォッチドッグ回路にクリア信号を送信するが、もしCP
Uの動作に異常が発生して所定時間以上にわたってクリ
ア信号が送信されなくなると、ウォッチドック回路から
CPUにリセット信号が入力され、CPUの暴走が防止
されるようになっている。
【0003】さらに、このような排出制御装置には、排
出制御手段に必要な情報の取り込み(各種センサからの
検出信号の取り込み)やタイマの更新を、タイマ割り込
み手段によるタイマ割り込み毎に行うものがある。この
ようなタイマ割り込み処理は、排出制御装置がタイマ割
り込みを許可する状態にあるときに、なされるようにな
っている。なお、このタイマ割り込みの許可/不許可の
状態は、プログラムの中でCPU内部のレジスタに設定
されるようになっている。
【0004】
【発明が解決しようとする課題】しかしながら、排出制
御装置におけるタイマ割り込みの許可/不許可の状態を
記憶しているレジスタの値は、遊技に使用する金属球が
帯びた静電気によるノイズ等の影響で変わってしまう恐
れがある。この場合、タイマ割り込みは正常に行われな
くなってしまうが、従来の遊技機ではタイマ割り込みが
正常に行われているか否かを監視する手段がなかったの
で、プログラムがステップ通りに進行していてもタイマ
割り込みが正常になされていない場合には、これを検出
できない。このため、タイマ割り込みに伴う情報の取り
込みやタイマの更新が正しく行われないまま、排出制御
が進行してしまい、正確な遊技球排出を行えない恐れが
あった。
【0005】本発明は、このような問題点に着目してな
されたもので、排出機構からの遊技価値排出を排出制御
装置で制御する遊技機において、排出制御装置のCPU
がタイマ割り込み処理を受け付けなくなってしまう異常
の発生を監視でき、異常発生時には直ちに正しくタイマ
割り込みを受け付ける状態に復帰させ得るものを提供す
ることを目的とする。
【0006】
【課題を解決するための手段】第1の発明では、遊技価
値を排出する排出機構をCPUの動作によって制御する
排出制御装置を備え、前記排出制御装置に、前記CPU
に所定周期でタイマ割り込み処理を実行させるタイマ割
り込み手段と、前記CPUからのクリア信号を受けるこ
となく所定のタイムアップ時間が経過した場合に前記C
PUをリセットする監視手段とを備えた遊技機におい
て、前記排出制御装置に、前記タイマ割り込み手段によ
るタイマ割り込みが正しく実行されているか否かを判定
する判定手段を備え、この判定手段によりタイマ割り込
みが正しく実行されていると判定された場合にのみ前記
排出制御装置のCPUからのクリア信号を出力する。
【0007】第2の発明では、遊技価値を排出する排出
機構をCPUの動作によって制御する排出制御装置を備
え、前記排出制御装置に、前記CPUに所定周期でタイ
マ割り込み処理を実行させるタイマ割り込み手段と、前
記CPUからのクリア信号を受けることなく所定のタイ
ムアップ時間が経過した場合に前記CPUをリセットす
る監視手段と、この監視手段によるリセットがなされた
場合に前記CPUの初期化処理を行う初期化手段とを備
えた遊技機において、前記排出制御装置に、前記タイマ
割り込み手段によるタイマ割り込みが正しく実行されて
いるか否かを判定する判定手段を備え、前記初期化処理
以外のときには、この判定手段によりタイマ割り込みが
正しく実行されていると判定された場合にのみ前記排出
制御装置のCPUからのクリア信号を出力するととも
に、前記初期化処理の期間中には、前記CPUは前記監
視手段に向けて前記タイムアップ時間よりも短い時間間
隔でクリア信号を出力するようにした。
【0008】第3の発明では、前記初期化処理のときに
前記CPUのプログラムの正当性を判定するプログラム
判定手段と、このプログラム判定手段によりプログラム
に異常があると判定された場合に前記CPUの動作を停
止する動作停止手段とを備えた。
【0009】
【発明の作用および効果】第1の発明では、監視手段
(例えば実施の形態におけるウォッチドッグ回路)への
のクリア信号出力が、タイマ割り込み手段によるタイマ
割り込みが正しく実行されている場合に限り行われるよ
うになっているので、クリア信号を受けなかった監視手
段によるCPUのリセットは、CPUの通常の処理(例
えば実施の形態における排出制御メイン処理)が正しく
行われなくなった場合のみならず、タイマ割り込みが正
しく実行されなくなった場合にも行われる。これによ
り、例えばCPUがタイマ割り込みを受け付けない状態
に切り換わってしまう異常があった場合でも、CPUは
リセットによりタイマ割り込みを受け付ける状態に直ち
に復帰する。したがって、一つの監視手段のみを用いた
簡素な構成で、CPUの暴走とタイマ割り込みの異常の
両方を監視できるので、低コストで遊技機の信頼性を高
めることができる。
【0010】第2、第3の発明では、初期化処理の期間
中は監視手段のタイムアップ時間より短い時間間隔で
(例えば所定周期で)クリア信号の送信がなされるの
で、例えば第3の発明のように初期化処理においてプロ
グラム判定手段によるプログラムの正当性の判定がなさ
れる結果、初期化処理が長時間化する場合にも、監視手
段のタイムアップ時間を長くする必要はなく、CPUの
暴走を短い周期で適切に監視できる。
【0011】
【発明の実施の形態】以下、添付図面に基づいて、本発
明の実施の形態について説明する。
【0012】図1は、弾球遊技機の制御系の一部を示す
ブロック構成図である。
【0013】図示されるように、排出制御装置10は、
CPU11、ROM12、RAM13、電圧低下検出回
路14、タイマ割り込み信号発生回路15、ウォッチド
ッグ回路16等から構成される。これら排出制御装置1
0の各構成要素は、いずれも電源供給装置20のロジッ
ク電源回路24からの電源供給を受けて動作する。
【0014】CPU11は、排出制御装置10における
排出制御(後述する排出制御メイン処理および排出制御
タイマ割り込み処理等)を司るICである。この排出制
御において、排出制御装置10は、遊技制御装置1から
の賞球排出指令または図示されない球貸装置からの貸球
排出指令に基づいて排出機構2に制御信号を送信し、排
出機構2から遊技価値である遊技球(賞球または貸球)
を排出させる。また、排出制御装置10は、各種センサ
群(例えば、遊技球の排出を検知するセンサ、排出すべ
き遊技球の不足を検出するセンサ等)3からの検出信号
に基づいて異常状態発生の判定を行い、発生の判定がな
された異常に応じて、異常対応処理(例えば、エラー報
知ランプを点滅させる処理)をする。
【0015】ROM12は、排出制御のための不変の情
報を記憶しているもので、各種プログラムや定数等が記
憶されている。
【0016】RAM13は、排出制御時にワークエリア
として使用されるものである。このRAM13は、バッ
クアップエリア(賞球データとチェックデータが記憶さ
れている領域)と制御エリア(フラグやタイマ等が記憶
されている領域)からなる。また、RAM13には、電
源供給装置20のバックアップ電源25から電源供給可
能となっており、停電時等にもデータが保存されるよう
になっている。
【0017】ここで、賞球データとは、遊技球排出を行
うためのデータであり、遊技制御装置1からの賞球排出
指令、あるいは図示されない貸球装置からの貸球排出指
令に基づいて設定される。具体的には、例えば賞球排出
指令あるいは貸球排出指令に含まれる排出すべき賞球数
あるいは貸球数を累積加算した値であったり、または賞
球排出パターン(排出機構からの1回の排出で排出され
る排出数のパターンで、例えば10個排出、15個排出
等のパターンがある)毎の発生件数(今後に排出を実行
すべき件数)であったりする。また、チェックデータ
は、バックアップエリア内のデータが正常であるか否か
を判定するためのもので、例えば、バックアップエリア
内の複数領域の値の和であったり、あらかじめ設定され
ている定数であったりする。
【0018】電圧低下検出回路14は、電源供給装置2
0における電源電圧低下(具体的には定電圧回路23か
らの12V電圧の低下)を検出する回路である。この電
圧低下検出回路14は、電源電圧の低下を検出した場合
に、NMI信号をCPU11のNMI端子に入力する。
【0019】また、タイマ割り込み信号発生回路15
は、CPU11のINT端子に、周期的なタイマ割り込
み信号を入力する。CPU11は、このタイマ割り込み
毎に排出制御メイン処理(図2のフローチャート参照)
を中断して、タイマ割り込み処理(図3のフローチャー
ト参照)を行う。なお、このタイマ割り込み処理が実行
される度に確認フラグがセットされる(図3のステップ
S26参照)が、CPU11は、この確認フラグがセッ
トされている場合に限って、排出制御メイン処理の中
で、ウォッチドッグ回路16へのクリア信号を送信する
ようになっている。
【0020】ウォッチドッグ回路16は、CPU11が
正しく動作しているか否かを監視している回路である。
このウォッチドッグ回路16は、ウォッチドッグタイマ
を備えている。このウォッチドッグタイマがタイムアッ
プすると、CPU11のリセット端子にリセット信号を
出力する。
【0021】このウォッチドッグタイマは、CPU11
からのクリア信号によりクリアされるものであるが、こ
のクリア信号は、前述したようにタイマ割り込みが正し
く行われて確認フラグがセットされている場合に限っ
て、排出制御メイン処理の中で送信されるものである。
したがって、ウォッチドッグタイマは、タイマ割り込み
が正常に行われ、かつ排出制御メイン処理が正しく実行
されている場合にクリアされることになる。
【0022】リセット信号の入力により、CPU11の
リセット処理が実行される。リセット処理は、CPU1
1を一切の動作を始める前の状態に復帰させる処理であ
り、異常状態が発生した場合(例えば、排出制御メイン
処理が正しく実行されなくなった場合)や、停電となっ
た場合等に、CPU11が暴走してしまわないように実
行されるものである。また、CPU11がリセットされ
た場合には、初期化処理が実行された後に、CPU11
は再びタイマ割り込みを受け付ける状態に設定される。
したがって、ノイズ等の影響でタイマ割り込み許可に関
するCPU11の状態が変わってしまって、タイマ割り
込みが正しく行われなくなってしまった場合には、リセ
ット処理がなされることにより、CPU11は再び正し
くタイマ割り込みを受け付ける状態に復帰する。
【0023】なお、ウォッチドッグ回路16は、電源供
給装置20のロジック電源回路24の電源の立ち上がり
(電源投入信号の受信時)においても、リセット信号の
出力を行うようになっている。
【0024】電源供給装置20は、整流回路21、平滑
回路22、定電圧回路23、ロジック電源回路24、バ
ックアップ電源25等から構成される。
【0025】整流回路21は、電源供給装置20外部か
ら供給されてきた24Vの交流電圧を24Vの直流電圧
に変換する回路である。また、平滑回路22は、この2
4Vの直流電圧を32Vの直流電圧に変換する回路であ
る。また、定電圧回路23は、この32Vの直流電圧を
12Vの直流電圧に変換する回路である。さらに、ロジ
ック電源回路24は、この12Vの直流電圧を5Vの直
流電圧に変換する回路である。これら24V、32V、
12V、5Vの直流電圧は、遊技制御装置1、排出制御
装置10を始めとする弾球遊技機の各種装置に電源とし
て供給される。
【0026】図2は、排出制御メイン処理の処理手順を
示すフローチャートである。
【0027】この排出制御メイン処理は、電源投入また
はウォッチドッグタイマのタイムアップに伴うリセット
信号の入力がなされると、ステップS1から実行開始さ
れる。
【0028】ステップS1においてはタイマ割り込みの
受付処理を禁止し、続くステップS2においては初期化
処理を実行する。初期化処理においては、RAM13の
制御エリアのクリア等の処理がなされる。なお、RAM
13のバックアップエリアは、チェックデータに異常が
ある場合にのみクリアされる。
【0029】ステップS3においてはタイマ割り込みの
受付が許可される。このステップS1〜ステップS3の
処理がリセット処理に相当する。このように、リセット
処理においては、最終的に、CPU11の状態がタイマ
割り込みの受付許可状態に設定される。このリセット処
理の後、電源がOFFされるか、リセット信号の入力が
なされるまで、ステップS4〜ステップS11のループ
が繰り返される。
【0030】ステップS4では、エラー監視処理が実行
され、排出関連の異常状態が発生しているか否かの判定
を行い、異常状態が発生していれば遊技機の状態を異常
対応状態に切り換え、異常状態が終了すれば異常対応状
態を解除する。
【0031】ステップS5では、球排出制御ステータス
切り換え処理が実行される。この処理では、時間経過お
よび各種条件の変化に基づいて、排出制御装置10によ
る制御を切り換える。これにより、具体的に、排出制御
装置10は、以下の(1)〜(4)の制御を循環的に繰
り返す。 (1)排出機構2の駆動モータ作動させる制御 (2)排出機構2の駆動モータを停止させる制御 (3)排出された遊技球数の監視 (4)排出機構2を待機状態とする制御 ステップS6では、排出機構制御データ設定処理を実行
し、排出機構2の駆動モータの駆動量等の排出に関わる
各種情報を出力バッファに設定する。
【0032】ステップS7では、各種排出関連処理を行
う。
【0033】ステップS8では、報知関連データ設定処
理を実行し、排出関連の報知(例えば報知ランプ、LE
Dの点滅等)に関するデータを編集して、出力バッファ
に設定する。
【0034】ステップS9では、確認フラグがセットさ
れているか否かの判定を行い、セットされていれば、ス
テップS10で確認フラグをクリアし、ステップS11
でウォッチドッグタイマをクリアしてから、ステップS
4に戻る。一方、確認フラグがセットされていなけれ
ば、そのままステップS4に戻る。
【0035】この場合、排出制御メイン処理の総処理時
間(ステップS1〜ステップS11までの処理時間の総
和)が、ウォッチドッグタイマのタイムアップ時間(例
えば200ms)よりも短い時間となるように設定され
ている。したがって、確認フラグがセットされている限
り、ウォッチドッグタイマはタイムアップ前にクリアさ
れる。
【0036】また、確認フラグは、排出制御タイマ割り
込み処理(図3)においてセットされるものであるの
で、タイマ割り込みの異常発生時(例えば、ノイズ等の
影響でタイマ割り込みの受付許可状態が受付禁止にきり
かわってしまってタイマ割り込みが正しく行われなくな
った場合)には、ステップS10でクリアされた後、再
びセットされない。したがって、タイマ割り込みの異常
発生時には、ウォッチドッグタイマはそのままタイムア
ップしてしまってCPU11はリセットされる。その結
果、排出制御メイン処理は再びステップS1から実行さ
れる(リセット処理がなされる)ので、ステップS3に
おいてタイマ割り込みの受付状態が受付許可に切り換え
られ、再びタイマ割り込みが正しく実行されるようにな
る。
【0037】図3は、排出制御タイマ割り込み処理の処
理手順を示すフローチャートである。この排出制御タイ
マ割り込み処理は、タイマ割り込み信号発生回路からの
タイマ割り込み毎に、排出制御メイン処理(図2)を一
時中断して実行される。
【0038】ステップS21では、各種検出センサから
の検出信号が入力された各種入力ポートの入力レベルを
取得し、ステップS22では、ステップS21で取得さ
れた入力レベルを保存する。ステップS23では各入力
ポートの論理レベル(各入力ポートの入力レベルからチ
ャタリングの影響を除去したレベル)を取得する。
【0039】ステップS24では、出力バッファに設定
されている値(図2のフローチャートのステップS6、
ステップS8参照)を、出力ポートに出力する。ステッ
プS25では、各種制御用タイマを更新する。
【0040】ステップS26では、確認フラグをセット
してルーチン終了する。
【0041】以上のような排出制御タイマ割り込み処理
が実行されるタイマ割り込み周期は、ウォッチドッグタ
イマのタイムアップ時間よりも十分に短い時間(例えば
1ms)に設定されている。したがって、タイマ割り込
みが異常なく実行されている限り、ウォッチドッグタイ
マがタイムアップする前に確認フラグはセット状態とな
り、排出制御メイン処理においてウォッチドッグタイマ
のクリア処理が実行されることになる。
【0042】以上のように本実施の形態では、ウォッチ
ドッグタイマのクリアが、排出制御タイマ割り込み処理
が正しく実行されている場合に限り、排出制御メイン処
理の中で行われるようになっている。したがって、ウォ
ッチドッグタイマは、排出制御メイン処理が正しく実行
されなくなってしまった場合のみならず、タイマ割り込
みが正しく実行されなくなった場合にもタイムアップす
る。そして、ウォッチドッグタイマのタイムアップによ
り、排出制御装置10のCPU11はリセットされるの
で、CPU11の暴走が防止できるとともに、CPU1
1は再び正しくタイマ割り込みを受け付ける状態に復帰
する。
【0043】このように、本実施の形態では、一つのウ
ォッチドッグ回路16のみを用いた簡素な構成で、CP
U11の暴走とタイマ割り込みの異常の両方を監視でき
るので、低コストで遊技機の信頼性を高めることができ
る。
【0044】また、上記実施の形態では、ウォッチドッ
グ回路16へのクリア信号送信処理(図2のステップS
11の処理)は、初期化処理(図2のステップS2の処
理)が終了した後に行うようになっているが、本発明で
は、初期化処理内で定期的にウォッチドッグ回路16へ
のクリア信号送信を行うようにして、初期化処理に長時
間を要する場合等に対応することもできる。
【0045】詳しく説明すると、パチンコ機等の遊技機
では、CPUのプログラムを不正に書き換えて本来の仕
様とは異なる動作を行わせる不正行為を防止するため
に、CPUの正規のプログラムの各ステップのコードか
ら算出した照合用データを記憶しておき、CPUの起動
時に実際のプログラムと照合用データとを照合してプロ
グラムの正当性の判定を行い、異常があればCPUの動
作を停止するようにしているものがある。この場合に、
プログラムの照合処理を初期化処理の中で行うとする
と、初期化処理に要する時間が長くなり、初期化処理中
にウォッチドッグタイマがタイムアップしてしまう。ま
た、これを防ぐためにウォッチドッグタイマのタイムア
ップ時間を長くしたとすれば、CPUの暴走を防止する
という目的が十分に達成できなくなってしまう。
【0046】このような問題点に対応するため、排出制
御メイン処理の初期化処理に限っては、タイマ割り込み
を監視しなくても、定期的にウォッチドッグ回路16へ
のクリア信号送信を行うようにする。これにより、ウォ
ッチドッグタイマのタイムアップ時間を長くすることな
く、初期化処理において上記プログラムの照合処理等の
長時間を要する処理を行うことができる。なお、この場
合には、ウォッチドッグタイマのタイムアップ時間は、
排出制御メイン処理(図2)のステップS4〜ステップ
S11までの処理時間の総和よりも短く設定することに
なる。
【図面の簡単な説明】
【図1】本発明の実施の形態における遊技機の制御系の
一部を示す構成図。
【図2】同じく排出制御メイン処理を示すフローチャー
ト。
【図3】同じく排出制御タイマ割り込み処理を示すフロ
ーチャート。
【符号の説明】
10 排出制御装置 11 CPU 15 タイマ割り込み信号発生回路 16 ウォッチドッグ回路

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】遊技価値を排出する排出機構をCPUの動
    作によって制御する排出制御装置を備え、 前記排出制御装置に、前記CPUに所定周期でタイマ割
    り込み処理を実行させるタイマ割り込み手段と、前記C
    PUからのクリア信号を受けることなく所定のタイムア
    ップ時間が経過した場合に前記CPUをリセットする監
    視手段とを備えた遊技機において、 前記排出制御装置に、前記タイマ割り込み手段によるタ
    イマ割り込みが正しく実行されているか否かを判定する
    判定手段を備え、 この判定手段によりタイマ割り込みが正しく実行されて
    いると判定された場合にのみ前記排出制御装置のCPU
    からのクリア信号を出力するようにしたことを特徴とす
    る遊技機。
  2. 【請求項2】遊技価値を排出する排出機構をCPUの動
    作によって制御する排出制御装置を備え、 前記排出制御装置に、前記CPUに所定周期でタイマ割
    り込み処理を実行させるタイマ割り込み手段と、前記C
    PUからのクリア信号を受けることなく所定のタイムア
    ップ時間が経過した場合に前記CPUをリセットする監
    視手段と、この監視手段によるリセットがなされた場合
    に前記CPUの初期化処理を行う初期化手段とを備えた
    遊技機において、 前記排出制御装置に、前記タイマ割り込み手段によるタ
    イマ割り込みが正しく実行されているか否かを判定する
    判定手段を備え、 前記初期化処理以外のときには、この判定手段によりタ
    イマ割り込みが正しく実行されていると判定された場合
    にのみ前記排出制御装置のCPUからのクリア信号を出
    力するとともに、 前記初期化処理の期間中には、前記CPUは前記監視手
    段に向けて前記タイムアップ時間よりも短い時間間隔で
    クリア信号を出力するようにしたことを特徴とする遊技
    機。
  3. 【請求項3】前記初期化処理のときに前記CPUのプロ
    グラムの正当性を判定するプログラム判定手段と、この
    プログラム判定手段によりプログラムに異常があると判
    定された場合に前記CPUの動作を停止する動作停止手
    段とを備えたことを特徴とする請求項2に記載の遊技
    機。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003033542A (ja) * 2001-07-24 2003-02-04 Sankyo Kk 遊技機
JP2003033535A (ja) * 2001-07-24 2003-02-04 Sankyo Kk 遊技機
JP2008284061A (ja) * 2007-05-16 2008-11-27 Daito Giken:Kk 遊技台
JP2009066440A (ja) * 2008-12-26 2009-04-02 Fujishoji Co Ltd 遊技機
JP2010131464A (ja) * 2010-03-18 2010-06-17 Sankyo Co Ltd 遊技機
JP2010137087A (ja) * 2010-03-18 2010-06-24 Sankyo Co Ltd 遊技機

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003033542A (ja) * 2001-07-24 2003-02-04 Sankyo Kk 遊技機
JP2003033535A (ja) * 2001-07-24 2003-02-04 Sankyo Kk 遊技機
JP2008284061A (ja) * 2007-05-16 2008-11-27 Daito Giken:Kk 遊技台
JP2009066440A (ja) * 2008-12-26 2009-04-02 Fujishoji Co Ltd 遊技機
JP2010131464A (ja) * 2010-03-18 2010-06-17 Sankyo Co Ltd 遊技機
JP2010137087A (ja) * 2010-03-18 2010-06-24 Sankyo Co Ltd 遊技機

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