JP2001189254A - 露光用レチクル、露光方法並びに半導体素子 - Google Patents
露光用レチクル、露光方法並びに半導体素子Info
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- JP2001189254A JP2001189254A JP37232399A JP37232399A JP2001189254A JP 2001189254 A JP2001189254 A JP 2001189254A JP 37232399 A JP37232399 A JP 37232399A JP 37232399 A JP37232399 A JP 37232399A JP 2001189254 A JP2001189254 A JP 2001189254A
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- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【課題】分割露光を行って半導体素子を製造する際、露
光に使用するレチクルは、分割数×露光工程の数だけ用
いる必要があり、設計が容易ではなく、また、製造コス
トが増大する。本発明は、レチクル枚数を低減させるこ
とが可能な露光用レチクル、露光方法並びに半導体素子
を提供する。 【解決手段】 本発明のレチクルは、素子パターンが周
期パターンと周辺パターンとに分割されたパターンを同
一レチクル上に配置する。露光に当たっては、このレチ
クルを準備し、周期パターンを露光する際は周辺パター
ンをマスキングして露光し、周辺パターンを露光する際
は周期パターンをマスキングする。
光に使用するレチクルは、分割数×露光工程の数だけ用
いる必要があり、設計が容易ではなく、また、製造コス
トが増大する。本発明は、レチクル枚数を低減させるこ
とが可能な露光用レチクル、露光方法並びに半導体素子
を提供する。 【解決手段】 本発明のレチクルは、素子パターンが周
期パターンと周辺パターンとに分割されたパターンを同
一レチクル上に配置する。露光に当たっては、このレチ
クルを準備し、周期パターンを露光する際は周辺パター
ンをマスキングして露光し、周辺パターンを露光する際
は周期パターンをマスキングする。
Description
【０００１】
【発明の属する技術分野】本発明は、周期的なパターン
を有する半導体素子を製造するための露光用レチクル、
露光方法並びに半導体素子に関する。
を有する半導体素子を製造するための露光用レチクル、
露光方法並びに半導体素子に関する。
【０００２】
【従来の技術】近年の半導体素子は、微細化が進みパタ
ーン寸法が益々縮小される傾向にある。このような半導
体素子は、縮小露光法によるフォトリソグラフィが行わ
れる。これは、レチクル上に素子のパターンを形成し、
そのパターンを縮小光学系によって半導体ウエハ上のレ
ジストに露光・転写するものである。このような露光方
法を採用すれば、レチクル上のパターンが誤差を有して
いても、それが縮小されて転写される。このため、実際
の素子上では露光による誤差が極めて小さくなり、微細
化の進んだ半導体に好適である。
ーン寸法が益々縮小される傾向にある。このような半導
体素子は、縮小露光法によるフォトリソグラフィが行わ
れる。これは、レチクル上に素子のパターンを形成し、
そのパターンを縮小光学系によって半導体ウエハ上のレ
ジストに露光・転写するものである。このような露光方
法を採用すれば、レチクル上のパターンが誤差を有して
いても、それが縮小されて転写される。このため、実際
の素子上では露光による誤差が極めて小さくなり、微細
化の進んだ半導体に好適である。
【０００３】図２は、従来の半導体素子のパターンとレ
チクルのパターン概略平面図である。（ａ）は幅ｋａ、
高さｋｂの寸法のレチクルパターン２が配置されたレチ
クル１であり、（ｂ）は半導体ウエハ３上にそのパター
ンが転写されたレジストの素子パターン４を示す。レチ
クルパターン２は、縮小露光装置により半導体ウエハ３
上に順次露光される。半導体ウエハ３上には、レチクル
パターンが縮小されて複数の素子パターン４が転写され
ていく。ここで、露光装置の縮小率をｋとすれば、半導
体ウエハ３上の素子パターン４の寸法（即ち、半導体素
子の寸法）は、幅がａ、高さがｂとなる。
チクルのパターン概略平面図である。（ａ）は幅ｋａ、
高さｋｂの寸法のレチクルパターン２が配置されたレチ
クル１であり、（ｂ）は半導体ウエハ３上にそのパター
ンが転写されたレジストの素子パターン４を示す。レチ
クルパターン２は、縮小露光装置により半導体ウエハ３
上に順次露光される。半導体ウエハ３上には、レチクル
パターンが縮小されて複数の素子パターン４が転写され
ていく。ここで、露光装置の縮小率をｋとすれば、半導
体ウエハ３上の素子パターン４の寸法（即ち、半導体素
子の寸法）は、幅がａ、高さがｂとなる。
【０００４】半導体ウエハ３は、レジストパターンが形
成された後、エッチング、拡散、洗浄等の工程が施され
る。これら一連の工程が複数回繰り返され、一枚の半導
体ウエハ３から複数の半導体素子が製造される。例え
ば、拡散工程と配線形成工程を合わせて２０回行うな
ら、レチクルは一般に２０種類準備され、２０回の露光
工程が行われる。
成された後、エッチング、拡散、洗浄等の工程が施され
る。これら一連の工程が複数回繰り返され、一枚の半導
体ウエハ３から複数の半導体素子が製造される。例え
ば、拡散工程と配線形成工程を合わせて２０回行うな
ら、レチクルは一般に２０種類準備され、２０回の露光
工程が行われる。
【０００５】ところで、このような露光装置は、照明光
学系（光源の光をレチクルに照射する光学系）によっ
て、レチクル上にパターンの配置できる最大寸法（以
下、これを照明エリアと称する）が定まる。上記の従来
例では、レチクルパターンの大きさが照明エリアより小
さいので、一枚のレチクルの中に半導体素子のパターン
に対応するレチクルパターンを納めることができる。
学系（光源の光をレチクルに照射する光学系）によっ
て、レチクル上にパターンの配置できる最大寸法（以
下、これを照明エリアと称する）が定まる。上記の従来
例では、レチクルパターンの大きさが照明エリアより小
さいので、一枚のレチクルの中に半導体素子のパターン
に対応するレチクルパターンを納めることができる。
【０００６】しかし、この照明エリアを越える大きさの
レチクルパターンを必要とする半導体素子を製造するこ
とがある。例えば、ラインセンサ等では、センシング部
を一方向に長く配置することがある。このような半導体
素子を製造する場合、照明エリアを越えるレチクルパタ
ーンを要する。イメージセンサや一部の光センサでも同
様な要望がある。なお、このような半導体素子は、単位
画素のように同一のパターンが周期的に配置される。
レチクルパターンを必要とする半導体素子を製造するこ
とがある。例えば、ラインセンサ等では、センシング部
を一方向に長く配置することがある。このような半導体
素子を製造する場合、照明エリアを越えるレチクルパタ
ーンを要する。イメージセンサや一部の光センサでも同
様な要望がある。なお、このような半導体素子は、単位
画素のように同一のパターンが周期的に配置される。
【０００７】図３は、従来の分割露光に用いるレチクル
パターンとそれを用いて製造される従来の半導体素子の
パターンである。（ａ）は、レチクルパターン２ａ、２
ｂ、２ｃ、２ｄが配置されたレチクル１ａ、１ｂ、１
ｃ、１ｄである。（ｂ）は半導体ウエハ３上にそのパタ
ーンが転写されたレジストの素子パターン４を示す。図
３に示すように、半導体ウエハ３に形成される素子パタ
ーン４の寸法は、幅ａ、高さｂである。縮小露光装置の
縮小率をｋとすると、レチクル１に配置される素子パタ
ーンの寸法は、幅ｋａ、高さｋｂとなる。この寸法が照
明エリアより大きいならば、一枚のレチクルに素子パタ
ーンを配置させることができない。このような場合、図
３（ｂ）に示すように素子パターン４を複数に分割し
（ここでは、幅ｃにて４分割）、図３（ａ）に示すよう
にそれぞれの部分に対応するレチクルを準備する（ここ
では、レチクル１ａ、１ｂ、１ｃ、１ｄの４枚）。露光
においては、分割されたレチクルを交換しながら露光装
置により順次露光して半導体ウエハ３上にレジストの素
子パターン４を形成する。このような露光を分割露光と
称する。
パターンとそれを用いて製造される従来の半導体素子の
パターンである。（ａ）は、レチクルパターン２ａ、２
ｂ、２ｃ、２ｄが配置されたレチクル１ａ、１ｂ、１
ｃ、１ｄである。（ｂ）は半導体ウエハ３上にそのパタ
ーンが転写されたレジストの素子パターン４を示す。図
３に示すように、半導体ウエハ３に形成される素子パタ
ーン４の寸法は、幅ａ、高さｂである。縮小露光装置の
縮小率をｋとすると、レチクル１に配置される素子パタ
ーンの寸法は、幅ｋａ、高さｋｂとなる。この寸法が照
明エリアより大きいならば、一枚のレチクルに素子パタ
ーンを配置させることができない。このような場合、図
３（ｂ）に示すように素子パターン４を複数に分割し
（ここでは、幅ｃにて４分割）、図３（ａ）に示すよう
にそれぞれの部分に対応するレチクルを準備する（ここ
では、レチクル１ａ、１ｂ、１ｃ、１ｄの４枚）。露光
においては、分割されたレチクルを交換しながら露光装
置により順次露光して半導体ウエハ３上にレジストの素
子パターン４を形成する。このような露光を分割露光と
称する。
【０００８】
【発明が解決しようとする課題】一般に、半導体素子
は、２０回程度の露光工程を経て製造される。即ち、レ
チクルは２０種類程度準備される。しかし、上記のよう
に分割露光を行い、一回の露光工程で複数のレチクルを
用いるなら、例えば、４分割の場合で８０種類のレチク
ルを準備せねばならず、設計が容易ではなく、また、製
造コストが増大するという問題が有った。さらに、多数
のレチクルを保管するため、その保管場所の確保や管理
が煩雑になるなどの問題点も有った。
は、２０回程度の露光工程を経て製造される。即ち、レ
チクルは２０種類程度準備される。しかし、上記のよう
に分割露光を行い、一回の露光工程で複数のレチクルを
用いるなら、例えば、４分割の場合で８０種類のレチク
ルを準備せねばならず、設計が容易ではなく、また、製
造コストが増大するという問題が有った。さらに、多数
のレチクルを保管するため、その保管場所の確保や管理
が煩雑になるなどの問題点も有った。
【０００９】本発明は、上記の問題点に鑑みてなされた
ものであり、分割露光においてレチクルの種類を低減さ
せる露光用レチクル、露光方法、並びに半導体素子を提
供する。
ものであり、分割露光においてレチクルの種類を低減さ
せる露光用レチクル、露光方法、並びに半導体素子を提
供する。
【００１０】
【課題を解決するための手段】露光装置にはマスキング
機構が搭載されている。本発明は、この機構を有効利用
するものである。即ち、請求項１に記載の露光用レチク
ルは、周期的なパターンを有する半導体素子を製造する
ために用いられる露光用のレチクルにおいて、前記レチ
クル上に配置されるパターンを前記半導体素子の周期パ
ターンとその他の周辺パターンとに分割し、且つ、前記
周期パターンと前記周辺パターンとが同一レチクル上に
配置されることを特徴とする。
機構が搭載されている。本発明は、この機構を有効利用
するものである。即ち、請求項１に記載の露光用レチク
ルは、周期的なパターンを有する半導体素子を製造する
ために用いられる露光用のレチクルにおいて、前記レチ
クル上に配置されるパターンを前記半導体素子の周期パ
ターンとその他の周辺パターンとに分割し、且つ、前記
周期パターンと前記周辺パターンとが同一レチクル上に
配置されることを特徴とする。
【００１１】この構成により、一枚のレチクルに複数の
パターンを配置することが可能となるので必要とするマ
スクの種類、枚数は、低減される。請求項２に記載され
た露光方法は、レチクル上のパターンを半導体基板上に
転写する露光方法において、製造する半導体素子の周期
パターンは、それ以外の周辺パターンとが分割されて、
且つ、同一レチクル上に配置されたレチクルを準備し、
前記周期パターンをマスキングして前記周辺パターンを
前記半導体基板上に転写する露光工程と、前記周辺パタ
ーンをマスキングして前記周期パターンを前記半導体基
板上に転写する露光工程とを有することを特徴とする。
パターンを配置することが可能となるので必要とするマ
スクの種類、枚数は、低減される。請求項２に記載され
た露光方法は、レチクル上のパターンを半導体基板上に
転写する露光方法において、製造する半導体素子の周期
パターンは、それ以外の周辺パターンとが分割されて、
且つ、同一レチクル上に配置されたレチクルを準備し、
前記周期パターンをマスキングして前記周辺パターンを
前記半導体基板上に転写する露光工程と、前記周辺パタ
ーンをマスキングして前記周期パターンを前記半導体基
板上に転写する露光工程とを有することを特徴とする。
【００１２】この構成により、露光装置に搭載されてい
るマスキング機構を巧みに活用することが可能となる。
また、請求項３に記載の半導体素子は、周期的なパター
ンを有する半導体素子において、請求項１に記載された
前記露光用レチクルを用い、請求項２に記載された前記
露光方法にて製造されることを特徴とする。
るマスキング機構を巧みに活用することが可能となる。
また、請求項３に記載の半導体素子は、周期的なパター
ンを有する半導体素子において、請求項１に記載された
前記露光用レチクルを用い、請求項２に記載された前記
露光方法にて製造されることを特徴とする。
【００１３】
【発明の実施の形態】以下、実施の形態について図面を
参照して説明する。図１は、本発明による半導体素子の
パターンとレチクルのパターン概略平面図である。
（ａ）は幅ｋｂのレチクルパターン２ａ、２ｂ、２ｃが
配置されたレチクル１であり、（ｂ）は半導体ウエハ３
上にそのパターンが転写されたレジストの素子パターン
４を示す。素子パターン４の寸法は、図１（ｂ）に示す
ように幅ａ×高さｂである。本実施形態の半導体素子
は、広範囲を受光するラインセンサであり、幅ａはおよ
そ５５ｍｍで設計されている。ところで、ここで使用す
る露光装置は、５インチ角のレチクルを搭載する縮小率
が５倍の装置である。このため、露光装置の照明エリア
に入りきらない。
参照して説明する。図１は、本発明による半導体素子の
パターンとレチクルのパターン概略平面図である。
（ａ）は幅ｋｂのレチクルパターン２ａ、２ｂ、２ｃが
配置されたレチクル１であり、（ｂ）は半導体ウエハ３
上にそのパターンが転写されたレジストの素子パターン
４を示す。素子パターン４の寸法は、図１（ｂ）に示す
ように幅ａ×高さｂである。本実施形態の半導体素子
は、広範囲を受光するラインセンサであり、幅ａはおよ
そ５５ｍｍで設計されている。ところで、ここで使用す
る露光装置は、５インチ角のレチクルを搭載する縮小率
が５倍の装置である。このため、露光装置の照明エリア
に入りきらない。
【００１４】素子パターン４におけるＣは（図１（ｂ）
参照）、複数の単位画素が配置される部分であり、この
部分は周期的パターンとなる。また、素子パターン４の
Ａ及びＢ（図１（ｂ）参照）は、周期的パターンの周辺
に配置される周辺回路の部分であり、周期的なパターン
ではない。そこで、本実施形態の固体撮像素子は、周期
的パターンを３つと、それ以外の周辺パターンＡ、Ｂと
に分割する。そして、Ｃの部分の素子パターンを半導体
ウエハ３上に転写するためのレチクルパターン２ｃをレ
チクル１に配置する。一方、周期的ではない周辺回路部
分のレチクルパターン２ａ、２ｂも、同一のレチクル上
に配置する（図１（ａ）参照）。露光装置の縮小率をｋ
（ここでは５）とすれば、周辺回路部分Ａのレチクルパ
ターンの寸法は、幅ｋｄ、高さｋｂとなり、周辺回路の
部分Ｂは幅ｋｅ、高さｋｂ、周期的パターンのレチクル
パターンは幅ｋｃ、高さｋｂとなる。このようにすれ
ば、従来４枚必要としたレチクルが（図３参照）１枚だ
けとなり、製造コストが低減され、レチクル管理も簡略
になる。
参照）、複数の単位画素が配置される部分であり、この
部分は周期的パターンとなる。また、素子パターン４の
Ａ及びＢ（図１（ｂ）参照）は、周期的パターンの周辺
に配置される周辺回路の部分であり、周期的なパターン
ではない。そこで、本実施形態の固体撮像素子は、周期
的パターンを３つと、それ以外の周辺パターンＡ、Ｂと
に分割する。そして、Ｃの部分の素子パターンを半導体
ウエハ３上に転写するためのレチクルパターン２ｃをレ
チクル１に配置する。一方、周期的ではない周辺回路部
分のレチクルパターン２ａ、２ｂも、同一のレチクル上
に配置する（図１（ａ）参照）。露光装置の縮小率をｋ
（ここでは５）とすれば、周辺回路部分Ａのレチクルパ
ターンの寸法は、幅ｋｄ、高さｋｂとなり、周辺回路の
部分Ｂは幅ｋｅ、高さｋｂ、周期的パターンのレチクル
パターンは幅ｋｃ、高さｋｂとなる。このようにすれ
ば、従来４枚必要としたレチクルが（図３参照）１枚だ
けとなり、製造コストが低減され、レチクル管理も簡略
になる。
【００１５】次に、図１（ａ）に示した本発明のレチク
ル１を用いて半導体ウエハ３上に素子パターン４を露光
・転写する方法を示す。まず、Ａの部分を露光・転写す
る。このとき、レチクル１の素子パターン２ａを除いた
部分を露光装置でマスキングして半導体ウエハ３の所定
の位置にＡのレチクルパターンを転写する。次いで、Ｃ
の部分を露光・転写する。このとき、レチクル１の素子
パターン２ｃを除いた部分を露光装置でマスキングし
て、必要回数（本実施形態では３回）だけ、２ｃのパタ
ーンを露光する。
ル１を用いて半導体ウエハ３上に素子パターン４を露光
・転写する方法を示す。まず、Ａの部分を露光・転写す
る。このとき、レチクル１の素子パターン２ａを除いた
部分を露光装置でマスキングして半導体ウエハ３の所定
の位置にＡのレチクルパターンを転写する。次いで、Ｃ
の部分を露光・転写する。このとき、レチクル１の素子
パターン２ｃを除いた部分を露光装置でマスキングし
て、必要回数（本実施形態では３回）だけ、２ｃのパタ
ーンを露光する。
【００１６】最後に、Ｂの部分を露光・転写する。上記
の場合と同様に、２ｂを除いた部分を露光装置でマスキ
ングして半導体ウエハ３の所定の位置にＢのパターンを
転写する。以上の露光を行うことにより、半導体ウエハ
３上に素子パターンを形成し、本発明の半導体素子を製
造することが可能となる。
の場合と同様に、２ｂを除いた部分を露光装置でマスキ
ングして半導体ウエハ３の所定の位置にＢのパターンを
転写する。以上の露光を行うことにより、半導体ウエハ
３上に素子パターンを形成し、本発明の半導体素子を製
造することが可能となる。
【００１７】
【発明の効果】以上のように本発明によれば、レチクル
の枚数を大幅に少なくすることができ、半導体素子の製
造コストを大幅に低減することが可能となる。また、レ
チクル枚数、種類が少なくなるため、レチクルの保管、
管理も簡略化させることが可能となる。
の枚数を大幅に少なくすることができ、半導体素子の製
造コストを大幅に低減することが可能となる。また、レ
チクル枚数、種類が少なくなるため、レチクルの保管、
管理も簡略化させることが可能となる。
【図１】本発明による半導体素子のパターンとレチクル
のパターン概略平面図である。
のパターン概略平面図である。
【図２】従来の半導体素子のパターンとレチクルのパタ
ーン概略平面図である。
ーン概略平面図である。
【図３】従来の分割露光に用いるレチクルパターンとそ
れを用いて製造される従来の半導体素子のパターンであ
る。
れを用いて製造される従来の半導体素子のパターンであ
る。
１…レチクル ２…レチクルパターン ３…半導体ウエハ ４…素子パターン
Claims (3)
- 【請求項１】 周期的なパターンを有する半導体素子を
製造するために用いられる露光用のレチクルにおいて、 前記レチクル上に配置されるパターンを前記半導体素子
の周期パターンとその他の周辺パターンとに分割し、且
つ、前記周期パターンと前記周辺パターンとが同一レチ
クル上に配置されることを特徴とする露光用レチクル。 - 【請求項２】 レチクル上のパターンを半導体基板上に
転写する露光方法において、 製造する半導体素子の周期パターンと、それ以外の周辺
パターンとが分割されて、且つ、同一レチクル上に配置
されたレチクルを準備し、 前記周期パターンをマスキングして前記周辺パターンを
前記半導体基板上に転写する露光工程と、 前記周辺パターンをマスキングして前記周期パターンを
前記半導体基板上に転写する露光工程とを有することを
特徴とする露光方法。 - 【請求項３】 周期的なパターンを有する半導体素子に
おいて、 請求項１に記載された前記露光用レチクルを用い、請求
項２に記載された前記露光方法にて製造されることを特
徴とする半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37232399A JP2001189254A (ja) | 1999-12-28 | 1999-12-28 | 露光用レチクル、露光方法並びに半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37232399A JP2001189254A (ja) | 1999-12-28 | 1999-12-28 | 露光用レチクル、露光方法並びに半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001189254A true JP2001189254A (ja) | 2001-07-10 |
Family
ID=18500256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37232399A Pending JP2001189254A (ja) | 1999-12-28 | 1999-12-28 | 露光用レチクル、露光方法並びに半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001189254A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010519595A (ja) * | 2007-02-23 | 2010-06-03 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ステッチされるｉｃチップ・レイアウトの方法、システム、およびプログラム製品 |
| JP2011022267A (ja) * | 2009-07-14 | 2011-02-03 | Renesas Electronics Corp | レチクルパターン及び固体撮像素子の製造方法 |
| JP2012237933A (ja) * | 2011-05-13 | 2012-12-06 | Lapis Semiconductor Co Ltd | フォトマスク、露光方法、及び半導体装置の製造方法 |
| JP2016170267A (ja) * | 2015-03-12 | 2016-09-23 | 三重富士通セミコンダクター株式会社 | 半導体装置の製造方法およびレチクル |
| KR20190086034A (ko) * | 2010-09-15 | 2019-07-19 | 칼 짜이스 에스엠티 게엠베하 | 이미징 광학 시스템 |
-
1999
- 1999-12-28 JP JP37232399A patent/JP2001189254A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010519595A (ja) * | 2007-02-23 | 2010-06-03 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ステッチされるｉｃチップ・レイアウトの方法、システム、およびプログラム製品 |
| JP2011022267A (ja) * | 2009-07-14 | 2011-02-03 | Renesas Electronics Corp | レチクルパターン及び固体撮像素子の製造方法 |
| KR20190086034A (ko) * | 2010-09-15 | 2019-07-19 | 칼 짜이스 에스엠티 게엠베하 | 이미징 광학 시스템 |
| KR102154770B1 (ko) * | 2010-09-15 | 2020-09-11 | 칼 짜이스 에스엠티 게엠베하 | 이미징 광학 시스템 |
| JP2012237933A (ja) * | 2011-05-13 | 2012-12-06 | Lapis Semiconductor Co Ltd | フォトマスク、露光方法、及び半導体装置の製造方法 |
| JP2016170267A (ja) * | 2015-03-12 | 2016-09-23 | 三重富士通セミコンダクター株式会社 | 半導体装置の製造方法およびレチクル |
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