JP2001188816A - 回路シミュレーション装置、回路シミュレーション方法、回路シミュレーションプログラムを格納したコンピュータ読取り可能な記録媒体および回路製造方法 - Google Patents

回路シミュレーション装置、回路シミュレーション方法、回路シミュレーションプログラムを格納したコンピュータ読取り可能な記録媒体および回路製造方法

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JP2001188816A
JP2001188816A JP37584299A JP37584299A JP2001188816A JP 2001188816 A JP2001188816 A JP 2001188816A JP 37584299 A JP37584299 A JP 37584299A JP 37584299 A JP37584299 A JP 37584299A JP 2001188816 A JP2001188816 A JP 2001188816A
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circuit
simulation
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semiconductor
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Naoki Wakita
直樹 脇田
Tetsuya Yamaguchi
哲哉 山口
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Toshiba Corp
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Toshiba Corp
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    • H01—ELECTRIC ELEMENTS
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    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps

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Abstract

(57)【要約】 【課題】 回路製造処理の歩留りを大幅に向上す
る。 【解決手段】 各半導体素子について、素子構造と
電気特性に関する情報を用いてゲート長およびゲート幅
の設計値からのずれ値を算出する手段１１４と、各半導
体素子について、ずれ値を用いてもぐり込み拡散長およ
び拡散幅に対応する回路パラメータを抽出する手段１１
５と、回路パラメータを半導体素子の解析モデル内に導
入し、各半導体素子について、解析モデル内の他の回路
パラメータを算出する手段１１６と、算出された回路パ
ラメータを用いて回路シミュレーションを実行し、各半
導体素子に関する回路特性を導出する手段１１７とを具
備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数の半導体素子
の素子構造と電気特性に関する情報を用いて、素子構造
および電気特性の設計値からのずれに伴う回路特性のば
らつきを予測する回路シミュレーション装置、回路シミ
ュレーション方法、回路シミュレーションプログラムを
格納したコンピュータ読取り可能な記録媒体、および、
複数の半導体素子の素子構造と電気特性に関する情報を
用いて、素子構造および電気特性の設計値からのずれに
伴う回路特性のばらつきを予測し、ばらつきを参照して
回路の製造条件を決定し、決定した回路製造条件に基い
て回路を製造する回路製造方法に関し、特に、回路製造
処理の歩留りを大幅に向上させる技術に係る。
【０００２】
【従来の技術】近年、半導体素子の急激な微細化に伴な
い、半導体素子の製造プロセス時に生じる半導体素子の
構造および電気特性の設計値からのずれ（＝プロセス変
動）が回路特性に与える影響が非常に顕著となってきて
いる。このような背景から、最近、このプロセス変動に
伴う回路特性のばらつきをコンピュータシステムを用い
たシミュレーションにより予測し、その結果を参照して
デバイス製造や回路製造を行なう処理が積極的に行なわ
れるようになっている。
【０００３】現在までに提案されている、プロセス変動
が原因で生じる回路特性のばらつきを予測する手段とし
ては、プロセス変動の影響を受けた複数の素子の構造と
電気特性から複数の回路パラメータのセットを抽出し、
抽出された回路パラメータセットを回路シミュレータに
与えて回路特性の分布状態を得るものが一般的である。
【０００４】以下では、半導体素子としてＭＯＳＦＥＴ
（Metal Oxide Semiconductor Field Effect Transisto
r）を例に挙げ、従来までの回路特性のばらつき予測方
法の具体例を２つ紹介する。
【０００５】第１のばらつき予測方法は、始めに、製造
時にプロセス変動の影響を受けた複数のＭＯＳＦＥＴに
対して実測を行なう、又は、プロセス／デバイスシミュ
レータにプロセス条件ばらつきを与えてシミュレーショ
ンを行なうことにより、ＭＯＳＦＥＴの素子構造および
電気特性に係る情報を収集し、その後、各ＭＯＳＦＥＴ
の素子構造および電気特性に係る情報を利用して、ＭＯ
ＳＦＥＴの解析モデル式中のゲート長Ｌ（ゲート幅Ｗ）
を設計値のゲート長Ｌ０（ゲート幅Ｗ０）に固定した状
態で、各ＭＯＳＦＥＴに関する回路パラメータを抽出す
る。続いて、得られた複数の回路パラメータを回路シミ
ュレータに与え、ＭＯＳＦＥＴの解析モデル式中のゲー
ト長Ｌ（ゲート幅Ｗ）を設計値のゲート長Ｌ０（ゲート
幅Ｗ０）に固定した状態で、回路シミュレーションを行
い、各ＭＯＳＦＥＴについて回路特性のばらつきを評価
する。
【０００６】ここで、回路シミュレーションに与える情
報としては、回路パラメータを用いる以外に、複数のＭ
ＯＳＦＥＴの回路パラメータセットに対して主成分分析
（ＰＣＡ）を行なうことにより得られる主成分を用いて
各回路パラメータを表した応答曲面モデル（Response S
urface Methodologyに基いて生成されるモデル）やコー
ナーモデルを与える場合があるが、ここではその詳細に
ついては割愛する。
【０００７】また、ここでいう「回路パラメータの抽
出」とは、回路シミュレーション内に組み込まれている
ＭＯＳＦＥＴの解析モデル式が収集された電気特性を再
現するような、解析モデル式中のパラメータ（以下、回
路パラメータと表記）の値を決定する処理全般のことを
意味する。
【０００８】さらに、「ＭＯＳＦＥＴの解析モデル」と
は、ＭＯＳＦＥＴの端子間電流、コンダクタンス、容量
および端子電荷を、端子バイアス、ゲート長Ｌ、ゲート
幅Ｗ、温度Ｔ等の回路変数と、半導体素子製造プロセス
に依存して決まる回路パラメータの関数により表記した
式全般を意味する。
【０００９】一方、第２のばらつき予測方法では、第１
の方法とは異なり、回路パラメータの抽出の際には、Ｍ
ＯＳＦＥＴの解析モデル式内のゲート長Ｌ（ゲート幅
Ｗ）を各ＭＯＳＦＥＴの真のゲート長Ｌactual（ゲート
幅Ｗactual）に設定する。
【００１０】ここで、真の（＝プロセス変動を考慮し
た）ゲート長Ｌactual（ゲート幅Ｗactual）に関する情
報は、プロセス／デバイスシミュレーションから得られ
た素子構造に係る情報がある場合はその情報から（詳し
くは、PDFAB v2.1 Modeling Reference Manual、PDF So
lutions社参照）、実デバイスの構造情報がある場合に
はＳＥＭ（走査電子顕微鏡）写真の寸法を測定する等し
て抽出することができる。
【００１１】
【発明が解決しようとする課題】このように、従来まで
の回路製造処理においては、プロセス変動の影響を受け
た複数の素子の構造と電気特性から複数の回路パラメー
タセットを抽出し、抽出された回路パラメータセットを
回路シミュレータに与えて得られる回路特性の分布状態
を参照してデバイス製造や回路製造を行なうことが一般
的となっている。しかしながら、このような従来までの
回路製造処理には、以下に示す解決すべき技術的課題を
抱えている。
【００１２】第１に、従来までの回路製造処理において
は、第１のばらつき予測方法のように、各ＭＯＳＦＥＴ
のゲート長、ゲート幅が変動しているにも係らず、回路
パラメータ抽出の時には解析モデル式中のゲート長Ｌ
（ゲート幅Ｗ）を設計値Ｌ０（Ｗ０）に設定しているた
めに、ゲート長Ｌ（ゲート幅Ｗ）のずれ（Ｌerr＝Ｌact
ual−Ｌ0、Ｗerr＝Ｗactual−Ｗ0）の影響が他の回路パ
ラメータにしわ寄せされてしまう上に、そのしわ寄せ
は、回路パラメータの抽出ストラテジに応じて変化する
ために、どのパラメータに与えられているかの予測が全
くつかないのである。つまり、従来までの回路製造処理
では、ゲート長およびゲート幅の誤差の影響のしわ寄せ
を受けた回路パラメータを物理的に正しく抽出すること
ができないために、回路シミュレーションの際に、ゲー
ト長およびゲート幅が変化した時の回路特性を正確に予
測することができず、結果として、回路製造処理の歩留
りを向上させることができなかった。
【００１３】ここで、上記の問題点の理解のために簡単
な例を紹介しよう。
【００１４】いま、ＭＯＳＦＥＴのドレイン電流解析モ
デル式が （式１）：Ｉｄｓ＝（Ｗ／Ｌ）・Ｕ０・Ａ・Ｖｄｓ で与えられ、ドレイン電圧ＶｄｓがＶｄｓ１の際に、ド
レイン電流ＩｄｓがＩｄｓ１であったとする。
【００１５】ここで、真のゲート長Ｌactualが与えられ
れば、（式１）は、 （式２）：Ｉｄｓ１＝（Ｗ／Ｌactual）・Ｕ０１・Ａ・Ｖｄｓ１ となるので、パラメータ値Ｕ０の値を用いて、プロセス
変動を反映した値Ｕ０１を抽出することができる。
【００１６】しかしながら、Ｌ＝Ｌ０（Ｌ０≠Ｌactua
l）としてＵ０の値を抽出した場合には、 （式３）：Ｉｄｓ１＝（Ｗ／Ｌ０）・Ｕ０１’・Ａ・Ｖｄｓ１ ＝（Ｗ／Ｌ０）・Ｕ０１（Ｌ０／Ｌactual）・Ａ・Ｖｄｓ１ となり、Ｌerrの影響が回路パラメータＵ０にしわ寄せ
され、 Ｕ０１’＝Ｕ０１（Ｌactual−Ｌerr）／Ｌactual≠Ｕ
０１ となり、物理的に正しい値とならないのである。
【００１７】第２に、従来までの回路製造処理において
は、第２のばらつき予測方法のように、ゲート長Ｌ（ゲ
ート幅Ｗ）の変動に関する情報が回路シミュレーション
に伝達されない。すなわち、一般に、ゲート長およびゲ
ート幅に依存しないＢＳＩＭ３（Berkeley Short-chann
el IGFET Model）等の解析モデルは、１つの回路パラメ
ータセットにより任意のゲート長およびゲート幅のＭＯ
ＳＦＥＴの電気特性を再現するものであるが、ゲート長
およびゲート幅の値は、モデルパラメータとして存在せ
ず、電気特性の計算時に与えられる。つまり、モデルパ
ラメータセットの中の各モデルパラメータが物理的に正
しい値に抽出されていれば、ゲート長およびゲート幅の
変動に関する情報は含まれないのである。この結果、回
路シミュレーションの実行時にゲート長およびゲート幅
を固定すると、元々のデータに含まれていたゲート長お
よびゲート幅の変動に関する情報が欠落し、欠落した分
だけ回路特性のばらつきを過小評価してしまい、やはり
結果として、回路製造処理の歩留りを向上させることが
できないのである。
【００１８】本発明は、上記技術的問題に鑑みてなされ
たものであり、その目的は、回路製造処理の歩留りを大
幅に向上させる回路シミュレーション装置を提供するこ
とにある。
【００１９】また、本発明の他の目的は、回路製造処理
の歩留りを大幅に向上させる回路シミュレーション方法
を提供することにある。
【００２０】さらに、本発明の他の目的は、回路製造処
理の歩留りを大幅に向上させる回路シミュレーションプ
ログラムを格納したコンピュータ読み取り可能な記録媒
体を提供することにある。
【００２１】さらに又、本発明の他の目的は、回路製造
処理の歩留りを大幅に向上させる回路製造方法を提供す
ることにある。
【００２２】
【課題を解決するための手段】上記の技術的問題に対し
て、発明者らは、特定の回路パラメータに、ゲート長、
ゲート幅のばらつきの大きさを正確に反映させて他の回
路パラメータを抽出することにより、特定の回路パラメ
ータ以外の回路パラメータにゲート長およびゲート幅の
ばらつきの影響がしわ寄せされることを防止することが
できるので、回路パラメータを正確に抽出することがで
き、回路特性を精度良く予測することが可能となり、結
果として、所望の回路特性を備えた回路の製造条件を正
確に決定し、歩留りの高い半導体製造処理が可能となる
という考えに至り、精力的な研究を重ねてきた結果、以
下の特徴を有する技術思想を発案するに至った。
【００２３】上記の考えを反映した本発明の第１の特徴
は、複数の半導体素子の素子構造と電気特性に関する情
報を用いて、素子構造および電気特性の設計値からのず
れに伴う回路特性のばらつきを予測する回路シミュレー
ション装置において、各半導体素子について、素子構造
と電気特性に関する情報を用いてゲート長およびゲート
幅の設計値からのずれ値を算出する手段と、各半導体素
子について、ずれ値を用いてもぐり込み拡散長および拡
散幅に対応する回路パラメータを抽出する手段と、回路
パラメータを半導体素子の解析モデル内に導入し、各半
導体素子について、解析モデル内の他の回路パラメータ
を算出する手段と、算出された回路パラメータを用いて
回路シミュレーションを実行し、各半導体素子に関する
回路特性を導出する手段とを具備する回路シミュレーシ
ョン装置であることにある。
【００２４】これにより、半導体製造処理の歩留りを大
幅に向上させることができる。
【００２５】また、本発明の第２の特徴は、複数の半導
体素子の素子構造と電気特性に関する情報を用いて、素
子構造および電気特性の設計値からのずれに伴う回路特
性のばらつきを予測する回路シミュレーション方法にお
いて、各半導体素子について、素子構造と電気特性に関
する情報を用いてゲート長およびゲート幅の設計値から
のずれ値を算出するステップと、各半導体素子につい
て、ずれ値を用いてもぐり込み拡散長および拡散幅に対
応する回路パラメータを抽出するステップと、回路パラ
メータを半導体素子の解析モデル内に導入し、各半導体
素子について、解析モデル内の他の回路パラメータを算
出するステップと、算出された回路パラメータを用いて
回路シミュレーションを実行し、各半導体素子に関する
回路特性を導出するステップとを有する回路シミュレー
ション方法であることにある。
【００２６】これにより、半導体製造処理の歩留りを大
幅に向上させることができる。
【００２７】さらに、本発明の第３の特徴は、複数の半
導体素子の素子構造と電気特性に関する情報を用いて、
素子構造および電気特性の設計値からのずれに伴う回路
特性のばらつきを予測する回路シミュレーションプログ
ラムを格納したコンピュータ読取り可能な記録媒体にお
いて、各半導体素子について、素子構造と電気特性に関
する情報を用いてゲート長およびゲート幅の設計値から
のずれ値を算出する処理と、各半導体素子について、ず
れ値を用いてもぐり込み拡散長および拡散幅に対応する
回路パラメータを抽出する処理と、回路パラメータを半
導体素子の解析モデル内に導入し、各半導体素子につい
て、解析モデル内の他の回路パラメータを算出する処理
と、算出された回路パラメータを用いて回路シミュレー
ションを実行し、各半導体素子に関する回路特性を導出
する処理とを含み、これらの処理をコンピュータに実行
させる回路シミュレーションプログラムを格納したコン
ピュータ読取り可能な記録媒体であることにある。
【００２８】これにより、半導体製造処理の歩留りを大
幅に向上させることができる。
【００２９】また、本発明の第４の特徴は、複数の半導
体素子の素子構造と電気特性に関する情報を用いて、素
子構造および電気特性の設計値からのずれに伴う回路特
性のばらつきを予測する回路シミュレーション方法にお
いて、各半導体素子について、素子構造と電気特性に関
する情報を用いて真のゲート長およびゲート幅を算出す
るステップと、各半導体素子について、真のゲート長お
よびゲート幅を用いて回路パラメータを抽出するステッ
プと、真のゲート長、ゲート幅および回路パラメータを
用いて、各半導体素子について回路シミュレーションを
実行し、回路特性を導出するステップとを有する回路シ
ミュレーション方法であることにある。
【００３０】これにより、半導体製造処理の歩留りを大
幅に向上させることができる。
【００３１】また、本発明の第５の特徴は、複数の半導
体素子の素子構造と電気特性に関する情報を用いて、素
子構造および電気特性の設計値からのずれに伴う回路特
性のばらつきを予測する回路シミュレーションプログラ
ムを格納したコンピュータ読取り可能な記録媒体におい
て、各半導体素子について、素子構造と電気特性に関す
る情報を用いて真のゲート長およびゲート幅を算出する
処理と、各半導体素子について、真のゲート長およびゲ
ート幅を用いて回路パラメータを抽出する処理と、真の
ゲート長、ゲート幅および前記回路パラメータを用い
て、各半導体素子について回路シミュレーションを実行
し、回路特性を導出する処理とを含み、これらの処理を
コンピュータに実行させる回路シミュレーションプログ
ラムを格納したコンピュータ読取り可能な記録媒体であ
ることにある。
【００３２】これにより、半導体製造処理の歩留りを大
幅に向上させることができる。
【００３３】また、本発明の第６の特徴は、複数の半導
体素子の素子構造と電気特性に関する情報を用いて、素
子構造および電気特性の設計値からのずれに伴う回路特
性のばらつきを予測し、ばらつきを参照して回路の製造
条件を決定し、決定した回路製造条件に基いて回路を製
造する回路製造方法において、各半導体素子について、
素子構造と電気特性に関する情報を用いてゲート長およ
びゲート幅の設計値からのずれ値を算出するステップ
と、各半導体素子について、ずれ値を用いてもぐり込み
拡散長および拡散幅に対応する回路パラメータを抽出す
るステップと、回路パラメータを半導体素子の解析モデ
ル内に導入し、各半導体素子について、解析モデル内の
他の回路パラメータを算出するステップと、算出された
回路パラメータを用いて回路シミュレーションを実行
し、各半導体素子に関する回路特性を導出するステップ
と、導出された回路特性に基づいて回路特性のばらつき
を予測し、所望の回路特性を備えた回路の製造に最適な
製造条件を決定するステップとを有する回路製造方法で
あることにある。
【００３４】これにより、半導体製造処理の歩留りを大
幅に向上させることができる。
【００３５】また、本発明の第７の特徴は、複数の半導
体素子の素子構造と電気特性に関する情報を用いて、素
子構造および電気特性の設計値からのずれに伴う回路特
性のばらつきを予測し、ばらつきを参照して回路の製造
条件を決定し、決定した回路製造条件に基いて回路を製
造する回路製造方法において、各半導体素子について、
素子構造と電気特性に関する情報を用いて真のゲート長
およびゲート幅を算出するステップと、各半導体素子に
ついて、真のゲート長およびゲート幅を用いて回路パラ
メータを抽出するステップと、真のゲート長、ゲート幅
および回路パラメータを用いて、各半導体素子について
回路シミュレーションを実行し、回路特性を導出するス
テップと、導出された回路特性に基づいて回路特性のば
らつきを予測し、所望の回路特性を備えた回路の製造に
最適な製造条件を決定するステップとを有する回路製造
方法であることにある。
【００３６】ここで、記録媒体とは、例えば、半導体メ
モリ、磁気ディスク、光ディスク、光磁気ディスク、磁
気テープ、デジタルビデオディスク等、プログラムを記
録することができるコンピュータ読み取り可能な媒体や
信号等の通信媒体を意味するものとする。
【００３７】なお、回路シミュレーションは、回路パラ
メータに対する主成分分析により得られる主成分を用い
て回路パラメータを記述した、応答曲面モデルを用いて
行なっても良い。
【００３８】また、素子構造と電気特性に関する情報を
プロセス／デバイスシミュレーションにより抽出するこ
とが望ましい。
【００３９】さらに、半導体素子としては、ＭＯＳＦＥ
ＴやＳＯＩ等、ゲート電極を備えた全てのものに適用す
ることが考えられる。
【００４０】
【発明の実施の形態】以下、図１乃至図６を用いて、本
発明の第１および第２の実施形態に係わる回路製造シス
テム、回路製造方法および回路製造プログラムを格納し
たコンピュータ読取り可能な記録媒体の構成および作用
について詳しく説明する。なお、以下の説明では、半導
体素子としてＭＯＳＦＥＴを用いて説明を行なうが、本
発明はこれに限られることはなく、例えば、ＳＯＩデバ
イス等を用いても良く、ゲート電極を備えたものであれ
ばどのような形態のものでも良い。
【００４１】（第１の実施形態）始めに、本発明の第１
の実施形態に係る回路製造システムの構成について説明
する。
【００４２】図１は、本発明の第１の実施形態に係る回
路製造システムの構成を示すブロック図である。
【００４３】本発明の第１の実施形態に係る回路製造シ
ステム１００は、図１に示すように、半導体素子の製造
プロセス時における変動に伴う回路特性のばらつきを予
測し、その結果を参照して回路の製造条件を決定する回
路製造条件抽出装置１１０と、回路製造条件抽出部１１
０が決定した回路製造条件に基いて回路を製造する回路
製造装置１０３とから構成される。
【００４４】また、回路製造条件抽出装置１１０は、プ
ロセス条件、マスクのゲート長Ｌ０およびゲート幅Ｗ０
のそれぞれについてＮ個の乱数を発生し、プロセスシミ
ュレーション用のＮ個のファイルを作成するばらつき発
生部１１１、ばらつき発生部１１１が作製したファイル
を用いて、Ｎ個の半導体素子について、素子構造と不純
物濃度分布に関する情報を抽出するプロセスシミュレー
ション部１１２、プロセスシミュレーション部１１２が
抽出した素子構造と不純物濃度分布に関する情報を用い
てデバイスシミュレーションを実行し、半導体素子の電
気特性を抽出するデバイスシミュレーション部１１３、
半導体素子の素子構造に関する情報と抽出された電気特
性とを用いて、ゲート長およびゲート幅を抽出するゲー
ト長・ゲート幅抽出部１１４、半導体素子の素子構造に
関する情報と抽出された電気特性とを用いて、もぐり込
み拡散長、拡散幅およびもぐり込み拡散長、拡散幅に対
応する回路パラメータを抽出するもぐり込み拡散長・拡
散幅抽出部１１５、解析モデルを用いて回路パラメータ
を抽出する回路パラメータ抽出部１１６、抽出された回
路パラメータを回路シミュレーション用の入力ファイル
に記述した後に回路シミュレーションを実行し、回路特
性を抽出する回路シミュレーション部１１７、抽出され
た回路特性に基づいて、所望の回路特性を備えた回路の
製造に最適な製造条件を決定する回路製造条件抽出部１
１８、回路製造条件抽出装置１１０内の動作制御を支援
するユーザインタフェイス１１９を備える。ここで、ユ
ーザインタフェイス１１９としては、画面表示をするこ
とにより処理操作を支援するグラフィカルユーザインタ
フェイスを用いることが望ましい。
【００４５】さらに、回路製造条件抽出装置１１０は、
回路製造条件抽出装置１１０に係る入力情報および制御
パラメータを入力するための入力部１０１、回路条件抽
出装置１１０に係る出力情報やエラー情報等を出力する
ための出力部１０２に接続されている。ここで、入力部
１０１としてはキーボード、マウスポインタおよびライ
トペン等、出力部１０２としては、プリンタやディスプ
レイ装置等を用いると良い。
【００４６】次に、図２は、本発明の第１の実施形態に
係る回路製造方法を示すフローチャート図である。
【００４７】本発明の第１の実施形態に係る回路製造方
法を用いた回路製造処理は以下のステップにより実行さ
れる。
【００４８】（１）ＭＯＳＦＥＴの製造工程のプロセス
条件と、マスク（設計値）のゲート長Ｌ０およびゲート
幅Ｗ０を記述したプロセスシミュレーション用のファイ
ルを入力する（ファイル入力ステップ、Ｓ２０１）。
【００４９】（２）ばらつき発生部１１１が、入力され
たファイル内のプロセス条件、マスクのゲート長Ｌ０お
よびゲート幅Ｗ０の各々について、正規分布の確率密度
関数を用いて、Ｎ個の乱数を発生させる（ばらつき発生
ステップ、Ｓ２０２） （３）ばらつき発生部１１１が、プロセス条件、マスク
のゲート長Ｌ０およびゲート幅Ｗ０を、Ｎ個の乱数の中
の１つの値でそれぞれ置換し、この処理をＮ回繰り返す
ことにより、Ｎ個のプロセスシミュレーション用の入力
ファイル１〜Ｎを作成する（入力ファイル作成ステッ
プ、Ｓ２０３）。
【００５０】（４）入力ファイルをカウントするための
カウンタｉ（１≦ｉ≦Ｎ）の値を１にリセットする（カ
ウンタリセットステップ、Ｓ２０４）。
【００５１】（５）プロセスシミュレーション部１１２
が、入力ファイルｉ（１≦ｉ≦Ｎ）を用いてプロセスシ
ミュレーションを実行し、ＭＯＳＦＥＴの素子構造と不
純物濃度分布に関する情報を抽出する（素子構造、不純
物濃度分布抽出ステップ、Ｓ２０５）。
【００５２】（６）デバイスシミュレーション部１１３
が、抽出されたＭＯＳＦＥＴの素子構造と不純物濃度分
布に関する情報を入力として、デバイスシミュレーショ
ンを実行し、ＭＯＳＦＥＴの電流電圧特性および容量電
圧特性の２種類の電気特性を抽出する（電気特性解析ス
テップ、Ｓ２０６）。
【００５３】（７）ゲート長・ゲート幅抽出部１１４
が、ＭＯＳＦＥＴの素子構造に関する情報と抽出された
電気特性とを用いて、真の（＝プロセス変動を考慮し
た）ゲート長Ｌactualおよびゲート幅Ｗactualを抽出す
る（ゲート長、ゲート幅抽出ステップ、Ｓ２０７）。
【００５４】（８）もぐり込み拡散長・拡散幅抽出部１
１５が、ＭＯＳＦＥＴの素子構造に関する情報と抽出さ
れた電気特性とを用いて、真のもぐり込み（＝横方向）
拡散長ＬＩＮＴactualおよび拡散幅ＷＩＮＴactualを抽
出する（もぐり込み拡散長の定義については図４参照の
こと）（もぐり込み拡散長・拡散幅抽出ステップ、Ｓ２
０８）。
【００５５】（９）もぐり込み拡散長・拡散幅抽出部１
１５が、（式１）〜（式４）に、マスクのゲート長Ｌ０
とゲート幅Ｗ０、真のゲート長Ｌactualとゲート幅Ｗac
tual、真のもぐり込み拡散長ＬＩＮＴactualと拡散幅Ｗ
ＩＮＴactualを代入し、回路パラメータＬＩＮＴ’、Ｗ
ＩＮＴ’を導出する（ＬＩＮＴ’、ＷＩＮＴ’導出ステ
ップ、Ｓ２０９）。
【００５６】 （式４）：δＬ＝（Ｌactual−Ｌ０）／２ （式５）：δＷ＝（Ｗactual−Ｗ０）／２ （式６）：ＬＩＮＴ’＝ＬＩＮＴactual−δＬ （式７）：ＷＩＮＴ’＝ＷＩＮＴactual−δＷ （１０）回路パラメータ抽出部１１６が、ＭＯＳＦＥＴ
の解析モデル中の回路パラメータＬＩＮＴ、ＷＩＮＴを
ＬＩＮＴ’、ＷＩＮＴ’に置換した後に、回路パラメー
タを置換した解析モデルを用いて他の回路パラメータを
抽出する（回路パラメータ抽出ステップ、Ｓ２１０）。
【００５７】（１１）回路シミュレーション部１１７
が、抽出された回路パラメータを回路シミュレーション
用の入力ファイルに記述し、この入力ファイルを用いて
回路シミュレーションを実行し、回路特性を抽出する
（回路シミュレーションステップ、Ｓ２１１）。ここ
で、回路シミュレーションを実行する際は、ゲート長Ｌ
およびゲート幅Ｗはマスクのそれである、Ｌ０およびＷ
０に固定する。
【００５８】（１２）カウンタｉの値を１更新する（カ
ウンタ更新ステップ、Ｓ２１２）。
【００５９】（１３）カウンタの値がＮ以上であるか否
か判別する（判別ステップ、Ｓ２１３）。判別の結果、
Ｎ以上である場合は（回路特性出力ステップ、Ｓ２１
４）へ、Ｎ以下である場合は（素子構造、不純物濃度分
布抽出ステップ、Ｓ２０５）へそれぞれ移行する。
【００６０】（１４）得られたＮ個の回路特性を出力す
る（回路特性出力ステップ、Ｓ２１４）。
【００６１】（１５）回路製造条件決定部１１８が、出
力された回路特性に基づいて、所望の回路特性を備えた
回路の製造に最適な製造条件を決定する（回路製造条件
決定ステップ、Ｓ２１５）。
【００６２】（１６）回路製造装置１０３が、決定され
た回路製造条件に基づいて、回路を製造する（回路製造
処理ステップ、Ｓ２１６）。
【００６３】なお、本実施形態においては、ＭＯＳＦＥ
Ｔの素子構造と電気特性のばらつきに関する情報をシミ
ュレーションにより抽出したが、シミュレーションでは
なく、プロセス変動の影響を受けた実デバイスの素子構
造と電気特性を実測することにより、ばらつきに関する
情報を抽出しても良い。
【００６４】また、本実施形態においては、回路シミュ
レーション部１１７が、回路パラメータ抽出部１１６が
抽出した回路パラメータを逐一回路シミュレーション用
の入力ファイルに記述して回路特性の抽出を行なうこと
としたが、代わりに、Ｎ個の回路パラメータセットに対
する主成分分析により得られる主成分を用いて、各回路
パラメータを表した応答曲面モデルを回路シミュレーシ
ョン用の入力ファイルに記述して回路特性の抽出を実行
しても良い。
【００６５】このように、本発明の第１の実施形態に係
る回路製造システムおよびその方法においては、特定の
回路パラメータＬＩＮＴ、ＷＩＮＴに、ゲート長、ゲー
ト幅のばらつきの大きさ（Lerr＝Ｌactual−Ｌ０）、
（Ｗerr＝Ｗactual−Ｗ０）を正確に反映させて、ＬＩ
ＮＴ’、ＷＩＮＴ’として他の回路パラメータを抽出す
ることにより、ＬＩＮＴ、ＷＩＮＴ以外の回路パラメー
タにゲート長およびゲート幅のばらつきの影響がしわ寄
せされることを防止することができるので、回路パラメ
ータを正確に抽出することができ、回路特性を精度良く
予測することが可能となり、結果として、所望の回路特
性を備えた回路の製造条件を正確に決定し、歩留りの高
い半導体製造処理が可能となるのである。
【００６６】また、本発明の第１の実施形態に係る回路
製造システムおよびその方法においては、ゲート長、ゲ
ート幅のばらつきの大きさを特定の回路パラメータＬＩ
ＮＴ、ＷＩＮＴに押し込むことにより、回路シミュレー
ション実行時に、ゲート長、ゲート幅の記述箇所に分布
を与えなくとも、ゲート長およびゲート幅のばらつきの
影響をシミュレーション結果に反映させることができる
ので、プロセス変動の影響を考慮して、回路特性を精度
高く評価することが可能となるのである。
【００６７】（第２の実施形態）次に、本発明の第２の
実施形態に係る回路製造システムおよびその方法につい
て説明する。なお、本発明の第２の実施形態に係る回路
製造システムの構成は、第１の実施形態のそれと同じで
あるので、ここでは説明を省略する。そこで、以下で
は、本発明の第２の実施形態に係る回路製造方法につい
て説明する。
【００６８】図３は、本発明の第２の実施形態に係る回
路製造方法を示すフローチャート図である。
【００６９】本発明の第２の実施形態に係る回路製造方
法を用いた回路製造処理は以下のステップにより実行さ
れる。
【００７０】（１）ＭＯＳＦＥＴの製造工程のプロセス
条件と、マスク（設計値）のゲート長Ｌ０およびゲート
幅Ｗ０を記述したプロセスシミュレーション用のファイ
ルを入力する（ファイル入力ステップ、Ｓ３０１）。
【００７１】（２）ばらつき発生部１１１が、入力され
たファイル内のプロセス条件、マスクのゲート長Ｌ０お
よびゲート幅Ｗ０の各々について、正規分布の確率密度
関数を用いて、Ｎ個の乱数を発生させる（ばらつき発生
ステップ、Ｓ３０２） （３）ばらつき発生部１１１が、プロセス条件、マスク
のゲート長Ｌ０およびゲート幅Ｗ０を、Ｎ個の乱数の中
の１つの値でそれぞれ置換し、この処理をＮ回繰り返す
ことにより、Ｎ個のプロセスシミュレーション用の入力
ファイル１〜Ｎを作成する（入力ファイル作成ステッ
プ、Ｓ３０３）。
【００７２】（４）入力ファイルをカウントするための
カウンタｉ（１≦ｉ≦Ｎ）の値を１にリセットする（カ
ウンタリセットステップ、Ｓ３０４）。
【００７３】（５）プロセスシミュレーション部１１２
が、入力ファイルｉ（１≦ｉ≦Ｎ）を用いてプロセスシ
ミュレーションを実行し、ＭＯＳＦＥＴの素子構造と不
純物濃度分布に関する情報を抽出する（素子構造、不純
物濃度分布抽出ステップ、Ｓ３０５）。
【００７４】（６）デバイスシミュレーション部１１３
が、抽出されたＭＯＳＦＥＴの素子構造と不純物濃度分
布に関する情報を入力として、デバイスシミュレーショ
ンを実行し、ＭＯＳＦＥＴの電流電圧特性および容量電
圧特性の２種類の電気特性を抽出する（電気特性解析ス
テップ、Ｓ３０６）。
【００７５】（７）ゲート長・ゲート幅抽出部１１４
が、ＭＯＳＦＥＴの素子構造に関する情報と抽出された
電気特性とを用いて、真のゲート長Ｌactualおよびゲー
ト幅Ｗactualを抽出する（ゲート長、ゲート幅抽出ステ
ップ、Ｓ３０７）。
【００７６】（８）回路パラメータ抽出部１１６が、Ｍ
ＯＳＦＥＴの解析モデル中のゲート長およびゲート幅に
対応する変数に、真のゲート長Ｌactualおよびゲート幅
Ｗactualを代入し、代入した解析モデルを用いて回路パ
ラメータを抽出する（回路パラメータ抽出ステップ、Ｓ
３０８）。
【００７７】（９）回路シミュレーション部１１７が、
回路特性解析用の入力ファイルにおけるゲート長および
ゲート幅の既述部分を真のゲート長Ｌactualおよびゲー
ト幅Ｗactualに置換し、また、抽出された回路パラメー
タを回路シミュレーション用の入力ファイルに記述す
る。そして、この入力ファイルを用いて回路シミュレー
ションを実行し、回路特性を抽出する（回路シミュレー
ションステップ、Ｓ３０９）。なお、回路特性解析用の
入力ファイルにおけるゲート長およびゲート幅の既述部
分は、真のゲート長Ｌactualおよびゲート幅Ｗactualに
置換するのではなく、ゲート長、ゲート幅のマスクデー
タより算出されるゲート長、ゲート幅の平均値とσの正
規分布の確率密度関数で発生させた乱数に置換するよう
にしても良い。
【００７８】（１０）カウンタｉの値を１更新する（カ
ウンタ更新ステップ、Ｓ３１０）。
【００７９】（１１）カウンタの値がＮ以上であるか否
か判別する（判別ステップ、Ｓ３１１）。判別の結果、
Ｎ以上である場合は（回路特性出力ステップ、Ｓ３１
２）へ、Ｎ以下である場合は（素子構造、不純物濃度分
布抽出ステップ、Ｓ３０５）へそれぞれ移行する。
【００８０】（１２）得られたＮ個の回路特性を出力す
る（回路特性出力ステップ、Ｓ３１２）。
【００８１】（１３）製造プロセス条件決定部１１８
が、出力された回路特性に基づいて、所望の回路特性を
備えた回路の製造に最適な製造条件を決定する（回路製
造条件決定ステップ、Ｓ３１３）。
【００８２】（１４）回路製造装置１０３が、決定され
た回路製造条件に基づいて、回路を製造する（回路製造
処理ステップ、Ｓ３１４）。
【００８３】このように、本発明の第２の実施形態に係
る回路製造システムおよびその方法においては、回路パ
ラメータ抽出の際に真のゲート長およびゲート幅を使用
するので、回路パラメータを高精度に抽出することが可
能となる。また、回路特性を解析する際のゲート長、ゲ
ート幅として、ばらつきを考慮した真のゲート長、ゲー
ト幅を与えか、または、乱数で発生させた分布を与える
ことにより、ゲート長とゲート幅にばらつきを与えるこ
とができるので、図６に示すように、ゲート長を固定す
る従来までの方法と異なり、回路特性のばらつきを正確
に評価し、ばらつきの大きさを正確に予測することが可
能となる。
【００８４】尚、本発明の実施形態に係わる回路製造条
件抽出装置は、例えば、図５に示すような概観を有す
る。つまり、本発明の実施形態に係わ回路設計装置は、
コンピュータシステム５０内に製造パラメータ抽出装置
の各要素を内蔵することにより構成される。コンピュー
タシステム５０は、フロッピーディスクドライブ５２お
よび光ディスクドライブ５５を備えている。そして、フ
ロッピーディスクドライブ５２に対してはフロッピーデ
ィスク５３、光ディスクドライブ５５に対しては光ディ
スク５６をそれぞれ挿入し、所定の読み出し操作を行う
ことにより、これらの記録媒体に格納された回路製造プ
ログラムをコンピュータシステム５０内にインストール
することができる。また、適当なドライブ装置５９をコ
ンピュータシステム５０に接続することにより、例え
ば、メモリ装置の役割を担うＲＯＭ５７や、磁気テープ
装置の役割を担うカートリッジ５８を用いて、回路製造
プログラムのインストールを実行することも可能であ
る。
【００８５】また、本発明の実施形態に係わる製造パラ
メータ抽出装置は、プログラム化しコンピュータ読み取
り可能な記録媒体内に格納しても良い。そして、製造パ
ラメータ抽出プログラムを実行する際は、この記録媒体
をコンピュータシステムに読み込ませ、コンピュータシ
ステム内のメモリ等の記録部に回路製造プログラムを格
納し、プログラム中の処理を実行させることにより、本
発明の実施形態に係わる回路製造システムおよびその方
法をコンピュータシステム上で実現することができる。
ここで、記録媒体とは、例えば、半導体メモリ、磁気デ
ィスク、光ディスク、光磁気ディスク、磁気テープ、デ
ジタルビデオディスク等、プログラムを記録することが
できるコンピュータ読み取り可能な媒体や信号等の通信
媒体を意味する。
【００８６】このように、本発明はここでは記載してい
ない様々な実施の形態を包含するということは十分に理
解すべきである。したがって、本発明はこの開示から妥
当な特許請求の範囲に係わる発明特定事項によってのみ
限定されるものでなければならない。
【００８７】
【発明の効果】以上述べてきたように、本発明の回路シ
ミュレーション装置、回路シミュレーション方法、回路
シミュレーションプログラムを格納したコンピュータ読
み取り可能な記録媒体および回路製造方法によれば、所
定の回路パラメータに、ゲート長、ゲート幅のばらつき
の大きさを正確に反映させて他の回路パラメータを抽出
することにより、所定の回路パラメータ以外のものにゲ
ート長およびゲート幅のばらつきの影響がしわ寄せされ
ることを防止することができるので、所望の回路特性を
備えた回路の製造条件を正確に決定し、歩留りの高い半
導体製造処理が可能となる。
【００８８】また、本発明の回路シミュレーション装
置、回路シミュレーション方法、回路シミュレーション
プログラムを格納したコンピュータ読み取り可能な記録
媒体および回路製造方法によれば、ゲート長、ゲート幅
のばらつきの大きさを特定の回路パラメータに押し込む
ので、回路シミュレーション実行時に、ゲート長、ゲー
ト幅の記述箇所に分布を与えなくとも、ゲート長および
ゲート幅のばらつきの影響をシミュレーション結果に反
映させることが可能となり、プロセス変動の影響を考慮
して、回路特性を精度高く評価することが可能となる。
【００８９】さらに、本発明の回路シミュレーション装
置、回路シミュレーション方法、回路シミュレーション
プログラムを格納したコンピュータ読み取り可能な記録
媒体および回路製造方法によれば、回路パラメータ抽出
の際に真のゲート長およびゲート幅を使用するので、回
路パラメータを高精度に抽出することが可能となる。
【００９０】さらにまた、本発明の回路シミュレーショ
ン装置、回路シミュレーション方法、回路シミュレーシ
ョンプログラムを格納したコンピュータ読み取り可能な
記録媒体および回路製造方法によれば、回路特性を解析
する際に、ゲート長とゲート幅にばらつきを与えること
ができるので、回路特性のばらつきを正確に評価し、ば
らつきの大きさを正確に予測することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる回路製造シス
テムの構成を示すブロック図である。
【図２】本発明の第１の実施形態に係わる回路製造方法
を示すフローチャート図である。
【図３】本発明の第２の実施形態に係わる回路製造方法
を示すフローチャート図である。
【図４】本発明の実施形態に係わる回路パラメータ抽出
処理を説明するための模式図である。
【図５】本発明の実施形態に係わる製造条件抽出部の概
観を示す図である。
【図６】本発明および従来技術を用いた電気特性のばら
つき解析結果を示す図である。
【符号の説明】
４０、４３ ゲート幅 ４１ａ，ｂ、４４ａ，ｂ 不純物領域 ４２、４５ 基板 ５０ コンピュータシステム ５１ ディスプレイ ５２ フロッピーディスクドライブ ５３ フロッピーディスク ５４ キーボード ５５ 光ディスクドライブ ５６ 光ディスク ５７ ＲＯＭ ５８ カートリッジ １００ 回路製造システム １０１ 入力部 １０２ 出力部 １０３ 回路製造装置 １１０ 回路製造条件抽出装置 １１１ ばらつき発生部 １１２ プロセスシミュレーション部 １１３ デバイスシミュレーション部 １１４ ゲート長・ゲート幅抽出部 １１５ もぐりこみ拡散長・拡散幅抽出部 １１６ 回路パラメータ抽出部 １１７ 回路シミュレーション部 １１８ 回路製造条件抽出部 １１９ ユーザインタフェイス
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/82 Ｔ 27/04 Ｚ Ｆターム(参考） 5B046 AA08 BA03 JA04 5F038 AZ10 EZ09 EZ20 5F064 CC09 HH02 HH06 HH09 HH11

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 複数の半導体素子の素子構造と電気特性
    に関する情報を用いて、素子構造および電気特性の設計
    値からのずれに伴う回路特性のばらつきを予測する回路
    シミュレーション装置において、 各半導体素子について、素子構造と電気特性に関する情
    報を用いてゲート長およびゲート幅の設計値からのずれ
    値を算出する手段と、 各半導体素子について、前記ずれ値を用いてもぐり込み
    拡散長および拡散幅に対応する回路パラメータを抽出す
    る手段と、 前記回路パラメータを半導体素子の解析モデル内に導入
    し、各半導体素子について、解析モデル内の他の回路パ
    ラメータを算出する手段と、 算出された回路パラメータを用いて回路シミュレーショ
    ンを実行し、各半導体素子に関する回路特性を導出する
    手段とを具備することを特徴とする回路シミュレーショ
    ン装置。
  2. 【請求項２】 前記回路シミュレーションを、前記回路
    パラメータに対する主成分分析により得られる主成分を
    用いて当該回路パラメータを記述した、応答曲面モデル
    を用いて行なうことを特徴とする請求項１に記載の回路
    シミュレーション装置。
  3. 【請求項３】 前記素子構造と電気特性に関する情報を
    プロセス／デバイスシミュレーションにより抽出するプ
    ロセス／デバイスシミュレーション部を備えることを特
    徴とする請求項１又は請求項２に記載の回路シミュレー
    ション装置。
  4. 【請求項４】 複数の半導体素子の素子構造と電気特性
    に関する情報を用いて、素子構造および電気特性の設計
    値からのずれに伴う回路特性のばらつきを予測する回路
    シミュレーション方法において、 各半導体素子について、素子構造と電気特性に関する情
    報を用いてゲート長およびゲート幅の設計値からのずれ
    値を算出するステップと、 各半導体素子について、前記ずれ値を用いてもぐり込み
    拡散長および拡散幅に対応する回路パラメータを抽出す
    るステップと、 前記回路パラメータを半導体素子の解析モデル内に導入
    し、各半導体素子について、解析モデル内の他の回路パ
    ラメータを算出するステップと、 算出された回路パラメータを用いて回路シミュレーショ
    ンを実行し、各半導体素子に関する回路特性を導出する
    ステップとを有することを特徴とする回路シミュレーシ
    ョン方法。
  5. 【請求項５】 前記回路シミュレーションを、前記回路
    パラメータに対する主成分分析により得られる主成分を
    用いて当該回路パラメータを記述した、応答曲面モデル
    を用いて行なうことを特徴とする請求項４に記載の回路
    シミュレーション方法。
  6. 【請求項６】 前記素子構造と電気特性に関する情報を
    プロセス／デバイスシミュレーションにより抽出するス
    テップを有することを特徴とする請求項４又は請求項５
    に記載の回路シミュレーション方法。
  7. 【請求項７】 前記半導体素子はＭＯＳＦＥＴであるこ
    とを特徴とする請求項４、請求項５又は請求項６に記載
    の回路シミュレーション方法。
  8. 【請求項８】 複数の半導体素子の素子構造と電気特性
    に関する情報を用いて、素子構造および電気特性の設計
    値からのずれに伴う回路特性のばらつきを予測する回路
    シミュレーションプログラムを格納したコンピュータ読
    取り可能な記録媒体において、 各半導体素子について、素子構造と電気特性に関する情
    報を用いてゲート長およびゲート幅の設計値からのずれ
    値を算出する処理と、 各半導体素子について、前記ずれ値を用いてもぐり込み
    拡散長および拡散幅に対応する回路パラメータを抽出す
    る処理と、 前記回路パラメータを半導体素子の解析モデル内に導入
    し、各半導体素子について、解析モデル内の他の回路パ
    ラメータを算出する処理と、 算出された回路パラメータを用いて回路シミュレーショ
    ンを実行し、各半導体素子に関する回路特性を導出する
    処理とを含み、これらの処理をコンピュータに実行させ
    ることを特徴とする回路シミュレーションプログラムを
    格納したコンピュータ読取り可能な記録媒体。
  9. 【請求項９】 複数の半導体素子の素子構造と電気特性
    に関する情報を用いて、素子構造および電気特性の設計
    値からのずれに伴う回路特性のばらつきを予測する回路
    シミュレーション方法において、 各半導体素子について、素子構造と電気特性に関する情
    報を用いて真のゲート長およびゲート幅を算出するステ
    ップと、 各半導体素子について、前記真のゲート長およびゲート
    幅を用いて回路パラメータを抽出するステップと、 前記真のゲート長、ゲート幅および前記回路パラメータ
    を用いて、各半導体素子について回路シミュレーション
    を実行し、回路特性を導出するステップとを有すること
    を特徴とする回路シミュレーション方法。
  10. 【請求項１０】 前記半導体素子はＭＯＳＦＥＴである
    ことを特徴とする請求項９に記載の回路シミュレーショ
    ン方法。
  11. 【請求項１１】 複数の半導体素子の素子構造と電気特
    性に関する情報を用いて、素子構造および電気特性の設
    計値からのずれに伴う回路特性のばらつきを予測する回
    路シミュレーションプログラムを格納したコンピュータ
    読取り可能な記録媒体において、 各半導体素子について、素子構造と電気特性に関する情
    報を用いて真のゲート長およびゲート幅を算出する処理
    と、 各半導体素子について、前記真のゲート長およびゲート
    幅を用いて回路パラメータを抽出する処理と、 前記真のゲート長、ゲート幅および前記回路パラメータ
    を用いて、各半導体素子について回路シミュレーション
    を実行し、回路特性を導出する処理とを含み、これらの
    処理をコンピュータに実行させることを特徴とする回路
    シミュレーションプログラムを格納したコンピュータ読
    取り可能な記録媒体。
  12. 【請求項１２】 複数の半導体素子の素子構造と電気特
    性に関する情報を用いて、素子構造および電気特性の設
    計値からのずれに伴う回路特性のばらつきを予測し、当
    該ばらつきを参照して回路の製造条件を決定し、決定し
    た回路製造条件に基いて回路を製造する回路製造方法に
    おいて、 各半導体素子について、素子構造と電気特性に関する情
    報を用いてゲート長およびゲート幅の設計値からのずれ
    値を算出するステップと、 各半導体素子について、ずれ値を用いてもぐり込み拡散
    長および拡散幅に対応する回路パラメータを抽出するス
    テップと、 回路パラメータを半導体素子の解析モデル内に導入し、
    各半導体素子について、解析モデル内の他の回路パラメ
    ータを算出するステップと、 算出された回路パラメータを用いて回路シミュレーショ
    ンを実行し、各半導体素子に関する回路特性を導出する
    ステップと、 導出された回路特性に基づいて回路特性のばらつきを予
    測し、所望の回路特性を備えた回路の製造に最適な製造
    条件を決定するステップとを有することを特徴とする回
    路製造方法。
  13. 【請求項１３】 複数の半導体素子の素子構造と電気特
    性に関する情報を用いて、素子構造および電気特性の設
    計値からのずれに伴う回路特性のばらつきを予測し、ば
    らつきを参照して回路の製造条件を決定し、決定した回
    路製造条件に基いて回路を製造する回路製造方法におい
    て、 各半導体素子について、素子構造と電気特性に関する情
    報を用いて真のゲート長およびゲート幅を算出するステ
    ップと、 各半導体素子について、真のゲート長およびゲート幅を
    用いて回路パラメータを抽出するステップと、 真のゲート長、ゲート幅および回路パラメータを用い
    て、各半導体素子について回路シミュレーションを実行
    し、回路特性を導出するステップと、 導出された回路特性に基づいて回路特性のばらつきを予
    測し、所望の回路特性を備えた回路の製造に最適な製造
    条件を決定するステップとを有することを特徴とする回
    路製造方法。
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