JP2001184022A - プラズマディスプレイパネルの駆動方法 - Google Patents

プラズマディスプレイパネルの駆動方法

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Abstract

(57)【要約】 【課題】プラズマディスプレイパネルに印加する駆動パ
ルスのパルス幅を短くしても良好な画像表示を行うこと
が出来るプラズマディスプレイパネルの駆動方法を提供
することを目的とする。 【解決手段】プラズマディスプレイパネルにおける複数
の表来ラインの内の１表示ライン群に対する画素データ
書込が終了する度に、その１表示ライン群に属する発光
セルの各々に対して維持放電動作を実行する。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、プラズマディスプ
レイパネルの駆動方法に関する。
【０００２】
【従来の技術】近年、表示装置の大画面化にともなって
薄型のものが要求され、各種の薄型表示デバイスが実用
化されている。交流放電型のプラズマディスプレイパネ
ルは、この薄型表示デバイスの１つとして着目されてい
る。図１は、かかるプラズマディスプレイパネルと、こ
れを駆動する駆動装置とからなるプラズマディスプレイ
装置の概略構成を示す図である。
【０００３】図１において、プラズマディスプレイパネ
ルとしてのＰＤＰ１０は、データ電極としてのｍ個の列
電極Ｄ1〜Ｄmと、これら列電極各々と交叉して配列され
ている夫々ｎ個の行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを
備えている。これら行電極Ｘ 1〜Ｘn及び行電極Ｙ1〜Ｙn
は、一対の行電極Ｘ及びＹにてＰＤＰにおける１行分に
対応した表示ラインを担っている。これら列電極Ｄと、
行電極Ｘ及びＹは、放電空間を挟んで互いに対向して配
置された２つのガラス基板各々に形成されており、各行
電極対と列電極との交点にて１画素に対応した放電セル
が形成される構造となっている。
【０００４】この際、各放電セルは、放電現象を利用し
て発光を行うものである為、"発光"及び"非発光"の２つ
の状態しかもたない。つまり、最低輝度(非発光状態)
と、最高輝度(発光状態)の２階調分の輝度しか表現出来
ないのである。そこで、駆動装置１００は、このような
ＰＤＰ１０に対して、入力された映像信号に対応した中
間調の輝度表示を実現させるべく、サブフィールド法を
用いた階調駆動を実施する。
【０００５】サブフィールド法では、入力された映像信
号を各画素毎に対応した例えば４ビットの画素データに
変換し、この４ビットのビット桁各々に対応させて１フ
ィールドを図２に示されるが如く４個のサブフィールド
ＳＦ１〜ＳＦ４に分割する。図３は、１サブフィールド
内において、駆動装置１００が上記ＰＤＰ１０の行電極
対及び列電極に印加する各種駆動パルスの印加タイミン
グを示す図である。
【０００６】図３に示されるように、先ず、駆動装置１
００は、正極性のリセットパルスＲＰXを行電極Ｘ1〜Ｘ
n、負極性のリセットパルスＲＰYを行電極Ｙ1〜Ｙnに印
加する。これらリセットパルスＲＰx及びＲＰYの印加に
応じて、ＰＤＰ１０の全ての放電セルがリセット放電さ
れ、各放電セル内には一様に所定量の壁電荷が形成され
る。その直後に、駆動装置１００は、消去パルスＥＰを
ＰＤＰ１０の行電極Ｘ 1〜Ｘnに一斉に印加する。これに
より、全ての放電セルには消去放電が生起され、上記壁
電荷が消滅する(一斉リセット行程Ｒｃ)。すなわち、か
かる一斉リセット行程Ｒｃによれば、ＰＤＰ１０におけ
る全ての放電セルは、"非発光セル"の状態に初期化され
るのである。
【０００７】次に、駆動装置１００は、入力された映像
信号に対応した１行分毎の画素データパルス群ＤＰ1〜
ＤＰnを順次、列電極Ｄ1-mに印加して行くと共に、各画
素データパルス群ＤＰの印加タイミングにて走査パルス
ＳＰを発生し、これを行電極Ｙ1〜Ｙnへと順次印加して
行く(画素データ書込行程Ｗc)。この際、走査パルスＳ
Ｐが印加された"行"と、高電圧の画素データパルスが印
加された"列"との交差部の放電セルにのみ放電（選択書
込放電）が生じて壁電荷が形成される。これにより、上
記一斉リセット行程Ｒｃにおいて"非発光セル"の状態に
初期化された放電セルは、"発光セル"に推移する。一
方、走査パルスＳＰが印加されたものの、低電圧の画素
データパルスが印加された放電セルには上記選択書込放
電は生起されず、上記一斉リセット行程Ｒｃにて初期化
された状態、つまり"非発光セル"の状態が保持される。
【０００８】次に、駆動装置１００は、図３に示される
ように、維持パルスＩＰXを繰り返し行電極Ｘ1〜Ｘnに
印加すると共に、かかる維持パルスＩＰXとはそのタイ
ミングをずらして維持パルスＩＰYを繰り返し行電極Ｙ1
〜Ｙnに印加する(発光維持行程Ｉｃ)。尚、１サブフィ
ールド内において維持パルスＩＰX及びＩＰYが印加され
る回数は、図２に示されるが如く、各サブフィールドの
重み付けに応じて設定されている。ここで、壁電荷が存
在している放電セル、すなわち"発光セル"のみが、これ
ら維持パルスＩＰX及びＩＰYが印加される度に維持放電
する。つまり、上記画素データ書込行程Ｗｃにおいて"
発光セル"に設定された放電セルのみが、図２に示され
ているが如き、サブフィールドの重み付けに対応した回
数分だけ維持放電に伴う発光を繰り返し、その発光状態
を維持するのである。
【０００９】駆動装置１００は、以上の如き動作を各サ
ブフィールド毎に実施する。この際、各サブフィールド
で生起された上記維持放電の回数の合計(１フィールド
での)により、映像信号に対応した中間調の輝度が表現
されるのである。尚、上記サブフィールド法によって表
現出来る輝度の階調数は、分割されたサブフィールドの
数が多いほど多くなる。ところが、１フィールドの表示
期間は予め定められているので、サブフィールドの数を
多くする為には、図３に示されるが如き各種駆動パルス
のパルス幅を短くする必要がある。
【００１０】しかしながら、駆動パルスのパルス幅を短
くすると誤放電が生じるようになり、結果として良好な
表示品質が得られなくなるという問題が生じた。
【００１１】
【発明が解決しようとする課題】本発明は、かかる問題
を解決すべく為されたものであり、プラズマディスプレ
イパネルに印加する駆動パルスのパルス幅を短くしても
良好な画像表示を行うことが出来るプラズマディスプレ
イパネルの駆動方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明によるプラズマデ
ィスプレイパネルの駆動方法は、複数の表示ライン各々
に対応した行電極と前記行電極に交叉して配列された列
電極との各交点にて１画素に対応した放電セルを形成し
ているプラズマディスプレイパネルの駆動方法であっ
て、前記表示ライン各々を複数の表示ライン群でグルー
プ化すると共に入力映像信号の単位表示期間を複数の分
割表示期間に分割し、前記分割表示期間の内の先頭の前
記分割表示期間においてのみで全ての前記放電セルを発
光セルの状態に初期化するリセット放電を生起せしめる
リセット行程を実行し、前記分割表示期間の各々におい
て、前記入力映像信号に対応した画素データに応じて前
記放電セルの各々を前記発光セル又は非発光セルのいず
れか一方の状態に設定する画素データ書込行程と、前記
表示ライン群各々の内の１の表示ライン群に属する前記
放電セルに対する前記画素データ書込行程が終了する度
に前記１の前記表示ライン群に属する前記発光セルを発
光させるべき維持放電を生起せしめる発光維持行程とを
実行する。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図を
参照しつつ説明する。図４は、本発明による駆動方法に
基づいてプラズマディスプレイパネルを駆動するプラズ
マディスプレイ装置の概略構成を示す図である。図４に
示されるように、かかるプラズマディスプレイ装置は、
プラズマディスプレイパネルとしてのＰＤＰ１０と、Ａ
／Ｄ変換器１、駆動制御回路２、データ変換回路３０、
メモリ４、アドレスドライバ６、第１サスティンドライ
バ７及び第２サスティンドライバ８からなる駆動部と、
から構成されている。
【００１４】ＰＤＰ１０は、アドレス電極としてのｍ個
の列電極Ｄ1〜Ｄmと、これら列電極各々と交叉して配列
されている夫々２ｎ個の行電極Ｘ1〜Ｘ2n及び行電極Ｙ1
〜Ｙ 2nを備えている。この際、行電極Ｘ及び行電極Ｙの
一対にて、ＰＤＰ１０における１つの表示ラインに対応
した行電極を形成している。列電極Ｄ、行電極Ｘ及びＹ
は放電空間に対して誘電体層で被覆されており、各行電
極対と列電極との交点にて１画素に対応した放電セルが
形成される構造となっている。
【００１５】Ａ／Ｄ変換器１は、駆動制御回路２から供
給されるクロック信号に応じて、入力されたアナログの
入力映像信号をサンプリングしてこれを１画素毎に対応
した例えば８ビットの画素データＤに変換し、これをデ
ータ変換回路３０に供給する。図５は、かかるデータ変
換回路３０の内部構成を示す図である。
【００１６】図５に示されるように、データ変換回路３
０は、第１データ変換回路３２、多階調化処理回路３３
及び第２データ変換回路３４によって構成される。第１
データ変換回路３２は、Ａ／Ｄ変換器１から供給された
８ビット(０〜２５５)の画素データＤを図６に示される
が如き変換特性に従って、８ビット(０〜２２４)の変換
画素データＤHに変換して多階調化処理回路３３に供給
する。例えば、第１データ変換回路３２は、図７及び図
８に示されるデータ変換テーブルに基づいて、画素デー
タＤを変換画素データＤHに変換する。
【００１７】このように、後述する多階調化処理回路３
３の前段に第１データ変換回路３２を設けて表示階調
数、多階調化による圧縮ビット数に合わせたデータ変換
を施すことにより、多階調化処理による輝度飽和及び表
示階調がビット境界にない場合に生じる表示特性の平坦
部の発生（すなわち、階調歪みの発生）を防止する。図
９は、多階調化処理回路３３の内部構成を示す図であ
る。
【００１８】図９に示されるように、かかる多階化調処
理回路３３は、誤差拡散処理回路３３０及びディザ処理
回路３５０から構成される。先ず、誤差拡散処理回路３
３０におけるデータ分離回路３３１は、上記第１データ
変換回路３２から供給された８ビットの変換画素データ
ＤH中の上位６ビット分を表示データ、下位２ビット分
を誤差データとして夫々分離する。加算器３３２は、か
かる誤差データとしての第１変換画素データＤH中の下
位２ビット分と、遅延回路３３４からの遅延出力と、係
数乗算器３３５の乗算出力とを加算して得た加算値を遅
延回路３３６に供給する。遅延回路３３６は、加算器３
３２から供給された加算値を、画素データのクロック周
期と同一の時間を有する遅延時間Ｄだけ遅らせ、これを
遅延加算信号ＡＤ1として上記係数乗算器３３５及び遅
延回路３３７に夫々供給する。係数乗算器３３５は、上
記遅延加算信号ＡＤ1に所定係数値Ｋ1(例えば、"7/16")
を乗算して得られた乗算結果を上記加算器３３２に供給
する。遅延回路３３７は、上記遅延加算信号ＡＤ1を更
に(１水平走査期間−上記遅延時間Ｄ×４）なる時間だ
け遅延させたものを遅延加算信号ＡＤ2として遅延回路
３３８に供給する。遅延回路３３８は、かかる遅延加算
信号ＡＤ2を更に上記遅延時間Ｄだけ遅延させたものを
遅延加算信号ＡＤ3として係数乗算器３３９に供給す
る。又、遅延回路３３８は、かかる遅延加算信号ＡＤ2
を更に上記遅延時間Ｄ×２なる時間分だけ遅延させたも
のを遅延加算信号ＡＤ4として係数乗算器３４０に供給
する。更に、遅延回路３３８は、かかる遅延加算信号Ａ
Ｄ2を上記遅延時間Ｄ×３なる時間分だけ遅延させたも
のを遅延加算信号ＡＤ5として係数乗算器３４１に供給
する。係数乗算器３３９は、上記遅延加算信号ＡＤ 3に
所定係数値Ｋ2(例えば、"3/16")を乗算して得られた乗
算結果を加算器３４２に供給する。係数乗算器３４０
は、上記遅延加算信号ＡＤ4に所定係数値Ｋ3(例えば、"
5/16")を乗算して得られた乗算結果を加算器３４２に供
給する。係数乗算器３４１は、上記遅延加算信号ＡＤ5
に所定係数値Ｋ4(例えば、"1/16")を乗算して得られた
乗算結果を加算器３４２に供給する。加算器３４２は、
上記係数乗算器３３９、３４０及び３４１各々から供給
された乗算結果を加算して得られた加算信号を上記遅延
回路３３４に供給する。遅延回路３３４は、かかる加算
信号を上記遅延時間Ｄなる時間分だけ遅延させて上記加
算器３３２に供給する。加算器３３２は、上記誤差デー
タ(第１変換画素データＤH中の下位２ビット)と、遅延
回路３３４からの遅延出力と、係数乗算器３３５の乗算
出力とを加算し、この際、桁上げがない場合には論理レ
ベル"０"、桁上げがある場合には論理レベル"1"のキャ
リアウト信号ＣOを発生して加算器３３３に供給する。
加算器３３３は、上記表示データ(第１変換画素データ
ＤH中の上位６ビット分)に、上記キャリアウト信号ＣO
を加算したものを６ビットの誤差拡散処理画素データＥ
Ｄとして出力する。
【００１９】以下に、かかる構成からなる誤差拡散処理
回路３３０の動作について説明する。例えば、図１０に
示されるが如きＰＤＰ１０の画素Ｇ(j,k)に対応した誤
差拡散処理画素データＥＤを求める場合、先ず、かかる
画素Ｇ(j,k)の左横の画素Ｇ(j,k-1)、左斜め上の画素Ｇ
(j-1,k-1)、真上の画素Ｇ(j-1,k)、及び右斜め上の画素
Ｇ(j-1,k+1)各々に対応した各誤差データ、すなわち、 画素Ｇ(j,k-1)に対応した誤差データ：遅延加算信号Ａ
Ｄ1 画素Ｇ(j-1,k+1)に対応した誤差データ：遅延加算信号
ＡＤ3 画素Ｇ(j-1,k)に対応した誤差データ：遅延加算信号Ａ
Ｄ4 画素Ｇ(j-1,k-1)に対応した誤差データ：遅延加算信号
ＡＤ5 各々に対して、上述した如き所定の係数値Ｋ1〜Ｋ4をも
って重み付け加算を実施する。次に、この加算結果に、
第１変換画素データＤH中の下位２ビット分、すなわち
画素Ｇ(j,k)に対応した誤差データを加算し、この際得
られた１ビットのキャリアウト信号ＣOを第１変換画素
データＤH中の上位６ビット分、すなわち画素Ｇ(j,k)に
対応した表示データに加算したものを誤差拡散処理画素
データＥＤとする。
【００２０】すなわち、誤差拡散処理回路３３０は、第
１変換画素データＤH中の上位６ビット分を表示デー
タ、残りの下位ビットを誤差データとして捉え、周辺画
素｛Ｇ(j,k-1)、Ｇ(j-1,k+1)、Ｇ(j-1,k)、Ｇ(j-1,k-
1)｝各々での誤差データを重み付け加算したものを、上
記表示データに反映させるようにしている。かかる動作
により、原画素｛Ｇ(j,k)｝における下位ビットに対応
した輝度成分が上記周辺画素によって擬似的に表現さ
れ、それ故に８ビットよりも少ないビット数、すなわち
６ビット分の表示データにて、上記８ビット分の画素デ
ータと同等の輝度階調表現が可能になるのである。
【００２１】尚、この誤差拡散の係数値が各画素に対し
て一定に加算されていると、誤差拡散パターンによるノ
イズが視覚的に確認される場合があり画質を損なってし
まう。そこで、後述するディザ係数の場合と同様に４つ
の画素各々に割り当てるべき誤差拡散の係数Ｋ1〜Ｋ4を
１フィールド(フレーム)毎に変更するようにしても良
い。
【００２２】ディザ処理回路３５０は、かかる誤差拡散
処理回路３３０から供給された誤差拡散処理画素データ
ＥＤにディザ処理を施すことにより、６ビットの誤差拡
散処理画素データＥＤと同等な輝度階調レベルを維持し
つつもビット数を更に４ビットに減らした多階調化処理
画素データＤSを生成する。尚、かかるディザ処理で
は、隣接する複数個の画素により１つの中間表示レベル
を表現するものである。例えば、８ビットの画素データ
の内の上位６ビットの画素データを用いて８ビット相当
の階調表示を行う場合、左右、上下に互いに隣接する４
つの画素を１組とし、この１組の各画素に対応した画素
データ各々に、互いに異なる係数値からなる４つのディ
ザ係数ａ〜ｄを夫々割り当てて加算する。かかるディザ
処理によれば、４画素で４つの異なる中間表示レベルの
組み合わせが発生することになる。よって、例え画素デ
ータのビット数が６ビットであっても、表現出来る輝度
階調レベルは４倍、すなわち、８ビット相当の中間調表
示が可能となるのである。
【００２３】しかしながら、ディザ係数ａ〜ｄなるディ
ザパターンが各画素に対して一定に加算されていると、
このディザパターンによるノイズが視覚的に確認される
場合があり画質を損なってしまう。そこで、ディザ処理
回路３５０においては、４つの画素各々に割り当てるべ
き上記ディザ係数ａ〜ｄを１フィールド毎に変更するよ
うにしている。
【００２４】図１１は、かかるディザ処理回路３５０の
内部構成を示す図である。図１１において、ディザ係数
発生回路３５２は、互いに隣接する４つの画素毎に４つ
のディザ係数ａ、ｂ、ｃ、ｄを発生してこれらを順次加
算器３５１に供給する。これらディザ係数ａ〜ｄ各々
は、例えば、図１２に示されるように、第ｊ行に対応し
た画素Ｇ(j,k)及び画素Ｇ(j,k+1)、第(ｊ＋１)行に対応
した画素Ｇ(j+1,k)及び画素Ｇ(j+1,k+1)なる互いに隣接
した４つの画素各々に割り当てられる。ディザ係数発生
回路３５２は、これら４つの画素各々に割り当てるべき
上記ディザ係数ａ〜ｄを図１２に示されるように１フィ
ールド毎に変更して行く。
【００２５】すなわち、ディザ係数発生回路３５２は、
最初の第１フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ａ 画素Ｇ(j,k+1) ：ディザ係数ｂ 画素Ｇ(j+1,k) ：ディザ係数ｃ 画素Ｇ(j+1,k+1)：ディザ係数ｄ 次の第２フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ｂ 画素Ｇ(j,k+1) ：ディザ係数ａ 画素Ｇ(j+1,k) ：ディザ係数ｄ 画素Ｇ(j+1,k+1)：ディザ係数ｃ 次の第３フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ｄ 画素Ｇ(j,k+1) ：ディザ係数ｃ 画素Ｇ(j+1,k) ：ディザ係数ｂ 画素Ｇ(j+1,k+1)：ディザ係数ａ そして、第４フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ｃ 画素Ｇ(j,k+1) ：ディザ係数ｄ 画素Ｇ(j+1,k) ：ディザ係数ａ 画素Ｇ(j+1,k+1)：ディザ係数ｂ の如き割り当てにてディザ係数ａ〜ｄを循環して繰り返
し発生し、これを加算器３５１に供給する。ディザ係数
発生回路３５２は、上述した如き第１フィールド〜第４
フィールドの動作を繰り返し実行する。すなわち、かか
る第４フィールドでのディザ係数発生動作が終了した
ら、再び、上記第１フィールドの動作に戻って、前述し
た動作を繰り返すのである。加算器３５１は、上記誤差
拡散処理回路３３０から供給されてくる上記画素Ｇ(j,
k)、画素Ｇ(j,k+1)、画素Ｇ(j+1,k)、及び画素Ｇ(j+1,k
+1)各々に対応した誤差拡散処理画素データＥＤ各々
に、上述の如く各フィールド毎に割り当てられたディザ
係数ａ〜ｄを夫々加算し、この際得られたディザ加算画
素データを上位ビット抽出回路３５３に供給する。
【００２６】例えば、図１２に示される第１フィールド
においては、 画素Ｇ(j,k)に対応した誤差拡散処理画素データＥＤ＋
ディザ係数ａ、 画素Ｇ(j,k+1)に対応した誤差拡散処理画素データＥＤ
＋ディザ係数ｂ、 画素Ｇ(j+1,k)に対応した誤差拡散処理画素データＥＤ
＋ディザ係数ｃ、 画素Ｇ(j+1,k+1)に対応した誤差拡散処理画素データＥ
Ｄ＋ディザ係数ｄ の各々をディザ加算画素データとして上位ビット抽出回
路３５３に順次供給して行くのである。上位ビット抽出
回路３５３は、かかるディザ加算画素データの上位４ビ
ット分までを抽出し、これを多階調化画素データＤSと
して出力する。
【００２７】このように、４つの画素各々に割り当てる
べき上記ディザ係数ａ〜ｄを１フィールド毎に変更して
行くことにより、ディザパターンによる視覚的ノイズを
低減させつつも視覚的に多階調化した４ビットの多階調
化画素データＤSを求め、これを第２データ変換回路３
４に供給する。第２データ変換回路３４は、かかる４ビ
ットの多階調化画素データＤSを図１３に示されるが如
き変換テーブルに従って第１〜第１４ビットからなる表
示駆動データＧＤに変換してこれをメモリ４に供給す
る。尚、これら第１〜第１４ビットの各々は、後述する
サブフィールドＳＦ１〜ＳＦ１４の各々に対応したもの
である。
【００２８】以上の如く、上記第１データ変換回路３
２、多階調化処理回路３３及び第２データ変換回路３４
からなるデータ変換回路３０は、８ビットで２５６階調
を表現し得る画素データＤを、図１３に示されるが如き
１５種類の表示駆動データＧＤの内のいずれか１つに変
換してメモリ４に供給するのである。メモリ４は、上記
駆動制御回路２から供給されてくる書込信号に従って上
記表示駆動データＧＤを順次書き込んで記憶する。かか
る書込動作により、１画面（ｎ行、ｍ列）分の表示駆動
データＧＤ11-nmの書き込みが終了すると、メモリ４
は、駆動制御回路２から供給されてくる読出信号に応じ
て、表示駆動データＧＤ 11-nmを同一ビット桁同士にて
１行分毎に順次読み出し、アドレスドライバ６に供給す
る。すなわち、メモリ４は、各々が１４ビットからなる
１画面分の表示駆動データＧＤ11-nmを各ビット桁毎
に、 ＤＢ１11-nm：表示駆動データＧＤ11-nmの第１ビット目 ＤＢ２11-nm：表示駆動データＧＤ11-nmの第２ビット目 ＤＢ３11-nm：表示駆動データＧＤ11-nmの第３ビット目 ＤＢ４11-nm：表示駆動データＧＤ11-nmの第４ビット目 ＤＢ５11-nm：表示駆動データＧＤ11-nmの第５ビット目 ＤＢ６11-nm：表示駆動データＧＤ11-nmの第６ビット目 ＤＢ７11-nm：表示駆動データＧＤ11-nmの第７ビット目 ＤＢ８11-nm：表示駆動データＧＤ11-nmの第８ビット目 ＤＢ９11-nm：表示駆動データＧＤ11-nmの第９ビット目 ＤＢ1011-nm：表示駆動データＧＤ11-nmの第10ビット目 ＤＢ1111-nm：表示駆動データＧＤ11-nmの第11ビット目 ＤＢ1211-nm：表示駆動データＧＤ11-nmの第12ビット目 ＤＢ1311-nm：表示駆動データＧＤ11-nmの第13ビット目 ＤＢ1411-nm：表示駆動データＧＤ11-nmの第14ビット目 の如く１４分割した表示駆動データビットＤＢ１11-nm
〜ＤＢ１４11-nmとして捉え、これらＤＢ１11-nm、ＤＢ
２11-nm、・・・・、ＤＢ１４11-nm各々を、駆動制御回路２
から供給された読出信号に従って１行分毎に順次読み出
してアドレスドライバ６に供給するのである。
【００２９】駆動制御回路２は、上記入力映像信号中の
水平及び垂直同期信号に同期して、上記Ａ／Ｄ変換器１
に対するクロック信号、及びメモリ４に対する書込・読
出信号を発生する。更に、駆動制御回路２は、図１４に
示されるが如き発光駆動フォーマットに基づいて、アド
レスドライバ６、第１サスティンドライバ７及び第２サ
スティンドライバ８各々を駆動制御すべき各種タイミン
グ信号を発生する。
【００３０】図１４に示される発光駆動フォーマット
は、１フィールド(以下、１フレームをも含む表現とす
る)の表示期間を１４個のサブフィールドＳＦ１〜ＳＦ
１４に分割して、ＰＤＰ１０に対する階調駆動を行うも
のである。図１５は、駆動制御回路２から供給されたタ
イミング信号に応じて、上記アドレスドライバ６、第１
サスティンドライバ７及び第２サスティンドライバ８各
々がＰＤＰ１０の列電極Ｄ1〜Ｄm、行電極Ｘ1〜Ｘn及び
Ｙ1〜Ｙnに印加する各種駆動パルスの印加タイミングの
一例を示す図である。尚、図１５においては、図１４に
示されるサブフィールドＳＦ１〜ＳＦ１４の内から、Ｓ
Ｆ１及びＳＦ２での駆動パルスの印加タイミングを抜粋
して示している。
【００３１】図１５では、先ず、サブフィールドＳＦ１
において、第２サスティンドライバ８が、図１５に示さ
れるが如き負極性のリセットパルスＲＰxを発生してこ
れをＰＤＰ１０の全ての行電極Ｘ1〜Ｘnに同時に印加す
る。これと同時に、第１サスティンドライバ７は、図１
５に示されるが如き正極性のリセットパルスＲＰYを発
生してこれをＰＤＰ１０の全ての行電極Ｙ1〜Ｙnに同時
に印加する。これらリセットパルスＲＰx及びＲＰYの印
加に応じて、ＰＤＰ１０中の全ての放電セルがリセット
放電して、各放電セル内には一様に所定の壁電荷が形成
される。これにより、全放電セルは一旦、"発光セル"に
設定される。
【００３２】上記一斉リセット行程Ｒｃの終了後、第２
サスティンドライバ８は、図１５に示されるが如き正極
性のプライミングパルスＰＰXをＰＤＰ１０の全ての行
電極Ｘ1〜Ｘnに同時印加する。かかるプライミングパル
スＰＰXの印加と同時に、第１サスティンドライバ７
は、図１５に示されるが如き正極性で低レベルのキャン
セルパルスＣＰをＰＤＰ１０の第ｋ＋１行〜第２ｋ行を
担う行電極群(以下、行電極群Ｓ２と称する)、並びに第
２ｋ＋１行〜第ｎ行を担う行電極群(以下、行電極群Ｓ
３と称する)夫々に属する行電極Ｙk+1〜Ｙnに同時印加
する。かかるキャンセルパルスＣＰの印加後、第１サス
ティンドライバ７は、図１５に示されるが如き正極性の
プライミングパルスＰＰYをＰＤＰ１０の全ての行電極
Ｙ1〜Ｙnに同時印加する(プライミング行程Ｐc1)。これ
らプライミングパルスＰＰX及びＰＰYの印加により、Ｐ
ＤＰ１０における第１行〜第ｋ行を担う行電極群(以
下、行電極群Ｓ１と称する)に属する行電極Ｙ及びＸ間
のみで２回分のプライミング放電が生起され、この行電
極群Ｓ１に属する各放電セルの放電空間内に荷電粒子が
形成される。尚、上記キャンセルパルスＣＰが印加され
たＰＤＰ１０の第ｋ＋１行〜第ｎ行に属する各放電セル
では、例え、プライミングパルスＰＰX及びＰＰYが印加
されても放電は生じない。
【００３３】かかるプライミング行程Ｐc1の実行後、ア
ドレスドライバ６は、上記メモリ４から供給された表示
駆動データビットＤＢ１11-nm〜ＤＢ１４11-nmの中から
サブフィールドＳＦ１に対応した表示駆動データビット
ＤＢ１11-nmを選出し、更にその中から、第１行〜第ｋ
行に対応した分、つまりＤＢ１11-kmを抽出する。アド
レスドライバ６は、かかるＤＢ１11-km各々の論理レベ
ルに対応した電圧を有する画素データパルスを発生し、
これを１行分毎の画素データパルス群ＤＰ1〜ＤＰkとし
て、順次列電極Ｄ1-mに印加して行く。すなわち、先
ず、上記ＤＢ１11 -kmの内から第１行目に対応した分、
つまりＤＢ１11-1mを抽出し、これらＤＢ１ 11-1m各々の
論理レベルに対応したｍ個分の画素データパルスからな
る画素データパルス群ＤＰ1を生成して列電極Ｄ1-mに印
加する。次に、かかるＤＢ１11-kmの内の第２行目に対
応した分であるＤＢ１21-2mを抽出し、これらＤＢ１
21-2m各々の論理レベルに対応したｍ個分の画素データ
パルスからなる画素データパルス群ＤＰ2を生成して列
電極Ｄ1-mに印加する。以下、同様にして、上記画素デ
ータ書込行程Ｗ1内では、アドレスドライバ６が、ＰＤ
Ｐ１０の第３行〜第ｋ行に対応した画素データパルス群
ＤＰ3〜ＤＰkを１行分毎に順次列電極Ｄ1-mに印加して
行く。尚、アドレスドライバ６は、この表示駆動データ
ビットＤＢが例えば論理レベル"１"である場合には高電
圧、論理レベル"０"である場合には低電圧(０ボルト)の
画素データパルスを発生するものとする。第２サスティ
ンドライバ８は、これら画素データパルス群ＤＰ1〜Ｄ
Ｐk各々に同期して、上記画素データパルスＤＰと同一
パルス幅を有する負極性の走査パルスＳＰを発生し、こ
れを上記行電極群Ｓ１に属する行電極Ｙ1〜Ｙkへと順次
印加して行く(画素データ書込行程Ｗ1)。この際、走査
パルスＳＰが印加され、かつ高電圧の画素データパルス
が印加された上記行電極群Ｓ１に属する放電セルにのみ
放電（選択消去放電）が生起され、その放電セル内部に
残存していた壁電荷が消滅する。つまり、上記一斉リセ
ット行程Ｒｃにおいて"発光セル"の状態に初期化された
放電セルは、"非発光セル"に推移するのである。一方、
走査パルスＳＰが印加されたものの、低電圧の画素デー
タパルスが印加された放電セルには上記選択消去放電は
生起されないので、上記一斉リセット行程Ｒｃにて初期
化された状態、つまり"発光セル"の状態が保持される。
【００３４】尚、上記画素データ書込行程Ｗ1内におい
て印加する上記画素データパルスＤＰ及び走査パルスＳ
Ｐの各々は、図１５のＴ1〜Ｔkに示されるように、上記
プライミング行程Ｐc1の直後は、そのパルス幅を短く
し、時間経過と共に広くして行く。すなわち、プライミ
ング行程Ｐc1の直後においては、このプライミング行程
Ｐc1にて生起されたプライミング放電により各放電セル
の放電空間内には荷電粒子が形成されているので、例え
走査パルス及び画素データパルスのパルス幅を短くして
も良好に選択消去放電を生起させることが可能となるか
らである。
【００３５】上記画素データ書込行程Ｗ1の実行後、第
２サスティンドライバ８は、図１５に示されるが如き正
極性の維持パルスＩＰXをＰＤＰ１０の行電極群Ｓ１に
属する行電極Ｘ1〜Ｘkに同時印加する。その直後に、第
１サスティンドライバ７は、図１５に示されるが如き正
極性の維持パルスＩＰYをＰＤＰ１０の行電極群Ｓ１に
属する行電極Ｙ1〜Ｙkに同時印加する(第１発光維持行
程Ｉ１1)。これら維持パルスＩＰX及びＩＰYの交互印加
により、上記行電極群Ｓ１に属し、かつ"発光セル"の状
態にある放電セルのみに、発光を伴う２回分の維持放電
が生起される。
【００３６】従って、上記画素データ書込行程Ｗ1での
選択消去放電によって形成されたものの時間経過ととも
に減少してしまった荷電粒子は、上記２回分の維持放電
によって再形成される。又、上記第１発光維持行程Ｉ１
1と同時に、第２サスティンドライバ８は、図１５に示
されるが如き正極性のプライミングパルスＰＰXを上記
行電極群Ｓ２に属する行電極Ｘk+1〜Ｘ2kに同時印加す
る。かかるプライミングパルスＰＰXの印加と同時に、
第１サスティンドライバ７は、図１５に示されるが如き
正極性で低レベルのキャンセルパルスＣＰを上記行電極
群Ｓ３に属する行電極Ｙ2k+1〜Ｙnに同時印加する。か
かるキャンセルパルスＣＰの印加後、第１サスティンド
ライバ７は、図１５に示されるが如き正極性のプライミ
ングパルスＰＰYを上記行電極群Ｓ２及びＳ３に属する
行電極Ｙk+1〜Ｙnに同時印加する(プライミング行程Ｐc
2)。これらプライミングパルスＰＰX及びＰＰYの印加に
より、ＰＤＰ１０における上記行電極群Ｓ２に属する行
電極Ｙ及びＸ間のみで２回分のプライミング放電が生起
され、この行電極群Ｓ２に属する各放電セルの放電空間
内に荷電粒子が形成される。尚、上記キャンセルパルス
ＣＰが印加された行電極群Ｓ３に属する各放電セルで
は、例え、プライミングパルスＰＰX及びＰＰYが印加さ
れても上記プライミング放電は生じない。
【００３７】上記第１発光維持行程Ｉ１1及びプライミ
ング行程Ｐc2の実行後、アドレスドライバ６は、上述し
た如きサブフィールドＳＦ１に対応した表示駆動データ
ビットＤＢ１11-nmの中から第ｋ＋１行〜第２ｋ行に対
応した分、つまりＤＢ１(k+1) ,1-2k,mを抽出する。アド
レスドライバ６は、このＤＢ１(k+1),1-2k,m各々の論理
レベルに対応した電圧を有する画素データパルスを発生
し、これを１行分毎の画素データパルス群ＤＰk+1〜Ｄ
Ｐ2kとして、順次列電極Ｄ1-mに印加して行く。第２サ
スティンドライバ８は、これら画素データパルス群ＤＰ
k+1〜ＤＰ2k各々に同期して、上記画素データパルスＤ
Ｐと同一パルス幅を有する負極性の走査パルスＳＰを発
生し、これを行電極群Ｓ２に属する行電極Ｙk+1〜Ｙ2k
へと順次印加して行く(画素データ書込行程Ｗ2)。この
際、走査パルスＳＰが印加され、かつ高電圧の画素デー
タパルスが印加された上記行電極群Ｓ２に属する放電セ
ルにのみ放電（選択消去放電）が生起され、その放電セ
ル内部に残存していた壁電荷が消滅する。つまり、上記
一斉リセット行程Ｒｃにおいて"発光セル"の状態に初期
化された放電セルは、"非発光セル"に推移するのであ
る。一方、走査パルスＳＰが印加されたものの、低電圧
の画素データパルスが印加された放電セルには上記選択
消去放電は生起されないので、現在の状態が保持され
る。
【００３８】尚、上記画素データ書込行程Ｗ2内におい
て印加する上記画素データパルスＤＰ及び走査パルスＳ
Ｐの各々は、図１５のＴ1〜Ｔkに示されるように、上記
プライミング行程Ｐc2の直後は、そのパルス幅を短く
し、時間経過と共に広くして行く。すなわち、プライミ
ング行程Ｐc2の直後においては、このプライミング行程
Ｐc2にて生起されたプライミング放電により各放電セル
の放電空間内には荷電粒子が形成されているので、例え
走査パルス及び画素データパルスのパルス幅を短くして
も良好に選択消去放電を生起させることが可能となるか
らである。
【００３９】上記画素データ書込行程Ｗ2の実行後、第
２サスティンドライバ８は、図１５に示されるが如き正
極性の維持パルスＩＰXをＰＤＰ１０の行電極群Ｓ１及
びＳ２に属する行電極Ｘ1〜Ｘ2kに同時印加する。これ
と同時に第１サスティンドライバ７は、図１５に示され
るが如き正極性で低レベルのキャンセルパルスＣＰを上
記行電極群Ｓ１に属する行電極Ｙ1〜Ｙkに同時印加す
る。その直後に、第１サスティンドライバ７は、図１５
に示されるが如き正極性の維持パルスＩＰYをＰＤＰ１
０の行電極群Ｓ１及びＳ２に属する行電極Ｙ1〜Ｙ2kに
同時印加する(第１発光維持行程Ｉ１2)。これら維持パ
ルスＩＰX及びＩＰYの交互印加により、上記行電極群Ｓ
２に属し、かつ"発光セル"の状態にある放電セルのみ
に、発光を伴う２回分の維持放電が生起される。
【００４０】従って、上記画素データ書込行程Ｗ2での
選択消去放電によって形成されたものの時間経過ととも
に減少してしまった荷電粒子は、上記２回分の維持放電
によって再形成される。尚、上記キャンセルパルスＣＰ
が印加された行電極群Ｓ１に属する各放電セルでは、例
え、維持パルスＩＰX及びＩＰYが印加されても上記維持
放電は生じない。
【００４１】又、上記第１発光維持行程Ｉ１2と同時
に、第２サスティンドライバ８は、図１５に示されるが
如き正極性のプライミングパルスＰＰXをＰＤＰ１０の
行電極群Ｓ３に属する行電極Ｘ1〜Ｘkに同時印加する。
かかるプライミングパルスＰＰ Xの印加後、第１サステ
ィンドライバ７は、図１５に示されるが如き正極性のプ
ライミングパルスＰＰYをＰＤＰ１０の行電極群Ｓ３に
属する行電極Ｙ2k+1〜Ｙnに同時印加する(プライミング
行程Ｐc3)。これらプライミングパルスＰＰX及びＰＰY
の印加により、ＰＤＰ１０における上記行電極群Ｓ３に
属する行電極Ｙ及びＸ間のみで２回分のプライミング放
電が生起され、この行電極群Ｓ３に属する各放電セルの
放電空間内に荷電粒子が形成される。
【００４２】これら第１発光維持行程Ｉ１2及びプライ
ミング行程Ｐc3の実行後、アドレスドライバ６は、上述
した如きサブフィールドＳＦ１に対応した表示駆動デー
タビットＤＢ１11-nmの中から第２ｋ＋１行〜第ｎ行に
対応した分、つまりＤＢ１(2k +1),1-n,mを抽出する。ア
ドレスドライバ６は、かかるＤＢ１(2k+1),1-n,m各々の
論理レベルに対応した電圧を有する画素データパルスを
発生し、これを１行分毎の画素データパルス群ＤＰ2k+1
〜ＤＰnとして順次列電極Ｄ1-mに印加して行く。第２サ
スティンドライバ８は、これら画素データパルス群ＤＰ
2k+1〜ＤＰn各々に同期して、上記画素データパルスＤ
Ｐと同一パルス幅を有する負極性の走査パルスＳＰを発
生し、これを行電極群Ｓ３に属する行電極Ｙ2k+1〜Ｙn
へと順次印加して行く(画素データ書込行程Ｗ3)。この
際、走査パルスＳＰが印加され、かつ高電圧の画素デー
タパルスが印加された行電極群Ｓ３に属する放電セルに
のみ放電（選択消去放電）が生起され、その放電セル内
部に残存していた壁電荷が消滅する。つまり、上記一斉
リセット行程Ｒｃにおいて"発光セル"の状態に初期化さ
れた放電セルは、"非発光セル"に推移するのである。一
方、走査パルスＳＰが印加されたものの、低電圧の画素
データパルスが印加された放電セルには上記選択消去放
電は生起されないので、現在の状態が保持される。
【００４３】尚、上記画素データ書込行程Ｗ3内におい
て印加する上記画素データパルスＤＰ及び走査パルスＳ
Ｐの各々は、図１５のＴ1〜Ｔkに示されるように、上記
プライミング行程Ｐc3の直後は、そのパルス幅を短く
し、時間経過と共に広くして行く。すなわち、プライミ
ング行程Ｐc3の直後においては、このプライミング行程
Ｐc3にて生起されたプライミング放電により各放電セル
の放電空間内には荷電粒子が形成されているので、例え
走査パルス及び画素データパルスのパルス幅を短くして
も良好に選択消去放電を生起させることが可能となるか
らである。
【００４４】上記画素データ書込行程Ｗ3の実行後、第
２サスティンドライバ８は、図１５に示されるが如き正
極性の維持パルスＩＰXをＰＤＰ１０における全ての行
電極Ｘ1〜Ｘnに同時印加する。これと同時に、第１サス
ティンドライバ７は、図１５に示されるが如き正極性で
低レベルのキャンセルパルスＣＰを上記行電極群Ｓ１及
びＳ２に属する行電極Ｙ1〜Ｙ2kに同時印加する。その
直後に、第１サスティンドライバ７は、図１５に示され
るが如き正極性の維持パルスＩＰYをＰＤＰ１０の全て
の行電極Ｙ1〜Ｙnに同時印加する(第１発光維持行程Ｉ
１3)。これら維持パルスＩＰX及びＩＰYの交互印加によ
り、上記行電極群Ｓ３に属し、かつ"発光セル"の状態に
ある放電セルのみに、発光を伴う２回分の維持放電が生
起される。
【００４５】従って、上記画素データ書込行程Ｗ3での
選択消去放電によって形成されたものの時間経過ととも
に減少してしまった荷電粒子は、上記２回分の維持放電
によって再形成される。尚、上記キャンセルパルスＣＰ
が印加された行電極群Ｓ１及びＳ２に属する各放電セル
では、例え、維持パルスＩＰX及びＩＰYが印加されても
上記維持放電は生じない。
【００４６】次に、第２サスティンドライバ８は、図１
５に示されるが如き正極性の維持パルスＩＰXをＰＤＰ
１０における全ての行電極Ｘ1〜Ｘnに同時印加する。こ
れと同時に、第１サスティンドライバ７は、図１５に示
されるが如き正極性で低レベルのキャンセルパルスＣＰ
を上記行電極群Ｓ２及びＳ３に属する行電極Ｙ2k+1〜Ｙ
nに同時印加する。その直後に、第１サスティンドライ
バ７は、図１５に示されるが如き正極性の維持パルスＩ
ＰYをＰＤＰ１０の全ての行電極Ｙ1〜Ｙnに同時印加す
る(第３発光維持行程Ｉ３1)。これら維持パルスＩＰX及
びＩＰYの交互印加により、上記行電極群Ｓ１に属し、
かつ"発光セル"の状態にある放電セルのみに、発光を伴
う２回分の維持放電が生起される。尚、上記キャンセル
パルスＣＰが印加された行電極群Ｓ２及びＳ３に属する
各放電セルでは、例え、維持パルスＩＰX及びＩＰYが印
加されても上記維持放電は生じない。
【００４７】この第３発光維持行程Ｉ３1の実行後、ア
ドレスドライバ６は、上記メモリ４から供給された表示
駆動データビットＤＢ１11-nm〜ＤＢ１４11-nmの中から
サブフィールドＳＦ２に対応した表示駆動データビット
ＤＢ２11-nmを選出し、更にその中から、第１行〜第ｋ
行に対応した分、つまりＤＢ２11-kmを抽出する。アド
レスドライバ６は、かかるＤＢ２11-km各々の論理レベ
ルに対応した電圧を有する画素データパルスを発生し、
これを１行分毎の画素データパルス群ＤＰ1〜ＤＰkとし
て、順次列電極Ｄ1-mに印加して行く。すなわち、先
ず、上記ＤＢ２11 -kmの内から第１行目に対応した分、
つまりＤＢ２11-1mを抽出し、これらＤＢ２ 11-1m各々の
論理レベルに対応したｍ個分の画素データパルスからな
る画素データパルス群ＤＰ1を生成して列電極Ｄ1-mに印
加する。次に、かかるＤＢ２11-kmの内の第２行目に対
応した分であるＤＢ２21-2mを抽出し、これらＤＢ２
21-2m各々の論理レベルに対応したｍ個分の画素データ
パルスからなる画素データパルス群ＤＰ2を生成して列
電極Ｄ1-mに印加する。以下、同様にして、サブフィー
ルドＳＦ２での上記画素データ書込行程Ｗ1内では、ア
ドレスドライバ６が、ＰＤＰ１０の第３行〜第ｋ行に対
応した画素データパルス群ＤＰ3〜ＤＰkを１行分毎に順
次列電極Ｄ1-mに印加して行く。第２サスティンドライ
バ８は、これら画素データパルス群ＤＰ1〜ＤＰk各々に
同期して、上記画素データパルスＤＰと同一パルス幅を
有する負極性の走査パルスＳＰを発生し、これを行電極
群Ｓ１に属する行電極Ｙ1〜Ｙkへと順次印加して行く
(画素データ書込行程Ｗ1)。この際、走査パルスＳＰが
印加され、かつ高電圧の画素データパルスが印加された
上記行電極群Ｓ１に属する放電セルにのみ選択消去放電
が生起され、その放電セル内部に残存していた壁電荷が
消滅する。つまり、上記一斉リセット行程Ｒｃにおい
て"発光セル"の状態に初期化された放電セルは、"非発
光セル"に推移するのである。一方、走査パルスＳＰが
印加されたものの、低電圧の画素データパルスが印加さ
れた放電セルには上記選択消去放電は生起されないの
で、現在の状態が保持される。
【００４８】尚、上記サブフィールドＳＦ２での画素デ
ータ書込行程Ｗ1内において印加する上記画素データパ
ルスＤＰ及び走査パルスＳＰの各々は、図１５のＴ1〜
Ｔkに示されるように、上記発光維持行程Ｉ３1の直後
は、そのパルス幅を短くし、時間経過と共に広くして行
く。すなわち、発光維持行程Ｉ３1の直後においては、
この発光維持行程Ｉ３1にて生起された維持放電により
各放電セルの放電空間内には荷電粒子が形成されている
ので、例え走査パルス及び画素データパルスのパルス幅
を短くしても良好に選択消去放電を生起させることが可
能となるからである。
【００４９】かかるサブフィールドＳＦ２での画素デー
タ書込行程Ｗ1が終了すると、第２サスティンドライバ
８は、図１５に示されるが如き正極性の維持パルスＩＰ
XをＰＤＰ１０における全ての行電極Ｘ1〜Ｘnに同時印
加する。これと同時に、第１サスティンドライバ７は、
図１５に示されるが如き正極性で低レベルのキャンセル
パルスＣＰを上記行電極群Ｓ１及びＳ３に属する行電極
Ｙに同時印加する。その直後に、第１サスティンドライ
バ７は、図１５に示されるが如き正極性の維持パルスＩ
ＰYをＰＤＰ１０の全ての行電極Ｙ1〜Ｙnに同時印加す
る(第３発光維持行程Ｉ３2)。これら維持パルスＩＰX及
びＩＰYの交互印加により、上記行電極群Ｓ２に属し、
かつ"発光セル"の状態にある放電セルのみに、発光を伴
う２回分の維持放電が生起される。尚、上記キャンセル
パルスＣＰが印加された行電極群Ｓ１及びＳ３に属する
各放電セルでは、例え、維持パルスＩＰX及びＩＰYが印
加されても上記維持放電は生じない。
【００５０】この第３発光維持行程Ｉ３2の実行後、ア
ドレスドライバ６は、上述した如きサブフィールドＳＦ
２に対応した表示駆動データビットＤＢ２11-nmの中か
ら、第ｋ＋１行〜第２ｋ行に対応した分、つまりＤＢ
k+1,1-2k,mを抽出する。アドレスドライバ６は、かかる
ＤＢk+1,1-2k,m各々の論理レベルに対応した電圧を有す
る画素データパルスを発生し、これを１行分毎の画素デ
ータパルス群ＤＰk+1〜ＤＰ2kとして、順次列電極Ｄ1-m
に印加して行く。第２サスティンドライバ８は、これら
画素データパルス群ＤＰk+1〜ＤＰ2k各々に同期して、
上記画素データパルスＤＰと同一パルス幅を有する負極
性の走査パルスＳＰを発生し、これを行電極群Ｓ２に属
する行電極Ｙk+1〜Ｙ2kへと順次印加して行く(画素デー
タ書込行程Ｗ2)。この際、走査パルスＳＰが印加され、
かつ高電圧の画素データパルスが印加された上記行電極
群Ｓ２に属する放電セルにのみ選択消去放電が生起さ
れ、その放電セル内部に残存していた壁電荷が消滅す
る。つまり、上記一斉リセット行程Ｒｃにおいて"発光
セル"の状態に初期化された放電セルは、"非発光セル"
に推移するのである。一方、走査パルスＳＰが印加され
たものの、低電圧の画素データパルスが印加された放電
セルには上記選択消去放電は生起されないので、現在の
状態が保持される。
【００５１】尚、上記サブフィールドＳＦ２での画素デ
ータ書込行程Ｗ2内において印加する上記画素データパ
ルスＤＰ及び走査パルスＳＰの各々は、図１５のＴ1〜
Ｔkに示されるように、上記発光維持行程Ｉ３2の直後
は、そのパルス幅を短くし、時間経過と共に広くして行
く。すなわち、発光維持行程Ｉ３2の直後においては、
この発光維持行程Ｉ３2にて生起された維持放電により
各放電セルの放電空間内には荷電粒子が形成されている
ので、例え走査パルス及び画素データパルスのパルス幅
を短くしても良好に選択消去放電を生起させることが可
能となるからである。
【００５２】かかるサブフィールドＳＦ２での画素デー
タ書込行程Ｗ2が終了すると、第２サスティンドライバ
８は、図１５に示されるが如き正極性の維持パルスＩＰ
XをＰＤＰ１０における全ての行電極Ｘ1〜Ｘnに同時印
加する。これと同時に、第１サスティンドライバ７は、
図１５に示されるが如き正極性で低レベルのキャンセル
パルスＣＰを上記行電極群Ｓ１及びＳ２に属する行電極
Ｙに同時印加する。その直後に、第１サスティンドライ
バ７は、図１５に示されるが如き正極性の維持パルスＩ
ＰYをＰＤＰ１０の全ての行電極Ｙ1〜Ｙnに同時印加す
る(第３発光維持行程Ｉ３3)。これら維持パルスＩＰX及
びＩＰYの交互印加により、上記行電極群Ｓ３に属し、
かつ"発光セル"の状態にある放電セルのみに、発光を伴
う２回分の維持放電が生起される。尚、上記キャンセル
パルスＣＰが印加された行電極群Ｓ１及びＳ３に属する
各放電セルでは、例え、維持パルスＩＰX及びＩＰYが印
加されても上記維持放電は生じない。
【００５３】この第３発光維持行程Ｉ３3の実行後、ア
ドレスドライバ６は、上述した如きサブフィールドＳＦ
２に対応した表示駆動データビットＤＢ２11-nmの中か
ら、第２ｋ＋１行〜第ｎ行に対応した分、つまりＤＢ
2k+1,1-n,mを抽出する。アドレスドライバ６は、かかる
ＤＢ2k+1,1-n,m各々の論理レベルに対応した電圧を有す
る画素データパルスを発生し、これを１行分毎の画素デ
ータパルス群ＤＰ2k+1〜ＤＰnとして、順次列電極Ｄ1-m
に印加して行く。第２サスティンドライバ８は、これら
画素データパルス群ＤＰ2k+1〜ＤＰn各々に同期して、
上記画素データパルスＤＰと同一パルス幅を有する負極
性の走査パルスＳＰを発生し、これを行電極群Ｓ３に属
する行電極Ｙ2k+1〜Ｙnへと順次印加して行く(画素デー
タ書込行程Ｗ3)。この際、走査パルスＳＰが印加され、
かつ高電圧の画素データパルスが印加された上記行電極
群Ｓ３に属する放電セルにのみ選択消去放電が生起さ
れ、その放電セル内部に残存していた壁電荷が消滅す
る。つまり、上記一斉リセット行程Ｒｃにおいて"発光
セル"の状態に初期化された放電セルは、"非発光セル"
に推移するのである。一方、走査パルスＳＰが印加され
たものの、低電圧の画素データパルスが印加された放電
セルには上記選択消去放電は生起されないので、現在の
状態が保持される。
【００５４】尚、上記サブフィールドＳＦ２での上記画
素データ書込行程Ｗ3内において印加する上記画素デー
タパルスＤＰ及び走査パルスＳＰの各々は、図１５のＴ
1〜Ｔkに示されるように、上記発光維持行程Ｉ３3の直
後は、そのパルス幅を短くし、時間経過と共に広くして
行く。すなわち、発光維持行程Ｉ３3の直後において
は、この発光維持行程Ｉ３3にて生起された維持放電に
より各放電セルの放電空間内には荷電粒子が形成されて
いるので、例え走査パルス及び画素データパルス各々の
パルス幅を短くしても良好に選択消去放電を生起させる
ことが可能となるからである。
【００５５】このように、先頭のサブフィールドＳＦ１
内では、先ず、ＰＤＰ１０の全放電セルを"発光セル"の
状態に初期化せしめる一斉リセット行程Ｒcを実行す
る。次に、放電セル内に荷電粒子を形成させるプライミ
ング行程Ｐc1〜Ｐc3、各放電セルを画素データに応じ
て"発光セル"及び"非発光セル"のいずれかに設定する画
素データ書込行程Ｗ1〜Ｗ3、"発光セル"のみを夫々２回
ずつ発光させる第１発光維持行程Ｉ１1〜Ｉ１3及び第３
発光維持行程Ｉ３1〜Ｉ３3を順次実行する。
【００５６】一方、サブフィールドＳＦ２〜ＳＦ１３の
各々においては、図１４に示されるが如く、画素データ
書込行程Ｗ1〜Ｗ3、第１発光維持行程Ｉ１1〜Ｉ１3及び
第３発光維持行程Ｉ３1〜Ｉ３3の各々を上記サブフィー
ルドＳＦ１の場合と同様に実行する。更に、サブフィー
ルドＳＦ２〜ＳＦ１３の各々においては、図１４に示さ
れるように、上記第１発光維持行程Ｉ１と、第３発光維
持行程Ｉ３との間に、上記"発光セル"に設定されている
全ての放電セルを一斉に、各サブフィールドの重み付け
に対応した回数だけ繰り返し維持放電せしめる第２発光
維持行程Ｉ２を実行する。
【００５７】又、最後尾のサブフィールドＳＦ１４で
は、図１４に示されるように、上記画素データ書込行程
Ｗ1〜Ｗ3、第１発光維持行程Ｉ１1〜Ｉ１3、及び第２発
光維持行程Ｉ２、及び全放電セルに残留している壁電荷
を消去させる消去行程Ｅを実行する。尚、上記第２発光
維持行程Ｉ２では、第１サスティンドライバ７及び第２
サスティンドライバ８が、図１５に示されるが如く上記
維持パルスＩＰX及びＩＰYをＰＤＰ１０の行電極Ｙ1〜
Ｙn及びＸ1〜Ｘnに交互に繰り返し印加する。この際、
維持パルスＩＰX及びＩＰYの印加回数は、図１６に示さ
れるように、各サブフィールドの重み付けに応じて、 ＳＦ２：８ ＳＦ３：16 ＳＦ４：28 ＳＦ５：36 ＳＦ６：48 ＳＦ７：60 ＳＦ８：72 ＳＦ９：84 ＳＦ10：96 ＳＦ11：108 ＳＦ12：124 ＳＦ13：136 ＳＦ14：154 であり、その印加回数分だけ"発光セル"に設定されてい
る放電セルが発光することになる。
【００５８】ここで、上記第１発光維持行程Ｉ１、第２
発光維持行程Ｉ２、及び第３発光維持行程Ｉ３各々での
発光回数を加算したものが各サブフィールド内での総発
光回数となる。つまり、第１発光維持行程Ｉ１、及び第
３発光維持行程Ｉ３各々での発光回数は夫々２回である
から、サブフィールドＳＦ１〜ＳＦ１４各々での総発光
回数は、 ＳＦ１：４ ＳＦ２：12 ＳＦ３：20 ＳＦ４：32 ＳＦ５：40 ＳＦ６：52 ＳＦ７：64 ＳＦ８：76 ＳＦ９：88 ＳＦ10：100 ＳＦ11：112 ＳＦ12：128 ＳＦ13：140 ＳＦ14：156 となる。
【００５９】この際、各サブフィールド内において上記
の如き回数分の発光を実施させるか否か、つまり放電セ
ルを"発光セル"に設定するのか、又は"非発光セル"に設
定するのかは、図１３に示されるが如き表示駆動データ
ＧＤのデータパターンによって決定する。かかる表示駆
動データＧＤによれば、図１３の黒丸に示されるよう
に、サブフィールドＳＦ１〜ＳＦ１４の内の１つのサブ
フィールドでの画素データ書込行程Ｗにおいてのみで選
択消去放電が生起されることになる。つまり、先頭サブ
フィールドＳＦ１の一斉リセット行程Ｒｃにて形成され
た壁電荷は上記選択消去放電が生起されるまでの間残留
して"発光セル"の状態を維持するのである。従って、そ
の間に存在するサブフィールド各々(白丸にて示す)での
第１発光維持行程Ｉ１〜Ｉ３において、発光を伴う維持
放電が生起されることになる。この際、サブフィールド
ＳＦ１〜ＳＦ１４各々で実施された維持放電の回数の総
和が、１フィールドでの発光輝度として表現されるので
ある。
【００６０】よって、図１３に示されるが如き１５種類
の表示駆動データＧＤによって得られる発光輝度は、サ
ブフィールドＳＦ１での発光輝度を"１"とした場合、
｛0、1、4、9、16、27、40、56、75、97、122、151、182、217、256｝
なる１５階調分となる。かかる１５段階の階調駆動と、
前述した如き多階調化処理回路３３での多階調化処理に
より、視覚上においては２５６階調相当の輝度が表現さ
れる。
【００６１】以上の如く、本実施例においては、ＰＤＰ
１０におけるｎ個の行電極を、各々ｋ個の行電極からな
る３つの行電極群Ｓ１〜Ｓ３に分けて捉え、１つの行電
極群分の画素データ書込(画素データ書込行程Ｗ1〜3)終
了毎に、直ちにその行電極群に対する初回分(２回)の維
持放電動作を実行する(第１発光維持行程Ｉ１1〜3)。こ
れにより、上記画素データ書込行程Ｗ1〜3での選択消去
放電によって形成されたものの時間経過とともに減少し
てしまった荷電粒子は、かかる維持放電によって再形成
される。
【００６２】従って、続きの維持放電を生起させる(第
２発光維持行程Ｉ２)直前の段階では、この行電極群に
属する放電セル内には上記荷電粒子が残留しているの
で、例え、上記第２発光維持行程Ｉ２において印加する
維持パルスＩＰのパルス幅が短くても、維持放電が正し
く生起されるようになる。更に、各行電極群Ｓ１〜Ｓ３
各々に対する画素データ書込行程Ｗ1〜3各々の直前に、
前のサブフィールドでの第３発光維持行程Ｉ３1〜3を夫
々実行するようにしている。よって、画素データ書込行
程Ｗ1〜3各々の直前の段階において、各放電セル内に
は、かかる第３発光維持行程Ｉ３1〜3各々での維持放電
によって形成された荷電粒子が残留することになる。従
って、例え、画素データ書込行程Ｗ1〜3各々において印
加される走査パルス及び画素データパルスのパルス幅が
短くても、良好に選択消去放電が生起されるようにな
る。
【００６３】従って、本発明によれば、分割するサブフ
ィールドの数を増加させるべくＰＤＰに印加すべき各種
駆動パルス(走査パルス、画素データパルス、維持パル
スＩＰ)のパルス幅を短くしても、各種放電(選択消去放
電及び維持放電)を正しく生起させることが出来るの
で、良好な画像表示が得られるようになる。換言すれ
ば、各サブフィールドにおける画素データ書込行程の時
間短縮が出来る為、１フィールド内に挿入できるサブフ
ィールドの数を増加させることが可能となり、表示画質
が向上するのである。
【００６４】尚、図１５においては、各行電極群Ｓ１、
Ｓ２、Ｓ３の画素データ書込行程での選択消去放電を安
定化すべく、これら行電極群に印加する画素データパル
スＤＰ及び走査パルスＳＰ各々を、行電極群内で走査さ
れる順にそのパルス幅が広くなるようにしているが、更
に１フィールド内のサブフィールドの配列順番に応じて
画素データパルスＤＰ及び走査パルスＳＰ各々のパルス
幅を短くてしても良い。この場合、配列順番が後側のサ
ブフィールドでは、それまでに十分なプライミング粒子
が形成され、選択消去放電が安定するため、１フィール
ド内の先頭のサブフィールドから順にそのパルス幅を短
くすることができる。
【００６５】又、図１３に示される実施例においては、
その黒丸にて示されるように、サブフィールドＳＦ１〜
ＳＦ１４の内のいずれか１の画素データ書込行程Ｗにお
いてのみで、選択消去放電を生起させるようにしてい
る。しかしながら、放電セル内に残留する荷電粒子の量
が少ないと、この選択消去放電が正常に生起されず、放
電セル内の壁電荷を正常に消去できない場合がある。こ
の際、例えＡ／Ｄ変換後の画素データＤが低輝度を示す
データであっても、最高輝度に対応した発光が為されて
しまい、画像品質を著しく低下させるという問題が生じ
る。
【００６６】そこで、第２データ変換回路３４において
用いる変換テーブルを、上記図１３に示されるものから
図１７に示されるものに変更して階調駆動を実施する。
尚、図１７に示されている"＊"は、論理レベル"１"又
は"０"のいずれでも良いことを示し、三角印は、かか
る"＊"が論理レベル"１"である場合に限り選択消去放電
を生起させることを示している。
【００６７】かかる図１７に示される表示駆動データＧ
Ｄによれば、少なくとも連続して２回分の選択消去放電
が実施される。要するに、初回の選択消去放電では画素
データの書込を失敗する恐れがあるので、それ以降に存
在するサブフィールドの内の少なくとも１つで、再度、
選択消去放電を行うことにより、画素データの書込を確
実にし、誤った発光動作を防止しているのである。
【００６８】又、図１４に示される実施例においては、
画素データ書込行程Ｗ1の直後に第１発光維持行程Ｉ１1
を実行するようにしているが、図１８に示されるよう
に、かかる第１発光維持行程Ｉ１1を第２発光維持行程
Ｉ１2と同時に実行するようにしても良い。又、図１４
に示される実施例においては、サブフィールドＳＦ１で
の総発光回数を４回に設定した為に、このサブフィール
ドＳＦ１内には第２発光維持行程Ｉが存在していない。
しかしながら、その総発光回数を６回以上に設定した際
には、サブフィールドＳＦ２〜ＳＦ１４と同様に、第１
発光維持行程Ｉ１と第２発光維持行程Ｉ３との間に第２
発光維持行程Ｉ２を設けて、４回を越えた分の発光をか
かる第２発光維持行程Ｉ２に担わせるようにする。
【００６９】又、上記実施例においては、サブフィール
ドＳＦ１〜ＳＦ１４の全てにおいて、行電極群Ｓ１〜Ｓ
３の如きグループ単位で、画素データ書込及び発光維持
を実施しているが、必ずしも全てのサブフィールドで、
上記グループ毎の画素データ書込及び発光維持を行わな
くても良い。例えば、サブフィールドＳＦ１〜ＳＦ１４
の内の、そのサブフィールド内での総発光回数が比較的
少ないサブフィールドＳＦ１〜ＳＦ７においてのみで、
上述した如きグループ単位での画素データ書込及び発光
維持を行うのである。
【００７０】尚、図１４及び図１８に示される発光駆動
フォーマットにおいては、第２発光維持行程Ｉ２が終了
してから次の第３発光維持行程Ｉ３が開始されるまでの
間隔が、行電極群Ｓ１〜Ｓ３毎に異なっている。この
際、行電極群Ｓ１に属する放電セルにおいては、第２発
光維持行程Ｉ２が終了してから直ちに第３発光維持行程
Ｉ３1が開始される。よって、行電極群Ｓ１に属する放
電セル内には、第２発光維持行程Ｉ２の段階で発生した
荷電粒子が多く残っている。従って、第３発光維持行程
Ｉ３1における維持パルスＩＰの印加により、行電極群
Ｓ１に属する全放電セル内で、ほぼ同一時期に維持放電
が生起される。それ故、かかる期間内において上記維持
放電に伴う電力消費が集中しておこり、全体の電力消費
量が増大することになる。かかる電力消費量の増大によ
って維持パルスＩＰの電圧レベルが降下してしまい、結
果として維持放電に伴う発光時の輝度が低下する。
【００７１】一方、行電極群Ｓ３に属する放電セルにお
いては、第２発光維持行程Ｉ２が終了してから第３発光
維持行程Ｉ３3が開始されるまでには時間が掛かる。そ
のため、行電極群Ｓ３に属する放電セル内では、第２発
光維持行程Ｉ２の段階で発生した荷電粒子は、その時間
経過につれて徐々に消滅して行く。この際、放電セル毎
に荷電粒子の消滅度合いにはバラツキがあるので、維持
パルスＩＰの印加から比較的早い時期に維持放電が生起
される放電セルと、遅れて維持放電が生起される放電セ
ルとがでてくる。従って、行電極群Ｓ３に属する放電セ
ルでは、維持放電に伴う電力消費が時期的に分散するこ
とになり、ある一時期に電力消費量が増大することは無
い。よって、上述した如き行電極群Ｓ１に属する放電セ
ルでのように、維持パルスＩＰの電圧レベルが降下する
ことも無く、維持放電に伴う発光時の輝度低下も無い。
【００７２】このように、行電極群Ｓ１に属する放電セ
ルで生起される維持放電と、行電極群Ｓ３に属する放電
セルで生起される維持放電とでは、その維持放電に伴う
発光に輝度差が生じる為、画面上で均一な表示輝度が得
られないという問題が生じる。そこで、図１４及び図１
８に示される発光駆動フォーマットに代わり図１９に示
される発光駆動フォーマットを採用して、かかる問題に
対処する。
【００７３】図２０は、かかる図１９に示される発光駆
動フォーマットに従ってＰＤＰ１０に印加する各種駆動
パルスの印加タイミングを示す図である。尚、図２０に
おいては、サブフィールドＳＦ１〜ＳＦ１４の内から、
サブフィールドＳＦ１〜ＳＦ２までの駆動パルスの印加
タイミングを抜粋して示すものである。図２０におい
て、先ず、サブフィールドＳＦ１において、第２サステ
ィンドライバ８が負極性のリセットパルスＲＰxを発生
してこれをＰＤＰ１０の全ての行電極Ｘ1〜Ｘnに同時に
印加する。これと同時に、第１サスティンドライバ７
は、正極性のリセットパルスＲＰYを発生してこれをＰ
ＤＰ１０の全ての行電極Ｙ1〜Ｙnに同時に印加する(一
斉リセット行程Ｒc)。かかる一斉リセット行程Ｒcの実
行により、ＰＤＰ１０中の全ての放電セルがリセット放
電して、各放電セル内には一様に所定の壁電荷が形成さ
れる。これにより、全放電セルは一旦、"発光セル"に設
定される。
【００７４】上記一斉リセット行程Ｒｃの終了後、第２
サスティンドライバ８は、正極性のプライミングパルス
ＰＰXをＰＤＰ１０の全ての行電極Ｘ1〜Ｘnに同時印加
する。かかるプライミングパルスＰＰXの印加と同時
に、第１サスティンドライバ７は、図２０に示されるが
如く低レベルて正極性のキャンセルパルスＣＰをＰＤＰ
１０の行電極群Ｓ２及びＳ３夫々に属する行電極Ｙk+1
〜Ｙnに同時印加する。かかるキャンセルパルスＣＰの
印加後、第１サスティンドライバ７は、正極性のプライ
ミングパルスＰＰYをＰＤＰ１０の全ての行電極Ｙ1〜Ｙ
nに同時印加する(プライミング行程ＰC1)。かかるプラ
イミング行程ＰC1の実行により、ＰＤＰ１０の行電極群
Ｓ１に属する放電セル内において２回分のプライミング
放電が生起され、この行電極群Ｓ１に属する各放電セル
の放電空間内に荷電粒子が形成される。尚、上記キャン
セルパルスＣＰが印加された行電極群Ｓ２及びＳ３に属
する放電セル内では放電は生じない。
【００７５】かかるプライミング行程ＰC1の実行後、ア
ドレスドライバ６は、上記メモリ４から供給されたサブ
フィールドＳＦ１に対応した表示駆動データビットＤＢ
１11 -nmの中から、第１行〜第ｋ行に対応した分、つま
りＤＢ１11-kmを抽出する。アドレスドライバ６は、か
かるＤＢ１11-km各々の論理レベルに対応した電圧を有
する画素データパルスを発生し、これを１行分毎の画素
データパルス群ＤＰ1〜ＤＰkとして、順次列電極Ｄ1-m
に印加して行く。そして、これら画素データパルス群Ｄ
Ｐ1〜ＤＰk各々に同期して、第２サスティンドライバ８
は、上記画素データパルスＤＰと同一パルス幅を有する
負極性の走査パルスＳＰを発生し、これを上記行電極群
Ｓ１に属する行電極Ｙ1〜Ｙkへと順次印加して行く(画
素データ書込行程Ｗ1)。この際、走査パルスＳＰが印加
され、かつ高電圧の画素データパルスが印加された上記
行電極群Ｓ１に属する放電セルにのみ放電（選択消去放
電）が生起され、その放電セル内部に残存していた壁電
荷が消滅する。つまり、上記一斉リセット行程Ｒｃにお
いて"発光セル"の状態に初期化された放電セルは、"非
発光セル"に推移するのである。一方、走査パルスＳＰ
が印加されたものの、低電圧の画素データパルスが印加
された放電セルには上記選択消去放電は生起されないの
で、上記一斉リセット行程Ｒｃにて初期化された状態、
つまり"発光セル"の状態が保持される。尚、上記画素デ
ータ書込行程Ｗ1内において印加する上記画素データパ
ルスＤＰ及び走査パルスＳＰの各々は、図２０のＴ1〜
Ｔkに示されるように、上記プライミング行程ＰC1の直
後は、そのパルス幅を短くし、時間経過と共に広くして
行く。
【００７６】上記画素データ書込行程Ｗ1の実行後、第
２サスティンドライバ８は、正極性の維持パルスＩＰX
をＰＤＰ１０の行電極群Ｓ１に属する行電極Ｘ1〜Ｘkに
同時印加する。その直後に、第１サスティンドライバ７
は、正極性の維持パルスＩＰ YをＰＤＰ１０の行電極群
Ｓ１に属する行電極Ｙ1〜Ｙkに同時印加する(第１発光
維持行程Ｉ１1)。これら維持パルスＩＰX及びＩＰYの交
互印加により、上記行電極群Ｓ１に属し、かつ"発光セ
ル"の状態にある放電セルのみに、発光を伴う２回分の
維持放電が生起される。この際、上記画素データ書込行
程Ｗ1での選択消去放電によって形成されたものの時間
経過とともに減少してしまった荷電粒子は、上記２回分
の維持放電によって再形成される。
【００７７】又、上記第１発光維持行程Ｉ１1と同時
に、第２サスティンドライバ８は、正極性のプライミン
グパルスＰＰXを上記行電極群Ｓ２及びＳ３各々に属す
る行電極Ｘk+1〜Ｘnに同時印加する。かかるプライミン
グパルスＰＰXの印加と同時に、第１サスティンドライ
バ７は、正極性で低レベルのキャンセルパルスＣＰを上
記行電極群Ｓ３に属する行電極Ｙ2k+1〜Ｙnに同時印加
する。かかるキャンセルパルスＣＰの印加後、第１サス
ティンドライバ７は、正極性のプライミングパルスＰＰ
Yを上記行電極群Ｓ２及びＳ３に属する行電極Ｙk+1〜Ｙ
nに同時印加する(プライミング行程ＰC2)。かかるプラ
イミング行程ＰC2の実行により、ＰＤＰ１０における上
記行電極群Ｓ２に属する行電極Ｙ及びＸ間のみで２回分
のプライミング放電が生起され、この行電極群Ｓ２に属
する各放電セルの放電空間内に荷電粒子が形成される。
尚、上記キャンセルパルスＣＰが印加された行電極群Ｓ
３に属する各放電セルでは放電は生じない。
【００７８】上記第１発光維持行程Ｉ１1及びプライミ
ング行程ＰC2の実行後、アドレスドライバ６は、上記表
示駆動データビットＤＢ１11-nmの中から第ｋ＋１行〜
第２ｋ行に対応した分、つまりＤＢ１(k+1),1-2k,mを抽
出する。アドレスドライバ６は、このＤＢ１
(k+1),1-2k,m各々の論理レベルに対応した電圧を有する
画素データパルスを発生し、これを１行分毎の画素デー
タパルス群ＤＰk+1〜ＤＰ2kとして、順次列電極Ｄ1-mに
印加して行く。第２サスティンドライバ８は、これら画
素データパルス群ＤＰk+1〜ＤＰ2k各々に同期して、上
記画素データパルスＤＰと同一パルス幅を有する負極性
の走査パルスＳＰを発生し、これを行電極群Ｓ２に属す
る行電極Ｙk+1〜Ｙ2kへと順次印加して行く(画素データ
書込行程Ｗ2)。かかる画素データ書込行程Ｗ2におい
て、走査パルスＳＰが印加され、かつ高電圧の画素デー
タパルスが印加された上記行電極群Ｓ２に属する放電セ
ルにのみ放電（選択消去放電）が生起され、その放電セ
ル内部に残存していた壁電荷が消滅する。つまり、上記
一斉リセット行程Ｒcにおいて"発光セル"の状態に初期
化された放電セルは、"非発光セル"に推移する。一方、
低電圧の画素データパルスが印加された放電セルには上
記選択消去放電は生起されないので、現在の状態が保持
される。尚、上記画素データ書込行程Ｗ2内において印
加する上記画素データパルスＤＰ及び走査パルスＳＰ各
々のパルス幅は、図２０のＴ1〜Ｔkに示されるように、
上記プライミング行程ＰC2の直後は短くし、時間経過と
共に広くして行く。
【００７９】上記画素データ書込行程Ｗ2の実行後、第
２サスティンドライバ８は、正極性の維持パルスＩＰX
をＰＤＰ１０の行電極群Ｓ１及びＳ２に属する行電極Ｘ
1〜Ｘ 2kに同時印加する。これと同時に第１サスティン
ドライバ７は、正極性で低レベルのキャンセルパルスＣ
Ｐを上記行電極群Ｓ１に属する行電極Ｙ1〜Ｙkに同時印
加する。その直後に、第１サスティンドライバ７は、正
極性の維持パルスＩＰYをＰＤＰ１０の行電極群Ｓ１及
びＳ２に属する行電極Ｙ1〜Ｙ2kに同時印加する(第１発
光維持行程Ｉ１2)。これら維持パルスＩＰX及びＩＰYの
交互印加により、上記行電極群Ｓ２に属し、かつ"発光
セル"の状態にある放電セルのみに、発光を伴う２回分
の維持放電が生起される。この際、上記画素データ書込
行程Ｗ2での選択消去放電によって形成されたものの時
間経過とともに減少してしまった荷電粒子は、上記２回
分の維持放電によって再形成される。尚、上記キャンセ
ルパルスＣＰが印加された行電極群Ｓ１に属する各放電
セルでは放電は生じない。
【００８０】更に、上記第１発光維持行程Ｉ１2と同時
に、第２サスティンドライバ８は、正極性のプライミン
グパルスＰＰXをＰＤＰ１０の行電極群Ｓ３に属する行
電極Ｘ1〜Ｘkに同時印加する。かかるプライミングパル
スＰＰXの印加後、第１サスティンドライバ７は、正極
性のプライミングパルスＰＰYをＰＤＰ１０の行電極群
Ｓ３に属する行電極Ｙ2k+1〜Ｙnに同時印加する(プライ
ミング行程ＰC3)。かかるプライミング行程ＰC3の実行
により、ＰＤＰ１０における上記行電極群Ｓ３に属する
放電セル内において２回分のプライミング放電が生起さ
れ、この行電極群Ｓ３に属する各放電セルの放電空間内
に荷電粒子が形成される。
【００８１】これら第１発光維持行程Ｉ１2及びプライ
ミング行程Ｐc3の実行後、アドレスドライバ６は、上記
表示駆動データビットＤＢ１11-nmの中から第２ｋ＋１
行〜第ｎ行に対応した分、つまりＤＢ１(2k+1),1-n,mを
抽出する。アドレスドライバ６は、かかるＤＢ１
(2k+1),1-n,m各々の論理レベルに対応した電圧を有する
画素データパルスを発生し、これを１行分毎の画素デー
タパルス群ＤＰ2k+1〜ＤＰnとして順次列電極Ｄ1-mに印
加して行く。第２サスティンドライバ８は、これら画素
データパルス群ＤＰ2k+1〜ＤＰn各々に同期して、上記
画素データパルスＤＰと同一パルス幅を有する負極性の
走査パルスＳＰを発生し、これを行電極群Ｓ３に属する
行電極Ｙ2k+1〜Ｙnへと順次印加して行く(画素データ書
込行程Ｗ3)。かかる画素データ書込行程Ｗ3において、
走査パルスＳＰが印加され、かつ高電圧の画素データパ
ルスが印加された行電極群Ｓ３に属する放電セルにのみ
放電（選択消去放電）が生起され、その放電セル内部に
残存していた壁電荷が消滅する。つまり、上記一斉リセ
ット行程Ｒｃにおいて"発光セル"の状態に初期化された
放電セルは、"非発光セル"に推移するのである。一方、
走査パルスＳＰが印加されたものの、低電圧の画素デー
タパルスが印加された放電セルには上記選択消去放電は
生起されないので、現在の状態が保持される。尚、上記
画素データ書込行程Ｗ3内において印加する上記画素デ
ータパルスＤＰ及び走査パルスＳＰの各々は、図２０の
Ｔ1〜Ｔkに示されるように、上記プライミング行程ＰC3
の直後は、そのパルス幅を短くし、時間経過と共に広く
して行く。
【００８２】上記画素データ書込行程Ｗ3の実行後、第
２サスティンドライバ８は、維持パルスＩＰXをＰＤＰ
１０の行電極群Ｓ３に属する行電極Ｘ2k+1〜Ｘnに同時
印加する。その直後に第１サスティンドライバ７は、正
極性の維持パルスＩＰYをＰＤＰ１０の行電極群Ｓ３に
属する行電極Ｙ2k+1〜Ｙnに同時印加する(第１発光維持
行程Ｉ１3)。かかる第１発光維持行程Ｉ１3の実行によ
り、上記行電極群Ｓ３に属し、かつ"発光セル"の状態に
ある放電セルのみに、発光を伴う２回分の維持放電が生
起される。
【００８３】更に、かかる第１発光維持行程Ｉ１3と同
一時期に、第２サスティンドライバ８は、正極性の維持
パルスＩＰXをＰＤＰ１０の行電極群Ｓ１に属する行電
極Ｘ1〜Ｘkに同時印加する。その直後に第１サスティン
ドライバ７は、正極性の維持パルスＩＰYをＰＤＰ１０
の行電極群Ｓ１に属する行電極Ｙ1〜Ｙkに同時印加する
(第３発光維持行程Ｉ３1)。かかる第３発光維持行程Ｉ
３1の実行により、上記行電極群Ｓ１に属し、かつ"発光
セル"の状態にある放電セルのみに、発光を伴う２回分
の維持放電が生起される。
【００８４】又、上記第１発光維持行程Ｉ１3及び第３
発光維持行程Ｉ３1と同一時期に、第２サスティンドラ
イバ８は、正極性の維持パルスＩＰXをＰＤＰ１０の行
電極群Ｓ２に属する行電極Ｘk+1〜Ｘ2kに同時印加す
る。これと同時に第１サスティンドライバ７は、図２０
に示されるが如き正極性で低レベルのキャンセルパルス
ＣＰを行電極群Ｓ２に属する行電極Ｙk+1〜Ｙ2kに同時
印加する。この際、上記キャンセルパルスＣＰが印加さ
れた行電極群Ｓ２に属する放電セルでは、放電は起こら
ない。
【００８５】上記サブフィールドＳＦ１での第３発光維
持行程Ｉ３1が終了すると、アドレスドライバ６は、上
記メモリ４から供給されたサブフィールドＳＦ２に対応
した表示駆動データビットＤＢ２11-nm中から第１行〜
第ｋ行に対応した分、つまりＤＢ２11-kmを抽出する。
アドレスドライバ６は、かかるＤＢ２11-km各々の論理
レベルに対応した電圧を有する画素データパルスを発生
し、これを１行分毎の画素データパルス群ＤＰ1〜ＤＰk
として、順次列電極Ｄ1-mに印加して行く。第２サステ
ィンドライバ８は、これら画素データパルス群ＤＰ1〜
ＤＰk各々に同期して、上記画素データパルスＤＰと同
一パルス幅を有する負極性の走査パルスＳＰを発生し、
これを上記行電極群Ｓ１に属する行電極Ｙ1〜Ｙkへと順
次印加して行く(画素データ書込行程Ｗ1)。かかる画素
データ書込行程Ｗ1において、走査パルスＳＰと同時に
高電圧の画素データパルスが印加された行電極群Ｓ１に
属する放電セルにのみ放電（選択消去放電）が生起さ
れ、その放電セル内部に残存していた壁電荷が消滅す
る。つまり、上記一斉リセット行程Ｒｃにおいて"発光
セル"の状態に初期化された行電極群Ｓ１に属する放電
セルは、"非発光セル"に推移する。一方、走査パルスＳ
Ｐが印加されたものの、低電圧の画素データパルスが印
加された放電セルには上記選択消去放電は生起されず、
上記一斉リセット行程Ｒｃにて初期化された状態、つま
り"発光セル"の状態が保持される。
【００８６】上記画素データ書込行程Ｗ1の実行後、第
２サスティンドライバ８は、正極性の維持パルスＩＰX
をＰＤＰ１０の行電極群Ｓ１に属する行電極Ｘ1〜Ｘkに
同時印加する。その直後に、第１サスティンドライバ７
は、正極性の維持パルスＩＰ YをＰＤＰ１０の行電極群
Ｓ１に属する行電極Ｙ1〜Ｙkに同時印加する(第１発光
維持行程Ｉ１1)。かかる第１発光維持行程Ｉ１1の実行
により、上記行電極群Ｓ１に属し、かつ"発光セル"の状
態にある放電セルのみに、発光を伴う２回分の維持放電
が生起される。従って、上記画素データ書込行程Ｗ1で
の選択消去放電によって形成されたものの時間経過とと
もに減少してしまった荷電粒子は、上記２回分の維持放
電によって再形成される。
【００８７】上記サブフィールドＳＦ２での第１発光維
持行程Ｉ１1と同一時期に、第２サスティンドライバ８
は、正極性の維持パルスＩＰXをＰＤＰ１０の行電極群
Ｓ２に属する行電極Ｘk+1〜Ｘ2kに同時印加する。かか
る維持パルスＩＰXの印加直後に、第１サスティンドラ
イバ７は、正極性の維持パルスＩＰYをＰＤＰ１０の行
電極群Ｓ２に属する行電極Ｙk+1〜Ｙ2kに同時印加する
(第３発光維持行程Ｉ３2)。かかる第３発光維持行程Ｉ
３2の実行により、上記行電極群Ｓ２に属し、かつ"発光
セル"の状態にある放電セルのみに、発光を伴う２回分
の維持放電が生起される。
【００８８】サブフィールドＳＦ２での第１発光維持行
程Ｉ１1、及びサブフィールドＳＦ１での第３発光維持
行程Ｉ３2の終了後、アドレスドライバ６は、サブフィ
ールドＳＦ２に対応した上記表示駆動データビットＤＢ
２11-nmの中から第ｋ＋１行〜第２ｋ行に対応した分、
つまりＤＢ１(k+1),1-2k,mを抽出する。アドレスドライ
バ６は、このＤＢ２(k+1),1-2k,m各々の論理レベルに対
応した電圧を有する画素データパルスを発生し、これを
１行分毎の画素データパルス群ＤＰk+1〜ＤＰ2 kとし
て、順次列電極Ｄ1-mに印加して行く。第２サスティン
ドライバ８は、これら画素データパルス群ＤＰk+1〜Ｄ
Ｐ2k各々に同期して、上記画素データパルスＤＰと同一
パルス幅を有する負極性の走査パルスＳＰを発生し、こ
れを行電極群Ｓ２に属する行電極Ｙk+1〜Ｙ2kへと順次
印加して行く(画素データ書込行程Ｗ2)。かかる画素デ
ータ書込行程Ｗ2において、走査パルスＳＰと同時に高
電圧の画素データパルスが印加された行電極群Ｓ２に属
する放電セルにのみ放電（選択消去放電）が生起され、
その放電セル内部に残存していた壁電荷が消滅する。つ
まり、上記一斉リセット行程Ｒｃにおいて"発光セル"の
状態に初期化された行電極群Ｓ２に属する放電セル
は、"非発光セル"に推移する。一方、走査パルスＳＰが
印加されたものの、低電圧の画素データパルスが印加さ
れた放電セルには上記選択消去放電は生起されず、上記
一斉リセット行程Ｒｃにて初期化された状態、つまり"
発光セル"の状態が保持される。
【００８９】上記画素データ書込行程Ｗ2の実行後、第
２サスティンドライバ８は、正極性の維持パルスＩＰX
をＰＤＰ１０の行電極群Ｓ１に属する行電極Ｘ1〜Ｘkに
同時印加する。その直後に、第１サスティンドライバ７
は、正極性の維持パルスＩＰ YをＰＤＰ１０の行電極群
Ｓ１に属する行電極Ｙ1〜Ｙkに同時印加する(第４発光
維持行程Ｉ４1)。かかる第４発光維持行程Ｉ４1の実行
により、上記行電極群Ｓ１に属し、かつ"発光セル"の状
態にある放電セルのみに、発光を伴う２回分の維持放電
が生起される。
【００９０】上記第４発光維持行程Ｉ４1と同時に、第
２サスティンドライバ８は、正極性の維持パルスＩＰX
をＰＤＰ１０の行電極群Ｓ２に属する行電極Ｘk+1〜Ｘ
2kに同時印加する。かかる維持パルスＩＰXの直後に、
第１サスティンドライバ７は、正極性の維持パルスＩＰ
YをＰＤＰ１０の行電極群Ｓ２に属する行電極Ｙk+1〜Ｙ
2kに同時印加する(第１発光維持行程Ｉ１2)。かかる第
１発光維持行程Ｉ１2の実行により、上記行電極群Ｓ２
に属し、かつ"発光セル"の状態にある放電セルのみに、
発光を伴う２回分の維持放電が生起される。
【００９１】更に、上記第４発光維持行程Ｉ４1と同時
に、第２サスティンドライバ８は、正極性の維持パルス
ＩＰXを行電極群Ｓ３に属する行電極Ｘ2k+1〜Ｘnに同時
印加する。かかる維持パルスＩＰXの印加直後に、第１
サスティンドライバ７は、正極性の維持パルスＩＰYを
上記行電極群Ｓ３に属する行電極Ｙ2k+1〜Ｙnに同時印
加する(第３発光維持行程Ｉ３3)。かかる第３発光維持
行程Ｉ３3の実行により、上記行電極群Ｓ３に属し、か
つ"発光セル"の状態にある放電セルのみに、発光を伴う
２回分の維持放電が生起される。
【００９２】上記第４発光維持行程Ｉ４1、第１発光維
持行程Ｉ１2及び第３発光維持行程Ｉ３3の実行後、アド
レスドライバ６は、サブフィールドＳＦ２に対応した表
示駆動データビットＤＢ２11-nmの中から第２ｋ＋１行
〜第ｎ行に対応した分、つまりＤＢ２(2k+1),1-n,mを抽
出する。アドレスドライバ６は、かかるＤＢ２(2k+1)
,1-n,m各々の論理レベルに対応した電圧を有する画素デ
ータパルスを発生し、これを１行分毎の画素データパル
ス群ＤＰ2k+1〜ＤＰnとして順次列電極Ｄ1-mに印加して
行く。第２サスティンドライバ８は、これら画素データ
パルス群ＤＰ2k+1〜ＤＰn各々に同期して、上記画素デ
ータパルスＤＰと同一パルス幅を有する負極性の走査パ
ルスＳＰを発生し、これを行電極群Ｓ３に属する行電極
Ｙ2k+1〜Ｙ nへと順次印加して行く(画素データ書込行程
Ｗ3)。かかる画素データ書込行程Ｗ 3において、走査パ
ルスＳＰと同時に高電圧の画素データパルスが印加され
た行電極群Ｓ３に属する放電セルにのみ放電（選択消去
放電）が生起され、その放電セル内部に残存していた壁
電荷が消滅する。つまり、上記一斉リセット行程Ｒｃに
おいて"発光セル"の状態に初期化された行電極群Ｓ３に
属する放電セルは、"非発光セル"に推移する。一方、走
査パルスＳＰが印加されたものの、低電圧の画素データ
パルスが印加された放電セルには上記選択消去放電は生
起されず、上記一斉リセット行程Ｒｃにて初期化された
状態、つまり"発光セル"の状態が保持される。
【００９３】上記画素データ書込行程Ｗ3の実行後、第
１サスティンドライバ７及び第２サスティンドライバ８
各々は、上記維持パルスＩＰX及びＩＰYを図２０に示さ
れるが如くＰＤＰ１０の行電極Ｙ1〜Ｙn及びＸ1〜Ｘnに
交互に繰り返し印加する(第２発光維持行程Ｉ２)。かか
る第２発光維持行程Ｉ２の実行により、ＰＤＰ１０にお
ける全放電セルの内の"発光セル"の状態にある放電セル
のみに、繰り返し維持放電が生起され、この維持放電に
伴う発光が繰り返される。
【００９４】上記第２発光維持行程Ｉ２の実行後、次の
サブフィールドＳＦ３での画素データ書込行程Ｗ1が、
上記サブフィールドＳＦ１及びＳＦ２の場合と同様に実
施される。かかるサブフィールドＳＦ３での画素データ
書込行程Ｗ1の終了後、上記サブフィールドＳＦ１及び
ＳＦ２の場合と同様に、第１発光維持行程Ｉ１1が実施
される。 又、かかる第１発光維持行程Ｉ１1と同時期
に、第２サスティンドライバ８は、正極性の維持パルス
ＩＰXをＰＤＰ１０の行電極群Ｓ２に属する行電極Ｘk+1
〜Ｘ2kに同時印加する。かかる維持パルスＩＰXの印加
直後に、第１サスティンドライバ７は、正極性の維持パ
ルスＩＰYをＰＤＰ１０の行電極群Ｓ２に属する行電極
Ｙk+1〜Ｙ2kに同時印加する(第３発光維持行程Ｉ３2)。
かかる第３発光維持行程Ｉ３2の実行により、上記行電
極群Ｓ２に属し、かつ"発光セル"の状態にある放電セル
のみに、発光を伴う２回分の維持放電が生起される。
【００９５】更に、上記第３発光維持行程Ｉ３2と同時
に、第２サスティンドライバ８は、正極性の維持パルス
ＩＰXを行電極群Ｓ３に属する行電極Ｘ2k+1〜Ｘnに同時
印加する。かかる維持パルスＩＰXの印加直後に、第１
サスティンドライバ７は、正極性の維持パルスＩＰYを
上記行電極群Ｓ３に属する行電極Ｙ2k+1〜Ｙnに同時印
加する(第１発光維持行程Ｉ１3)。かかる第１発光維持
行程Ｉ１3の実行により、上記行電極群Ｓ３に属し、か
つ"発光セル"の状態にある放電セルのみに、発光を伴う
２回分の維持放電が生起される。
【００９６】上記第３発光維持行程Ｉ３2及び第４発光
維持行程Ｉ４3の実行後、次のサブフィールドＳＦ３で
の画素データ書込行程Ｗ2が実施される。上記サブフィ
ールドＳＦ３での画素データ書込行程Ｗ2の終了後、上
記サブフィールドＳＦ１及びＳＦ２の場合と同様に、第
４発光維持行程Ｉ４1及び第１発光維持行程Ｉ１2が実施
される。
【００９７】更に、かかる画素データ書込行程Ｗ2の終
了後、第２サスティンドライバ８は、正極性の維持パル
スＩＰXを行電極群Ｓ３に属する行電極Ｘ2k+1〜Ｘnに同
時印加する。かかる維持パルスＩＰXの印加直後に、第
１サスティンドライバ７は、正極性の維持パルスＩＰY
を上記行電極群Ｓ３に属する行電極Ｙ2k+1〜Ｙnに同時
印加する(第３発光維持行程Ｉ３3)。かかる第３発光維
持行程Ｉ３3の実行により、上記行電極群Ｓ３に属し、
かつ"発光セル"の状態にある放電セルのみに、発光を伴
う２回分の維持放電が生起される。
【００９８】以上の如く、図２０に示されるサブフィー
ルドＳＦ２内での動作を、サブフィールドＳＦ３〜ＳＦ
１３各々においても同様に実施する。尚、上記第２発光
維持行程Ｉ２において繰り返し印加する維持パルスＩＰ
X及びＩＰYの回数は、図２１に示されるように、行電極
群Ｓ１〜Ｓ３のいずれに対しても、 ＳＦ２：８ ＳＦ３：16 ＳＦ４：28 ＳＦ５：36 ＳＦ６：48 ＳＦ７：60 ＳＦ８：72 ＳＦ９：84 ＳＦ10：96 ＳＦ11：108 ＳＦ12：124 ＳＦ13：136 である。
【００９９】この際、図１９及び図２１に示されるよう
に、１フィールドにおける最終のサブフィールドＳＦ１
４の第２発光維持行程Ｉ２において印加する維持パルス
ＩＰ X及びＩＰYの回数は、行電極群Ｓ１〜Ｓ３毎に異な
っている。つまり、行電極群Ｓ１に対しては"１５２"回
だけ印加し(第２発光維持行程Ｉ２1)、行電極群Ｓ２に
対しては"１５４"回だけ印加し(第２発光維持行程Ｉ
２2)、行電極群Ｓ３に対しては"１５６"回だけ印加する
(第２発光維持行程Ｉ２3)。そして、サブフィールドＳ
Ｆ１４では、上記第２発光維持行程Ｉ２3の終了後、全
放電セルに残留している壁電荷を消去させる消去行程Ｅ
を実行する。
【０１００】ここで、図２１に示されるように、上記第
１発光維持行程Ｉ１、第２発光維持行程Ｉ２、第３発光
維持行程Ｉ３、第４発光維持行程Ｉ４各々での発光回数
を加算したものが各サブフィールド内での総発光回数と
なる。この際、第１発光維持行程Ｉ１、第３発光維持行
程Ｉ３及び第４発光維持行程Ｉ４各々での発光回数は夫
々２回であるから、サブフィールドＳＦ１〜ＳＦ１４各
々での総発光回数は、図２１に示されるが如く、 ＳＦ１：４ ＳＦ２：12 ＳＦ３：20 ＳＦ４：32 ＳＦ５：40 ＳＦ６：52 ＳＦ７：64 ＳＦ８：76 ＳＦ９：88 ＳＦ10：100 ＳＦ11：112 ＳＦ12：128 ＳＦ13：140 ＳＦ14：156 となる。
【０１０１】尚、各サブフィールド内において上記の如
き回数分の発光を実施させるか否か、つまり放電セル
を"発光セル"に設定するのか、又は"非発光セル"に設定
するのかは、図１３に示される表示駆動データＧＤのデ
ータパターンによって決定する。この表示駆動データＧ
Ｄによれば、図１３の黒丸に示されるように、サブフィ
ールドＳＦ１〜ＳＦ１４の内の１つのサブフィールドで
の画素データ書込行程Ｗにおいてのみで選択消去放電が
生起されることになる。つまり、先頭サブフィールドＳ
Ｆ１の一斉リセット行程Ｒｃにて形成された壁電荷は上
記選択消去放電が生起されるまでの間残留して"発光セ
ル"の状態を維持するのである。従って、その間に存在
するサブフィールド各々(白丸にて示す)での第１発光維
持行程Ｉ１〜第４発光維持行程Ｉ４において、発光を伴
う維持放電が生起されることになる。この際、サブフィ
ールドＳＦ１〜ＳＦ１４各々で実施された維持放電の回
数の総和が、１フィールドでの発光輝度として表現され
る。よって、図１３に示されるが如き１５種類の表示駆
動データＧＤによって得られる発光輝度は、サブフィー
ルドＳＦ１での発光輝度を"１"とした場合、｛0、1、4、9、
16、27、40、56、75、97、122、151、182、217、256｝なる１５階
調分となる。
【０１０２】以上の如く、図１９に示される発光駆動フ
ォーマットを採用しても図１４及び図１８に示される発
光駆動フォーマットと同様な１５段階分の階調駆動が為
される。又、これら図１４及び図１８に示される発光駆
動フォーマットと同様に、１行電極群分に対する画素デ
ータ書込行程の直前及び直後に夫々維持放電を生起させ
ているので、走査パルスＳＰ、画素維持パルスＩＰ各々
のパルス幅を短くすることが可能になる。
【０１０３】更に、図１９に示される発光駆動フォーマ
ットでは、第４発光維持行程Ｉ４を設けることにより、
１サブフィールド内において分散させて実施する各発光
維持行程間の時間間隔を行電極群Ｓ１〜Ｓ３のいずれに
対する駆動時においても略同一にしている。よって、維
持パルスＩＰの印加直前に放電セル内に残留している荷
電粒子の量は、行電極群Ｓ１〜Ｓ３のいずれに属する放
電セル内でも略同一となるので、行電極群Ｓ１〜Ｓ３各
々が担う各画面領域中における維持放電に伴う発光輝度
が略同一になる。従って、ＰＤＰ１０における画面上に
おいて均一な輝度を有する画像表示が為されるようにな
るのである。
【０１０４】ところが、図１９に示される発光駆動フォ
ーマットでは、上記一斉リセット行程Ｒcの終了時点
と、プライミング行程ＰC1〜ＰC3各々の開始時点との時
間間隔が行電極群Ｓ１〜Ｓ３毎に異なっている。よっ
て、プライミング行程ＰC1〜ＰC3各々の開始直前に、各
放電セル内に残存している荷電粒子の量は、行電極群Ｓ
１〜Ｓ３各々に属する放電セル間で異なる。従って、プ
ライミング行程ＰC1〜ＰC3各々で生起されるプライミン
グ放電に伴う発光に輝度差が生じ、その結果、黒表示の
際にＰＤＰ１０の画面上部領域と下部領域とで輝度差が
出てしまう。
【０１０５】そこで、かかる黒表示の際に生じる画面上
の輝度差を防止すべく、図２２(ａ)に示される発光駆動
フォーマットと、図２２(ｂ)に示される発光駆動フォー
マットとを１フィールド毎に交互に切り換えてＰＤＰ１
０に対する発光駆動を行う。尚、図２２(ａ)は、図１９
に示される発光駆動フォーマットと同一であり、図２２
(ｂ)は、図１９に示される発光駆動フォーマットを元に
その画面走査方向を逆に変更したものである。すなわ
ち、図２２(ａ)に示される発光駆動フォーマットでは第
１行から第ｎ行へと１行ずつ順次画素データの書込を行
っていたものを、図２２(ｂ)においては、第ｎ行から第
１行へとその画素データの書込方向を逆に変えたのであ
る。
【０１０６】図２３は、かかる図２２(ｂ)に示される発
光駆動フォーマットに従って各行程内において印加する
各種駆動パルスの印加タイミングを示す図である。尚、
図２３においては、図２０に示されるものと同様にサブ
フィールドＳＦ１及びＳＦ２内での動作のみを抜粋して
示すものである。この際、図２３中の各行程内において
印加する駆動パルスの種類、及びその駆動パルスの印加
によって生起される放電の種類、並びに作用は、図２０
に示されるものと同一である。
【０１０７】図２２に示される駆動によれば、ＰＤＰ１
０の画面上部領域が下部領域よりも暗くなる状態と、画
面上部領域の方が明るくなる状態とが１フィールド毎に
切り替わるので、黒表示又は低輝度表示の際にも両者の
輝度差は感じられなくなる。尚、図１９及び図２２のサ
ブフィールドＳＦ１内において実行しているプライミン
グ行程ＰC1〜ＰC3と、第１発光維持行程Ｉ１1〜Ｉ１3と
を省き、第３発光維持行程Ｉ３1〜Ｉ３3各々で実行すべ
き維持放電の回数を４回にしても良い。この際、プライ
ミング行程自体が無くなるので、当然、上述した如き黒
表示の際の輝度差は生じなくなる。
【０１０８】
【発明の効果】以上詳述した如く、本発明においては、
ＰＤＰ１０における複数の表来ラインの内の１表示ライ
ン群に対する画素データ書込が終了する度に、その１表
示ライン群に属する発光セルの各々に対して維持放電動
作を実行するようにしている。よって、画素データ書込
の際に発生したものの時間経過とともに減少してしまっ
た放電セル内の荷電粒子は上記維持放電によって再形成
されるので、例え、その後にＰＤＰに印加すべき駆動パ
ルスのパルス幅を短くしても誤放電が生じにくくなり、
良好な画像表示が得られるようになる。
【図面の簡単な説明】
【図１】プラズマディスプレイ装置の概略構成を示す図
である。
【図２】発光駆動フォーマットの一例を示す図である。
【図３】１サブフィールド内においてＰＤＰ１０の列電
極及び行電極に印加する駆動パルスの印加タイミングを
示す図である。
【図４】本発明による駆動方法に従ってプラズマディス
プレイパネルを駆動するプラズマディスプレイ装置の概
略構成を示す図である。
【図５】データ変換回路３０の内部構成を示す図であ
る。
【図６】第１データ変換回路３２における変換特性を示
す図である。
【図７】第１データ変換回路３２における変換テーブル
の一例を示す図である。
【図８】第１データ変換回路３２における変換テーブル
の一例を示す図である。
【図９】多階調処理化回路３３の内部構成を示す図であ
る。
【図１０】誤差拡散処理回路３３０の動作を説明する為
の図である。
【図１１】ディザ処理回路３５０の内部構成を示す図で
ある。
【図１２】ディザ処理回路３５０の動作を説明する為の
図である。
【図１３】第２データ変換回路３４の変換テーブル及び
発光駆動パターンを示す図である。
【図１４】本発明による駆動方法に基づく発光駆動フォ
ーマットの一例を示す図である。
【図１５】図１４に示される発光駆動フォーマットに従
ってＰＤＰ１０の列電極及び行電極に印加する各種駆動
パルスの印加タイミングの一部を示す図である。
【図１６】サブフィールドＳＦ１〜ＳＦ１４各々での維
持放電回数を示す図である。
【図１７】第２データ変換回路３４の変換テーブル及び
発光駆動パターンの他の一例を示す図である。
【図１８】本発明による駆動方法に基づく発光駆動フォ
ーマットの他の例を示す図である。
【図１９】本発明による駆動方法に基づく発光駆動フォ
ーマットの他の例を示す図である。
【図２０】図１９に示される発光駆動フォーマットに従
ってＰＤＰ１０の列電極及び行電極に印加する各種駆動
パルスの印加タイミングの一部を示す図である。
【図２１】図１９に示される発光駆動フォーマットに基
づいてサブフィールドＳＦ１〜ＳＦ１４各々で生起すべ
き維持放電回数を示す図である。
【図２２】黒表示の際における画面上の輝度差を低減さ
せる駆動方法を説明する為の図である。
【図２３】図２２(ａ)に示される発光駆動フォーマット
に従ってＰＤＰ１０の列電極及び行電極に印加する各種
駆動パルスの印加タイミングの一部を示す図である。
【主要部分の符号の説明】
２ 駆動制御回路 ６ アドレスドライバ ７ 第１サスティンドライバ ８ 第２サスティンドライバ 10 ＰＤＰ
フロントページの続き (72)発明者 三枝 信彦 山梨県中巨摩郡田富町西花輪2680番地 パ イオニア株式会社内 Ｆターム(参考） 5C080 AA05 DD10 EE29 FF12 FF13 GG09 HH02 HH04 JJ02 JJ04 JJ05

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 複数の表示ライン各々に対応した行電極
    と前記行電極に交叉して配列された列電極との各交点に
    て１画素に対応した放電セルを形成しているプラズマデ
    ィスプレイパネルの駆動方法であって、 前記表示ライン各々を複数の表示ライン群でグループ化
    すると共に入力映像信号の単位表示期間を複数の分割表
    示期間に分割し、 前記分割表示期間の内の先頭の前記分割表示期間におい
    てのみで全ての前記放電セルを発光セルの状態に初期化
    するリセット放電を生起せしめるリセット行程を実行
    し、 前記分割表示期間の各々において、 前記入力映像信号に対応した画素データに応じて前記放
    電セルの各々を前記発光セル又は非発光セルのいずれか
    一方の状態に設定する画素データ書込行程と、 前記表示ライン群各々の内の１の表示ライン群に属する
    前記放電セルに対する前記画素データ書込行程が終了す
    る度に前記１の前記表示ライン群に属する前記発光セル
    を発光させるべき維持放電を生起せしめる発光維持行程
    と、を実行することを特徴とするプラズマディスプレイ
    パネルの駆動方法。
  2. 【請求項２】 前記単位表示期間内でのいずれか１の前
    記分割表示期間での前記画素データ書込行程においての
    みで前記放電セルを前記非発光セルの状態に設定する選
    択消去放電を生起せしめることを特徴とする請求項１記
    載のプラズマディスプレイパネルの駆動方法。
  3. 【請求項３】 前記先頭の前記分割表示期間において、 前記表示ライン群各々の内の１の表示ライン群に属する
    前記放電セルに対する前記画素データ書込行程の直前に
    前記１の表示ライン群に属する前記放電セル各々に対し
    てプライミング放電を生起せしめるプライミング行程を
    実行することを特徴とする請求項１記載のプラズマディ
    スプレイパネルの駆動方法。
  4. 【請求項４】 前記先頭の前記分割表示期間を除く前記
    分割表示期間の各々において、 前記発光維持行程の終了後に全ての前記発光セルを一斉
    に維持放電せしめる第２の発光維持行程を実行すること
    を特徴とする請求項１記載のプラズマディスプレイパネ
    ルの駆動方法。
  5. 【請求項５】 前記先頭の前記分割表示期間を除く前記
    分割表示期間の各々において、 前記表示ライン群各々の内の１の表示ライン群に属する
    前記放電セルに対する前記画素データ書込行程の直前に
    前記１の表示ライン群に属する前記発光セルを発光させ
    るべき維持放電を生起せしめる第３の発光維持行程を実
    行することを特徴とする請求項１記載のプラズマディス
    プレイパネルの駆動方法。
  6. 【請求項６】 複数の表示ライン各々に対応した行電極
    と前記行電極に交叉して配列された列電極との各交点に
    て１画素に対応した放電セルを形成しているプラズマデ
    ィスプレイパネルを入力映像信号に応じて階調駆動する
    プラズマディスプレイパネルの駆動方法であって、 前記入力映像信号の単位表示期間を複数に分割した分割
    表示期間各々の内の先頭の前記分割表示期間においての
    みで全ての前記放電セルを発光セルの状態に初期化する
    リセット放電を生起せしめるリセット行程を実行し、 前記分割表示期間の各々において、 前記入力映像信号に基づく各画素毎の画素データに従っ
    て前記放電セルの各々を前記表示ライン毎に走査しなが
    ら前記発光セル又は非発光セルのいずれか一方の状態に
    設定して行く画素データ書込行程と、 夫々が複数の前記表示ラインからなる表示ライン群各々
    の内の１の表示ライン群に属する前記放電セルに対する
    前記画素データ書込行程が終了する度に前記１の前記表
    示ライン群に属する前記発光セルを発光させる維持放電
    を所定回数だけ生起せしめる第１発光維持行程と、 全ての前記発光セルを一斉に発光させる前記維持放電を
    前記分割表示期間各々の重み付けに対応した回数だけ生
    起せしめる第２発光維持行程と、を実行することを特徴
    とするプラズマディスプレイパネルの駆動方法。
  7. 【請求項７】 前記表示ライン群各々の内の１の表示ラ
    イン群に属する前記放電セルに対する前記画素データ書
    込行程の直前に前記１の前記表示ライン群に属する前記
    発光セルを発光させる前記維持放電を生起せしめる第３
    発光維持行程を更に実行することを特徴とする請求項６
    記載のプラズマディスプレイパネルの駆動方法。
  8. 【請求項８】 前記第１発光維持行程及び前記第３発光
    維持行程と同一時期に、前記第１発光維持行程及び前記
    第３発光維持行程各々の実施されている表示ライン群を
    除く少なくとも１の表示ライン群に属する前記発光セル
    を発光させる前記維持放電を生起せしめる第４発光維持
    行程を更に実行することを特徴とする請求項６及び７記
    載のプラズマディスプレイパネルの駆動方法。
  9. 【請求項９】 前記画素データ書込行程において、前記
    表示ライン各々に対する前記走査の方向を１フィールド
    毎に変更することを特徴とする請求項６記載のプラズマ
    ディスプレイパネルの駆動方法。
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