JP2001183600A - 参照周波数誤差及びファセット毎の誤差補正回路 - Google Patents
参照周波数誤差及びファセット毎の誤差補正回路Info
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- JP2001183600A JP2001183600A JP2000378892A JP2000378892A JP2001183600A JP 2001183600 A JP2001183600 A JP 2001183600A JP 2000378892 A JP2000378892 A JP 2000378892A JP 2000378892 A JP2000378892 A JP 2000378892A JP 2001183600 A JP2001183600 A JP 2001183600A
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- G02B26/08—Optical devices or arrangements for the control of light using movable or deformable optical elements for controlling the direction of light
- G02B26/10—Scanning systems
- G02B26/12—Scanning systems using multifaceted mirrors
- G02B26/121—Mechanical drive devices for polygonal mirrors
- G02B26/122—Control of the scanning speed of the polygonal mirror
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- Facsimile Scanning Arrangements (AREA)
- Manipulation Of Pulses (AREA)
- Laser Beam Printer (AREA)
Abstract
(57)【要約】
【課題】 フェーズロックループを使用して参照周波数
誤差及びファセット毎の誤差を補正する回路を提供す
る。 【解決手段】 フェーズロックループは、各ファセット
の走査の終わりとカウントの終わりとの間の時間差を測
定し、それらをルックアップテーブル内に格納するディ
ジタル位相検出器を含んでいる。フェーズロックループ
はポリゴンの全てのファセットの時間差から、平均時間
値を連続的に生成する。またフェーズロックループは、
各ファセットの誤差を平均時間値に加算し、その結果を
使用して、参照周波数誤差及びファセット毎の誤差の両
方のために画素クロック発信器の周波数を補正する。
誤差及びファセット毎の誤差を補正する回路を提供す
る。 【解決手段】 フェーズロックループは、各ファセット
の走査の終わりとカウントの終わりとの間の時間差を測
定し、それらをルックアップテーブル内に格納するディ
ジタル位相検出器を含んでいる。フェーズロックループ
はポリゴンの全てのファセットの時間差から、平均時間
値を連続的に生成する。またフェーズロックループは、
各ファセットの誤差を平均時間値に加算し、その結果を
使用して、参照周波数誤差及びファセット毎の誤差の両
方のために画素クロック発信器の周波数を補正する。
Description
【０００１】
【発明の属する技術分野】本発明は、ラスタ走査の誤差
補正に関し、詳述すれば、回転多面体鏡（ポリゴン）上
の全てのファセット（ミラー面）の各回転中の平均走査
時間をディジタル的に測定し、各ファセットの走査時間
と、回転多面体鏡の最後の回転中に測定した全てのファ
セットの平均走査時間とを比較してその差を計算する電
子回路に関する。
補正に関し、詳述すれば、回転多面体鏡（ポリゴン）上
の全てのファセット（ミラー面）の各回転中の平均走査
時間をディジタル的に測定し、各ファセットの走査時間
と、回転多面体鏡の最後の回転中に測定した全てのファ
セットの平均走査時間とを比較してその差を計算する電
子回路に関する。
【０００２】
【従来の技術】図１に、従来技術の印刷システムのラス
タ走査システム（以下に、ラスタ出力スキャナと呼ぶこ
ともある）１０の概要図を示す。ラスタ走査システム１
０は、レーザ光源１２、コリメータ１４、前置多面体光
学系１６、走査要素としての多数のファセット付き回転
多面体鏡１８、後置多面体光学系２０、及び感光媒体２
２を使用している。
タ走査システム（以下に、ラスタ出力スキャナと呼ぶこ
ともある）１０の概要図を示す。ラスタ走査システム１
０は、レーザ光源１２、コリメータ１４、前置多面体光
学系１６、走査要素としての多数のファセット付き回転
多面体鏡１８、後置多面体光学系２０、及び感光媒体２
２を使用している。
【０００３】レーザ光源１２は、コリメータ１４及び前
置多面体光学系１６を通して光ビーム２４を回転多面体
鏡１８へ送る。コリメータ１４は光ビーム２４を平行化
し、前置多面体光学系１６は光ビーム２４を回転多面体
鏡１８上の矢尻面即ち横切り走査面に集束させる。回転
多面体鏡１８のファセット２６は光ビーム２４を反射
し、反射した光ビーム２４をファセットの反射点付近の
軸の周りに回転させる。反射した光ビーム２４は、後置
多面体光学系２０を通してイメージングシステムの入力
における文書を走査するために使用されるか、またはイ
メージングシステムの出力における写真フィルム、また
はゼログラフ式感光体ドラムのような感光媒体２２上に
衝突させることができる。以下に、“回転多面体鏡”を
単に“ポリゴン”と称することにする。
置多面体光学系１６を通して光ビーム２４を回転多面体
鏡１８へ送る。コリメータ１４は光ビーム２４を平行化
し、前置多面体光学系１６は光ビーム２４を回転多面体
鏡１８上の矢尻面即ち横切り走査面に集束させる。回転
多面体鏡１８のファセット２６は光ビーム２４を反射
し、反射した光ビーム２４をファセットの反射点付近の
軸の周りに回転させる。反射した光ビーム２４は、後置
多面体光学系２０を通してイメージングシステムの入力
における文書を走査するために使用されるか、またはイ
メージングシステムの出力における写真フィルム、また
はゼログラフ式感光体ドラムのような感光媒体２２上に
衝突させることができる。以下に、“回転多面体鏡”を
単に“ポリゴン”と称することにする。
【０００４】
【発明が解決しようとする課題】このプロセスにおいて
は、製造公差に依存して、各ファセットは、このファセ
ットによって走査されるラインが平均走査時間よりも速
く、または遅く走査され得る微少な幅変化のような異な
る特性を有することがある。この型の誤差をファセット
毎の（ファセット・トゥ・ファセット）誤差と呼ぶ。こ
の問題を補正するためには、各ファセットの誤差をポリ
ゴンの平均速度（平均走査時間：ポリゴンの全てのファ
セットの平均速度）と比較して調べることが最良であ
る。
は、製造公差に依存して、各ファセットは、このファセ
ットによって走査されるラインが平均走査時間よりも速
く、または遅く走査され得る微少な幅変化のような異な
る特性を有することがある。この型の誤差をファセット
毎の（ファセット・トゥ・ファセット）誤差と呼ぶ。こ
の問題を補正するためには、各ファセットの誤差をポリ
ゴンの平均速度（平均走査時間：ポリゴンの全てのファ
セットの平均速度）と比較して調べることが最良であ
る。
【０００５】しかしながら、ファセット毎の問題とは分
離して対処する必要がある更に別の問題が存在する。も
し画素クロックの速度がポリゴンの平均速度と一致しな
ければ発生するこの問題を、説明上“参照周波数誤差”
と呼ぶことにする。ファセット毎の誤差及び参照周波数
誤差は共に、画素クロックの周波数を変更することによ
って補正することができる。
離して対処する必要がある更に別の問題が存在する。も
し画素クロックの速度がポリゴンの平均速度と一致しな
ければ発生するこの問題を、説明上“参照周波数誤差”
と呼ぶことにする。ファセット毎の誤差及び参照周波数
誤差は共に、画素クロックの周波数を変更することによ
って補正することができる。
【０００６】本発明の目的は、ファセットの速度をディ
ジタル的に連続して測定し、ポリゴンが回転するにつれ
てポリゴンの平均速度を計算し、そしてポリゴンが回転
するにつれて参照周波数誤差及びファセット毎の誤差の
両方を補正することである。
ジタル的に連続して測定し、ポリゴンが回転するにつれ
てポリゴンの平均速度を計算し、そしてポリゴンが回転
するにつれて参照周波数誤差及びファセット毎の誤差の
両方を補正することである。
【０００７】
【課題を解決するための手段】本発明によれば、走査さ
れた光ビームの速度に対してクロック周波数を較正する
回路は、クロック発振器、分周器、ディジタル位相検出
器、平均化手段、及び電圧印加手段を使用する。クロッ
ク発振器は、ある周波数のクロックを発生する。分周器
はクロック発振器に接続されていて、クロックを分周し
て複数のカウントの終わりパルスを直列に生成する。複
数のカウントの終わりパルスは各々、ラスタ走査システ
ムの複数のファセットの１つに対応する。ディジタル位
相検出器は、複数の走査の終わりパルスを直列に受信す
る。複数の走査の終わりパルスは各々、複数のファセッ
トの１つに対応する。ディジタル位相検出器は、複数の
ファセットの各々の走査の終わりと、カウントの終わり
との間の時間差のディジタル値を生成する。格納手段が
ディジタル位相検出器に接続されていて、複数のファセ
ットの各々毎のディジタル時間値を格納する。平均化手
段はは格納手段に接続されていて、格納手段内に格納さ
れている時間値を平均する。電圧印加手段は平均化手段
及びクロック発振器に接続されていて、もし平均された
時間値が負であればクロック発振器に印加される電圧を
増加させ、もし平均された時間値が正であればクロック
発振器に印加される電圧を減少させる。
れた光ビームの速度に対してクロック周波数を較正する
回路は、クロック発振器、分周器、ディジタル位相検出
器、平均化手段、及び電圧印加手段を使用する。クロッ
ク発振器は、ある周波数のクロックを発生する。分周器
はクロック発振器に接続されていて、クロックを分周し
て複数のカウントの終わりパルスを直列に生成する。複
数のカウントの終わりパルスは各々、ラスタ走査システ
ムの複数のファセットの１つに対応する。ディジタル位
相検出器は、複数の走査の終わりパルスを直列に受信す
る。複数の走査の終わりパルスは各々、複数のファセッ
トの１つに対応する。ディジタル位相検出器は、複数の
ファセットの各々の走査の終わりと、カウントの終わり
との間の時間差のディジタル値を生成する。格納手段が
ディジタル位相検出器に接続されていて、複数のファセ
ットの各々毎のディジタル時間値を格納する。平均化手
段はは格納手段に接続されていて、格納手段内に格納さ
れている時間値を平均する。電圧印加手段は平均化手段
及びクロック発振器に接続されていて、もし平均された
時間値が負であればクロック発振器に印加される電圧を
増加させ、もし平均された時間値が正であればクロック
発振器に印加される電圧を減少させる。
【０００８】
【発明の実施の形態】図２は、参照周波数誤差を連続的
に補正するように設計されている本発明のフェーズロッ
クループ（ＰＬＬ）回路３０のブロック図である。図２
では、正確な主クロックMCLKを発生するために、電圧制
御発振器（ＶＣＯ）３２、分周器３４、位置合わせブロ
ック３６、ディジタル位相検出器３８、マイクロプロセ
ッサ４０、及びディジタル・アナログ変換器（ＤＡＣ）
４２を使用している。主クロックMCLKは走査開始（ＳＯ
Ｓ）と同期され、画素クロック（PCLK）を発生する。
に補正するように設計されている本発明のフェーズロッ
クループ（ＰＬＬ）回路３０のブロック図である。図２
では、正確な主クロックMCLKを発生するために、電圧制
御発振器（ＶＣＯ）３２、分周器３４、位置合わせブロ
ック３６、ディジタル位相検出器３８、マイクロプロセ
ッサ４０、及びディジタル・アナログ変換器（ＤＡＣ）
４２を使用している。主クロックMCLKは走査開始（ＳＯ
Ｓ）と同期され、画素クロック（PCLK）を発生する。
【０００９】典型的には、ラスタ出力スキャナ（ＲＯ
Ｓ）システムは、走査開始（ＳＯＳ）及び走査の終わり
（ＥＯＳ）を検出するための２つのセンサを有してい
る。走査用レーザ光ビームが画素配置の直前の走査線上
の専用スポット上を通過すると、関連センサが走査開始
ＳＯＳを生成する。同じようにして、走査用レーザ光ビ
ームが画素配置の直後の走査線上の専用スポット上を通
過すると、関連センサが走査の終わりＥＯＳを生成す
る。ＳＯＳ及びＥＯＳは、各走査線毎に生成される。
Ｓ）システムは、走査開始（ＳＯＳ）及び走査の終わり
（ＥＯＳ）を検出するための２つのセンサを有してい
る。走査用レーザ光ビームが画素配置の直前の走査線上
の専用スポット上を通過すると、関連センサが走査開始
ＳＯＳを生成する。同じようにして、走査用レーザ光ビ
ームが画素配置の直後の走査線上の専用スポット上を通
過すると、関連センサが走査の終わりＥＯＳを生成す
る。ＳＯＳ及びＥＯＳは、各走査線毎に生成される。
【００１０】ＰＬＬ３０内においては、電圧制御発振器
ＶＣＯ（クロック発振器）３２が主クロックMCLKを発生
してそれを分周器３４へ送り、分周器３４はMCLKをＭで
除して複数のカウントの終わり（ＥＯＣ）パルスを直列
に生成し、これらのパルスをＥＯＣ信号として送出す
る。複数のＥＯＣパルスは各々、回転多面体鏡の複数の
ファセットの１つに対応する。Ｍは走査線当たりの合計
画素数である。例えば、600画素／インチを有する14.4
インチの紙の場合、Ｍは8640である。画素情報の終わり
を指示するＥＯＣは、位置合わせブロック３６を通して
位相検出器３８へ送られる。位置合わせブロック３６
は、感光体ベルトの走査方向への何等かの運動にＥＯＣ
を位置合わせする。
ＶＣＯ（クロック発振器）３２が主クロックMCLKを発生
してそれを分周器３４へ送り、分周器３４はMCLKをＭで
除して複数のカウントの終わり（ＥＯＣ）パルスを直列
に生成し、これらのパルスをＥＯＣ信号として送出す
る。複数のＥＯＣパルスは各々、回転多面体鏡の複数の
ファセットの１つに対応する。Ｍは走査線当たりの合計
画素数である。例えば、600画素／インチを有する14.4
インチの紙の場合、Ｍは8640である。画素情報の終わり
を指示するＥＯＣは、位置合わせブロック３６を通して
位相検出器３８へ送られる。位置合わせブロック３６
は、感光体ベルトの走査方向への何等かの運動にＥＯＣ
を位置合わせする。
【００１１】位相検出器３８は内部的に生成されたＥＯ
Ｃ信号、及びＲＯＳシステムからのＥＯＳ信号を受信す
る。ＥＯＳ信号は複数の直列に送られる走査の終わりパ
ルスであり、各パルスは回転多面体鏡の複数のファセッ
トの１つに対応している。
Ｃ信号、及びＲＯＳシステムからのＥＯＳ信号を受信す
る。ＥＯＳ信号は複数の直列に送られる走査の終わりパ
ルスであり、各パルスは回転多面体鏡の複数のファセッ
トの１つに対応している。
【００１２】各ファセットのＥＯＳ及びＥＯＣパルス
は、同時に位相検出器３８に到着すべきである。しかし
ながら、ファセット特性が異なっている等の種々の理由
から、ＥＯＳパルスはＥＯＣパルスの前に、または後に
位相検出器３８に到着し得る。以下に、ＥＯＳパルス及
びＥＯＣパルスをそれぞれ単にＥＯＳ及びＥＯＣと呼ぶ
ことにする。
は、同時に位相検出器３８に到着すべきである。しかし
ながら、ファセット特性が異なっている等の種々の理由
から、ＥＯＳパルスはＥＯＣパルスの前に、または後に
位相検出器３８に到着し得る。以下に、ＥＯＳパルス及
びＥＯＣパルスをそれぞれ単にＥＯＳ及びＥＯＣと呼ぶ
ことにする。
【００１３】各ファセット毎に、位相検出器３８はＥＯ
ＳとＥＯＣとの間の時間差を比較して測定し、２つの信
号間の遅延のディジタル時間値を送出する。各ファセッ
トのＥＯＳとＥＯＣとの間の時間差（ディジタル時間
値）はルックアップテーブル４４へ送られる。ルックア
ップテーブル４４は、各ファセットの時間差のための個
々にアドレス可能な位置を有している。位相検出器３８
は、各ファセットのＥＯＣとＥＯＳとの間の時間差を連
続的に測定し、ルックアップテーブル４４内に格納され
ている時間差を更新する。
ＳとＥＯＣとの間の時間差を比較して測定し、２つの信
号間の遅延のディジタル時間値を送出する。各ファセッ
トのＥＯＳとＥＯＣとの間の時間差（ディジタル時間
値）はルックアップテーブル４４へ送られる。ルックア
ップテーブル４４は、各ファセットの時間差のための個
々にアドレス可能な位置を有している。位相検出器３８
は、各ファセットのＥＯＣとＥＯＳとの間の時間差を連
続的に測定し、ルックアップテーブル４４内に格納され
ている時間差を更新する。
【００１４】図２及び３には、ブロック４４、４５、４
６、４７、５１、５２、５３、及び５６はマイクロプロ
セッサ４０内に示されているが、これらはマイクロプロ
セッサ４０の実際のブロックではないことに注目された
い。これらは、単にマイクロプロセッサ４０が遂行する
機能を示しているに過ぎず、もし望むのであれば、マイ
クロプロセッサ４０はブロック４４、４５、４６、４
７、５１、５２、５３、及び５６と同一の機能を遂行で
きる電子ブロックによって置換できる。本明細書におい
ては、“マイクロプロセッサ”なる語及び“ブロック４
５、４７、５１、５３、及び５６”なる語の各々が互換
的に使用されることにも注目されたい。
６、４７、５１、５２、５３、及び５６はマイクロプロ
セッサ４０内に示されているが、これらはマイクロプロ
セッサ４０の実際のブロックではないことに注目された
い。これらは、単にマイクロプロセッサ４０が遂行する
機能を示しているに過ぎず、もし望むのであれば、マイ
クロプロセッサ４０はブロック４４、４５、４６、４
７、５１、５２、５３、及び５６と同一の機能を遂行で
きる電子ブロックによって置換できる。本明細書におい
ては、“マイクロプロセッサ”なる語及び“ブロック４
５、４７、５１、５３、及び５６”なる語の各々が互換
的に使用されることにも注目されたい。
【００１５】マイクロプロセッサ４０または平均化ブロ
ック４５は、ポリゴンの全てのファセットの時間差を加
算し、それらの合計をファセットの数で除算して平均時
間値を生成する。この平均時間値は平均値ブロック４６
内に格納される。ルックアップテーブル４４の値はポリ
ゴンの回転毎に更新されるから、マイクロプロセッサ４
０はポリゴンの各回転の終わりに平均時間を再計算する
か、またはルックアップテーブル４４の値が変化するに
つれて平均時間を連続的に再計算するようにプログラム
することができる。
ック４５は、ポリゴンの全てのファセットの時間差を加
算し、それらの合計をファセットの数で除算して平均時
間値を生成する。この平均時間値は平均値ブロック４６
内に格納される。ルックアップテーブル４４の値はポリ
ゴンの回転毎に更新されるから、マイクロプロセッサ４
０はポリゴンの各回転の終わりに平均時間を再計算する
か、またはルックアップテーブル４４の値が変化するに
つれて平均時間を連続的に再計算するようにプログラム
することができる。
【００１６】計算された平均時間値は、参照周波数誤差
を補正するために使用される。動作中に、もしＥＯＣが
ＥＯＳの前に、または後に位相検出器に到着すれば、こ
れはMCLKが早過ぎるか、または遅過ぎることをそれぞれ
表している。同じ論理に基づいて、もし平均時間が正の
値を有していれば、それはポリゴンの関連回転中にMCLK
が大部分のファセットにとって速かったことを意味し、
またもし平均時間が負の値を有していれば、それはポリ
ゴンの関連回転中にMCLKが大部分のファセットにとって
遅かったことを意味している。従って、もし平均時間差
が正であれば、参照周波数を低下させる必要がある。も
し平均時間差が負であれば、参照周波数を増加させる必
要がある。
を補正するために使用される。動作中に、もしＥＯＣが
ＥＯＳの前に、または後に位相検出器に到着すれば、こ
れはMCLKが早過ぎるか、または遅過ぎることをそれぞれ
表している。同じ論理に基づいて、もし平均時間が正の
値を有していれば、それはポリゴンの関連回転中にMCLK
が大部分のファセットにとって速かったことを意味し、
またもし平均時間が負の値を有していれば、それはポリ
ゴンの関連回転中にMCLKが大部分のファセットにとって
遅かったことを意味している。従って、もし平均時間差
が正であれば、参照周波数を低下させる必要がある。も
し平均時間差が負であれば、参照周波数を増加させる必
要がある。
【００１７】平均時間値は、平均時間値に基づいて補正
値を生成する分数ブロック４７へ送られる。分数ブロッ
ク４７からの補正値は、ＤＡＣ４２を通してＶＣＯ３２
へ送られる。ＤＡＣ４２は、補正値がＶＣＯ４２に供給
される前にディジタル信号をアナログ信号に変換する。
ＤＡＣの出力電圧はＶＣＯ４２の周波数を制御し、マイ
クロプロセッサ４０からのディジタル補正値が先行値よ
り高いか、または低いことに依存してMCLKの周波数を増
減させる。マイクロプロセッサ４０は平均時間を連続的
に再計算することができるから、主クロックの周波数を
連続的に調整することができる。これにより、参照クロ
ックはポリゴン速度の変化（プリンタ較正中のある場合
に必要となるかも知れない）に追随することができる。
値を生成する分数ブロック４７へ送られる。分数ブロッ
ク４７からの補正値は、ＤＡＣ４２を通してＶＣＯ３２
へ送られる。ＤＡＣ４２は、補正値がＶＣＯ４２に供給
される前にディジタル信号をアナログ信号に変換する。
ＤＡＣの出力電圧はＶＣＯ４２の周波数を制御し、マイ
クロプロセッサ４０からのディジタル補正値が先行値よ
り高いか、または低いことに依存してMCLKの周波数を増
減させる。マイクロプロセッサ４０は平均時間を連続的
に再計算することができるから、主クロックの周波数を
連続的に調整することができる。これにより、参照クロ
ックはポリゴン速度の変化（プリンタ較正中のある場合
に必要となるかも知れない）に追随することができる。
【００１８】システム要求に依存して、参照周波数調整
は単一のステップで、または複数のステップで遂行させ
ることができる。もし全ての参照周波数誤差を１ステッ
プで補正することを望むのであれば、分数ブロック４７
は全平均時間値を補正値として送出するようにプログラ
ムされよう。しかしながら、もし参照周波数誤差を徐々
に補正することを望むのであれば、分数ブロック４７は
平均時間値の所与の分数を補正値として送出するように
プログラムされよう。勿論、この所与の分数はどのよう
な所望値をも有するようにプログラムすることができ
る。
は単一のステップで、または複数のステップで遂行させ
ることができる。もし全ての参照周波数誤差を１ステッ
プで補正することを望むのであれば、分数ブロック４７
は全平均時間値を補正値として送出するようにプログラ
ムされよう。しかしながら、もし参照周波数誤差を徐々
に補正することを望むのであれば、分数ブロック４７は
平均時間値の所与の分数を補正値として送出するように
プログラムされよう。勿論、この所与の分数はどのよう
な所望値をも有するようにプログラムすることができ
る。
【００１９】平均時間値の分数を使用する代替方法は、
分数ブロック４７をルックアップテーブル４４の前に配
置して各ファセットの時間差の分数を格納させ、格納し
た値から平均値を生成することであることに注目された
い。
分数ブロック４７をルックアップテーブル４４の前に配
置して各ファセットの時間差の分数を格納させ、格納し
た値から平均値を生成することであることに注目された
い。
【００２０】パワーアップ時に、マイクロプロセッサ４
０はＤＡＣ４２にある値を送出し、ＶＣＯ３２を始動さ
せてMCLKを発生させる。初期には、MCLKの周波数は速過
ぎるか、または遅過ぎよう。しかしながら、位相検出器
３８から送られる連続時間値が、マイクロプロセッサ４
０にMCLKの周波数を調整させ、参照周波数誤差を実質的
に減少させる。
０はＤＡＣ４２にある値を送出し、ＶＣＯ３２を始動さ
せてMCLKを発生させる。初期には、MCLKの周波数は速過
ぎるか、または遅過ぎよう。しかしながら、位相検出器
３８から送られる連続時間値が、マイクロプロセッサ４
０にMCLKの周波数を調整させ、参照周波数誤差を実質的
に減少させる。
【００２１】図３は、図２のブロック図にファセット毎
の誤差補正を追加した図である。図３においては、図２
の要素と同一であって同一の目的のために役立つ全ての
要素に同一の参照番号が付されている。
の誤差補正を追加した図である。図３においては、図２
の要素と同一であって同一の目的のために役立つ全ての
要素に同一の参照番号が付されている。
【００２２】マイクロプロセッサ４０または比較ブロッ
ク５１は、各ファセットの時間差と平均時間との間の差
を計算して各ファセット毎の誤差を生成する。これらの
誤差は分数ブロック５３を通してルックアップテーブル
５２へ送られ、ルックアップテーブル５２内の個々にア
ドレス可能な位置内に格納される。ポリゴンの各回転の
後に、マイクロプロセッサ４０はこれらの誤差を再計算
し、新たに計算された誤差が先行誤差より大きいか、ま
たは小さいことに依存して、新たに計算された誤差をル
ックアップテーブル５２内の値へ加算するか、またはそ
れらの値から減算し、結果（調整された誤差値）をルッ
クアップテーブル５２内に格納する。
ク５１は、各ファセットの時間差と平均時間との間の差
を計算して各ファセット毎の誤差を生成する。これらの
誤差は分数ブロック５３を通してルックアップテーブル
５２へ送られ、ルックアップテーブル５２内の個々にア
ドレス可能な位置内に格納される。ポリゴンの各回転の
後に、マイクロプロセッサ４０はこれらの誤差を再計算
し、新たに計算された誤差が先行誤差より大きいか、ま
たは小さいことに依存して、新たに計算された誤差をル
ックアップテーブル５２内の値へ加算するか、またはそ
れらの値から減算し、結果（調整された誤差値）をルッ
クアップテーブル５２内に格納する。
【００２３】分数ブロック５３は、ルックアップテーブ
ル５２内の誤差値の値全体を、または分数を格納するよ
うにプログラムすることができる。分数ブロックは、フ
ァセット毎の誤差を１ステップで補正するために誤差値
の全てを印加するか、またはファセット毎の誤差を徐々
に補正するために誤差の分数を使用するオプションを提
供する。
ル５２内の誤差値の値全体を、または分数を格納するよ
うにプログラムすることができる。分数ブロックは、フ
ァセット毎の誤差を１ステップで補正するために誤差値
の全てを印加するか、またはファセット毎の誤差を徐々
に補正するために誤差の分数を使用するオプションを提
供する。
【００２４】各ファセット毎に、マイクロプロセッサ４
０はルックアップテーブル５２から関連する調整済みの
誤差値を選択し、それを加算器５６を通してＤＡＣ４２
へ送る。加算器５６は誤差及び平均時間値を受け、それ
らを加算して補正値を生成し、ＤＡＣ４２へ送る。
０はルックアップテーブル５２から関連する調整済みの
誤差値を選択し、それを加算器５６を通してＤＡＣ４２
へ送る。加算器５６は誤差及び平均時間値を受け、それ
らを加算して補正値を生成し、ＤＡＣ４２へ送る。
【００２５】ファセット誤差が完全に補正されてしまう
と、位相検出器３８からの値は参照周波数誤差だけを指
示するようになる。従って、システムは、ファセット誤
差の安定なプロファイルを入手した後に比較ブロック５
１を停止させてファセット毎の補正をその最適値に凍結
させ、ルックアップテーブル５２の誤差値を固定値に保
つことができる。
と、位相検出器３８からの値は参照周波数誤差だけを指
示するようになる。従って、システムは、ファセット誤
差の安定なプロファイルを入手した後に比較ブロック５
１を停止させてファセット毎の補正をその最適値に凍結
させ、ルックアップテーブル５２の誤差値を固定値に保
つことができる。
【００２６】図４は、図２及び３の位相検出器３８の詳
細なブロック図である。位相検出器３８はＥＯＳ、ＳＯ
Ｓ、ＥＯＣ信号、及び画素クロック（PCLK）を受ける。
図４及び５を同時に参照する。ＥＯＳ及びＥＯＣ信号は
それぞれ、レジスタ５８及び５９のクロックピンに接続
されている。ＥＯＳ及びＥＯＣが到着すると、レジスタ
５８及び５９の出力はそれぞれハイ（１）になり、両レ
ジスタをリセットする次の走査開始（ＳＯＳ）までハイ
（１）に留まる。
細なブロック図である。位相検出器３８はＥＯＳ、ＳＯ
Ｓ、ＥＯＣ信号、及び画素クロック（PCLK）を受ける。
図４及び５を同時に参照する。ＥＯＳ及びＥＯＣ信号は
それぞれ、レジスタ５８及び５９のクロックピンに接続
されている。ＥＯＳ及びＥＯＣが到着すると、レジスタ
５８及び５９の出力はそれぞれハイ（１）になり、両レ
ジスタをリセットする次の走査開始（ＳＯＳ）までハイ
（１）に留まる。
【００２７】レジスタ５８及び５９の出力は、ＸＯＲ
（排他的ＯＲ）６０に接続され、ＸＯＲ６０の出力は遅
延素子６２（Ｄ1、Ｄ2、Ｄ3、Ｄ4、Ｄ5、及びＤ6）のチ
ェーンに接続されている。遅延素子６２は、ＡＮＤゲー
トのような基本ディジタル素子を用いて設計され、各素
子は２ナノ秒のような所与の遅延を有するように設計す
ることができる。各遅延素子６２の出力は、関連遅延素
子を通して信号が伝播するにつれて信号の状態を示す。
ＸＯＲ６０の出力及び各遅延素子６２の出力はレジスタ
６４（Ｒ1、Ｒ2、Ｒ3、Ｒ4、Ｒ5、Ｒ6、及びＲ7）の入
力に個々に接続されている。レジスタ６４は、画素クロ
ックPCLK（ＳＯＳに同期しているMCLK）によってクロッ
クされる。レジスタ６４の出力は、数値ブロック６６に
接続されている。
（排他的ＯＲ）６０に接続され、ＸＯＲ６０の出力は遅
延素子６２（Ｄ1、Ｄ2、Ｄ3、Ｄ4、Ｄ5、及びＤ6）のチ
ェーンに接続されている。遅延素子６２は、ＡＮＤゲー
トのような基本ディジタル素子を用いて設計され、各素
子は２ナノ秒のような所与の遅延を有するように設計す
ることができる。各遅延素子６２の出力は、関連遅延素
子を通して信号が伝播するにつれて信号の状態を示す。
ＸＯＲ６０の出力及び各遅延素子６２の出力はレジスタ
６４（Ｒ1、Ｒ2、Ｒ3、Ｒ4、Ｒ5、Ｒ6、及びＲ7）の入
力に個々に接続されている。レジスタ６４は、画素クロ
ックPCLK（ＳＯＳに同期しているMCLK）によってクロッ
クされる。レジスタ６４の出力は、数値ブロック６６に
接続されている。
【００２８】ＸＯＲ６０の出力は、２つの信号ＥＯＳ及
びＥＯＣが互いに異なる状態にある時にハイ（１）にな
る。従って、ＥＯＳまたはＥＯＣが到着する度毎に、関
連レジスタ５８または５９の出力は（１）になり、ＸＯ
Ｒ６０の出力を（１）にならしめる。ＸＯＲ６０の出力
は、他の信号がその関連ラッチに到着するまでその状態
に留まって関連ラッチの出力を（１）にさせ、他の信号
が到着するとＸＯＲ６０の出力は（０）になる。ＸＯＲ
６０の出力のハイ状態（１）の持続時間は、ＥＯＳ及び
ＥＯＣの到着時間（どちらが先に到着しようが）の間の
遅れを決定する。ＸＯＲ６０の出力は遅延素子６２を通
って伝播し、ＸＯＲの出力のハイ状態（１）の持続時間
は遅延素子６２のハイ（１）出力の数によって決定され
る。
びＥＯＣが互いに異なる状態にある時にハイ（１）にな
る。従って、ＥＯＳまたはＥＯＣが到着する度毎に、関
連レジスタ５８または５９の出力は（１）になり、ＸＯ
Ｒ６０の出力を（１）にならしめる。ＸＯＲ６０の出力
は、他の信号がその関連ラッチに到着するまでその状態
に留まって関連ラッチの出力を（１）にさせ、他の信号
が到着するとＸＯＲ６０の出力は（０）になる。ＸＯＲ
６０の出力のハイ状態（１）の持続時間は、ＥＯＳ及び
ＥＯＣの到着時間（どちらが先に到着しようが）の間の
遅れを決定する。ＸＯＲ６０の出力は遅延素子６２を通
って伝播し、ＸＯＲの出力のハイ状態（１）の持続時間
は遅延素子６２のハイ（１）出力の数によって決定され
る。
【００２９】画素クロックPCLKがレジスタ６４に到着す
ると、それらはＸＯＲ６０及び遅延素子６２の出力状態
を登録する。登録された全ての状態は数値ブロック６６
へ送られ、数値ブロック６６は、登録された状態がどれ
程多くハイであるかを決定して数値を送出する。
ると、それらはＸＯＲ６０及び遅延素子６２の出力状態
を登録する。登録された全ての状態は数値ブロック６６
へ送られ、数値ブロック６６は、登録された状態がどれ
程多くハイであるかを決定して数値を送出する。
【００３０】図６は、数値ブロック６６の詳細なブロッ
ク図である。ブロック６６は、複数の３入力全加算器Ａ
1、Ａ2、及びＡ3を含む。加算器Ａ1の入力はレジスタＲ
1、Ｒ2及びＲ3の出力Ｓ1、Ｓ2、及びＳ3に接続されてい
る。加算器Ａ1及びＡ2の出力はそれぞれ加算器Ａ2及び
Ａ3の入力の１つに接続されている。加算器Ａ2及びＡ3
の残余の入力はそれぞれ、レジスタＲ4、Ｒ5、Ｒ6及び
Ｒ7の出力Ｓ4、Ｓ5、Ｓ6、及びＳ7に接続されている。
加算器Ａ1、Ａ2、及びＡ3からのキャリー（けた上げ）
は、加算器Ａ4の入力に接続されている。加算器Ａ3の出
力は最下位ビットＢ0から取りだされ、加算器Ａ4の出力
は２番目に最下位のビットＢ1から取り出され、そして
加算器Ａ4のキャリーは３番目に最下位のビットＢ2から
取り出されている。
ク図である。ブロック６６は、複数の３入力全加算器Ａ
1、Ａ2、及びＡ3を含む。加算器Ａ1の入力はレジスタＲ
1、Ｒ2及びＲ3の出力Ｓ1、Ｓ2、及びＳ3に接続されてい
る。加算器Ａ1及びＡ2の出力はそれぞれ加算器Ａ2及び
Ａ3の入力の１つに接続されている。加算器Ａ2及びＡ3
の残余の入力はそれぞれ、レジスタＲ4、Ｒ5、Ｒ6及び
Ｒ7の出力Ｓ4、Ｓ5、Ｓ6、及びＳ7に接続されている。
加算器Ａ1、Ａ2、及びＡ3からのキャリー（けた上げ）
は、加算器Ａ4の入力に接続されている。加算器Ａ3の出
力は最下位ビットＢ0から取りだされ、加算器Ａ4の出力
は２番目に最下位のビットＢ1から取り出され、そして
加算器Ａ4のキャリーは３番目に最下位のビットＢ2から
取り出されている。
【００３１】遅延素子６２の数及び加算器Ａ1−Ａ3の数
は、より短い、またはより長い持続時間に適応させるよ
うに変更できることに注目されたい。また、各遅延素子
６２の遅延は高精度の、または低精度の測定を斟酌して
増減させることができる。この実施の形態においては、
遅延素子６２の数は、主クロック期間に等しい期間（こ
れは画素クロック期間に等しい）をカバーするように選
択されている。
は、より短い、またはより長い持続時間に適応させるよ
うに変更できることに注目されたい。また、各遅延素子
６２の遅延は高精度の、または低精度の測定を斟酌して
増減させることができる。この実施の形態においては、
遅延素子６２の数は、主クロック期間に等しい期間（こ
れは画素クロック期間に等しい）をカバーするように選
択されている。
【００３２】図４に戻って、もしＥＯＳとＥＯＣとの間
の時間遅延が１画素クロック期間よりも大きければ、カ
ウンタ７２が付勢されてＥＯＳパルスとＥＯＣパルスと
の間の時間差の持続時間を測定する。
の時間遅延が１画素クロック期間よりも大きければ、カ
ウンタ７２が付勢されてＥＯＳパルスとＥＯＣパルスと
の間の時間差の持続時間を測定する。
【００３３】数値ブロック６６の出力が１１１の値であ
ることは、ＸＯＲ６０の出力がハイになったが、未だに
ローにはなっていないことを示している。これは、時間
差が１画素クロックより長いことを表している。従っ
て、ブロック６６の出力はＡＮＤゲート７４へ送られ
る。ＡＮＤゲート７４の出力はカウンタ７２のカウント
イネーブルピンに接続され、カウンタ７２は、画素クロ
ックPCLKによってクロックされる。全ての出力Ｂ0、
Ｂ1、及びＢ2がハイになると、カウンタ７２が動作可能
にされる。第２信号がＸＯＲ６０に到達すると直ぐに、
その出力はローになり、数値ブロック６６の出力は、カ
ウンタ７２をディスエーブルにするように変化する。
ることは、ＸＯＲ６０の出力がハイになったが、未だに
ローにはなっていないことを示している。これは、時間
差が１画素クロックより長いことを表している。従っ
て、ブロック６６の出力はＡＮＤゲート７４へ送られ
る。ＡＮＤゲート７４の出力はカウンタ７２のカウント
イネーブルピンに接続され、カウンタ７２は、画素クロ
ックPCLKによってクロックされる。全ての出力Ｂ0、
Ｂ1、及びＢ2がハイになると、カウンタ７２が動作可能
にされる。第２信号がＸＯＲ６０に到達すると直ぐに、
その出力はローになり、数値ブロック６６の出力は、カ
ウンタ７２をディスエーブルにするように変化する。
【００３４】カウンタ７２がカウントイネーブルピンで
信号を受け取ると、遅延素子６０が１クロック期間をカ
バーしているので、カウント １を送り出す。カウンタ
７２は、ＸＯＲ６０の出力がローになる前に、画素クロ
ックの数をカウントする。ＸＯＲ６０の出力がハイ
（１）にある限り、カウンタ７２は各画素クロックの到
着ごとにそのカウントへの加算を維持する。従って、カ
ウンタ７２の出力は、ＥＯＣとＥＯＳの時間差（画素ク
ロックの倍数である）の部分を示す。もし、ＥＯＣとＥ
ＯＳの間の時間の残りの期間が１画素クロック期間より
も短いなら、数値ブロック６６が、その残りの期間を定
める。
信号を受け取ると、遅延素子６０が１クロック期間をカ
バーしているので、カウント １を送り出す。カウンタ
７２は、ＸＯＲ６０の出力がローになる前に、画素クロ
ックの数をカウントする。ＸＯＲ６０の出力がハイ
（１）にある限り、カウンタ７２は各画素クロックの到
着ごとにそのカウントへの加算を維持する。従って、カ
ウンタ７２の出力は、ＥＯＣとＥＯＳの時間差（画素ク
ロックの倍数である）の部分を示す。もし、ＥＯＣとＥ
ＯＳの間の時間の残りの期間が１画素クロック期間より
も短いなら、数値ブロック６６が、その残りの期間を定
める。
【００３５】ＸＯＲ６０の出力がロー（０）になると、
ゼロが遅延部を通って伝播する。しかしながら、次の画
素クロックが到着すると、未だハイ（１）を示している
遅延素子の数が、ＥＯＣとＥＯＳの間の時間差の残りの
期間を決定する。ＸＯＲの出力がローになった後に、数
値ブロック６６によって示される数が変化するので、カ
ウンタ７２はディスエーブルにされる。従って、第２信
号（ＥＯＳかＥＯＣ）の到着後の次の画素クロックにお
いて、カウンタ７２の出力は、画素クロック期間の倍数
である時間差の部分を示し、数値ブロックの出力は画素
クロック期間より短い期間の部分を示す。カウンタ７２
の出力は、最上位ビットＢ６、Ｂ５、Ｂ４、Ｂ３とし
て、数値ブロック６６のビットＢ２、Ｂ１、Ｂ０へ用い
られる。それ故、Ｂ６〜Ｂ０は、ＥＯＳとＥＯＣの間の
時間差に対する数値を提供する。
ゼロが遅延部を通って伝播する。しかしながら、次の画
素クロックが到着すると、未だハイ（１）を示している
遅延素子の数が、ＥＯＣとＥＯＳの間の時間差の残りの
期間を決定する。ＸＯＲの出力がローになった後に、数
値ブロック６６によって示される数が変化するので、カ
ウンタ７２はディスエーブルにされる。従って、第２信
号（ＥＯＳかＥＯＣ）の到着後の次の画素クロックにお
いて、カウンタ７２の出力は、画素クロック期間の倍数
である時間差の部分を示し、数値ブロックの出力は画素
クロック期間より短い期間の部分を示す。カウンタ７２
の出力は、最上位ビットＢ６、Ｂ５、Ｂ４、Ｂ３とし
て、数値ブロック６６のビットＢ２、Ｂ１、Ｂ０へ用い
られる。それ故、Ｂ６〜Ｂ０は、ＥＯＳとＥＯＣの間の
時間差に対する数値を提供する。
【００３６】図４において、レジスタ７４は、ＥＯＳか
ＥＯＣのどちらが最初に到達したかどうかを判定する。
ＥＯＳはレジスタ７４の入力に接続され、ＥＯＣはレジ
スタ７４のクロックに接続されている。ＥＯＣが到着す
ると、レジスタ７４がＥＯＳの状態を登録する。ＥＯＣ
がレジスタ７４に到着する時点までに、もしＥＯＳがＥ
ＯＣの前にあれば、ＥＯＳはハイであり、レジスタ７４
はハイ（１）を送出する。しかしながら、ＥＯＳがレジ
スタ７４に到着する時点までに、もしＥＯＳがＥＯＣの
後にあればＥＯＳはロー（０）であり、レジスタ７４は
ロー（０）を送出する。
ＥＯＣのどちらが最初に到達したかどうかを判定する。
ＥＯＳはレジスタ７４の入力に接続され、ＥＯＣはレジ
スタ７４のクロックに接続されている。ＥＯＣが到着す
ると、レジスタ７４がＥＯＳの状態を登録する。ＥＯＣ
がレジスタ７４に到着する時点までに、もしＥＯＳがＥ
ＯＣの前にあれば、ＥＯＳはハイであり、レジスタ７４
はハイ（１）を送出する。しかしながら、ＥＯＳがレジ
スタ７４に到着する時点までに、もしＥＯＳがＥＯＣの
後にあればＥＯＳはロー（０）であり、レジスタ７４は
ロー（０）を送出する。
【００３７】以上に説明した本発明の実施の形態は、レ
ジスタ６４及びカウンタ７２をクロックするために、画
素クロックの代わりに主クロックMCLKを使用することが
できることに注目されたい。しかしながら、同一のクロ
ックを全てのレジスタ６４及びカウンタ７２のために使
用しなければならない。
ジスタ６４及びカウンタ７２をクロックするために、画
素クロックの代わりに主クロックMCLKを使用することが
できることに注目されたい。しかしながら、同一のクロ
ックを全てのレジスタ６４及びカウンタ７２のために使
用しなければならない。
【図１】従来技術の印刷システムのラスタ出力スキャナ
の接線（高速走査）方向から見た図である。
の接線（高速走査）方向から見た図である。
【図２】参照周波数誤差を連続的に補正するように設計
されている本発明のフェーズロックループのブロック図
である。
されている本発明のフェーズロックループのブロック図
である。
【図３】図２のフェーズロックループにファセット毎の
誤差補正を追加したブロック図である。
誤差補正を追加したブロック図である。
【図４】図２及び３の位相検出器ブロックの詳細なブロ
ック図である。
ック図である。
【図５】図４の位相検出器ブロック内の種々の信号のタ
イミング図である。
イミング図である。
【図６】図４の数値ブロックの詳細なブロック図であ
る。
る。
１０ ラスタ走査システム １２ レーザ光源 １４ コリメータ １６ 前置多面体光学系 １８ 回転多面体鏡 ２０ 後置多面体光学系 ２２ 感光媒体 ２４ 光ビーム ２６ ファセット ３０ ＰＬＬ ３２ ＶＣＯ ３４ 分周器 ３６ 位置合わせブロック ３８ ディジタル位相検出器 ４０ マイクロプロセッサ ４２ ＤＡＣ ４４ ルックアップテーブル ４５ 平均化ブロック ４６ 平均値ブロック ４７ 分数ブロック ５１ 比較ブロック ５２ ルックアップテーブル ５３ 分数ブロック ５６ 加算器 ５８、５９ レジスタ ６０ ＸＯＲ ６２ 遅延素子 ６４ レジスタ ６６ 数値ブロック ７２ カウンタ ７４ ＡＮＤゲート
Claims (1)
- 【請求項１】 複数のファセットを有する回転多面体鏡
によって光ビームがクロック速度で変調されて走査され
るようになっているラスタ走査システムにおいて使用さ
れ、前記走査された光ビームの速度に対する前記クロッ
クの周波数を較正するための電子回路であって、 ある周波数を有するクロックを生成するクロック発振器
と、 前記クロック発振器に接続され、前記クロックを受信し
てそれを分周し、前記ラスタ走査システムの前記複数の
ファセットの１つに各々が対応している複数のカウント
の終わりパルスを直列に生成する分周器と、 前記複数のファセットの１つに各々が対応している複数
のカウントの終わりパルスを直列に受信し、前記複数の
ファセットの各々の前記走査の終わりと前記カウントの
終わりとの間の時間差のディジタル値を生成するディジ
タル位相検出器と、 前記ディジタル位相検出器に接続され、前記複数のファ
セットの各々毎のディジタル時間値を格納する格納手段
と、 前記格納手段に接続され、前記格納手段内に格納されて
いる前記時間値を平均する平均化手段と、 前記平均化手段及び前記クロック発信器に接続され、も
し前記平均された時間値が負であれば前記クロック発信
器に印加する電圧を増加させ、もし前記平均された時間
値が正であれば前記クロック発信器に印加する減少を増
加させる電圧印加手段と、 を備えていることを特徴とする電子回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/468708 | 1999-12-21 | ||
| US09/468,708 US6151152A (en) | 1999-12-21 | 1999-12-21 | Reference frequency and facet to facet error correction circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001183600A true JP2001183600A (ja) | 2001-07-06 |
Family
ID=23860915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000378892A Withdrawn JP2001183600A (ja) | 1999-12-21 | 2000-12-13 | 参照周波数誤差及びファセット毎の誤差補正回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6151152A (ja) |
| EP (1) | EP1119185B1 (ja) |
| JP (1) | JP2001183600A (ja) |
| DE (1) | DE60038601T2 (ja) |
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| JP2007130793A (ja) * | 2005-11-08 | 2007-05-31 | Ricoh Co Ltd | 画素クロック生成装置、パルス変調装置及び画像形成装置 |
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| US8493578B2 (en) | 2008-09-16 | 2013-07-23 | Ricoh Company, Limited | Pixel clock generator and image forming apparatus |
| US9030517B2 (en) | 2010-03-11 | 2015-05-12 | Ricoh Company, Ltd. | Pixel clock generating device and image forming apparatus |
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2000
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