JP2001176997A - Package for housing semiconductor element - Google Patents

Package for housing semiconductor element

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JP2001176997A
JP2001176997A JP35941599A JP35941599A JP2001176997A JP 2001176997 A JP2001176997 A JP 2001176997A JP 35941599 A JP35941599 A JP 35941599A JP 35941599 A JP35941599 A JP 35941599A JP 2001176997 A JP2001176997 A JP 2001176997A
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JP
Japan
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semiconductor element
external lead
lead terminals
package
housing
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JP35941599A
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Japanese (ja)
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Shuichi Fukutome
修一 福留
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Kyocera Corp
Original Assignee
Kyocera Corp
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Publication date
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Publication of JP2001176997A publication Critical patent/JP2001176997A/en
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched

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  • Lead Frames For Integrated Circuits (AREA)

Abstract

PROBLEM TO BE SOLVED: To eliminate a problem that an electrical insulation failure or short circuits are ready to appear between adjacent outer lead terminals and between adjacent pads for connection. SOLUTION: A package for housing a semiconductor element comprises a ceramic base 1 which constitutes a container for housing a semiconductor element 4, and a plurality of outer lead terminals 2 brazed in a plurality of rows so that they may project from the lower surface of the base 1. The outer lead terminals 2 on both sides in each row are formed with, in a part just below the lower surface of the base 1, a projecting part 2a projecting in one direction. Due to this structure, the intervals between the outer lead terminals 2 and between the pads 5a for connection in the brazed part can be enlarged, hardly causing a bad electrical insulation or short circuits between the terminals and between the pads.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、半導体素子を収納
するための半導体素子収納用パッケージに関するもので
ある。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device housing package for housing a semiconductor device.

【0002】[0002]

【従来の技術】従来より、半導体集積回路素子等の半導
体素子を収納するための半導体素子収納用パッケージと
して、デュアルインライン型の半導体素子収納用パッケ
ージが知られている。
2. Description of the Related Art Conventionally, a dual-in-line type semiconductor element housing package has been known as a semiconductor element housing package for housing a semiconductor element such as a semiconductor integrated circuit element.

【0003】このような従来のデュアルインライン型の
半導体素子収納用パッケージを図7に断面図で、図8に
側面図で示す。
FIG. 7 is a cross-sectional view of such a conventional dual-inline type semiconductor element housing package, and FIG. 8 is a side view thereof.

【0004】従来のデュアルインライン型の半導体素子
収納用パッケージは、図7および図8に示すように、酸
化アルミニウム質焼結体等のセラミックスから成り、上
面に半導体素子34を収納するための凹部31aを有すると
ともにこの凹部31a内から相対向する側面にそれぞれ所
定の間隔で並んで導出する複数のメタライズ配線導体35
が配設されて成る略四角平板状のセラミック基体31と、
メタライズ配線導体35でセラミック基体31の相対向する
側面に導出した部位に所定の間隔で並んでろう付けさ
れ、セラミック基体31の下面から突出する複数の外部リ
ード端子32と、セラミック基体31の上面に凹部31aを覆
うように取着される蓋体33とから構成されており、凹部
31a内に半導体素子34を収容固定するとともに、この半
導体素子34の各電極をボンディングワイヤ36を介してメ
タライズ配線導体35に電気的に接続し、しかる後、セラ
ミック基体31の上面に蓋体33をろう材や半田・樹脂・ガ
ラス等の封止材を介して取着し、セラミック基体31と蓋
体33とから成る容器内部に半導体素子34を気密に収容す
ることによって製品としての半導体装置となる。そし
て、この半導体装置は各外部リード端子32を図示しない
外部電気回路基板に設けたリード端子挿入孔に挿入する
ことによって外部電気回路基板に実装される。
As shown in FIGS. 7 and 8, a conventional dual-inline type semiconductor element housing package is made of a ceramic such as an aluminum oxide sintered body, and has a recess 31a for housing a semiconductor element 34 on the upper surface. And a plurality of metallized wiring conductors 35 extending from the inside of the concave portion 31a to side surfaces facing each other at predetermined intervals.
A substantially square plate-shaped ceramic base body 31 provided with
A plurality of external lead terminals 32 protruding from the lower surface of the ceramic substrate 31 are brazed side by side at predetermined intervals to portions led out on the opposite side surfaces of the ceramic substrate 31 with the metallized wiring conductor 35, and the upper surface of the ceramic substrate 31 And a lid 33 attached so as to cover the recess 31a.
A semiconductor element 34 is accommodated and fixed in 31a, and each electrode of the semiconductor element 34 is electrically connected to a metallized wiring conductor 35 via a bonding wire 36. Thereafter, a lid 33 is placed on the upper surface of the ceramic base 31. The semiconductor device 34 is attached via a sealing material such as brazing material, solder, resin, glass, or the like, and the semiconductor element 34 is hermetically contained in a container including the ceramic base 31 and the lid 33, thereby forming a semiconductor device as a product. . Then, the semiconductor device is mounted on the external electric circuit board by inserting each external lead terminal 32 into a lead terminal insertion hole provided in the external electric circuit board (not shown).

【0005】なお、この従来の半導体素子収納用パッケ
ージにおいては、メタライズ配線導体35でセラミック基
体31の相対向する側面に導出した部位が外部リード端子
32をろう付けするための接合用パッド35aが形成されて
おり、この接合用パッド35aに外部リード端子32の上端
部を銀−銅ろう等のろう材37を介してろう付けすること
によって各外部リード端子32がセラミック基体31の相対
向する側面にセラミック基体31の下面から突出するよう
にして所定の間隔で並んでろう付けされている。また、
この従来の半導体素子収納用パッケージは、各外部リー
ド端子32のろう付けされる上端部がセラミック基体31の
下方の所定の高さまで幅広に形成された幅広部32aとな
っており、パッケージ内部に半導体素子34を収容して半
導体装置となした後、外部リード端子32を外部電気回路
基板のリード端子挿入孔に挿入して実装した際に、各外
部リード端子32の幅広部32a下端が破線で示す外部電気
回路基板の上面Aに当接してセラミック基体31の下面と
外部電気回路基板の上面Aとの間に所定間隔の実装隙間
を形成するようになっている。このような実装隙間は、
半導体装置を冷却するための空気の流れをセラミック基
体31と外部電気回路基板との間に導入可能とするととも
に半導体装置の外部電気回路基板への脱着を容易とす
る。
In this conventional package for housing a semiconductor element, the portion of the metallized wiring conductor 35 led out to the opposite side surface of the ceramic base 31 is an external lead terminal.
Bonding pads 35a for brazing the soldering pads 32 are formed, and the upper ends of the external lead terminals 32 are brazed to the bonding pads 35a via a brazing material 37 such as silver-copper brazing. The lead terminals 32 are brazed on the opposing side surfaces of the ceramic base 31 at predetermined intervals so as to project from the lower surface of the ceramic base 31. Also,
In this conventional package for accommodating a semiconductor element, the upper end portion of each external lead terminal 32 to be brazed is a wide portion 32a formed to be wide to a predetermined height below the ceramic base 31, so that the semiconductor After accommodating the element 34 and forming a semiconductor device, when the external lead terminals 32 are inserted into the lead terminal insertion holes of the external electric circuit board and mounted, the lower end of the wide portion 32a of each external lead terminal 32 is indicated by a broken line. A predetermined mounting gap is formed between the lower surface of the ceramic base 31 and the upper surface A of the external electric circuit board in contact with the upper surface A of the external electric circuit board. Such a mounting gap,
The flow of air for cooling the semiconductor device can be introduced between the ceramic base 31 and the external electric circuit board, and the semiconductor device can be easily attached to and detached from the external electric circuit board.

【0006】[0006]

【発明が解決しようとする課題】しかしながら、このよ
うなデュアルインライン型の半導体素子収納用パッケー
ジは、近時の半導体装置の小型化の要求に伴い、各並び
における外部リード端子32の繰り返し間隔が例えば1.27
mm以下の狭いものとなってきている。そして、従来の
半導体素子収納用パッケージによると、各外部リード端
子32のろう付けされる上端部が幅広に形成されているた
め、外部リード端子32の繰り返し間隔が例えば1.27mm
以下の狭いものとなると、各外部リード端子32同士の隣
接間隔および接合用パッド35a同士の隣接間隔が極めて
狭いものとなり、隣接する外部リード端子32間に電気的
な絶縁不良や短絡が発生しやすいという問題点を有して
いた。
However, in such a dual-in-line type semiconductor element housing package, the repetition interval of the external lead terminals 32 in each row has been increased, for example, in accordance with recent demands for miniaturization of semiconductor devices. 1.27
mm or less. According to the conventional semiconductor device housing package, since the upper end portion of each external lead terminal 32 to be brazed is formed wide, the repetition interval of the external lead terminals 32 is, for example, 1.27 mm.
When the distance is smaller than the following, the adjacent distance between the external lead terminals 32 and the adjacent distance between the bonding pads 35a are extremely narrow, and electrical insulation failure and short circuit between the adjacent external lead terminals 32 are likely to occur. There was a problem that.

【0007】本発明は、かかる従来の問題点に鑑み案出
されたものであり、その目的は、隣接する外部リード端
子間に電気的な絶縁不良や短絡を発生させることなく、
所定の実装隙間を確保可能な小型の半導体素子収納用パ
ッケージを提供することにある。
The present invention has been made in view of the above-mentioned conventional problems, and an object of the present invention is to provide a method without causing electrical insulation failure or short circuit between adjacent external lead terminals.
An object of the present invention is to provide a small package for housing a semiconductor element capable of securing a predetermined mounting gap.

【0008】[0008]

【課題を解決するための手段】本発明の半導体素子収納
用パッケージは、半導体素子を収容するための容器を構
成するセラミック基体に、複数本の外部リード端子を前
記セラミック基体の下面から突出するようにして複数列
に並べてろう付けして成る半導体素子収納用パッケージ
において、前記各列の両端の外部リード端子の前記下面
から突出した部位に一方向に傍出する傍出部を設けて成
ることを特徴とするものである。
According to the present invention, there is provided a package for accommodating a semiconductor element, wherein a plurality of external lead terminals protrude from a lower surface of the ceramic substrate constituting a container for accommodating a semiconductor element. In a semiconductor element storage package formed by brazing in a plurality of rows, a projection protruding in one direction is provided at a portion protruding from the lower surface of the external lead terminal at both ends of each row. It is a feature.

【0009】本発明の半導体素子収納用パッケージによ
れば、セラミック基体にろう付けされた外部リード端子
のうち、各列の両端の外部リード端子であってセラミッ
ク基体の下面から突出した部位に一方向に傍出する傍出
部を設けたことから、外部リード端子のろう付けされる
上端部における幅およびこの上端部がろう付けされる接
合用パッドの幅を狭いものとして、この上端部における
外部リード端子同士の隣接間隔および接合用パッド同士
の隣接間隔を広いものとすることができるとともに、傍
出部により所定の実装隙間を確保することができる。
According to the semiconductor device housing package of the present invention, the external lead terminals brazed to the ceramic base are unidirectionally connected to the external lead terminals at both ends of each row and projecting from the lower surface of the ceramic base. Since the width of the external lead terminal at the upper end to be brazed and the width of the bonding pad to which the upper end is brazed are narrow, the external lead at the upper end is provided. The distance between adjacent terminals and the distance between adjacent bonding pads can be increased, and a predetermined mounting gap can be ensured by the projection.

【0010】[0010]

【発明の実施の形態】次に、本発明を添付の図面に基づ
き詳細に説明する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described in detail with reference to the accompanying drawings.

【0011】図1は、本発明の半導体素子収納用パッケ
ージの実施形態の一例を示す断面図であり、1はセラミ
ック基体、2は外部リード端子、3は蓋体である。そし
て、これらで半導体素子4を収容するための半導体素子
収納用パッケージが構成されている。また、図2は、図
1に示す半導体素子収納用パッケージの側面図である。
FIG. 1 is a sectional view showing an example of an embodiment of a package for accommodating a semiconductor element according to the present invention, wherein 1 is a ceramic base, 2 is an external lead terminal, and 3 is a lid. These form a semiconductor element housing package for housing the semiconductor element 4. FIG. 2 is a side view of the semiconductor device housing package shown in FIG.

【0012】セラミック基体1は、酸化アルミニウム質
焼結体・窒化アルミニウム質焼結体・ムライト質焼結体
・炭化珪素質焼結体・窒化珪素質焼結体・ガラス−セラ
ミックス等のセラミック材料から成る略四角平板状であ
り、その上面に半導体素子4を収納するための凹部1a
が形成されており、この凹部1a内には半導体素子4が
ろう材・樹脂・ガラス等の接着剤を介して収納固定され
る。
The ceramic substrate 1 is made of a ceramic material such as a sintered body of aluminum oxide, a sintered body of aluminum nitride, a sintered body of mullite, a sintered body of silicon carbide, a sintered body of silicon nitride, and glass-ceramics. Recess 1a for accommodating the semiconductor element 4 on the upper surface thereof.
The semiconductor element 4 is housed and fixed in the recess 1a via an adhesive such as brazing material, resin, glass or the like.

【0013】また、セラミック基体1には、凹部1aの
内側からセラミック基体1の相対向する側面にそれぞれ
所定の間隔で並んで導出する複数のメタライズ配線導体
5が配設されている。メタライズ配線導体5は、タング
ステンやモリブデン・銅・銀等の金属粉末メタライズか
ら成り、凹部1a内に搭載される半導体素子4の各電極
を外部リード端子2に電気的に接続する導電路として機
能する。そして、このメタライズ配線導体5でセラミッ
ク基体1の相対向する側面に導出した部位は、外部リー
ド端子2を接合するための接合用パッド5aを形成して
おり、この接合用パッド5aには複数の外部リード端子
2が銀−銅ろう等のろう材7を介して二列の並びで所定
間隔でろう付けされており、凹部1a内側部位には凹部
1a内に収納される半導体素子4の各電極がボンディン
グワイヤ6を介して電気的に接続される。
The ceramic substrate 1 is provided with a plurality of metallized wiring conductors 5 extending from the inside of the concave portion 1a to the opposing side surfaces of the ceramic substrate 1 at predetermined intervals. The metallized wiring conductor 5 is made of metal powder of metal such as tungsten, molybdenum, copper, silver, etc., and functions as a conductive path for electrically connecting each electrode of the semiconductor element 4 mounted in the recess 1 a to the external lead terminal 2. . A portion led out from the metallized wiring conductor 5 to the opposite side surface of the ceramic base 1 forms a bonding pad 5a for bonding the external lead terminal 2, and the bonding pad 5a has a plurality of bonding pads 5a. The external lead terminals 2 are brazed at predetermined intervals in two rows via a brazing material 7 such as silver-copper brazing material, and each electrode of the semiconductor element 4 housed in the recess 1a is provided inside the recess 1a. Are electrically connected via the bonding wires 6.

【0014】なお、このようなセラミック基体1は、複
数枚のセラミックグリーンシートに適当な打ち抜き加工
を施すとともにメタライズ配線導体5となる金属ペース
トを所定のパターンに印刷塗布し、次にこれらのセラミ
ックグリーンシートを上下に積層するとともに適当な寸
法に切断してセラミック基体1となる生セラミック成形
体を得、しかる後、この生セラミック成形体を還元雰囲
気中、約1600℃の温度で焼成することによって製作され
る。
The ceramic substrate 1 is formed by subjecting a plurality of ceramic green sheets to appropriate punching and printing and applying a metal paste to be the metallized wiring conductor 5 in a predetermined pattern. The sheet is laminated on top and bottom and cut to an appropriate size to obtain a green ceramic molded body serving as the ceramic substrate 1. Thereafter, the green ceramic molded body is manufactured by firing at a temperature of about 1600 ° C. in a reducing atmosphere. Is done.

【0015】また、メタライズ配線導体5の接合用パッ
ド5aにろう付けされた外部リード端子2は、鉄−ニッ
ケル合金や鉄−ニッケル−コバルト合金等の金属から成
る厚みが0.1 〜0.3 mm、幅が0.1 〜1mm、長さが2
〜15mmの棒状であり、その下端部がセラミック基体1
の下面から突出するようにして0.4 〜1.27mmの繰り返
し間隔で接合されている。
The external lead terminal 2 brazed to the bonding pad 5a of the metallized wiring conductor 5 has a thickness of 0.1 to 0.3 mm and a width of 0.1 to 0.3 mm made of a metal such as an iron-nickel alloy or an iron-nickel-cobalt alloy. 0.1-1mm, length 2
It has a rod shape of about 15 mm, the lower end of which is a ceramic base 1
Are joined at a repetition interval of 0.4 to 1.27 mm so as to protrude from the lower surface.

【0016】この外部リード端子2は、凹部1a内に収
容される半導体素子4の各電極を外部電気回路に電気的
に接続するための接続端子として機能し、そのセラミッ
ク基体1下面から突出した下端部を外部電気回路基板に
設けたリード端子挿入孔に挿入することによって半導体
素子4の各電極が外部電気回路に電気的に接続されるこ
ととなる。
The external lead terminal 2 functions as a connection terminal for electrically connecting each electrode of the semiconductor element 4 housed in the recess 1a to an external electric circuit, and a lower end protruding from the lower surface of the ceramic base 1. Each electrode of the semiconductor element 4 is electrically connected to the external electric circuit by inserting the part into the lead terminal insertion hole provided on the external electric circuit board.

【0017】また、外部リード端子2のうち、各列の両
端の外部リード端子2には、セラミック基体1の下面か
ら突出した部位に各列の外側に0.2 〜1mm程度傍出す
る傍出部2aが形成されている。この傍出部2aは、パ
ッケージの内部に半導体素子4を収容して半導体装置と
なした後、外部リード端子2を外部電気回路基板のリー
ド端子挿入孔に挿入した際に、その下端部が外部電気回
路基板の上面Aに当接してセラミック基体1と外部電気
回路基板の上面Aとの間に所定間隔の実装隙間を形成す
る作用をなし、この実装隙間が形成されることによりセ
ラミック基体1の下面と外部電気回路基板の上面Aとの
間に冷却のための空気の流れを導入して半導体装置を効
率良く冷却することが可能となるとともに、半導体装置
の外部電気回路基板への脱着が容易なものとなる。
The external lead terminals 2 at both ends of each row of the external lead terminals 2 have protruding portions 2a protruding from the lower surface of the ceramic base 1 by about 0.2 to 1 mm outside the respective rows. Are formed. When the external lead terminal 2 is inserted into the lead terminal insertion hole of the external electric circuit board after the semiconductor element 4 is accommodated in the package and the semiconductor device 4 is formed into a semiconductor device, the protruding portion 2 a The upper surface A of the electric circuit board is brought into contact with the upper surface A of the ceramic substrate 1 to form a predetermined gap between the ceramic substrate 1 and the upper surface A of the external electric circuit board. The semiconductor device can be efficiently cooled by introducing a flow of air for cooling between the lower surface and the upper surface A of the external electric circuit board, and the semiconductor device can be easily attached to and detached from the external electric circuit board. It becomes something.

【0018】そして、本発明においては、このように傍
出部2aが外部リード端子2のうち、各列の両端の外部
リード端子2のセラミック基体1下面から突出した部位
に形成されていることから、外部リード端子2のろう付
けされる上端部の幅および接合用パッド5aの幅を狭い
ものとして、この上端部における外部リード端子2同士
の隣接間隔および接合用パッド5a同士の隣接間隔を広
いものとすることができる。
In the present invention, since the protruding portions 2a are formed at the portions of the external lead terminals 2 projecting from the lower surface of the ceramic base 1 of the external lead terminals 2 at both ends of each row. The width of the upper end of the external lead terminal 2 to be brazed and the width of the bonding pad 5a are narrow, and the distance between the adjacent external lead terminals 2 and the distance between the bonding pads 5a at the upper end are wide. It can be.

【0019】また、傍出部2aが外部リード端子2のう
ち、各列の両端の外部リード端子2に各列の外側に傍出
するように形成されている場合には、傍出部2aが形成
された部位においても各外部リード端子2同士の隣接間
隔が傍出部2aによって狭いものとなることがない。し
たがって、本発明の半導体素子収納用パッケージによれ
ば、隣接する外部リード端子2同士の間に電気的な絶縁
不良や短絡等が発生する危険性を極めて小さいものとす
ることができる。
In the case where the protruding portion 2a is formed so as to protrude outside the respective rows of the external lead terminals 2 at the external lead terminals 2 at both ends of each row, the protruding portion 2a is formed. Even in the formed portion, the adjacent space between the external lead terminals 2 is not narrowed by the protruding portion 2a. Therefore, according to the package for housing a semiconductor element of the present invention, the risk of electrical insulation failure, short circuit, or the like occurring between adjacent external lead terminals 2 can be extremely reduced.

【0020】なお、半導体素子収納用パッケージの仕様
等によっては、各列の両端の外部リード端子2の傍出部
2aが、各列の内側に傍出するように、あるいはセラミ
ック基体1の下面の内側の方向または外側の方向に傍出
するように形成されていてもよい。
Depending on the specifications of the package for accommodating the semiconductor element, the protruding portions 2a of the external lead terminals 2 at both ends of each row may protrude inside each row, or the lower surface of the ceramic base 1 may be formed. It may be formed so as to stand out in the inside direction or the outside direction.

【0021】このような外部リード端子2は、鉄−ニッ
ケル合金等の板材に打ち抜き加工やエッチング加工を施
すことによって所定の形状に形成され、外部リード端子
2と接合用パッド5aとの接合は、リード端子2の上端
部を接合用パッド5aに間に例えば銀−銅ろう等のろう
材7を挟んで当接させるとともに、これらをろう材7の
融点以上の温度に加熱することにより接合用パッド5a
と外部リード端子2の上端部とをろう付けする方法が採
用される。なお、このようなろう付けの際には、ろう材
7はその配置を容易とするために、外部リード端子2の
上端部にめっき法や圧着法あるいはスポット溶接法等に
より予め所定厚みに固着させておくことが好ましい。ま
た、各列の外部リード端子2同士は接合用パッド5aに
ろう付けされるまでの間、その下端部を図示しないタイ
バーにより各列毎に一体的に連結しておくことが望まし
い。外部リード端子2を各列毎にタイバーで連結してお
くことによって、各外部リード端子2を一定の間隔で保
持して各接合用パッド5aに対して正確にろう付けする
こが容易となる。そして、そのようなタイバーはパッケ
ージの内部に半導体素子4を収納して半導体装置となし
た後に切断除去すればよい。
The external lead terminal 2 is formed into a predetermined shape by punching or etching a plate material such as an iron-nickel alloy, and the external lead terminal 2 and the bonding pad 5a are joined together. The upper end of the lead terminal 2 is brought into contact with the bonding pad 5a with a brazing material 7, such as silver-copper brazing, sandwiched therebetween, and these are heated to a temperature equal to or higher than the melting point of the brazing material 7, thereby forming a bonding pad. 5a
And the upper end of the external lead terminal 2 is brazed. At the time of such brazing, the brazing material 7 is fixed to the upper end portion of the external lead terminal 2 to a predetermined thickness in advance by a plating method, a crimping method, a spot welding method, or the like in order to facilitate the arrangement. It is preferable to keep it. Further, it is preferable that the lower ends of the external lead terminals 2 in each row are integrally connected to each other by a tie bar (not shown) until they are brazed to the bonding pads 5a. By connecting the external lead terminals 2 with tie bars for each row, it becomes easy to hold each external lead terminal 2 at a constant interval and to accurately braze to each bonding pad 5a. Then, such a tie bar may be cut and removed after the semiconductor element 4 is housed in the package to form a semiconductor device.

【0022】かくして、本発明の半導体素子収納用パッ
ケージによれば、ろう付け部における各列の外部リード
端子2同士の隣接間隔および接合用パッド5a同士の隣
接間隔が広く、これらの間に電気的な絶縁不良や短絡が
発生しにくく、所定の実装隙間を確保可能な小型の半導
体素子収納用パッケージを提供することができる。
Thus, according to the package for accommodating a semiconductor element of the present invention, the spacing between the external lead terminals 2 in each row and the spacing between the bonding pads 5a in the brazing portion are wide, and the electrical connection therebetween is large. It is possible to provide a small-sized semiconductor element housing package that does not easily cause insulation failure or short circuit and can secure a predetermined mounting gap.

【0023】なお、本発明は、上述の実施の形態例に限
定されるものではなく、本発明の要旨を逸脱しない範囲
であれば種々の変更は可能である。例えば、図3に断面
図で、図4に側面図で示すように、半導体素子14を収容
するための容器を構成するセラミック基体11の下面に接
合用パッド15aを設けるとともに、この接合用パッド15
aに外部リード端子12をろう付けして成る半導体素子収
納用パッケージに本発明を適用してもよい。また、図5
に断面図で、図6に側面図で示すように、半導体素子24
を収容するための容器を構成するセラミック基体21の上
面に接合用パッド25aを設けるとともに、この接合用パ
ッド25aに外部リード端子22をろう付けして成る半導体
素子収納用パッケージに本発明を適用してもよい。
The present invention is not limited to the above-described embodiment, and various changes can be made without departing from the gist of the present invention. For example, as shown in a sectional view in FIG. 3 and a side view in FIG. 4, a bonding pad 15a is provided on the lower surface of a ceramic base 11 constituting a container for housing the semiconductor element 14, and the bonding pad 15
The present invention may be applied to a semiconductor element storage package formed by brazing external lead terminals 12 to a. FIG.
As shown in a sectional view in FIG. 6 and a side view in FIG.
The present invention is applied to a semiconductor device housing package in which bonding pads 25a are provided on the upper surface of a ceramic base 21 constituting a container for housing the semiconductor substrate 21 and external lead terminals 22 are brazed to the bonding pads 25a. You may.

【0024】[0024]

【発明の効果】本発明の半導体素子収納用パッケージに
よれば、セラミック基体にろう付けされた外部リード端
子のうち、各列の両端の外部リード端子であってセラミ
ック基体の下面から突出した部位に一方向に傍出する傍
出部を設けたことから、外部リード端子のろう付けされ
る上端部における幅およびこの上端部がろう付けされる
接合用パッドの幅を狭いものとして、この上端部におけ
る外部リード端子同士の隣接間隔および接合用パッド同
士の隣接間隔を広いものとすることができ、したがっ
て、外部リード端子同士の間に電気的な絶縁不良や短絡
が発生しにくいとともに、傍出部により所定の実装隙間
を確保することが可能な半導体素子収納用パッケージを
提供することができる。
According to the package for housing a semiconductor element of the present invention, of the external lead terminals brazed to the ceramic base, the external lead terminals at both ends of each row protrude from the lower surface of the ceramic base. Since the protruding portion that protrudes in one direction is provided, the width of the upper end portion of the external lead terminal to be brazed and the width of the bonding pad to which the upper end portion is brazed are reduced, and The distance between adjacent external lead terminals and the distance between adjacent bonding pads can be widened, so that electrical insulation failure and short circuit between external lead terminals are unlikely to occur, It is possible to provide a semiconductor element housing package capable of securing a predetermined mounting gap.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の半導体素子収納用パッケージの実施形
態の一例を示す断面図である。
FIG. 1 is a cross-sectional view illustrating an example of an embodiment of a semiconductor element storage package according to the present invention.

【図2】図1に示す半導体素子収納用パッケージの側面
図である。
FIG. 2 is a side view of the semiconductor element housing package shown in FIG. 1;

【図3】本発明の半導体素子収納用パッケージの他の実
施形態例を示す断面図である。
FIG. 3 is a cross-sectional view illustrating another embodiment of the semiconductor device storage package of the present invention.

【図4】図3に示す半導体素子収納用パッケージの側面
図である。
FIG. 4 is a side view of the semiconductor element storage package shown in FIG. 3;

【図5】本発明の半導体素子収納用パッケージの他の実
施形態例を示す断面図である。
FIG. 5 is a cross-sectional view showing another embodiment of the semiconductor element storage package of the present invention.

【図6】図5に示す半導体素子収納用パッケージの側面
図である。
FIG. 6 is a side view of the semiconductor device housing package shown in FIG. 5;

【図7】従来の半導体素子収納用パッケージの断面図で
ある。
FIG. 7 is a cross-sectional view of a conventional semiconductor element storage package.

【図8】図7に示す半導体素子収納用パッケージの側面
図である。
FIG. 8 is a side view of the package for housing a semiconductor element shown in FIG. 7;

【符号の説明】[Explanation of symbols]

1,11,21・・・・・セラミック基体 2,12,22・・・・・外部リード端子 2a,12a,22a・・傍出部 4,14,24・・・・・半導体素子 5a,15a,25a・・接続用パッド 1, 11, 21 ····· Ceramic substrate 2 · 12, 22 ····· External lead terminals 2a, 12a, 22a ··· Protruding parts 4, 14, 24 ···· Semiconductor elements 5a, 15a , 25a ... Connection pad

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】 半導体素子を収容するための容器を構成
するセラミック基体に、複数本の外部リード端子を前記
セラミック基体の下面から突出するようにして複数列に
並べてろう付けして成る半導体素子収納用パッケージに
おいて、前記各列の両端の外部リード端子の前記下面か
ら突出した部位に一方向に傍出する傍出部を設けて成る
ことを特徴とする半導体素子収納用パッケージ。
1. A semiconductor device housing comprising a plurality of external lead terminals arranged in a plurality of rows and brazed on a ceramic base constituting a container for housing a semiconductor element so as to project from a lower surface of the ceramic base. A package protruding from the lower surface of the external lead terminal at both ends of each row, wherein a protruding portion protruding in one direction is provided.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101015461B1 (en) * 2008-07-07 2011-02-22 미쓰비시덴키 가부시키가이샤 Semiconductor package and semiconductor device
CN108417552A (en) * 2018-02-05 2018-08-17 安徽双威微电子有限公司 A kind of microcard super high power device

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