JP2001175530A

JP2001175530A - メモリアクセス調停装置およびメモリアクセス調停方法

Info

Publication number: JP2001175530A
Application number: JP36412699A
Authority: JP
Inventors: Tomoyuki Kawasaki; 智之川崎
Original assignee: NEC IC Microcomputer Systems Co Ltd
Current assignee: NEC IC Microcomputer Systems Co Ltd
Priority date: 1999-12-22
Filing date: 1999-12-22
Publication date: 2001-06-29

Abstract

(57)【要約】【課題】メモリへのアクセス要求信号が競合した場合、
要求を出した各処理装置間にメモリへのアクセス種類の
違いがあっても常に最速にメモリアクセスする。【解決手段】所定のアクセス優先順位を示す値に従って
複数の処理装置１１１〜１１ｎから出力されるアクセス
要求信号ＲＥＱ１〜ｎの受付順位を調停する優先順位調
整手段１４と、調停された１つのアクセス要求信号出力
元の処理装置に対してメモリ使用許可信号ＡＣＫｎを送
り返すメモリアクセス調停手段１３と、予め定めた基本
アクセス時間に基づき、アクセス要求信号が競合した場
合に全てのアクセス要求信号の組み合わせごとに総合ア
クセス時間を算出し、それぞれの値を比較して求めた最
小値に対応した処理装置の番号を優先順位調整手段１４
に通知する最速アクセス判定手段１６を備え、この手段
によりアクセス要求信号が競合したときに、アクセスが
最速な組み合わせを判定し優先順位を随時調整する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリアクセス調停
装置およびメモリアクセス調停方法に係わり、特に複数
の処理装置からアクセス要求信号が競合した場合に、最
速な組み合わせ順を判定する最速アクセス判定部を設け
てメモリアクセス速度性能を向上させることが出来るメ
モリアクセス調停装置およびメモリアクセス調停方法に
関する。

【０００２】

【従来の技術】この種の従来のメモリアクセス調停装置
は、例えば複数の処理装置からなるシステムにおいて、
これら複数の処理装置が共有するメモリにアクセスする
場合に用いられている。

【０００３】これら複数の処理装置からランダムにメモ
リがアクセスされた場合、当然、処理装置同士が競合す
ることになり、何らかの調整手段が必要になってくる。
その調整手段としてメモリアクセス調停装置が従来から
使用されている。

【０００４】半導体素子の微細化技術の進展に伴い、こ
れらの素子で構成されるＬＳＩの処理速度も飛躍的に向
上し、そのＬＳＩを搭載した処理装置で構成するシステ
ムにおいては高速でメモリアクセスを行うので、メモリ
アクセス調停装置も高速動作が要求されている。

【０００５】上述した従来のメモリアクセス調停装置の
一例が、特開平１１‐１３４２９０号公報に記載されて
いる。同公報記載のメモリアクセス調停装置は、複数の
処理装置からアクセス要求信号が競合した場合に、予め
設定された処理装置の優先順位に従ってメモリアクセス
を調停し、優先順位の高いものから順にメモリへのアク
セスを許可する技術が記載されている。

【０００６】同公報記載のメモリアクセス調停装置の構
成を示した図１２を参照すると、このメモリアクセス調
停装置は、処理装置１１１〜１１ｎ（ｎは２以上の整
数）と、処理装置の優先順位設定部１２と、メモリアク
セス調停部１３と、優先順位調整部１４とメモリ１５と
を備える。

【０００７】メモリアクセス調停装置は、例えば、処理
装置の優先順位設定部１２に対し、予め処理装置１１１
〜１１ｎの優先順位を設定しておく。

【０００８】これらの処理装置１１１〜１１ｎは１から
ｎまでのｎ個あり、システムの動作に伴い、処理装置１
１１〜１１ｎから共有メモリに対してそれぞれ同時にア
クセスする必要が生じた場合を考える。アクセスが生じ
た処理装置１１１〜１１１ｎはそれぞれアクセス要求信
号（ＲＥＱ１〜ＲＥＱｎ）をそれぞれの信号線に出力し
てメモリアクセス調停部１３に送信する。

【０００９】アクセス要求信号（ＲＥＱ１〜ＲＥＱｎ）
を受けたメモリアクセス調停部１３は、優先順位調整部
１４に対しアクセスがあったことを通知する。優先順位
調整部１４では、処理装置の優先順位設定部１２に予め
設定された優先順位の値に従ってアクセス要求を調停
し、受け付けたアクセス要求信号（ＲＥＱ１〜ＲＥＱ
ｎ）の中から優先順位の最も高い処理装置のアクセス要
求信号を１つ選択する。

【００１０】その選択された１つのアクセス要求信号に
対応する処理装置に対して、メモリアクセス調停部１３
はメモリ使用許可信号（ＡＣＫ１〜ＡＣＫｎ）のうち対
応する１つのメモリ使用許可信号を送り返す。

【００１１】選択されたメモリ使用許可信号を受け取っ
た対応する１つの処理装置は、優先的にメモリ１５へコ
マンドを送信しアクセスを行う。このコマンドは２種類
あり、１つはメモリ１５にデータを書き込むためのコマ
ンドＷＲであり、他方は、メモリ１５からデータを読み
出すコマンドＲＤである。

【００１２】選択された１つの処理装置以外の処理装置
１１１〜１１（ｎ−１）は自身がメモリ使用許可信号を
受け取るまでは、それぞれアクセス要求信号（ＲＥＱ１
〜ＲＥＱ（ｎ−１））を送出し続ける。

【００１３】

【発明が解決しようとする課題】上述した従来のメモリ
アクセス調停装置は、入力される複数のアクセス要求信
号の中から、単一のアクセス要求信号を選択する。しか
し、予め設定された処理装置の優先順位設定部１２の内
容に従って、全てのアクセス要求信号の中から一様に優
先順位を決定している。そのため、それぞれの処理装置
においてはメモリへのアクセス種類が必ずしも同一では
ないので、メモリへのアクセス種類の異なる処理装置の
アクセス間でメモリへのアクセス種類の違いによる隙間
ができてしまう。

【００１４】その結果、ワード長の違いによるアクセス
間の隙間により必要以上にアクセス時間が長くかかって
しまい、高速でメモリにアクセスすることが出来ないと
いう問題がある。

【００１５】本発明の目的は、上述した従来の欠点に鑑
みなされたものであり、複数の処理装置からアクセス要
求信号が競合した場合に、各処理装置間にワード長の違
いがあっても最速な組み合わせ順を判定する最速アクセ
ス判定部を設けてメモリアクセス速度性能を向上させる
ことが出来るメモリアクセス調停装置およびメモリアク
セス調停方法を提供することにある。

【００１６】

【課題を解決するための手段】本発明のメモリアクセス
調停装置の特徴は、所定のアクセス優先順位を示す値に
従って複数の処理装置から出力されるアクセス要求信号
の受付順位を調停する優先順位調整手段と、調停された
１つのアクセス要求信号出力元の前記処理装置に対して
メモリ使用許可信号を送り返すメモリアクセス調停手段
と、予め定めた基本アクセス時間に基づき、前記アクセ
ス要求信号が競合した場合に全てのアクセス要求信号の
組み合わせごとに総合アクセス時間を算出するととも
に、算出したそれぞれの値を比較して求めた最小値に対
応した前記処理装置の番号を前記優先順位調整手段に通
知する最速アクセス判定手段とを備え、前記最速アクセ
ス判定手段により前記アクセス要求信号が競合したとき
に、アクセスが最も速くなる前記組み合わせを判定し優
先順位を随時調整することにある。

【００１７】また、前記最速アクセス判定手段は、現在
アクセス中のメモリに対する最後のプリチャージから次
のアクセス時の最後のプリチャージまでの間のクロック
数を前記基本アクセス時間として予め設定され保持する
基本アクセス値設定部と、現在のアクセス状態としての
前記リード／ライト情報およびバンク情報を入力し保時
するアクセス状態保持部と、複数の前記処理装置のアク
セス要求信号が前記メモリへアクセスするときにとり得
る２組のアクセス時間を、前記基本アクセス値から求め
る基本アクセス時間算出部と、求めた２組のアクセス時
間を基に対応するそれぞれの前記処理装置がとり得る全
ての組み合わせの総アクセス時間を算出する加算部と、
算出した総アクセス時間を比較した最小値を求める比較
部と、求めた最小値に対応する前記処理装置の番号を抽
出する選択部とを備えることができる。

【００１８】さらに、前記基本アクセス値設定部および
前記アクセス状態保持部が１個と、前記基本アクセス時
間算出部がｎ×ｎ（ｎは２以上の整数）個と、前記加算
部がｎ!個と、前記比較手段および前記選択手段が１個
とを、前記最速アクセス判定手段にそれぞれ設けてもよ
い。

【００１９】さらにまた、前記アクセス状態保持部は、
データ入力端が複数の前記処理装置全てのリード／ライ
ト情報およびバンク情報の対応する出力端にそれぞれ接
続され、クロック入力端が前記メモリアクセス調停手段
のメモリ使用許可信号出力端に接続され、リード／ライ
ト情報およびバンク情報それぞれの出力端が複数の前記
基本アクセス時間算出部に接続されてもよい。

【００２０】また、前記基本アクセス時間算出部は、前
記アクセス状態保持部で保持する保持バンク情報または
前記処理装置のうちの１つのバンク情報と前記処理装置
のうち次にアクセスする装置のバンク情報とを比較し比
較結果を出力する比較回路と、前記比較結果および前記
リード／ライト情報または前記処理装置のうちの１つの
リード／ライト情報と前記処理装置のうち次にアクセス
する装置のリード／ライト情報とにそれぞれ応答して、
前記基本アクセス値のうちの所定の１つを選択する選択
回路とを有することもできる。

【００２１】さらに、前記アクセス状態保持部のリード
／ライト情報出力およびバンク情報出力は、ｎ×ｎ個の
前記基本アクセス時間算出部のうち１／ｎ個の基本アク
セス時間算出部に対して与えられ、２組の前記処理装置
から出力されるアクセス要求信号の組み合わせのうち、
前記処理装置が実行中に、連続して前記処理装置及び他
の処理装置からアクセスする時に対応することもでき
る。

【００２２】さらにまた、前記基本アクセス値設定部が
保持する前記基本アクセス値は、設定された前記基本ア
クセス値のうちの最小の値を各基本アクセス値ごとにさ
らに減算して求めた差分値とすることもできる。

【００２３】また、前記基本アクセス値のうちの所定の
１つを選択する前記選択回路は、現在のアクセスおよび
次のアクセスが同一バンク時であれば全てのアクセスで
第１の値として選択し、異なるバンクでかつ現在アクセ
ス中のリード要求と同じ要求であれば第２の値として選
択し、異なるバンクでかつ現在のリード要求と異なる要
求であれば第３の値として選択し、異なるバンクでかつ
現在アクセス中のライト要求と同じ要求であれば第４の
値として選択し、異なるバンクでかつ現在のライト要求
と異なる要求であれば第５の値として選択することもで
きる。

【００２４】さらに、前記最小値が複数存在するとき
は、前記優先順位調整手段に予め設定された前記処理装
置の優先順位に従って、最も高い優先順位に対応する前
記最小値を選択することでもよい。

【００２５】さらにまた、前記総アクセス時間の加算部
は、ｎ!通りのアクセス順序ごとにその順序内における
ｎ通りの２組のアクセス要求信号間の基本アクセス値と
して、前記第１から前記第５の値のいずれかを選択し、
選択した値を前記アクセス順序ごとに合計した値を前記
総アクセス時間として算出することもできる。

【００２６】また、前記メモリアクセス調停手段と前記
優先順位調整手段とに代えて、複数の前記処理装置から
出力されるアクセス要求信号に従って、先に要求のあっ
たものから順にｍ（ｍは１以上の整数）個（ｍ＜ｎ）の
前記処理装置を選択するための選択信号を生成する選択
信号生成手段と、複数の前記処理装置それぞれの前記ア
クセス要求信号と前記リード／ライト情報と前記バンク
情報とからなるｎ本の信号線のうち、前記選択信号の指
示する前記ｍ個の前記アクセス要求信号と前記リード／
ライト情報と前記バンク情報とを選択して、前記最速ア
クセス判定手段に出力する処理要求選択手段とを有す
る。

【００２７】さら、前記ｍ個の前記アクセス要求信号
を、前記最速アクセス判定手段が有するアクセス状態保
持部の同期クロックとすることもできる。

【００２８】さらにまた、前記最速アクセス判定手段
が、前記選択部で抽出された前記処理装置の番号を選択
信号とする選択手段により選択された前記ｍ個の前記ア
クセス要求信号と前記リード／ライト情報と前記バンク
情報とを入力するとともに、前記ｍ個の前記アクセス要
求信号を前記アクセス状態保持部の同期クロックとする
こともできる。

【００２９】また、前記選択信号生成手段は、前記アク
セス要求信号のうち、先に到着した方から順番に優先順
位をダイナミックに変更する優先順位変更部と、この優
先順位変更部が出力する優先順位変更信号に応答して優
先順位変更信号の指示する順番に選択制御信号を出力す
る優先順位設定値保持部と、ｎ個の前記アクセス要求信
号をデコードしてｍ個の制御信号を出力するデコード回
路部とを有することもできる。

【００３０】さらに、前記処理要求選択手段は、前段の
ｎ個の選択回路と、後段のｍ（ｍ＜ｎ）個の選択回路と
からなり、前段の選択回路はそれぞれ並列に接続され複
数の前記処理装置から前記アクセス要求信号と前記リー
ド／ライト情報と前記バンク情報とを１組とするｎ組の
信号がそれぞれ与えられ、これらｎ組の信号からｍ組を
選択して後段の選択回路に出力するとともに、前記アク
セス要求信号を前記デコード回路に出力し、前記後段の
選択回路はそれぞれの回路ごとに前記前段の選択回路か
ら与えられたｍ組の信号を、前記デコード回路の出力す
るｍ個の制御信号の順位に応答して、前記アクセス要求
信号と前記リード／ライト情報と前記バンク情報とを１
組とするｍ組の信号としてそれぞれ順番に出力する。

【００３１】さらにまた、前記選択信号生成手段は、予
め設定される複数の前記処理装置の優先順位値を格納す
る優先順位設定値保持部のみを有し、その格納された優
先順位値のうち優先順位の高い順に前記ｍ個を選択する
こともできる。

【００３２】本発明のメモリアクセス調停方法は、現在
アクセス中のメモリに対する最後のプリチャージから次
のアクセス時の最後のプリチャージまでの間のクロック
数を基本アクセス時間として予め設定され保持する基本
アクセス値設定部と、現在のアクセス状態としてのリー
ド／ライト情報およびバンク情報を入力し保時するアク
セス状態保持部と、複数の処理装置のアクセス要求信号
が前記メモリへアクセスするときにとり得る２組のアク
セス時間を、前記基本アクセス値から求める基本アクセ
ス時間算出部と、求めた２組のアクセス時間を基に対応
するそれぞれの処理装置がとり得る全ての組み合わせの
総アクセス時間を算出する加算部と、算出した総アクセ
ス時間を比較した最小値を求める比較部と、求めた最小
値に対応する前記処理装置の番号を抽出する選択部とを
備える最速アクセス判定手段とを用いて、前記基本アク
セス値設定部に基本アクセス値を設定するとともに、前
記基本アクセス時間算出部へ出力して待機する基本アク
セス値設定処理と、実行中の第１の処理装置からアクセ
ス要求信号が発生したか否かを発生するまで繰り返し判
断し、発生すると次の基本アクセス時間算出処理へ進む
アクセス要求信号発生判断処理と、メモリアクセス調停
部からアクセス許可信号を受けて、現在実行中の前記第
１の処理装置の前記バンク情報と前記リード／ライト情
報とを前記アクセス状態保持部に保持し、保持されたバ
ンク情報と次にアクセスする第２の処理装置がアクセス
するメモリのバンク情報とを前記基本アクセス時間算出
部で比較させ、待機中の前記第２の処理装置からのアク
セス要求信号であれば、その処理装置のバンク情報と第
３の処理装置がアクセスするメモリのバンク情報とを比
較させ、それぞれの比較結果により前記基本アクセス値
を選択して出力させる基本アクセス時間算出処理と、選
択された前記基本アクセス値に基づき、前記総アクセス
時間を算出する加算部により処理装置がとり得る組み合
わせの総アクセス時間を求める総アクセス時間算出処理
と、求めた総アクセス時間値から、最も高速にアクセス
できる組み合わせを判定し数値の最も小さいものを出力
させる総アクセス時間比較処理とを有することを特徴と
する。

【００３３】また、基本アクセス時間算出処理は、前記
第１の処理装置から、メモリの第１または第２のバンク
へのバーストリード要求またはバーストライト要求を受
けとりメモリ使用許可信号に応答して、前記アクセス状
態保持部に格納し保持させるアクセス要求信号受付保持
処理と、前記第２の処理装置からバンクおよびリード／
ライトのアクセス要求があるまで待機するアクセス要求
信号待機処理と、前記アクセス要求があると、前記アク
セス状態保持部および複数の前記処理装置の中で、２組
を抽出する処理を実行する比較すべき２組の抽出処理
と、前記第１の処理装置のアクセス状態保持内容と前記
第２の処理装置のアクセス情報との２組を抽出する処理
において、前記アクセス状態保持部に保持された前記バ
ンク情報と前記第２の処理装置からアクセス対象のバン
ク情報とを同じバンクかどうかを比較させ、その比較結
果を前記選択回路へ出力するアクセス対象バンク比較処
理と、比較結果が同じバンクの時は、前記基本アクセス
値設定部に格納された第１の基本アクセス値を選択する
同一バンク時の選択処理と、比較結果が異なるバンクの
時は、比較結果のバンク情報と前記アクセス状態保持部
に保持されたリード／ライト情報と前記第２の処理装置
からのリード／ライト情報とに応答して、最初のアクセ
スがリード／ライトのいずれであるかを判断する第１の
リード／ライトの判断処理と、判断結果がリードの時
は、さらに次のアクセスがリード／ライトのいずれであ
るかを判断する第２のリード／ライトの判断処理と、判
断結果がリードの時は、前記基本アクセス値設定部に格
納された第２の基本アクセス値を選択するリード／リー
ド時の基本アクセス値選択処理と、判断結果がライトの
時は、前記基本アクセス値設定部に格納された第３の基
本アクセス値を選択するリード／ライト時の基本アクセ
ス値選択処理と、最初のアクセスの判断結果がライトの
時は、さらに次のアクセスがリード／ライトのいずれで
あるかを判断する第３のリード／ライトの判断処理と、
判断結果がリードの時は、前記基本アクセス値設定部に
格納された第４の基本アクセス値を選択するライト／リ
ード時の基本アクセス値選択処理と、判断結果がライト
の時は、前記基本アクセス値設定部に格納された第５の
基本アクセス値を選択するライト／ライト時の基本アク
セス値選択処理と、前記比較すべき２組の抽出処理から
前記ライト／ライト時の基本アクセス値選択処理までを
前記第１の処理装置に対して前記第２の処理装置の個数
が終了するまで繰り返して実行する比較処理終了判断処
理とを有する。

【００３４】

【発明の実施の形態】まず、本発明の概要を図１に示し
た本発明の構成図を参照しながら説明する。処理装置１
１１〜１１ｎからメモリアクセス調停回路に対するメモ
リアクセス要求信号（ＲＥＱ１〜ＲＥＱｎ）が競合する
場合、最速アクセス判定部１６では、メモリアクセス要
求信号のうち一番速くメモリへアクセス出来る組み合わ
せ順を求める。

【００３５】求めた組み合わせ順を基に、優先順位調整
部１４において処理装置の優先順位を随時調整する。

【００３６】優先順位調整部１４で調整した優先順位を
基に、メモリアクセス調停部１３では一番優先順位の高
い処理装置のみのメモリアクセス要求信号を受け付け、
その処理装置に対してメモリ使用許可信号（ＡＣＫ１〜
ＡＣＫｎ）を出力し、実際のメモリアクセスを実行す
る。

【００３７】次に、図１と図１における最速アクセス判
定部１６の構成を示した図２とを併せて参照しながら本
発明を説明する。

【００３８】このメモリアクセス調停装置は、処理装置
１１１〜１１ｎ（ｎは２以上の整数）と、処理装置の優
先順位設定部１２と、メモリアクセス調停部１３と、優
先順位調整部１４と、メモリ１５と、本発明による最速
アクセス判定部１６とを備える。

【００３９】処理装置１１１〜１１ｎとメモリアクセス
調停部１３とは、それぞれアクセス要求信号（ＲＥＱ１
〜ＲＥＱｎ）およびメモリ使用許可信号（ＡＣＫ１〜Ａ
ＣＫｎ）のうちの対応する２本の入出力線で結ばれ、メ
モリアクセス調停部１３はアクセス要求信号（ＲＥＱ１
〜ＲＥＱｎ）を入力しメモリ使用許可信号（ＡＣＫ１〜
ＡＣＫｎ）を処理装置１１１〜１１ｎに返す。

【００４０】最速アクセス判定部１６は、基本アクセス
値設定部２１と、アクセス状態保持部２２と、基本アク
セス時間算出部２３１〜２３ｙと、加算部２４１〜２４
ｚと、比較部２５と、選択部２６とを備える。

【００４１】基本アクセス時間算出部２３１〜２３ｙ
は、比較回路２３１１と選択回路２３１２とを備える。
また、基本アクセス時間算出部２３１〜２３ｙは、処理
装置１１１〜１１ｎのうちの２組の全ての組み合わせの
数だけ設けられる。その組み合わせの数はｎ×ｎ個だけ
ある。

【００４２】基本アクセス値設定部２１は、基本アクセ
ス時間算出部２３１〜２３ｙの選択回路２３１２それぞ
れに対して基本アクセス値を送出するため個別に接続さ
れる。

【００４３】アクセス状態保持部２２は、現在のアクセ
ス状態としてのリード／ライト（Ｒ／Ｗ）情報およびバ
ンク情報を入力する。そのため、各処理装置１１１〜１
１ｎのリード／ライト（Ｒ／Ｗ）情報およびバンク情報
が入力側に接続されており、同期クロックとしてメモリ
アクセス調停部１３からメモリ使用許可信号（ＡＣＫ１
〜ＡＣＫｎ）をそれぞれ入力する。このアクセス状態保
持部２２は最速アクセス判定部１６内部に１個だけ存在
する。

【００４４】アクセス状態保持部２２は、そのリード／
ライト情報出力端が、ｎ×ｎ個の基本アクセス時間算出
部２３１〜２３ｙのうち、１／ｎ個の基本アクセス時間
算出部の選択回路２３１２に対してリード／ライト情報
を送出するための信号線でそれぞれ接続される。

【００４５】一方、バンク情報出力端が、これら１／ｎ
個の基本アクセス時間算出部の比較回路２３１１に対し
て比較入力の一方の入力端へバンク情報を送出するため
の信号線でそれぞれ接続される。

【００４６】上述した１／ｎ個の基本アクセス時間算出
部に対するアクセス状態保持部２２の接続は、後述する
２組の処理装置の組み合わせのうち、実行中に、連続し
て同じ処理装置及び他の処理装置からアクセスする時の
状態に対応している。

【００４７】従って、上述した１／ｎ個の基本アクセス
時間算出部２３１の比較回路２３１１は、その他方の入
力端に、実行中に、連続して同じ処理装置及び他の処理
装置からアクセスする時の処理装置のバンク情報の信号
線が接続される。

【００４８】選択回路２３１２は、前述した基本アクセ
ス値、比較回路２３１１の出力線およびアクセス状態保
持部２２のリード／ライト情報の出力線の他に、組合わ
せる２組の各処理装置のうちの他方の処理装置（この場
合は処理装置１）のリード／ライト情報の出力線も接続
される。

【００４９】選択回路２３１２の出力線は、加算部２４
１〜２４ｚの対応する入力端にそれぞれ接続される。同
様に、残りの基本アクセス時間算出部２３２から２３ｙ
の各選択回路の出力線も加算部２４１〜２４ｚの対応す
る入力端にそれぞれ接続される。

【００５０】加算部２４１〜２４ｚは、基本アクセス時
間算出部２３１〜２３ｙの出力値をそれぞれ加算する全
ての組み合わせの数だけ設けられる。その数は、（基本
アクセス時間算出部２３１〜２３ｙの数）の階乗個（２
３１〜２３ｙの数をｎとするとｎ!個）ある。

【００５１】加算部２４１〜２４ｚは、それぞれの出力
線が全て比較部２５の入力側に接続され、その出力線は
最速アクセス順序選択部２６の選択制御信号の入力側へ
接続される。

【００５２】最速アクセス順序の選択部２６は、最速ア
クセス判定部１６内部でもつ固定値で、かつ、各処理装
置１１１〜１１ｎを識別する番号としての数値１〜ｎが
入力側に設定されている。

【００５３】ここで、基本アクセス値は、メモリ１５へ
アクセスする種類のとりうる２組のアクセス時間を予め
設定した値である。

【００５４】このメモリへアクセスする種類とは、処理
装置がメモリ１５をアクセスする時の、リード／ライト
情報、バンク情報、ページアクセス情報、バーストアク
セス情報の種類のことである。

【００５５】２組のアクセス時間としているのは、２組
のアクセス時間さえ判れば、後はその組み合わせで総ア
クセス時間が求まるからである。例えば、Ａバンクリー
ド→Ｂバンクリード→Ａバンクライトとアクセスする場
合のアクセス時間は、Ａバンクリード→Ｂバンクリード
で４クロック、Ｂバンクリード→Ａバンクライトで７ク
ロックであり、その合計は１１クロックとなる。

【００５６】上述した各構成要素の基本的な機能を述べ
ると、アクセス状態保持部２２は、処理装置１１１〜１
１ｎのバンク情報およびリード／ライト情報を受けるよ
うになっているから、現在、ある処理装置がメモリ１５
へアクセス中であるとき、そのアクセス中のバンク情報
およびリード／ライト情報を保持する。

【００５７】基本アクセス時間算出部２３１〜２３ｙ
は、処理装置１１１〜１１ｎがメモリ１５へアクセスす
るときにとり得る２組のアクセス時間を、基本アクセス
値から求める。

【００５８】求めたアクセス時間を基に、総アクセス時
間を算出する加算部２４１〜２４ｚでは、対応するそれ
ぞれの処理装置がとり得る全ての組み合わせ時間を算出
する。

【００５９】総アクセス時間の比較部２５では、総アク
セス時間を算出する加算部２４１〜２４ｚで算出した総
アクセス時間を比較する。

【００６０】比較した結果、最速アクセス順序の選択部
２６で、最高速（総アクセス時間が最小値である）のア
クセス時間になる処理装置の番号１〜ｎのいずれかを出
力する。

【００６１】前述した構成からなるメモリアクセス調停
装置では、処理装置の優先順位設定部１２に対し、予め
処理装置１１１〜１１ｎの優先順位を設定しておくもの
とする。

【００６２】これらの処理装置１１１〜１１ｎは１から
ｎまでのｎ個あり、メモリアクセス調停装置がシステム
としての動作開始に伴い、処理装置１１１〜１１ｎから
共有メモリに対してそれぞれ同時にアクセスする場合が
ある。

【００６３】その場合、アクセスが生じた処理装置１１
１〜１１ｎはそれぞれアクセス要求信号（ＲＥＱ１〜Ｒ
ＥＱｎ）をそれぞれの信号線に出力してメモリアクセス
調停部１３に送出する。

【００６４】アクセス要求信号（ＲＥＱ１〜ＲＥＱｎ）
を受けたメモリアクセス調停部１３は、優先順位調整部
１４に対しアクセスがあったことを通知する。優先順位
調整部１４では、処理装置の優先順位設定部１２に予め
設定された優先順位の値に従ってアクセス要求を調停す
る。

【００６５】その調停に際し、受け付けたアクセス要求
信号（ＲＥＱ１〜ＲＥＱｎ）の中から、本発明による最
速アクセス判定部１６により、メモリアクセス要求信号
のうち一番速くメモリへアクセス出来る組み合わせ順を
求め、求めた組み合わせ順を基に判定した優先順位の最
も高い処理装置のアクセス要求信号を１つ選択する。

【００６６】その選択された１つのアクセス要求信号に
対応する処理装置に対して、メモリアクセス調停部１３
はメモリ使用許可信号（ＡＣＫ１〜ＡＣＫｎ）のうち対
応する１つのメモリ使用許可信号を送り返す。

【００６７】以下、本実施形態のメモリアクセス調停回
路装置の動作を説明する。

【００６８】図１において、処理装置１１１〜１１ｎの
個数ｎ＝３、メモリ１５をＡバンクおよびＢバンクから
なる２バンク方式のＳ−ＤＲＡＭとし、メモリの設定を
バースト長＝４、ＣＡＳレイテンシ＝２とした場合の動
作を説明する。

【００６９】なお、Ｓ−ＤＲＡＭにアクセスする場合、
最初にＡ／Ｂバンクアクティブコマンドを発行し、その
後に、リード／ライトコマンドを発行することで、Ｓ−
ＤＲＡＭのリード／ライトが実行される。

【００７０】ここで、バースト長とは、リードサイクル
またはライトサイクルで出力または入力されるワード数
であり、ＣＡＳレイテンシとは、リードコマンド発行か
らデータが出るまでの期間である。

【００７１】先ず、図２における基本アクセス値設定部
２１に基本アクセス値を設定する。その基本アクセス値
は、現在アクセス中のメモリに対する最後のプリチャー
ジから次のアクセス時の最後のプリチャージまでの間の
クロック数とする。

【００７２】本実施形態のメモリアクセス調停回路装置
における、異なるバンクを連続してアクセスするときの
動作説明用タイミングチャートを示した図３を参照する
と、処理装置ｘ（ここではｎ＝３としているから、ｘ＝
１ｏｒ２ｏｒ３のいずれかであり、現在実行中の処理装
置である）が、Ａバンクにバーストリードアクセスした
後に、処理装置ｙ（ここではｎ＝３としているから、ｙ
＝１ｏｒ２ｏｒ３のいずれかである）がＢバンクへバー
ストリードアクセスするタイミングを示している。

【００７３】また、図中、タイミングｔ５〜ｔ７期間が
ＣＡＳレイテンシであり、タイミングｔ７〜ｔ１１期間
がバースト長である。

【００７４】現在実行中の処理装置ｘからはアクセス要
求信号ＲＥＱｘが、タイミングｔ１からｔ３の期間ロウ
レベルの信号でメモリアクセス調停部１３へ送出され
る。このアクセス要求信号ＲＥＱｘを受けたメモリアク
セス調停部１３からは、処理装置ｘに対してタイミング
ｔ２からｔ３の期間ロウレベルの信号で返される。

【００７５】次にアクセスされる処理装置ｙからはアク
セス要求信号ＲＥＱｙが、タイミングｔ４からｔ７の期
間ロウレベルの信号でメモリアクセス調停部１３へ送出
される。

【００７６】このアクセス要求信号ＲＥＱｙを受けたメ
モリアクセス調停部１３からは、処理装置ｙに対してタ
イミングｔ６からｔ７の期間ロウレベルの信号で返され
る。

【００７７】処理装置ｘからのＡバンクリード要求を受
け付けると、ｔ３からｔ４期間にＡバンクの，アクティ
ブコマンドを発行してＡバンクをアクティブにした後、
ｔ５からｔ６期間にリードコマンドを発行することで、
Ａバンクリードが実行される。リードされたデータはタ
イミングｔ７からｔ１１期間にＤ０，Ｄ１，Ｄ２，Ｄ３
としてデータバスに出力される。なお、ここではプリチ
ャージ３１はデータＤ３の出力タイミング期間に行われ
ているものとする。

【００７８】続いて、処理装置ｙからのＢバンクリード
要求を受け付けると、ｔ７からｔ８期間にＢバンクのア
クティブコマンドを発行してＢバンクをアクティブにし
た後、ｔ９からｔ１０期間にリードコマンドを発行する
ことで、Ｂバンクリードが実行される。リードされたＢ
バンクデータはタイミングｔ１１からｔ１５期間にＤ
０，Ｄ１，Ｄ２，Ｄ３としてデータバスに出力される。
なお、ここでもプリチャージ３２はデータＤ３の出力タ
イミング期間に行われているものとする。

【００７９】通常、プリチャージとバンクアクティブコ
マンドＡＣＴとの間はＴｒｐ規格を満足する必要があ
る。この規格は、クロックの周期やＳ−ＤＲＡＭの種類
によって変わるが、大体１クロック程度は必要である
が、異なるバンクに連続してアクセスする場合は、Ｔｒ
ｐ規格は定めていない。

【００８０】従って、Ａバンクへのバーストリードアク
セスのプリチャージタイミング３１と、Ｂバンクへのバ
ーストリードアクセスのプリチャージタイミング３２と
の間は、この例では４クロックである。

【００８１】次に、本実施形態のメモリアクセス調停回
路装置における、同じバンクを連続してアクセスすると
きの動作説明用タイミングチャートを示した図４を参照
すると、処理装置ｘ（ここではｎ＝３としているから、
ｘ＝１ｏｒ２ｏｒ３のいずれかであり、前述と同様に現
在実行中の処理装置である）が、Ａバンクにバーストリ
ードアクセスした後に、処理装置ｙ（ここではｎ＝３と
しているから、ｙ＝１ｏｒ２ｏｒ３のいずれかである）
もＡバンクへバーストリードアクセスするときのタイミ
ングを示す。

【００８２】現在実行中の処理装置ｘからはアクセス要
求信号ＲＥＱｘが、タイミングｔ１からｔ３の期間ロウ
レベルの信号でメモリアクセス調停部１３へ送出され
る。このアクセス要求信号ＲＥＱｘを受けたメモリアク
セス調停部１３からは、処理装置ｘに対してタイミング
ｔ２からｔ３の期間ロウレベルの信号で返される。

【００８３】次にアクセスされる処理装置ｙからはアク
セス要求信号ＲＥＱｙが、タイミングｔ４からｔ１１の
期間ロウレベルの信号でメモリアクセス調停部１３へ送
出される。

【００８４】このアクセス要求信号ＲＥＱｙを受けたメ
モリアクセス調停部１３からは、処理装置ｙに対してタ
イミングｔ１０からｔ１１の期間ロウレベルの信号で返
される。

【００８５】処理装置ｘからのＡバンクリード要求を受
け付けると、ｔ３からｔ４期間にＡバンクの，アクティ
ブコマンドを発行してＡバンクをアクティブにした後、
ｔ５からｔ６期間にリードコマンドを発行することで、
Ａバンクリードが実行される。リードされたデータはタ
イミングｔ７からｔ１１期間にＤ０，Ｄ１，Ｄ２，Ｄ３
としてデータバスに出力される。なお、ここでもプリチ
ャージ４１はデータＤ３の出力タイミング期間に行われ
ているものとする。

【００８６】続いて、さらにｙからのＡバンクリード要
求を受け付けると、ｔ１１からｔ１２期間にＡバンク
の，アクティブコマンドを発行してＡバンクをアクティ
ブにした後、ｔ１３からｔ１４期間にリードコマンドを
発行する事で、Ａバンクリードが実行される。リードさ
れたＡバンクデータはタイミングｔ１５からｔ１９期間
にＤ０，Ｄ１，Ｄ２，Ｄ３としてデータバスに出力され
る。なお、ここでもプリチャージ４２はデータＤ３の出
力タイミング期間に行われているものとする。

【００８７】同一バンクに連続してアクセスする場合、
プリチャージとバンクアクティブコマンドＡＣＴとの間
のＴｒｐ規格を満足する必要がある。この規格は前述し
たように大体１クロック程度である。従って、Ｔｒｐ規
格も考慮すると、Ａバンクへのバーストリードアクセス
のプリチャージタイミング４１と、続けて同じバンクが
リードされるときのＡバンクへのバーストリードアクセ
スのプリチャージタイミング４２間は、この例の場合は
８クロックである。

【００８８】このように、Ｓ−ＤＲＡＭの特性によっ
て、プリチャージ間の最短のクロック数が決定される。

【００８９】同様に、バンク情報およびリード／ライト
情報の２つの組み合わせ全てについて、基本アクセス値
を求めて表にしたものが図５に示してある。図５を参照
すると、現在のアクセスがリードの時、次のアクセスが
異なるバンクで、かつリードの時のアクセス値は４クロ
ックであり、ライト時のアクセス値は７クロックであ
る。

【００９０】現在のアクセスがライトの時、次のアクセ
スが異なるバンクで、かつリードの時のアクセス値は３
クロックであり、ライト時のアクセス値は４クロックで
ある。

【００９１】同様に、現在のアクセスがリードの時、次
のアクセスが同じバンクで、かつリードの時のアクセス
値は８クロックであり、ライト時のアクセス値も８クロ
ックである。

【００９２】現在のアクセスがライトの時、次のアクセ
スが同じバンクで、かつリードの時のアクセス値は８ク
ロックであり、ライト時のアクセス値も８クロックであ
る。

【００９３】上述した基本アクセス値は、そのままの数
値で使用しても問題ないが、実際にはこれら基本アクセ
ス値の差分値を求めてデータを圧縮した方がよい。この
基本アクセス値の差分値をとった値を示した図６を参照
すると、ここでの圧縮方法は、図５の表において、各基
本アクセス値から最小の基本アクセス値を引き算して求
めている。この例では最小値が３であるから、各値から
３を引き算する。

【００９４】その結果、現在のアクセスがリードの時、
次のアクセスが異なるバンクで、かつリードの時のアク
セス値は１、ライト時のアクセス値は４になり、現在の
アクセスがライトの時、次のアクセスが異なるバンク
で、かつリードの時のアクセス値は０、ライト時のアク
セス値は１になる。

【００９５】同様に、現在のアクセスがリードの時、次
のアクセスが同じバンクで、かつリードの時のアクセス
値は５、ライト時のアクセス値も５になり、現在のアク
セスがライトの時、次のアクセスが同じバンクで、かつ
リードの時のアクセス値は５、ライト時のアクセス値も
５になる。つまり、同一バンクをアクセスするときはリ
ードおよびライト時とも同じアクセス値となる。

【００９６】今、ある処理装置ｘ（ｘ＝１ｏｒ２ｏｒ
３）から、Ｂバンクへのバーストリード要求信号ＲＥＱ
ｘを受け取り、アクセス許可信号ＡＣＫｘを返したとす
る。

【００９７】そのＡＣＫｘタイミングで、図２のアクセ
ス状態保持部２２にＢバンクと、リード情報を格納す
る。このアクセス状態保持部２２の情報は、処理装置ｘ
のメモリアクセスが終了すると共に開放する。

【００９８】次に、処理装置１、２、３から、下記アク
セス要求信号が発生したとする。

【００９９】処理装置１：Ｂバンクへのオートプリチャ
ージ付きバーストリード処理装置２：Ａバンクへのオートプリチャージ付きバー
ストライト処理装置３：ＡＢバンクへのオートプリチャージ付き連
続バーストライトここで、通常のプリチャージとオートプリチャージとの
違いはについて述べておく。通常のプリチャージは、メ
モリアクセス調停装置からＳ−ＤＲＡＭへプリチャージ
コマンドを発行するが、そのプリチャージコマンドを発
行する間（１クロック期間）は、Ｓ−ＤＲＡＭのバスを
占有するため、他のコマンドは発行できない。

【０１００】これに対し、オートプリチャージは、リー
ド／ライトコマンドを発行すると同時にオートプリチャ
ージか否かもＳ−ＤＲＡＭに伝える。リードの場合は、
バーストデータの最後のタイミングから１クロック前の
タイミングで、プリチャージがＳ−ＤＲＡＭ内部で自動
的に実行される。ライトの場合は、バーストデータの最
後のタイミングから１クロック後のタイミングで、プリ
チャージがＳ−ＤＲＡＭ内部で自動的に実行される。

【０１０１】オートプリチャージの場合は、プリチャー
ジを自動的に実行するので、プリチャージ期間中であっ
ても他のコマンドを発行できるという利点がある。

【０１０２】上記の条件下において、基本アクセス時間
を算出する。算出する組み合わせは、ｎ＝３の場合は、
Ｘ（＝１）→１，１→２，１→３，Ｘ（＝２）→２，２
→１，２→３，Ｘ（＝３）→３，３→１，３→２の９通
りである。処理装置がｎ個であればｎ×ｎ通りの組み合
わせになる。

【０１０３】基本アクセス時間算出部２３１のバンク比
較部２３１１は、アクセス状態保持部２２に保持された
現在実行中のバンクＢ情報と処理装置１のバンク情報と
を比較して、同じバンクへのアクセスか否かを判定す
る。

【０１０４】選択回路２３１２では、バンク比較回路２
３１１において判定した結果と、アクセス状態保持部２
２のリード／ライト情報と、処理装置１のリード／ライ
ト情報に対応する基本アクセス値を選択して出力する。

【０１０５】すなわち、現在実行中の処理装置ｘはＢバ
ンクのリードであり、処理装置１もＢバンクからのリー
ド要求となっているため、同一バンクに対する連続リー
ド要求の時の基本アクセス値である図６の差分値で示し
た“５”を選択する。

【０１０６】基本アクセス時間算出部２３２〜２３ｙ
（ｎ＝３の時ｙ＝９）についても同様な構成となってお
り、これらすべての組み合わせにおいて基本アクセス時
間を求める。例えば、ｘ＝１とすると、前述したよう
に、現在実行中の処理装置ｘはＢバンクからのリードで
あるから、この実行中の処理装置ｘ＝１に続く次のアク
セスとして再度同じ処理装置１からアクセス要求信号が
出る場合（１→１）、処理装置ｘ＝１の情報を保持する
アクセス状態保持部２２の内容はＢバンクのリード要求
であり、処理装置１もＢバンクからのリード要求となっ
ているため、図６に示した値“５”となる。

【０１０７】アクセス状態保持部２２の内容はＢバンク
のリード要求を保持した状態で、処理装置１（Ｂバンク
のリード）と処理装置２（Ａバンクのライト）とのバン
ク情報を比較し（１→２）、異なるバンクのリードから
ライトへのアクセスであるから図６に示した値“４”と
なる。

【０１０８】アクセス状態保持部２２の内容はＢバンク
のリード要求を保持した状態で、処理装置１（Ｂバンク
のリード）と処理装置３（ＡＢバンクのライト）とのバ
ンクを比較し（１→３）、異なるバンクのリードからラ
イトへのアクセスであるから図６に示した値“４”とな
る。

【０１０９】実行中の処理装置ｘ＝２であり、アクセス
状態保持部２２の内容はＢバンクのリード要求を保持し
た状態で、続く次のアクセスとして再度同じ処理装置２
（Ａバンクのライト）からアクセス要求信号が出る場合
（２→２）、処理装置ｘ＝２の情報を保持するアクセス
状態保持部２２の内容はＢバンクのリード要求であり、
処理装置２がＡバンクへのライト要求となっているた
め、図６に示した値“４”となる。

【０１１０】アクセス状態保持部２２の内容は処理装置
ｘ＝２のＢバンクのリード要求を保持した状態で、処理
装置２（Ａバンクへのライト）と処理装置１（Ｂバンク
からのリード）とのバンク情報を比較し（２→１）、異
なるバンクのライトからリードへのアクセスであるから
図６に示した値“０”となる。

【０１１１】同様の手順で、処理装置２（Ａバンクへの
ライト）と処理装置３（ＡＢバンクへのライト）とのバ
ンク情報を比較（２→３）し、同一バンクのライトから
ライトへのアクセスであるから図６に示した値“５”と
なる。

【０１１２】実行中の処理装置ｘ＝３であり、そのアク
セス状態保持部２２の内容はＢバンクのリード要求を保
持した状態で、続く次のアクセスとして再度同じ処理装
置３（ＡＢバンクへのライト）からアクセス要求信号が
出る場合（３→３）、処理装置ｘ＝３の情報を保持する
アクセス状態保持部２２の内容はＢバンクのリード要求
であり、処理装置３がＡバンクへのライト要求となって
いるため、図６に示した値“４”となる。

【０１１３】アクセス状態保持部２２の内容は処理装置
ｘ＝３のＢバンクのリード要求を保持した状態で、処理
装置３（ＡＢバンクへのライト）と処理装置１（Ｂバン
クからのリード）とのバンク情報を比較し（３→１）、
異なるバンクのライトからリードへのアクセスであるか
ら図６に示した値“５”となる。

【０１１４】同様の手順で、処理装置３（ＡＢバンクへ
のライト）と処理装置２（Ａバンクへのライト）とのバ
ンク情報を比較（３→２）し、異なるバンク（Ｂ→Ａ）
のライトからライトへのアクセスであるから図６に示し
た値“１”となる。

【０１１５】上述した基本アクセス時間算出値を図７に
示してある。すなわち、Ｘ（＝１）→１＝５，１→２＝
４，１→３＝４，Ｘ（＝２）→２＝４，２→１＝０，２
→３＝５，Ｘ（＝３）→３＝４，３→１＝５，３→２＝
１となる。

【０１１６】この基本アクセス時間を基に、例えばｎ＝
３の場合、総アクセス時間を算出する加算部２４１で
は、処理装置ｘ→１→２→３，ｘ→１→３→２，ｘ→２
→１→３，ｘ→２→３→１，ｘ→３→１→２，ｘ→３→
２→１と６通りのアクセス順序ごとに総アクセス時間を
加算して求める。ｎ個の場合、ｎ!通りのアクセス順序
がある。

【０１１７】総アクセス時間を算出する加算部２４１で
は、アクセス順序ｘ→１→２→３の場合、処理装置ｘ
（＝１）→１のアクセス値は“５”、処理装置１→２の
アクセス値は“４”、処理装置２→３のアクセス値は
“５”なので、それらを全て加算（５＋４＋５）した
“１４”を出力する。

【０１１８】同様の手順で、総アクセス時間を算出する
加算部２４２では、アクセス順序ｘ→１→３→２の場合
は、加算（５＋４＋１）した“１０”を出力する。

【０１１９】総アクセス時間を算出する加算部２４３で
は、アクセス順序ｘ→２→１→３の場合は、処理装置ｘ
（＝２）→２のアクセス値は“４”、処理装置２→１の
アクセス値は“０”、処理装置１→３のアクセス値は
“４”なので、それらを全て加算した“８”を出力す
る。

【０１２０】同様の手順で、総アクセス時間を算出する
加算部２４４では、アクセス順序ｘ→２→３→１の場合
は、加算（４＋５＋５）した“１４”を出力する。

【０１２１】総アクセス時間を算出する加算部２４５で
は、アクセス順序ｘ→３→１→２の場合は、処理装置ｘ
（＝３）→３のアクセス値は“４”、処理装置３→１の
アクセス値は“５”、処理装置１→２のアクセス値は
“４”なので、それらを全て加算した“１３”を出力す
る。

【０１２２】同様の手順で、総アクセス時間を算出する
加算部２４６では、アクセス順序ｘ→３→２→１の場合
は、加算（４＋１＋０）した“５”を出力する。

【０１２３】図８に上述の加算処理で求めた処理装置
１，２，３がとりうる全ての組み合わせの総アクセス時
間を示してある。

【０１２４】求めた総アクセス時間を、総アクセス時間
の比較部２５で比較して、一番高速にアクセスできる組
み合わせ、即ち一番数値の小さいものを判定する。

【０１２５】図８に示した総アクセス時間の中では、ｘ
→３→２→１が最も小さな値は“５”であると判定す
る。

【０１２６】一番小さな値となる組み合わせ情報ｘ→３
→２→１を基に、最速アクセス順序である処理装置の番
号“３”を、処理装置選択部２５から出力する。

【０１２７】この処理装置選択部２５から出力された処
理装置番号“３”を、図１の優先順位調整部１４に出力
する。

【０１２８】もし、図８に示した総アクセス時間の中
で、一番小さい値が複数ある場合には、図１の処理装置
の優先順位１２に従って、もっとも優先順位の高いもの
を優先して選択する。

【０１２９】図１に示した優先順位調整部１４では、最
速アクセス判定部１６からの処理装置情報（ここでは一
例として上述の処理装置番号“３”）に基づき、その処
理装置３の優先順位を引き上げる。

【０１３０】この優先順位に基づき、メモリアクセス調
停部１３で一番優先順位の高い処理装置３のみメモリア
クセス要求信号を許可し、処理装置３にアクセス許可信
号（ＡＣＫ）を出して、アクセスを許可したことを知ら
せる。

【０１３１】アクセス要求信号が許可された処理装置３
は、実際のメモリ１５へのアクセスを実行する。これら
一連の処理は、処理装置からのメモリアクセス要求信号
が来るたびに随時行う。

【０１３２】上述したメモリアクセス調停装置における
メモリアクセス調停方法をフローチャートで示した図９
を参照すると、先ず、最速アクセス判定部１６に設けた
基本アクセス値設定部２１に基本アクセス値を設定する
とともに、基本アクセス時間算出部２３１の選択回路２
３１２へ出力して待機する（基本アクセス値設定処理Ｓ
１）。

【０１３３】処理装置ｘからアクセス要求信号が発生し
たか否かを発生するまで繰り返し判断し、発生すると次
の基本アクセス時間算出処理へ進む（アクセス要求信号
発生判断処理Ｓ２）。

【０１３４】処理装置ｘからアクセス要求信号が発生す
ると、メモリアクセス調停部１３からメモリ使用許可信
号ＡＣＫを受けて、現在実行中の処理装置ｘ（例えばｘ
＝１）のバンク情報とリード／ライト情報とをアクセス
状態保持部２２に保持し、保持されたバンク情報と次に
アクセスする処理装置ｙ（＝１）がアクセスするメモリ
のバンク情報とを基本アクセス時間算出部２３１で比較
させ、待機中の処理装置ｙ（例えばｙ＝２）からのアク
セス要求信号であれば、その処理装置のバンク情報と処
理装置ｙ（例えばｙ＝３）がアクセスするメモリのバン
ク情報とを比較させ、それぞれの比較結果により基本ア
クセス値を選択して出力させる（基本アクセス時間算出
処理Ｓ３）。

【０１３５】次に、選択された基本アクセス値に基づ
き、最速アクセス判定部１６は、総アクセス時間を算出
する加算部２４１〜２４ｚにより処理装置がとり得る組
み合わせの総アクセス時間を求める処理を行う（総アク
セス時間算出処理Ｓ４）。

【０１３６】次に、最速アクセス判定部１６は、総アク
セス時間の比較部２５により、総アクセス時間を算出す
る加算部２４１〜２４ｚで求めた値から、最も高速にア
クセスできる組み合わせを判定し数値の最も小さいもの
を出力させる処理を行う（総アクセス時間比較処理Ｓ
５）。

【０１３７】次に、最速アクセス判定部１６は、最速ア
クセス順序選択部２６により、総アクセス時間の比較部
２５の判定結果をもとに、最も小さい値を示したアクセ
スの処理装置番号を優先順位調整部へ出力する処理を行
う（最速アクセス順序選択処理Ｓ６）。上述した処理に
より最速アクセスを実行させる。

【０１３８】前述した、基本アクセス時間算出処理Ｓ３
は、最速アクセス判定部１６において、現在実行中の処
理装置ｘから、メモリ１５のＡまたはＢバンクへの、例
えば、バーストリード要求またはバーストライト要求を
受け、受け付けたバーストリード要求またはバーストラ
イト要求を、メモリアクセス調停部１３から供給される
メモリ使用許可信号ＡＣＫに応答して、アクセス状態保
持部２２に格納し保持させる（アクセス要求信号受付保
持処理Ｓ３１）。

【０１３９】処理装置ｙからバンク情報およびリード／
ライト情報のアクセス要求信号があるまで待機する（ア
クセス要求信号待機処理Ｓ３２）。

【０１４０】アクセス要求があると、最速アクセス判定
部１６は、アクセス状態保持および処理装置ｙの中で、
２組を抽出する処理を実行する（比較すべき２組の抽出
処理Ｓ３３）。つまり、最初のアクセスが現在実行中の
処理装置ｘ（例えばｘ＝１で、そのリード／ライト情報
がアクセス状態保持部の保持値）で次のアクセスが処理
装置ｙ（＝１）のように同じ処理装置１（実行中のバン
ク情報およびリード／ライト情報と同じ情報とは限らず
任意の状態）を連続してアクセスし、さらに次のアクセ
ス以降は処理装置ｙ（＝２ｏｒ３ｏｒ…ｏｒｎ）から２
組の全ての組み合わせを抽出する。

【０１４１】これらの組み合わせはｎ×ｎ個あり、その
中で同一処理装置を連続アクセスする組合わせはｎ個で
ある。

【０１４２】先ず、現在実行中の処理装置ｘ（ｘ＝１ｏ
ｒ２ｏｒ…ｏｒｎ）のアクセス状態保持内容（例えばＢ
バンクのリード）と処理装置ｙ（＝１）との２組を抽出
する処理において、基本アクセス時間算出部２３１は、
アクセス状態保持部２２に保持されたバンク情報と処理
装置ｙからアクセス対象のバンク情報とを比較回路２３
１１で同じバンクかどうかを比較させ、その比較結果を
選択回路２３１２へ出力する（アクセス対象バンク比較
処理Ｓ３４）。

【０１４３】次に、基本アクセス時間算出部２３１は、
比較結果が同じバンクの時は、基本アクセス値設定部に
格納された基本アクセス値“５”を選択する（同一バン
ク時の選択処理Ｓ３５）。

【０１４４】比較結果が異なるバンクの時は、比較結果
のバンク情報とアクセス状態保持部２２に保持されたリ
ード／ライト情報と処理装置ｙからのリード／ライト情
報とに応答して、最初のアクセスがリード／ライトのい
ずれであるかを判断する（第１のリード／ライトの判断
処理Ｓ３６）。

【０１４５】判断結果がリードの時は、さらに次のアク
セスがリード／ライトのいずれであるかを判断する（第
２のリード／ライトの判断処理Ｓ３７）。

【０１４６】判断結果がリードの時は、基本アクセス値
設定部に格納された基本アクセス値“１”を選択する
（リード／リード時の基本アクセス値選択処理Ｓ３
８）。

【０１４７】判断結果がライトの時は、基本アクセス値
設定部に格納された基本アクセス値“４”を選択する
（リード／ライト時の基本アクセス値選択処理Ｓ３
９）。

【０１４８】最初のアクセスの判断結果がライトの時
は、さらに次のアクセスがリード／ライトのいずれであ
るかを判断する（第３のリード／ライトの判断処理Ｓ４
０）。

【０１４９】判断結果がリードの時は、基本アクセス値
設定部に格納された基本アクセス値“０”を選択する
（ライト／リード時の基本アクセス値選択処理Ｓ４
１）。

【０１５０】判断結果がライトの時は、基本アクセス値
設定部に格納された基本アクセス値“１”を選択する
（ライト／ライト時の基本アクセス値選択処理Ｓ４
２）。

【０１５１】上述した比較すべき２組の抽出処理Ｓ３３
〜ライト／ライト時の基本アクセス値選択処理Ｓ４３ま
でを処理装置ｘに対して処理装置ｙの個数が終了するま
で繰り返して実行する（比較処理終了判断処理Ｓ４
３）。

【０１５２】上述したように、本実施形態によれば、ア
クセス順序が最速となる組み合わせ順を判定する最速ア
クセス判定部を設けて優先順位を随時調整しているた
め、複数の処理装置１１１〜１１ｎからメモリ１５への
アクセス要求信号が競合した場合、各処理装置間にワー
ド長の違いがあっても常に最速にメモリをアクセスする
ことが出来る。

【０１５３】次に、本発明の第２の実施形態の構成を示
した図１０を参照すると、図２に示した第１の実施形態
における構成との相違点は、図１における処理装置の優
先順位設定部１２とメモリアクセス調停部１３と優先順
位調整部１４とに代えて、選択信号生成部９１および処
理要求選択部９２を有することである。

【０１５４】処理要求選択部９２は、前段の選択回路９
２１１〜９２１ｎと、後段の選択回路９２２１〜９２２
ｍ（ｍ＜ｎ）とを有する。

【０１５５】前段の選択回路９２１１〜９２１ｎの入力
端には、処理装置１〜ｎからのアクセス要求信号（ＲＥ
Ｑ１〜ＲＥＱｎ）とリード／ライト情報とバンク情報と
を与える信号線が３本を１単位としてそれぞれ並列に接
続されている。

【０１５６】後段の選択回路９２２１〜９２２ｍの入力
端には、それぞれの回路ごとに選択回路９２１１〜９２
１ｎの出力線として、アクセス要求信号（ＲＥＱ１〜Ｒ
ＥＱｎ）とリード／ライト情報とバンク情報とを与える
信号線が３本を１単位として全て並列に接続されてい
る。さらに、後述するデコード回路９１３の出力線Ｓｅ
ｌ１〜Ｓｅｌｍがそれぞれ対応する制御端子に個別に接
続されている。

【０１５７】後段の選択回路９２２１〜９２２ｍは、前
段の選択回路９２１１〜９２１ｎで選択されたそれぞれ
の信号をデコード回路９１３で生成したＳｅｌ１〜Ｓｅ
ｌｍの順位に応答して要求信号（ＲＥＱ１‘〜ＲＥＱ
ｍ’）として個別に出力する。

【０１５８】この要求信号（ＲＥＱ１‘〜ＲＥＱｍ’）
は、それぞれがアクセス要求信号（ＲＥＱ１〜ＲＥＱ
ｍ）とリード／ライト情報とバンク情報とからなる３本
を１単位とする信号線であり、アクセス要求信号（ＲＥ
Ｑ１〜ＲＥＱｍ）は全て最速アクセス判定部１６のアク
セス状態保持部２２のクロック（ＡＣＫ）端子に共通接
続され、リード／ライト情報およびバンク情報も全てア
クセス状態保持部２２のリード／ライト情報およびバン
ク情報の入力端子に接続される。

【０１５９】また、リード／ライト情報とバンク情報と
は、それぞれ実施形態１と同様に対応する基本アクセス
時間算出部２３１〜２３ｙの入力端へも接続される。

【０１６０】また、ｍ個のアクセス要求信号（ＲＥＱ１
〜ＲＥＱｍ）を、最速アクセス判定手段１６が有するア
クセス状態保持部２２の同期クロックとすることもでき
る。

【０１６１】選択信号生成部９１は、優先順位設定値保
持部９１１と優先順位変更部９１２とデコード回路９１
３とを有する。優先順位設定値保持部９１１は１，２，
〜，ｎ個の保持回路で構成され、それぞれの入力端は、
処理装置１〜ｎにそれぞれ対応して接続され、それぞれ
の優先順位を示す番号１，２，〜，ｎがアクセス状態保
持部２２に設定されている。これらのアクセス状態保持
部２２は例えばレジスタで構成する。

【０１６２】さらに、優先順位設定値保持部９１１は、
制御端子に優先順位変更部９１２の優先順位変更信号の
出力線が接続され、その優先順位変更信号の指示する順
番に後述する処理要求選択部９２の選択回路１〜ｎを選
択するための選択制御信号を出力する。

【０１６３】優先順位変更部９１２の入力端は、処理装
置１〜ｎに信号線で接続され、それぞれのアクセス要求
信号ＲＥＱ１〜ＲＥＱｎが与えられる。

【０１６４】この優先順位変更部９１２は、アクセス要
求信号ＲＥＱ１〜ＲＥＱｎのうち、先に到着した方から
順番に優先順位をダイナミックに変更するための機能ブ
ロックである。

【０１６５】デコード回路９１３の入力端には、選択回
路９２１１〜９２１ｎで選択されたＲＥＱ１〜ＲＥＱｎ
の信号線が接続され、デコード回路９１３の出力信号Ｓ
ｅｌ１〜Ｓｅｌｍのｍ本の信号線は、ｍ個の選択回路９
２２１〜９２２ｍの対応する制御端子に個別に接続され
る。

【０１６６】上述した構成からなる選択信号生成部９１
は、処理装置１〜ｎから出力されるアクセス要求信号
（ＲＥＱ１〜ＲＥＱｎ）に従って、先に要求のあったも
のから順にｍ個（ｍ＜ｎ）の処理装置を選択するための
選択信号を生成する。

【０１６７】選択信号生成部９１で生成された選択信号
に応答して、処理装置選択部９２では、処理装置１〜ｎ
それぞれのアクセス要求信号（ＲＥＱ１〜ＲＥＱｎ）と
Ｒ／Ｗ情報とバンク情報とからなるｎ組の信号うち、選
択信号生成部９１の選択信号ＳＥＬ１〜ｎの指示するｍ
組のアクセス要求信号（ＲＥＱ１〜ＲＥＱｎ）とＲ／Ｗ
情報とバンク情報と選択して、最速アクセス判定部１６
に出力する。

【０１６８】つまり、この第２の実施形態の動作の流れ
は、まず、優先順位設定値保持部９１１に外部から優先
順位を設定する。次に、優先順位変更部９１２が処理装
置からのアクセス要求信号ＲＥＱ１〜ｎを先にきた順に
変更するための制御信号を出力し、この制御信号で優先
順位設定値保持部９１１の保持回路を制御することで、
当初設定されたアクセス順序をダイナミックに変更す
る。

【０１６９】次に、変更された順位の制御信号に基づ
き、前段の選択回路９２１１〜９２１ｎが順番に選ば
れ、後段の選択回路９２２１〜９２２ｍに出力される。

【０１７０】次に、デコード回路９１３が、順番に選ば
れた前段の選択回路９２１１〜９２１ｎに従い、ｍ個の
選択制御信号を出力する。

【０１７１】次に、後段の選択回路９２２１〜９２２ｍ
はデコード結果の選択制御信号Ｓｅｌ１〜Ｓｅｌｍの指
示する順番にＲＥＱ１‘〜ＲＥＱｍ’を出力する。

【０１７２】この第２の実施形態の構成によれば、処理
装置の数が多くなっても、第１の実施形態の構成のよう
に、処理装置１〜ｎの組み合わせ数が、ｎ×ｎに増加す
ることが無いため、最速アクセス判定部の規模を小さく
することができ、判定に要する負荷も格段に軽減するこ
とができる。

【０１７３】また、この第２の実施形態では、先にアク
セス要求があった順に取り出す方法の他に、図１に示し
た第１の実施形態における処理装置の優先順位順設定部
１２の設定内容に従って、優先順位の高いものから順に
ｍ個を選択して取り出してもよい。

【０１７４】上述したように、本実施形態においても、
アクセス順序が最速となる組み合わせ順を判定する最速
アクセス判定部を設けて優先順位を随時調整しているた
め、複数の処理装置１１１〜１１ｎからメモリ１５への
アクセス要求信号が競合した場合、各処理装置間にワー
ド長の違いがあっても常に最速にメモリをアクセスする
ことが出来る。

【０１７５】

【発明の効果】上述したように、本発明のメモリアクセ
ス調停装置およびメモリアクセス調停方法は、予め定め
た基本アクセス時間に基づき、アクセス要求信号が競合
した場合に全てのアクセス要求信号の組み合わせごとに
総合アクセス時間を算出するとともに、算出したそれぞ
れの値を比較して求めた最小値に対応した処理装置の番
号を優先順位調整手段に通知する最速アクセス判定手段
を設けて優先順位を随時調整しているため、複数の処理
装置からメモリへのアクセス要求信号が競合した場合、
各処理装置間にメモリへのアクセス種類の違いがあって
も常に最速にメモリをアクセスすることが出来る。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示す構成図である。

【図２】最速アクセス判定部２２の構成図である。

【図３】本実形態のメモリアクセス調停装置における、
異なるバンクを連続してアクセスするときの動作説明用
タイミングチャートである。

【図４】本実形態のメモリアクセス調停装置における、
同じバンクを連続してアクセスするときの動作説明用タ
イミングチャートである。

【図５】バンク情報およびリード／ライト情報の２つの
組み合わせ全てについて、基本アクセス値を求めた図で
ある。

【図６】基本アクセス値の差分値を求めてデータを圧縮
した値を示した図である。

【図７】基本アクセス時間算出値を示した図である。

【図８】加算処理で求めた処理装置１，２，３がとりう
る全ての組み合わせの総アクセス時間を示した図であ
る。

【図９】メモリアクセス調停方法を示したフローチャー
トである。

【図１０】本発明の第２の実施形態の構成図である。

【図１１】選択信号生成部９１および処理要求選択部９
２の構成を示した図である。

【図１２】従来のメモリアクセス調停装置の一例の構成
図である。

【符号の説明】

１２処理装置の優先順位設定部１３メモリアクセス調停部１４優先順位調整部１５メモリ１６最速アクセス判定部９１選択信号生成部９２処理装置選択部１１１，…，１１ｎ処理装置９１１優先順位設定値保持部９１２優先順位変更部９１３デコード回路９２１１，…，９２１ｎ前段の選択回路９２２１，…，９２２ｎ後段の選択回路

Claims

【特許請求の範囲】

【請求項１】所定のアクセス優先順位を示す値に従っ
て複数の処理装置から出力されるアクセス要求信号の受
付順位を調停する優先順位調整手段と、調停された１つ
のアクセス要求信号出力元の前記処理装置に対してメモ
リ使用許可信号を送り返すメモリアクセス調停手段と、
予め定めた基本アクセス時間に基づき、前記アクセス要
求信号が競合した場合に全てのアクセス要求信号の組み
合わせごとに総合アクセス時間を算出するとともに、算
出したそれぞれの値を比較して求めた最小値に対応した
前記処理装置の番号を前記優先順位調整手段に通知する
最速アクセス判定手段とを備え、前記最速アクセス判定
手段により前記アクセス要求信号が競合したときに、ア
クセスが最も速くなる前記組み合わせを判定し優先順位
を随時調整することを特徴とするメモリアクセス調停装
置。
【請求項２】前記最速アクセス判定手段は、現在アク
セス中のメモリに対する最後のプリチャージから次のア
クセス時の最後のプリチャージまでの間のクロック数を
前記基本アクセス時間として予め設定され保持する基本
アクセス値設定部と、現在のアクセス状態としての前記
リード／ライト情報およびバンク情報を入力し保時する
アクセス状態保持部と、複数の前記処理装置のアクセス
要求信号が前記メモリへアクセスするときにとり得る２
組のアクセス時間を、前記基本アクセス値から求める基
本アクセス時間算出部と、求めた２組のアクセス時間を
基に対応するそれぞれの前記処理装置がとり得る全ての
組み合わせの総アクセス時間を算出する加算部と、算出
した総アクセス時間を比較した最小値を求める比較部
と、求めた最小値に対応する前記処理装置の番号を抽出
する選択部とを備える請求項１記載のメモリアクセス調
停装置。
【請求項３】前記基本アクセス値設定部および前記ア
クセス状態保持部が１個と、前記基本アクセス時間算出
部がｎ×ｎ（ｎは２以上の整数）個と、前記加算部がｎ
!個と、前記比較手段および前記選択手段が１個とを、
前記最速アクセス判定手段にそれぞれ設ける請求項２記
載のメモリアクセス調停装置。
【請求項４】前記アクセス状態保持部は、データ入力
端が複数の前記処理装置全てのリード／ライト情報およ
びバンク情報の対応する出力端にそれぞれ接続され、ク
ロック入力端が前記メモリアクセス調停手段のメモリ使
用許可信号出力端に接続され、リード／ライト情報およ
びバンク情報それぞれの出力端が複数の前記基本アクセ
ス時間算出部に接続される請求項３記載のメモリアクセ
ス調停装置。
【請求項５】前記基本アクセス時間算出部は、前記ア
クセス状態保持部で保持する保持バンク情報または前記
処理装置のうちの１つのバンク情報と前記処理装置のう
ち次にアクセスする装置のバンク情報とを比較し比較結
果を出力する比較回路と、前記比較結果および前記リー
ド／ライト情報または前記処理装置のうちの１つのリー
ド／ライト情報と前記処理装置のうち次にアクセスする
装置のリード／ライト情報とにそれぞれ応答して、前記
基本アクセス値のうちの所定の１つを選択する選択回路
とを有する請求項２記載のメモリアクセス調停装置。
【請求項６】前記アクセス状態保持部のリード／ライ
ト情報出力およびバンク情報出力は、ｎ×ｎ個の前記基
本アクセス時間算出部のうち１／ｎ個の基本アクセス時
間算出部に対して与えられ、２組の前記処理装置から出
力されるアクセス要求信号の組み合わせのうち、前記処
理装置が実行中に、連続して前記処理装置及び他の処理
装置からアクセスする時に対応する請求項２記載のメモ
リアクセス調停装置。
【請求項７】前記基本アクセス値設定部が保持する前
記基本アクセス値は、設定された前記基本アクセス値の
うちの最小の値を各基本アクセス値ごとにさらに減算し
て求めた差分値とする請求項２記載のメモリアクセス調
停装置。
【請求項８】前記基本アクセス値のうちの所定の１つ
を選択する前記選択回路は、現在のアクセスおよび次の
アクセスが同一バンク時であれば全てのアクセスで第１
の値として選択し、異なるバンクでかつ現在アクセス中
のリード要求と同じ要求であれば第２の値として選択
し、異なるバンクでかつ現在のリード要求と異なる要求
であれば第３の値として選択し、異なるバンクでかつ現
在アクセス中のライト要求と同じ要求であれば第４の値
として選択し、異なるバンクでかつ現在のライト要求と
異なる要求であれば第５の値として選択する請求項２記
載のメモリアクセス調停装置。
【請求項９】前記最小値が複数存在するときは、前記
優先順位調整手段に予め設定された前記処理装置の優先
順位に従って、最も高い優先順位に対応する前記最小値
を選択する請求項２記載のメモリアクセス調停装置。
【請求項１０】前記総アクセス時間の加算部は、ｎ!
通りのアクセス順序ごとにその順序内におけるｎ通りの
２組のアクセス要求信号間の基本アクセス値として、前
記第１から前記第５の値のいずれかを選択し、選択した
値を前記アクセス順序ごとに合計した値を前記総アクセ
ス時間として算出する請求項８記載のメモリアクセス調
停装置。
【請求項１１】前記メモリアクセス調停手段と前記優
先順位調整手段とに代えて、複数の前記処理装置から出
力されるアクセス要求信号に従って、先に要求のあった
ものから順にｍ（ｍは１以上の整数）個（ｍ＜ｎ）の前
記処理装置を選択するための選択信号を生成する選択信
号生成手段と、複数の前記処理装置それぞれの前記アク
セス要求信号と前記リード／ライト情報と前記バンク情
報とからなるｎ本の信号線のうち、前記選択信号の指示
する前記ｍ個の前記アクセス要求信号と前記リード／ラ
イト情報と前記バンク情報とを選択して、前記最速アク
セス判定手段に出力する処理要求選択手段とを有する請
求項１記載のメモリアクセス調停装置。
【請求項１２】前記ｍ個の前記アクセス要求信号を、
前記最速アクセス判定手段が有するアクセス状態保持部
の同期クロックとする請求項１１記載のメモリアクセス
調停装置。
【請求項１３】前記最速アクセス判定手段が、前記選
択部で抽出された前記処理装置の番号を選択信号とする
選択手段により選択された前記ｍ個の前記アクセス要求
信号と前記リード／ライト情報と前記バンク情報とを入
力するとともに、前記ｍ個の前記アクセス要求信号を前
記アクセス状態保持部の同期クロックとする請求項１１
記載のメモリアクセス調停装置。
【請求項１４】前記選択信号生成手段は、前記アクセ
ス要求信号のうち、先に到着した方から順番に優先順位
をダイナミックに変更する優先順位変更部と、この優先
順位変更部が出力する優先順位変更信号に応答して優先
順位変更信号の指示する順番に選択制御信号を出力する
優先順位設定値保持部と、ｎ個の前記アクセス要求信号
をデコードしてｍ個の制御信号を出力するデコード回路
部とを有する請求項１１記載のメモリアクセス調停装
置。
【請求項１５】前記処理要求選択手段は、前段のｎ個
の選択回路と、後段のｍ（ｍ＜ｎ）個の選択回路とから
なり、前段の選択回路はそれぞれ並列に接続され複数の
前記処理装置から前記アクセス要求信号と前記リード／
ライト情報と前記バンク情報とを１組とするｎ組の信号
がそれぞれ与えられ、これらｎ組の信号からｍ組を選択
して後段の選択回路に出力するとともに、前記アクセス
要求信号を前記デコード回路に出力し、前記後段の選択
回路はそれぞれの回路ごとに前記前段の選択回路から与
えられたｍ組の信号を、前記デコード回路の出力するｍ
個の制御信号の順位に応答して、前記アクセス要求信号
と前記リード／ライト情報と前記バンク情報とを１組と
するｍ組の信号としてそれぞれ順番に出力する請求項１
１記載のメモリアクセス調停装置。
【請求項１６】前記選択信号生成手段は、予め設定さ
れる複数の前記処理装置の優先順位値を格納する優先順
位設定値保持部のみを有し、その格納された優先順位値
のうち優先順位の高い順に前記ｍ個を選択する請求項１
４記載のメモリアクセス調停装置。
【請求項１７】現在アクセス中のメモリに対する最後
のプリチャージから次のアクセス時の最後のプリチャー
ジまでの間のクロック数を基本アクセス時間として予め
設定され保持する基本アクセス値設定部と、現在のアク
セス状態としてのリード／ライト情報およびバンク情報
を入力し保時するアクセス状態保持部と、複数の処理装
置のアクセス要求信号が前記メモリへアクセスするとき
にとり得る２組のアクセス時間を、前記基本アクセス値
から求める基本アクセス時間算出部と、求めた２組のア
クセス時間を基に対応するそれぞれの処理装置がとり得
る全ての組み合わせの総アクセス時間を算出する加算部
と、算出した総アクセス時間を比較した最小値を求める
比較部と、求めた最小値に対応する前記処理装置の番号
を抽出する選択部とを備える最速アクセス判定手段とを
用いて、前記基本アクセス値設定部に基本アクセス値を
設定するとともに、前記基本アクセス時間算出部へ出力
して待機する基本アクセス値設定処理と、実行中の第１
の処理装置からアクセス要求信号が発生したか否かを発
生するまで繰り返し判断し、発生すると次の基本アクセ
ス時間算出処理へ進むアクセス要求信号発生判断処理
と、メモリアクセス調停部からアクセス許可信号を受け
て、現在実行中の前記第１の処理装置の前記バンク情報
と前記リード／ライト情報とを前記アクセス状態保持部
に保持し、保持されたバンク情報と次にアクセスする第
２の処理装置がアクセスするメモリのバンク情報とを前
記基本アクセス時間算出部で比較させ、待機中の前記第
２の処理装置からのアクセス要求信号であれば、その処
理装置のバンク情報と第３の処理装置がアクセスするメ
モリのバンク情報とを比較させ、それぞれの比較結果に
より前記基本アクセス値を選択して出力させる基本アク
セス時間算出処理と、選択された前記基本アクセス値に
基づき、前記総アクセス時間を算出する加算部により処
理装置がとり得る組み合わせの総アクセス時間を求める
総アクセス時間算出処理と、求めた総アクセス時間値か
ら、最も高速にアクセスできる組み合わせを判定し数値
の最も小さいものを出力させる総アクセス時間比較処理
とを有することを特徴とするメモリアクセス調停方法。
【請求項１８】基本アクセス時間算出処理は、前記第
１の処理装置から、メモリの第１または第２のバンクへ
のバーストリード要求またはバーストライト要求を受け
とりメモリ使用許可信号に応答して、前記アクセス状態
保持部に格納し保持させるアクセス要求信号受付保持処
理と、前記第２の処理装置からバンクおよびリード／ラ
イトのアクセス要求があるまで待機するアクセス要求信
号待機処理と、前記アクセス要求があると、前記アクセ
ス状態保持部および複数の前記処理装置の中で、２組を
抽出する処理を実行する比較すべき２組の抽出処理と、
前記第１の処理装置のアクセス状態保持内容と前記第２
の処理装置のアクセス情報との２組を抽出する処理にお
いて、前記アクセス状態保持部に保持された前記バンク
情報と前記第２の処理装置からアクセス対象のバンク情
報とを同じバンクかどうかを比較させ、その比較結果を
前記選択回路へ出力するアクセス対象バンク比較処理
と、比較結果が同じバンクの時は、前記基本アクセス値
設定部に格納された第１の基本アクセス値を選択する同
一バンク時の選択処理と、比較結果が異なるバンクの時
は、比較結果のバンク情報と前記アクセス状態保持部に
保持されたリード／ライト情報と前記第２の処理装置か
らのリード／ライト情報とに応答して、最初のアクセス
がリード／ライトのいずれであるかを判断する第１のリ
ード／ライトの判断処理と、判断結果がリードの時は、
さらに次のアクセスがリード／ライトのいずれであるか
を判断する第２のリード／ライトの判断処理と、判断結
果がリードの時は、前記基本アクセス値設定部に格納さ
れた第２の基本アクセス値を選択するリード／リード時
の基本アクセス値選択処理と、判断結果がライトの時
は、前記基本アクセス値設定部に格納された第３の基本
アクセス値を選択するリード／ライト時の基本アクセス
値選択処理と、最初のアクセスの判断結果がライトの時
は、さらに次のアクセスがリード／ライトのいずれであ
るかを判断する第３のリード／ライトの判断処理と、判
断結果がリードの時は、前記基本アクセス値設定部に格
納された第４の基本アクセス値を選択するライト／リー
ド時の基本アクセス値選択処理と、判断結果がライトの
時は、前記基本アクセス値設定部に格納された第５の基
本アクセス値を選択するライト／ライト時の基本アクセ
ス値選択処理と、前記比較すべき２組の抽出処理から前
記ライト／ライト時の基本アクセス値選択処理までを前
記第１の処理装置に対して前記第２の処理装置の個数が
終了するまで繰り返して実行する比較処理終了判断処理
とを有する請求項１３記載のメモリアクセス調停方法。