JP2001169181A - ビデオ拡大装置 - Google Patents

Abstract

(57)【要約】 【課題】 水平および垂直方向に、グラフィック映像を
修正（縮小または拡大）するビデオ拡大装置を提供す
る。 【解決手段】 第一の拡大倍率修正装置は、１より小さ
い垂直拡大係数を受信した際に、グラフィックの水平走
査線の送信を選択的に防止するグラフィック・ライン・
アドレス出力信号を生成することによって、グラフィッ
クの拡大倍率を修正する。この第一の装置は、１より大
きい垂直拡大係数を受信した際に、グラフィックの水平
走査線の送信を選択的に反復させる。第二の拡大倍率修
正装置は、水平拡大係数によって、水平方向のグラフィ
ックの拡大を修正するための第一の拡大倍率修正手段の
出力信号によって、グラフィックの水平走査線の送信に
応答する。第二の拡大倍率修正装置は、１と等しいか、
１より小さい拡大係数に対して、装置の各出力信号内の
送信Ｘピクセル・グループに多重化され、受信した各Ｘ
ピクセル・グループのＮ個の予め定めたピクセルを選択
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、グラフィックス・
メモリからテレビの画面に、ビデオ・グラフィックス・
データ信号を移送する間に、ビデオ・グラフィックを縮
小したり、拡大したりするためのビデオ拡大装置に関す
る。

【０００２】

【従来の技術】ある種の市販のコンピュータ、特にパソ
コンは、合成ビデオ信号（例えば、テレビジョン基準委
員会信号）を、通常赤、緑および青（ＲＧＢ）のコンピ
ュータが生成するビデオ・グラフィック・ディスプレイ
信号と、合成することができる回路を有している。より
詳細に説明すると、現代のビデオ・グラフィックス装置
は、オペレータが選択した大きさ、形および色で、背
景、キャラクタ、記号およびその他の画像表示および配
置を作りだすことができる。

【０００３】１９８８年４月１２日付けの（西、他）米
国特許第４，７３７，７７２号は、ビデオ表示プロセッ
サ（ＶＤＰ）、中央処理装置（ＣＰＵ）、メモリおよび
ビデオ・ランダム・アクセス・メモリ（ＶＲＡＭ）から
なるビデオ表示制御装置を開示している。メモリは、Ｃ
ＰＵが実行するプログラムと、種々の映像データの両方
を記憶する。ＶＲＡＭは、ＶＤＰが変更後、ブラウン管
（ＣＲＴ）ディスプレイの画面上に表示するために外へ
転送することができる映像データを記憶する。ＶＤＰ内
においては、タイミング信号生成装置が、表示される画
像の要素を正確に走査するためのタイミング信号を生成
させるが、このタイミング信号は、映像データ処理回路
（ＩＤＰＣ）内のデータ処理を同期させ、ＣＴＲディス
プレイの画面上に上記処理データを正確に表示させるた
めに、水平カウンタ、垂直カウンタおよびＣＲＴディス
プレイによって使用される。ビデオ・デジタイザは、外
部から供給されたアナログ・ビデオ信号を標本化し、ア
ナログ・ビデオ信号の信号レベルまたは振幅を、それぞ
れ２または４ビットからなるデジタル・データに変換す
る。ビデオ・デジタイザが、デジタル化した振幅の出力
データは、静止映像を表し、ＩＤＰＣに供給される。Ｉ
ＤＰＣは、選択的にビデオ・デジタイザ出力データと、
インタフェースを通して、ＣＰＵからＶＲＡＭへ供給さ
れるカラー・コードの両方を記憶する。

【０００４】ＣＰＵからの各カラー・コードは、画面上
の静止映像を構成している各表示要素（例えば、ピクセ
ル）の色を表す。動作中は、ＣＰＵからの表示コマンン
ドに従って、ＩＤＰＣは、シーケンシャルにＣＲＴディ
スプレイ上の走査の位置と同期して、ＶＲＡＭからのド
ット・データを読み取り、カラー・パレット回路にドッ
ト・データを出力する。同時に、ＩＤＰＣはＶＲＡＭか
らアニメーション映像を表示するために必要なデータを
計算し、読み取り、カラー・コードをカラー・パレット
回路に供給する。アニメーションと、静止映像がＣＲＴ
ディスプレイの画面上の同じ表示位置にある場合には、
アニメーション映像が好適に表示される。カラー・パレ
ット回路は、上記の各カラー・コードをそれぞれ三つの
ビットからなる赤、緑および青用の三色のデータに変換
する。デジタル・アナログ・コンバータ（ＤＡＣ）は、
カラー・パレット回路からのカラー・データを、ＣＲＴ
ディスプレイに供給される赤、緑および青の信号に変換
する。

【０００５】１９９４年１０月１１日付けの（岡田、
他）米国特許第５，３５５，１７５号は、一つの映像面
で、複数の混合比で、グラフィックス・ビデオ映像と再
生ビデオ映像とを混合するビデオ混合装置を開示してい
る。再生ビデオ信号とグラフィック・ビデオ信号の少な
くとも一本の線の混合比を示すフェード・データは、予
め定めた順序に従って、シーケンシャルに生成する。フ
ェード・データは、保持手段により保持され、水平同期
信号と同期して保持手段から出力される。再生ビデオ信
号およびグラフィックス・ビデオ信号のレベルは、保持
手段から出力されるフェード・データに従って個々に調
整され、調整された信号は相互に加え合わされる。再生
ビデオ信号およびグラフィックス・ビデオ信号は、この
装置からビデオ出力信号を生成するために、一つの映像
面上で各走査線に対して設定されている混合比で混合さ
れる。

【０００６】１９８３年１２月１３日付けの（ラーマ
ン、他）米国特許第４，４２０，７７０号は、オペレー
タが選択した属性を有している四角いビデオ・パターン
を生成するためのビデオ背景生成システムを開示してい
る。このシステムは、水平ビット・メモリおよび垂直ビ
ット・メモリからなっていて、各メモリは、１６の背景
の構成要素に対する情報を記憶するための１６の構成要
素からなるメモリである。各背景の構成要素用のメモリ
は、画面上の一つの構成要素に対する背景領域の対向す
る隅を形成している。この特許の図２に示すように、第
一の構成要素は、第一の四角い領域を形成し、第二のよ
り優先度の高い構成要素は、第二の部分的に重なってい
る四角い領域を形成している。属性参照テーブルは、そ
の構成要素に対するカラー・ビデオ出力（赤、緑、青）
に関連する各構成要素についての情報を記憶する。現在
作成中の画像の線を走査している間に、第一の構成要素
が、その形成された領域内に作られ、第二の構成要素
が、その形成された領域内に作られる。しかし、第二の
構成要素はより高い優先度を有しているので、その結
果、第二の構成要素の記憶された属性によって表される
二つの構成要素に重畳する部分が生じることになる。

【０００７】１９８８年６月２８日付け（村内、他）米
国特許第４，７５４，２７０号は、ＣＲＴディスプレイ
のようなラスタ走査タイプのディスプレイ上で、表示寸
法を拡大または縮小することができるデジタル化表示装
置を開示している。この装置は、アドレス指定を行うこ
とができるメモリ手段、入力データ手段、および可変ア
ドレス・データ生成手段からなっている。アドレス指定
可能なメモリ手段は、表示映像を作り出すために、表示
をラスタ走査して、予め定めたタイミングで読み出され
る表示データを記憶する。入力データ手段は、映像のサ
イズを決定する数字データを供給する。可変アドレス・
データ生成手段は、表示データを出力するために、メモ
リ手段内に記憶されている表示データ・アドレスと対比
されるアドレス・データを生成させるための可変アドレ
ス指定増分を含んでいる。より詳細に説明すると、可変
アドレス・データ生成手段は、入力データ手段によって
供給される数値データおよび表示の走査に関するタイミ
ング信号に従って、アドレス指定の増分をデジタル的に
計算するための算術的計算手段を含んでいる。可変アド
レス・データ生成手段は、映像の大きさを決定する数値
データに従って、メモリ手段をアドレス指定するための
アドレスを、増分だけ増大させるための算術的計算手段
に応答する。

【０００８】より詳細に説明すると、もとの大きさのも
のを表示している場合、メモリ手段の水平アドレスは、
２００ナノ秒毎に「１」だけ増大する。すなわち、ディ
スプレイの水平方向のドットの大きさは、もとの大きさ
の映像を表示する場合には、２００ナノ秒である。水平
方向の大きさは、メモリ手段に供給される追加データを
適当に選択して、水平方向の一つのドットの表示時間を
変更することにより、拡大したり、または縮小すること
ができる。可変アドレス・データ生成手段に供給される
追加データを適当に設定することにより、表示画面上の
キャラクタおよび関連する映像のサイズを、基準サイズ
に対して拡大したり、縮小することができる。

【０００９】

【発明が解決しようとする課題】現在、新しいサービス
のすべてを、ケーブル・テレビジョン・ネットワークを
通して、家庭に供給することができる会話型ビデオ・グ
ラフィックスに対するニーズが出現しつつある。これら
の新しいサービスは、多くの従来のテレビジョン・プロ
グラムの視覚的効果を増大させ、また他のプログラムへ
のサービスを向上させるだろう。しかし、ＮＴＳＣ式お
よびＰＡＬ式テレビジョン受像機は、コンピュータのモ
ニタとは違って、ビデオの帯域幅がかなり狭く、順送り
走査表示ではなく、飛び越し走査表示を使用している。
このような制限があるので、人工的な障害を含んでいな
い高い解像度の合成ビデオ信号を生成するのは非常に困
難である。従来は、ビデオ・ゲームのような消費者向け
の製品は、低い解像度の飛び越し走査を使用しないビデ
オ信号を生成することにより、これらの問題を回避して
きた。この方法を使うと、映像は画質が悪く、外観が
「ずんくりと」していて、色の選択が制限され、見た感
じが漫画のようになるという結果になる。放送画面に近
い合成ビデオを生成するには、生成した合成信号が、一
つのシーンを走査するビデオ・カメラ、および上記のビ
デオ・カメラ信号に対するその後のアナログ信号処理に
匹敵することを行わなければならない。それ故、グラフ
ィックス・メモリからテレビジョン受像機の画面に転送
する間にビデオ・グラフィックス・データを縮小した
り、増大したりすることができる能力を有している、Ｎ
ＴＳＣ式、またはＰＡＬ基準飛び越し走査テレビジョン
受像機上で見るための、生のテレビジョン・プログラム
の上に質の良い合成ビデオ・グラフィックを重畳するこ
とができる比較的安価な装置を提供することが望まし
い。

【００１０】

【課題を解決するための手段】本発明は、グラフィック
ス・メモリからテレビジョン画面にビデオ・グラフィッ
クス・データ信号を転送する間に、ビデオ・グラフィッ
クスを縮小したり、拡大したりするためのビデオ拡大装
置に関する。

【００１１】見方によれば、本発明は、テレビジョン受
像機上にグラフィックスを表示する前に、グラフィック
の大きさを修正する装置、すなわち、第一および第二の
大きさを修正する手段からなる装置に関する。第一の拡
大倍率修正手段は、グラフィック・ライン・アドレス出
力信号を生成することにより、垂直方向の第一の独立し
た予め定めた拡大係数により、グラフィックの拡大倍率
を修正する。グラフィック・ライン・アドレス出力信号
は、１より小さい垂直拡大係数を受信したときに、グラ
フィックの予め定めた水平走査線の送信を、選択的に防
止するために使用される。さらに、グラフィック・ライ
ン・アドレス出力信号は、１より大きい垂直拡大係数を
受信したときに、グラフィックの予め定めた水平走査線
の送信を、選択的に反復するために使用される。第二の
拡大倍率修正手段は、第二の独立した予め定めた水平方
向の拡大係数により、水平方向のグラフィックの拡大倍
率を修正するための、第一の拡大倍率修正手段のグラフ
ィック・ライン・アドレス出力信号により、送信用に表
示されたグラフィックの水平走査線の送信に応答する。
さらに、第二の拡大倍率修正手段は、Ｎ≦Ｘの場合に、
装置の各出力信号内の送信用の１と等しいか、または１
より小さい水平拡大係数に対する、装置の各出力信号内
の送信用の送信Ｘピクセル・グループに多重化される受
信した各Ｘピクセル・グループの予め定めたＮ個のピク
セルを選択する。さらに、第二の拡大倍率修正手段は、
１より大きい受信水平整数拡大係数に対応する予め定め
た整数値だけ、受信した各Ｘピクセル・グループのピク
セルを反復して使用する。他の見方をすれば、本発明
は、垂直拡大倍率修正手段を含むテレビジョン受像機上
にグラフィックを表示する前に、グラフィックの拡大倍
率を修正するための装置に関する。垂直拡大倍率修正手
段は、拡大倍率逆数化手段および乗算手段からなってい
る。拡大倍率逆数化手段は、受信した垂直拡大係数の数
値を逆数にし、そこから逆数にした拡大係数を表す出力
信号を生成する。乗算手段は、拡大倍率逆数化手段から
の出力信号およびアクセスされるグラフィックの走査線
番号表す出力信号を生成するために、逆数にされた拡大
係数に水平走査線の数を掛けるために、現在アクセス中
のグラフィックの多数の水平走査線を表す入力信号に応
答する。

【００１２】さらに別の見方をすれば、本発明は、ピク
セル選択読みだし専用メモリ（ＲＯＭ）、マルチプレク
サ駆動ＲＯＭ、およびピクセル多重化手段からなる水平
拡大倍率修正手段を含むテレビジョン受像機上に、グラ
フィックの映像を表示する前に、グラフィックの拡大倍
率を修正するための装置に関する。ピクセル選択ＲＯＭ
は、装置の出力信号の生成の際に、複数のＸ個のピクセ
ルからなる外から入ってくるグループのどのピクセルを
使えばいいのかを示す水平分数拡大出力信号を生成する
ために、受信した水平分数拡大値に応答する。マルチプ
レクサ駆動ＲＯＭは、シーケンシャルな多重化サイクル
中に、個々の符号化された出力信号を生成するために、
水平分数拡大出力信号および受信した水平整数拡大値に
応答する。マルチプレクサ駆動ＲＯＭにより符号化され
た出力信号は、複数のＹピクセルの外から入ってくるグ
ループのどの受信ピクセルを、多重化して複数のＹピク
セルの外へ出て行くグループのどの出力ピクセルにした
らいいのかを示す。ピクセル多重化手段は、装置出力信
号を形成するために、予め定めた各サイクル中に、外か
ら入っているグループのＹピクセルの内の予め定めたも
のを多重化して、外へ出て行くグループの複数のＹ個の
ピクセルの予め定めたものとするために、マルチプレク
サ駆動ＲＯＭからの符号化した出力信号に応答し、複数
のＹ個のピクセルからなる外から入ってくるグループを
受信した時に応答する。本発明は添付の図面を参照しな
がら、以下の詳細な説明を読めばよりよく理解できる。

【００１３】

【発明の実施の形態】各図面内の同じ機能を行う対応す
る部材には、同じ参照番号がつけてあることを理解され
たい。図１は、本発明の会話型ビデオ処理が行われる加
入者の構内にある加入者ケーブル・ボックス装置１０の
ブロック図である。加入者ケーブル・ボックス装置１０
は、（第一の一点鎖線の四角の枠内に示す）第一のモジ
ュール（ＭＯＤＵＬＥ１）１２および（第二の一点鎖線
の四角野枠内に示す）第二のモジュール（ＭＯＤＵＬＥ
２）１４からなっている。第一のモジュール１２は、ど
ちらも当業者にとっては周知の無線周波数（ＲＦ）−ベ
ースバンド・コンバータ２０およびコンバータ制御シス
テム２２からなる従来の装置である。無線周波数（Ｒ
Ｆ）−ベースバンド・コンバータ２０は、遠くのケーブ
ル会社の中央局（図示せず）からケーブル２７を通して
送られてくる、ＮＴＳＣまたはＰＡＬ標準フォーマット
の多重化ＲＦテレビジョン・チャネル信号を受信し、こ
の多重化ＲＦテレビジョン・チャネル信号を、その多重
化チャネル周波数からベースバンド周波数に選択的に変
換する。

【００１４】無線周波数（ＲＦ）−ベースバンド・コン
バータ２０は、変換プロセスによって得られたベースバ
ンド合成ビデオ出力信号を、バス２４を通して、第二の
モジュール１４に送信する。コンバータ制御システム２
２は、当業者にとっては周知である赤外線リモコン装置
またはケーブル・ボックス上のキーパッドのいずれかに
よって、通常制御される。コンバータ制御システム２２
は、遠隔のケーブル会社の中央局へ向け、またはこの中
央局からケーブル２７を通して、許可およびアクセス制
御信号を受信および／または送信し、ベースバンド・ビ
デオ・スクランブリングまたはデスクランブリングを作
動させ、スクリーン・ディスプレイ上（ＯＳＤ）メッセ
ージを作り出す。コンバータ制御システム２２は、必要
なチャネル・プログラミングを選択するために、バス２
９を通して、ＲＦ−ベースバンド・コンバータ２０に制
御信号を出力し、第二のモジュール１４に、リード線３
１および３３を通して、種々の制御信号および解読デー
タ信号（例えば、制御および上流データ出力信号、赤外
線受信および送信信号および解読Ｔ１直立位相シフト・
キーイング・データ信号）を出力する。

【００１５】第二のモジュール１４は、シリアル・イン
タフェース・プロセッサ（ＳＩＰ）３０、入力／出力
（Ｉ／Ｏ）装置３２，読みだし専用メモリ（ＲＯＭ）３
４、ランダム・アクセス・メモリ（ＲＡＭ）３５、中央
処理装置（ＣＰＵ）３６、グラフィックス・メモリ３
８、およびビデオおよびメモリ制御装置（ＶＩＤＥＯ
＆ＭＥＭ．ＣＯＮＴ．）集積回路４０（一点鎖線の四角
い枠内に示す）からなっている。ビデオおよびメモリ制
御集積回路４０のＳＩＰ３０、Ｉ／Ｏ装置３２、ＲＯＭ
３４、ＲＡＭ３５、ＣＰＵ３６、およびメモリ制御装置
およびスプライト状態マシン（ＭＡＣＨ．）４２は、デ
ータ・バスにより相互に接続している。ＣＰＵ３６は、
任意の適当な処理装置を含むことができ、本発明の場合
には、比較的廉価な３８６タイプのＣＰＵを使用してい
る。ＲＯＭ３４としては、例えば、初期化することがで
き、ＣＰＵ３６に対してプログラミングを行うことがで
きるＥＰＲＯＭのような任意の適当なメモリを使用する
ことができる。ＲＡＭ３５は、ＣＰＵ３６用のスクラッ
チ・パッド・メモリとして使用するための５１２キロバ
イト×１６ビットＲＡＭ構成を行うための、直列に接続
している二個の２５６キロバイト×１６ビットＤＲＡＭ
のような任意の適当なメモリを使用することができる。

【００１６】グラフィックス・メモリ３８としては、例
えば、３２ビット幅のＲＡＭ領域、または好適には３２
ビット幅のバス３９と一緒に使用するための平行に配列
した二個の２５６キロバイト×１６ビットＤＲＡＭのよ
うな任意の適当なメモリを使用することができる。グラ
フィックス・メモリ３８は、グラフィックスおよびビデ
オ映像に関するスプライト・データを記憶するための使
用される。３２ビット幅のバス３９を使用することによ
り、メモリ制御装置およびスプライト状態マシン４２、
およびビデオおよびメモリ制御装置４０の一部を形成し
ているブロック・メモリ移動装置（図示せず）に対し
て、高速ページ・モード・メモリ・アドレス指定を使用
することができる。ブロック・モード・メモリ・アドレ
ス指定を有意に使用することによって、約５２ナノ秒の
平均データ転送速度を達成することができ、この速度
は、１秒間に約７７００万バイトのデータの処理速度に
対応する。

【００１７】ＳＩＰ３０は、第一のモジュール１２と第
二のモジュール１４との間のデータ通信を取り扱う。よ
り詳細に説明すると、ＳＩＰ３０は、第二のモジュール
１４と第一のモジュール１２のコンバータ制御システム
２２との間でのすべてのデータ転送信号を取り扱う。上
記のデータ転送信号は、例えば、大量の通信転送および
コンバータ制御システム２２内の赤外線受信機（図示せ
ず）からの生のデータを含んでいる、１．５メガビット
／秒の速度のＴ１類似のデータ・ストリームのようなフ
ォーマットを持つことができる。ＳＩＰ３０は、また将
来の拡張に備えて、全二重同期シリアル・ポート（図示
せず）を含むこともできる。上記のデータ転送信号フォ
ーマットは、第二のモジュール１４内で必要な行動を起
こさせるために、第一のモジュール上のコンバータ制御
システム２２と第二のモジュール１４内のＣＰＵ３６と
の間で通信を行うのに使用される。

【００１８】ビデオおよびメモリ制御集積回路４０は、
メモリ制御装置およびスプライト状態マシン４２、ＹＵ
Ｖ回路への複合装置４４、およびビデオ処理（ＰＲＯ
Ｃ．）回路４６からなっている。メモリ制御装置および
スプライト状態マシン４２は、データ・バス３９を通し
て、グラフィックス・メモリ３８に接続し、データ・バ
ス４５によって、ビデオ処理回路４６に接続している。
ＹＵＶ回路への複合装置４４は、バス２４から、ベース
バンド合成映像ビデオ信号を受信し、結果として得られ
たＹＵＶビデオ信号を、バス４３上のメモリ制御装置お
よびスプライト状態マシン４２に出力する。ビデオ処理
回路４６は、データ・バス４５を通して、メモリ制御装
置およびスプライト状態マシン４４からのビデオ信号を
受信し、遠隔のテレビジョン受像機（図示せず）または
さらに遠隔の処理回路（図示せず）に、バス４７上のＮ
ＴＳＣまたはＰＡＬ標準ビデオ信号を出力する。本発明
が、ビデオおよびメモリ制御集積回路４０およびグラフ
ィックス・メモリ３８の領域に存在するすることを理解
されたい。会話型加入者ケーブル・ボックス装置１０内
への本発明の適用方法をよりよく理解してもらうため
に、第一のモジュール１２および第二のモジュール１４
の部材については、すでに紹介し説明した。

【００１９】図２および図３に、本発明の図１の加入者
ケーブル・ボックス装置１０の第二のモジュール１４内
に設置されている（第一の一点鎖線の四角い枠内に示
す）ビデオ処理回路４６の第一および第二の部分のブロ
ック図を示す。図２に示すように、図１の第二のモジュ
ール１４の一つの部材であるグラフィックス・メモリ３
８は、両方向通信を行うために、データ・バス３９を通
して、図１の第二のモジュール１４内の（第二の一点鎖
線の四角い枠内に示す）ビデオおよびメモリ制御装置４
０の一部である、メモリ制御装置およびスプライト状態
マシン４２に接続している。

【００２０】メモリ制御装置およびスプライト状態マシ
ン４２は、バス３９を通して、グラフィックス・メモリ
３８にスプライト情報を書き込むために、バス４８を通
して、（図１に示す）中央処理装置（ＣＰＵ）３６に接
続していて、導体５６を通して、図１のＹ、Ｕ、Ｖ回路
への複合装置４４からフィールド＜１：０＞信号を受信
する。ビデオ処理回路４６のこの部分は、さらに（一点
鎖線の四角い枠内に示す）データ・パイプ５０およびピ
クセル・アセンブリ・バッファ５２を含んでいる。

【００２１】グラフィックス・メモリ３８は、スプライ
ト・リスト・テーブル９０、スプライト・データ・テー
ブル９２、走査線制御テーブル９４およびスパン・リス
ト・テーブル９６からなっている多重テーブルを含んで
いる。これらのテーブルは、現在の譲受人に対して本出
願と同じ日付で出願された（ＧＩＤ９０８−バトラ、
他）同時係属出願第０８／５２３、３９４号内に詳細に
説明されている。より詳細に説明すると、スプライト・
リスト・テーブル９０は、（テーブルには、スプライト
＃１、＃２、および＃Ｎ用の入力しか示されていない）
一つまたは複数のＮスプライトのそれぞれに対する個々
のメモリ部分からなっている。スプライト＃１の入力に
対して示すように、それに対するメモリ部分は、スプラ
イト・データ・ポインタ部分、スプライト制御部分、走
査線テーブル・ポインタ部分、オプションとしての制御
部分、およびフィールド・イネーブル制御部分からなっ
ている。スプライト・データ・ポインタ部分は、スプラ
イト入力に関連する水平走査線に対するピクセル・デー
タの予め定めた位置にあるスプライト・データ・テーブ
ル９２にアクセスするのに使用される。スプライト制御
部分は、例えば、スプライトの大きさに、そのＸおよび
Ｙで表される位置、またはテレビジョン受像機の画面上
の位置、およびスプライト上で行われる拡大、ワープ等
の特殊効果に関する情報を含んでいる。より詳細に説明
すると、スプライト制御部分が、スプライトの拡大倍率
が２であると表示している場合には、スプライトの各走
査線が２の倍率で拡大される。同様に、スプライト制御
部分が、スプライトの持つオフセット値が２であること
を示している場合は、スプライトのすべての走査線は２
だけオフセットされる。すなわち、スプライト制御部分
は、スプライトのピクセル・データの各水平走査線に同
じように影響を与える。

【００２２】各スプライト入力の走査線テーブル・ポイ
ンタ部分は、そこから上記のスプライト制御部分によっ
て作られるより高度の特殊効果を行うために、スプライ
ト入力に関連する制御語の走査線制御テーブル９４の予
め定めた部分にアクセスするために使用される。最後
に、フィールド・イネーブル制御部分は、スプライト・
リスト・テーブル９０内の現在アクセスが行われている
スプライト入力に対して、テレビジョン受像機の画面上
に必要な「曇りガラス」（透明な重畳）効果を与えるた
めに使用される。他のスプライト＃２から＃Ｎまでの各
入力に対しても、類似の部分が図示されている。さら
に、スプライト・リスト・テーブル９０内のスプライト
は、好適には優先順位の昇順に表示することが好まし
い。この場合、例えば、スプライト＃１入力は、最も低
い優先度を持ち、スプライト＃Ｎ入力は、最も高い優先
度を有している。上記のような優先順位になっているの
で、テレビジョン受像機の画面上の重なり合っている部
分内に二つのスプライトまたは一つのスプライトおよび
生のビデオが位置している場合には、より高い優先度を
有しているスプライトは、より低い優先度を有している
スプライトのピクセルの上に上書きされるか、交換され
るか、またはその順位が上になる。

【００２３】スプライト・データ・テーブル９２は、ス
プライト・リスト・テーブル９０の各スプライト入力に
対する各水平走査線の各ピクセルに対する純粋なデータ
を含んでいるデータ語からなっている。すなわち、スプ
ライト・リスト・テーブル９０内のスプライト入力がア
クセスされると、スプライト・データ・ポインタ部分
は、そのスプライト入力に対するスプライト・データ語
（例えば、スプライトＣデータ語へのスプライトＡデー
タ語）が、グラフィックス・メモリ３８のスプライト・
データ・テーブル９２内に記憶されているスプライト・
データ・テーブル９２にアクセスを転送する。これらの
スプライト・データ語は、スプライト内の走査線の数字
による番号を含んでいないことを理解されたい。何故な
ら、スプライトの大きさ、そのスプライトのテレビジョ
ン受像機の画面上の位置等は、スプライト・リスト入力
のスプライト制御部分内に位置しているからである。ス
プライト・リスト・テーブル９０およびスプライト・デ
ータ・テーブル９２は、メモリ制御装置によって協同し
て動作し、スプライト状態マシン４２は、最初スプライ
ト・リスト・テーブル９０にアクセスし、その後スプラ
イト・データ・ポインタ部分の制御の下で、ビデオ処理
回路４６にスプライト・データ語によって記述された方
法で、スプライトを描くように命令するデータを検索す
るために、スプライト・データ・テーブル９２にアクセ
スする。

【００２４】グラフィックス・メモリ３８の走査線制御
テーブル９４は、予め定めた長さのサブテーブルを含ん
でいる任意に使用されるテーブルである。（図には、Ｎ
個の制御語を含んでいる一つのサブテーブルが示されて
いる。）上記の場合、各サブテーブルはスプライトの各
走査線用の個々の走査線制御語からなっている。走査線
制御テーブル９４内の走査線制御語は、そのスプライト
の水平走査線に対する独立した制御を提供する。より詳
細に説明すると、すでに説明したように、スプライト・
リスト・テーブル９０内の各スプライト入力のスプライ
ト制御部分は、同じ方法でスプライトの各走査線に影響
を与える。それとは対照的に、スプライト入力用の走査
線制御テーブル９４内のサブテーブル内の走査線制御語
は、スプライト・リスト・テーブル９０の走査線テーブ
ル・ポインタ部分によってポイントされているように、
そのスプライトの各水平走査線に対する独立した制御を
提供する。例えば、スプライト＃１入力に対するスプラ
イト制御部分は、スプライト＃１の映像は、テレビジョ
ン受像機の画面上の一つの位置ＸおよびＹに１０本の走
査線を含んでいるが、一定のオフセットのような特殊効
果は含んでいないことを示していると仮定する。

【００２５】スプライト＃１映像の１０本の走査線のそ
れぞれに対するピクセル・データは、スプライト＃１入
力のスプライト・データ・ポインタ部分によって表示さ
れているアドレスから始まるスプライト・データ．テー
ブル９２内に含まれている。スプライト＃１の１０本の
走査線の一本またはそれ以上の任意の走査線に対して使
用されるかも知れない特殊効果は、スプライト＃１入力
の走査線テーブル・ポインタ部分によって表示されてい
るアドレスから始まる走査線制御テーブル９４内の走査
線制御語のいくつかの中に含まれている。すなわち、ス
プライト＃１の映像の縁部は、テレビジョン受像機の画
面上の直線内に整合している場合がある。しかし、走査
線制御テーブル９４の走査線制御語を使用することによ
り、スプライト＃１入力の各走査線は、例えば、予め定
めた方法で映像をワープさせるために異なるオフセット
を持つことができる。例えば、スプライト映像を、走査
線制御テーブル９４内の関連する走査線制御語を使用し
て、三次元に描かれた円柱の外側の表面に表示されるよ
うにワープさせることができる。

【００２６】スパン・リスト・テーブル９６は、スプラ
イト・リスト・テーブル９０内の多くのスプライト入力
を処理する際に、時間を節約するために使用されるオプ
ションとしてのテーブルである。従来技術によるシステ
ムの場合には、スプライト・リスト・テーブル９０内の
各スプライト入力は、そのスプライトが、そのスプライ
トに対して指定されたディスプレイ画面上の大きさおよ
びＸおよびＹによる位置を使用する水平走査線に対して
現在アセンブルされているピクセル内に存在するかどう
かを知るためにシーケンシャルに入力される。その結
果、従来技術によるシステムの場合には、例えば、ゲー
ムをプレイする場合のディスプレイー画面上の上記の水
平走査線を表示するために必要な時間内の各走査線に対
するピクセルを組み立てるためのスプライトの数が、数
個に（例えば、Ｎ＝８または１６スプライト）に制限さ
れる。

【００２７】本発明の加入者ケーブル・ボックス装置１
０の場合には、オプションとしてのスパン・リスト・テ
ーブル９６が存在しなくても、メモリ制御装置およびス
プライト状態マシン４２が、通常、Ｎ個のスプライト入
力の内のどれが、アセンブル中の水平走査線の各ピクセ
ル内に存在しているかを知るためのシーケンス中に、グ
ラフィックス・メモリ３８びスプライト・リスト・テー
ブル９０内に含まれている複数のＮ個の各入力にアクセ
スする。スプライト・リスト・テーブル９０のＮ個の各
入力にアクセスする際に、メモリ制御装置およびスプラ
イト状態マシン４２は、スプライト・データテーブル９
２およびオプションとしての走査線制御テーブル９４か
らデータを入手し、ピクセル・アセンブリ・バッファ５
２内で組み立てられている各水平走査線用のピクセル・
データを作るために各スプライトに対して必要な処理を
行う。しかし、メモリ制御装置およびスプライト状態マ
シン４２が、例えば、９６の異なるスプライト入力にア
クセスし、処理しなければならない場合には、９６のス
プライトを処理するのに必要な時間は、ピクセル・アセ
ンブリ・バッファ５２内のピクセル・データの各水平走
査線を組み立てるのに使用することができる時間を越え
てしまうだろう。スパン・リスト・テーブル９６を使用
すれば、この問題は解決する。

【００２８】オプションとしてのスパン・リスト・テー
ブル９６を使用すれば、メモリ制御装置およびスプライ
ト状態マシン４２内の少なくとも一台のレジスタ（図示
せず）が、スパン・リスト・テーブル９６が存在するこ
とを表示し、スパン・リスト・テーブル９６が存在する
とき、各スプライト・リスト入力に対する一定の整数値
であるスプライト・リスト入力毎の多数の語（ＮＷ）の
数（整数値）を含む「＃スプライト入力語」と指定され
ている部分を含んでいる、スパン・リスト・テーブル９
６を正しく使用するために、メモリ制御装置およびスプ
ライト状態マシン４２にとって必要なすべてのデータを
供給する。より詳細に説明すると、スプライト・リスト
・テーブル９０内の各スプライト入力は、（１）スプラ
イト・データ・ポインタ、（２）スプライト制御、
（３）オプションとしての走査線・テーブル・ポインタ
語、（４）オプションとしてのスプライト制御用のオプ
ションとしての語、（５）オプションとしてのフィール
ド・イネーブル制御語に対する語を含むことができる。
それ故、スプライト・リスト・テーブル９０の各スプス
プライト入力は２−５の語を含むことができる。スパン
・リスト・テーブル９６が使用されるとき、スプライト
・リスト９０の各スプライト入力は、各スプライト入力
に対して、通常必要なオプションとしての語が何であ
れ、同じ数の語（例えば、５語）を含んでいる。各スプ
ライト入力内のスプライト入力語の数を表示するレジス
タの目的は、水平走査線のピクセルを組み立てるとき、
スプライト・リスト・テーブル９０のスプライト入力の
いくつかにだけに対するアクセスを簡単にすることであ
る。

【００２９】スパン・リスト・テーブル９６は、スプラ
イト・リスト・テーブル９０内に含まれているＮ個のス
プライトのどれが、テレビジョン画面の任意に決めた複
数の水平部分のそれぞれの各走査線内に存在しているか
を示している、一語のスパン・リスト制御語または一群
のスパン・リスト制御語からなっている。スパン・リス
ト・テーブル９６は、主として、ピクセル・アセンブリ
・バッファ５２内の各水平走査線に対するピクセル・デ
ータを組み立てる場合の処理時間を短くするために多く
のスプライト（例えば、Ｎ＝９６スプライト）が存在す
る場合に使用されることを理解されたい。スパン・リス
ト・テーブル９６内の語の数は、下記の式で決まる。 スパン・リスト語の数＝（ＮＳ／３２）＊（ＮＨ／ＮＬ） 式１

【００３０】上記の式中、ＮＳはディスプレイ画面上の
全スプライトの数であり、ＮＨはディスプレイ画面内の
走査線の数であり、ＮＬは一語のスパン・リスト語また
は一群のスパン・リスト語に対するテレビジョン受像機
の画面上の走査線の数であり、３２はスパン・リスト・
テーブル９６の各語内で使用することができるビットの
例示としての数である。ＮＨおよびＮＬの数値は、プロ
グラムすることができる数であり、ＮＬは、例えば、
２、４、８、１６、３２、６４または１２８のような数
値を持つことができる。より詳細に説明すると、標準Ｎ
ＴＳＣテレビジョン画面の二つのフィールド内には、電
気的には、５２５本のビデオ水平走査線があるが、使用
するテレビジョン受像機によっても違うが、通常見える
のは約４４０−５００本の走査線だけである。９６のス
プライトが表示される画面の表示領域の任意に予め定め
た数の部分に対する走査線の数は、０−５００本の範囲
で変化する。この場合、各部分が等しい数（ＮＬ）の走
査線を有している。

【００３１】動作中、メモリ制御装置およびスプライト
状態マシン４２は、その内部の一つまたはそれ以上のレ
ジスタから、スパン・リスト・テーブル９６が存在する
ことを判断し、またその内部に記憶され、スパン・リス
ト・テーブル９６と一緒に使用するために必要なデータ
（ＮＳ、ＮＨおよびＮＬ値、表示領域用のスタート走査
線、およびスプライトの数）を入手し、上記の式１に従
って、表示領域の各部分に必要なスパン・リスト語の数
を決定する。ビデオ・ディスプレイの５２５本の走査線
に対するピクセル・データを組み立てる際に、メモリ制
御装置およびスプライト状態マシン４２が、スパン・リ
スト表示領域に対するスタート走査線に到着した場合に
は、メモリ制御装置およびスプライト状態マシン４２
は、最初にスパン・リスト表示領域の一番上の部分に関
連するスパン・リスト語（例えば、最初の三つの語）に
アクセスする。スパン・リスト・テーブル９６のこれら
の最初の三つの語から、メモリ制御装置およびスプライ
ト状態マシン４２は、例えば、この部分ではスプライト
入力１、２，４および６だけが能動状態にあると判断す
る。

【００３２】メモリ制御装置およびスプライト状態マシ
ン４２は、一つの部分の各走査線に対して同じ一つまた
はそれ以上のスパン・リスト語を使用していることを理
解されたい。何故なら、同じスプライトが、その部分の
各走査線内で能動状態にあるからである。メモリ制御装
置およびスプライト状態マシン４２は、スパン・リスト
語でカバーされる表示領域の他の各部分に対して、同じ
方法で動作する。

【００３３】スプライト・リスト・テーブル９０内の各
スプライト入力のフィールド・イネーブル制御部分は、
二つのスプライトまたは生のビデオ上の一つのスプライ
トによる「曇りガラス」（透明重畳）効果を行うための
制御に関連している。より詳細に説明すると、「曇りガ
ラス」効果は、二つスプライトの重畳している領域、ま
たは生のビデオ上に重畳している一つのスプライトであ
ると定義される。この場合、第一のスプライトは、テレ
ビジョン受像機の画面上の一つ画像の第一のフィールド
の走査線（例えば、偶数の走査線）上に表示され、第二
のスプライトまたは生のビデオは、テレビジョン受像機
の画面上の一つ画像の第二のフィールドの走査線（例え
ば、奇数の走査線）上に表示される。このような効果に
より、グラフィックス・メモリ３８内にスプライト入力
として記憶されている生のビデオのフレームの捕捉した
スナップショット、または実際の生のビデオのようなそ
の後ろの第二のスプライトの映像を見ながら、第一のス
プライトの映像を見ることができる。その後、二次元コ
ンボルバ６８が、二つのスプライトの間で「曇りガラ
ス」効果を発生させるために、組み立てた映像を処理す
る。従来技術によるシステムは、二つの映像を計算によ
り結合するために、主としてソフトウエアを使用してい
る。

【００３４】本発明によれば、スプライト入力のフィー
ルド・イネーブル制御部分は、そのスプライトに指定さ
れた表示画面の領域の偶数または奇数の走査線内だけに
このスプライトを表示するように指定する。スプライト
・リスト・テーブル９０のスプライト入力に対するディ
スプレイの各水平走査線内で、ピクセル・データを組み
立てるとき、フィールド・イネーブル制御部分は、表示
画面上の指定された領域で、上記のスプライトが水平走
査線上に存在するかどうかを表示する。これは二つのフ
ィールドの一方内だけに、グラフィックまたはスプライ
トを挿入または表示するための簡単で安価な方法であ
る。

【００３５】メモリ制御装置およびスプライト状態マシ
ン４２が、「曇りガラス」効果を作り出すためにに、ど
ちらのフィールドが現在テレビジョン受像機の画面上に
表示されているのかを知る必要がある。現在のビデオフ
ィールドを示しているこの情報は、通常加入者ケーブル
・ボックス装置１０のＹ、Ｕ、Ｖ回路４４（図１に示さ
れている）への複合装置のところに設置されている遠隔
ビデオ同期回路（図示せず）によって送信され、受信し
た生のビデオ信号ストリームから入手される２ビットフ
ィールド信号（ビット１および０を示す、フィールド＜
１：０＞）によって、メモリ制御装置およびスプライト
状態マシン４２に送られる。この２ビットのフィールド
信号は、基本的には、連続して送られるクロック信号で
ある。メモリ制御装置およびスプライト状態マシン４２
は、またどのフィールドがスプライト用として記憶され
ている二つのフレームをイネーブルするのかを示してい
る関連スプライト・リスト入力から４ビットのフィール
ド・イネーブル制御を読み取る。フィールド・イネーブ
ル信号に対して何故４ビットが必要なのかを説明するた
めに、二つのフレームの四つのフィールド内で、カラー
画像のカラー対する全情報が送信されることを理解され
たい。この場合、各フレームは二つのフィールドを有し
ている。さらに、二つのフレームを使用しても、カラー
画像を表示するのに何の支障もない。しかし、二つのフ
レームを使用すると、飛び越し走査テレビジョン受像機
の画面上に人工的な障害（例えば、ちらつき等）の問題
が起きてくる。

【００３６】より詳細に説明すると、ＮＴＳＣカラー・
ビデオ信号の場合には、（ａ）画像の各水平走査線内で
２２７．５のカラー・バーストが送られ、（ｂ）フレー
ムの二つのフィールドのそれぞれに対して２６２．５の
カラー・バーストが送られ、（ｃ）二つのフィールドか
らなる一つのフレーム内で５２５の走査線が走る。一本
の走査線内で２２７，５のカラー・バーストが起こるの
で、フィールド０の走査線０の上で起こるカラー・バー
ストは、ある点において正の方向に向かい、フィールド
０の次の走査線（走査線２）上においては、カラー・バ
ーストは、ある点では負の方向へ向かう。何故なら、各
走査線は、全カラー・バーストのシーケンスではなく、
全カラー・バーストと半分のカラー・バーストのシーケ
ンスを含んでいるからである。さらに、フレーム内の走
査線の数は、奇数（５２５）であるので、次の（第二
の）フレームのフィールド０の第一の走査線（走査線
０）内のカラー・バーストは、負の方向に向かい、直前
のフレームのフィールド０の走査線０のカラー・バース
トの方向とは反対の方向になる。それ故、フレームのフ
ィールド０の走査線０内のカラー・バーストを正の方向
に向かわせるには、フレームの一つ置きに反復パターン
が起こることになる。カラー画像の全体は第一のフレー
ムの後に含まれているが、人工的障害（例えば、ちらつ
き等）の反復パターンは四つのフレーム・サイクルの副
産物であることを理解されたい。これは、白黒テレビジ
ョン信号と互換性を有しているカラー・テレビジョン信
号を送信するためのＮＴＳＣ標準を作成する際に、すで
に行われた妥協の結果である。

【００３７】生テレビジョン画像のスナップショット
を、スプライト・リスト・テーブル９０内のスプライト
入力として、グラフィックス・メモリ３８に記憶させた
場合には、テレビジョン受像機の画面上の画像をシーケ
ンシャルに再表示するには、二つのフィールドからなる
一つのフレーム記憶させるだけで十分である。メモリ制
御装置およびスプライト状態マシン４２は、４ビットの
フィールド・イネーブル制御を、４ビットの符号に従っ
て、アクセスするスプライトが、あるフレームまたはフ
ィールド内にあることを示すために使用する。例えば、
フィールド・イネーブル信号の３番目のビットが「１」
である場合には、関連スプライトを、フレーム１内でイ
ネーブルしなければならないことを示しているし、フィ
ールド・イネーブル信号の二番目のビットが「１」であ
る場合には、関連するスプライトをフレーム０内でイネ
ーブルしなければならないことを示している。同様に、
フィールド・イネーブル信号の１番目のビットが「１」
である場合には、関連スプライトを、フィールド１内で
イネーブルしなければならないことを示しているし、フ
ィールド・イネーブル信号の０番目のビットが「１」で
ある場合には、関連するスプライトをフィールド０内で
イネーブルしなければならないことを示している。それ
故、三番目と二番目のビットは、ダブル・フレームのバ
ッファされたスプライト用に使用され、一番目および０
番目のビットは、スプライトが一つのフィールド内だけ
で見られる場合の「曇りガラス」効果を作りだすために
使用されるか、またはスプライトを両方のフィールドで
見ることができる場合のダブル・フレームのバッファさ
れたスプライト用に使用される。

【００３８】メモリ制御装置およびスプライト状態マシ
ン４２は、スプライトを、その必要とする水平走査線の
位置に表示するために、二つのフレーム内の四つの一意
のフィールドのどれが現在オンになっているのかを判断
するために、また正しい方向を向いたカラー・バースト
を供給するために、遠隔処理回路（図示せず）によっ
て、テレビジョン受像機の画面上に表示されるＮＴＳＣ
画像に再変調するために、フィールド信号とフィールド
・イネーブル信号とを比較する。より詳細に説明する
と、フィールド信号とフィールド・イネーブル信号から
決定した四つのフィールドに関する情報は、どのスプラ
イト・データを（図４にだけ示してある）二重走査線バ
ッファ５３、５４および５５の各ピクセル位置に置くか
を決定するために、ピクセル・アセンブリ・バッファ５
２内での二重走査線緩衝用に使用される。フィールド信
号をフィールド・イネーブル信号と比較した結果、フィ
ールドが一致していることが分かった場合には、スプラ
イト・データが、グラフィックス・メモリ３８内のスプ
ライト入力テーブル９０、スプライト・データ・テーブ
ル９２および走査線制御テーブル９４から読み出され、
ピクセル・アセンブリ・バッファ５２内の（図４だけに
示してある）二重走査線バッファ５３−５５が、あるフ
ィールドまたはフレーム中に正しくロードされる。スプ
ライト・リスト・テーブル９０内のスプライト入力のデ
ータを、ピクセル・アセンブリ・バッファ５２にロード
するために、どのフィールドおよび／またはフレームが
望ましいかを表示する必要がある場合には、メモリ制御
装置およびスプライト状態マシン４２内のレジスタ（図
示せず）は、バス４８を通してＣＰＵ３６により更新さ
れる。

【００３９】簡単な制御語またはビットのグループを使
用し、ＮＴＳＣビデオ信号の水平走査線内の繰り返しパ
ターンを決定するために、フィールド信号とフィールド
・イネーブル信号とを比較するためのコンパレ−タを使
用すると、「曇りガラス」効果を飛び越し走査表示上に
行うことができる。このことは、ある種の従来技術によ
るシステム内でのように、大量のプログラミングととも
に、強力で通常比較的高価なソフトウエア・プロセッサ
を必要とする、同じ機能をすべてソフトウエア内で行う
方法と全く違っている。上記の従来技術によるシステム
の場合には、プロセッサ（例えば、図１のＣＰＵ３６）
は、比較的高価なＣＰＵ３６を必要とする画像の組立に
一役買っていて、プロセッサがダウンすると、画像の組
立は中断する。本発明の加入者ケーブル・ボックス装置
１０の利点は、ＣＰＵがダウンした場合には、表示中の
画像の動きが停止することである。何故なら、ＣＰＵ３
６はどんなものを動かすかについての情報を提供してい
ないからである。しかし、画像は独立している。より詳
細に説明すると、グラフィックス・メモリ３８が故障し
ない限り、図２、図３および図９に示すビデオおよびメ
モリ制御装置４０のビデオ・グラフィックス部分は、グ
ラフィックス・メモリ３８内のデータから画像を構成す
る方法を知っているからである。

【００４０】図２に戻って説明すると、ビデオ処理回路
４６の第一の部分は、（一点鎖線の四角い枠内に示す）
データ・パイプ５０と、ピクセル・アセンブリ・バッフ
ァ５２からなっている。データ・パイプ５０は、ピクセ
ル・バッファ・アドレス生成装置９７と、ピクセル・バ
ッファ・データ・パイプおよび拡大回路（ＰＩＸＥＬＢ
ＵＦＦＥＲ ＤＡＴＡ ＰＩＰＥ ＡＮＤ ＭＡＧ．Ｃ
ＫＴ）９８からなっている。ピクセル・バッファ・アド
レス生成装置９７およびピクセル・バッファ・データ・
パイプおよび拡大回路９８は、それぞれバス４５を通し
て、メモリ制御装置およびスプライト状態マシン４２
が、グラフィックス・メモリ３８から入手した制御デー
タを受信し、ピクセル・バッファ・データ・パイプおよ
び拡大回路９８も、メモリ・データ・バス３９を通し
て、ピクセル・アセンブリ・バッファ５２に送信するた
めの特定のスプライトに関するスプライト・データを受
信する。ピクセル・バッファ・アドレス生成装置９７
は、アドレス出力信号を送信し、一方、ピクセル・バッ
ファ・データ・パイプおよび拡大回路９８は、それぞれ
のバス４９および５１を通して、ピクセル・アセンブリ
・バッファ５２に、制御およびデータ出力信号を送信す
る。ピクセル・バッファ・アドレス生成装置９７および
ピクセル・バッファ・データ・パイプおよび拡大回路９
８は、ピクセルの水平走査線の各ピクセルに関するデー
タを、ピクセル・アセンブリ・バッファ５２の（図４だ
けに示されていて、以下に説明する）二重走査線バッフ
ァ５３，５４および５５内の適当なアドレス位置に設定
するために、スプライト入力、スプライト・データ・テ
ーブル９２内のスプライト制御語から得たピクセル・デ
ータ、およびグラフィックス・メモリ３８内の走査線制
御テーブル９４からの他のすべての情報を使用する。

【００４１】スプライト入力の水平走査線上で行われる
拡大、ワープ等のような特殊効果は、関連スプライト入
力内のスプライト制御語およびグラフィックス・メモリ
３８のオプションとしての走査線制御テーブル９４内の
任意の関連走査線制御語から入手される。データ・パイ
プ５０のピクセル・バッファ・アドレス生成装置９７
は、指定された特殊効果を行うために、グラフィックス
・メモリ３８のスプライト・データ・テーブル９２から
入手したスプライト・データの走査線内のピクセル・ア
ドレスを正しく変更するために、この情報を使用する。
この変更されたアドレスは、後でテレビジョンの画面上
で指定された特殊効果を行うために、ピクセル・アセン
ブリ・バッファ５２の二重走査線バッファ５３、５４お
よび５５内の変更アドレスによって指定されたピクセル
の位置に、関連ピクセル・データを設定するのに使用す
るために、バス４９を通して、ピクセル・アセンブリ・
バッファ５２に送られる。以下に詳細に説明するピクセ
ル・バッファ・データ・パイプおよび拡大回路９８は、
同時にピクセル・アドレスに関するピクセル・データを
受信し、ピクセル・バッファ・アドレス生成装置９７に
よって生成した二重走査線バッファ５３、５４および５
５のアドレスに記憶するために、ピクセル・データをピ
クセル・アセンブリ・バッファ５２に送る。ピクセル・
アセンブリ・バッファ５２は、ライン０、ライン１およ
びライン２と呼ばれるバス上の隣接している三本の水平
走査線上に表示される任意のスプライトの上記の走査線
に関する輝度ピクセル・データを出力し、またライン１
ｃ上のライン１輝度出力データに関連するクロミナンス
・ピクセル・データを出力する。

【００４２】図４に、本発明のピクセル・アセンブリ・
バッファ５２のブロック図を示す。ピクセル・アセンブ
リ・バッファ５２は、第一、第二および第三の各二重走
査線バッファ５３、５４および５５、並びにＹ／Ｇライ
ン０バッファ５８からなっている。第一の二重走査線バ
ッファ５３は、データ・パイプ５０からバス４９を通し
て受信した、スプライト画像の第一のフィールドの第一
および第二の走査線に関するＹ／Ｇ（輝度）走査線１ａ
のデータおよびＹ／Ｇ走査線１ｂのデータを記憶するた
めに使用される。走査線輝度データは、１０ビット（ビ
ット９−０）のデータおよび走査線の各ピクセルに対す
る制御からなっている。第二の二重走査線バッファ５４
は、データ・パイプ５０からバス４９を通して受信し
た、スプライト画像の第一のフィールドの第一および第
二の走査線に関するＣ（クロミアナンス）走査線１ａの
データ、およびＣ走査線１ｂのデータを記憶するために
使用される。走査線クロミナンス・データは、走査線の
各ピクセルに関する８ビット（ビット７−０）のデータ
からなっている。第三の二重走査線バッファ５５は、デ
ータ・パイプ５０からバス４９を通して受信したスプラ
イト画像の第二のフィールドの第一および第二の走査線
に関するＹ／Ｇ（輝度）走査線２ａのデータおよびＹ／
Ｇ走査線２ｂのデータを記憶するために使用される。走
査線輝度データは、１０ビット（ビット９−０）のデー
タおよび走査線の各ピクセルに対する制御からなってい
る。第一、第二および第三の二重走査線バッファ５３、
５４および５５のそれぞれの中に受信したピクセル・デ
ータを記憶するためのアドレスは、データ・パイプ５０
からバス４９を通して受信する。

【００４３】第一および第三の二重走査線バッファ５３
および５５の走査線１ａおよび２ａは、ピクセル・デー
タの第一および第二の水平走査線を記憶するためのもの
であることを理解されたい。この場合、第一および第二
の水平走査線は、飛び越し表示フォーマット内のスプラ
イト画像の個々のフィールド内で隣接している。同様
に、第一および第三の二重走査線バッファ５３および５
５の走査線１ｂおよび２ｂは、ピクセル・データの第三
および第四の水平走査線を記憶する。この場合、第三お
よび第四の水平走査線は、飛び越し表示フォーマット内
のスプライト画像の個々のフィールド内で隣接してい
る。すなわち、第一および第三の二重走査線バッファ５
３および５５は、例えば、飛び越し表示フォーマットの
走査中に、スプライト画像の第一および第二の各フィー
ルドまたは第二および第一の各フィールドの奇数および
偶数の走査線のペアのピクセルそれぞれに関する輝度お
よび制御をシーケンシャルに記憶する。第二の二重走査
線バッファ５４は、二重走査線バッファ５３内に記憶さ
れている走査線のデータに関するクロミナンスのデータ
を記憶する。二重走査線バッファ５４類似のクロミナン
ス二重走査線バッファ（図示せず）を、二重走査線バッ
ファ５５に送ることができるが、以下に説明するよう
に、それはコンボルバ内では不経済であり、重要でもな
いので行う必要はない。

【００４４】第一の二重走査線バッファ５３からの出力
データは、１０ビットの輝度データとライン１という名
称のバスを通して、図３の回路に、各ピクセルに対して
平行に出力される、その中に記憶されている走査線の各
ピクセルに対する制御からなっている。第二の二重走査
線バッファ５４からの出力データは、ライン１ｃという
名称のバスを通して、図３の回路に、各ピクセルに対し
て平行に出力される、その中に記憶されている走査線の
各ピクセルに関する８ビットのクロミナンス・データか
らなっている。第三の二重走査線バッファ５５からの出
力データは、１０ビットの輝度データとライン２という
名称のバスを通して、図３の回路およびＹ／Ｇ走査線０
バッファ５８に、各ピクセルに対して平行に出力され
る、その中に記憶されている走査線の各ピクセルに対す
る制御からなっている。Ｙ／Ｇ走査線０バッファは、１
０ビットの輝度データとライン０という名称のバスを通
して、図３の回路に、平行に出力される、その中に記憶
されている走査線の各ピクセルに対する制御からなって
いる遅延走査線出力を供給するために、水平走査線の一
周期の間に、第三の二重走査線バッファ５５によって出
力された走査線データおよび制御を遅延させる働きをす
る。ＮＴＳＣ標準テレビジョンのディスプレイ用の１
３．５ＭＨｚの標本化速度においては、画像の一本の走
査線当たり８５８ピクセルが表示されるが、実際に表示
されるのは約７０４ピクセルだけであり、二つのフィー
ルド内には、５２５本の水平走査線のピクセルが表示さ
れるが、使用されるテレビジョン受像機によっても異な
るが、その内の約４４０−５００本の走査線が通常表示
されることを理解されたい。

【００４５】第一および第三の各二重走査線バッファ５
３および５５、およびピクセル・アセンブリ・バッファ
５２のＹ／Ｇ走査線０バッファ５８の操作の例示として
のシーケンスについては、本出願と同じ日付で出願され
た「テレビジョン受像機用のビデオ・グラフィックス処
理に関するメモリ制御テーブルを使用する装置」という
名称の（バトラ、他）同時係属出願の米国特許第０８／
５２３，３９４号（ＧＩＤ９０８）に記載されている。

【００４６】より詳細に説明すると、初期化のステップ
中に、第一のフィールドの水平走査線１に関するピクセ
ル・データおよび第二のフィールドの水平走査線２に関
するピクセル・データは、第一の水平走査線の周期中
に、それぞれ第一の二重走査線バッファ５３のＹ／Ｇ走
査線１ａ部分および第三の二重走査線バッファ５５のＹ
／Ｇ走査線２ａに入力される。それと同時に、第一の二
重走査線バッファ５３のＹ／Ｇ走査線１ｂ部分、および
第三の二重走査線バッファ５５のＹ／Ｇ走査線２ｂ（現
在その中にはデータは記憶されていない）にすでに記憶
されている水平走査線に関するピクセル・データは、そ
れぞれその各出力ライン１および２上に読み出される。
それと同時に、第三の二重走査線バッファ５５のＹ／Ｇ
走査線２ｂ部分（現在その中にはデータは記憶されてい
ない）にすでに記憶されている水平走査線に関するピク
セル・データは、Ｙ／Ｇ走査線０バッファ５８に入力さ
れ、一方、水平走査線に関するすでに記憶されているピ
クセル・データ（有効なデータではない）は、出力ライ
ン０に出力される。同様に、第一のフィールドの水平走
査線３に関するピクセル・データ、および第二のフィー
ルドの水平走査線４に関するピクセル・データは、第二
の水平走査線の周期中に、それぞれ第一の二重走査線バ
ッファ５３のＹ／Ｇ走査線１ｂ部分、および第三の二重
走査線バッファ５５のＹ／Ｇ走査線２ｂ部分に入力され
る。それと同時に、第一の二重走査線バッファ５３のＹ
／Ｇ走査線１ａ部分、および第三の二重走査線バッファ
５５のＹ／Ｇ走査線２ａ部分にすでに記憶されている水
平走査線１および２に関するピクセル・データは、それ
ぞれその各出力ライン１および２上に読み出される。さ
らに、第三の二重走査線バッファ５５のＹ／Ｇ走査線２
ａ部分にすでに記憶されている水平走査線２に関するピ
クセル・データは、Ｙ／Ｇ走査線０バッファ５８に入力
され、一方、水平走査線に関するすでに記憶されている
ピクセル・データ（有効なデータではない）は、出力ラ
イン０に出力される。

【００４７】初期化後、第一のフィールドの水平走査線
５に関するピクセル・データ、および第二のフィールド
の水平走査線６に関するピクセル・データは、第三の水
平走査線の周期の間に、第一の二重走査線バッファ５３
のＹ／Ｇ走査線の１ａ部分、および第三の二重走査線バ
ッファ５５のＹ／Ｇ走査線の２ａに入力される。それと
同時に、水平走査線３および４に関するピクセル・デー
タが、それぞれ第一の二重走査線バッファ５３のＹ／Ｇ
走査線１のｂ部分、および第三の二重走査線バッファ５
５のＹ／Ｇ走査線の２ｂ部分から、それぞれの各出力ラ
イン１および２上に読み出される。さらに、第三の二重
走査線バッファ５５のＹ／Ｇ走査線の２ｂ部分からの水
平走査線４に関するピクセル・データは、Ｙ／Ｇ走査線
０バッファ５８に入力され、一方、水平走査線２データ
に関するすでに記憶されているピクセル・データは、出
力ライン０に出力される。それ故、バッファ５８、５３
および５５は、第三の水平走査線の周期中に、各出力ラ
イン０、１および２上のスプライトに対して、それぞれ
水平走査線２、３および４に関するピクセル・データを
出力する。この場合、水平走査線２および４に関するピ
クセル・データは、第二のフィールドの一部であり、水
平走査線３に関するピクセル・データは、グラフィック
ス・メモリ３８内に記憶されていたスプライト画像の第
一のフィールドの一部である。このプロセスは、後続の
水平走査線の周期の間、後続のシーケンシャル水平走査
線に関するピクセル・データに対して、類似の方法で継
続して行われる。

【００４８】図３に戻って説明すると、図３は、本発明
の図１の加入者ケーブル・ボックス装置１０内のビデオ
処理回路４６の第二の部分のブロック図である。ビデオ
処理回路４６の第二の部分は、カラー・パレット回路６
０、ＹＣ−ＹＵＶデマルチプレクサ６２、マルチプレク
サ／フェーダ（ＭＵＸ．／ＦＡＤＥＲ）６４、３：１マ
ルチプレクサおよびコントロール（３：１ＭＵＸ．＆
ＣＯＮＴ）６６、およびコンボルバ６８からなってい
る。スプライト画像の三本の隣接している水平走査線内
の対応するピクセルに対して、図２のピクセル・アセン
ブリ・バッファ５２の出力から各ライン０、１および２
上を伝搬する１０ビットのピクセル・データ（ビット
９：０）が、カラー・パレット回路６０、ＹＣ−ＹＵＶ
デマルチプレクサ６２、３：１マルチプレクサおよびコ
ントロール６６の個々の入力のところで受信される。よ
り詳細に説明すると、各出力ライン０、１および２に対
する、ピクセル・アセンブリ・バッファ５２からの平行
な１０ビット／ピクセル出力のビット７−０は、カラー
・パレット回路６０およびＹＣ−ＹＵＶデマルチプレク
サ６２の入力のところで受信され、一方、各出力ライン
０、１および２に対するピクセル・アセンブリ・バッフ
ァ５２からの平行な１０ビット／ピクセル出力のビット
９および８は、３：１マルチプレクサおよびコントロー
ル６６の入力のところで受信される。さらに、ＹＣ−Ｙ
ＵＶデマルチプレクサ６２は、ピクセル・アセンブリ・
バッファ５２から、出力ライン１ｃ上に平行に出力され
るクロミナンス・データ・ビット７−０を受信する。何
故なら、クロミナンス・データは、スプライト・ピクセ
ル・データが真のカラー・スプライト信号に関連してい
るときだけ使用されるからである。より詳細に説明する
と、スプライト・データがカラー・パレット信号として
符号化される場合には、符号それ自身が色を定義し、真
のカラー・ビデオ信号の場合とは違って、クロミナンス
・データを必要としない。

【００４９】カラー・パレット回路６０は、各出力ライ
ン０、１および２上で平行に受信したピクセル・データ
の８ビット（ビット７：０）が、カラー・パレットの特
定の色に対する個々の符号を表している場合には検出を
行い、これらのカラー・パレット符号を、これら三つの
ライン用に受信した三つの８ビットからなるピクセル・
データに対する２４ビットのＹＵＶ多重化カラー・パレ
ット信号を表すバス６１上の出力信号に変換する。カラ
ー・パレット回路６０は、周知の装置であって、この目
的には適当な回路なら何でも使用することができる。ピ
クセル・アセンブリ・バッファ５２からの各出力ライン
０、１および２上で平行に受信したピクセル・データの
８ビット（ビット７：０）が、真の色のデータ（例え
ば、テレビジョン画像から直接入手したスプライト）を
表している場合には、ＹＣ−ＹＵＶデマルチプレクサ６
２は検出を行い、またバス６３上の送信用の三本のライ
ンのピクセルに対する２４ビットの真の色のＹＵＶ出力
信号を生成するために、ピクセル・アセンブリ・バッフ
ァ５２から出力ライン１ｃを通して入手した８ビットの
クロミナンス・データを使用する。

【００５０】マルチプレクサ／フェーダ（ＭＵＸ．／Ｆ
ＡＤＥＲ）６４は、その個々の入力のところで、カラー
・パレット回路６０から、バス６１上を伝搬する２４ビ
ットの各カラー・パレットＹＵＶデータ信号と、ＹＣ−
ＹＵＶデマルチプレクサ６２からバス６３上を伝搬する
２４ビットの真の色のＹＵＶデータ信号、およびバス５
９上の２４ビットのＹＵＶ生ビデオ信号を受信する。マ
ルチプレクサ／フェーダ６４は、３：１マルチプレクサ
およびコントロール６６からのリード線６７上の制御信
号に応答して、バス６５上のデジタル化されたＹＵＶ混
合出力信号として、各ピクセル周期の間にマルチプレク
サ／フェーダ６４で受信した三つの入力信号、（２４ビ
ットのカラー・パレットＹＵＶ、２４ビットの真の色Ｙ
ＵＶまたは２４ビットのＹＵＶ生ビデオＹＵＶ）の内の
一つを出力する。より詳細に説明すると、３：１マルチ
プレクサおよびコントロール６６は、ピクセル・アセン
ブリ・バッファ５２からのもので、出力ライン０、１お
よび２で受信したビット９および８に基づいて、出力ラ
イン０、１および２上のピクセル・アセンブリ・バッフ
ァ５２からのピクセル・データが、カラー・パレット・
データ、真の色データ、または生のビデオ信号上に重畳
するスプライトの一部でないピクセル用のデータ（有効
でないデータ）を表しているかどうかを判断する。

【００５１】それ故、生のビデオ信号を、ピクセル・ア
センブリ・バッファ５２から受信したカラー・パレット
または真の色データの代わりに、ピクセルに対して使用
しなければならない。ピクセル・アセンブリ・バッファ
５２からの出力ライン０、１および２のビット９および
８から上記の制御情報を入手したので、３：１マルチプ
レクサおよびコントロール６６は、遠隔ＮＴＳＣまたは
ＰＡＬテレビジョン受像機（図示せず）上に表示される
画像の各ピクセルに対する正しい入力データを選択する
ために、制御信号をリード線６７を通して、マルチプレ
クサ／フェーダ６４に送る。コンボルバ６８は、テレビ
ジョン画像の三本の隣接している走査線内の対応するピ
クセルの３×３マトリックス内の中央のピクセルに関す
るピクセル・データに対して、８ビットの加重出力信号
を供給するか、または３：１マルチプレクサおよびコン
トロール６６から、リード線６９を通して受信した制御
信号に従って、バス６５上のマルチプレクサ／フェーダ
６４（から受信した）信号を、バス４７上のＹＵＶ出力
信号として供給するために、バス６５上のマルチプレク
サ／フェーダからの信号内で受信した三つのピクセル・
データ値のシーケンシャルな組を使用する。

【００５２】図５に、（第一の一点鎖線の四角い枠内に
示す）例示としてのマルチプレクサ／フェーダ回路６４
のブロック図を示す。このマルチプレクサ／フェーダ
は、２：１マルチプレクサ（ＭＵＸ．）７２、および
（第二の一点鎖線の四角い枠内に示す）フェーダ７４か
らなっている。フェーダ７４は、Ａ−Ｂ加算器７５、符
号付きマルチプレクサ（ＳＩＧＮＥＤ ＭＵＬＴ．）７
７、およびＡ＋Ｂ加算器７８からなっている。２：１マ
ルチプレクサは、第一の入力ターミナル（Ａ）で、バス
６１上のカラー・パレット６０から各グラフィック・デ
ータ信号を受信し、第二の入力ターミナル（Ｂ）で、バ
ス６３上のＹＣ−ＹＵＶデマルチプレクサ６２からグラ
フィック・データ信号を受信する。３：１マルチプレク
サおよびコントロール６６からのリード線６７上の制御
信号は、（入力ターミナルＡおよびＢからの）二つのグ
ラフィックス入力信号の内の出力ターミナル（Ｏ）で
２：１マルチプレクサ７２から出力されるものを選択す
る。バス７０上の２：１マルチプレクサ７２（Ｇで示
す）の出力ターミナル（Ｏ）からのピクセル・グラフィ
ック出力信号（Ｙ、ＵまたはＶ）は、Ａ−Ｂ加算器７５
の第一の入力ターミナル（Ａ）で受信される。

【００５３】バス５９からの生のビデオＹＵＶ信号
（Ｙ、Ｕ、またはＶ）（Ｌで示す）は、Ａ−Ｂ加算器７
５の第二の入力ターミナル（Ｂ）で受信される。Ｂ入力
ターミナルで受信した生のＹＵＶピクセル・データのデ
ータ数値をより低い、２：１マルチプレクサ７２からの
Ａターミナル入力データのピクセル・データ値は、Ａ−
Ｂ加算器７５の出力ターミナル（Ｏ）での出力として、
供給される。符号付きマルチプレクサ７７は、例えば、
レジスタ（図示せず）から、第一の入力ターミナル
（Ａ）のところで、バス７１上の９ビットの選択的に変
更可能な比率制御値（Ｒ）を受信し、第二の入力ターミ
ナル（Ｂ）で、バス７６上のＡ−Ｂ加算器７５からの出
力を受信する。その結果得られる、バス７１上の比率制
御値（Ｒ）、およびバス７６上のＡ−Ｂ加算器７５から
のグラフィックス信号出力データの多重化された数値
は、バス７９上の出力ターミナル（Ｏ）から、Ａ＋Ｂ加
算器７８の第一の入力ターミナル（Ａ）へ送られる。バ
ス５９上の生のビデオ信号（Ｙ、ＵまたはＶ）は、Ａ＋
Ｂ加算器７８の第二の入力ターミナル（Ｂ）で受信さ
れ、二つの入力信号の数値の合計は、バス６５上の出力
信号（Ｑで示す）として、（図３に示す）コンボルバ６
８に送られる。

【００５４】フェーダ７４は、グラフィックが生のビデ
オ信号上で瞬間的に写し出されないように、または消滅
しないように、スプライト用のグラフィック信号をフェ
ードインまたはフェードアウトさせる。すなわち、グラ
フィックをフェードインさせるには、フェーダ７４はテ
レビジョン受像機上の強度を増大させて、グラフィック
スを出現させ、一方、グラフィック全体が見えるように
するために、短時間の間、グラフィックの領域内の生の
ビデオ信号の強度を減少させる。同様に、グラフィック
をフェードアウトするには、フェーダ７４はテレビジョ
ン受像機上の強度を減少させて、グラフィックスを出現
させ、一方、グラフィックが見えなくなるまで、短時間
の間、グラフィックの領域内の生のビデオ信号の強度を
増大させる。フェーダ７４の動作を、下記のアルゴリズ
ムに従って説明する。以下の説明を行うために、バス７
１上に置かれた例示としての９ビットのフェード・マル
チプライヤ（Ｒ）を以下のように定義する。Ｒはフェー
ド制御値であり、その範囲は０から２５６までである。
上記の定義から、下記の式が得られる。 Ｑ＝［（Ｒ／２５６）＊Ｇ］＋［１−Ｒ／２５６）＊Ｌ） ＝Ｌ＋［（Ｇ−Ｌ）＊Ｒ］／２５６ 式２ 式中、「Ｌ」は生ビデオのピクセル値であり、「Ｇ」は
スプライト重畳のピクセル値であり、記号「＊」は乗算
記号である。上の式２から、乗算値Ｒに対して使用され
た比率が変化すると、グラフィックおよび生ビデオ信号
の強度は、反対方向に変化する。

【００５５】図６に、図３のコンバルバ６８のブロック
図を示す。（一点鎖線の四角い枠内に示す）コンボルバ
は、バイパス回路８０、コンボルバ回路８２、およびマ
ルチプレクサ（ＭＵＸ．）８４からなっている。バイパ
ス回路８０は、バス６５上の（図３および図５に示す）
マルチプレクサ／フェーダ６４からシーケンシャルなピ
クセル・データを受信し、同時に、そこからテレビジョ
ン受像機上に表示されるスプライトの垂直方向の三つの
ピクセルに対するデータを、バス８１上に生成する。よ
り詳細に説明すると、三つのピクセルが、スプライト画
像を構成しているフレームの両フィールドの三本の隣接
している走査線内の対応するピクセルから得られる。三
つのピクセルのデータ値は、ピクセル・クロックまたは
三倍のピクセル・クロックで動作する複数の遅延回路の
ような任意の適当な装置によって得ることができる。三
つのピクセル・データ値は、コンボルバ回路８２によっ
て、バス８１を通して受信される。マルチプレクサ／フ
ェーダ６４からのシーケンシャルなピクセル・データ
は、バス６５上のバイパス回路８０によって受信され
る。マルチプレクサ／フェーダ６４からのシーケンシャ
ルなピクセル・データは、バイパス回路８０を通り、バ
ス８５を通して、マルチプレクサ／フェーダ８４の第一
の入力（Ａ）に送られる。さらに、バイパス回路８０
は、バス８１上のコンボルバ回路８２に入力を分離する
ために、その個々の出力から三つのピクセル・データ値
のシーケンシャル組を送信する。コンボルバ回路８２
は、バス８６を通して、マルチプレクサ８４の第二の入
力（Ｂ）に、その出力のテレビジョン画像の三本の隣接
している走査線内の、対応するピクセルの３×３マトリ
ックス内の中央のピクセルに対するピクセル・データ用
の８ビットの加重出力信号を供給する。マルチプレクサ
８４は、第一の入力（Ａ）、および第二の入力（Ｂ）の
ところで 信号を選択し、リード線６９を通して、３：
１マルチプレクサおよびコントロール６６からの制御信
号に従って、入力ターミナル（Ｏ）にそしてバス４７上
に送信する。

【００５６】本出願の発明者および譲受人と同じ発明者
および譲受人に対する特許出願と同時に出願された同時
係属出願の米国特許第０８／５２３，３９５号（ＧＩＤ
８７２）に開示し、本明細書に参考文献として記載して
あるように、コンボルバ回路８２は、予め定めた加重値
を持っているピクセルの３×３マトリックス内の、バス
８１上で受信した垂直方向の三つのピクセルを、（アド
レスと遅延だけを使用して）有効に乗算し、マルチプレ
クサ８４の第二の入力（Ｂ）へ、３×３マトリックスの
中央のピクセルに対する平均出力信号を供給する。この
プロセスは、ピクセル・データとしての三つの隣接して
いる走査線の対応するピクセルに対するスプライト・デ
ータが、三つの隣接している走査線に対するスプライト
画像を横切って水平方向に進行（移動）するにつれて、
中央の列（図２のピクセル・アセンブリ・バッファ５２
の出力ライン１）の各ピクセルに対して継続して行われ
る。

【００５７】図７に、本発明のグラフィックス（スプラ
イト）に対する水平方向への選択拡大をを行うための、
図２のデータ・パイプ５０の一部を形成している、ピク
セル・バッファ・データ・パイプおよび拡大回路９８の
ブロック図を示す。ピクセル・バッファ・データ・パイ
プおよび拡大回路９８（別名第二の拡大倍率修正手段）
は、ピクセル選択読みだし専用メモリ（ＰＩＸＥＬ Ｓ
ＥＬＥＣＴ ＲＯＭ）１００、マルチプレクサ駆動読み
だし専用メモリ（ＭＵＸ ＤＲＩＶＥ ＲＯＭ）１０
２、サイクル制御３ビット・カウンタ１０４（別名サイ
クル制御手段）オフセット制御２ビット加算器１０６
（別名オフセット制御手段）およびピクセル・マルチプ
レクサ１０８（別名ピクセル多重化手段）からなってい
る。バス４５は、（ａ）ピクセル選択読みだし専用メモ
リ（ＲＯＭ）１００のＦ入力ターミナルへの４ビット水
平分数拡大装置制御信号、および（ｂ）マルチプレクサ
駆動ＲＯＭ１０２のＩ入力ターミナルへの２ビット整数
拡大制御信号として、メモリ制御装置および（図２に示
す）スプライト状態マシン４２を通して、（図２に示
す）グラフィックス・メモリ３８から入手する制御デー
タを供給する。バス３９は、ピクセル・マルチプレクサ
１０８のＡ入力に、四つの８ビットの外から入ってくる
グラフィック・ピクセルを含んでいる３２ビットのピク
セル・データ信号を供給する。

【００５８】ピクセル選択ＲＯＭ１００も、クロック入
力ターミナルで、導体１１１を通して、サイクル制御３
ビットカウンタ１０４からクロック信号を受信し、出力
ターミナルＯから、バス１１３を通して、マルチプレク
サ駆動ＲＯＭ１０２の入力ターミナルＢへ、４ビット・
ピクセル選択制御信号を出力する。サイクル制御３ビッ
トカウンタ１０４は、導体１１０を通して、入力ターミ
ナルＣのところで、クロック信号を受信し、そのクロッ
ク信号を導体１１１を通してピクセル選択ＲＯＭ１００
へ供給する。さらに、サイクル制御３ビットカウンタ１
０４は、選択的に、導体１１８を通して、Ｈ入力ターミ
ナルのところで、マルチプレクサ駆動ＲＯＭ１０２から
の「保持」制御信号を受信し、選択的に、バス１１７を
通して、マルチプレクサ駆動ＲＯＭ１０２のＣＹ入力タ
ーミナルは、ＣＹ出力ターミナルからの３ビットの「サ
イクル」制御信号を送信する。マルチプレクサ駆動ＲＯ
Ｍ１０２は、選択的に、バス１１５を通して、オフセッ
ト制御２ビット加算器１０６の入力ターミナルＮＰへ、
出力ターミナルＮＰからの２ビット「ピクセル番号」制
御信号を送信する。さらに、マルチプレクサ駆動ＲＯＭ
１０２は、バス１１６を通して、オフセット制御２ビッ
ト加算器１０６のＯＳ出力ターミナルから送られてくる
２ビットの「オフセット」制御信号を、入力ターミナル
ＯＳで受信する。さらに、マルチプレクサ駆動ＲＯＭ１
０２は、バス１２０を通して、出力ターミナルＯから、
ピクセル・マルチプレクサ１０８の入力ターミナルＢ
へ、１６ビットの制御信号を出力する。ピクセル・マル
チプレクサ１０８は、導体１１０を通して、入力ターミ
ナルＣのところでクロック信号を受信し、出力ターミナ
ルＯから四つの８ビットの外へ出て行くグラフィック・
ピクセルを含む３２ビットの語を出力し、バス４９を通
して、ピクセル・アセンブリ・バッファ５２へ送信す
る。

【００５９】ピクセル・バッファ・データ・パイプおよ
び拡大回路９８は、グラフィックス・メモリ３８からピ
クセル・アセンブリ・バッファ５２に転送中に、またそ
の後のテレビジョン画面への転送中に、ビデオ・データ
を縮小させたり、拡大することができる。ピクセル・バ
ッファ・データ・パイプおよび拡大回路９８の拡大レン
ジの好適な範囲は、１／１６刻みで、通常のサイズの１
／１６から４倍までである。すなわち、１／２、５／１
６、および１と３／１６は、すべて有効な拡大比率であ
る。上記の好適な拡大範囲は、必要に応じて増大した
り、減少させることができ、ピクセル・バッファ・デー
タ・パイプおよび拡大回路９８は、ピクセル・データが
グラフィックス・メモリ３８からでた後で、ピクセル・
データを後処理し、グラフィックス・メモリ３８の内容
に影響を与えないことを理解されたい。それ故、グラフ
ィックス・メモリ３８に手を触れたり、影響を与えたり
しないで、４ビットの分数拡大制御信号および２ビット
の整数拡大制御信号からなる拡大制御語を変更して、メ
モリ制御装置およびスプライト状態マシン４２により動
的ズームを行うことができる。簡単な形式の場合には、
ピクセル・バッファ・データ・パイプおよび拡大回路９
８が行うすべてのことは、必要とする拡大と同じ比率
で、ピクセルまたは走査線を削除したり、反復して使用
することである。

【００６０】通常の状況下では、ピクセルを削除する
と、テレビジョン画面にいやなビデオ障害が起こる恐れ
がある。何故なら、ピクセル・カラーおよび輝度の遷移
がテレビジョン・システムの通常の帯域幅を越える場合
があるからである。より詳細に説明すると、テレビジョ
ンが表示できる最大帯域幅は４ＭＨｚである。例えば、
黒から白への遷移は、通常の標本化速度において約三つ
のピクセル上で行われる。何故なら、輝度の変更は、テ
レビジョン・システムの帯域幅内のピクセルの数が三つ
以下である場合には行うことができないからである。そ
れ故、遷移の中央の二つのピクセルが脱落した場合に
は、黒から白への遷移は、４ＭＨｚ帯域幅仕様のテレビ
ジョン・システム内で行われる速度よりかなり速い速度
で、有効に行うことができる。このような場合には、縁
部Ｂまたは遷移部に沿って「ジッパ」のような線が現れ
る。二つのスプライトが重なっている場合、または相互
に重畳している場合には、非常に急激な遷移を行うこと
ができる。何故なら、直接隣接しているピクセル内に二
つの色が存在する場合に、どんな色になるのかはすぐに
は分からないからである。ピクセル・バッファ・データ
・パイプおよび拡大回路９８内でピクセルを除去した
り、削除すると、重なり合っているスプライト内で同じ
ことが起こり、非常に急激なビデオ遷移が生じる。それ
ゆえ、人工的な障害を避けるためには、隣接しているス
プライトによる帯域幅の減少を考慮にいれなければなら
ない。

【００６１】（図３および図６に示す）コンボルバ６８
は、その周波数制限容量内での急激な遷移の帯域幅を減
らすことによって、スプライトの縁部をろ過する。二次
元のコンボルバ６８が、ピクセルの除去によって眼で見
ることができる人工的な画面障害を「なくして」くれる
ので、ピクセル・バッファ・データ・パイプおよび拡大
回路９８のロジック内の有意な減少が起こる可能性があ
る。小型ＲＯＭであるピクセル選択ＲＯＭ１００および
マルチプレクサ駆動ＲＯＭ１０２内で、作業が有効に実
行される。このことは、水平方向でピクセルを簡単に削
除できるし、繰り返して使用することができることを示
している。このことは原理的には正しいけれども、ピク
セル・データは（２５６色の）８ビットのパレット化さ
れたフォーマット、または１６ビットのＹＣｒＣｂ（Ｙ
ＵＶ）中に記憶することができ、また３２ビットの幅の
グラフィックス・メモリ３８内に収容することができ、
転送の帯域幅を改善することができることを理解された
い。

【００６２】１／１６から１５／１６の範囲内の１以下
の拡大の場合には、四つの外から入ってくるピクセルの
サブグループのピクセルと四つの外へ出て行くピクセル
のサブグループのピクセルとの間の転送中に、異なる数
のピクセルが脱落し、上記の転送は１６ピクセルの全体
のグループ上で行われる。表１は、テレビジョン受像機
上で高品質の画像を実現するために、１／１６の拡大ス
テップに対してできるだけ均等な選択を行うために、ピ
クセル選択ＲＯＭ１００内で符号化され、記憶されてい
るものを示す。表１のある欄の「１」は、ピクセルが使
用されていることを示し、ある欄の「０」は、ピクセル
が脱落しているか、ピクセルの外へ出て行くグループの
一つにピクセルが転送されていないことを示す。例え
ば、１／１６の拡大の場合には、ピクセル０だけが使用
され、３／１６拡大の場合には、ピクセル０、５および
１０だけが使用され、４／１６拡大の場合には、ピクセ
ル０、４、８および１２が使用されている。それ故、ピ
クセル選択ＲＯＭ１００は、全部で２５６ビットであ
り、非常に小さい。

【００６３】

【表１】

【００６４】動作中、４ビットの水平分数拡大制御語
は、バス４５を通して、ピクセル選択ＲＯＭ１００のＦ
入力のところで受信される。この４ビットの水平分数拡
大制御語は、上記の表１を入力し、バス１１３を通し
て、任意の瞬間にマルチプレクサ駆動ＲＯＭ１０２に送
信される（各ピクセル０−３、４−７、８−１１および
１２−１５用の）正しい４ビットの制御語を入手するの
に使用される。２ビットの二進法のカウンタ−が、ピク
セル選択ＲＯＭ１００内に設置されていて、各拡大ステ
ップで、４ビットの選択されたピクセルの四組の内から
一組をシーケンシャルに選択する。このカウンタは、バ
ス１１１を通して、各クロックの入力がある度にシーケ
ンシャルにカウントアップする。例えば、８／１６の拡
大の場合には、受信した水平分数拡大制御語は、二進法
の１０００（十進法の８）であり、四つのピクセル０−
３、４−７、８−１１および１２−１５のそれぞれに対
して送信された４ビットの制御語は、１９ビット中に８
個の「１」を入れるために、符号化され、二進法の０１
０１となる。４ビットの各制御語は、マルチプレクサ駆
動ＲＯＭ１０２のＢ入力ターミナルで受信され、バス１
２０を通して、Ｏ出力ターミナルからピクセル・マルチ
プレクサ１０８のＢ入力ターミナルへ送信される１６ビ
ットの制御語を生成するために、バス４５を通して、特
にＩ入力ターミナルのところで受信された整数拡大制御
信号とともに使用される。

【００６５】１より大きい拡大の場合には、拡大の内容
を知らせるために、予め定めたピクセルが一回以上送信
される。より詳細に説明すると、１から１と１５／１６
への拡大範囲の場合には、すべてのピクセルが一回送信
され、いくつかのピクセルが、使用する分数拡大部分に
対して、表１に示すように、二回送信される。例えば、
１と３／１６倍の拡大の場合には、すべてのピクセル
が、（１倍の拡大に対して）一回送信され、（３／１６
倍の拡大対して）ピクセル０、５および１０が二回送信
される。同様に、２倍から２と１５／１６倍の拡大範囲
の場合には、各ピクセルは、拡大の整数部分に対して二
回送信され、いくつかのピクセルが、拡大の任意の分数
部分に対して、表１に示すように三回送られる。さら
に、３倍から３と１５／１６倍への拡大の場合には、各
ピクセルは表１に示すように、拡大の任意の分数部分に
従って、第四回目の送信により少なくとも三回送信され
る。

【００６６】図８は、１倍、１．５倍、および２．５倍
のそれぞれの拡大に対する、（図７に示す）ピクセル・
マルチプレクサ１０８内の第一の語／時間０サイクルお
よび第二の語／時間１サイクル中の、３２ビット入力バ
ッファ１３０と３２ビット出力バッファ１３１間の四つ
のピクセルの転送を示す。ピクセル・マルチプレクサ１
０８は、一つの入力バッファ１３０、および一つの出力
バッファだけでできていること、およびバッファ１３０
および１３１は、多重化転送を行うために、以降の各サ
イクル中に使用されることを理解されたい。図８に示す
ように、分数による拡大が行われず、１倍だけの拡大が
行われる場合には、すべてのピクセルが一回だけ使用さ
れる。それ故、例えば、８ビットのピクセル０、１、２
および３に対するデータは、語／時間０サイクルの間、
（図７に示す）バス３９を通して、出力バッファ１３１
内の各ピクセル位置Ｐ０、Ｐ１、Ｐ２およびＰ３に入力
される。ピクセル・マルチプレクサ１０８は、出力バッ
ファ１３１内の各ピクセル位置Ｐ０、Ｐ１、Ｐ２および
Ｐ３に、ピクセル０、１、２および３を直接転送（多重
化）するために、（図７に示す）マルチプレクサ駆動Ｒ
ＯＭ１０２からのバス１２０上の１６ビットの制御信号
に応答する。

【００６７】出力バッファ１３１が満たされると、その
内部に記憶されている四つのピクセルに対する３２ビッ
トのデータは、バス５１を通して、（図２に示す）ピク
セル・アセンブリ・バッファ５２に送信され、出力バッ
ファ１３１の四回の以降の転送に対する準備が完了す
る。同様に、次の語／時間１サイクル中に、次の四つの
８ビットのピクセル４、５、６および７が、バス３９を
通して、入力バッファ１３０内の各ピクセル位置Ｐ０、
Ｐ１、Ｐ２およびＰ３に入力され、出力バッファ１３１
内の各ピクセル位置Ｐ０、Ｐ１、Ｐ２およびＰ３に直接
転送され、ピクセル・アセンブリ・バッファ５２に送信
される。（図２に示す）メモリ制御装置およびスプライ
ト状態マシン４２を通して、（図２に示す）グラフィッ
クス・メモリから４ピクセルの組として受信した１６個
のピクセルのピクセル・アセンブリ・バッファ５２への
ピクセル送信を完了させるために、語／時間２サイクル
および語／時間３サイクルの間に、１６ピクセル・グル
ープの残りの８のピクセルに対して、上記のプロセスが
継続して行われる。

【００６８】図９に、語／時間０サイクルおよび語／時
間１サイクルの間に、１．５倍の拡大を行うためのピク
セルの転送を示す。必要とする拡大倍率が１より小さい
ので、使用される唯一のピクセルは、表１に「１」で示
されているピクセルである。８／１６の拡大倍率の場合
には、使用されるピクセルは、０、２、４、６、８、１
０、１２および１４である。それ故、語／時間０サイク
ルの間、１６のピクセル・グループのピクセル０、１、
２および３は、入力バッファ１３０内の各ピクセル位置
Ｐ０、Ｐ１、Ｐ２およびＰ３にそれぞれ入力される。ピ
クセル・マルチプレクサ駆動１０８は、（図７に示す）
ピクセル・マルチプレクサ駆動ＲＯＭ１０２からのバス
１２０上の１６ビット制御信号に応答し、ピクセル０お
よび２を、語／時間０サイクルの間、出力バッファ１３
１内のピクセル位置Ｐ０およびＰ１にそれぞれ転送す
る。次の語／時間１サイクルの間、１６のピクセル・グ
ループの次の四つの８ビットのピクセル４、５、６およ
び７は、バス３９を通して、入力バッファ１３０内の各
ピクセル位置Ｐ０、Ｐ１、Ｐ２およびＰ３にそれぞれ入
力され、ピクセル４（位置Ｐ０）およびピクセル（６）
（位置Ｐ２）は、出力バッファ１３１内のピクセル位置
Ｐ２およびＰ３に転送される。上記の後者のピクセル４
および６の転送も、語／時間１サイクル中に、一つの入
力バッファ１３０および出力バッファ１３１の間で実際
に起こるように、語／時間０サイクル内に、一点鎖線で
示してある。出力バッファ１３１が満たされると、その
中に記憶されている四つの入力ピクセル（０、２、４お
よび６）に対する３２ビットのデータは、語／時間１サ
イクルの間に、バス５１を通して、（図２に示す）ピク
セル・アセンブリ・バッファ５２に転送される。このプ
ロセスは、必要とする１．５倍の拡大を行うために、受
信したピクセル０、２、４、６、８、１０、１２および
１４のピクセル・アセンブリ・バッファ５２への転送を
完了するために、語／時間２サイクルおよび語／時間３
サイクルの間、１６のピクセル・グループの残りの８の
ピクセル（ピクセル８−１１およびピクセル１２−１
５）に対して、対応する方法で引き続き行われる。

【００６９】図１０は、語／時間０サイクルおよび語／
時間１サイクルの間に、２．５倍の拡大を行う場合のピ
クセル転送を示す。必要とする拡大倍率が２である場合
には、各ピクセルは二回使用され、１／２（８／１６）
の分数の拡大倍率の場合には、三回目に使用される唯一
のピクセルは、表１に「１」で示すピクセルである。す
なわち、８／１６の拡大倍率の場合には、０、２、４、
６、８、１０、１２および１４である。一つのピクセル
が一回以上使用される場合には、そのピクセルは出力バ
ッファ１３１に直接隣接しているピクセル位置に転送さ
れる。それ故、語／時間０サイクルの間、１６ピクセル
のグループのピクセル０、１、２および３に対するデー
タは、入力バッファ１３０内の各ピクセル位置Ｐ０、Ｐ
１、Ｐ２およびＰ３にそれぞれ入力される。ピクセル・
マルチプレクサ駆動１０８は、（図７に示す）ピクセル
・マルチプレクサ駆動ＲＯＭ１０２からのバス１２０上
の１６ビット制御信号に応答し、ピクセル０を、２とい
う整数拡大倍率のための語／時間０サイクルの間に、出
力バッファ１３１内のピクセル位置Ｐ０およびＰ１に転
送し、ピクセル０も１／２の拡大部分用の出力バッファ
１３１のピクセル位置Ｐ２に転送する。それゆえ、ピク
セル０は三回使用される。さらに、ピクセル位置Ｐ１内
のピクセル１も、語／時間０サイクルの間に、出力バッ
ファ１３１内のピクセル位置Ｐ３に転送される。出力バ
ッファ１３１が、四つのピクセルについてのデータで満
たされると、３２ビットからの語は、バス５１を通し
て、ピクセル・アセンブリ・バッファ５２に出力され、
出力バッファ１３１のより多くの転送を受け入れる準備
が完了する。次の語／時間１サイクルの間に、入力バッ
ファ１３０内にすでに存在するピクセル０−３に対する
データが使用される。

【００７０】何故なら、ピクセルの一部だけが、語／時
間０サイクルの間に転送されたからである。２という拡
大倍率部分に対するピクセル１の二回の使用を完了する
ために、入力バッファ１３０内の入力ピクセル位置Ｐ１
内のピクセル１に関するデータは、出力バッファ１３１
内のピクセル位置Ｐ０内に転送される。ピクセル１は、
８／１６という拡大倍率に対しては使用されないので、
入力ピクセル１の転送が完了する。２．５という拡大倍
率に対しては、入力ピクセル２は三回使用されるので、
入力バッファ１３０のピクセル位置Ｐ２内のピクセル２
は、出力バッファ１３１のピクセル位置Ｐ−Ｐ３に転送
される。出力バッファ１３１が再び、四つのピクセルに
ついてのデータで満たされると、３２ビットからなる語
は、バス５１を通して、ピクセル・アセンブリ・バッフ
ァ５２に出力される。語／時間１内に実際に起こるピク
セル位置Ｐ１およびＰ２の転送を、語／時間０サイクル
内に一点鎖線で示す。何故なら、たった一つの入力バッ
ファ１３０および出力バッファ１３１がそれぞれ実際に
存在するからである。このプロセスは、一組の１６ピク
セルを構成している各ピクセル３−１５を正しく転送す
るために、以後の語／時間サイクル中に、すで満たされ
ている入力ピクセル位置Ｐ３を二回使用するために、ま
たさらに以後の語／時間サイクル中に１６ピクセル・グ
ループの他の１２の各ピクセル（ピクセル４−１５）を
二回または三回使用するために引き続き行われる。

【００７１】図７に戻ってさらに説明すると、マルチプ
レクサ駆動ＲＯＭ１０２は、（ａ）バス４５を通して、
拡大倍率の整数部分を、（ｂ）バス１１３を通しての、
ピクセル選択ＲＯＭ１００からの拡大倍率の分数部分に
対して、各４ピクセル・グループ内のどのピクセルを使
用したらいいのかを示している制御信号を、（ｃ）バス
１１６を通しての、語の整合（オフセット）を定めてい
るオフセット制御２ビット加算器１０６からの２ビット
制御信号、および（ｄ）バス１１７を通しての、サイク
ル制御３ビット加算器１０４からの３ビット制御信号を
受信する。上記の入力信号から、マルチプレクサ駆動Ｒ
ＯＭ１０２は、バス１２０を通して、ピクセル・マルチ
プレクサ１０８へ送信するための１６ビットの出力信号
を生成する。マルチプレクサ駆動ＲＯＭ１０２は、それ
ぞれが個々の必要とする整数および／または分数の拡大
倍率、語の整合（オフセット）、および語／時間サイク
ルを定めている１６ビットＲＯＭ符号のシーケンスを記
憶する。この場合、ＲＯＭ符号の一つは、各語／時間サ
イクル中に、ピクセル・マルチプレクサ１０８に、１６
ビットの制御語として出力される。

【００７２】図１１および図１２に、マルチプレクサ駆
動ＲＯＭ１０２の動作を説明している多重ページ３．５
メガバイト・エクセル・スプレッドシートの最初のペー
ジおよび中頃のページをそれぞれ示す。スプレッドシー
トは、（ａ）バス４５を通して受け取る０、１、２また
は３という整数拡大倍率を示す整数拡大符号用の２ビッ
ト「整数」符号、（ｂ）バス１１６を通して、オフセッ
ト制御２ビット加算器１０６から受信する０、１、２ま
たは３というオフセットを示す２ビット「オフセット」
符号、（ｃ）バス１１３を通して、ピクセル選択ＲＯＭ
１００から受信する０から１５／１６の範囲内の１／１
６のステップ内の分数拡大倍率を示す４ビット「選択」
符号、（ｄ）バス１１７を通して、サイクル制御３ビッ
ト加算器１０４から受信する語／時間サイクル０、１、
２、３、４、５、６または７の一つを示す３ビット「サ
イクル」符号に対する符号を示す「入力符号」の名前が
ついている四つの欄からなっている。例えば、図１２に
１３５で示される走査線上では、１０という「オフセッ
ト」二進法符号は、２という十進法の拡大倍率を示し、
「オフセット」二進法符号の１１は、３という十進法の
オフセットを示し、００００という「選択」二進法符号
は、０という分数の拡大倍率を示し、０００という「サ
イクル」二進法符号は、語／時間サイクルが０であるこ
とを示す。すなわち、走査線１３５は、入力信号がオフ
セット数が３の場合で、語／時間サイクル０の間の、拡
大倍率が正確に２．０であるときに、使用される。

【００７３】第一の４ピクセル語の四つのピクセル転送
が完了し、四つのピクセルに対する３２ビットの入力語
をバス３９上で受信した後で、（図８−図１０に示す）
出力バッファ１３１が、完全に空にならない状態が起こ
り得ることを理解されたい。そうなるには、（図８−図
１０に示す）入力バッファ１３０の特定のピクセル位置
内に位置している第二の入力語内のピクセルを、出力バ
ッファ１３１が前の転送によって満たされなかった場
合、出力バッファ１３１内の異なるピクセル位置に斜め
に移送する必要がある場合もある。それ故、入力バッフ
ァ１３０のピクセル位置Ｐ０内の入力ピクセルは、
（ａ）オフセット０に対して、出力バッファ１３１のピ
クセル位置Ｐ０に直接転送するか、（ｂ）オフセット１
に対して、出力バッファ１３１のピクセル位置Ｐ１転送
するか、（ｃ）オフセット２に対して、出力バッファ１
３１のピクセル位置Ｐ２転送するか、および（ｄ）オフ
セット３に対して、出力バッファ１３１のピクセル位置
Ｐ３に転送されるかする。より詳細に説明すると、図１
２の走査線１３５は、入力信号のオフセット数が３の場
合で、語／時間サイクル０の間の、拡大倍率が正確に
２．０であることを示す入力信号に対して使用される。
すなわち、オフセット符号は、入力バッファ１３０内の
入力ピクセルを、出力バッファ１３１内の表示の出力ピ
クセル位置にスライドするのに使用される。それ故、四
つの入力バッファ信号は、マルチプレクサ駆動ＲＯＭ１
０２によって、バス１２０を通して、ピクセル・マルチ
プレクサ１０８（図７に示す）へ送信される１６ビット
の出力信号（ＲＯＭ符号欄に示す）を生成するために、
スプレッドシートのどの走査線を使用したらいいのかを
決定する。特定の拡大倍率、オフセットおよび０００の
語／時間サイクルに対するスプレッドシートの走査線
（例えば、図１２の走査線１３５または１３８）が、４
ピクセル・グループに対する転送のスタートに対して使
用されると、スプレッドシートのそれ以降の走査線（例
えば、走査線１３６−１３７または１３９−１４０）
が、４ピクセルの転送が完了するまで、以降のサイクル
に対して使用される。

【００７４】スプレッドシートの中央には、語／時間サ
イクル中に、入力バッファ１３０内のどの入力ピクセル
を、出力バッファ１３１内のどの出力ピクセル位置に転
送するのかを示す１６マルチプレクサ接続［ＭＵＸ Ｃ
ｏｎｎｅｃｔｉｏｎｓ（ｆｒｏｍ−ｔｏ）］欄が図示さ
れている。タイトルであるＭＵＸ Ｃｏｎｎｅｃｔｉｏ
ｎ（ｆｒｏｍ−ｔｏ）のすぐ下のラインは、右から左へ
四つの０、四つの１、四つの２および四つの３を続けて
示している。この場合、０、１、２または３は、入力バ
ッファ１３０内の、外から入ってくるピクセル０、１、
２または３をそれぞれ示す。その下のラインは、右から
左に四つのグループ０、１、２および３を続けて示す。
この場合、０、１、２または３は、出力バッファ１３１
内の、外へ出て行くピクセル０、１、２または３をそれ
ぞれ示す。より詳細に説明すると、図１２内のライン１
３５内では、マルチプレクサ接続欄内に、「１」が一つ
示されているが、それは入力バッファ１３０内の外から
入ってくるピクセル０の出力バッファ１３１内の外へ出
て行くピクセル３の転送が、オフセット３の状態で、サ
イクル０中に行われることを示している。上記の転送に
より、ピクセル位置Ｐ０−Ｐ２内にすでに転送されたピ
クセルを記憶している出力バッファ１３１が満たされ、
出力バッファ１３１内に記憶されているピクセル・デー
タは、バス４９を通して、ピクセル・アセンブリ・バッ
ファ５２に送信される。それ故、遠くから受信するピク
セル０は、２の拡大倍率に対して、語／時間サイクル０
中に一回使用されただけである。

【００７５】図１２の走査線１３６上に示す次のサイク
ル１中に、マルチプレクサ接続欄内の「１」は、拡大倍
率２に対して、外から入ってくるピクセル０の使用を完
了するために、外から入ってくるピクセル０が、出力ピ
クセル０に転送されること、外から入ってくるピクセル
１の二重使用を完了するために、外から入ってくるピク
セル１が外へ出て行くピクセル１および２に転送される
こと、および外から入ってくるピクセル２が、外へ出て
行くピクセル３に転送されることを示している。出力バ
ッファ１３１は上記の転送によって満たされ、出力バッ
ファ１３１内に記憶されたデータは、バス５１を通し
て、ピクセル・アセンブリ・バッファ５２に送信され
る。図１２の走査線１３７上の次のサイクル２の間、マ
ルチプレクサ接続欄内の「１」は、拡大倍率２用の外か
ら入ってくるピクセルの使用を完了するために、外から
入ってくるピクセル２が、出力ピクセル０に転送される
ことと、外から入ってくるピクセル３の二重使用を完了
するために、外から入ってくるピクセル３が、外へ出て
行くピクセル１および２に転送されることを示してい
る。これにより、最初のオフセットが３であるので、完
了するには２サイクルだけではなく、３サイクルを必要
とした、オフセットが３の場合で、拡大倍率２のパラメ
ータ用として入力バッファ１３０内に記憶されているピ
クセル０−３の転送が完了する。出力バッファ１３１
は、出力バッファ１３１の外へ出て行くピクセル３内の
もう一つのピクセルを収容する余地を有しているので、
例えば、すでに述べた図１２の走査線１３５−１３７、
またはオフセットが３で、サイクルが０で、予め定めた
拡大倍率という条件下で、スプレッドシート内の他の任
意の走査線を使用し、バス４５を通して、入力バッファ
１３０内に受信される第二の３２ビット、４ピクセルの
語の第一の転送中に、外へ出て行くピクセル３が満たさ
れる。スプレッドシート内においては、出力側は、任意
の列上の四つのピクセルの最大値を収容することができ
るだけであることを理解されたい。この場合、四つのピ
クセルの最大値を、出力ピクセル位置０、１、２および
３内に転送しなければならない。このようにしなければ
ならないわけは、任意の一つのサイクル内には、たった
一つのピクセルだけしか出力バッファ１３１の出力ピク
セル位置の任意の一つに転送できないからである。

【００７６】スプレッドシートの左手の欄には、「ＲＯ
Ｍ」符号が表示されているが、このＲＯＭ符号は、シー
ケンシャルな語／時間サイクルの間に、マルチプレクサ
駆動ＲＯＭ１０２によって出力される１６ビット符号で
ある。ピクセル・マルチプレクサ１０８は、ＲＯＭ符号
を使用して、入力バッファ１３０内の３２ビットのピク
セルデータ語内に現在記憶されている四つのピクセルの
必要とするピクセル転送を、出力バッファ１３１に対し
て行う。マルチプレクサ駆動ＲＯＭ１０２からの１６ビ
ットの出力制御信号は、また最後の３２ビット出力バッ
ファへのピクセル・マルチプレクサ１０８の出力のラッ
チングの制御を行う。これについては後でより詳細に説
明する。より詳細に説明すると、各走査線上のＲＯＭ符
号は、スプレッドシートの１６マルチプレクサ接続欄の
二進法のバージョンを表す単なる１６ビットの符号であ
る。例えば、図１２の走査線１３５上では、このＲＯＭ
符号は０００８で示されているが、この０００８は１６
進法の符号で、右から左に外から入ってくるピクセル３
３３３、２２２２、１１１１および００００に対するマ
ルチプレクサ接続欄の四つの欄に対する二進法の数値を
それぞれ表している。すなわち、走査線１３５上の四つ
の外から入ってくるピクセル０欄に対する四つの一番右
のマルチプレクサ接続欄内の「１０００」は、０００８
ＲＯＭ符号の一番右の１６進法の符号番号を形成してい
る二進法の８を表している。同様に、走査線１３５上の
すべての他のマルチプレクサ接続欄は、０００８ＲＯＭ
符号の一番左の残りを形成している０００１６進法を供
給するために、四つの外から入ってくるピクセル１、２
および３に対する０である。スプレッドシートの他の各
列に対するＲＯＭは、関連マルチプレクサ接続欄から同
じ方法で決定することができる。１６進法は、文字Ａか
らＦで表されることを理解されたい。この場合、ＲＯＭ
符号内の「Ｃ］は、二進法の１１００（十進法の１２）
を示し、「Ｅ」は二進法の１１１０（十進法の１４）を
示す。文字、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、およびＦは、ＲＯＭ
符号のいくつかの場所にあり、十進法の１０、１１、１
２、１３、１４および１５を示す。

【００７７】スプレッドシート内の「制御符号」欄およ
び「Ｏ／Ｖ」（オーバーフロー）欄は、四ピクセル、３
２ビット語内のピクセルの転送を完了するのにまだやら
なければならないことがあるかどうか示す。より詳細に
説明すると、制御符号は、使用するオフセット値を計算
するために、バス１１５を通して、（図７に示す）オフ
セット制御２ビット加算器１０６に送信される２ビット
符号である。その後、オフセット制御２ビット加算器１
０６は、スプレッドシートのオフセット入力符号欄内の
決定済みの２ビット・オフセット符号を、バス１１６を
通して、マルチプレクサ駆動ＲＯＭ１０２に送り返す。
制御符号欄内の「４」は、表示のピクセル転送後の出力
バッファ１３１内に現在４ピクセルが存在することを有
効に示している。それ故、図１２の走査線１３５内で
は、（マルチプレクサ接続欄の下に示す）３外へ出て行
くピクセルへの０外から入ってくるピクセルの転送によ
り、出力バッファ１３１は、「４」ピクセルで満たされ
る。走査線１３６上においては、四つのピクセルが転送
され、再び出力バッファ１３１を満たす。走査線１３７
上においては、三つの入力ピクセルが出力ピクセル０、
１および２に転送され、これら出力ピクセルは、転送の
次の組が使用できるように、出力ピクセル３を離れる。
出力バッファ１３１内が出力ピクセルで満たされている
この状態は、走査線１３５内で転送が開始する前の状態
と全く同じなので、オフセットは変化せず、制御符号は
オフセットには何の変化もないことを示す「０」を表示
する。すなわち、４ピクセル語に対する転送の全数が４
の倍数である場合には、オフセットは、次のシーケンシ
ャルな４ピクセル語の以後の転送に対して変化しない。
走査線１３５−１３７内では、マルチプレクサ接続欄に
示す位相の全数は、８ピクセル転送に等しい。ピクセル
転送の上記の数が４の倍数であるので、オフセット３は
変わらず、走査線１３７内の制御符号欄内は「０」にな
る。図１２の走査線１３８−１４０内では、サイクル０
−２中に、４ピクセル語の転送を完了させるために、マ
ルチプレクサ接続欄に示す９ピクセル転送の全数が示さ
れる。その結果、走査線１４０上の制御符号内の「１」
は、４ピクセル語内のピクセルを転送するのに使用され
るオフセット符号は、現在のオフセット値３から新しい
オフセット値０に「１」だけ増大しなければならないこ
とを示す。

【００７８】「Ｏ／Ｖ」（オーバフロー）欄内の「１」
は、その走査線上のマルチプレクサ接続欄内に示す転送
が完了した後で、４ピクセルの転送を完了するには、よ
りピクセルを転送しなければならないを示す。「Ｏ／
Ｖ」（オーバフロー）欄内の「０」は、その走査線上の
マルチプレクサ接続欄内に示す転送が完了した後で、４
ピクセルの転送を完了するのに必要な転送が完了したこ
とを示す。残りの一番右側の「能動」欄は、サイクルが
少なくとも一回の転送を含んでいる場合には「１」を表
示し、サイクルが少なくとも一回の転送を含んでいない
場合には「０」を表示する。マルチプレクサ駆動ＲＯＭ
１０２は、スプレッドシートの一番左の三つの欄内に示
すＲＯＭ符号だけを記憶し、スプレッドシートを調べ、
各サイクル中に、バス１２０を通して、ピクセル・マル
チプレクサ１０８へどの１６ビット符号を送信したらい
いのかを決定するために、現在受信している四つの「入
力符号」を使用する。ピクセル・マルチプレクサ１０８
は、指定されたピクセル転送を行うために、各サイクル
中に供給された１６ビットＲＯＭ符号を使用する。スプ
レッドシートが四つの入力符号欄に対する可能な各条件
をカバーするラインを含んでいることを理解されたい。

【００７９】図７に戻って説明すると、サイクル制御３
ビットカウンタ１０４は、入力ターミナルＣのところで
クロック信号を受信し、バス１１７を通して、マルチプ
レクサ駆動ＲＯＭ１０２に送信するために、スプレッド
シートに示す３ビット「サイクル」符号を生成する。マ
ルチプレクサ駆動ＲＯＭ１０２は、導体１１８を通し
て、サイクル制御３ビット・カウンタに、「保持」信号
を送り返す。「保持」信号は、スプレッドシートのＯ／
Ｖ欄の下に示す符号である。Ｏ／Ｖ欄内の「１」は、
「保持」信号を生成し、現在の４ピクセル語の転送を完
了するには少なくともあと１サイクルが必要であるの
で、入力バッファ１３０内に記憶されている入力ピクセ
ルを保持しなければならないことを表示する。「保持」
信号により、サイクル制御３ビット・カウンタ１０４内
のサイクル・カウンタを引き続き作動させ、バス１１３
を通して、マルチプレクサ駆動ＲＯＭ１０２に新しい分
数の拡大倍率を供給することにより、ピクセル選択ＲＯ
Ｍ１００を停止させることができる。こうすることによ
り、特定の拡大倍率値に対して必要なサイクルの間に、
４ピクセル語に対するすべての転送を完了させるまで、
分数拡大倍率値を維持する。

【００８０】いままで、水平方向、すなわち、Ｘ方向だ
けの拡大処理を説明してきた。ＸおよびＹ（垂直）方向
の拡大係数は別々に設定できることを理解されたい。垂
直（Ｙ）方向の拡大係数の処理は、水平（Ｘ）方向の拡
大係数の処理より簡単である。垂直方向の拡大係数の処
理は、図２のメモリ制御装置およびスプライト状態マシ
ン４２内で行われる。

【００８１】図１３は、本発明の垂直方向の拡大係数を
処理するための（一点鎖線の四角の枠中に示す）垂直ロ
ジック回路１６０のブロック図を示す。垂直ロジック回
路１６０は、拡大倍率修正手段とも呼ばれる。垂直ロジ
ック回路１６０は、減算器１６１，（拡大倍率逆数化手
段とも呼ばれる）１／拡大比率読みだし専用メモリ（１
／ＭＡＧ ＲＯＭ）１６４、および（乗算手段とも呼ば
れる）乗算回路（ＭＵＬＴＩＰＬＹ）１６８からなって
いる。減算器１６１は、バス１６２を通して、標準ＮＴ
ＳＣビデオ画像内の５２５本の水平走査線のどの一本
が、テレビジョン受像機上に表示するために現在アクセ
スされているかを示すＹライン計数信号を受信する。Ｙ
ライン計数信号は、メモリ制御装置およびスプライト状
態マシン４２内のライン・カウンタ（図示せず）から入
手される。減算器１６１も、バス１６３を通して、図２
に示すグラフィックス・メモリ３８内に記憶されている
特定のスプライト入力内のスプライト制御装置から元来
入手するＹスプライト位置信号を受信する。Ｙスプライ
ト位置信号は、処理中のスプライト（グラフィック）の
スタート・ライン番号を示す。減算器１６１は、バス１
６７を通して、乗算回路１６８へ送信される合成スプラ
イト・ライン計数出力信号を生成させるために、現在受
信中のＹライン計数信号の数値から、Ｙスプライト位置
符号を引き算する。１／拡大ＲＯＭ１６４は、１／拡大
計数として符号化され、バス１６６を通して、何本の走
査線をスキップするのか、または繰り返して使用するの
かを示す出力信号を生成するのに使用される。より詳細
に説明すると、１／拡大計数ＲＯＭ１６４は、バ１６５
を通して、使用するための現在の拡大係数（ＭＡＧ．）
を受信し、この受信した拡大係数を、バス１６６を通し
て、乗算回路１６８に送信するためにその逆数（１／Ｍ
ＡＧ．）に変換する。このようにして、乗算回路１６８
のロジックは、実際に、１／拡大計数ＲＯＭ１６４によ
って受信された拡大係数により、バス１６５を通して受
信したスプライト・ライン計数出力信号を割算する。例
えば、バス１６４上で受信した０．５の拡大倍率は、１
／拡大計数ＲＯＭ１６４によって、バス１６５を通し
て、乗算回路１６８に送信される出力拡大倍率信号２．
０へと変換される。

【００８２】同時に、Ｙライン計数が、例えば、１１０
であり、Ｙスプライトスタート位置信号が、スプライト
のスタート・ライン、例えば、１１０を示している場合
には、バス１６７を通して、減算器１６１が送信するス
プライト・ラインの数値は０である。その後、乗算回路
１６８は、バス１６９を通して、出力スプライト・ライ
ン・アドレス信号０を生成するために、バス１６７を通
して受信したスプライト・ラインの数０に、バス１６６
を通して受信した拡大倍率２．０を掛ける。次の周期中
に、Ｙライン計数は１１１になり、Ｙスプライトスター
ト位置信号は、スプライトに対するスタート・ライン１
１１を依然として表示し、バス１６７を通して、減算器
１６１が送信するスプライト・ラインの数値は１とな
る。その後、乗算回路１６８は、バス１６９を通して、
出力スプライト・ライン・アドレス信号２を生成するた
めに、バス１６７を通して受信したスプライト・ライン
の数１に、バス１６６を通して受信した拡大倍率２．０
を掛ける。それ故、以降の各周期中に、バス１６７上の
Ｙライン計数が１ずつ増大すると、バス１６９を通して
の出力スプライト・ライン・アドレス信号は２ずつ増大
する。バス１６９上の上記の出力スプライト・ライン・
アドレス信号は、０．５の映像スプライト・サイズを発
生するために、スプライトのラインを一行置きに（偶数
行）使用させるようにし、スプライトの奇数行をスキッ
プさせる。

【００８３】同様に、バス１６５上で受信した拡大倍率
２は、１／拡大計数ＲＯＭ１６４によって、出力拡大倍
率信号０．５に変換され、バス１６６を通して、乗算回
路１６８へ送られる。それ故、バス１６７を通して、減
算器１６１から０その後で１というシーケンシャルなス
プライト・ライン値、およびバス１６６を通して、１／
拡大計数ＲＯＭ１６４から拡大倍率０．５を受信する乗
算回路１６８の例示としての条件をつくるために、乗算
回路１６８中でその結果得られる乗算結果により、バス
１６９上に、０その後で０．５の数値を持っている出力
スプライト・ライン・アドレス信号を生成する。乗算回
路１６８は、得られた上記の０．５という乗算結果の数
値に対して、０という数値を持ったスプライト・ライン
・アドレス信号を生成する得られた乗算結果の整数部分
を出力するだけであることを理解されたい。同様に、バ
ス１６７を通して、減算器１６１から受信した２および
３という連続している数値を持ち、またバス１６６を通
して、１／拡大計数ＲＯＭ１６４からの拡大倍率０．５
を持っているスプライト・ラインに対して、シーケンシ
ャルなサイクル中に、バス１６９を通して、乗算回路１
６８によって出力された二つシーケンシャルなスプライ
ト・ライン・アドレス信号は、それぞれ数値１を持つこ
とになる。それ故、バス１６９を通して、乗算回路１６
８が出力した出力スプライト・ライン・アドレス信号
は、常に二回使用される。

【００８４】図１４は、本発明の図７に示すピクセル・
バッファ・データ・パイプおよび拡大回路９８の第一の
部分を実行するための回路図を示す。より詳細に説明す
ると、図１４は、ピクセル選択読みだし専用メモリ（Ｒ
ＯＭ）１００、マルチプレクサ駆動ＲＯＭ１０２、（一
点鎖線の四角い枠内に示す）サイクル制御３ビットカウ
ンタ１０４、（一点鎖線の四角い枠内に示す）オフセッ
ト制御２ビット加算器１０６、（一点鎖線の四角い枠内
に示す）ピクセル・マルチプレクサ１０８、およびイン
バータ２２２を示す。

【００８５】サイクル制御３ビットカウンタ１０４は、
２００、２０２、２０４、２０６および２０８でそれぞ
れ示される第一、第二、第三、第四および第五のＤタイ
プのフリップ・フロップ、２１０および２１２でそれぞ
れ示される第一および第二の２入力ＮＡＮＤゲート、２
１４、２１６および２１８でそれぞれ示されるインバー
タからなっている。導体１１０上の外部生成クロック信
号は、インバータ２１４の入力に送られ、その出力はフ
リップ・フロップ２００のＣＬＫ入力ターミナルへ送ら
れる。フリップ・フロップ２０２は、ＣＬＫ入力ターミ
ナルのところで、導体１１０を通して、外部生成クロッ
ク信号を受信する。フリップ・フロップ２００は、Ｄ入
力ターミナルのところで、マルチプレクサ駆動ＲＯＭ１
０２の保持出力ターミナルからの「保持」信号を受信す
る。第一のフリップ・フロップ２００のＱ出力ターミナ
ルは、第二のフリップ・フロップ２０２のＤ入力ターミ
ナルに直接接続している。

【００８６】第一および第二のフリップ・フロップ２０
０および２０２のＮＱ出力ターミナルで生成されたクロ
ック出力信号は、それぞれ第一のＮＡＮＤゲート２１０
の個々の入力に接続している。「次の」信号を供給す
る、第一のＮＡＮＤゲート２１０の出力は、第二のイン
バータ２１６の入力に接続していて、その出力は第二の
ＮＡＮＤゲート２１２の第一の入力およびメモリ制御装
置およびスプライト状態マシン４２に接続している。
「次の」信号は、図８−１０に示すように、以後の転送
のためにバス３９を通して、（図７に示す）ピクセル・
マルチプレクサ１０８に４ピクセル語を入力するため
に、４ピクセルの転送を完了する。ＮＡＮＤゲート２１
２は、その第二の入力のところで、導体１１０からクロ
ック信号を受信する。ＮＡＮＤゲート２１２の出力は、
インバータ２１８の入力に接続していて、その出力は、
（インバータ２１６からの）ＮＡＮＤゲート２１２の他
の入力がハイの場合に、次の語の要求（ＷＯＲＤ ＲＥ
Ｑ．）信号を生成するために、ピクセル選択ＲＯＭ１０
０のクロック入力および（図２に示す）メモリ制御装置
およびスプライト状態マシン４２に接続している。フリ
ップ・フロップ２００および２０２は、それぞれフリッ
プ・フロップ２００および２０２をリセットするため
に、そのＲ入力で、インバータ２２２の出力から倒置さ
れた「転送」信号を受信する。

【００８７】フリップ・フロップ２０４は、ＣＬＫ入力
ターミナルのところで、導体１１０からクロック信号を
受信する。第二のインバータ２１６からの出力信号は、
フリップ・フロップ２０４、２０６および２０８のＲ入
力ターミナルに接続している。フリップ・フロップ２０
４，２０６および２０８のＱ出力は、バス１１７を通し
て、マルチプレクサ駆動ＲＯＭ１０２のＣＹＣＬＥ入力
に接続している。フリップ・フロップ２０４、２０６お
よび２０８は、（０−７の二進法レンジの）３ビットサ
イクル符号のビット０、１および２をそれぞれ生成し、
そのＱ出力ターミナルからバス１１７を通して、マルチ
プレクサ駆動ＲＯＭのＣＹＣＬＥ入力に、符号化された
二進法サイクル出力信号をシーケンシャルに送信する。
フリップ・フロップ２０４のＤターミナルは、フリップ
・フロップ２０４のＮＱターミナルおよびフリップ・フ
ロップ２０６のＣＬＫターミナルに接続している。同様
に、フリップ・フロップ２０６のＤターミナルは、フリ
ップ・フロップ２０６のＮＱターミナルおよびフリップ
・フロップ２０８のＣＬＫターミナルに接続している。
フリップ・フロップ２０８のＤターミナルは、フリップ
・フロップ２０８のＮＱターミナルに接続している。フ
リップ・フロップ２００および２０２、ＮＡＮＤゲート
２１０および２１２、およびインバータ２１４、２１６
および２１８は、３２ビット、４ピクセル語のすべての
転送がピクセル・マルチプレクサ１０８内で完了するま
で、ピクセル選択ＲＯＭ１００の出力のところに、分数
拡大倍率を保持する。さらに、フリップ・フロップ２０
４、２０６および２０８は、各サイクル中に、ピクセル
・マルチプレクサ１０８に（図１１および図１２のとこ
ろで説明した）正しいＲＯＭ符号を送信するために、マ
ルチプレクサ駆動ＲＯＭ１０２に、シーケンシャルなサ
イクル信号を供給する。

【００８８】ピクセル選択ＲＯＭ１００は、バス１１１
を通して、ＣＬＫ入力ターミナルのところで、（特別
に、インバータ２１８の出力からの）サイクル制御３ビ
ット加算器１０４からクロック信号を受信し、インバー
タ２２２および導体２２４を通して、リセット入力ター
ミナルのところで、リセット（転送）信号を受信する。
さらに、ピクセル選択ＲＯＭ１００は、バス４５を通し
て、Ｆ入力ターミナルのところで、メモリ制御装置およ
びスプライト状態マシンから、４ビット分数拡大倍率信
号を受信する。ピクセル選択ＲＯＭ１００の出力ターミ
ナル（Ｏ）からの４ビット出力信号は、バス１１３を通
して、マルチプレクサ駆動ＲＯＭ１０２のＢ入力Ｔター
ミナルに送信される。

【００８９】オフセット制御２ビット加算器１０６は、
第一および第二の加算器２３０および２３２、および第
一および第二のＤタイプフリップ・フロップ２３４およ
び２３６からなっている。加算器２３０および２３２
は、第一の入力ターミナル（Ａ）のところで、２ビット
「ノーピクセル」信号のビット０および１をそれぞれ受
信し、上記の信号は、バス１１５を通して、マルチプレ
クサ駆動ＲＯＭ１０２のＮＰ出力ターミナルから送信さ
れる。加算器２３０および２３２の個々の出力ターミナ
ル（ＳＵＭ）は、フリップ・フロップ２３４および２３
６にそれぞれ接続している。フリップ・フロップ２３４
および２３６の出力ターミナル（Ｑ）のところの出力信
号は、それぞれバス１１６を通して、マルチプレクサ駆
動ＲＯＭ１０２のオフセット入力ターミナルに送信され
る２ビットのオフセット信号の０ビットおよび１ビット
を表す。さらに、第一および第二のフリップ・フロップ
２３４および２３６の１ビット出力信号も、第一および
第二の加算器２３０および２３２の第二の入力ターミナ
ル（Ｂ）にそれぞれフィ−ドバックされる。フリップ・
フロップ２３４および２３６のＣＬＫ入力は、インバー
タ２１８の出力に接続しているバス１１１に送られる。
導体２２４上のリセット（転送）信号は、各フリップ・
フロップ２３４および２３６のリセット（Ｒ）入力ター
ミナルに送られる。動作中は、第一および第二の加算器
２３０および２３２は、それぞれバス１１５を通して、
２ビットの「ノーピクセル」符号のビット０およびビッ
ト１を受信し、フリップ・フロップ２３４および２３６
と協力して、それぞれ２ビットオフセット信号のビット
０およびビット１を生成する。その後、オフセット制御
２ビット加算器１０６は、（図１１および図１２のスプ
レッドシートのオフセット入力符号欄に示す）２ビット
のオフセット符号を、バス１１６を通して、マルチプレ
クサ駆動ＲＯＭ１０２に送り返す。

【００９０】マルチプレクサ駆動ＲＯＭ１０２は、バス
１１７を通して、サイクル入力タ−ミナルのところで、
サイクル制御３ビットカウンタから３ビットサイクル信
号を受信し、Ｂ入力ターミナルのところで、バス１１３
を通して、ピクセル選択ＲＯＭ１００から、４ビット出
力信号を受信し、バス１１６を通して、オフセット入力
ターミナルのところで、オフセット制御２ビット加算器
１０６から２ビットのオフセット信号を受信し、Ｉ入力
ターミナルのところで、バス４５を通して、メモリ制御
装置およびスプライト状態マシン４２から２ビットの整
数拡大倍率信号（ＭＡＧ＜５：４＞）を受信する。マル
チプレクサ駆動ＲＯＭ１０２は、図１１および図１２の
スプレッドシートのところですでに説明したように、Ｏ
出力から、１６ビットのＲＯＭ符号語を、バス１２０を
通して、ピクセル・マルチプレクサ１０８に送信する。

【００９１】ピクセル・マルチプレクサ１０８の（一点
鎖線の四角の枠内に示す）第一の部分は、２５０、２５
１、２５２、２５３、２５４、２５５、２５６、２５７
および２５８でそれぞれ示す、第一、第二、第三、第
四、第五、第六、第七、第八および第九のＮＯＲゲー
ト、インバータ２６０、およびＤタイプフリップ・フロ
ップ２６２からなっている。ＮＯＲゲート２５０は、個
々の入力のところのバス１２０上で受信した１６ビット
ＲＯＭ符号語のビット０、４、８および１２を受信し、
ＮＯＲゲート２５１は、個々の入力のところで、１６ビ
ットＲＯＭ符号語のビット１、５、９および１３を受信
し、ＮＯＲゲート２５２は、個々の入力のところで、１
６ビットＲＯＭ符号語のビット２、６、１０および１５
を受信し、ＮＯＲゲート２５３は、個々の入力のところ
で、１６ビットＲＯＭ符号語のビット３、７、１１およ
び１５を受信する。ＮＯＲゲート２５０、２５１、２５
２および２５３からの出力信号は、それぞれＮＯＲゲー
ト２５４、２５５、２５６および２５７の第二の入力タ
ーミナル（Ｂ）のところで受信される。ＮＯＲゲート２
５３の出力も、その出力がフリップ・フロップ２６２の
Ｄ入力ターミナルに接続しているインバータ２６０の入
力に、導体２６４を通して、接続している。導体１１０
上のクロック信号は、各ＮＯＲゲート２５４、２５５、
２５６および２５７の第一の入力ターミナル（Ａ）に送
られる。０、１、２および３で表示されている単一のビ
ットは、それぞれＮＯＲゲート２５４、２５５、２５６
および２５７から出力され、４ビットの書き込みタイミ
ング信号に合成され、バス２６８を通して、送信され
る。導体１１０を通るクロック信号は、フリップ・フロ
ップ２６２のＣＬＫターミナルおよび９番目のＮＯＲゲ
ート２５８のＢ入力に送られる。導体２２４を通る転送
／リセットは、フリップ・フロップ２６２のＲ入力ター
ミナルに送られ、フリップ・フロップ２６２のＮＱ出力
ターミナルからの出力信号は、ＮＯＲゲート２５８のＡ
入力ターミナルへ送られる。ＮＯＲゲート２５８は、導
体２６６を通って送られるラッチ出力信号を生成する。

【００９２】図１５は、本発明の図７のピクセル・バッ
ファ・データ・パイプおよび拡大回路１０８の（一点鎖
線の四角い枠内に示す）第二の部分の回路図である。ピ
クセル・バッファ・データ・パイプおよび拡大回路１０
８の第二の部分は、カッド・オクタル・ラッチ３００、
カッド・オクタル・マルチプレクサ３０４、それぞれ３
１０、３１１、３１２、３１３、３１４、３１５、３１
６および３１７で示す第一、第二、第三、第四、第五、
第六、第七および第八オクタル遅延装置、それぞれ３３
０−３４６で示す１７のインバータ、並びに４入力ＮＡ
ＮＤゲート３５０からなっている。カッド・オクタル・
ラッチ３００は、第一の入力のところで、バス３９を通
して、メモリ制御装置およびスプライト状態マシン４２
から（四つの８ビット・ピクセルに対する）３２ビット
の語を受信し、３２ビットの語を捕捉するために、入力
Ｂのところで、導体３０１上の語ラッチ信号を受信す
る。カッド・オクタル・ラッチ３００は、３２ビット語
の各ピクセル０、１、２および３に対する８ビットが、
バス３０２を通して、カッド・オクタル・マルチプレク
サ３０４のＡ、Ｂ、ＣおよびＤ入力に入力するように、
出力Ｏをのところで、捕捉した３２ビット語を出力す
る。

【００９３】１６ビット（ビット０−１５）マルチプレ
クサ駆動（ＭＵＸ ＤＲＩＶＥ）信号は、オクタル・マ
ルチプレクサ３０４の個々の入力（ＳＥＬ０−１５）の
ところで、バス１２０を通して、（図７および図１４に
示す）マルチプレクサ駆動ＲＯＭ１０２から受信され
る。１６ビットのＭＵＸ ＤＲＩＶＥ信号は、マルチプ
レクサ駆動ＲＯＭ１０２に提示された、入力パラメータ
の特別な組（拡大、オフセットおよびサイクル）に対す
る、図１１および図１２のスプレッドシート内に示すよ
うな１６ビットＲＯＭ符号を表す。カッド・オクタル・
マルチプレクサ３０４内においては、バス３０２を通し
て、入力ＣＡ、Ｂ、ＣおよびＤで受信した四つの８ビッ
トのピクセルは、バス１２０を通して、ＭＵＸ ＤＲＩ
ＶＥ信号内で受信したＲＯＭ符号に従って、正しい出力
０、１、２および３に転送される。カッド・オクタル・
マルチプレクサ３０４の出力０、１、２および３から出
力したピクセル信号は、それぞれオクタル遅延装置３１
０、３１１、３１２および３１３のＤ入力内にラッチさ
れる。

【００９４】バス２６８を通して、図１４のＮＯＲゲー
ト２５４、２５５、２５６および２５７によってそれぞ
れ送信された、４ビット書き込みタイミング信号のビッ
ト０、１、２および３は、各インバータ３３０および３
３２、インバータ３３３および３３５、インバータ３３
６および３３８、およびインバータ３３９および３４１
の入力で受信される。より詳細に説明すると、書き込み
タイミング信号のビット０は、インバータ３３０および
３３２の入力で受信される。インバータ３３０の出力
は、その出力が第一のオクタル遅延装置３１０のＣＬＫ
Ｂ入力へ接続しているインバータ３３１の入力に接続し
ている。インバータ３３２の出力は、第一のオクタル遅
延装置３１０のＣＬＫ入力へ接続している。書き込みタ
イミング信号のビット１は、インバータ３３３および３
３５の入力で受信される。インバータ３３３の出力は、
その出力が第二のオクタル遅延装置３１１のＣＬＫＢ入
力へ接続しているインバータ３３４の入力に接続してい
る。インバータ３３５の出力は、第二のオクタル遅延装
置３１１のＣＬＫ入力へ接続している。書き込みタイミ
ング信号のビット２は、インバータ３３６および３３８
の入力で受信される。

【００９５】インバータ３３３の出力は、その出力が第
三のオクタル遅延装置３１２のＣＬＫＢ入力へ接続して
いるインバータ３３７の入力に接続している。インバー
タ３３８の出力は、第三のオクタル遅延装置３１２のＣ
ＬＫ入力へ接続している。書き込みタイミング信号のビ
ット３は、インバータ３３９および３４１の入力で受信
される。インバータ３３９の出力は、その出力が第四の
オクタル遅延装置３１３のＣＬＫＢ入力へ接続している
インバータ３４０の入力に接続している。インバータ３
４１の出力は、第四のオクタル遅延装置３１３のＣＬＫ
入力へ接続している。オクタル遅延装置３１０−３１３
のＣＬＫ入力は、ＮＡＮＤゲート３５０の個々の入力に
接続していて、ＮＡＮＤゲート３５０の出力は、その出
力がインバータ３４６の入力に接続しているインバータ
３４５の入力に接続している。インバータ３４６の出力
は、オクタル遅延装置３０４のＣＬＫ入力へ接続してい
る。オクタル遅延装置３１０、３１１、３１２および３
１３からの出力は、それぞれ各バス３６０、３６１、３
６２および３６３を通して、オクタル遅延装置３１４、
３１５、３１６および３１７にそれぞれ接続している。
図１４のＮＯＲゲート２５８の出力で生成したラッチ信
号は、各インバータ３４２および３４４の入力で受信さ
れる。インバータ３４２の出力は、その出力が各オクタ
ル遅延装置３１４、３１５、３１６および３１７のＣＬ
ＫＢ入力へ接続しているインバータ３４３の入力に接続
している。インバータ３４４の出力は、各オクタル遅延
装置３１４、３１５、３１６および３１７のＣＬＫ入力
へ接続している。オクタル遅延装置３１４、３１５。３
１６および３１７のＱ出力は、語出力信号を供給するた
めに、バス５１に接続している。

【００９６】動作中、第一、第二、第三、および第四の
８ビット・ピクセルからなる３２ビット語は、それぞれ
バス３０２を通して、オクタル・マルチプレクサ３０４
の入力Ａ、Ｂ、ＣおよびＤで受信される。第一、第二、
第三、および第四の８ビット・ピクセルは、バス１２０
を通して、ＭＵＸ ＤＲＩＶＥ信号内で受信されたＲＯ
Ｍ符号に従って、オクタル・マルチプレクサ３０４の選
択された出力０、１、２および３に転送（多重化）さ
れ、バス２６８を通してタイミング信号を受信した際
に、それぞれオクタル遅延装置３１０、３１１、３１２
および３１３内にラッチされる。オクタル遅延装置３１
０、３１１、３１２および３１３内に一時的に記憶され
ているピクセルは、導体２６６上のラッチ信号を受信し
た際に、それぞれオクタル遅延装置３１４、３１５、３
１６および３１７内に再度ラッチされる。各オクタル遅
延装置３１４、３１５、３１６および３１７からの８ビ
ット・ピクセル語の出力は、３２ビットの出力語（語出
力）に合成され、バス５１を通して、（図７に示す）ピ
クセル・アセンブリ・バッファ５２に転送される。

【００９７】図１６は、本発明の図７および図１５に示
すピクセル・マルチプレクサ１０８内で使用されている
（一点鎖線の四角い枠内に示す）カッド・オクタル・マ
ルチプレクサ３０４のブロック図である。カッド・オク
タル・マルチプレクサ３０４は、それぞれ４００、４０
１、４０２および４０３で示す、第一、第二、第三およ
び第四のオクタル動的マルチプレクサからなっている。
４ピクセル語のピクセル０、１、２および３に対するデ
ータは、オクタル・マルチプレクサ３０４の入力Ａ、
Ｂ、ＣおよびＤのところで、それぞれバス３０２を通し
て、（図１５だけに示す）カッド・オクタル・ラッチ３
００から受信される。入力Ａ、Ｂ、ＣおよびＤは、それ
ぞれ第一、第二、第三および第四の各オクタル動的マル
チプレクサ４００、４０１、４０２および４０３のデー
タ０、データ１、データ２、およびデータ３入力に接続
している。バス１２０を通して、（図７および図１４に
示す）マルチプレクサ駆動ＲＯＭ１０２から受信した１
６ＲＯＭ符号の選択０（ＳＥＬ０）、ＳＥＬ４、ＳＥＬ
８、およびＳＥＬ１２は、バス部分４１０を通して、第
一のオクタル動的マルチプレクサ４００のＳＥＬ入力タ
ーミナルへ送られる。バス１２０を通して、マルチプレ
クサ駆動ＲＯＭ１０２から受信した１６ビットＲＯＭ符
号語の選択１（ＳＥＬ１）、ＳＥＬ５、ＳＥＬ９および
ＳＥＬ１３ビットは、バス部分４１１を通して、第二の
オクタル動的マルチプレクサ４０１のＳＥＬ入力ターミ
ナルへ送られる。

【００９８】バス１２０を通して、マルチプレクサ駆動
ＲＯＭ１０２から受信した１６ビットＲＯＭ符号の選択
２（ＳＥＬ２）、ＳＥＬ６、ＳＥＬ１０およびＳＥＬ１
４ビットは、バス部分４１２を通して、第三のオクタル
動的マルチプレクサ４０２のＳＥＬ入力ターミナルへ送
られる。バス１２０を通して、マルチプレクサ駆動ＲＯ
Ｍ１０２から受信した１６ビットＲＯＭ符号語の選択３
（ＳＥＬ３）、ＳＥＬ７、ＳＥＬ１１およびＳＥＬ１５
ビットは、バス部分４１３を通して、第四のオクタル動
的マルチプレクサ４０３のＳＥＬ入力ターミナルへ送ら
れる。第一、第二、第三および第四の各オクタル動的マ
ルチプレクサ４００、４０１、４０２および４０３も、
ＣＬＫ入力ターミナルにおいて外部生成クロック信号を
受信する。第一、第二、第三および第四の各オクタル動
的マルチプレクサ４００、４０１、４０２および４０３
の出力ターミナルは、それぞれ（図１５に示す）各オク
タル遅延装置３１０、３１１、３１２および３１３へ、
８ビットのピクセル、アウト０、アウト１、アウト２お
よびアウト３信号を送信する。

【００９９】動作中、第一、第二、第三および第四の各
オクタル動的マルチプレクサ４００、４０１、４０２お
よび４０３は、バス３０２を通して、入力Ａ、Ｂ、Ｃお
よびＤのところで、データ語の四つのピクセルに対する
データを受信し、バス１２０を通して、１６ビットのＲ
ＯＭ符号の四つの異なる指定のビットを受信する。１６
ビットＲＯＭは、図１１および図１２に示すスプレッド
シートからのものである。第一のオクタル動的マルチプ
レクサ４００は、バス３０２を通して受信した受信四ピ
クセルの１または０に対する８ビットのデータを、バス
１２０を通して受信したＲＯＭ符号の０、４、８、１２
ビットの内の一つに含まれている二進法の１に対応し
て、その出力（アウト）ターミナルに対して多重化す
る。第二のオクタル動的マルチプレクサ４０１は、バス
３０２を通して受信した受信四ピクセルの１または０に
対する８ビットのデータを、バス１２０を通して受信し
たＲＯＭ符号の１、５、９および１３ビットの内の一つ
に含まれている二進法の１に対応して、その出力（アウ
ト）ターミナルに対して多重化する。第三のオクタル動
的マルチプレクサ４０２は、バス３０２を通して受信し
た受信四ピクセルの１または０に対する８ビットのデー
タを、バス１２０を通して受信したＲＯＭ符号の２、
６、１０および１４ビットの内の一つに含まれている二
進法の１に対応して、その出力（アウト）ターミナルに
対して多重化する。第四のオクタル動的マルチプレクサ
４０２は、バス３０２を通して受信した受信四ピクセル
の１または０に対する８ビットのデータを、バス１２０
を通して受信したＲＯＭ符号の３、７、１１および１５
ビットの内の一つに含まれている二進法の１に対応し
て、その出力（アウト）ターミナルに対して多重化す
る。より詳細に説明すると、第一、第二、第三および第
四の各オクタル動的マルチプレクサ４００、４０１、４
０２および４０３は、図１１および図１２に示すスプレ
ッドシートに関してすでに説明したようにＲＯＭ符号を
使用して、図８、図９および図１０のところですでに説
明したよう、各サイクルの間に、外から入ってくるピク
セル０、１、２および３を外へ出て行くピクセル０、
１、２および３へ転送（多重化）する働きをする。

【０１００】今まで説明したきた本発明の特定の実施例
は、本発明に一般原理の単に例示としてのものであるこ
とを理解されたい。当業者なら、記載した原理を使用し
て種々の修正を行うことができるだろう。例えば、上記
の説明では、本発明は加入者ケーブル・ボックス装置１
０を使用しているが、本発明は、例えば、テレビジョン
信号が送信される前に、制作編集局で使用することがで
きることを理解されたい。すなわち、本発明は、テレビ
ジョンの制作の際に、後でテレビジョン信号を遠隔の加
入者の場所で操作するのではなく、テレビジョン信号が
送信される前に、最初の作品を制作するために使用する
ことができる。このようなことができるのは、画像の品
質および解像度が、制作中またはその後で加入者のとこ
ろで編集を行う行わないにかかわらず、変化しないから
である。それ故、作品が加入者の飛び越し走査のテレビ
ジョン受像機上に写し出される前に、任意の場所で編集
を行った場合に、編集後のテレビジョン作品の品質また
は解像度が編集前より劣化した場合でも問題ではない。

【図面の簡単な説明】

【図１】本発明の加入者ケーブル・ボックス装置のブロ
ック図である。

【図２】本発明の図１に示す加入者ケーブル・ボックス
装置内のビデオ処理回路の第一の部分のブロック図であ
る。

【図３】本発明の図１に示す加入者ケーブル・ボックス
装置内のビデオ処理回路の第二の部分のブロック図であ
る。

【図４】図２に示すビデオ処理回路の第一の部分の例示
としてのピクセル・アセンブリ・バッファ形成部分のブ
ロック図である。

【図５】図３に示すビデオ処理回路の第二の部分の例示
としてのマルチプレクサ／フェーダ形成部分のブロック
図である。

【図６】図３に示すビデオ処理回路の第二の部分のコン
ボルバ形成部分の例示としての配置のブロック図であ
る。

【図７】本発明の図２に示すビデオ処理回路の第一の部
分のピクセル・バッファ・データ・パイプおよび拡大化
回路形成部分のブロック図である。

【図８】本発明の拡大倍率１の図７に示すピクセル・マ
ルチプレクサ内での第一の語／時間０サイクルおよび第
二の語／時間１サイクル中の３２ビット入力バッファお
よび３２ビット出力バッファ間でのピクセルの転送を示
す。

【図９】本発明の拡大倍率１／２の図７に示すピクセル
・マルチプレクサ内での第一の語／時間０サイクルおよ
び第二の語／時間１サイクル中の３２ビット入力バッフ
ァおよび３２ビット出力バッファ間でのピクセルの転送
を示す。

【図１０】本発明の拡大倍率２1/2の図７に示すピクセ
ル・マルチプレクサ内での第一の語／時間０サイクルお
よび第二の語／時間１サイクル中の３２ビット入力バッ
ファおよび３２ビット出力バッファ間でのピクセルの転
送を示す。

【図１１】本発明の図７に示すマルチプレクサ駆動ＲＯ
Ｍの動作を示す多重ページ・スプレッドシートの最初の
ページを示す。

【図１２】本発明の図７に示すマルチプレクサ駆動ＲＯ
Ｍの動作を示す多重ページ・スプレッドシートの中央の
ページを示す。

【図１３】本発明の垂直方向の処理拡大係数用の垂直ロ
ジック回路のブロック図である。

【図１４】本発明の図７に示すピクセル・バッファ・デ
ータ・パイプおよび拡大回路の第一の部分の回路図であ
る。

【図１５】本発明の図７に示すピクセル・バッファ・デ
ータ・パイプおよび拡大回路の第二の部分の回路図であ
る。

【図１６】本発明の図７に示すピクセル・バッファ・デ
ータ・パイプおよび拡大回路内に含まれるピクセル・マ
ルチプレクサ内で使用されるカッド・オクタル・マルチ
プレクサのブロック図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチャード エス，アマノ アメリカ合衆国．85260 アリゾナ，スコ ッツデイル，イースト ウッド ドライヴ 9409

Claims (1)

【特許請求の範囲】
1. 【請求項１】 グラフィック映像をテレビジョン受像機
   上に表示する前に、グラフィックの拡大倍率を修正する
   装置であって、 １より小さい垂直拡大係数を受信した場合に、グラフィ
   ックの予め定めた水平走査線が送信されるのを選択的に
   防止し、１より大きい垂直拡大係数を受信した場合にグ
   ラフィックの予め定めた水平走査線の送信を選択的に繰
   り返して行うためのグラフィック・ライン・アドレス出
   力信号を生成することによって、垂直方向の第一の独立
   した予め定めた拡大係数による、グラフィックの拡大倍
   率を修正するための第一の拡大倍率修正手段と、該第一
   の拡大倍率修正手段のグラフィック・ライン・アドレス
   出力信号によって送信のために指示されたグラフィック
   の水平走査線の送信に応答し、第二の独した予め定めた
   水平拡大係数による水平方向のグラフィックの拡大倍率
   を修正している第二の拡大係数修正手段であって、１以
   下の水平拡大係数に対し該装置の出力信号各々における
   送信のためＸピクセルからなる送信グループに多重化さ
   れるＸピクセルからなる受信グループ各々のＮの所定の
   ピクセルを選択し、そして該装置の出力信号各々におけ
   る送信のため１より大きい水平整数拡大係数に対応する
   予め定めた整数だけＸピクセルからなる受信グループ各
   々内のピクセルをくり返している第二の拡大係数修正手
   段とからなる装置。