KR19980016383A

KR19980016383A - 비디오 확대 장치

Info

Publication number: KR19980016383A
Application number: KR1019960035944A
Authority: KR
Inventors: 에스. 버틀러 도날드; 에스. 아마노 리차드
Original assignee: 로버트 에이. 스콧; 제너럴 인스트루먼트 코오포레이숀 오브 델라웨어
Priority date: 1995-08-31
Filing date: 1996-08-28
Publication date: 1998-05-25
Also published as: NO963577L; JP3484298B2; CA2179783C; EP0762325A3; JP2001169181A; EP0762325B1; US5838296A; NO963577D0; JPH09149334A; MX9603749A; DE69630345D1; EP0762325A2; HK1014068A1; KR100249403B1; DE69630345T2; CA2179783A1

Abstract

본 발명의 비디오 확대 장치는 그래픽 메모리로부터 텔레비젼 스크린으로 비디오 그래픽 데이터 신호를 전송하는 동안 수평 및 수직 방향으로 비디오 그래픽 이미지를 변경(축소 또는 확대)한다. 제 1 확대 변경 수단은 1보다 작은 수직 확대 인자의 수신시 그래픽의 미리 결정된 소정의 수평 라인의 전송을 선택적으로 금함으로써 수직 확대 인자만큼 그래픽의 확대를 변경한다. 또한, 상기 제 1 확대 변경 수단은 1보다 큰 수직 확대 인자의 수신시 그래픽의 미리 결정된 소정의 수평 라인의 전송이 선택적으로 반복되게 한다. 제 2 확대 변경 수단은 상기 제 1 확대 변경 수단의 출력 신호에 위한 전송을 위해 지시되는 그래픽의 수평라인의 전송에 응답하여 수평 확대 인자에 의해 수평방향으로 그래픽의 확대를 변경한다. 상기 제 2 확대 변경 수단은 1보다 작거나 같은 확대 인자에 대해 각 출력 신호에서의 전송을 위해 전송되는 X 픽셀 그룹으로 멀티플렉싱되는 각 수신된 X 픽셀중 미리 결정된 소정의 N 픽셀을 선택한다. 또한, 상기 제 2확대 변경 수단은 상기 장치의 각 출력 신호에서의 전송을 위해 1보다 큰 확대 인자에 대응하는 회수만큼 각 수신된 X 픽셀 그룹의 픽셀을 반복한다.

Description

비디오 확대 장치

본 발명은 본 발명의 양수인에게 양도되었으며 발명자가 동일하며 함께 계류중인 2차원 비디오 컨발빙을 행하는 방법 및 장치라는 명칭의 미국 특허 출원 제 08/523,395(GID872)호, 믹싱된 YUV 및 컬러 파렛트화된 비디오 신호를 처리하는 장치라는 명칭의 미국 특허 출원 제 08/523,396 호 및 TV 수신기용 비디오 그래픽 처리와 관련하여 메모리 제어 케이블을 사용하는 장치라는 명칭의 미국 특허 출원 제 08/523,394(GID908) 호와 관련된다.

본 발명은 그래픽 메모리로부터 텔레비전 스크린으로 비디오 그래픽 데이타 신호를 전송하는 동안 비디오 그래픽을 축소하거나 확대하는 비디오 확대장치에 관한 것이다.

개인용 컴퓨터와 같이 일부 상업적으로 유용한 컴퓨터는 합성 비디오 신호(예컨대,전국 텔레비전 표준위원회 신호:National Television Standard Committee signal)와 통상적으로 적색, 녹색, 청색(RGB)외 같은 컴퓨터에서 발생된 비디오 그래픽 스플레이 신호를 융합시키는 회로를 제공한다. 특히, 근래 비디오 그래픽 장치는 배경, 문자, 기호 및 다른 회화적 표현을 할 수 있으며 작동자가 선택한 크기, 모양 및 컬러로 배치할 수 있는 능력을 가지고 있다.

1988년 4월 12일에 등록된 미국 특허 제 4,737,772 호(Nishi et al.)는 비디오 디스플레이 프로세서(VDP), 중앙처리장치(CPU), 메모리 및 비디오 랜덤 액세스 메모리(VRAM)를 포함하는 비디오 디스플레이 제어기를 개시하고 있다. 메모리는 CPU에 의해 실행되는 프로그램과 다양한 종류의 이미지 데이타를 기억한다. VRAM은 VDP에 의해 변경되어 음극선관(CRT) 표시장치의 스크린상에 디스플레이하기 위해 외부로 전송되는 이미지 데이타를 기억한다. VDP에서, 타이밍 신호 발생기는 이미지 데이타 처리회로(IDPC)에서 처리하는 데이타를 동기화시키어 CRT 표시장치의 스크린상에 처리된 데이타를 정확하게 디스플레이하기 위해 수평 및 수직 카운터 및 CRT 표시장치에 의해 사용되며 디스플레이될 화상의 화소를 정확하게 주사하는 타이밍 신호를 발생한다. 비디오 디지타이저(digitizer)는 외부에서 공급된 아날로그 비디오 신호를 샘플링하고 상기 아날로그 비디오 신호의 신호 레벨 또는 진폭을 2 또는 4비트로 구성된 디지탈 데이타로 변환한다. 비디오 디지타이저에 의해 디지탈 된 진폭 출력 데이타는 정지 이미지를 표현하며 IDPC로 공급된다. IDPC는 비디오 디지타이저 출력 데이타 및 CPU로부터 공급된 컬러 코드를 인터페이스 회로를 통하여 VRAM에 선택적으로 기억한다. CPU로부터의 각 컬러 코드는 스크린상의 정지 이미지를 구성하는 각각의 화소(즉, 픽셀)의 컬러를 나타낸다. 동작시, CPU로부터의 디스플레이 명령에 응답하여 IDPC는 CRT 표시장치상의 주사위치와 동기하여 VRAM으로부터 도트 데이타를 순차적으로 판독하고 상기 도트 데이터를 컬러 파렛트 회로로 출력한다. 이와 동시에, IDPC는 VRAM으로부터의 애니메이션 이미지를 디스플레이하는데 필요한 데이타를 계산하여 판독하고 컬러 코드를 컬러 파렛트 회로에 공급한다. 애니메이션 이미지 및 정지 이미지가 CRT 표시장치의 스크린상의 동일한 디스플레이 위치에 위치하면 애니메이션 이미지는 완벽하게 디스플레이된다. 컬러 파렛트 회로는 각 컬러 코드를 각각 3비트로 된 적색, 녹색 및 청색에 대한 3개의 컬러 데이타로 변환한다. 디지탈 /아날로그 변환기(DAC)는 컬러 파렛트 회로로부터의 컬러 데이타를 CRT 표시장치에 제공되는 R,G 및 B 신호로 변환한다.

1994년 10월 11일에 등록된 미국 특허 제 5,355,175 호(Okada et al.)는 하나의 이미지 평면에서 복수의 믹싱비로 그래픽 비디오 이미지와 재생 비디오 이미지를 믹싱하는 비디오 믹싱 장치를 개시하고 있다. 재생 비디오 신호의 적어도 한 라인과 그래픽 비디오 신호와의 믹싱비를 나타내는 페이드 데이타는 미리 결정된 소정의 순서에 따라 순차적으로 발생한다. 페이드 데이타는 홀딩 수단에서 유지되고 수평 동기신호와 동기하여 홀딩 수단으로부터 출력된다. 재생 비디오 신호 및 그래픽 비디오 신호의 레벨은 홀딩 수단으로부터 출력된 페이드 데이타에 따라 개별적으로 조절되며 상기 조절된 신호는 서로 합쳐진다. 재생 비디오 신호와 그래픽 비디오 신호는 하나의 이미지 평면상에서 매라인마다 설정된 믹싱비로 믹신되어 상기 장치로부터의 비디오 출력 신호를 생성한다.

1983년 12월 13일에 등록된 미국 특허 제 4,420,770 호(Rahman)는 조작자가 선택한 비디오 속성을 갖는 사각형의 비디오 패턴을 발생시키는 비디오 배경 발생 시스템을 개시하고 있다. 상기 시스템은 수평 비트 메모리 및 수직 비트 메모리를 포함하는데, 각 메모리는 16개의 배경 엔티티에 대한 정보를 기억하는 16엔티티 메모리이다. 각 배경 엔티티용 메모리는 스크린상의 엔티티에 대한 배경 영역의 대향코너를 정의한다. 도2에 도시된 바와같이, 제1엔티티는 제1사각형 영역을 정의하고 높은 우선순위의 제2엔티티는 부분적으로 겹쳐진 제2사각형 영역을 정의한다. 속성 조사 테이블은 엔티티에 대한 컬러 비디오 출력(적색, 녹색, 청색)에 관계된 각 엔티티에 대한 정보를 기억한다. 생성되고 있는 화상의 라인을 주사하는 동안, 제1엔티티는 자신의 정의된 영역에서 생성되고, 제2엔티티도 자신의 정의된 영역에서 생성된다. 그러나, 제2엔티티는 높은 우선순위를 가지므로 두 엔티티의 겹쳐진 영역은 기억된 제2엔티티의 속성에 의해 표현된다.

1988년 6월 28일에 등록된 미국 특허 제 4,754,270 호(Murauchi)는 CRT 표시장치와 같은 래스터 주사 타입의 표시장치의 스크린상에 디스플레이된 화상의 크기를 확대시키거나 축소시킬 수 있는 디지털형 디스플레이 장치를 개시하고 있다. 상기 장치는 어드레스가능한 메모리 수단, 입력 데이타 수단 및 가변 어드레스 데이타 발생 수단을 포함한다. 어드레스가능한 메모리 수단은 디스플레이 이미지를 생성하기 위해 표시장치의 래스터 주사와의 미리 결정된 소정의 타이밍 관계로 독출되는 디스플레이 데이타를 기억한다. 입력 데이타 수단은 이미지 크기를 결정하는 수치 데이타를 공급한다. 가변 어드레스 데이타 발생 수단은 디스플레이 데이타를 출력하기 위해 메모리 수단에 기억된 디스플레이 데이타 어드레스와 상관되는 어드레스 데이타를 발생시키는 가변 어드레싱 증분을 포함한다. 특히, 가변 어드레스 데이타 발생 수단은 입력 데이타 수단에 의해 공급된 수치 데이타와 디스플레이의 주사와 관련된 타이밍 신호에 응답하여 어드레스 증분을 디지털식으로 계산하는 산술 계산수단을 포함한다. 가변 어드레스 데이타 발생 수단은 산술 계산 수단에 응답하여 이미지 크기를 결정하는 수치값에 따라 메모리 수단을 어드레싱하기 위해 어드레스를 증가시킨다. 특히, 원래의 크기의 화상을 디스플레이할 때에, 메모리 수단의 수평 어드레스는 매 200 나노초마다 1만큼 증가한다. 즉, 디스플레이의 수평방향의 도트 크기는 원래 크기를 디스플레이하기 위해 200나노초의 디스플레이 시간을 갖는다. 수평방향의 크기는 메모리 수단에 제공되는 가수 데이타를 적절히 선택하여 수평방향으로의 한 도트의 디스플레이 시간을 변화시킴으로써 확대되거나 축소될 수 있다. 가수 데이타의 적절한 설정에 의해 디스플레이 스크린상의 문자 및 관련 이미지의 크기는 정상적인 크기에 비해 확대되거나 축소될 수 있다.

현재, 완전히 새로운 종류의 서비스가 케이블 텔레비전 네트워크를 통하여 가정에 전달될 수 있도록 할 수 있는 대화형 비디오 그래픽에 대한 필요성이 부상되고 있다. 이러한 새로운 서비스는 향상된 서비스를 제공하면서 종래의 많은 텔레비전 프로그램에 대한 시청 경험을 증대시키게 된다. 그러나, NTSC 및 위상 교호 라인(PAL) 텔레비전 수상기는 컴퓨터 모니터와는 달리 매우 낮은 비디오 대역폭을 가지며, 점진적인 주사가 아닌 비월주사식 디스플레이를 사용한다. 이러한 제한사항은 인공물 없는 고해상도의 합성 비디오 신호의 발생을 매우 제한하게 된다. 통상적으로, 비디오 게임기와 같은 소비재는 저해상도의 비비월주사식(non-interlaced)비디오 신호를 발생시킴으로써 이러한 문제점들을 피한다. 이러한 방법은 저화질의 이미지가 농담이 고르지않게 되는(blocky) 현상이 나타나며 컬러 선택에서도 제한되며 만화같은 현상을 띄는 이미지가 되게 한다. 방송용 화질에 근접하는 합성 비디오 신호의 생성은 발생된 합성 신호가 장면을 주사하는 비디오 카메라의 신호를 에뮬레이팅하고 상기 비디오 카메라 신호를 위한 아날로그 신호 처리를 필요로 한다. 따라서, 그래픽 메모리로부터 텔레비전 수상기의 스크린으로의 전송동안 비디오 그래픽 데이타를 축소 또는 확대시킬 수 있는 능력을 갖는 표준 NTSC 또는 PAL 표준 비월주사 텔레비전 수상기상에서 시청하기 위한 라이브 텔레비전 프러그래밍에 더하여 양질의 합성 비디오 그래픽이 오버레이될 수 있게 하는 비교적 값싼 장치를 제공하는 것이 바람직하다.

본 발명이 그래픽 메모리로부터 텔레비전 스크린으로 비디오 그래픽 데이타 신호를 전송하는 동안 비디오 그래픽을 축소하거나 확대하는 비디오 확대장치를 제공하는 것이다.

도1은 발명에 따른 가입자 케이블 박스의 블록도, 도2는 본 발명에 따른 도1의 가입자 케이블 박스에 설치된 비디오 처리회로의 제1부의 블록도, 도3은 본 발명에 따라 도1의 가입자 케이블 박스에 설치된 비디오 처리 회로의 제2부의 블록도, 도4는 도2에 도시된 비디오 처리 회로의 제1부의 일부를 형성하는 예시적인 픽셀 어셈블리 버퍼의 블록도, 도5는 도3에 도시된 비디오 처리 회로의 제2부의 일부를 형성하는 예시적인 멀티플렉서/페이더(multiplexer/fader)의 블록도, 도6은 도3에 도시된 비디오 처리 회로의 제3부의 일부를 형성하는 컨발버 장치의 블록도, 도7은 본 발명에 따라 도2에 도시된 비디오 처리 회로의 제1부의 일무를 형성하는 픽셀 버퍼 데이타 파이프 ８ 확대 회로의 블록도, 도8은 본 발명에 따라 1확대를 위해 도7에 도시한 픽셀 멀티플렉서내에서 제1워드/타임 0 사이클 및 제2워드/타임 1 사이클동안 32비트 입력 버퍼와 32비트 출력 버퍼간의 픽셀전송을 나타내는 도면, 도9는 본 발명에 따라 1확대를 위해 도7에 도시한 픽셀 멀티플렉서내에서 제1워드/타임 0 사이클 및 제2워드/타임 1 사이클동안 32비트 입력 버퍼와 32비트 출력 버퍼간의 픽셀전송을 나타내는 도면, 도10은 본 발명에 따라 2배 확대를 위해 도7에 도시된 픽셀 멀티플렉서내에서 제1워드/타임 0 사이클 및 제2워드/타임 1 사이클동안 32비트 입력 버퍼와 32비트 출력 버퍼간의 픽셀전송을 나타내는 도면, 도11은 본 발명에 따라 도7에 도시된 멀티플렉서 드라이브 ROM의 동작을 설명하는 멀티페이지 스프레드시이트의 제1페이지를 나타내는 도면, 도12는 본 발명에 따라 도7에 도시된 멀티플렉서 드라이브 ROM의 동작을 설명하는 멀티페이지 스프레드시이트의 중간 페이지를 나타내는 도면, 도13은 본 발명에 따라 수직방향의 확대 인자를 처리하는 수직 로직회로의 블록도, 도14는 본 발명에 따라 도7에 도시된 픽셀 버퍼 데이타 파이프 및 확대 회로의 제1부에 대한 회로도, 도15는 본 발명에 따라 도7에 도시된 픽셀 버퍼 데이타 파이프 및 확대 회로의 제2부에 대한 회로도, 도16은 본 발명에 따라 도7에 도시된 픽셀 버퍼 데이터 파이프 및 확대 회로에 포함된 픽셀 멀티플렉서내에서 사용되는 쿼드 옥탈 멀티플렉서(Quad octal multiplexer)의 블록도.

[도면의 주요부분에 대한 부호의 설명]

10 : 가입자 케이블 박스 유닛

38 : 그래픽 메모리

42 : 메모리 제어기 및 스프라이트 상태 머신

46 : 데이타 처리회로

50 : 데이타 파이프

52 : 픽셀 어셈블리 버퍼

64 : 멀티플렉서 페이더

90 : 스프라이트 리스트 테이블

92 : 스프라이트 데이타 테이블

96 : 스팬 리스트 테이블

97 : 픽셀 버퍼 어드레스 발생기

98 : 픽셀 버퍼 데이타 파이프 및 확대 회로

본 발명의 한 측면에서, 본 발명은 텔레비전 수상기상에 그래픽을 디스플레이하기전에 그래픽의 확대를 변경하며 제1 및 제2 확대 변경 수단을 포함하는 장치를 제공한다. 상기 제1 확대 변경 수단은 그래픽 라인 어드레스 출력 신호를 발생시킴으로써 수직방향으로의 제1의 독립된 소정의 확대 인자만큼 그래픽의 확대를 변경한다. 그래픽 라인 어드레스 출력 신호는 1(unity)보다 작은 수직 확대 인자의 수신시 그래픽의 소정의 수평 라인의 전송을 선택적으로 금지하는데 사용된다. 또한, 그래픽 라인 어드레스 출력 신호는 1보다 큰 수직 확대 인자의 수신시 그래픽의 소정의 수평라인의 전송을 선택적으로 반복하게 하는데 사용된다. 제2 확대 변경 수단은 제2의 독립된 소정의 수평 확대 인자에 의해 수평방향으로 그래픽의 확대를 변경하기 위해 상기 제1 확대 변경 수단의 그래픽 라인 어드레스 출력 신호에 의해 전송되도록 지시되는 그래픽의 수평 라인의 전송에 응답한다. 또한, 상기 장치의 각 출력 신호의 전송을 위해 제2 확대 변경 수단은 1과 동일하거나 1보다 작은 수평 확대 인자에 대한 상기 장치의 각 출력 신호의 전송을 위해 전송 X 픽셀 그룹으로 멀티플렉싱되는 각 수신된 그룹의 X 픽셀중 소정의 N 픽셀을 선택한다. 또한, 제2 확대 변경 수단은 1보다 큰 수신된 수평 정수 확대 인자에 대응하는 소정의 정수양 만큼 각 수신된 그룹의 X픽셀의 픽셀을 반복하게 한다.

또다른 측면에서, 본 발명은 수직 확대 변경 수단을 포함하며 텔레비전 수상기상에 그래픽을 디스플레이하기 전에 그래픽의 확대를 변경시키는 장치를 제공한다. 수직 확대 변경 수단은 확대 반전수단과 승산수단을 포함한다. 확대 반전수단은 수신된 수직 확대 인자의 값을 반전시키어 반전된 확대 인자를 나타내는 출력 신호를 발생시킨다. 승산 수단은 확대 반전수단으로부터의 출력신호와 현재 액세스되고 있는 그래픽의 라인번호를 나타내는 출력신호에 응답하여 상기 수평라인의 번호와 반전된 확대 인자를 곱하여 액세스될 그래픽의 수평라인 번호를 나타내는 출력 신호를 발생한다.

또다른 측면에서, 본 발명은 픽셀 선택 판독전용 메모리(ROM), 멀티플렉서 드라이브 ROM 및 픽셀 멀티플렉싱 수단을 포함하는 수평 확대 변경 수단을 포함하며 텔레비전 수상기상에 그래픽 이미지를 디스플레이하기 전에 그래픽의 확대를 변경하는 장치를 제공한다. 픽셀 선택 ROM은 수신된 수평 분수 확대값에 응답하여 유입그룹의 다수의 X픽셀중 상기 장치의 출력번호를 발생시키는데 사용되는 픽셀들을 나타내는 수평 분수 확대 출력 신호를 발생한다. 멀티플렉서 드라이브 ROM은 수평 분수 확대 출력 신호 및 수신된 수평 정수 확대값을 응답하는 순차적인 멀티플렉싱 사이클동안 독립적으로 코딩된 출력 신호를 발생시킨다. 멀티플렉서 드라이브 ROM 코딩된 출력 신호는 유입 그룹의 다수의 Y픽셀중 어떤 수신된 픽셀이 유출 그룹의 다수의 Y픽셀중 어떤 출력 픽셀로 멀티 플렉싱될 것인가를 나타낸다. 픽셀 멀티플렉싱 수단은 멀티플렉서 드라이브 ROM으로부터의 코딩된 출력신호 및 유입그룹의다수의 Y픽셀의 수신에 응답하여 장치의 출력 신호를 형성하기 위해 유입 그룹의 Y픽셀중의 소정의 픽셀을 각 소정의 사이클동안 유출그룹의 다수의 Y픽셀중의 소정의 픽셀로 멀티플렉싱한다.

본 발명은 첨부된 도면과 함께 상세한 설명으로부터 더욱 쉽게 이해될 것이다.

각 도면에서 동일한 기능을 수행하는 대응 구성요소는 동일한 도면부호를 갖는다. 제1도를 참조하면, 대화형 비디오 처리를 제공하며 가입자의 집에 설치될 수 있는 본 발명에 따른 가입자 케이블 박스 유닛(10)의 블록도가 도시되어 있다. 가입자 케이블 박스 유닛(10)은 제1 모듈(MODULE 1)(12)(제1 점선 사각형내에 도시함) 및 제2 모듈(MODULE 2)(14)(제2 점선 사각형내에 도시함)을 포함한다. 제1 모듈(12)은 각각 공지된 라디오 주파수(RF)-기저대역 변환기(20) 및 변환기 제어 시스템(22)을 포함하는 종래의 구조이다. RF-기저대역 변환기(20)는 원격 케이블 회사의 본사(도시생략)로부터 케이블(27)을 타고 전파하는 NTSC 또는 PAL표준 포맷의 멀티플렉싱된 RF텔레비전 채널 신호를 수신하여 상기 멀티플렉싱된 RF 텔레비전 채널 신호를 멀티플렉싱된 채널 주파수로부터 기저대역 주파수로 선택적으로 변환한다. RF-기저대역 변환기(20)는 상기 변환처리로 인한 결과 기저대역 합성 비디오 출력 신호를 버스(24)를 통하여 제2 모듈(14)로 전송한다. 변환기 제어 시스템(22)은 공지된 바와같이 통상적으로 적외선 원격 제어장치 또는 케이블 박스상의 키패드에 의한 사용자(가입자)의 조작에 의해 제어된다. 변환기 제어 시스템(22)은 원격 케이블 회사 본사로 또는 상기 본사로부터 케이블(27)을 통하여 허가 및 액세스 제어 신호를 수신 및/또는 전송하고, 기저대역 비디오 스크램블링 또는 디스크램블링을 가동시키며, 온 스크린 디스플레이(OSD:On Screen Display) 메시지를 생성하는 역할을 한다. 변환기 제어 시스템(22)은 리드선(31, 33)을 통하여 제2 모듈(14)로 요망되는 채널 프로그래밍과 다양한 제어 및 복호된 데이타 신호(즉, 제어 및 업스트림 데이타 출력 신호, 적외선 수신 및 전송 신호 및 복호된 T1 4상위상 시프트 키잉 데이타 신호)를 선택하기 위해 버스(29)를 통하여 RF-기저대역 변환기(20)로 제어신호를 출력한다.

제2 모듈(14)은 직렬 인터페이스 프로세서(SIP)(30), 입력/출력(I/O)장치(32), 판독전용 메모리(ROM)(34), 랜덤 액세스 메모리(RAM)(35), 중앙처리장치(CPU)(36), 그래픽 메모리(38) 및 비디오 및 메모리 제어(VIDEO MEM. CONT.) 직접회로(40)(점선 사각형내에 도시함)를 포함한다. SIP(30), I/O장치(32), ROM(34), RAM(35), CPU(36) 및 비디오 및 메모리 제어기 집적회로(40)의 메모리 제어기 및 스프라이트 상태 머신(Memory Controller and Sprite State Machine)(MACH)(42)이 데이타 버스(48)에 의해 상호접속되어 있다. CPU(36)는 어떠한 적절한 처리장치도 포함할 수 있으며, 본 발명에 따르면 비교적 싼 386형 CPU이다. ROM(34)은 초기화 및 CPU(36)프로그래밍용 EPROM과 같은 어떠한 적절한 메모리도 포함할 수 있다. ROM(35)은 예컨대 CPU(36)용 스크래치패드 메모리로서 사용되는 512K×16비트 RAM 구조를 제공하기 위해 직렬로 접속된 2개의 256킬로바이트×16비트 DRAM과 같은 어떠한 적절한 메모리도 포함할 수 있다. 그래픽 메모리(38)는 예컨대, 32비트 와이드 RAM 영역 또는 바람직하게는 32비트 와이드 버스와 함께 사용하기 위해 병렬로 배치된 2개의 256K×16비트 DRAM와 같은 어떠한 적절한 메모리도 포함할 수 있다. 그래픽 메모리(38)는 그래픽 및 비디오 화상에 관한 스프라이트 데이타를 기억하는데 사용된다. 32비트 와이드 버스(39)를 사용함으로써 메모리 제어기 및 스프라이트 상태 머신(42)과 비디오 및 메모리 제어기(40)의 일부를 형성하는 블록 메모리 무버(block memory mover)(도시생략)에 대한 고속-페이지 모드 메모리 어드레싱의 사용을 가능하게 한다. 이러한 중요한 블록 모드 메모리 어드레싱의 사용에 의해 대략 52나노초의 평균 데이타 전송률을 얻을 수 있으며, 상기 전송률은 대략 초당 대략 77백만 바이트 데이타를 처리하는 것에 해당한다.

SIP(30)는 제1 모듈(12)과 제2 모듈(14)간의 데이타 통신을 처리하는 역할을 한다. 특히, SIP(30)는 제2 모듈과 제1 모듈(12)의 변환기 제어 시스템(22)간의 모든 데이타 전송 신호를 처리한다. 상기 데이타 전송 신호는 예컨대 통신 전송의 대부분과 관련되는 1.5 Mbit/s의 T1형 데이타 스트림과 같은 포맷과 변환기 제어 시스템(22)의 적외선 수신기(도시생략)로부터의 그대로의(raw)데이타를 가질 수 있다. SIP(30)는 앞으로의 확장을 위해 전이중 동기 직렬 포트(도시생략)을 포함할 수도 있다. 이러한 데이타 전송 신호 포맷을 제2 모듈(14)에서 요망하는 액션을 가동시키기 위해 제1 모듈(12)상의 변환기 제어 시스템(22)과 제2 모듈(14)의 CPU(36)간에 통신하는데 사용된다.

비디오 및 메모리 제어 집적 회로(40)는 메모리 제어기 및 스프라이트 상태 머신(42), 합성-YUV회로(44) 및 비디오 처리(PROC.)회로(46)를 포함한다. 메모리 제어기 및 스프라이트 상태 머신(42)은 데이타 버스(39)에 의해 그래픽 메모리(38)에 접속되고 데이터 버스(45)에 의해 비디오 처리회로(46)에 접속된다. 합성-YUV회로(44)는 버스(24)로부터 기저대역 합성 비디오 신호를 수신하고 버스(43)상으로 결과 YUN 비디오 신호를 메모리 제어기 및 스프라이트 상태 머신(42)에 출력한다.

비디오 처리 회로(46)는 데이타 버스(45)상으로 메모리 제어기 스프라이트 상태 머신(44)으로부터 비디오 신호를 수신하고, 버스(47)상으로 NTSC 또는 PAL표준 비디오 신호를 원격 텔레비전 수상기(도시생략) 또는 추가 처리회로(도시생략)로 출력한다. 본 발명은 비디오 및 메모리 제어 집적회로(40)와 그래픽 메모리(38) 분야에 있다는 것을 이해할 수 있을 것이다. 제1 모듈(12) 및 제2 모듈(14)의 구성요소들은 본 발명의 대화형 가입자 케이블 박스유닛(10)에 설치되는 방법을 보다 잘 이해할 수 있도록 하기 위해 설명하였다.

도2 및 도3을 참조하면, 본 발명에 따라 도1의 가입자 케이블 박스 유닛(10)의 제2 모듈(14)에 설치된 비디오 처리 회로(46)(제1 점선 사각형내에 도시됨)의 제1부 및 제2부 각각의 블록도가 도시되어 있다. 도2에 도시한 바와같이, 도1의 제2 모듈(14)의 구성요소를 형성하는 그래픽 메모리(38)는 도1의 제2 모듈(14)의 비디오 및 메모리 제어기(40)(제2 점선 사각형내에 도시됨)의 일부분인 메모리 제어기 및 스프라이트 상태 머신(42)에 데이타 버스(39)를 통하여 접속된다.

메모리 제어기 및 스프라이트 상태 머신(42)은 스프라이트 정보를 버스(39)를 통하여 그래픽 메모리(38)에 기록하기 위해 버스(48)를 통하여 중앙처리장치(CPU)(36)에 접속되어 도체(56)를 통하여 도1의 합성-Y, U, V 회로(44)로부터의 필드1:0 신호를 수신한다. 비디오 처리회로(46)는 데이타 파이프(50)(점선 사각형내에 도시됨) 및 픽셀 어셈블리 버퍼(52)를 추가로 포함한다.

그래픽 메모리(38)는 스프라이트 리스트 테이블(90), 스프라이트 데이타 테이블(92), 라인 제어 테이블(94) 및 스팬 리스트 테이블(96)을 포함하는 복수 데이블로 구성된다. 이들 테이블은 본 출원과 동일자로 출원되어 함께 계류중인 미굴 특허 출원 제 08/523,394 호에 상세히 개시되어 있다. 특히, 스프라이트 리스트 테이블(90)은 하나 또는 다수의 N스프라이트(스프라이트 #1, #2, 및 #N에 대한 엔트리만이 리스트되어 있다) 각각에 대해 별도의 메모리 섹션을 포함한다. 스프라이트 #1 엔트리에 대해 도시된 바와같이, 메모리 섹션은 스프라이트 데이타 포인터부, 라인 테이블 포인터부, 다른 옵션제어부 및 필드 인에이블 제어부를 포함한다. 스프라이트 제어부, 스프라이트 데이타 포인터부는 스프라이트 엔트리와 연관된 수평 라인에 대한 픽셀 데이타의 미리 결정된 소정의 위치에 있는 스프라이트 데이타 테이블(92)을 엑세스 하는데 사용된다. 스프라이트 제어부는 예컨대, 스프라이트의 크기, 텔레비전 수상기의 스트린상에서의 X 및 Y지점 또는 위치 및 스프라이트데 따라 행해질 확대, 와핑등에 대한 특수 효과 정보에 대한 데이타를 포함한다. 특히, 스프라이트 제어부가 스트라이트가 확대 2를 갖는다고 지시하면, 스프라이트의 매라인은 2만큼 확대된다. 이와 유사하게, 스프라이트 제어부가 스프라이트가 오프셋2를 갖는다고 지시하면, 스프라이트의 모든 라인은 2만큼 오프셋된다. 즉, 스프라이트 제어부는 동일한 방법으로 스프라이트의 픽셀 데이타의 각 수평라인에 영향을 준다.

각 스프라이트 엔트리의 라인 테이블 포인터부는 상기된 스프라이트 제어부에 의해 생성되는 효과보다 더욱 향상된 특수 효과를 생성하기 위해 상기 스프라이트 엔트리와 연관된 제어 워드에 대해 라인 제어 테이블(94)의 미리 결정된 소정부분을 액세스하는데 사용된다. 마지막으로, 필드 인에이블 제어부는 스프라이트 리스트 테이블(90)에서 액세스되고 있는 스프라이트 엔트리에 대해 텔레비전 수상기의 스크린상에 소정의 스모크드 글래스(smoked glass)(투명 오버레이(transparent overlay))효과를 생성하는데 사용된다. 다른 스프라이트 #2 내지 #N 엔트리 각각에 대한 유사부분들이 도시되어 있다. 또한, 스프라이트 리스트 테이블(90)의 스프라이트는 바람직하게 예컨대 스프라이트 #1가 최하위 우선순위를 갖고 스프라이트 #N이 최상위 우선순위를 갖는 증가하는 우선순위 순서로 리스트된다. 이러한 우선순위 배치의 결과로, 2개의 스프라이트 또는 스프라이트와 라이브 비디오가 텔레비전 수상기의 스트린상의 겹침위치에 위치하고 있을 경우에 상위 우선순위를 갖는 스프라이트 픽셀은 하위 우선순위를 갖는 스프라이트 픽셀에 대해 겹쳐쓰거나, 대체하거나 또는 우선한다.

스프라이트 데이타 테이블(92)은 스프라이트 리스트 테이블(90)의 각 스프라이트 엔트리에 대한 각 수평 라인의 각 픽셀에 대한 순수 데이타를 포함하는 데이타 워드를 포함한다. 즉, 스프라이트 엔트리가 스프라이트 리스트 테이블(90)에서 액세스될 때 스프라이트 데이타 포인트부는 상기 스프라이트 엔트리에 대한 스프라이트 데이타 워드(예컨대, 스프라이트 A 데이타 워드 내지 스프라이트 C 데이타 워드)가 그래픽 메모리(38)의 스프라이트 데이타 테이블(92)에 기억되어 있는 경우에 스프라이트 데이타 테이블(92)를 액세스하도록 지시한다. 스프라이트에 대한 스프라이트의 크기, 텔레비젼 수상기의 스크린상의 위치등은 스프라이트 리스트 엔트리의 스프라이트 제어부에 위치하므로 스프라이트 데이타 워드는 스프라이트의 라인 번호는 포함하지 않음을 알 수 있을 것이다. 스프라이트 리스트 테이블(90) 및 스프라이트 데이타 테이블(92)은 비디오 처리회로(46)가 스프라이트 데이타 워드에 의해 기술된 방식으로 스프라이트를 그리도록 하는 데이타를 추출하기 위해 먼저 스프라이트 테이블(90)을 액세스하고 다음으로 스프라이트 데이타 포인터부의 제어하에서 스프라이트 데이타 테이블(92)를 액세스함으로써 함께 동작한다.

그래픽 메모리(38)의 라인 제어 테이블(94)은 독립적인 소정 길이의 부테이블(N 제어 워드를 포함하는 하나의 부테이블만이 도시됨)을 포함하는 선택적으로 사용되는 테이블인데, 각 부테이블은 스프라이트의 각 라인에 대한 독립적인 라인 제어 워드를 포함한다. 라인 제어 테이블(94)의 라인 제어 워드는 상기 스프라이트의 수평라인에 대한 독립적인 제어를 제공한다. 특히, 상기한 바와같이 스프라이트 리스트 테이블(90)에 있는 각 스프라이트 엔트리의 스프라이트 제어부는 동일한 방식으로 스프라이트의 매라인에 영향을 준다. 이와 반대로, 스프라이트 리스트 테이블(90)의 라인 테이블 포인터부에 의해 지시되는 바와같이 스프라이트 엔트리에 대한 라인 제어 테이블(94)의 부테이블에 있는 라인 제어 워드는 상기 스프라이트의 각 수평라인에 대한 독립적인 제어를 제공하는데 사용된다. 예컨대, 스프라이트 #1 엔트리에 대한 스프라이트 제어부는 스프라이트 #1 이미지가 일정한 오프셋과 같은 어떠한 특별한 효과없이 텔레비전 수상기의 스크린상의 위치 X 및 Y에 10 라인을 포함한다는 것을 나타내고 있다고 가정한다. 스프라이트 #1 이미지의 10 라인의 각각에 대한 픽셀 데이터는 스프라이트 #1 엔트리의 스프라이트 데이타 포인트부에 의해 지시되는 어드레스에서 시작하여 스프라이트 데이타 테이블(92)에 제공되어 있다. 스프라이트 #1의 10 라인중 하나이상에 대해 사용될 수도 있는 특수 효과는 스프라이트 #1 엔트리의 라인 테이블 포인터부에 의해 지시되는 어드레스에서 시작하는 라인 제어 테이블(94)의 라인 제어 워드 중 특정 워드에 마련된다. 즉, 스프라이트 #1의 이미지의 에지는 텔레비전 수상기의 스크린상에서 직선으로 정렬될 수도 있다. 그러나, 라인 제어 테이블(94)이 라인 제어 워드에 의해 스프라이트 #1 엔트리의 각 라인은 예컨대 미리 결정된 소정의 방식으로 이미지를 와핑시키기 위해 서로다른 오프셋을 가질 수 있다. 예컨대, 스프라이트 이미지는 3차원 원통의 외측 표면상에 나타나기 위해 관련 라인 제어 워드 라인 제어 테이블(94)을 사용하여 와핑될 수 있다.

스팬 리스트 테이블(96)은 스프라이트 리스트 테이블(90)의 많은 스프라이트 엔트리를 처리하는데 드는 시간을 절약하는데 사용되는 선태 테이블이다. 종래의 시스템에서, 스프라이트 리스트 테이블(90)의 각 스프라이트 엔트리는 스프라이트에 대해 지정되는 크기 및 디스플레이 스크린상의 X 및 Y 위치를 사용하여 수평 라인용으로 어셈블리되고 있는 픽셀에 스프라이트가 존재하는가를 판정하기 위해 순차적으로 입력된다. 결과적으로, 예컨대 게임기와 같은 종래 시스템은 디스플레이 스크린상에 수평라인을 디스플레이하기 위해 필요한 시간내에 각 라인을 위한 픽셀을 어셈블리하기 위해 소수의 스프라이트(즉, N=8 또는 16 스프라이트)로 제한되었다.

본 가입자 케이블 박스 유닛(10)에서, 선택적인 스팬 리스트 테이블(96)없이 메모리 제어기 및 스프라이트 상태 머신(42)은 N 스프라이트 엔트리중 어떤 엔트리가 어셈블링되고 있는 수평라인의 각 픽셀에 존재하는가를 판정하기 위해 그래픽 메모리(38)의 스프라이트 리스트 테이블(90)에 리스트된 다수의 N 스프라이트 엔트리를 각각 정상적으로 액세스한다. 스프라이트 리스트 테이블(90)의 N 스프라이트 엔트리 각각을 액세싱함에 있어서, 메모리 제어기 및 스프라이트 상태 머신(42)은 스프라이트 데이타 테이블(92) 및 선택적인 라인 제어 테이블(94)로부터 픽셀 어셈블리 버퍼(52)에서 어셈블링되고 있는 각 수평라인에 대한 픽셀 데이타를 생성시키기 위해 각 스프라이트에 대해 필요한 효과를 얻는다. 그러나, 메모리 제어기 및 스프라이트 상태 머신(42)이 예컨대 96개의 서로다른 스프라이트 엔트리를 액세스 하고 처리해야 한다면, 상기 96개의 스프라이트를 처리하는데 필요한 시간은 픽셀 어셈블리 버퍼(52)에서 픽셀 데이타의 각 수평라인을 어셈블링하는데 허용된 시간을 초가한다. 스팬 리스트 테이블(96)을 사용함으로써 이러한 문제점을 극복한다. 선택적인 스팬 리스트 테이블(96)이 사용되면, 메모리 제어기 및 스프라이트 상태 머신(42)내의 적어도 하나의 레지스터(도시생략)는 스팬 리스트 테이블(96)이 존재함을 나타내고 스팬 리스트 테이블(96)이 존재할때 각 스프라이트 엔트리에 대해 일정한 정수값인 스프라이트 리스트 엔트리당 다수의(정수값) 워드(NW)를 포함하는 # 스프라이트 엔트리 워드로 지정된 부분을 포함하여 메모리 제어기 및 스프라이트 상태 머신(42)이 스팬 리스트 테이블(96)을 적절히 사용하는데 필요한 모든 데이타를 제공한다. 특히, 스프라이트 리스트 테이블(90)의 각 스프라이트 엔트리는(1)스프라이트 데이타 포인터, (2) 스프라이트 제어, (3) 선택적인 라인 테이블 포인터 워드, (4) 선택적인 스프라이트 제어를 위한 선택 워드 및 (5) 선택적인 필드 인에이블 제어 워드에 대한 워드를 포함할 수 있다. 따라서, 이론적으로 스프라이트 리스트 테이블(90)이 사용되면 스프라이트 엔트리는 2-5 워드를 포함할 수 있다.

스팬 리스트 테이블(96)의 각 스프라이트 리스트(90)의 각 스프라이트 엔트리는 선택 워드가 각 스프라이트 엔트리용으로 요구되는지에 관계없이 동일수의 워드(예컨대, 5워드)를 포함한다. 각 스프라이트 엔트리의 스프라이트 엔트리 워드의 수를 나타내는 레지스터의 목적은 수평라인의 픽셀을 설정한 경우에 스프라이트 리스트 테이블의 스프라이트 엔트리중 특정 엔트리만에 대한 액세스를 간략화하는 것이다.

스팬 리스트 테이블(96)은 하나의 스팬 리스트 제어 워드 또는 스프라이트 리스트 테이블(90)에 마련된 N 스프라이트중 각 라인에 존재하는 스프라이트를 기술하는 스팬 리스트 제어 워드 그룹을 포함한다. 스팬 리스트 테이블(96)은 픽셀 어셈블리 버퍼(52)에서 각 수평라인에 대한 픽셀 데이타를 어셈블링하는 처리시간을 단축시키기 위해 많은 스프라이트(예컨대, N=96 스프라이트)가 있는 경우에 주로 사용된다. 스팬 리스트 테이블(96)의 워드의 수는 다음의 등식에 좌우된다.

스팬 리스트 워드의 수 = (NS/32) * (NH/NL) 식(1)

여기서 NS는 디스플레이 스크린상의 전체 스프라이트의 수이고, NH는 디스플레이 스크린의 라인 수이며, NL은 스팬 리스트 워드당 텔레비전 수상기의 스크린상의 라인수이며, 32는 스팬 리스트 테이블(96)의 각 워드에서 이용가능한 예시적인 비트수를 나타낸다. NH 및 NL의 값은 프로그램가능한 수이며, NL은 예컨대 2, 4, 8, 16, 32, 64 또는 128 의 값을 가질 수 있다. 특히, 표준 NTSC 텔레비전 디스플레이의 두 필드에 525 수평 비디오 라인이 있다하더라도 사용되는 텔레비전 수상기에 따라 보통 대략 440-500 라인이 보여진다. 96 스프라이트가 디스플레이되는 스크린의 디스플레이 영역은 어떤 미리 결정된 소정의 섹션수에 대해서 0-500 라인까지 변할 수 있는데, 각 섹션은 동일한 라인수(NL)를 갖는다.

동작시, 메모리 제어기 및 스프라이트 상태 머신(42)은 하나이상의 레지스터로부터 스팬 리스트 테이블(96)이 존재하는가를 판별하고, 스팬 리스트 테이블(96)과의 사용에 필요한 기억되어 있는 데이터(NS, NH, 및 NL 값, 디스플레이 영역의 개시라인 및 스프라이트의 수)를 얻으며, 상기 식(1)에 따라 디스플레이 영역의 각 섹션용으로 필요한 스팬 리스트 워드의 수를 결정한다. 비디오 디스플레이의 525 라인에 대한 픽셀 데이타를 어셈블링하는데 있어서, 메모리 제어기 및 스프라이트 상태 머신(42)이 스팬 리스트 디스플레이 영역에 대한 개시 라인에 도달하면, 메모리 제어기 및 스프라이트 상태 머신(42)은 먼저 스팬 리스트 디스플레이 영역의 최상부 섹션과 연관된 스팬 리스트 워드(즉, 제1의 3개의 워드)를 액세스한다. 스팬 리스트 테이블(96)의 제1의 3개의 워드로부터 메모리 제어기 및 스프라이트 상태 머신(42)은 예컨대 스프라이트 엔트리 1, 2, 4 및 6만이 상기 섹션에서 활동중인지를 판정한다.

동일한 스프라이트가 섹션의 각 라인에서 활동중이기 때문에 메모리 제어기 및 스프라이트 상태 머신(42)이 섹션의 각 라인에 대한 동일한 하나이상의 스팬 리스트 워드를 사용한다는 것을 이해할 수 있을 것이다. 메모리 제어기 및 스프라이트 상태 머신(42)은 스팬 리스트 워드 의해 다루어지는 디스플레이 영역의 다른 섹션의 각각에 대해 동일한 방식으로 동작한다.

스프라이트 리스트 테이블(90)의 각 스프라이트 엔트리의 필드 인에이블 제어부는 2개의 스프라이트 또는 라이브 비디오상의 하나의 스프라이트에 의해 스모크드 글래스(투명 오버레이) 효과를 형성하기 위한 제어와 관계된다. 특히, 스모크드 글래스 효과는 2개의 스프라이트 또는 라이브 비디오상의 하나의 스프라이트의 겹침영역으로서 정의되는데, 제1 스프라이트는 텔레비전 수상기 스크린상에서 화상의 제1 필드의 라인(즉 짝수 라인)상에 디스플레이되고 제2 스프라이트 또는 라이브 비디오는 텔레비전 수상기의 스크린상에서 화상의 제2 필드의 라인 (즉, 홀수라인)상에 디스플레이된다. 이러한 효과는 제1 스프라이트의 이미지를 보면서 그래픽 메모리(38)에 스프라이트 엔트리로서 기억된 라이브 비디오 프레임의 캡쳐된 스냅사진이거나 실제 라이브 비디오 일 수 있는 제2 스프라이트의 이미지를 제1 스프라이트의 이미지 이면에서 볼 수 있게 한다. 2차원 컨발버(68)는 어셈블링된 이미지를 처리하여 2개의 스프라이트간의 스모크드 글래스를 생성한다. 종래 시스템은 두 이미지를 계산식으로 합성하기 위해 주로 소프트웨어를 사용한다.

본 발명에 따르면, 스프라이트 엔트리의 필드 인에어블 제어부는 스프라이트가 상기 스프라이트용으로 지시된 디스플레이 스크린 영역의 짝수 또는 홀수 라인에만 디스플레이되어야 함을 나타낸다. 스프라이트 리스트 테이블(90)의 스프라이트 엔트리에 대한 디스플레이의 각 수평라인의 픽셀 데이타를 어셈블링할 때 필드 인에이블 제어는 스프라이트가 디스플레이 스크린상의 지정된 영역의 수평라인상에 존재하는지의 여부를 나타낸다. 이것은 그래픽 또는 스프라이트가 두 필드중 단 하나에서 삽입되거나 턴온되도록 하는 단순하며 값싼 방법이다.

메모리 제어기 및 스프라이트 상태 머신(42)이 스모트드 글래스효과를 생성하기 위해, 어떤 필드가 현재 텔레비전 수상기의 스크린상에서 디스플레이되고 있는지를 알 필요가 있다. 현재의 비디오 필드를 나타내는 이러한 정보는 가입자 케이블 박스 유닛(10)의 합성-Y, U, V신호(44)(도 1에 도시됨)에 일반적으로 위치한 원격 비디오 동기회로(도시생략)에 의해 전송되며 수신된 라이브 비디오 신호 스트림으로부터 얻어지는 2비트 필드 신호(필드1:0, 이것은 비트 1 및 0을 나타낸다.)에 의해 메모리 제어기 및 스프라이트 상태 머신(42)에 제공된다. 상기 2비트 필드 신호는 기본적으로 연속적으로 동작하는 클록 신호이다.

메모리 제어기 및 스프라이트 상태 머신(42)은 하나의 스프라이트에 대해 기억된 2개의 프레임중 인에이블되는 필드를 나타내는 연관된 스프라이트 리스트 엔트리로부터 4비트 필드 인에이블 신호를 판독한다. 필드 인에이블 신호용으로 4비트가 필요한 이유를 분명히하기 위해 컬러 화상의 컬러에 대한 전체 정보가 2개의 프레임(각각 2개의 필드를 갖는다.)의 4개의 필드내에 전송되는 것을 이해할 수 있을 것이다. 또한, 2개의 프레임의 사용은 컬러 화상을 디스플레이하는 것이 문제가 아니라 비월주사방식의 텔레비전 수상기의 스크린상에 생성되는 인공물(예컨대, 플리커링(flickering등)이 문제가 된다. 특히, NTSC 컬러 비디오 신호에는 (a)화상의 수평라인, (b) 한 프레임의 두 필드 각각에 대한 262.5 라인 ８ (c) 두 필드를 포함하는 한 프레임의 525 라인이 있다. 라인당 227.5 컬러 버스트가 있기 때문에, 필드 0의 라인 0이상의 컬러 버스트가 특정 포인트에서 정방향으로 이동한다면 각 라인이 전체 컬러 버스트의 시퀀스가 아닌 전체 컬러 버스트+1/2 컬러 버스트의 시퀸스를 포함하므로 필드 0의 다음 라인(라인 2)상에서 컬러 버스트 특정 포인트에서 부방향으로 이동한다. 또한, 한 프레임의 라인(525)중에서 짝수번 라인이 있기 때문에 다음(제2) 프레임의 필드 0의 제1라인(라인 0)의 컬러 버스트는 부방향으로 진행하고 바로 직선 프레임의 필드 0의 라인 0로부터 반대방향일 것이다. 따라서, 정방향으로 진행하는 프레임의 필드 0의 라인 0의 컬러 버스트를 얻기 위해 한 프레임걸러 반복 패턴이 발생한다. 컬러 화상에 대한 전체 내용은 제 1프레임 이후에 나타나지만 인공물(예컨대, 플리커링등)의 반복패턴은 4 프레임 사이클의 부산물임을 이해할 수 있을 것이다. 이는 흑백 텔레비전 신호와 양립할 수 있는 컬러 텔레비전 신호를 전송하는 NTSC 표준의 제정시에 원래 만들어진 절충안의 결과이다.

라이브 켈레비전 화상의 스냅사진이 스프라이트 리스트 테이블(90)의 스프라이트 엔트리로서 그래픽 메모리(38)로 배치되면, 2개의 필드를 포함하는 단 하나의 프레임이 텔레비전 수상기의 스크린상에 상기 화상을 연속적으로 다시 디스플레이하기 위해 기억될 필요가 있다. 4비트 필드 인에이블 제어는 스프라이트가 4 비트의 코드에 따라 특정 프레임 또는 필드에서 어드레싱되어야 할 시점을 나타내기 위해 메모리 제어기 및 스프라이트 상태 머신(42)에 의해 사용된다. 예컨대, 필드 인에이블 신호의 비트 3의 1은 관련 스프라이트가 프레임 1에서 인에이블되어야 함을 나타내고, 필드 인에이블 신호의 비트 2의 1은 관련 스프라이트가 프레임 0에서 인에이블되어야 함을 나타낸다. 이와 유사하게, 필드 인에이블 신호의 비트 1의 1은 관련 스프라이트가 필드 1에서 인에이블되어야 함을 나타내며, 필드 인에이블 신호의 비트 0의 1은 관련 스프라이트가 필드 0에서 인에이블되어야 함을 나타낸다. 따라서, 비트 3 및 2는 더블 프레임 버퍼형 스프라이트용으로 사용되고 비트 1 및 0은 스프라이트가 한 필드에서만 보여지는 스모크드 글래스효과를 생성하거나 스프라이트가 두 필드에서 보여지는 더블 프레임 버퍼형 스프라이트용으로 사용된다. 메모리 제어기 및 스프라이트 상태 머신(42)은 요망되는 수평 라인 위치에 스프라이트를 디스플레이하고 정확하게 지시되는 컬러 버스트를 제공하도록 원격 처리회로(도시생략)에 의해 텔레비전 수상기 스크린상에 디스플레이될 NTSC 화상으로의 재변조를 위해 필드와 필드 인에이블 신호를 비교하여 두 프레임내의 4개이 유입 필드중 어느 필드가 현재 턴온되어 있는지를 판정한다. 특히, 필드 및 필드 인에이블 신호로부터 판정된 4 필드에 대한 정보는 더블 라인 버퍼(53, 54, 55)(도 4에 도시됨)의 각 픽셀 위치에 위치될 스트라이트 데이타를 판별하기 위해 픽셀 어셈블리 버퍼(52)에서의 더블 라인 버퍼링용으로 사용된다. 필드와 필드 인에이블 신호의 비교가 필드의 매치를 나타내면, 스프라이트 데이타는 그래픽 메모리(38)내의 스프라이트 엔트리 테이블(90), 스프라이트 데이타 테이블(92) 및 라이 제어 테이블(94)로부터 판독되고, 픽셀 어셈블리 버퍼(52)의 더블 라인 버퍼(53-55)는 특정 필드 또는 프레임동안 적절히 로드된다. 메모리 제어기 및 스프라이트 상태 머신(42)의 레지스터(도시생략)는 스프라이트 리스트 테이블(90)의 스프라이트 엔트리의 데이타를 픽셀 어셈블리 버퍼(52)로 로딩하기 위해 요망되는 필드 및/또는 프레임을 나타낼 필요가 있을 때 버스(48)를 통하여 CPU(36)에 의해 갱신된다.

단순한 제어 워드 또는 비트 그룹과 NTSC비디오 신호의 수평라인의 반복패턴을 결정하기 위해 필드와 필드 인에이블 신호를 비교하는 비교기를 사용함으로써 연기찬 글래스 효과가 비월주사형 디스프레이상에 형성될 수 있게 있다. 이는 종래 시스템에서 알 수 있는 바와같이 많은 양의 프로그램을 갖는 강력하며 비교적 비싼 소프트웨어 프로세서를 필요로 하는 소프트웨어에서 모든 동일 기능을 수행하는 것과 대조적이다. 종래 시스템에서, 비교적 비싼 CPU(36)를 요구하는 프로세서(에컨대, 도1에서 CPU(36))가 화상을 형성하는데 일조하며, 프로세서가 중단되면 화상의 형성도 중지된다. 본 가입자 케이블 박스 유닛(10)의 이점을 CPU(36)가 중단되면 CPU(36)가 주위에 이동하는 물체에 대한 정보를 제공하지 않으므로 디스플레이 되고 있던 화상이 애니메이션이 중단된다. 그러나, 화상은 자체적으로 지속된다. 특히, 그래픽 메모리(38)가 손상되지 않는 한 도2, 3 및 9에 도시한 비디오 및 메모리 제어기(40)의 비디오 그래픽부가 그래픽 메모리(38)의 데이타로부터 화상을 형성하는 방법을 알고 있다.

다시 도2를 참조하면, 비디오 처리 회로(46)의 제1부는 데이타 파이프(50)(점선 사각형내에 도시됨) 및 픽셀 어셈블리 버퍼(52)를 포함한다. 데이타 파이프(50)는 픽셀 버퍼 어드레스 발생기(97) 및 픽셀 버퍼 데이타 파이프 및 확대 회로(PIXEL BUFFER DATA PIPE AND MAG. CKT.)(98)를 포함한다. 픽셀 버퍼 어드레스 발생기(97) 및 픽셀 버퍼 데이타 파이프 및 확대 회로(98)는 그래픽 메모리(38)로부터 메모리 제어기 및 스프라이트 상태 머신(42)에 의해 얻어진 제어 데이타를 버스(45)상으로 각각 수신하며, 픽셀 버퍼 데이타 파이프 및 확대 회로(98)는 픽셀 어셈블리 버퍼(52)로의 전송을 위해 특정 스프라이트에 대한 스프라이트 데이타를 메모리 데이타 버스(39)상으로 수신한다. 픽셀 버퍼 어드레스 발생기(97)는 어드레서 출력 신호를 전송하고, 픽셀 버퍼 데이타 파이프 및 확대 회로(98)는 개별버스(49,51)를 통하여 제어 및 데이터 출력신호를 픽셀 어셈블리 버퍼(52)에 전송한다. 픽셀 버퍼 어드레스 발생기(97) 및 픽셀 버퍼 데이터 파이프 및 확대 회로(98)는 픽셀의 수평라인의 각 픽셀에 대한 데이타를 픽셀 어셈블리 버퍼(52)의 더블 라인 버퍼(53, 54, 55)(도4에 도시됨)내의 적절한 어드레스 위치에 위치시키기 위해 스프라이트 엔트리의 스프라이트 제어 워드, 스프라이트 데이타 데이블(92) 및 그래픽 메모리(38)의 제어 테이블(94)로 부터의 다른 정보모부터 얻은 픽셀 데이타를 사용한다. 스프라이트 엔트리의 수평인상에서 행해지는 확대, 와핑등과 같은 특수 효과는 관련된 스프라이트 엔트리의 스프라이트 제어 워드 및 그래픽 메모리(38)의 선택적인 라인 제어 테이블(94)의 관련 라인 제어 워드로부터 얻어진다. 데이터 파이프(50)의 픽셀 버퍼 어드레스 발생기(97)는 지정된 특수 효과를 달성하기 위해 그래픽 메모리(38)의 스프라이트 데이타 테이블(92)로부터 얻어진 스프라이트 데이타의 라인 픽셀 어드레스를 적절히 변경하도록 상기 정보를 사용한다. 상기 변경된 어드레스는 텔레비전 스크린상에 지정된 특수 효과를 연속적으로 제공하기 위해 픽셀 어셈블리 버퍼(52)의 더블 라인 버퍼(53,54,55)의 변경된 어드레스에 의해 지정되는 픽셀 위치에 연관된 픽셀 데이타를 위치시키는데 사용되도록 버스(49)를 통하여 픽셀 어셈블리 버퍼(52)에 전송된다. 차후 상세히 설명될 픽셀 버퍼 데이터 파이프 및 확대 회로(98)는 동시에 픽셀 어드레스에 대한 픽셀 데이타를 수신하고 픽셀 버퍼 어드레스 발생기(97)에 의해 발생된 더블 라인 버퍼(53, 54, 55)의 어드레스에 기억되도록 픽셀 어셈블리 버퍼(52)에 픽셀 데이타를 전송한다. 픽셀 어셈블리 버퍼(52)는 라인 0, 라인 1 및 라인2로 지정된 버스상으로 수평라인상에 디스플레이될 어떠한 스프라트의 인접하는 세 수평라인에 대한 휘도 픽셀 데이타를 출력하고, 출력 IC상으로 라인 1휘도 출력 데이타와 연관된 색도 픽셀 데이타를 출력한다.

도4를 참조하면, 본 발명에 따른 픽셀 어셈블리 버퍼(52)의 블록도가 도시되어 있다. 픽셀 어셈블리 버퍼(52)는 제1, 제2 및 제3 더블 라인 버퍼(53, 54, 55)와 Y/G 라인 0 버퍼(58)를 포함한다. 제1 더블 라인 버퍼(53)는 데이타 파이프(50)로부터 버스(49)를 통하여 수신된 스프라이트 화상의 제1 필드의 제1 및 제2 라인에 대한 Y/G(휘도) 라인 1a 데이타 및 Y/G 라인 1b 데이타를 기억하는데 사용된다. 라인 휘도 데이타는 각 라인 픽셀에 대한 10 비트(비트 9-0) 데이타 및 제어를 포함한다. 제2 더블 라인 버퍼(54)는 데이타 파이프(50)로부터 버스(49)를 통하여 수신된 스프라이트 화상의 제1 필드의 제1 및 제2 라인의 C(색도) 라인 1a 및 C 라인 1b 데이타를 기억하는데 사용된다. 라인 색도 데이터는 라인의 각 픽셀에 대해 8 비트(비트 7-0) 데이타를 포함한다. 제3 더블 라인 버퍼(55)는 데이타 파이프(50)로부터 버스(49)를 통하여 수신된 스프라이트 화상의 제2 필드의 제1 및 제2 라인의 Y/G(휘도) 라인 2a 데이타 및 Y/G 라인 2b데이타를 기억하는데 사용된다. 라인 휘도 데이타는 라인의 각 픽셀에 대한 10 비트(비트 9-0) 데이타 및 제어를 포함한다. 수신된 픽셀 데이타를 제1, 제2 및 제3 더블 라인 버퍼(53, 54, 55)의 각각에 기억하기 위한 어드레스는 데이타 파이프(50)로부터 버스(49)상으로 수신된다.

제1 및 제3 더블 라인 버퍼(53,55)의 라인 1a 및 2a는 픽셀 데이타의 제1 및 제2 수평 라인을 각각 기억하는데, 픽셀 데이타의 제1 및 제2 수평라인은 비월주사식 디스플레이 포맷의 스프라이트 화상의 분리된 필드내에서 인접한 라인돌임을 이해할 수 있을 것이다. 이와 유사하게, 제1 및 제3 더블 라인 버퍼(53,55)의 라인 1b 및 2b가 픽셀 데이터의 제3 및 제4 수평 라인을 각각 기억하는데, 픽셀 데이터의 제3 및 제4 수평라인은 비월주사식 디스플레이 포맷의 스프라이트 화상의 분리된 필드내에서 인접한 라인들임을 이해할 수 있을 것이다. 즉, 제1 및 제3 더블 라인 버퍼(53,55)는 예컨대 비월주사식 디스플레이 포맷의 주사동안 스프라이트 화상의 제1 및 제2 필드의 홀수 및 짝수 라인쌍(또는 역으로도 동일함)의 픽셀에 대한 휘도 데이타 및 제어를 순차적으로 기억한다. 제2 더블 라인 버퍼(54)는 더블 라인 버퍼(53)에 기억된 데이타에 대한 색도 데이타를 기억한다. 더블 라인 버퍼(54)와 유사한 색도 더블 라인 버퍼(도시생략)는 더블 라인 버퍼(55)용으로 제공될 수 있으나, 경제적인 이유와 차후 설명되는 컨발버에서 중요하지 않으므로 필요하지 않다.

제1 더블 라인 버퍼(53)로부터의 출력 데이타는 라인 1로 지정된 버스상으로 각 픽셀에 대한 병렬로 도3의 회로에 출력되는 상기 버퍼에 기억된 라인들의 각 픽셀에 대한 10 비트의 휘도 데이타 및 제어를 포함한다. 제2 더블 라인 버퍼(54)로 부터의 출력 데이터는 라인 Ic로 지정된 버스상으로 각 픽셀에 대해 병렬로 도3의 회로에 출력되는 상기 버퍼에 기억된 라인들의 각 픽셀에 대한 8 비트 색도 데이타를 포함한다. 제3 더블 라인 버퍼(55)로부터의 출력 데이타는 라인 2로 지정된 버스상으로 각 픽셀에 대해 병렬로 도 3의 회로 및 Y/G 라인 0 버퍼(58)에 출력되는 상기 버퍼에 기억된 라인들의 각 픽셀에 대한 10 비트 휘도 데이타 및 제어를 포함한다. Y/G 라인 0 버퍼(58)는 라인 0로 지정된 버스상으로 병렬로 도 3의 회로에 출력되는 버퍼(55)에 기억된 라인의 각 픽셀에 대한 10 비트 휘도 데이타 및 제어를 포함하는 지연된 라인 출력을 제공하기 위해 제3 더블 라인 버퍼(55)에 의해 출력된 라인 데이타를 하나의 수평라인 주기만큼 지연시키는 역할을 한다.

NTSC 표준 텔레비전 디스플레이를 위한 13.5 MHz의 샘플링룰에서는 화상라인당 858 픽셀이 있는데, 그중에서 대략 704 픽셀만이 실제로 디스플레이되고, 화상의 두 필드에는 525 수평 픽셀 라인이 있는데, 사용되는 텔레비전 수상기에 따라 그중에서 대략 440-500라인이 보통이 보여진다.

제1 및 제3 더블 라인 버터(53, 55) 및 픽셀 어셈블리 버터(52)의 Y/G 라인 0 버퍼(58)에 대한 예시적인 동작 시퀀스가 본 출원과 동일자로 출원되어 함께 계류중인 메모리 제어 테이블을 사용하는 TV 수상기를 위한 비디오 그래픽 처리에 관한 장치라는 명칭의 특허 출원서에 개시되어 있다.

특히, 초기화 단계동안, 제1 필드의 수평라인 1에 대한 픽셀 데이타 및 제2 필드의 수평 라인 2에 대한 픽셀 데이타가 제1 수평라인 주기동안 제1 더블 라인 버퍼(53)의 Y/G 라인 la부 및 제3 더블 라인 버터(55)의 Y/G 라인 2a부로 출력된다.

이와 동시에, 제1 더블 라인 버터(53)의 Y/G 라인 1b부 및 제3 더블 라인 버퍼(55)의 Y/G 라인 2b부에 이전에 기억된 수평라인에 대한 픽셀 데이타(현재는 기억되어 있지않음)가 각 출력 라인 1 및 2상에서 독출된다. 이와 동시에, 제3 더블라인 버퍼(55)의 Y/G 라인 2b부에 이전에 기억된 수평라인에 대한 픽셀 데이타(이전에 기억된 데이타 없음)가 Y/G 라인 0 버터(58)로 입력되고, 이전에 기억된 수평라인에 대한 픽셀 데이타(유효하지 않은 데이터)는 출력 라인 0상으로 출력된다. 유사하게, 제1 필드의 수평라인 3에 대한 픽셀 데이타 및 제2 필드의 수평 라인 4에 대한 픽셀 데이타는 제2 수평라인 주기동안 제1 더블 라인 버퍼(53)의 Y/G라인 1b부 및 제3 더블 라인 버퍼(55)의 Y/G라인 2b부로 입력된다. 이와동시에, 이전에 제1더블라인 버퍼(53)의 Y/G라인 1a부 및 제3 더블 라인 버퍼(55)의 Y/G라인 2a부에 기억된 수평 라인 1 및 2에 픽셀 데이타는 각 출력 라인 1 및 2상으로 독출된다. 또한, 제3 더블 라인 버퍼(55)의 Y/G 라인 2a부에 이전에 기억된 수평 라인 2에 대한 픽셀 데이타는 Y/G 라인 0 버퍼(58)로 입력되고, 이전에 기억된 수평라인에 대한 픽셀 데이타(유효하지 않은 데이타)는 출력 라인 0상으로 출력된다.

초기화후, 제1 필드의 수평라인 5에 대한 픽셀 데이타 및 제2 필드의 수평 라인 6에 대한 픽셀 데이타가 제3 수평라인 주기동안 제1 더블 라인 버퍼(53)의 Y/G 라인 1a부 및 제3 더블 라인 버퍼(55)의 Y/G라인 2a 부로 입력된다. 이와 동시에, 수평라인 3 및 4에 대한 픽셀 데이타는 제1 더블 라인 버퍼(53)의 Y/G 라인 1b부 및 제3 더블 라인 버퍼(55)의 Y/G라인 2b부로부터 판독된다. 또한, 제3 더블 라인 버퍼(955)의 Y/G라인 2b부로부터의 수평라인 4에 대한 픽셀 데이타가 Y/G라인 0 버퍼로 입력되고, 이전에 기억된 수평라인 2 데이터에 대한 픽셀 데이타는 출력 라인 0상으로 출력된다. 따라서, 버퍼(58, 53, 55)는 제3 수평라인 주기 동안 각 출력 라인 0, 1, 및 2상으로 스프라이트를 위해 수평라인 2, 3 및 4에 대한 픽셀 데이타를 출력하는데, 수평라인 2 및 4에 대한 픽셀 데이타는 제2 필드의 일부분이며 수평라인 3에 대한 픽셀 데이타는 그래픽 메모리(38)에 기억된 스프라이트 화상의 제1 필드의 일부분이다. 이러한 처리는 연속적이며 순차적인 수평라인에 대한 픽셀 데이타의 연속적인 수평라인 주기동안 유사한 방식으로 계속 행해진다.

도 3을 참조하면, 본 발명에 따라 도1의 가입자 케이블 박스 유닛(10)에 설치된 비디오 처리 회로(46)의 제2부의 블록도가 도시되어 있다. 비디오 처리 회로(46)의 제2부는 컬러 파렛트 회로(60), YC-YUV 디멀티플렉서(62), 멀티플렉서/페이더(MUX./FADER)(64), 3 : 멀티플렉서 및 제어(3 : 1 MUX, CONT.)(66) 및 컨발버(68)를 포함한다. 스프라이트 화상의 인접한 3개의 수평라인의 대응 픽셀에 대해 도2의 픽셀 어셈블리 버퍼(52)의 출력으로 부터 각 라인 0, 1, 2를 따라 전달되는 10비트 픽셀 데이타(비트 9 : 0)는 컬러 파렛트 회로(60), YC-YUV 디멀티플렉서(62) 및 3 : 1 멀티플렉서 및 제어(66) 각각의 입력에서 수신된다. 특히, 각 출력 라인 0, 1 및 2에 대한 픽셀 어셈블러 버퍼(52)로부터의 병렬의 10-비트/픽셀 출력의 비트 7-0는 컬러 파렛트 회로(60) 및 YC-YUV 디멀티플렉서(62)의 입력에서 수신되며, 각 출력 라인 0, 1 및 2에 대한 픽셀 어셈블러 버퍼(52)로부터의 병렬의 10비트/픽셀 출력의 비트 9 및 8은 3 : 1 멀티플렉서 및 제어(66)의 입력에서 수신된다. 또한, 스프라이트 픽셀 데이타가 트루 컬러 스프라이트 신호에 관계될 때 색도 데이타만이 사용되므로 YC-YUV 디멀티플렉서(62)는 픽셀 어셈블리 버퍼(52)로부터 출력라인 1c상으로 병렬로 출력된 색도 데이타 비트 7-0를 수신한다. 특히, 스프라이트 데이타가 컬러 파렛트 신호로서 엔코드되는 경우에, 코드 자체가 컬러를 정의하고, 트루 컬러 비디오 신호에 필요한 색도 데이타는 요구되지 않는다.

컬러 파렛트 회로(60)는 각 출력 라인 0, 1 및 2상에서 병렬로 수신된 8비트(비트 7 : 0) 픽셀 데이타가 컬러 파렛트의 특정 컬러에 대한 별도의 코드를 표현하는 때를 검출하고 상기 컬러 파렛트 코드를 상기 세 라인용으로 수신된 3개의 8비트 픽셀 데이타에 대한 24비트 YUV 멀티플렉싱 컬러 파렛트 신호를 표현하는 버스(61)상의 출력 신호로 변환하는 역할을 한다. 컬러 파렛트 회로(60)는 공지된 장치이며, 따라서 적절한 어떠한 회로도 사용될 수 있다. YC-YUV 디멀티플렉서(62)는 픽셀 어셈블리 버퍼(52)로부터 각 출력 라인 0, 1 및 2상에서 병렬로 수신된 픽셀에 대한 8비트(비트 7 : 0) 데이타가 트루 컬러 데이타(즉, 텔레비전 화상으로부터 직접 얻은 스프라이트)를 표현하는 때를 검출하며, 픽셀 어셈블리 버퍼(52)로부터 출력라인 1c를 통하여 얻은 8비트 색도 데이타를 사용하여 버스(63)으로의 이송을 위해 상기 세라인의 픽셀에 대한 24비트 트루 컬러 YUV 출력 신호를 발생시킨다.

멀티플렉서/페이더(MUX./FADER)(64)는 분리된 입력에서 컬러 파렛트 회로(60)로부터 버스(61)상으로 전달되는 24비트 컬러 파렛트 YUV 데이타 신호, YC-YUV 디멀티플렉서(62)로부터 버스(63)상으로 전달되는 24비트 트루 컬러 YUV 데이타 신호 및 버스(59)상의 24비트 YUV 라이브 비디오 신호를 각각 수신한다. 멀티플렉서/페이더(64)는 리드선(67)상의 3 : 1 멀티플렉서 및 제어(66)로부터의 제어 신호에 응답하여 버스(65)상의 디지탈화된 YUV 믹싱된 출력 신호로서 각 픽셀 주기동안 멀티플렉서/페이더(64)에서 수신된 3개의 입력 신호(24비트 컬러 파렛트 YUV, 24비트 트루 컬러 YUV 또는 24비트 라이브 비디오 YUV)중 하나를 출력한다. 특히, 3 : 1 멀티플렉서 및 제어(66)는 픽셀 어셈블리 버프(52)로부터 출력 라인 0, 1 및 2상으로 수신된 비트 9 및 8로부터 출력 라인 0, 1 및 2상의 픽셀 어셈블리 버퍼로부터의 픽셀 데이타가 컬러 파렛트 데이타, 트루 컬러 데이타 또는 라이브 비디오 신호상에 겹쳐지게 될 스프라이트의 일부가 아닌 픽셀에 대한 데이타(무효 데이타)를 나타내고 있는지를 판별하며, 이에 따라서 라이브 비디오 신호는 픽셀 어셈블리 버퍼(52)로부터 수신된 컬러 파렛트 또는 트루 컬러 데이타 대신에 상기 픽셀용으로 사용되어야 한다. 픽셀 어셈블리 버퍼(52)로부터의 출력 라인 0, 1 및 2의 비트 9 및 8로부터 얻어진 제어 정보로 인하여, 원격 NTSC 및 PAL 텔레비전 수상기(도시생략) 상에 디플레이될 화상의 각 필셀에 대한 정확한 입력 데이타를 선택하기 위해 3 : 1 멀티플렉서 및 제어(66)는 제어 신호를 리드선(67)상으로 멀티플렉서/페이더(64)로 전송한다. 텔레비전 화상의 인접하는 세 라인의 대응 픽셀의 3×3 매트릭스에서 중앙 픽셀에 대한 픽셀 데이타에 8비트 가중 출력 신호를 제공하거나 또는 리드선(69)상으로 3 : 1 멀티플렉서 및 제어(66)로부터의 제어신호에 따라 버스(47)상의 YUV 출력 신호로서 버스(65) 상으로 멀티플렉서/페이더(64)로부터의 신호를 제공하기 위해 컨발버(68)는 버스(65)상으로 멀티플렉서/페이더(64)로부터의 신호에서 수신된 순차적인 일련의 픽셀 데이타 값을 사용한다.

도5를 참조하면, 2 : 1 멀티플렉스(MUX.)(72) 및 페이더(74)(제2점선 사각형내에 도시됨)를 포함한는 예시적인 멀티플렉서/페이더 회로(64)(제1점선 사각형내에 도시됨)의 블록도가 도시되어 있다. 페이더(74)는 A-B 가산기(75), 부호달린 승산기(SIGNED NULT.)(77) 및 A+B 가산기(78)를 포함한다. 2 : 1 멀티플렉서는 제1입력단자(A)에서 버스(61)상으로 컬러 파렛트(60)으로부터 각 그래픽 데이타 신호와 제2입력 단자(B)에서 버스(63)상으로 YC-YUV 디멀티플렉서(62)로부터 그래픽 데이타 신호를 수신한다. 리드선(67)상의 3 : 1 멀티플렉서 및 제어(66)로부터이 제어 신호는 (입력단자 A 또는 B로부터의) 2개의 그래픽 입력 신호중에서 출력 단자(0)에서 2 : 1 멀티플렉서(72)로부터 출력될 입력신호를 선택한다. 버스(70)상의 2 : 1 멀티플렉서(72)(G)의 출력 단자(0)으로부터의 픽셀 그래픽 출력신호(Y, U 또는 V)는 페이더(74)의 A-B 가산기(75)의 제1입력단자(A)에서 수신된다. 라이브 비디오 YUV 신호(Y, U 또는 V)(L)는 A-B 가산기(75)의 제2입력단자(B)에서 버스(59)로부터 수신된다. 2 : 1 멀티플렉서(72)로부터의 A단자 입력 데이타의 픽셀 데이타 값으로부터 B 입력 단자에서 수신된 라이브 비디오 YUV픽셀 데이타의 데이타 값을 제외한 값이 A-B 가산기(75)의 출력 단자(0)에서 출력으로 제공된다. 부호달린 승산기(77)는 버스(71)상으로 제1입력단자(A)에서 예컨대 레지스터(도시생략)로 부터 변경가능한 9비트 비율 제어 값(R)을 수신하고, 버스(71)상으로 제2입력 단자(B)에서 A-B 가산기(75)로부터의 출력을 수신한다. 버스(71)상의 비율 제어값(R)과 버스(76)상의 A-B 가산기(75로부터의 그래픽 신호 출력 데이타의 승산된 결과값은 출력 단자(0)에서 버스(79)상으로 A+B 가산기(78)의 제1입력단자(A)로 출력된다. 버스(59)상의 라이브 비디오 신호(Y, U 또는 V)는 A+B 가산기(78)의 제2입력 단자(B)에서 수신되고, 이들 두 입력 신호값의 합은 출력 신호(Q)로서 버스(65)상으로 컨발버(68)(도3에 도시됨)로 제공된다.

페이더(74)는 스프라이트에 대한 그래픽 신호를 페이드인 또는 페이드아웃하여 그래픽이 라이브 비디오 신호에 대해서 순간적으로 나타나거나 사라지지 않도록 하는 역할을 한다. 즉, 그래픽 페이드인에 있어서, 페이더(74)는 그래픽이 텔레비전 수상기상에 증가하는 명암으로 나타나게 하는 반면에, 라이브 비디오 신호는 단기간에 걸쳐 그래픽 영역에서 명암이 감소하여 그래픽이 전체적으로 보이게 된다. 이와 유사하게, 그래픽 페이드아웃에 있어서, 페이드(74)는 그래픽이 텔레비전 수상기상에서 감소하는 명암으로 나타나게 하는 반면에, 라이브 비디오 신호는 그래픽이 사라질 때까지 단기간에 걸쳐 그래픽의 영역에서 명암이 증가한다. 페이드(74)의 동작은 다음의 알고리듬에 따라 설명될 수 있다. 다음에 설명을 위해, 버스(71)상으로 제공되는 예시적인 9비트 페이드 승수(R)는 다음과 같이 정의한다. R은 페이드 제어 값이고, 0-256 범위이다. 상기 정의로부터

Q = [(R/256)*G] + [(1-R/256)*L]

= L + [(G-L)*R]/256 식(2)

여기서 L은 라이브 비디오의 픽셀값이고, G는 스프라이트 오버레이의 픽셀값이며, 기호 *는 곱함수를 나타낸다. 상기 식(2)로부터 승산값 R에 대해 사용되는 비율이 변함에 따라, 그래픽 및 라이브 비디오 신호의 명암이 반대 방향으로 변한다.

제6도를 참조하면, 도3에 도시한 컨발버(68)의 블록도가 도시되어 있다. 컨발버(68)(점선 사각형내에 도시됨)는 바이패스 회로(80), 컨발버 회로(82) 및 멀티플렉서(MUX.)(84)를 포함한다. 바이패스 회로(80)는 버스(65)상으로 멀티플렉서/페이더(64)(도3 및 도5에 도시됨)로부터 순차적인 픽셀 데이타를 수신하는 동시에 텔레비전 수상기상에 디플레이될 스프라이트의 수직방향으로의 세 픽셀에 대한 데이타를 버스(81)상으로 발생한다. 특히, 상기 세 픽셀은 스프라이트 화상을 구성하는 프레임의 두 필드의 인접한 세 라인의 대응 픽셀들로부터 얻어진다. 이들 세 픽셀 데이타 값은 한 픽셀 클록 또는 3배 픽셀 클록에 의해 동작하는 다수의 지연회로와 같은 적절한 장치에 의해 얻어진다. 세 픽셀 데이타 값은 버스(81)를 통하여 컨발버 회로(82)에 의해 수신된다. 멀티플렉서/페이더(64)로부터의 순차적인 픽셀 데이타는 버스(65)상으로 바이패스 회로(80)에 의해 수신된다. 멀티플렉서/페이더(64)로부터의 순차적인 픽셀 데이타는 바이패스 회로(80)를 통과하여 버스(85)를 통하여 멀티플렉서(84)의 제1입력(A)에 제공된다. 또한, 바이패스 회로(80)는 상기 회로의 분리된 출력으로부터 컨발버 회로(82)의 분리된 입력으로 버스(81)를 따라 순차적인 일련의 세 픽셀 데이타 값을 전송한다. 컨발버 회로(82)는 출력에서 텔레비전 화상의 인접한 세 라인에서 대응 픽셀의 3×3 매트릭스의 중앙 픽셀의 픽셀 데이타에 대한 8비트 가중 출력 신호를 버스(86)를 통하여 멀티플렉서(84)의 제2입력(B)에 제공한다. 멀티플렉서(84)는 리드선(69)을 따라 3 : 1 멀티플렉서 및 제어(66)로부터의 제어 신호에 따라 출력 단자(0) 및 버스(47)로 전송하기 위한 제1(A) 또는 제2(B) 입력의 신호를 선택한다.

본 출원과 동일자로 출원된 함께 계류중이며 본 명세서에 참고로 포함된 미국 특허 출원 제08/523,395호에 개시된 바와같이, 컨발버 회로(82)는 3×3 픽셀 매트릭스에서 버스(81)상으로 수신된 수직방향의 3 픽셀과 미리결정된 소정의 가중치를 효과적으로 곱하여 3×3 매트릭스의 중앙 픽셀에 대한 평균화된 출력 신호를 멀티플렉서(84)의 제2입력(B)에 제공한다. 이러한 처리는 픽셀 데이타가 인접한 세 라인에 대한 스프라이트 화상을 가로질러 수평방향으로 이동함에 따라 인접한 세 라인의 대응 픽셀에 대한 스프라이트 데이타로서 중앙행(도2의 픽셀 어셈블리 버퍼(52)의 출력 라인 1)의 각 픽셀에 대해 계속된다.

도7을 참조하면, 본 발명에 따라 그래픽(스프라이트)에 대해 수평방향의 선택적인 확대를 제공하기 위한 도2에 도시된 데이타 파이프(50)의 일부를 형성하는 픽셀 버퍼 데이타 파이프 및 확대 회로(98)의 볼록도를 도시하고 있다. 픽셀 버퍼 데이터 파이프 및 확대회로(98)(제2확대 변경 수단으로도 언급됨)는 픽셀 선택 판독 전용 메모리(PIXEL SELECT ROM)(100), 멀티플렉서 드라이브 판독전용 메모리(MUX DRIVE ROM)(102), 사이클 제어 3비트 카운터(104)(사이클 제어 수단으로도 언급됨), 오프셋 제어 2비트 가산기(106)(픽셀 멀티플렉싱 수단으로도 언급됨) 및 픽셀 멀티플렉서(108)(픽셀 멀티플렉싱 수단으로도 언급됨)를 포함한다. 버스(45)는 메모리 제어기 및 스프라이트 상태 머신(42)(도2에 도시됨)을 통하여 그래픽 메모리(38)(도2에 도시됨)로부터 얻은 제어 데이타를 (a) 픽셀 선택 판독전용 메모리(ROM)(100)의 F 입력단자로의 4비트 수평 분수 확대 제어 신호 및 (b) 멀티플렉서 드라이브 ROM(102)의 I 입력 단자로의 2비트 정수 확대 제어 신호로서 제공한다.

버스(39)는 픽셀 멀티플렉서(108)의 A 입력 단자로의 4개의 8비트 유입 그래픽 픽셀을 포함하는 32비트 픽셀 데이타 신호를 제공한다. 픽셀 선택 ROM(100)은 도체(111)를 통하여 사이클 제어 3비트 카운터(104)로부터 클록 신호를 클록 입력 단자에서 수신하며, 출력 단자 0으로부터 버스(113)를 통하여 멀티플렉서 드라이브 ROM(102)의 입력 단자 B로 4비트 픽셀 선택 제어 신호를 출력한다. 사이클 제어 3비트 카운터(104)는 도체(110)를 통하여 입력 단자 C에서 클록 신호를 수신하고 도체(111)를 통하여 클록신호를 픽셀 선택 ROM(100)에 제공한다. 또한, 사이클 제어 3비트 카운터(104)는 도체(118)를 통하여 H입력 단자에서 멀티플렉서 드라이브 ROM(102)으로부터 홀드(HOLD)제어 신호를 선택적으로 수신하고, 버스(117)를 통하여 CY 출력 단자로부터 멀티플렉서 드라이브 ROM(102)의 CY 입력 단자로 3비트 사이클 제어 신호를 선택적으로 전송한다. 멀티플렉서 드라이브 ROM(102)은 버스(115)를 통하여 출력 단자 NP로부터 오프셋 제어 2비트 가산기(106)의 입력 단자 NP로 2비트 픽셀 수(No. Pixel) 제어 신호를 선택적으로 전송하며, 또한 버스(116)를 통하여 오프셋 제어 2비트 가산기(106)의 0S 출력 단자로부터 전송된 2비트 오프셋 제어 신호를 입력 단자 0S에서 수신한다. 추가로, 멀티플렉서 드라이브 ROM(102)은 버스(120)를 통하여 출력단자 0로부터 픽셀 멀티플렉서(108)의 입력 단자 B로 16비트 제어 신호를 출력한다. 픽셀 멀티플렉서(108)는 도체(110)를 통하여 입력 단자 C에서 클록 신호를 수신하고, 버스(49)를 통하여 픽셀 어셈블리 버퍼(52)로의 전송하기 위해 출력 단자 0로부터의 4개의 8비트 유출 그래픽 픽셀을 포함하는 32비트 워드를 출력한다.

픽셀 버퍼 데이타 파이프 및 확대 회로(98)는 그래픽 메모리(38)로부터 픽셀 어셈블리 버퍼(52)로의 전송동안 비디오 데이타를 축소 또는 확대하여 텔레비전 스크린으로 연속하여 전송할 수 있게 한다. 픽셀 버퍼 데이타 파이프 및 확대 회로(98)의 확대 범위는 1/16단위로 정상적인 크기의 1/16에서 4배까지의 범위를 갖는다.

즉, 1/2, 5/16 및 1은 모두 유효한 확대이다. 상기한 범위는 소망하는 바에 따라 확대 또는 축소될 수 있으며 픽셀 버퍼 데이타 파이프 및 확대 회로(98)는 픽셀 데이타가 그래픽 메모리(38)를 떠난 후에 픽셀 데이타를 처리하여 그래픽 메모리(38)의 내용에는 영향을 주지않음을 알 수 있을 것이다. 따라서, 그래픽 메모리(38)에 기억된 이미지를 건드리거나 영향을 줄 필요없이 4비트 분수 확대 제어 신호 및 2비트 정수 확대 제어 신호를 포함하는 확대 제어 워드를 변경하는 메모리 제어기 및 스프라이트 상태 머신(42)에 의해 동적인 줌이 가능하다. 간단하게 픽셀 버퍼 데이타 파이프 및 확대 회로(98)가 하는 일은 요구되는 확대와 일치하는 비율로 픽셀 또는 라인을 생략하거나 반복하는 것뿐이다.

정상적인 상황에서, 픽셀의 생략은 픽셀 컬러 및 휘도의 변화가 텔레비전 시스템의 정상적인 대역폭 제한을 초과할 수 있으므로 텔레비전 스크린상에 수용하기 어려운 비디오 인공물을 생성할 수 있다. 특히, 텔레비전이 디스플레이할 수 있는 최대 대역폭은 4㎒이다. 예컨대, 흑에서 백으로의 변화는 통상의 샘플링율에서 대략 3개의 픽셀에 걸쳐 실행되는데, 이는 휘도 변화가 이보다 적인 픽셀로는 텔레비전 시스템의 대역폭내에서 이루어질 수 없기 때문이다. 따라서, 변화부의 중간 2개의 픽셀이 생략되면, 텔레비전 시스템의 4㎒ 대역폭 명세에서 허용되는 것보다 상당히 고속인 흑에서 백으로의 변화가 존재할 것이다. 이는 에지 즉 변화부를 따라 지퍼링라인 현상을 발생한다. 2개의 스프라이트가 서로의 상부에 위치하거나 서로 오버레이될 때 매우 급격한 변화를 얻을 수 있는데, 이는 바로 인접한 픽셀의 두 컬러가 무엇일지 즉각적으로 알지 못하기 때문이다. 매우 급격한 비디오 변화를 야기하도록 스프라이트를 겹칠 때 픽셀이 픽셀 버퍼 데이타 파이프 및 확대 회로(98)에서 제거되거나 지워지면 동일한 현상이 발생한다. 따라서, 생성되는 이러한 인공물을 피하기 위해 스프라이트를 인접으로 인한 대역폭의 감소를 주의해야 한다. 컨발버(68)(도3 및 도6에 도시됨)는 주파수 제한 용량내에서 급격한 변화의 대역폭을 감소시킴으로써 스프라이트 에지를 필터링하기 위해 제공된다. 2차원 컨발버(68)는 픽셀을 생략함으로써 가시화될 수 있는 인공물을 제거(smooth out)하므로 픽셀 버퍼 데이타 파이프 및 확대 회로(98)에서 크게 감소될 수 있다. 힘든 작업이 작은 ROM인 픽셀 선택 ROM(100) 및 멀티플렉서 드라이브 ROM(102)에서 효과적으로 실행된다. 이상 기술한 바는 픽셀이 단순히 수평방향으로 생략되거나 반복되는 것을 나타낸다. 원리적으로도 맞는 것이지만, 픽셀 데이타가 8비트 컬러 파렛트화(256 컬러) 또는 16비트 YCrCb(TUV) 포맷으로 기억될 수 있으며 개선된 전송 대역폭을 위해 32 비트 와이드 그래픽 메모리(38)에서 팩화 될 수 있다는 것을 이해해야 한다.

1/16 내지 15/16의 범위의 1보다 작은 확대를 위해 서로다른 수의 픽셀이 4 유입 픽셀의 부그룹의 픽셀과 4 유출 픽셀의 부그룹의 픽셀간의 전송에서 생략되며, 이러한 전송은 전체 16픽셀 그룹상에서 행해진다. 하기의 표1은 픽셀 선택 ROM(100)에서 코팅되고 기억되어 텔레비전 수상기에서 개선된 화질을 제공하기 위해 1/16 확대 단위에 대한 고른 가능한 선택을 제공한다. 표1의 열에서 1은 픽셀이 사용됨을 나타내고, 0는 픽셀이 생략되거나 유출 픽셀 그룹중 하나로 전송 되지 않음을 나타낸다. 예컨대, 픽셀 0이 1/16 확대를 위해 사용되고, 픽셀 0.5 및 10은 3/16 확대를 위해 사용되며, 픽셀 0, 4, 8 및 12는 4/16 확대를 위해 사용된다. 따라서, 픽셀 선택 ROM(100)은 전체 256 비트로 매우 작다.

[표 1]

선택된 픽셀15 - - - - - - - - - 0	1/16
0000 0000 0000 0000	0
0000 0000 0000 0001	1
0000 0001 0000 0001	2
0000 0100 0010 0001	3
0001 0001 0001 0001	4
0001 0010 0100 1001	5
0010 0101 0100 0101	6
0010 1001 0101 0101	7
0101 0101 0101 0101	8
0101 0101 1001 1011	9
0101 1011 0101 1011	10
0110 1101 1011 0111	11
0111 0111 0111 0111	12
0111 1011 1101 1111	13
0111 1111 0111 1111	14
0111 1111 1111 1111	15

동작시, 4비트 수평 분수 확대 제어 워드는 버스(45)를 통하여 픽셀 선택 ROM(100)의 F 입력 단자에서 수신된다. 상기 4비트 수평 분수 확대 제어 워드는 상기한 표1을 입력하고 언제든지 버스(113)을 통하여 멀티플렉서 드라이브 ROM(102)으로 전송될(각 픽셀 0-3, 4-7, 8-11 또는 12-15에 대한) 적당한 4비트 제어 워드를 얻는 데 사용된다. 각 확대 레벨에서 4개조의 선택된 4비트 픽셀중에서 하나를 순차적으로 선택하는 2비트 이진 카운터가 픽셀 선택 ROM(100)에 있다. 상기 카운터는 버스(111)로부터의 각 클록 입력시 순차적으로 카운터업한다. 예컨대, 8/16의 확대를 위해 수신된 4비트 수평 분수 확대 제어 워드는 이진으로 1000(10진으로 8)이며, 4개의 픽셀 0-3, 4-7, 8-11 및 12-15 각각에 대해 전송된 4비트 제어 워드는 이진 0101로서 코딩되어 16 비트에 8개의 1을 제공한다. 각 4비트 제어 워드는 버스(120)를 통하여 0 출력 단자로부터 픽셀 멀티플렉서(108)이 B 입력 단자로 전송되는 16비트 제어 워드를 발생하기 위해 버스(45)를 통하여 I 입력단자에서 수신된 특히 정수 확대 제어 신호와 함께 사용하도록 멀티 플렉서 드라이브 ROM(102)의 B 입력 단자에서 수신된다.

1보다 큰 확대를 위해, 미리 결정된 소정의 픽셀이 1회이상 전송되어 확대된 형상을 제공한다. 특히, 1내지의 확대 범위에서 모든 픽셀은 한번 전송되고 특정 픽셀은 사용하는 분수 확대 분수를 위해 표1에 나타낸 바와같이 2회 전송된다.

예컨대,의 확대를 위해 모든 픽셀은 한번(1의 확대를 위해) 전송되고 픽셀 0, 5 및 10은 2회(3/16 확대를 위해) 전송된다. 유사하게, 2 내지의 확대 범위를 위해 각 픽셀은 확대의 정수부분을 위해 2회 전송되고, 특정 픽셀은 확대의 분수 부분을 위해 표1에 나타낸 바와같이 3회 전송된다. 또한, 3 내지의 확대 범위를 위해 각 픽셀은 적어도 3회 전송되고 4번째의 픽셀 전송은 표1에 도시한 확대의 분수 부분에 따른다.

도8, 도9 및 도10을 참조하면, 1 확대, 1/2 확대 및확대 각각을 위해 픽셀 멀티플렉서(108)(도7에 도시됨)내에서 제1워드/타임 0 사이클 및 제2워드/타임 1 사이클동안 32비트 입력 버퍼(130) 및 32비트 출력 버퍼(131)간의 4개의 픽셀의 전송을 도시하고 있다. 픽셀 멀티플렉서(108)는 단일 입력 버퍼(130) 및 단일 출력 버퍼(131) 만을 포함하며 버퍼(130, 131)는 멀티플렉싱 전송을 실행하는 각 연속하는 사이클동안 사용된다. 도8에 도시된 바와같이, 분수 확대 없는 1 확대를 위해 모든 픽셀은 단 1회사용된다. 따라서, 예컨대, 4개의 8비트 픽셀 0, 1, 2 및 3에 대한 데이타는 워드/타임 0 사이클동안 버스(39)를 통하여 (도7에 도시됨) 입력 버퍼(130)의 픽셀 위치 P0, P1, P2 및 P3로 입력된다. 픽셀 멀티플렉서(108)는 멀티플렉서 드라이브 ROM(102)(도7에 도시됨)으로부터 버스(120)상의 16비트 제어 신호에 응답하여 픽셀 0, 1, 2 및 3이 출력 버퍼(131)내의 픽셀 위치 P0, P1, P2 및 P3로 직접 전송(멀티플렉싱)되게 한다. 일단 출력 버퍼(131)가 채워지면, 상기 버퍼에 기억된 4개의 픽셀에 대한 32비트 데이타는 버스(51)를 통하여 픽셀 어셈블리 버퍼(52)로 전송되며, 출력 버퍼(131)는 4번의 연속적인 전송을 할 수 있다. 이와 유사하게, 다음 워드/타임 1 사이클 동안 다음 4개의 8비트 픽셀 4, 5, 6 및 7이 버스(39)를 통하여 입력 버퍼(130)의 픽셀 위치 P0, P1, P2 및 P3로 입력되고, 출력 버퍼(131)의 각 픽셀 위치 P0, P1, P2 및 P3로 직접 존송되어 픽셀 어셈블리 버퍼(52)로 전송된다. 이러한 처리는 그래픽 메모리(38)(도2에 도시됨)로부터 메모리 제어기 및 스프라이트 상태 머신(42)(도2에 도시됨)을 통하여 픽셀 어셈블리 버퍼(52)로 4픽셀의 세트들에 수신된 16개의 픽셀의 픽셀 전송을 완료하도록 16픽셀 그룹의 나머지 8개의 픽셀(픽셀 8-15)이 워드/타임 2 사이클 및 워드/타임 3 사이클동안 계속된다.

도9를 참조하면, 워드/타임 0 사이클 및 워드/타임 1 사이클동안 1/2 확대를 위한 픽셀 전송이 도시되어 있다. 요망되는 확대가 1보다 작으므로, 사용되는 픽셀은 표1에서 1로 지시된 픽셀들만이 사용되므로 8/16 확대에 있어서는 픽셀 0, 2, 4, 6, 8, 10, 12 및 14이다. 따라서, 워드/타임 0 사이클동안 16픽셀 그룹의 픽셀 0, 1, 2 및 3에 대한 데이타는 출력버퍼(130)의 각 픽셀 위치 P0, P1, P2 및 P3로 입력된다. 픽셀 멀티플렉서(108)는 멀티플렉서 드라이브 ROM(102)(도7에 도시됨)으로부터 버스(120)상의 16비트 제어 신호에 응답하여 픽셀 0 및 2가 워트/타임 0 사이클동안 출력 버퍼(131)의 픽셀 위치 PO 및 PI으로 전송되게 한다. 다음 V 워드/타임 1 사이클동안 16 픽셀 그룹의 다음 4개의 8비트 픽셀 4, 5, 6 및 7은 버스(39)를 통하여 입력 버퍼(130)의 각 픽셀 위치 P0, P1, P2 및 P3로 입력되고 픽셀4(P0 위치) 및 픽셀 6(P2 위치)은 출력 버퍼(131)의 각 픽셀 위치 P2 및 P3로 전송된다. 이러한 픽셀 4 및 6의 나중 전송은 실제로 워드/타임 1 사이클동안 단일 입력 및 출력 버퍼(130, 131)간에서 일어나는 것과 같이 워드/타임 0 사이클에서 점선으로 도시되어 있다. 출력 버퍼(131)가 채워지면, 상기 버퍼에 기억된 4개의 입력 픽셀(0, 2, 4, 6)에 대한 32비트 데이타는 워드/타임 1 사이클동안 버스(51)를 통하여 픽셀 어셈블리 버퍼(52)(도2에 도시됨)로 전송된다. 이러한 처리는 요망되는 1/2 확대를 위해 수신된 픽셀 0, 2, 4, 6, 8, 10, 12 및 14의 픽셀 어셈블리 버퍼(52)로의 픽셀 전송을 완료하도록 워드/타임 2 사이클 및 워드/타임 3 사이블 동안 16 픽셀 그룹중 나머지 8 픽셀(픽셀 8-11 및 12-15)에 대해 상응하는 방식으로 계속된다.

도10을 참조하면, 워드/타임 0 사이클 및 워드/타임 1 사이클동안확대를 위한 픽셀 전송이 도시되어 있다. 정수 2 확대를 위해 각 픽셀은 2회 사용되며, 1/2(8/16)의 분수 확대를 위해 표1에서 1로 지시되는 확대 8/16를 위한 픽셀 0, 2, 4, 6, 8, 10, 12 및 14인 픽셀들만이 3회 사용된다. 한 픽셀이 1회이상 사용되는 경우에, 픽셀은 출력 버퍼(131)의 바로 인접 픽셀 위치로 전송된다. 따라서, 워드/타임 0 사이클동안 16 픽셀 그룹중 픽셀 0, 1, 2 및 3에 대한 데이타는 입력 버퍼(130)의 각 픽셀 위치 P0, P1, P2 및 P3로 입력된다. 픽셀 멀티플렉서(108)는 멀티플렉서 드라이브 ROM(102)(도7에 도시함)으로부터 버스(120)상의 16비트 제어 신호에 응답하여 픽셀 0가 정수 2 확대를 위해 워드/타임 0 사이클동안 출력 버퍼(131)의 픽셀 위치 P0 및 P1으로 전송되게 하고 또한 픽셀 0가 1/2 분수 확대를 위해 출력 버퍼(131)의 픽셀 위치 P2로전송되게 한다. 따라서 픽셀 0은 3회 사용된다. 또한, 픽셀 위치 P1의 픽셀 1은 워드/타임 0 사이클동안 출력 버퍼(131)의 픽셀 위치 P3로 전송된다. 출력 버퍼(131)가 4 픽셀에 대한 데이타로 채워지면, 32비트 워드는 버스(51)를 통하여 픽셀 어셈블리 버퍼(52)로 출력되어, 출력 버퍼(131)는 더 많은 전송을 수용할 수 있다. 다음 워드/타임 1 사이클동안, 픽셀의 일부만이 워드/타임 0 사이클동안 전송되었으므로 이미 입력 버퍼(130)에 있는 픽셀 0-3에 대한 데이타가 사용된다. 특히, 입력 버퍼(130)내의 입력 픽셀 위치 P1의 픽셀 1에 대한 데이타는 출력 버퍼(131)의 픽셀 위치 P0로 전송되어 확대값 부분 2를 위해 픽셀 1의 2회 사용을 완료한다. 픽셀 1은 확대 8/16을 위해서는 사용되지 않으므로, 입력 픽셀 1에 대한 전송은 완료된다. 입력 픽셀 2가확대를 위해 3회 사용되므로, 입력 버퍼(130)의 픽셀 위치 P2의 픽셀 2는 출력 버퍼(131)의 각 픽셀 위치 P1-P3으로 전송된다. 출력 버퍼(131)가 4 픽셀에 대한 데이타로 다시 채워지면, 32비트 워드는 버스(51)를 통하여 픽셀 어셈블리 버퍼(52)로 출력된다. 워드/타임 1동안 실제로 일어나는 픽셀 위치 P1 및 P2의 전송은 하나의 입력 및 출력 버퍼(130, 131)만이 실제로 존재하므로 워드/타임 0 사이클에서 점선으로 표시되어 있다. 이미 기억된 입력 픽셀 위치 P3를 2회 사용하고 또한 16픽셀 그룹중 다른 12픽셀(픽셀(4-150) 각각을 연속하는 워드/타임 사이클동안 2회 또는 3회 사용하기 위해 16픽셀 그룹을 형성하는 픽셀 3-15 각각을 적절히 전송하기 위한 이러한 처리가 계속된다. 도7를 다시 참조하면, 멀티플렉서 드라이브 ROM(102)은 (a) 버스(45)를 통하여 확대값의 정수 부분, (b) 버스(113)를 통하여 픽셀 선택 ROM(100)으로부터 확대값의 분수 부분을 위해 각 4-픽셀 그룹에서 사용되는 픽셀을 지시하는 제어 신호, (c) 버스(116)를 통하여 워드 정렬(오프셋)을 정의하는 오프셋 제어 2비트 가산기(106)로부터의 2비트 제어 신호 및 (d) 버스(117)를 통하여 사이클 제어 3비트 가산기(104)로부터의 3비트 제어 신호를 수신한다. 이들 입력 신호로부터, 멀티플렉서 드라이브 ROM(102)은 버스(120)를 통하여 픽셀 멀티플렉서로의 전송을 위해 16비트 출력 신호를 발생한다. 멀티플렉서 드라이브 ROM(102)은 별도의 요망되는 정수 및/또는 분수 확대, 워드 정렬(오프셋) 및 워드/타임 사이클을 각각 정의하는 16비트 ROM 코드열을 기억하는데, ROM 코드중 하나는 16비트 제어 워드로서 각 워드/타임 사이클동안 픽셀 멀티플렉서로 출력된다.

도11 및 도12를 참조하면, 멀티플렉서 드라이브 ROM(102)의 동작을 기술하는 멀티페이지 4.5Mbytes 엑셀 스프레드시이트의 제1 및 중간 페이지를 각각 도시하고 있다. 스프레드시이트는 버스(45)를 통하여 수신되는 0, 1, 2 또는 3 정수 확대를 표현하는 정수 확대 코드를 위한 2비트 정수 코드, (b) 버스(116)를 통하여 오프셋 제어 2비트 가산기(106)으로부터 수신되는 0, 1, 2 또는 3 오프셋을 표현하는 2비트 오프셋 코드, (c) 버스(113)를 통하여 픽셀 선택 ROM(100)으로부터 수신된 0 내지 15/16 범위에서 1/16 단위로 분수 확대값을 표현하는 4비트 선택 코드 및 (d) 버스(117)를 통하여 사이클 제어 3비트 가산기(104)로부터 수신된 0, 1, 2, 3, 4, 5, 6 또는 7 워드/타임 사이클중 하나를 표현하는 3비트 사이클 코드에 대한 코드를 나타내는 입력 코드라는 라벨의 4 컬럼을 포함한다. 예컨대, 도12의 라인(135)상에서 정수이진 코드 10는 10진으로 확대 2를 나타내고, 오프셋 이진코드 11은 오프셋 3 카운트를 나타내고, 선택이진 코드 0000는 분수 확대 0를 나타내며, 사이클 이진 코드 000는 워드/타임 사이클 0를 나타낸다. 즉, 라인(135)은 입력 신호가 워드/타임 사이클 0동안 오프셋 3 카운트를 갖는 정확하게 2.0 확대를 나타낼때 사용된다.

출력 버퍼(131)(도8-10에 도시됨)가 제1의 4-픽셀 워드의 4 픽셀의 전송이 완료되고 4픽셀에 대한 제2의 32비트 입력 워드가 버스(39)상에서 수신된 후 완전히 공백이지 않을 경우가 존재할 수 있음을 이해할 수 있을 것이다. 이는 이전 전송에서 출력 버퍼(131)가 채워지지 않았을때 입력 버퍼(130)(도8-10에 도시됨)의 특정 픽셀 위치에 위치한 제2입력 워드의 픽셀이 출력 버퍼(131)의 다른 픽셀 위치로 가도록 해야 할 수도 있다. 따라서, 입력 버퍼(130)은 픽셀 위치 P0에 있는 입력 픽셀(a) 오프셋 0에 대해서 출력 버퍼(131)이 픽셀 위치 P0로 직접 전송되고, (b) 오프셋 1에 대해서는 출력 버프(131)의 픽셀 위치 P1으로 전송되며, (c) 오프셋 2에 대해서는 출력 버퍼(131)의 픽셀 위치 P2전송되며, (d) 오프셋 3에 대해서는 출력 버퍼(131)의 픽셀 위치 P3로 전송된다. 특히, 도12의 라인(135)는 워드/타임 사이클 0동안 오프셋 3 카운트를 갖는 정확하게 2.0 확대를 나타내는 입력 신호용으로 사용된다. 즉, 오프셋 코드는 출력 버퍼(131)의 지시된 출력 픽셀 위치로 입력 버퍼(130)의 입력 픽셀을 전송하는데 사용된다. 따라서, 4개의 입력 신호는 스프레드시이트의 어느 라인이 멀티플렉서 드라이브 ROM(102)에 의해 버스(120)를 통하여 픽셀 멀티플렉서(108)(도7에 도시됨)로 전송되는 16비트 출력 신호(ROM 코드 컬럼에 도시함)를 발생하는데 사용되는지를 판정한다. 특정 확대, 오프셋 및 워드/타임 사이클 000에 대한 스프레드시이트의 한 라인(예컨대 도12의 라인 135 또는 138)이 4-픽셀 그룹의 전송 개시를 위해 일단 사용되면, 스프레드시이트의 연속하는 라인(예컨대, 라인 136-137 또는 139-140)은 4-픽셀 전송이 완료할 때까지 연속하는 사이클동안 사용된다.

워드/타임 사이클동안 입력 버퍼(130)의 어떤 입력 픽셀 위치가 출력 버퍼(131)의 어떤 출력 픽셀 위치로 전송되는지를 나타내는 16 멀티플렉서 접속[MUX Connections(from-to)] 컬럼이 스프레드시이트의 중앙에 도시되어 있다. 상기 멀티플렉서 접속 타이틀 바로 아래에 있는 라인은 4개의 0, 4개의 1, 4개의 2 및 4개의 3이 우측으로부터 좌측으로 연속하여 도시되어 있는데, 0, 1, 2 또는 3은 입력 버퍼(130)의 각 유입 픽셀 0, 1, 2 또는 3를 표현한다. 그 아래의 다음 라인은 우측에서 좌측으로 0, 1, 2 및 3의 4개의 그룹이 도시되어 있는데, 0, 1, 2 또는 3은 출력 버퍼(131)의 각 유출 픽셀 0, 1, 2또는 3을 표현한다. 특히, 도12의 라인 135에서 입력 버퍼(130)의 유입 픽셀 0이 출력 버퍼(131)의 유출 픽셀 3으로의 전송이 사이클 0동안 오프셋 3으로 이루어짐을 나타내는 하나의 1이 멀티플렉서 접속 컬럼에 도시되어 있다. 이러한 전송은 이전에 전송된 픽셀을 픽셀 위치 P0-P2에 기억한 출력 버퍼(131)를 채우고, 출력 버퍼(131)에 기억된 픽셀 데이타는 버스(49)를 통하여 픽셀 어셈블리 버퍼(52)로 전송된다. 따라서, 유입된 픽셀 0는 확대 2를 위해 워드/타임 사이클 0에서 1회 사용되었다.

도12의 라인 136상에 도시된 다음 사이클 1동안, 멀티플렉서 접속 컬럼의 1들은 유입 픽셀 0가 출력 픽셀 0으로 전송되어 확대 2를 위한 유입 픽셀 0의 사용이 완료하고, 유입 픽셀 1이 유출 픽셀 1 및 2로 전송되어 유출 픽셀 1의 이중 사용이 완료하며 유입 픽셀 2가 유출 픽셀 3으로 전송됨을 나타낸다. 이러한 전송을 출력 버퍼(131)를 채우며, 출력 버퍼(131)에 기억된 데이타는 버스(51)를 통하여 픽셀 어셈블리 버퍼(52)로 전송된다. 도12의 라인 137에 도시된 다음 사이클 2동안, 멀티플렉서 접속 컬럼의 1들은 유입 픽셀 2가 출력 픽셀 0로 전송되어 확대 2를 위한 유입 픽셀 2이 사용이 완료하고, 유입 픽셀 3이 유출 픽셀 1 및 2에 전송되어 유입 픽셀 3의 이중 사용이 완료함을 나타낸다. 이로써 초기 오프셋 3으로 인하여 완료하는데 2싸이클이 아닌 3사이클이 소요되는 오프셋 3을 갖는 확대 2의 파라미터에 대해 입력 버퍼(130)에 기억된 픽셀 0-3의 전송을 완료한다. 출력 버퍼(131)가 출력 버퍼(131)의 유출 픽셀 3에 또다른 픽셀을 위한 공간을 여전히 가지므로, 유출 픽셀 3은 예컨대 도 12의 라인 135-137을 재사용하거나 오프셋 3 및 사이클 0과 미리 결정된 소정의 확대를 갖는 스프레드시이트의 일부 다른 라인을 사용하여 버스(45)를 통하여 입력 버퍼(130)에 수신되는 제2의 32비트 4-픽셀 워드의 제1 전송에서 채워지게 된다. 스프레드시이트에서 출력측은 어떤 횡열상의 최대 4 픽셀만을 수용할 수 있는데, 상기 최대 4픽셀은 출력 픽셀 위치 0, 1, 2 및 3으로 전송되어야 함을 알 수 있을 것이다. 이는 어떠한 한 사이클에서 겨우 하나의 픽셀이 출력 버퍼(131)의 어떤 한 출력 픽셀 위치로 전송될 수 있기 때문이다.

스프레드시이트의 좌측 칼럼은 순차적인 워드/타임 사이클동안 멀티플렉서 드라이브 ROM(102)에 의해 출력되는 16비트 코드인 ROM 코드를 제공한다. 픽셀 멀티플렉서(108)는 ROM 코드를 사용하여 입력 버퍼(130)의 32비트 픽셀 데이타 워드에 현재 기억된 4픽셀이 출력 버퍼(131)로 픽셀 전송되게 한다. 멀티플렉서 드라이브ROM(102)으로부터의 16비트 출력 제어 신호는 이후에 상세히 설명되는 바와같이 최종 32비트 출력 버퍼로 픽셀 멀티플렉싱(108)의 출력을 래칭하는 것을 제어한다. 특히, 각 라인상의 ROM 코드는 스프레드시이트의 16 멀티플렉서 접속 컬럼의 이진버전을 표현하는 16비트 코드일 뿐이다. 예컨대, 도12의 라인 135상의 ROM코드는 우측에서 좌측으로 각 유입 픽셀 3333, 2222, 1111 및 0000에 대한 멀티플렉서 접속의 4-컬럼에 대한 이진값을 표현하는 16진 코드인 0008로 도시되어 있다. 즉, 라인 135상의 4개의 유입 픽셀 0 칼럼에 대한 4개의 최우측 멀티플렉서 접속 컬럼의 1000은 0008 ROM 코드의 최우측 16진 코드 번호를 형성하는 이진 8을 표현한다. 이와 유사하게, 라인 135상이 모든 다른 멀티플렉서 접속 칼럼은 4개의 유입 픽셀 1, 2 및 3에 대해 0이므로 0008 ROM 코드에 대한 최좌측 나머지를 형성하는 000 16진 코드를 제공한다. 스프레드시이트의 다른 각 횡열에 대한 ROM 코드는 관련 멀티플렉서 접속 컬럼으로부터 동일한 방식으로 결정될 수 있다. 16진 코드는 A 내지 F인데, ROM 코드의 C는 이진 1100(10진으로 12)을 나타내고, E는 이진 1110(10진으로 14)를 나타낸다. A, B, C, D, E 및 F는 ROM 코드의 특정 위치에 있어서 10진수 10, 11, 12, 13, 14 및 15를 표현할 수 있다.

스프레드시이트의 제어 코드 컬럼 및 O/V(오버플로우) 컬럼은 4픽셀 32비트 워드의 픽셀 전송을 완료하는데 더이상 따르는 것이 있는지의 여부를 나타낸다. 특히, 제어 코드는 사용되는 오프셋값을 계산하기 위해 버스(115)상으로 오프셋 제어 2비트 가산기(106)(도7에 도시됨)로 전송되는 2비트 코드이다. 오프셋 제어 2비트 가산기(106)는 스프레드시이트의 오프셋 입력 코드 컬럼에 도시한 결정된 2비트 오프셋 코드를 버스(116)를 통하여 멀티플렉서 드라이브 ROM(102)으로 다시 전송한다. 제어 코드 컬럼이 4는 지시된 픽셀 전송후에 4픽셀이 지시된 픽셀 전송후에 현재 출력 버퍼(131)에 있다는 것을 나타낸다. 따라서, 도12의 라인 135에서 0 유입 픽셀의 3 유출 픽셀로의 전송(멀티플렉서 접속 컬럼아래에 도시됨)함으로써 4개의 픽셀이 출력 버퍼(131)를 채우게 된다. 라인 136상에서, 4개의 픽셀이 전송되어 다시 출력 버퍼(131)를 채운다. 라인 137상에서, 3개이 입력 픽셀이 일련의 다음 전송에 이용되는 출력 픽셀 3을 남겨두고 출력 픽셀 0,1 및 2로 전송된다. 채워진 출력 버퍼(131)의 출력 픽셀의 상태가 라인 135에서 전송 개시이전의 상태와 완전히 동일하므로, 오프셋은 변하지 않으며, 제어 코드는 오프셋에 변화가 생기지 않음을 나타내는 0를 나타낸다. 즉, 4-픽셀 워드에 대한 전체 전송수는 4의 배수이며, 오프셋은 다음이 순차적인 4픽셀 워드의 연속적인 전송동안 변하지 않는다. 라인 135-137에서, 멀티플렉서 접속 컬럼에 도시된 전체 전송수는 8 픽셀 전송과 동일하다. 4의 배수인 픽셀 전송회수는 결과적으로 오프셋 3이 유지되고 라인 127의 제어 코드 컬럼은 0이 되게 한다. 도12의 라인 138-140에서, 사이클 0-2동안 4-픽셀 워드의 전송을 완료하기 위한 멀티플렉서 접속에 도시된 전체 9 픽셀 전송수가 도시되어 있다. 결과적으로, 라인 140상의 제어 코드의 1은 다음 4-픽셀 워드의 픽셀을 전송하는데 사용하는 오프셋 코드가 현재의 3 오프셋으로부터 새로운 0 오프셋으로 1씩 증가되어야 함을 나타낸다.

O/V(오버플로우) 컬럼의 1은 상기 라인상의 멀티플렉서 접속 컬럼에 도시된 전송이 완료된 후에 4-픽셀 전송을 완료하는데 더 많은 픽셀 전송이 필요함을 나타낸다. O/V 컬럼의 0는 상기 라인상에서 멀티플렉서 접속 컬럼에 도시된 전송이 완료된 후 4-픽셀 전송을 완료하는데 필요한 전송이 완료하였음을 나타낸다. 남아있는 최우측 액티브 라인 컬럼은 사이클이 적어도 하나의 픽셀 전송을 포함할때 1을 포함하고 사이클이 하나의 픽셀 전송도 포함하지 않을 때 0을 포함한다. 멀티플렉서 드라이브 ROM(102)은 스프레드시이트의 최좌측 3 컬럼에 도시된 ROM 코드를 기억하며, 스프레드시이트를 조사하기 위해 동시에 수신된 4개의 입력 코드를 사용하여 어떤 16비트 ROM 코드가 각 사이클동안 버스(120)를 통하여 픽셀 멀티플렉서(108)로 전송되는지를 판정함을 이해할 수 있을 것이다. 픽셀 멀티플렉서(108)는 지시된 픽셀 전송을 행하기 위해 각 사이클동안 제공된 16비트 ROM 코드를 사용한다. 스프레드시이트가 4개의 입력 코드 컬럼에 대해 각 가능한 상태를 다룰 수 있는 라인을 포함하고 있음을 이해할 수 있을 것이다.

다시 도7을 참조하면, 사이클 제어 3비트 카운터(104)는 입력 단자 C에서 클록 신호를 수신하고 버스(117)를 통한 멀티플렉서 드라이버 ROM(102)으로서 전송을 위해 스프레드시이트에 도시된 3비트 사이클 코드를 발생한다. 멀티플렉서 드라이브 ROM(102)은 도체(118)를 통하여 사이클 제어 3비트 카운터(104)로 홀드 신호를 다시 전송한다. 홀드 신호는 스프레드시이트의 O/V컬럼 아래에 도시된 코드이다. O/V 컬럼의 1은 홀드신호를 발생하고, 적어도 하나이상의 사이클이 현재의 4-픽셀 워드의 전송을 완료하는데 필요하기 때문에 입력 버퍼(130)에 기억된 입력 픽셀이 유지되어야 함을 나타낸다. 홀드신호는 사이클 제어 3비트 카운터(104)의 사이클 카운터가 계속 실행되게 하고 픽셀 선택 ROM(100)이 새로운 분수 확대값을 버스(113)를 통하여 멀티플랙서 드라이브 ROM(102)에 제공하는 것을 중지시킨다. 이로써 4-픽셀 워드에 대한 모든 전송이 특정 확대값을 위해 필요한 사이클동안 완료될 때까지 분수 확대값을 유지한다.

지금까지 수평 즉 X 방향으로만의 확대 처리를 개시하였다. X 및 Y(수직)방향의 확대 인자는 서로 독립적으로 설정될 수 있음을 이해할 수 있을 것이다. 수직(Y)방향의 확대 인자 처리는 수평(X)방향의 확대 인자처리보다 간단하다. 수직 방향의 확대 인자 처리는 메모리 제어기 및 스프라이트 상태 머신(42)에서 행해진다.

도13을 참조하면, 본 발명에 따라 수직방향의 확대 인자를 처리하는 수직 로직 회로(160)의 블록도가 도시되어 있다. 수직 로직회로(160)는 제1확대 변경 수단으로서 언급될 수 있다. 수직 로직회로(160)는 감산기(161), 1/확대 판독전용 메모리(1/MAG ROM)(164)(확대 반전 수단으로도 언급됨) 및 승산회로(MULTIPLY)(168)(승산 수단으로도 언급됨)를 포함한다. 감산기(161)은 표준 NTSC 비디오 화상의 525 수평라인중 어떤 라인이 현재 텔레비전 수상기상의 디스플레이를 위해 액세스되고 있는가를 나타내는 Y라인 카운트 신호를 버스(162)를 통하여 수신한다. Y라인 카운트 신호는 메모리 제어기 및 스프라이트 상태 머신(42)의 라인 카운터(도시생략)로부터 얻는다. 감산기(161)는 또한 도2의 그래픽 메모리(38)에 기억된 특정 스프라이트 엔트리의 스프라이트 제어로부터 본래 얻어진 Y 스프라이트 위치 신호를 버스(163)를 통하여 수신한다. Y 스프라이트 위치 신호를 처리되고 있는 스프라이트(그래픽)의 개시 라인 번호를 나타낸다. 감산기(161)는 현재 수신된 Y라인 카운트 신호의 값으로 부터 Y 스프라이트 위치 신호를 감산하여 버스(167)상으로 승산회로(168)로 전송되는 결과 스프라이트 라인 카운트 출력 신호를 발생한다. 1/확대 ROM(164)은 1/확대 인자로서 엔코드되며, 얼마나 많은 라인들이 생략되거나 반복될 것인가를 나타내는 출력 신호를 버스(166)상으로 발생한다. 특히, 1/확대 ROM(164)은 버스(165)를 통하여 사용될 현재의 확대 인자(MAG.)를 수신하여 버스(166)를 통하여 승산회로(168)로 전송하기 위해 상기 수신된 확대 인자를 역(1/MAG.)으로 변환한다. 이러한 방식으로, 승산회로(168)의 로직은 버스(167)를 통하여 수신된 스프라이트 라인 카운트 출력 신호를 버스(165)를 통하여 1/확대 ROM(164)에 의해 수신된 확대 인자로 실제로 나눈다. 예컨대, 버스(165)상에서 수신된 1/2 확대는 버스(166)상으로 승산회로(168)로 전송되는 2.0 출력 확대 신호로 1/확대 ROM(164)에 의해 해석된다. 이와 동시에, Y라인 카운트가 예컨대 110이라는 값에 있는 Y 스프라이트 개시 위치 신호가 예컨대 스프라이트의 개시 라인 110을 나타낸다면, 버스(167)를 통하여 감산기(161)에 의해 전송된 스프라이트 라인은 0 값을 갖는다. 승산회로(168)는 버스(167)를 통하여 수신된 0번 스프라이트 라인과 버스(166)를 통하여 수신된 2.0 확대를 곱하여 버스(169)를 통하여 출력 스프라이트 라인 어드레스 신호 0을 생성한다. 다음 주기에서, Y 라인 카운트는 111값이고 Y 스프라이트 개시 위치 신호는 여전히 스프라이트에 대한 개시 라인을 110으로 나타내어 버스(167)를 통하여 감산기(161)에 의해 전송된 스프라이트 라인은 1값을 갖는다. 승산회로(168)는 버스(167)를 통하여 수신된 스프라이트 라인 1과 버스(166)을 통하여 수신된 2.0 확대를 곱하여 버스(169)를 통하여 출력 스프라이트 라인 어드레스 신호 2를 생선한다. 따라서, 버스(167)상의 Y라인 카운트가 연속하는 각 주기동안 1만큼씩 증가함에 따라 버스(169)를 통한 출력 스프라이트 라인 어드레스 신호는 2만큼씩 증가한다. 버스(169)상의 출력 스프라이트 라인 어드레스 신호는 스프라이트의 매두번째(짝수번호) 라인을 사용하고 스프라이트의 홀수번호 라인을 건너뛰게 하여 1/2 이미지 스프라이트 크기를 생성한다. 이와 유사하게, 버스(165)상으로 수신된 확대 2는 버스(166)상으로 승산회로(168)로 전송되는 출력 확대 신호 0.5로 1/확대 ROM(164)에 의해 해석된다. 따라서, 버스(167)를 통하여 감산기(161)로부터 순차적인 스프라이트 라인값 0 및 1을 수신하는 승산회로(168)의 예시적인 상태 및 1/확대 ROM(164)으로부터 버스(166)을 통한 0.5 확대에 대한 승산회로(168)의 승산 결과는 버스(169)를 통하여 0값의 출력 스프라이트 라인 어드레스 신호를 발생하고 그다음으로 0.5값의 출력 스프라이트 라인 어드레스 신호를 발생한다. 승산회로(168)는 승산결과의 정수부분만을 출력하는데, 상기 승산결과값 0.5에 대해서는 0값을 갖는 스프라이트 라인 어드레스 신호가 출력됨을 이해할 수 있을 것이다. 이와 유사하게, 버스(167)를 통하여 감산기(161)로부터 수신된 연속하는 값 2 및 3을 갖는 스프라이트 라인 및 버스(166)를 통한 0.5 확대에 대해 순차적인 사이클동안 버스(169)를 통하여 승산 회로(168)에 의해 출력된 2개의 순차적인 스프라이트 라인 어드레스는 각각 값 1을 갖는다. 따라서, 버스(165)를 통하여 1/확대 ROM(164)에 의해 수신된 2.0 확대에 대해 버스(169)를 통하여 승산회로(168)에 의해 출력되는 출력 스프라이트 라인 어드레스 신호는 항상 2회 사용된다.

도14를 참조하면, 본 발명에 따라 도7에 도시된 픽셀 버퍼 데이타 파이프 및 확대 회로(98)의 제 1 부를 실시하기 위한 회로도가 도시되어 있다. 특히, 도14는 픽셀 선택 판독전용 메모리(ROM)(100), 멀티플렉서 드라이브 ROM(102), 사이클 제어 3비트 카운트(104)(점선 사각형내에 도시됨), 오프셋 제어 2비트 가산기(106)(점선 사각형내에 도시됨), 픽셀 멀티플렉서의 제1부(108)(점선 사각형내에 도시됨) 및 인버터(222)를 도시하고 있다.

사이클 제어 3비트 카운터(104)는 제1, 제2, 제3, 제4 및 제5D 타입 플립플롭(200, 202, 204, 206, 208), 제1 및 제2 2-입력 NAND 메이트(210, 212) 및 제1, 제2 및 제3인버터(214, 216, 218)를 포함한다. 도체(11)상으로 외부에서 발생된 클록 신호는 출력이 플립플롭(200)의 CLK 입력 단자에 접속되는 인버터(214)의 입력에 접속된다. 플립플롭(202)은 도체(110)를 통하여 CLK 입력 단자에서 외부에서 발생된 클록 신호를 집적 수신한다. 플립플롭(200)은 멀티플렉서 드라이브 ROM(102)의 홀드 출력 단자로부터 D 입력 단자에서 홀드 신호를 수신한다. 제1 플립플롭(200)의 Q 출력단자는 제2플립플롭(202)의 D 입력 단자에 직접 접속된다. 제1 및 제2 플립플롭(200, 202)의 NQ출력단자에서 발생되는 클록 출력 신호는 제1 NAND게이트(210)의 각 입력에 접속된다. Next 신호를 제공하는 제1 NAND 게이트(210)의 출력은 출력이 제2NAND 게이트(212) 및 메모리 제어기 및 스프라이트 상태 머신(42)에 접속되는 제2인버터(216)의 입력에 접속된다. Next 신호는 도8-10에 도시한 바와 같은 연속적인 전송을 위해 버스(39)를 통하여 다음 4-픽셀 워드가 픽셀 멀티플렉서(108)(도7에 도시됨)로 입력되도록 하나의 4-픽셀 전송이 완료함을 나타낸다. NAND 게이트(212)는 도체(110)로부터 제2입력에서 클록 신호를 수신한다, (인버터(216)로부터의) NAND 게이트(212)의 다른 입력이 하이일때 다음 워드 요구(WORD REQ) 신호를 발생하기 위해 NAND 게이트(212)의 출력은 출력이 픽셀 선택 ROM(100)의 CLK 출력 및 메모리 제어기 및 스프라이트 상태 머신(42)에 접속되는 인버터(218)의 입력에 접속된다. 플립플롭(200, 202)은 플립플롭(200, 202)을 리셋하기 위해 R 입력에서 인버터(222)의 출력으로부터의 반전된 TRANSGER 신호를 각각 수신한다.

플립플롭(204)은 CLK 입력 단자에서 도체(110)부터 클록 신호를 수신한다. 제2인터버(216)로부터의 출력 신호는 플립플롭(204, 206, 208)의 R 입력 단자에 접속된다. 플립플롭(204, 206, 208)은 버스(117)를 통하여 멀티플렉서 드라이브 ROM(102)의 사이클(CYCLE) 입력에 접속된다., 플립플롭(204, 206, 208)은 3비트 사이클 코드 (0-7의 이진범위)의 비트 0, 1 및 2를 발생하고, 순차적으로 코딩된 이진 사이클 출력 신호를 버스(117)를 통하여 Q 출력 단자로부터 멀티플렉서 드라이브 ROM의 사이클 입력으로 전송한다. 플립플롭(204)의 D 단자는 플립플롭(204)의 NQ 단자 및 플립플롭(206)의 CLK 단자에 접속된다. 이와 유사하게, 플립플롭(206)의 D단자는 플립플롭(206)의 NQ 단자 및 플립플롭(208)의 CLK 단자에 접속된다. 플립플롭(208)의 D단자는 플립플롭(208)의 NQ 단자에 접속된다. 플립플롭(200, 202), NAND 게이트(210, 212) 및 인버터(214, 216, 218)는 32비트 4-픽셀 워드의 모든 전송이 픽셀 멀티플렉서(108)에서 완료될 때까지 픽셀 선택 ROM(100)에서 분수 확대값을 유지하는 기능을 한다. 또한, 플립플롭(204, 206, 208)은 적절한 ROM 코드(도11 및 도12에 대해 설명됨)를 각 사이클동안 픽셀 멀티플렉서(108)에 전송하기 위해 순차적인 사이클 신호를 멀티플렉서 드라이브 ROM(102)에 제공한다.

픽셀 선택 ROM(100)은 CLK 입력 단자에서 버스(111)를 통하여 사이클 제어 3비트 가산기(104)로부터(특히 인버터(218)의 출력으로부터) 클록 신호를 수신하고, 리셋 입자 단자에서 인버터(222) 및 도체(224)를 통하여 리셋(TRANSFER) 신호를 수신한다. 또한, 픽셀 선택 ROM(100)은 F 입력 단자에서 버스(45)를 통하여 메모리 제어기 및 스프라이트 상태 머신으로부터 4비트 분수 확대 신호를 수신한다. 픽셀 선택 ROM(100)의 출력 단자(0)로부터의 4비트 출력 신호는 버스(113)를 통하여 멀티 플렉서 드라이브 ROM(102)의 B 입력단자로 전송된다.

오프셋 제어 2비트 가산기(106)는 제1 및 제2가산기(230, 232)와 제1 및 제2D 타입 플립플롭(234, 236)을 포함한다. 가산기(230, 232)는 제1입력단자(A)에서 버스(115)를 통하여 멀티플렉서 드라이브 ROM(102)의 NP 입력단자로부터 전송되는 2비트 No Pixel 신호의 비트 0 및 1을 각각 수신한다. 가산기(230, 232)의 각 출력 단자(SUM)는 플립플롭(234, 236)의 D 입력 단자에 각각 접속된다. 플립플롭(234, 236)의 출력단자(Q)의 출력 신호는 버스(116)를 통하여 멀티플렉서 드라이브 ROM(102)의 오프셋 입력단자로 전송되는 2비트 오프셋 신호의 0 비트 및 1 비트를 표현한다. 또한, 제1 및 제2플립플롭(234, 236)의 1-비트 출력 신호는 제1 및 제2 가산기(230, 232)의 제2입력단자(B)로 각각 재입력된다. 플립플롭(234, 236)의 CLK 입력은 인버터(218)의 출력에 접속되는 버스(111)에 접속된다. 도체(224)상의 리셋(TRANSFER) 신호는 플립플롭(234, 236)의 각 리셋(R) 입력 단자에 제공된다. 동작시, 제1 및 제2 가산기(230, 232)는 버스(115)를 통하여 2비트 No. Pixel이 비트 0 및 1을 각각 수신하고, 이와함께 플립플롭(234, 236)은 2비트 오프셋 신호의 비트 0 및 1을 각각 발생한다. 오프셋 제어 2비트 가산기(106)는 도시한 2비트 오프셋 코드(도11 및 도12의 스프레드시이트의 오프셋 입력 코드 컬럼에 도시됨)을 버스(116)를 통하여 멀티플렉서 드라이브 ROM(102)으로 재전송한다.

멀티플렉서 드라이브 ROM(102)은 사이클 입력 단자에서 버스(117)를 통하여 사이클 제어 3비트 카운터로부터 3비트 사이클 신호를 수신하고, B입력 단자에서 버스(113)를 통하여 픽셀 선택 ROM(100)으로부터 4비트 출력 신호를 수신하고, 오프셋 입력 단자에서 버스(116)를 통하여 오프셋 제어 2비트 가산기(106)으로부터 2비트 오프셋 신호를 수신하며, I 입력 단자에서 버스(45)를 통하여 메모리 제어기 및 스프라이트 상태 머신(42)으로부터 2비트 정수 확대 신호(MAF5 : 4)를 수신한다. 멀티플렉서 드라이브 ROM(102)은 도11 및 도12의 스프레드시이트에 대해 기술한 바와 같이 16비트 ROM 코드 워드를 0 출력으로부터 픽셀 멀티플렉서(108)로 전송한다.

필셀 멀티플렉서(108)의 제1부(점선 사각형내에 도시됨)는 제1 내지 제9 NOR 게이트(250-258), 인버터(260) 및 D타입 플립플롭(262)을 포함한다. NOR 게이트(250)는 독립된 입력에서 버스(120)상으로 수신된 16비트 ROM 코드 워드의 비트 0, 4, 8 및 12를 수신하고, NOR 게이트(251)는 독립된 입력에서 16비트 ROM 코드 워드의 비트 1, 5, 9 및 13을 수신하고, NOR 게이트(252)는 독립된 입력에서 16비트 ROM 코드 워드의 비트 2, 6, 10 및 14를 수신하며, NOR 게이트(253)는 독립된 입력에서 16비트 ROM 코드 워드의 비트 3, 7, 11 및 15를 수신한다. NOR 게이트(250, 251, 252, 253)로부터의 출력 신호는 NOR 게이트(254, 255, 256, 257)의 제2입력단자(B)에서 수신된다. NOR 게이트(253)의 출력은 출력이 플립플롭(262)의 D 입력단자에 접속되는 인버터(260)의 입력에 도체(264)를 통하여 접속된다. 도체(110) 상의 클록 신호는 각 NOR 게이트(254, 255, 256, 257)의 제1입력 단자(A)에 인가된다. 번호가 0, 1, 2 및 3인 단일 비트는 NOR 게이트(254, 255, 256, 257)로부터 각각 출력되어, 버스(268)상으로 전송되는 4비트 기록 타이밍 신호로 결합된다. 도체(110)상으로 전달되는 클록 신호는 플립플롭(262)의 CLK 입력 단자 및 제9 NOR 게이트(258)의 B 입력에 접속된다. 도체(224)상의 전달되는 전송/리셋 신호는 플립플롭(262)의 R 입력 단자에 접속되고, 플립플롭(262)의 NQ 출력 단자로부터의 출력 신호는 NOR 게이트(258)의 A입력단자에 접속된다. NOR 게이트(258)는 도체(266)상으로 전송되는 래치 출력 신호를 발생한다.

도15를 참조하면, 본 발명에 따라 도7에 도시한 픽셀 버퍼 데이타 파이프 및 확대 회로(108)의 제2부(점선 사각형내에 도시됨)에 대한 회로도가 도시되어 있다. 픽셀 버퍼 데이타 파이프 및 확대 회로(108)의 제2부는 쿼드 옥탈 래치(300), 퀴드 옥탈 멀티플렉서(304), 제1내지 제8옥탈 지연부(310-317), 17개의 인버터(330-346) 및 4입력 NAND 게이트(350)를 포함한다. 쿼드 옥탑 래치(300)는 제1입력(A)에서 버스(39)를 통하여 메모리 제어기 및 스프라이트 상태 머신(42)으로부터(4개의 8비트 픽셀용) 32비트 워드와 상기 32비트 워드를 포획하기 위해 입력 B에서 도체(301)상으로 워드 래치 신호를 수신한다. 쿼드 옥탈 래치(300)는 출력 0에서 포획된 32비트 워드를 출력하여 32비트의 각 픽셀 0, 1, 2 및 3에 대한 8비트가 버스(302)를 통하여 쿼드 옥탈 멀티플렉서(304)의 A, B, C 및 D입력으로 입력된다. 멀티플렉서 드라이브(MUX DRIVE)의 16 비트(비트 0-15)는 옥탁 멀티플렉서(304)의 독립된 입력(SEL 0-15)에서 버스(120)를 통하여 멀티플렉서 드라이브 ROM(102)(도7 및 도14에 도시됨)로부터 수신된다. 16비트 멀티플렉서 드라이브 신호는 멀티플렉서 드라이브 ROM(102)에 제시되는 특정 입력 파라미터 세트(확대, 오프셋 및 사이클)에 대해 도11 및 도12의 스프레드시이트에서 알 수 있는 바와 같이 16비트 ROM 코드를 표현한다. 쿼드 옥탈 멀티플렉서(304)내에서, 버스(302)를 통하여 입력 A, B, C 및 D에서 수신된 4개의 8비트 픽셀은 버스(120)를 통하여 멀티플렉서 드라이브 신호에서 수신된 ROM 코드에 따라 적절한 출력 0, 1, 2 및 3으로 전송된다. 쿼드 옥탈 멀티플렉서(304)의 출력 0, 1, 2 및 3에서 출력된 픽셀신호는 옥탈 지연부(310, 311, 312, 313)의 D 입력으로 래치된다.

도14의 NOR 게이트(254-257)에 의해 버스(268)를 통하여 4비트 기록 타이밍 신호의 비트 0, 1, 2 및 3의 각 인버터(330, 332, 333, 335, 336, 338, 339, 341)의 입력에서 수신된다. 특히, 기록 타이밍 신호의 비트 0의 인버터(330, 332)의 입력에서 수신된다. 인버터(330)로부터의 출력은 출력이 제1옥탈 지연부(310)의 CLKB 입력에 접속되는 인버터(331)의 입력에 접속된다. 인버터(332)의 출력은 제1옥탈 지연부(310)의 CLK 입력에 접속된다. 기록 타이밍 신호의 비트 1은 인버터(333, 335)의 입력에서 수신된다. 인버터(333)로부터의 출력은 출력이 제2옥탈 지연부(311)은 CLKB 입력에 접속되는 인버터(334)의 입력에 접속된다. 인버터(335)의 출력은 제2옥탈지연부(311)의 CLK에 접속된다. 기록 타이밍신호의 비트 2는 인버터(336,338)의 입력에서 수신된다. 인버터(336)로부터의 출력은 출력이 제3옥탈 지연부(9312)의 CLKB 입력에 접속되는 인버터(337)의 입력에 접속된다. 인버터(338)의 출력은 제3옥탈 지연부(312)의 CLK 입력에 접속된다. 기록 타이밍 신호의 비트 3은 인버터(339, 341)의 입력에서 수신된다. 인버터(339)로부터의 출력은 출력이 제4옥탈 지연부(313)의 CLKB 입력에 접속되는 인버터(340)의 입력에 접속된다. 인버터(341)의 출력은 제4옥탈 지연부(313)의 CLK 입력에 접속된다. 옥탈 지연부(310-313)의 CLK 입력은 NAND 게이트(350)의 독립된 입력에 접속되고, NAND 게이트(350)로부터의 출력은 출력이 인버터(346)의 입력에 접속되는 인버터(345)의 입력에 접속된다. 인버터(346)의 출력은 옥탈 멀티플렉서(304)의 CLK 입력에 접속된다.

옥탈 지연부(310-313)으로부터의 출력은 각 버스(360-363)를 통하여 옥탈 지연부(314-317)의 D 입력 단자에 접속된다. 도14의 NOR 게이트(258)의 출력에서 발생된 래치 신호는 인버터(342, 344)의 각 입력에서 수신된다. 인버터(342)로부터의 출력은 출력이 각 옥탈 지연부(314-317)의 CLKB 입력에 접속되는 인버터(343)의 입력 접속된다. 인버터(344)의 출력은 각 옥탈 지연부(314-317)의 CLK입력에 접속된다. 옥탈 지연부(314-317)의 Q 출력은 버스(51)에 접속되어 WORD OUT 신호를 제공한다.

동작시, 제1 내지 제4 8비트 픽셀을 포함하는 32비트 워드는 버스(302)를 통하여 옥탈 멀티플렉서(304)의 각 입력 A, B, C 및 D에서 수신된다. 제1 내지 제4 8비트 픽셀은 버스(120)를 통하여 멀티플렉서 드라이브 신호에서 수신된 ROM 코드에 따라 옥탈 멀티플렉서(304)의 선택된 출력이 0, 1, 2 및 3으로 전송(멀티플렉싱)되어, 버스(268)를 통하여 수신된 타이밍 신호에 의해 옥탈 지연부(310, 311, 312, 313)로 래치된다. 옥탈 지연부(310, 311, 312 313)에 일시적으로 기억된 픽셀은 도체(266)상에서의 래치 신호의 수신시 옥탈 지연부(314, 315, 316, 317)에서 재래치된다.

각 옥탈 지연부(314-317)로부터 출력된 8비트 픽셀 워드는 버스(51)를 통하여 픽셀 어셈블리 버퍼(52)(도7에 도시됨)로 전송되는 32비트 출력 워드(WORD OUT)로 형성된다.

도16을 참조하면, 본 발명에 따라 도7 및 도15에 도시된 픽셀 멀티플렉서(108)내에서 사용되는 쿼드 옥탈 멀티플렉스(304)(점선 사각형내에 도시됨)의 블록도가 도시되어 있다. 쿼드 옥탈 멀티플렉서(304)는 제1내지 제4 옥탈 다이나믹 멀티플렉서(400-403)를 포함한다. 4픽셀 워드의 픽셀 0, 1, 2 및 3에 대한 데이타는 버스(302)를 통하여 옥탈 멀티플렉서(304)의 입력 A, B, C 및 D에서 쿼드 옥탈 래치(300)(도15에만 도시됨)로부터 수신된다. 입력 A, B, C 및 D는 각 제1 내지 제4옥탈 다이나믹 멀티플렉서(400-403)의 데이타 0, 데이타 1, 데이타 2 및 데이타 3 입력에 접속된다. 버스(120)를 통하여 멀티플렉서 드라이브 ROM(102)(도7 및 도14에 도시됨)로부터 수신된 16비트 ROM 코드의 선택 0(SEL 0), SEL 4, SEL 8 및 SEL 12 비트는 버스 섹션(410)을 통하여 제1옥탈 다이나믹 멀티플렉서(400)의 SEL 입력 단자에 접속된다. 버스(120)를 통하여 멀티플렉서 드라이브 ROM(102)로 부터 수신된 16비트 ROM 코드의 선택 1(SEL1), SEL 5, SEL 9 및 SEL 13 비트는 버스 섹션(411)을 통하여 제2옥탈 다이나믹 멀티플렉서(401)의 SEL 입력 단자에 접속된다. 버스(120)를 통하여 멀티플렉서 드라이브 ROM(102)로부터 수신된 16비트 ROM 코드의 선택 2(SEL 2), SEL 6, SEL 10 및 SEL 14 비트는 버스 섹션(412)을 통하여 제3옥탈 다이나믹 멀티플렉서(402)의 SEL 입력 단자에 접속된다. 버스(120)를 통하여 멀티플렉서 드라이브 ROM(102)로부터 수신된 16비트 ROM 코드의 선택 3(SEL 2), SEL 7, SEL 11 및 SEL 15 비트의 버스 섹션(413)을 통하여 제4옥탈 다이나믹 멀티플렉서(403)의 SEL 입력 단자에 접속된다. 제1 내지 제4 옥탈 다이나믹 멀티플렉서(400-403) 각각은 CLK 입력 단자에서 외부로 발생된 클록 신호를 수신한다. 제1 내지 제4옥탈 다이나믹 멀티플렉서(400-403)의 출력 단자는 8비트 픽셀 OUT 0, OUT 1, OUT 2 및 OUT 3 신호를 각 옥탈 지연부(310-313)(도15에 도시됨)에 전송한다.

동작시, 제1 내지 제4옥탈 다이나믹 멀티플렉서(400-403) 각각은 버스(302)를 통하여 입력 A, B, C 및 D에서 데이타 워드의 4 픽셀에 대한 데이타를 수신하고 버스(120)를 통하여 16비트 ROM 코드의 서로 다르게 지정된 4 비트를 수신한다. 16비트 ROM 코드는 도11 및 도12에 도시된 스프레드시이트로부터 전달된다. 제1옥탈 다이나믹 멀티플렉서(400)는 버스(120)를 통하여 수신된 ROM 코드의 0, 4, 8 및 12 비트중 하나에 존재하는 이진 1에 응답하여 버스(302)를 통하여 수신된 4개의 픽셀중 하나에 대한 또는 그 아무것에도 대하지 않은 8비트 데이타를 출력(OUT) 단자로 멀티플렉싱한다. 제2옥탈 다이나믹 멀티플렉싱(401)은 버스(302)를 통하여 수신된 4개의 픽셀중 하나에 대한 또는 그 아무것에도 대하지 않은 8비트 데이타를 버스(120)를 통하여 수신된 ROM 코드의 1, 5, 9 및 13 비트중 하나에 존재하는 이진 1에 응답하여 출력(OUT) 단자로 멀티플렉싱한다. 제3옥탈 다이나믹 멀티플렉서(402)는 버스(302)를 통하여 수신된 4개의 픽셀중 하나에 대한 또는 아무것에도 대하지 않은 8비트 데이타를 버스(120)를 통하여 수신된 ROM 코드의 2, 6, 10 및 14 비트중 하나에 존재하는 이진 1에 응답하여 출력(OUT) 단자로 멀티 플렉싱 한다. 제4옥탈 다이나믹 멀티플렉서(402)는 버스(302)를 통하여 수신된 4개의 픽셀중 하나에 대한 또는 그 아무것에도 대하지 않은 8비트 데이타를 버스(120)를 통하여 수신된 ROM 코드의 3, 7, 11 및 15 비트중 하나에 존재하는 이진에 응답하여 출력(OUT) 단자로 멀티플렉싱한다. 특히 제1내지 제4옥탈 다이나믹 멀티플렉서(400-403)는 도8, 도9 및 도10에 대해 기술한 바와같이 각 사이클동안 도11 및 도12에 도시한 스프레드시이트에 대해 기술했던 ROM 코드를 사용하여 유입 픽셀 0, 1, 2 및 3을 전송(멀티플렉싱)하는 기능을 한다.

상기한 본발명의 특정 실시예는 본 발명의 일반적인 원리를 설명하고 있을 뿐임을 이해할 수 있을 것이다. 원리가 본 발명과 일치하는 다양한 변경이 당업자에 의해 이루어질 수 있다. 예컨대, 본 발명이 가입자 케이블 박스 유닛(10)내에서 사용되는 것에 대해 기술하였지만, 본 발명은 예컨대 텔레비전 신호가 방송되기 이전의 제작 편집국에서 사용될 수 있음을 이해할 수 있을 것이다. 즉, 본 발명은 후에 원격 가입자 위치에서 텔레비전 신호를 조작하기 보다 방송되기 이전의 최초의 제작물을 제작하기 위한 텔레비전 제작시 사용될 수 있다. 이는 화상의 화질 및 해상도는 편집이 제작시 또는 이후의 가입자 위치에서 행해졌는가의 여부에 관계없이 동일하므로 가능하다. 따라서, 제작물이 가입자의 비월주사식 텔레비전 세트상에 보여지기 전에 편집이 어디에선가 행해진다면 화질 또는 해상도가 편집되지 않은 텔레비전 제작물에서 더 양호할 수도 있다는 따위는 문제가 되지 않는다.

본 발명은 그래픽 이미지를 텔레비전 스크린상에 디스플레이하기 전에 그래픽 메모리로부터 텔레비전 스크린으로 비디오 그래픽 데이타 신호를 전송하는 동안 비디오 그래픽을 축소하거나 확대할 수 있다.

Claims

텔레비전 수상기에 그래픽 이미지를 디스플레이하기 이전에 그래픽의 확대를 변경하기 위한 장치에 있어서, 1보다 작은 수직 확대 인자의 수신시 그래픽의 미리 결정된 소정의 수평라인의 전송을 선택적으로 금지하고 1보다 큰 수직 확대 인자의 수신시 그래픽의 미리 결정된 소정의 수평라인의 전송을 선택적으로 반복하도록 그래픽 라인 어드레스 출력 신호를 발생시킴으로써 수직방향으로 미리 결정된 소정의 독립된 제1확대 인자만큼 그래픽의 확대를 변경하는 제1확대 변경 수단과, 상기 제1확대 변경 수단의 그래픽 라인 어드레스 출력 신호에 의해 전송되도록 지시된 그래픽의 수평라인의 전송에 응답하여 미리 결정된 소정의 독립된 제2수평 확대 인자만큼 수평방향으로 그래픽의 확대를 변경하며, 1보다 작거나 같은 수평 확대 인자에 대해 상기 장치의 각 출력 신호의 전송을 위해 X 픽셀의 전송 그룹으로 멀티플렉싱되는 각 X 픽셀의 수신그룹중에서 미리 결정된 소정의 N 픽셀을 선택하며(N≤X) 상기 장치의 각 출력 신호의 전송을 위해 1보다 큰 수평 정수 확대인자에 대응하여 미리 결정된 소정의 정수만큼 각 수신 X 픽셀그룹의 픽셀을 반복하는 제2확대 변경 수단을 포함하는 것을 특징으로 하는 장치.
제1항에 있어서, 상기 제1확대 변경 수단은 수신된 독립적인 제1수직 확대인자의 값을 반전시키고 상기 반전된 수직 확대 인자를 나타내는 출력 신호를 발생시키는 확대 반전 수단과, 상기 확대 반전 수단으로부터의 출력 신호와 현재 액세스되고 있는 그래픽의 수평라인의 번호를 표현하는 입력 신호에 응답하여 수직 확대 처리에서 사용될 그래픽의 라인번호를 나타내는 출력 신호를 발생하기 위해 그래픽의 수평라인 번호와 반전된 수직 확대 인자를 곱하는 승산 수단을 포함하는 것을 특징으로 하는 장치.
제2항에 있어서, 상기 제1확대 변경수단은 액세스되고 있는 텔레비전 수상기의 디스플레이의 현재 라인번호로부터 액세스되고 있는 그래픽의 개시 수평라인의 번호를 검산하여 현재 지시되고 있는 그래픽의 수평라인의 번호를 나타내는 출력신호를 상기 승산수단으로 발생하는 감산기를 추가로 포함하는 것을 특징으로 하는 장치.
제1항에 있어서, 상기 제2확대 변경 수단은 수신된 수평 분수 확대값에 응답하여 X 픽셀그룹중에서 상기 장치의 출력신호를 발생하는데 사용될 픽셀을 나타내는 수평 분수 확대 출력신호를 생성하는 픽셀 선택 판독전용 메모리(ROM)와, 상기 수평 분수 확대 출력 신호 및 수신된 정수 확대값이 응답하여 순차적인 멀티플렉싱 사이클동안 유입그룹의 다수의 Y 픽셀중의 어떤 수신된 픽셀이 유출그룹의 다수의 Y픽셀중의 어떤 출력 픽셀로 멀티플렉싱되어야 하는지를 나타내는 코딩된 독립적인 출력신호를 발생하는 멀티플렉서 드라이브 ROM과, 상기 멀티플렉서 드라이브 ROM으로부터의 코딩된 출력신호와 유입그룹의 다수의 Y 픽셀의 수신에 응답하여 장치 출력 신호를 형성하기 위해 미리 결정된 소정의 각 사이클동안 상기 유입그룹의 다수의 Y 픽셀중 미리 결정된 소정의 Y 픽셀을 상기 유출그룹의 다수의 Y 픽셀중 미리 결정된 소정의 Y 픽셀로 멀티플렉싱하는 픽셀 멀티플렉싱 수단을 포함하는 것을 특징으로 하는 장치.
제4항에 있어서, 클록 신호에 응답하여 상기 멀티플렉서 드라이브 ROM 으로의 전송을 위해 미리 결정된 소정수의 순차적인 사이클 신호를 생성하는 사이클 제어수단과, 적어도 하나의 사이클동안 유입그룹의 다수의 Y 픽셀의 유출그룹의 다수의 Y 픽셀중 미리 결정된 소정의 Y 픽셀로의 멀티플렉싱의 완료에 응답하여 이전의 유입그룹의 Y픽셀의 완료된 멀티플렉싱이 최종 사이클동안 유출그릅의 Y 픽셀의 모든 픽셀을 채우지 못했을 때 유출그룹의 Y 픽셀을 채우기 위해 다음 유입그룹의 다수의 Y 픽셀의 멀티플렉싱을 엇갈리게 하는(skewing) 오프셋 제어 신호를 멀티플렉서 드라이브 ROM으로 발생하는 오프셋 제어 수단을 추가로 포함하여, 상기 멀티플렉서 드라이브 ROM은 각 사이클 신호 및 상기 오프셋 제어 신호에 응답하여 미리 결정된 소정의 코딩된 독립적인 출력 신호를 상기 픽셀 멀티플렉싱 수단으로 발생하는 것을 특징으로 하는 장치.
제4항에 있어서, 상기 멀티플렉서 드라이브 ROM은 1보다 작은 수평 확대를 나타내는 상기 픽셀 선택 ROM으로부터의 수평 분수 확대 출력 신호와 수신된 수평 정수 확대값의 결합에 응답하여 유입그룹의 다수의 Y 픽셀중 미리 결정된 소정이 픽셀이 상기 수평 정수 확대값에 의해 지시되는 회수만큼 상기 픽셀 멀티플렉서에서 유출그릅의 다수의 Y 픽셀의 순차적인 픽셀로 반복적으로 멀티플렉싱되게 하는 코딩된 출력 신호를 발생하며, 상기 멀티플렉서 드라이브 ROM은 1보다 큰 수평 확대를 나타내는 상기 픽셀 선택 ROM으로부터의 수평 분수 확대 출력 신호 및 수신된 수평 정수 확대값의 결합에 응답하여 유입그룹의 다수의 Y 픽셀의 모든 픽셀이 1회 이상 픽셀 멀티플렉서에서 유출그룹의 다수의 Y 픽셀의 순차적인 픽셀로 멀티플렉싱되고 하고 유입그룹의 다수의 Y 픽셀중 미리 결정된 소정의 다른 픽셀이 수평 분수 확대 출력 신호에 의해 지시되는 대로 픽셀 멀티플렉서에서 유출그룹의 다수의 Y 픽셀의 순차적인 픽셀로 1회만 멀티플렉싱되게 하는 코딩된 출력 신호를 발생하는 것을 특징으로 하는 장치.
제4항에 있어서, 상기 멀티플렉서 드라이브 ROM은 상기 픽셀 선택 ROM이 현재 제공되는 코딩된 출력 신호를 변경하지 못하고 현재 유출그룹의 다수의 Y 픽셀의 멀티플렉싱이 완료되기 전에 다음의 유입그룹의 다수의 Y 픽셀의 수신을 금하는 홀드 제어 신호를 발생하는 것을 특징으로 하는 장치.
텔레비전 수상기상에 그래픽을 디스플레이하기 전에 그래픽의 확대를 변경하기 위한 수직 확대 변경 수단을 포함하는 장치에 있어서, 상기 수직 확대 변경 수단은 분수 및 정수값을 포함할 수 있는 수신된 수직 확대 인자의 값을 반전시키고 상기 반전된 수직 확대 인자를 표현하는 출력 신호를 발생하는 확대 반전 수단과, 상기 확대 반전 수단으로부터의 출력 신호와 현재 액세TM 되고 있는 그래픽의 수평라인의 번호를 나타내는 입력신호에 응답하여 액세스될 그래픽의 라인 번호를 표현하는 출력신호를 발생하기 위해 상기 반전된 확대 인자와 수평라인의 번호를 곱하는 승산수단을 포함하는 것을 특징으로 하는 장치.
제8항에 있어서, 상기 제1확대 변경 수단은 액세스되고 있는 텔레비전 수상기의 디스플레이의 현재 라인 번호로부터 액세스 되고 있는 그래픽의 개시 수평라인의 번호를 감산하여 현재 지시되고 있는 그래픽의 수평라인의 번호를 표현하는 출력 신호를 상기 승산수단으로 발생하는 감산기를 추가로 포함하는 것을 특징으로 하는 장치.
제8항에 있어서, 수평 확대 변경 수단을 추가로 포함되는데, 상기 수평 확대 변경 수단은 수신된 수평 분수 확대값에 응답하여 다수의 X 픽셀 그룹중에서 상기 장치의 출력 신호를 발생하는데 사용될 픽셀을 지시하는 수평 분수 확대 출력 신호를 발생하는 픽셀 선택 판독전용 메모리(ROM)와, 상기 수평 분수 확대 출력 신호와 수신된 정수 확대값에 응답하여 순차적인 멀티플렉싱 사이클동안 유입그룹의 다수의 Y 픽셀중 어떤 수신된 픽셀이 유출그룹의 다수의 Y 픽셀중 어떤 출력 픽셀로 멀티플렉싱되어야 하는지를 나타내는 코딩된 독립적인 출력신호를 발생하는 멀티플렉서 드라이브 ROM과, 상기 멀티플렉서 드라이브 ROM으로부터의 코딩된 출력 신호와 유입그룹의 다수의 Y 픽셀의 수신에 응답하여 장치 출력 신호를 형성하기 위해 미리 결정된 소정의 각 사이클동안 상기 유입그룹의 다수의 Y 픽셀중 미리 결정된 소정이 픽셀을 상기 유출그룹의 Y 픽셀중 미리 결정된 소정의 픽셀로 멀티플렉싱하는 픽셀 멀티플렉싱 수단을 포함하는 것을 특징으로 하는 장치.
제10항에 있어서, 클록 신호에 응답하여 멀티플렉서 드라이브 ROM으로의 전송을 위해 미리 결정된 소정수의 순차적인 사이클 신호를 발생하는 사이클 제어수단과, 적어도 하나의 사이클동안 유입그룹 다수의 Y 픽셀의 유출그룹의 다수의 Y 픽셀중 미리 결정된 픽셀로의 멀티플렉싱의 완료에 응답하여 이전 유입그룹의 다수의 Y 픽셀의 멀티플렉싱의 완료가 최종 사이클동안 유출그룹의 다수의 Y 픽셀의 모든 유출픽셀을 채우지 못했을 때 유출되는 다수의 Y 픽셀 그룹의 픽셀을 채우기 시작하기 위해 다음의 유입그룹의 다수의 Y 픽셀의 멀티플렉싱을 엇갈리게 하는 오프셋 제어 신호를 멀티플렉서 드라이브 ROM으로 발생하는 오프셋 제어 수단을 포함하며, 상기 멀티플렉서 드라이브 ROM은 각 사이클 신호 및 상기 오프셋 제어 신호에 응답하여 미리 결정된 소정의 코딩된 독립적인 출력 신호를 상기 픽셀 멀티플렉싱 수단으로 발생하는 것을 특징으로 하는 장치
제10항에 있어서, 상기 멀티플렉서 드라이버 ROM은 1보다 작은 확대를 나타내는 상기 픽셀 선택 ROM으로부터의 수평 분수 확대 출력 신호와 수신된 수평 정수 확대값의 결합에 응답하여 유입그룹의 다수의 Y 픽셀중의 미리 결정된 소정의 픽셀이 픽셀 멀티플렉서에서 유출그룹의 다수의 Y 픽셀의 순차적인 픽셀로 1회만 멀티플렉싱되게 하는 코딩된 출력 신호를 발생시키며, 상기 멀티플렉서 드라이브 ROM은 1보다 큰 상기 픽셀 선택 ROM 으로부터의 수평 분수 확대 출력 신호와 수신된 수평 정수 확대값의 결합에 응답하여 유입그룹의 다수의 Y 픽셀의 모든 픽셀의 픽셀 멀티플렉서에서 유출그룹의 다수의 Y 픽셀의 순차적인 픽셀로 수평 정수 확대값에 의해 지시되는 회수만큼 반복적으로 멀티플렉싱되게 하고 유입그룹의 다수의 Y 픽셀중 미리 결정된 소정의 다른 픽셀이 픽셀 멀티플렉서에서 수평 분수 확대 출력신호에 의해 지시되는 대로 유출그룹의 다수의 Y 픽셀의 순차적인 픽셀로 1회만 멀티플렉싱되게 하는 코딩된 출력 신호를 발생하는 것을 특징으로 하는 장치.
제10항에 있어서, 상기 멀티플렉싱 드라이브 ROM은 상기 픽셀 선택 ROM이 현재 제공되는 코딩된 출력 신호의 변경을 금하고 현재 유입그룹의 다수의 Y 픽셀의 멀티플렉싱이 완료하기 전에 다음 유입 그룹의 다수의 Y픽셀의 수신을 금하는 홀드제어 신호를 추가로 발생하는 것을 특징으로 하는 장치.
텔레비전 수상기상에 그래픽 이미지를 디스플레이하기 전에 그래픽의 확대를 변경하기 전에 수평 확대 변경 수단을 포함하는 장치에 있어서, 상기 수평 확대 변경 수단은 수신된 수평 분수 확대값에 응답하여 유입그룹의 다수의 X 픽셀중에서 상기 장치의 출력신호를 발생하는데 사용될 픽셀을 나타내는 수평 분수 확대 출력 신호를 발생하는 픽셀 선택 판독전용 메모리(ROM)와, 상기 수평 분수 확대 출력 신호와 수신된 수평 정수 확대값이 응답하여 순차적인 멀티플렉싱 사이클동안 유입그룹의 다수의 Y 픽셀중 어떤 수신된 픽셀이 유출그룹의 다수의 Y 픽셀의 어떤 출력 픽셀의 멀티플렉싱될 것인가를 나타내는 코딩된 독립적인 출력 신호를 발생하는 멀티플렉서 드라이브 ROM과, 상기 멀티플렉서 드라이브 ROM으로부터의 코딩된 출력 신호 및 유입그룹의 다수의 Y 픽셀의 수신에 응답하여 장치 출력 신호를 형성하기 위해 미리 결정된 소정의 사이클동안 유입그룹의 다수의 Y 픽셀중 미리 결정된 소정의 픽셀을 유출그릅의 다수의 Y 픽셀중 미리 결정된 소정의 픽셀로 멀티플렉싱하는 픽셀 멀피플렉싱 수단을 포함하는 것을 특징으로 하는 장치.
제14항에 있어서, 클록 신호에 응답하여 상기 멀티플렉서 드라이브 ROM으로의 전송을 위해 미리 결정된 소정수의 순차적인 사이클 신호를 발생하는 사이클 제어 수단과, 적어도 하나의 사이클동안 유입그룹의 다수의 Y 픽셀의 유출그룹의 다수의 Y 픽셀중 미리 결정된 픽셀로의 멀티플렉싱의 완료에 응답하여 이전이 유입그룹의 다수의 Y 픽셀의 멀티플렉싱의 완료가 최종 사이클동안 유출그룹의 다수의 Y 픽셀의 모든 유출 픽셀을 채우지 못했을 때 유출그룹의 다수의 Y 픽셀의 픽셀을 채우기 시작하기 위해 다음의 유입그룹의 다수의 Y 픽셀의 멀티플렉싱을 엇갈리게 하는 오프셋 제어 수단을 포함하며, 상기 멀티플렉서 드라이브 ROM은 각 사이클 신호 및 상기 오프셋 제어 신호에 응답하여 상기 픽셀 멀티플렉싱 수단으로 미리 결정된 소정의 코딩된 출력 신호를 발생하는 것을 특징으로 하는 장치.
제14항에 있어서, 상기 멀티플렉서 드라이브 ROM은 1보다 작은 확대를 나타내는 상기 픽셀 선택 ROM으로부터의 수평 분수 확대 출력 신호와 수신된 수평 정수 확대 값의 결합에 응답하여 유입그룹의 다수의 Y 픽셀중 미리 결정된 소정의 픽셀이 픽셀 멀티플렉서에서 유출그룹의 다수의 Y 픽셀의 순차적인 픽셀로 단 1회 멀티플렉싱되게 하는 코딩된 출력 신호를 발생시키며, 상기 멀티플렉서 드라이브 ROM은 1보다 큰 픽셀 선택 ROM으로부터의 수평 분수 확대 출력 신호와 수신된 수평 정수 확대값의 결합에 응답하여 유입그룹의 다수의 Y 픽셀의 모든 픽셀이 수평 정수 확대값에 의해 나타나는 회수만큼 픽셀 멀티플렉서에서 유출그룹이 다수의 Y 픽셀의 순차적인 픽셀로 반복적인 멀티플렉싱되게 하고 유입그룹의 다수의 Y 픽셀의 미리 결정된 픽셀이 수평 분수 확대 출력신호에 의해 지시되는 대로 픽셀 멀티플렉서에서 유출그룹의 다수의 Y 픽셀의 순차적인 픽셀로 단 1회 멀티플렉싱되게 하는 코딩된 출력 신호를 발생시키는 것을 특징으로 하는 장치.
제14항에 있어서, 상기 멀티플렉서 드라이브 ROM은 상기 픽셀 선택 ROM이 현재 제공되는 코딩된 출력 신호를 변경하지 못하게 하며 현재 유출그룹의 다수의 Y 픽셀의 멀티플렉싱이 완료되기 이전에 다음 유입그룹의 다수의 Y 픽셀의 수신을 금하는 홀드 제어 신호를 추가로 발생하는 것을 특징으로 하는 장치.
제14항에 있어서, 수직 확대 변경 수단을 추가로 포함하는데, 상기 수평 확대 변경 수단은 수신된 수직 확대 인자의 값을 반전시키고 상기 반전된 수직 확대 인자를 표현하는 출력 신호를 생성하는 확대 반전수단과, 상기 확대 반전수단으로부터의 출력 신호와 현재 액세스되고 있는 그래픽이 수평라인의 번호를 나타내는 입력신호에 응답하여 상기 반전된 수직 확대 인자와 상기 수평라인의 번호를 곱하여 액세스될 그래픽의 라인번호를 표현하는 출력 신호를 생성하는 승산수단을 포함하는 것을 특징으로 하는 장치.
제18항에 있어서, 상기 제1확대 변경 수단은 액세스 되고 있는 텔레비전 수상기의 디스플레이의 현재 라인 번호로부터 액세스되고 있는 그래픽의 개시 수평 라인 번호를 감산하여 현재 지시되어 있는 그래픽의 수평라인 번호를 표현하는 출력 신호를 상기 승산 수단으로 발생하는 감산기를 추가로 포함하는 것을 특징으로 하는 장치.