JP2001168214A

JP2001168214A - 半導体記憶装置と半導体記憶装置の製造方法

Info

Publication number: JP2001168214A
Application number: JP34786499A
Authority: JP
Inventors: Takeshi Yamaguchi; 豪山口
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-12-07
Filing date: 1999-12-07
Publication date: 2001-06-22

Abstract

(57)【要約】【課題】半導体基板と絶縁体層間の界面特性と強誘電
特性の両方の向上が望め、特性のばらつきが小さく低電
圧で高速不揮発性の半導体記憶装置を提供することを目
的とする。【解決手段】本発明は、半導体基板１上に、非晶質の
絶縁体３層、配向性を有する強誘電体層４、上部電極６
が順次形成された構成を有する半導体記憶装置である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置及
びその製造方法に係わり、特に高速不揮発性半導体記憶
装置及びその製造方法に関する。

【０００２】

【従来の技術】現在のメモリデバイスの代表例であるＤ
ＲＡＭはキャパシタがスケーリング則にのらないため、
さらなるメモリデバイスの高集積化を図るためには高誘
電率の材料の導入もしくは、新しいタイプのメモリデバ
イスの開発が必要になってきている。

【０００３】そのうち強誘電体の分極特性を用いた強誘
電体メモリは不揮発性メモリであり、さらにＤＲＡＭに
比べて高速性、低電圧、低電力、耐放射線に優れた特徴
を示す可能性があることから有望視されている。

【０００４】前記強誘電体メモリは現在反転電流検出方
式から開発が進められており、当該方式では基本セルと
して１つのＭＯＳＦＥＴ（電界効果トランジスタ）に１
つの強誘電体キャパシタを組み合わせたセルが用いられ
るが、情報読み出し時のリファレンスに用いられるリフ
ァレンスセルが必要であり、２Ｔ（トランジスタ）／２
Ｃ（キャパシタ）構造、もしくはｎ（１Ｔ／１Ｃ）＋
（１Ｔ／１Ｃ）ｒｅｆ構造となる。これでは不揮発性メ
モリは実現できてもＤＲＡＭ以上のメモリ容量の高集積
化を目指すことは困難である。

【０００５】そこで、特に強誘電体層を電界効果トラン
ジスタのゲート部とする方式（Ｍｅｔａｌ−Ｆｅｒｒｏ
ｅｌｅｃｔｒｉｃ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉ
ｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ：ＭＦＳ
ＦＥＴ方式）の電界効果型メモリが提案されており、Ｄ
ＲＡＭ以上のメモリ容量の高集積化が可能な電界効果型
強誘電体メモリとして研究が精力的に進められている。

【０００６】ＭＦＳＦＥＴ方式の電界効果型メモリセル
では電界効果トランジスタのゲート部を構成する強誘電
体層の分極状態がトランジスタのゲート電圧を変化さ
せ、あるゲート電圧でのドレイン電流の大小を記憶情報
として利用する。

【０００７】このＭＦＳＦＥＴ方式の電界効果型メモリ
の特徴は、セルサイズが１Ｔ（トランジスタ）／１Ｃ
（キャパシタ）メモリセルより小さくできること、情報
を読み出す際に書き込んだ情報を破壊せずに読み出せる
ことである。

【０００８】しかしながらこのメモリの電界効果トラン
ジスタは半導体基板と強誘電体層が直に触れ合う構造で
あるため、その界面での反応や界面準位やトラップの増
加等の問題が発生しその制御が困難であった。

【０００９】そこで、これらの問題点の解決のために半
導体基板と強誘電体層との界面にバッファ層としての絶
縁体層を入れる方式（Ｍｅｔａｌ−Ｆｅｒｒｏｅｌｅｃ
ｔｒｉｃ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ−ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔ
ｏｒ：ＭＦＩＳＦＥＴ方式）の電界効果型メモリが提案
された。

【００１０】このようなＭＦＩＳＦＥＴ方式の電界効果
型メモリにおける電界効果トランジスタには良好な分極
特性を示す強誘電体層が必要であり、同時に絶縁体層−
半導体基板との間に良好な界面特性が必須であり、絶縁
体層は良好な界面特性を保持せしめることが出来る材料
からなることが必要である。また、ゲート電圧を強誘電
体層へ有効に印加するには、バッファ層としての絶縁体
層の容量を増加させる事が必要であり、絶縁体層は薄膜
化可能な材料からなる必要がある。

【００１１】良好な分極特性を強誘電体層に求めるに
は、強誘電体層の結晶配向を制御し、ゲート電界方向と
分極出現方向が一致する配向性結晶構造の実現が有効で
ある。つまり強誘電体層の結晶化度を向上させるだけで
なく、結晶の分極出現方向がゲート電界方向に配向した
結晶粒を増加させることが重要である。

【００１２】しかし現在用いられている強誘電体層は殆
とが多結晶性の無配向膜であり、分極電荷が作る電界の
うちゲート電圧に作用する有効電界は印加電界方向成分
のみでありゲート電圧の充分な修飾が困難になる。

【００１３】そこで従来の取り組みとして、バッファ層
である絶縁体層にエピタキシャル膜もしくは高配向結晶
性膜を用いその上に強誘電体層を成膜することで、いわ
ば下地の結晶性を利用して強誘電体層の配向制御を行う
方法が試みられている。

【００１４】しかし半導体基板上に下地層として良好か
つ意図的に制御した結晶性膜を成膜する事は困難であ
り、また強誘電体層の配向制御も成功し難い。さらに絶
縁体層に結晶性膜を用いると界面順位の増加や界面拡散
等が発生し、良好な半導体基板−絶縁体層界面特性を得
る事が困難である。

【００１５】また絶縁体層としてまず半導体基板上に界
面特性の良好なＳｉＯ_２，ＳｉＮ等の非晶質絶縁体層を
形成しその上に結晶性絶縁体層を成膜して強誘電体層の
下地結晶層として用いる試みもあるが、良好な結晶性絶
縁体層が得難い事、絶縁体層のバッファ層としての容量
が低下する事から解とはなりえない。

【００１６】以上のようにＤＲＡＭと比較して高速性、
不揮発性など多くの優位点を有する電界効果型強誘電体
メモリの実現にはＭＦＩＳＦＥＴ方式の電界効果型メモ
リにおいて、強誘電体層の結晶構造を制御し結晶配向を
持たせることと同時に半導体基板と強誘電体層との間の
界面特性を保持しかつ容量の小さい絶縁体層を形成する
ことが必要であるが、従来技術によってそれを実現する
ことは困難であった。

【００１７】

【発明が解決しようとする課題】本発明は上記問題点に
鑑みてなされたもので、強誘電体層の結晶構造を制御し
高い結晶配向を有すると同時に半導体基板と強誘電体層
との間の界面特性を保持しかつ容量の小さい絶縁体層を
有し、界面特性と強誘電特性の両方の向上が望め特性の
ばらつきが小さく低電圧で高速不揮発性の半導体記憶装
置を提供することを目的とする。

【００１８】

【課題を解決するための手段】本発明は、半導体基板上
に、絶縁体層、強誘電体層及び上部電極が順次形成され
た半導体記憶装置において、前記絶縁体層が非晶質層で
あり、かつ前記強誘電体層は配向性を有する結晶を含む
層であることを特徴とする半導体記憶装置である。

【００１９】また本発明は、半導体基板上に、強誘電体
層を成膜する強誘電体層成膜工程を備える半導体記憶装
置の製造方法において、成膜された前記強誘電体層に対
し結晶性物質を接触させながら前記強誘電体層の結晶化
を行う結晶化工程をさらに具備することを特徴とする半
導体記憶装置の製造方法である。

【００２０】すなわち本発明の半導体記憶装置は、ゲー
ト部に強誘電体層を用いた電界効果トランジスタにおい
て良好な半導体基板−絶縁体層界面特性を保護するため
に絶縁体層として例えばＳｉＯ_２，ＳｉＮ等の非晶質膜
を用いると同時に、強誘電体層の分極特性を保護するた
めに強誘電体層として配向性を有する結晶を含む層を使
用する。それにより半導体基板−絶縁体層の界面特性及
び強誘電体層の分極特性に優れた電界効果型強誘電体メ
モリを提供することができる。

【００２１】また上記半導体記憶装置を得るために、そ
の製造工程において強誘電体層の結晶化工程を含み、前
記結晶化工程においてはあらかじめ形成された強誘電体
層の外部から結晶性物質を接触させながら前記強誘電体
層の結晶化を行うことによりその結晶性物質の結晶構造
情報を利用して強誘電体層を構成する結晶粒の配向を制
御するものである。

【００２２】本発明の作用についてさらに詳細に説明す
る。

【００２３】一般に強誘電体の強誘電特性とは、強誘電
体を構成するイオンが印加された電界によって双安定点
に変位し、電界を消去してもイオンが一方の安定点に残
留することで、電荷が残留する特性すなわち自発分極を
有する特性である。強誘電特性は強誘電体を構成するイ
オンの配置すなわち結晶構造に依存しており、結晶方位
の中でも分極が発現する結晶方位と発現しない結晶方位
がある。また結晶方位によってその大きさも異なる。よ
って強誘電体を用いたデバイスを考える上で強誘電体の
結晶配向特性は非常に重要な要因である事がわかる。

【００２４】一方電界効果トランジスタはゲートに印加
された電界によって半導体表面に電子・正孔が励起さ
れ、チャネルが形成され、ゲート電圧の変化をチャネル
抵抗値の変化として読み出す。よって電界効果トランジ
スタにとってゲート部の表面特性すなわち絶縁体層と半
導体基板との界面特性が特に重要である事がわかる。

【００２５】電界効果型強誘電体メモリは上記の両者を
組み合わせたデバイスであり、両方の特性を保持・改善
する必要がある。

【００２６】これらを踏まえて本発明の作用を説明す
る。

【００２７】以上のように電界効果型強誘電体メモリに
おいては、強誘電体層の結晶配向制御と絶縁体層と半導
体基板との界面特性の保護という上記のような異なる特
性を両立する必要がある。そこで本発明では界面保護と
強誘電体層の配向性の制御とを独立に制御する事にし
た。

【００２８】すなわち本発明の半導体記憶装置では従来
の強誘電体トランジスタの設計方針とは異なり、強誘電
体層の下地となる絶縁体層として結晶性絶縁体層を用い
ず、ＳｉＯ_２，ＳｉＮ等の非晶質絶縁体層を用いること
で、良好な界面特性を得る事を可能にする。

【００２９】一方ゲート部に強誘電体層を用いた電界効
果トランジスタにおいては、強誘電体層がランダムに配
向した多結晶構造膜の場合、書込みに必要な分極反転時
に分極反転に作用するのは印加電界のうち各粒子の配向
分極方向成分のみであり、十分な書込みが行われず書込
みに必要なゲート電圧が大きくなり、電源電圧の低減化
に逆行する。また読み出しにおいて、書き込みされた分
極電荷が作る電界のうちゲート電圧に作用する有効電界
は印加電界方向成分のみであり、ゲート電圧の充分な修
飾が困難になる。さらに各分極反転に関するパラメータ
は結晶方位に大きく依存するので、ランダムな配向では
特性のばらつきが大きくなり集積化に不利であり、特に
微細化を進めていくとばらつきの問題は顕著になる。

【００３０】この様な問題点を解決するために本発明の
半導体記憶装置では強誘電体層として配向性を有する結
晶を含む層、すなわち結晶配向が揃ったものを使用す
る。それによって上記のような問題は解消される。

【００３１】さらに本発明の製造方法は上記の構造の半
導体記憶装置を得るために、結晶性下地層を用いること
なく強誘電体層を形成し、形成された強誘電体層に対し
外部から結晶性物質を接触させつつ結晶化、例えば熱処
理、を行う工程を行うことによって、前記結晶性物質の
結晶性および配向性によって独立して強誘電体層の結晶
配向性を制御し、ゲート電界方向と強誘電体層の分極出
現方向が一致する配向性結晶構造を形成するものであ
る。

【００３２】強誘電体層の結晶配向性が下地以外に配置
された結晶性物質の結晶性および配向性によって制御さ
れるのは、非結晶が結晶化する過程では核となる結晶の
存在すると結晶配向に代表される結晶格子情報を容易に
受け継ぐというエピタキシャル結晶成長性を示すためで
ある。

【００３３】前記強誘電体の結晶化工程においては下地
以外の結晶性物質を用いるため、下地には結晶性は要求
されない。むしろ当該結晶性物質の結晶性を優先させる
ためには結晶性が不十分な下地の方が有利である。これ
は下地層としてＳｉＯ_２，ＳｉＮ等の非晶質物質を用い
ることが有利に働き、半導体界面特性の保護の観点から
も電界効果型強誘電体メモリの特性向上に有効に作用す
る。

【００３４】また強誘電体は分極特性に大きな異方性を
有するために、電界効果型強誘電体メモリに用いられる
強誘電体層において重要となるのは結晶化度よりもむし
ろ配向性である。本発明の製造方法においては結晶性物
質の配向性という情報を強誘電体物質に取り入れて、配
向性が制御された結晶粒を強誘電体層に発生させる事を
特徴としており、強誘電体層全体の結晶化度は特に問題
としていない。そのため非結晶中に配向結晶粒を生成さ
せるなどの設計も可能である。

【００３５】本発明の製造方法においては強誘電体層の
結晶化工程において、膜上部のみならず、横、斜めなど
あらゆる方向から適当な結晶性物質を接触させ、その結
晶格子情報を強誘電体層に受け継がせることによって、
強誘電体層の結晶配向性を意図する配向に制御すること
も可能である。

【００３６】さらに、本発明の製造方法においては、接
触させる結晶性物質の形状をパターニングする事や、温
度、雰囲気などの結晶化過程条件の制御を併用する事で
配向性結晶の量、領域、分布を制御する事が出来、デバ
イスの自由な設計を可能にする事も可能である。

【００３７】また通常薄膜では高配向及び単結晶化が困
難である結晶であってもバルク結晶を得る事は比較的容
易であるため、接触させる結晶性物質としてバルク結晶
をも用いる事が出来る本発明の製造方法は、強誘電体層
と同じ組成を有するバルク結晶を利用する事により、容
易に強誘電体層の結晶粒の配向を意図する方向に制御す
ることができる。

【００３８】上記のように本発明によれば、強誘電体層
の結晶化工程において強誘電体のエピタキシャル成長性
を十分に利用し外部から結晶情報を伝達させることによ
って、半導体基板界面を非晶質絶縁体層で保護しながら
分極特性を有効に利用できる配向に強誘電体層の結晶構
造を制御し、良好な半導体界面特性と良好な分極特性を
併せ持つ高い性能を有する電界効果型強誘電体メモリを
実現することを可能にする。

【００３９】

【発明の実施の形態】本発明にかかる半導体記憶装置
は、シリコンなどからなる半導体基板を用いた強誘電体
電界効果トランジスタを備えている。前記強誘電体電界
効果トランジスタの一例を示す断面図を図１に示す。

【００４０】例えばシリコン基板からなる基板１上には
素子分離絶縁体層２が形成されており他の素子と分離さ
れている。基板１にはソース領域７、ドレイン領域８が
形成されており、ゲート部は基板１上に非晶質絶縁体層
３、その上に配向性を有する結晶を含む強誘電体層４、
さらにその上に上部電極６が順次形成された構造であ
る。ソース領域７、ゲート部、ドレイン領域８にはそれ
ぞれソース電極１０、ゲート電極１１、ドレイン電極１
２が接続されており、それぞれの電極はパシベーション
膜９によって分離されている。

【００４１】強誘電体層４に含まれる配向性を有する結
晶は、ゲート電界をかける方向に分極発現方向が向く方
位に配向していることが望ましい。さらに強誘電体層４
においてゲート電界をかける方向に分極発現方向が向く
方位に配向性を有する結晶の含有割合は高ければ高いほ
ど望ましいが、全体の３０体積％以上より好ましくは５
０体積％以上、さらに望ましくは７０体積％以上含有さ
れていれば効果が高く得られる。

【００４２】次に図２、図３に上記半導体記憶装置（前
記強誘電体電界効果トランジスタ）の製造方法の一例を
示す断面図を示す。

【００４３】（工程１）基板１としては例えばシリコン
基板を用いることができる。通常のＭＯＳ集積回路と同
様に例えばＰ−Ｓｉからなる基板１に素子分離絶縁体層
２を形成して素子分離を行う（図２（ａ））。

【００４４】（工程２）例えば、熱酸化法を用いて基板
１上に絶縁体層３を形成する（図２（ｂ））。絶縁体層
３は界面特性の向上のため非晶質膜である必要があり、
特にＳｉＯ_２，ＳｉＮ等の非晶質膜であることが特に望
ましい。

【００４５】（工程３）次に絶縁体層３上にスパッタリ
ング法、ゾルゲル法あるいは、ＭＯＣＶＤ法等を用いて
例えば結晶化されていない非晶質の、あるいは多結晶の
強誘電体層４を塗布あるいは堆積して成膜する（図２
（ｃ））。

【００４６】強誘電体層の組成としてはたとえばＳｒＢ
ｉ_２Ｔａ_２Ｏ_９が挙げられる。強誘電体層の組成として
は、ＳｒＢｉ_２Ｔａ_２Ｏ_９の他にもＰｂ（Ｚｒ，Ｔｉ）
Ｏ_３、Ｂｉ_４Ｔｉ_３Ｏ_１２、ＰｂＴｉＯ_３、ＳｒＢｉ
（Ｔａ，Ｎｂ）_２Ｏ_９等が挙げられ、特にＳｒＢｉ_２Ｔ
ａ_２Ｏ_９、Ｂｉ_４Ｔｉ_３Ｏ_１２などのＢｉ層状酸化物強
誘電体は分極量に異方性が強く現れるため望ましい。

【００４７】この工程では強誘電体層の結晶化を促進さ
せないために、基板温度は当該強誘電体の結晶化温度未
満に保つことが望ましい。

【００４８】（工程４）前記強誘電体層４の結晶化を行
う結晶化工程を行う（図２（ｄ））。

【００４９】まず強誘電体層４上に、結晶性物質５、た
とえば単結晶ＳｒＴｉＯ_３の（１１０）面を接触させ
る。前記結晶性物質は、結晶配向性の高い物質、すなわ
ち単結晶物質であることが望ましい。また、結晶性物質
は、強誘電体層の所望の結晶方位が矛盾なく成長するよ
うな結晶構造を持つものが望ましい。例としては、強誘
電体層の所望の方位の結晶面との格子不整が少ない結晶
面を有する結晶性物質が挙げられる。

【００５０】具体例としては強誘電体層ＳｒＢｉ_２Ｔａ
_２Ｏ_９（１１６）配向結晶を得るために、結晶性物質Ｓ
ｒＴｉＯ_３（１１０）面、強誘電体層ＰＺＴ（００１）
配向結晶を得るために結晶性物質ＭｇＯ（１００）面を
利用する事が有効である。

【００５１】また、強誘電体層と同一材料のバルク結晶
を用いることは、所望の結晶面を利用すれば、いずれの
結晶面でも可能であり、格子不整を減らす観点からも非
常に有効である。

【００５２】強誘電体層４に結晶性物質５を接触させる
際は、強誘電体層と、接触させる結晶性物質は、互いに
その界面が平坦になるようにし、さらに大気圧以上の圧
力をかけて接触面積が大きくする工程を加えることが望
ましい。その一方で非晶質の強誘電体層４の結晶化は両
者の各接触点から結晶性（格子間隔、配向性等）情報を
引継ぎ、全体が矛盾のない様に伝播するため、必ずしも
強誘電体層の全面において接触させる必要はない。

【００５３】続いて、強誘電体層４に結晶性物質５を接
触させた状態で、酸素含有雰囲気中で熱処理を行うこと
によって、非晶質の強誘電体層の結晶化を行う。この場
合、結晶性物質との接触部分以外からの核成長を極力抑
えるために、通常の強誘電体層の結晶化温度よりも低温
でかつ、長時間の結晶化を行うことで、結晶性物質の配
向性を十分全体に伝播させ、高配向性強誘電体層を得る
事が望ましい。その具体的条件は、４００℃〜１０００
℃の温度範囲、特にＳｒＢｉ_２Ｔａ_２Ｏ_９では４００℃
〜８００℃、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３では４００℃〜７
００℃の温度範囲、で酸素含有雰囲気において行われる
ことが結晶成長が緩やかに進行し配向性が全体に伝播し
やすいため望ましい。

【００５４】（工程５）強誘電体層４が十分配向結晶化
した後に、例えばイオンインプラの利用、ＣＭＰ等の機
械的な手法、強誘電体層４と結晶性物質５との圧電係数
の差を利用した手法あるいはエッチング等の手法を単独
であるいは併用して結晶性物質５を剥離する（図２
（ｅ））。剥離後の強誘電体表面は必要に応じて平坦化
を行う。また、剥離工程のダメージが大きい場合は熱処
理を行ってもよい。

【００５５】（工程６）蒸着法、スパッタ法等のＰＶＤ
法あるいはＣＶＤ法等でＰｔ，Ｒｕ，Ｉｒ等の金属もし
くはＳｒＲｕＯ_３，ＩｒＯ_２等の導電性膜を成膜し、さ
らにパターンニングして上部電極６を形成する（図３
（ｆ））。

【００５６】（工程７）ソース領域７、ドレイン領域８
を形成するため基板１全面に不純物、例えば砒素のイオ
ン注入を、例えばドーズ量５×１０¹⁵ｃｍ^２程度で行う
（図３（ｇ））。

【００５７】（工程８）必要に応じてＳｉＯ_２等のパシ
ベーション膜９を形成する（図３（ｈ））。

【００５８】（工程９）パシベーション膜９にパターニ
ングをしてコンタクト孔を開口する（図３（ｉ））。さ
らにアルミニウムなどの金属薄膜をスパッタリング法等
で堆積した後パターニングして、ソース電極１０、ゲー
ト電極１１、ドレイン電極１２を形成して完成する（図
３（ｊ））。

【００５９】（工程１）〜（工程９）に示されるような
本発明の製造方法において、前記（工程４）で強誘電体
層４に接触させる結晶性物質５はパターンニングされ凹
凸を有するものであっても良い。以下にその一例を示
す。

【００６０】図４はパターニングした結晶性物質を使用
した場合の半導体記憶装置（強誘電体電界効果トランジ
スタ）の製造方法の一部を示す断面図である。

【００６１】まず前述の（工程１）〜（工程４）と同様
の方法にて、基板４１上に素子分離絶縁体層（図示せ
ず）を形成し、さらに例えばＳｉＯ_２，ＳｉＮ膜等の非
晶質の絶縁体層４２を熱酸化、熱窒化あるいはＣＶＤ等
の方法を用いて成膜し、次に例えば結晶化されていない
非晶質のあるいは多結晶の強誘電体層４３をゾルゲル
法、スパッタリング法あるいはＭＯＣＶＤ法等によって
塗布あるいは堆積して成膜する（図４（ａ））。

【００６２】次に強誘電体層４３上に結晶性物質４４を
接触させる。前記結晶性物質４４は凹凸をつけて加工さ
れている。加工の方法は加工寸法に因って適当なものを
使用し、例としてレジストを用いたエッチングもしくは
極微細加工を行う場合は電子線による描画を用いても良
い。

【００６３】さらに強誘電体層４３に結晶性物質４４を
接触させた状態で酸素雰囲気中で熱処理を行い、非晶質
の強誘電体層４３の結晶化を行う。それにより強誘電体
のエピタキシャル特性の一般的な特徴として縦方向の結
晶性伝播速度のほうが横方向よりも速いために、縦方向
にのみ結晶化される。このとき結晶化過程は過熱焼鈍を
用い、温度は当該強誘電体層４３の結晶化温度程度で、
横方向に伝播しないように短時間で行う（図４
（ｂ））。

【００６４】その後（工程５）と同様な方法で結晶性物
質４４を除去する（図４（ｃ））。

【００６５】さらに（工程６）〜（工程９）と同様な方
法で強誘電体電界効果トランジスタを完成する。

【００６６】上記方法は結晶性物質４４の形状・サイズ
を調整して強誘電体層の所望の部分のみ配向結晶化させ
ることができ強誘電体層におけるマイクロインプリント
（微細パターンニング）として有効な製造方法となる。
例えば強誘電体層の配向結晶化した部分をＭＦＩＳ方式
の電界効果メモリのゲート部として用いる、あるいはま
た、パターンをゲート電極よりも微細にし、結晶が核と
なる部分がある領域から結晶化をはじめ易い特性を利用
して、温度、時間制御することによって、ゲート部中に
配向結晶部分と非晶質部分を残した構造を作製する事も
可能である。非晶質部分を残して配向結晶部分が存在す
る強誘電体層は誘電率が小さくなり、ＭＦＩＳＦＥＴ方
式の電界効果メモリにおいて、ゲート電界を強誘電体層
に有効に作用させるのに効果的である。

【００６７】（工程１）〜（工程９）に示されるような
本発明の製造方法において、前記（工程４）で強誘電体
層４上に接触させる結晶性物質５は強誘電体層の上部か
ら接触させるのみならず、必要に応じて膜の側面方向あ
るいは斜め方向などあらゆる方向から接触させてもかま
わない。

【００６８】図５は結晶性物質を強誘電体層の側面から
接触させた場合の半導体記憶装置（強誘電体電界効果ト
ランジスタ）の製造方法の一部を示す断面図である。

【００６９】まず、前述の（工程１）と同様の方法に
て、シリコン基板５１上に素子分離絶縁体層（図示せ
ず）を形成し、さらに基板５１上に結晶性物質５２をエ
ピタキシャル成長させる（図５（ａ））。

【００７０】その後、エッチングに依って結晶性物質５
２にゲート部分領域に相当するホールを開ける（図５
（ｂ））。

【００７１】前記ホールに、熱酸化、熱窒化、ＣＶＤ等
の方法を用いて、例えばＳｉＯ_２，ＳｉＮ膜等の非晶質
の絶縁体層５３を成膜する。（図５（ｃ））。

【００７２】つぎに前記絶縁体層５３上に強誘電体層５
４をゾルゲル法、スパッタリング法、ＭＯＣＶＤ法等に
よって塗布あるいは堆積して成膜する（図５（ｄ））。

【００７３】その後強誘電体層５４の結晶化工程を行う
が、この場合、横方向に結晶配向が十分伝播するよう
に、結晶化温度よりも低温で長時間焼鈍を行う（図５
（ｅ））。

【００７４】その後強誘電体層５４上に上部電極５５と
なる金属あるいは導電性膜を作製する（図５（ｆ））。

【００７５】さらにパターンニングして結晶性物質５２
をエッチングする。（図５（ｇ））。

【００７６】次にその後基板５１にソース領域５６、ド
レイン領域５７を形成するため基板全面に不純物のイオ
ン注入を行う（図５（ｈ））。

【００７７】さらに前述の（工程８）〜（工程９）と同
様な方法で強誘電体電界効果トランジスタを完成する。

【００７８】また、図６は結晶性物質を強誘電体層の側
面から接触させた場合の半導体記憶装置（強誘電体電界
効果トランジスタ）の製造方法の別の例の一部を示す断
面図である。

【００７９】まず前述の（工程１）と同様の方法にてシ
リコン基板６１上に素子分離絶縁体層（図示せず）を形
成し、さらに基板６１上に非結晶の絶縁体層６２を成膜
する。（図６（ａ））。

【００８０】その後エッチングに依って非結晶の絶縁体
層６２にゲート部分領域に相当するホールを開ける（図
６（ｂ））。

【００８１】前記ホール内に結晶性物質６３をエピタキ
シャル成長させる（図６（ｃ））。

【００８２】その後絶縁体層６２及び結晶性物質６３に
て形成される面に例えば結晶化されていない非晶質の、
あるいは多結晶の強誘電体層６４を形成する（図６
（ｄ））。

【００８３】その後強誘電体層６４の結晶化工程を行う
が、この場合結晶性物質６３の斜め方向、縦方向に位置
する強誘電体層６４に結晶配向が十分伝播するように、
通常の結晶化温度よりも低温で長時間焼鈍を行う（図６
（ｅ））。

【００８４】その後強誘電体層６４上に上部電極６５と
なる金属あるいは導電性膜を作製して結晶性物質６３及
び不要部分を剥離するようにパターンニングする。（図
６（ｆ））。

【００８５】次にその後ソース領域６６、ドレイン領域
６７を形成するため基板全面に不純物のイオン注入を行
う（図６（ｇ））。

【００８６】さらに（工程８）〜（工程９）と同様な方
法で、強誘電体電界効果トランジスタを完成する。

【００８７】

【発明の効果】以上詳述したように本発明によれば強誘
電体層の結晶構造を制御し高い結晶配向を有すると同時
に、半導体基板と強誘電体層との間の界面特性を保持し
かつ容量の小さい絶縁体層を有し、界面特性と強誘電特
性の両方の向上が望め、特性のばらつきが小さく低電圧
で高速不揮発性の半導体記憶装置を提供することができ
る。

【図面の簡単な説明】

【図１】本発明にかかる半導体記憶装置（強誘電体電
界効果トランジスタ）の一例を示す断面図。

【図２】本発明の半導体記憶装置（強誘電体電界効果
トランジスタ）の製造方法の一例を示す断面図。

【図３】本発明の半導体記憶装置（強誘電体電界効果
トランジスタ）の製造方法の一例を示す断面図。

【図４】本発明の半導体記憶装置（強誘電体電界効果
トランジスタ）の製造方法の一部を示す断面図。

【図５】本発明の半導体記憶装置（強誘電体電界効果
トランジスタ）の製造方法の一部を示す断面図。

【図６】本発明の半導体記憶装置（強誘電体電界効果
トランジスタ）の製造方法の一部を示す断面図。

【符号の説明】

１・・・基板２・・・素子分離絶縁体層３・・・絶縁体層４・・・強誘電体層５・・・結晶性物質６・・・上部電極７・・・ソース領域８・・・ドレイン領域９・・・パシベーション膜１０・・・ソース電極１１・・・ゲート電極１２・・・ドレイン電極

フロントページの続きＦターム(参考） 5F001 AA17 AB02 AG12 AG21 AG30 5F058 BA11 BA20 BD01 BD04 BD05 BD06 BD10 BD18 BH01 BJ01 5F083 FR06 GA01 JA15 JA17 JA19 JA36 JA38 JA43 JA44 PR33 PR36 5F101 BA62 BB02 BH02 BH09 BH16

Claims

【特許請求の範囲】

【請求項１】半導体基板上に、絶縁体層、強誘電体層
及び上部電極が順次形成された半導体記憶装置におい
て、前記絶縁体層が非晶質層であり、かつ前記強誘電体
層は配向性を有する結晶を含む層であることを特徴とす
る半導体記憶装置。
【請求項２】半導体基板上に、強誘電体層を成膜する
強誘電体層成膜工程を備える半導体記憶装置の製造方法
において、成膜された前記強誘電体層に対し結晶性物質
を接触させながら前記強誘電体層の結晶化を行う結晶化
工程をさらに具備することを特徴とする半導体記憶装置
の製造方法。
【請求項３】前記強誘電体層成膜工程前に半導体基板
上に非晶質絶縁体層を形成する絶縁体層形成工程を備え
ることを特徴とする請求項２記載の半導体記憶装置の製
造方法。
【請求項４】前記結晶化工程は、４００℃〜１０００
℃の温度範囲で酸素含有雰囲気において熱処理を行うこ
とを特徴とする請求項２記載の半導体記憶装置の製造方
法。
【請求項５】前記結晶化工程における前記結晶性物質
は、凹凸面を有するものであることを特徴とする請求項
２記載の半導体記憶装置の製造方法。