JP2001167992A

JP2001167992A - 半導体装置

Info

Publication number: JP2001167992A
Application number: JP34797999A
Authority: JP
Inventors: Noboru Endo; 昇遠藤
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1999-12-07
Filing date: 1999-12-07
Publication date: 2001-06-22

Abstract

(57)【要約】【課題】半導体ウェハから半導体チップを切断分離し
た後に、その半導体チップがウェハ内のどの位置で製造
されたかを特定可能とするとともに、その際に必要とさ
れるデータ量を低減する。【解決手段】複数のチップ領域２を含む半導体ウェハ
１から切断分離された半導体チップを備える半導体装置
であって、半導体チップは、半導体ウェハ１内における
第１のチップ配列方向Ｘおよびこれに直交する第２のチ
ップ配列方向Ｙとから特定される位置認識情報３を有し
ている。位置認識情報３は、半導体装置の製造工程にお
ける複数の工程により形成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に関し、
特に半導体ウェハから切断分離した半導体チップにおい
て、切断分離前の半導体ウェハ上の位置を特定可能な半
導体チップに関する。

【０００２】

【従来の技術】半導体装置の製造は、半導体ウェハ内の
各チップ領域に配線工程等の各種工程を施して回路機能
を作成した後、ダイシングして複数の半導体チップに切
断分割し、その後、個々のチップを実装することにより
行われる。通常、チップ分割前、チップ分割後、実装後
において特性検査や外観検査などが行われる。

【０００３】

【発明が解決しようとする課題】ところが、チップ分割
後やチップ実装後において、半導体チップの不良が発見
される場合がある。この場合、半導体ウェハからチップ
を切断分離した後では、不良の発生した半導体チップが
半導体ウェハ上のどの位置にあったかを特定することが
できず、半導体チップの不良発生原因を解析するのが困
難である。

【０００４】ここで、半導体装置製造工程において、チ
ップに例えばアルファベットなどの符号を付すことによ
り、チップの切断分離後にウェハ内のどの位置で製造さ
れたかを特定する方法が考えられる。しかしながら、近
年、ＩＣの高集積化によりパターンデータが巨大化して
きており、パターンデータの保管、管理といった面で支
障をきたしているという現状があり、上記位置認識方法
では、この巨大化したデータをウェハ内のチップ数だけ
作成し保管する必要がある。例えばウェハ内のチップ数
は、多ければ１０００チップを超える場合もあり、上記
位置認識方法はデータの保管、管理といった面で実現困
難である。

【０００５】本発明は、上記問題点に鑑み、半導体ウェ
ハから半導体チップを切断分離した後に、その半導体チ
ップがウェハ内のどの位置で製造されたかを特定可能と
するとともに、その際に必要とされるデータ量を低減す
ることを目的とする。

【０００６】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、複数のチップ領域
（２）を含む半導体ウェハ（１）から切断分離された半
導体チップを備える半導体装置であって、半導体チップ
は、半導体ウェハ（１）内における第１のチップ配列方
向（Ｘ）およびこれに直交する第２のチップ配列方向
（Ｙ）とから特定される位置認識情報（３）を有してい
ることを特徴とする。

【０００７】これにより、半導体ウェハ（１）から半導
体チップを切断分離した後に、その半導体チップがウェ
ハ内のどの位置で製造されたかを容易に特定することが
できる。また、直交する２方向からウェハ内でのチップ
位置を特定することにより、位置認識情報に必要とされ
るデータ量を低減することができる。

【０００８】また、請求項２に記載の発明では、位置認
識情報（３）は、半導体装置の製造工程における複数の
工程により形成されているものであることを特徴として
いる。この複数の工程には、配線工程、薄膜工程、拡散
工程、絶縁膜除去工程等の工程を用いることができる。

【０００９】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。

【００１０】

【発明の実施の形態】本発明を適用した半導体装置の実
施形態を図１に基づいて説明する。図１（ａ）は半導体
ウェハの平面図であり、図１（ｂ）はウェハ内における
チップ領域の拡大図である。

【００１１】半導体ウェハ１には、図１（ａ）に示すよ
うに、Ｘ軸方向（図中横方向）およびこれに直交するＹ
軸方向（図中縦方向）からなる配列パターンにて複数の
チップ領域２が区画、形成されている。チップ領域２に
は、図１（ｂ）に示すように、配線等が形成されていな
い箇所に、ウェハ１内でのチップ位置を特定するための
位置認識情報（本実施形態では例えば「Ｅｂ４＋」）３
が付されている。この位置認識情報３はウェハ１内での
チップ位置を、第１のチップ配列方向Ｘおよびこれに直
交する第２のチップ配列方向Ｙの２方向から特定するも
のである。

【００１２】以下、上記半導体チップを備える半導体装
置の製造方法について説明する。本実施形態では、半導
体ウェハ１として例えば４インチサイズのシリコン基板
を用いる（図１（ａ））。また、後述の各工程で行うフ
ォトリソグラフィには、シリコン基板に対して等倍の
１：１ガラスマスク（図示せず）を用いる。

【００１３】まず、拡散工程（第１工程）で、シリコン
基板表面にイオン注入等によって拡散抵抗を形成する。
この第１工程では、ウェハ１内に形成された各チップ領
域２に、Ｙ軸方向にはウェハ１内の図中下端から２列ご
とに異なる位置認識パターン（例えばＡ〜Ｆ）を付し、
Ｘ軸方向には同一の位置認識パターン（例えばＡ…Ａ、
Ｂ…Ｂ）を付す。具体的には、第１工程に用いるガラス
マスクの各チップ領域２に対応する位置に、上記パター
ンを形成しておき、拡散抵抗を形成するのと同時に、チ
ップ上の所定位置に拡散工程により位置認識パターンを
形成する。

【００１４】次に、絶縁膜除去工程（第２工程）では、
シリコン基板表面にシリコン酸化膜を形成し、フォトリ
ソグラフィにより各チップ領域２の所定部位でシリコン
酸化膜を選択開口し、コンタクトホールを形成する。こ
の第２工程では、ウェハ１内に形成された各チップ領域
２に、Ｙ軸方向にはウェハ１内の図中下端から１列ごと
に交互に異なる位置認識パターン（例えばａとｂ）を付
し、Ｘ軸方向には同一の位置認識パターン（例えばａ…
ａ、ｂ…ｂ）を付す。具体的には、第２工程に用いるガ
ラスマスクの各チップ領域２に対応する位置に、上記パ
ターンを形成しておき、コンタクトホールを形成するの
と同時に、チップ上の所定位置に絶縁膜除去工程により
位置認識パターンを形成する。次に、薄膜工程（第３工
程）では、シリコン基板表面に例えばＣｒＳｉ薄膜を形
成し、フォトリソグラフィにより薄膜抵抗を形成する。
この第３工程では、ウェハ１内に形成された各チップ領
域２に、Ｘ軸方向にはウェハ１内の図中下端から２列ご
とに異なる位置認識パターン（例えば０〜５）を付し、
Ｙ軸方向には同一の位置認識パターン（例えば０…０、
１…１）を付す。具体的には、第３工程に用いるガラス
マスクの各チップ領域２に対応する位置に、上記パター
ンを形成しておき、薄膜抵抗を形成するのと同時に、チ
ップ上の所定位置に薄膜工程により位置認識パターンを
形成する。

【００１５】次に、配線工程（第４工程）では、シリコ
ン基板表面に例えばアルミニウム（Ａｌ）膜を蒸着し、
フォトリソグラフィによりＡｌ配線を形成する。この第
４工程では、ウェハ１内に形成された各チップ領域２
に、Ｘ軸方向にはウェハ１内の図中下端から１列ごとに
交互に異なる位置認識パターン（例えば＋と−）を付
し、Ｙ軸方向には同一の位置認識パターン（例えば＋…
＋、−…−）を付す。具体的には、第４工程に用いるガ
ラスマスクの各チップ領域２に対応する位置に、上記パ
ターンを形成しておき、Ａｌ配線を形成するのと同時
に、チップ上の所定位置に配線工程により位置認識パタ
ーンを形成する。

【００１６】以上の第１〜第４工程によって、ウェハ内
の各チップ領域２にはウェハ内での位置を特定するため
の位置認識情報３が形成される。例えば図１（ａ）中の
斜線で示されるチップ領域２には、図１（ｂ）で示すよ
うに「Ｅｂ４＋」といった位置認識情報３が形成され
る。

【００１７】次に、シリコン基板表面に例えばシリコン
窒化膜により保護膜が形成され、さらに、ウェハから各
チップ領域２をダイシングして複数の半導体チップを形
成する。切断分離された後の個々の半導体チップは実装
され、半導体装置が完成する。

【００１８】上記の半導体装置の製造工程において、チ
ップ分割前、チップ分割後、実装後の各段階において、
必要に応じて電気特性等の検査が行われる。

【００１９】以上、本実施形態によれば、半導体チップ
に形成した位置認識情報３によって、半導体チップをウ
ェハから切断分離した後においても、その半導体チップ
がウェハ内のどの位置にあったかを容易に特定すること
が可能となる。

【００２０】これにより、以下のように、半導体チップ
に不良が発生した場合に、不良発生原因を容易に推定で
きるといった効果が得られる。例えば、ガラスマスクの
一部（ある１チップ分）に、傷あるいは汚れ等があるケ
ースを考えてみる。

【００２１】ウェハ内のあるチップが組み付け後の検査
で必ず不良になってしまう場合、そのチップのウェハ内
での位置を特定できなければ、不良発生の原因解明に時
間がかかる上に、歩留まり次第では慢性的な不良として
片づけられてしまう場合もある。しかし、そのチップの
ウェハ内での位置が特定できれば、各ウェハにおける特
定位置のチップに不良が発生していることが分かり、上
記不良発生原因を推定することが可能となる。

【００２２】また、半導体装置が納入後不良となった場
合、例えばＡｌ配線に傷があり応力によって断線するな
どの耐久的な不具合が納入後に発生した場合には、その
チップのウェハ内での位置が特定できれば、不良発生原
因が早期に推定でき、再発防止が可能となる。このと
き、同一位置のチップは不良が発生する可能性が高いた
め、同一の位置認識パターンが付されたチップのみを不
良発生前に予め回収することも可能である。

【００２３】他のケースとして、チップのウェハ内位置
により特性が異なってしまうような場合が考えられる。
例えばウェハにＡｌ配線を蒸着するときに、ウェハの中
心部と周辺部で蒸着されたＡｌ膜の厚さが異なり、これ
によりチップの特性が影響されることがある。この場
合、ウェハ内でのチップ位置が特定されなければ、単に
バラツキが大きいと片づけられてしまうが、ウェハ内で
の位置が特定できれば、ウェハの中心部と周辺部とで特
性が異なる場合には、その原因がＡｌの蒸着にあると推
定できる。

【００２４】また、本実施形態のように複数の工程から
位置認識情報３を形成することにより、各チップ位置を
特定するためのデータ量を小さくすることが可能とな
る。すなわち、図１（ａ）に示すような１０１個のチッ
プ領域２が形成されたウェハにおいて、位置認識情報３
を１つの工程で形成するとすれば、ウェハ内での各チッ
プ位置を特定するためには１０１個のデータが必要とな
る。これに対して本実施形態のように４つの工程から位
置認識情報３を形成した場合には、各チップ位置を特定
するためには、１６個のデータ（第１工程で６個、第２
工程で２個、第３工程で６個、第４工程で２個）だけで
よく、データ量を大幅に小さくすることができる。

【００２５】本実施形態では、４つの工程において各チ
ップ領域２に位置認識情報３を形成したが、必要に応じ
て位置認識情報を形成する工程を増減できる。この場
合、工程数が多いほど、位置認識情報のデータ数を少な
くすることができ有利である。

【００２６】なお、各チップ領域に形成する位置認識情
報の識別の容易さという点で、位置認識情報を形成する
には配線工程を用いることが望ましいが、他の工程でも
位置認識情報の識別は可能である。

【００２７】また、上記実施形態では、ウェハ内の各チ
ップ領域に位置認識情報を作成するために１：１ガラス
マスクを用いたが、これに限らず、レチクルを用いても
よい。この場合には、ウェハ内の各チップ領域に異なる
位置認識情報を付与するために、ウェハの露光位置ごと
に異なる位置認識情報のパターンを有するレチクルを複
数個用意することになる。さらに、１個のレチクル内に
複数のチップ領域に対応したパターンを形成することは
可能なため、レチクルによる露光範囲内での各チップ領
域の位置を特定する位置認識情報を形成することができ
る。この場合、ウェハ内では、１個のレチクルで複数の
露光位置ごとに同一パターンの位置認識情報が付される
こととなり、例えばレチクル内における欠陥発見に効果
がある。

【図面の簡単な説明】

【図１】（ａ）は各チップ領域が区画された半導体ウェ
ハの平面図であり、（ｂ）は半導体チップの拡大平面図
である。

【符号の説明】

１…半導体ウェハ、２…チップ領域、３…位置認識情
報。

Claims

【特許請求の範囲】

【請求項１】複数のチップ領域（２）を含む半導体ウ
ェハ（１）から切断分離された半導体チップを備える半
導体装置であって、前記半導体チップは、前記半導体ウェハ（１）内におけ
る第１のチップ配列方向（Ｘ）およびこれに直交する第
２のチップ配列方向（Ｙ）とから特定される位置認識情
報（３）を有していることを特徴とする半導体装置。
【請求項２】前記位置認識情報（３）は、前記半導体
装置の製造工程における複数の工程により形成されてい
るものであることを特徴とする請求項１に記載の半導体
装置。