JP2001167069A - マルチプロセッサシステム及びデータ転送方法 - Google Patents
マルチプロセッサシステム及びデータ転送方法Info
- Publication number
- JP2001167069A JP2001167069A JP35373099A JP35373099A JP2001167069A JP 2001167069 A JP2001167069 A JP 2001167069A JP 35373099 A JP35373099 A JP 35373099A JP 35373099 A JP35373099 A JP 35373099A JP 2001167069 A JP2001167069 A JP 2001167069A
- Authority
- JP
- Japan
- Prior art keywords
- packet
- transfer
- crossbar
- bus
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【課題】 本発明はマルチプロセッサシステム及びデー
タ転送方法に関し、プロセッサの数が増大し、マルチプ
ロセッサシステムが大規模化しても、データ転送を高速
に、且つ、高効率に行うことを可能とすることを目的と
する。 【解決手段】 各々が複数のプロセッサ、転送制御部及
び第１のクロスバとを含む、複数のシステムモジュール
と、第２のクロスバを含むクロスバモジュールと、各シ
ステムモジュールの転送制御部をクロスバモジュールに
接続する制御バスと、各システムモジュールの第１のク
ロスバをクロスバモジュールに接続するデータバスとを
備え、任意の１つのシステムモジュール内では、転送制
御部が制御情報パケットを制御バスに出力した後に、第
１のクロスバが転送制御部からのコマンド信号に応答し
てデータパケットをデータバスへ出力するように構成す
る。
タ転送方法に関し、プロセッサの数が増大し、マルチプ
ロセッサシステムが大規模化しても、データ転送を高速
に、且つ、高効率に行うことを可能とすることを目的と
する。 【解決手段】 各々が複数のプロセッサ、転送制御部及
び第１のクロスバとを含む、複数のシステムモジュール
と、第２のクロスバを含むクロスバモジュールと、各シ
ステムモジュールの転送制御部をクロスバモジュールに
接続する制御バスと、各システムモジュールの第１のク
ロスバをクロスバモジュールに接続するデータバスとを
備え、任意の１つのシステムモジュール内では、転送制
御部が制御情報パケットを制御バスに出力した後に、第
１のクロスバが転送制御部からのコマンド信号に応答し
てデータパケットをデータバスへ出力するように構成す
る。
Description
【０００１】
【発明が属する技術分野】マルチプロセッサシステム及
びデータ転送方法に係り、特に複数のプロセッサを搭載
したシステムモジュールが、複数台接続された構成のマ
ルチプロセッサシステム、及び、このようなマルチプロ
セッサシステムにおけるデータ転送方法に関する。
びデータ転送方法に係り、特に複数のプロセッサを搭載
したシステムモジュールが、複数台接続された構成のマ
ルチプロセッサシステム、及び、このようなマルチプロ
セッサシステムにおけるデータ転送方法に関する。
【０００２】
【従来の技術】従来のマルチプロセッサシステムでは、
複数のプロセッサがバスを介して接続されている。しか
し、プロセッサの数が増大し、マルチプロセッサシステ
ムが大規模化するにつれて、バス上の競合が頻繁に発生
してしまう。このため、データ転送を高速に、且つ、高
効率に行うことが難しくなってくる。
複数のプロセッサがバスを介して接続されている。しか
し、プロセッサの数が増大し、マルチプロセッサシステ
ムが大規模化するにつれて、バス上の競合が頻繁に発生
してしまう。このため、データ転送を高速に、且つ、高
効率に行うことが難しくなってくる。
【０００３】
【発明が解決しようとする課題】従って、従来のマルチ
プロセッサシステムでは、プロセッサの数が非常に多く
なると、データ転送を高速に、且つ、高効率に行うこと
が難しく、本来マルチプロセッサシステムの性能向上の
ためにプロセッサの数を増大したにも関わらず、プロセ
ッサ間のデータ転送という面では性能の著しい向上は図
れないという問題があった。
プロセッサシステムでは、プロセッサの数が非常に多く
なると、データ転送を高速に、且つ、高効率に行うこと
が難しく、本来マルチプロセッサシステムの性能向上の
ためにプロセッサの数を増大したにも関わらず、プロセ
ッサ間のデータ転送という面では性能の著しい向上は図
れないという問題があった。
【０００４】そこで、本発明は、プロセッサの数が増大
し、マルチプロセッサシステムが大規模化しても、デー
タ転送を高速に、且つ、高効率に行うことのできるマル
チプロセッサシステム及びデータ転送方法を提供するこ
とを目的とする。
し、マルチプロセッサシステムが大規模化しても、デー
タ転送を高速に、且つ、高効率に行うことのできるマル
チプロセッサシステム及びデータ転送方法を提供するこ
とを目的とする。
【０００５】
【課題を解決するための手段】上記の課題は、各々が複
数のプロセッサ、転送制御部及び第１のクロスバとを含
む、複数のシステムモジュールと、第２のクロスバを含
むクロスバモジュールと、各システムモジュールの転送
制御部を該クロスバモジュールに接続する制御バスと、
各システムモジュールの第１のクロスバを該クロスバモ
ジュールに接続するデータバスとを備え、任意の１つの
システムモジュール内では、該転送制御部が制御情報パ
ケットを該制御バスに出力した後に、該第１のクロスバ
が該転送制御部からのコマンド信号に応答してデータパ
ケットを該データバスへ出力するマイクロプロセッサシ
ステムによって達成される。
数のプロセッサ、転送制御部及び第１のクロスバとを含
む、複数のシステムモジュールと、第２のクロスバを含
むクロスバモジュールと、各システムモジュールの転送
制御部を該クロスバモジュールに接続する制御バスと、
各システムモジュールの第１のクロスバを該クロスバモ
ジュールに接続するデータバスとを備え、任意の１つの
システムモジュール内では、該転送制御部が制御情報パ
ケットを該制御バスに出力した後に、該第１のクロスバ
が該転送制御部からのコマンド信号に応答してデータパ
ケットを該データバスへ出力するマイクロプロセッサシ
ステムによって達成される。
【０００６】前記転送制御部は、データ転送を伴わない
リプライオンリー転送の通知を行うためのリプライオン
リーパケットも、前記制御バスに出力する構成であって
も良い。前記転送制御部は、制御情報パケット及びリプ
ライオンリーパケットの生成順序に関わらず、該制御情
報パケットが生成された時点で優先的に該制御情報パケ
ットを出力し、未出力のリプライオンリーパケットが存
在すればその後に出力する構成であり、該制御情報パケ
ットの出力開始時点から前記第１のクロスバによる対応
するデータパケットの出力開始時点までの間隔は一定で
あっても良い。
リプライオンリー転送の通知を行うためのリプライオン
リーパケットも、前記制御バスに出力する構成であって
も良い。前記転送制御部は、制御情報パケット及びリプ
ライオンリーパケットの生成順序に関わらず、該制御情
報パケットが生成された時点で優先的に該制御情報パケ
ットを出力し、未出力のリプライオンリーパケットが存
在すればその後に出力する構成であり、該制御情報パケ
ットの出力開始時点から前記第１のクロスバによる対応
するデータパケットの出力開始時点までの間隔は一定で
あっても良い。
【０００７】上記の課題は、各々が複数のプロセッサ、
転送制御部及び第１のクロスバとを含む、複数のシステ
ムモジュールが、第２のクロスバを含むクロスバモジュ
ールを介して接続された構成のマルチプロセッサシステ
ムにおけるデータ転送方法であって、任意の１つのシス
テムモジュール内では、該転送制御部が制御情報パケッ
トを制御バスに出力した後に、該第１のクロスバが該転
送制御部からのコマンド信号に応答してデータパケット
をデータバスへ出力するステップを含むデータ転送方法
によっても達成される。
転送制御部及び第１のクロスバとを含む、複数のシステ
ムモジュールが、第２のクロスバを含むクロスバモジュ
ールを介して接続された構成のマルチプロセッサシステ
ムにおけるデータ転送方法であって、任意の１つのシス
テムモジュール内では、該転送制御部が制御情報パケッ
トを制御バスに出力した後に、該第１のクロスバが該転
送制御部からのコマンド信号に応答してデータパケット
をデータバスへ出力するステップを含むデータ転送方法
によっても達成される。
【０００８】データ転送方法は、前記転送制御部が、デ
ータ転送を伴わないリプライオンリー転送の通知を行う
ためのリプライオンリーパケットを、前記制御バスに出
力するステップと、該転送制御部が、制御情報パケット
及びリプライオンリーパケットの生成順序に関わらず、
前記制御情報パケットが生成された時点で優先的に該制
御情報パケットを出力し、未出力のリプライオンリーパ
ケットが存在すればその後に出力するステップとを更に
含み、該制御情報パケットの出力開始時点から前記第１
のクロスバによる対応するデータパケットの出力開始時
点までの間隔は一定であるようにしても良い。
ータ転送を伴わないリプライオンリー転送の通知を行う
ためのリプライオンリーパケットを、前記制御バスに出
力するステップと、該転送制御部が、制御情報パケット
及びリプライオンリーパケットの生成順序に関わらず、
前記制御情報パケットが生成された時点で優先的に該制
御情報パケットを出力し、未出力のリプライオンリーパ
ケットが存在すればその後に出力するステップとを更に
含み、該制御情報パケットの出力開始時点から前記第１
のクロスバによる対応するデータパケットの出力開始時
点までの間隔は一定であるようにしても良い。
【０００９】従って、本発明によれば、プロセッサの数
が増大し、マルチプロセッサシステムが大規模化して
も、データ転送を高速に、且つ、高効率に行うことので
きるマルチプロセッサシステム及びデータ転送方法を実
現できる。
が増大し、マルチプロセッサシステムが大規模化して
も、データ転送を高速に、且つ、高効率に行うことので
きるマルチプロセッサシステム及びデータ転送方法を実
現できる。
【００１０】
【発明の実施の形態】以下、本発明になるマルチプロセ
ッサシステム及び本発明になるデータ転送方法の各実施
例を、図面と共に説明する。
ッサシステム及び本発明になるデータ転送方法の各実施
例を、図面と共に説明する。
【００１１】
【実施例】図１は、本発明になるマルチプロセッサシス
テムの第１実施例の概略構成を示すブロック図である。
マルチプロセッサシステムの第１実施例は、本発明にな
るデータ転送方法の第１実施例を採用する。図１に示す
マルチプロセッサシステムは、複数のシステムモジュー
ル（又は、システムボード：ＳＢ）１−１〜１−Ｎと、
クロスバモジュール（又は、クロスバボード：ＸＢ）２
と、システムモジュール１−１〜１−Ｎとクロスバモジ
ュール２とを接続するバス３とからなる。各システムモ
ジュール１−１〜１−Ｎは、同じ構成を有する。
テムの第１実施例の概略構成を示すブロック図である。
マルチプロセッサシステムの第１実施例は、本発明にな
るデータ転送方法の第１実施例を採用する。図１に示す
マルチプロセッサシステムは、複数のシステムモジュー
ル（又は、システムボード：ＳＢ）１−１〜１−Ｎと、
クロスバモジュール（又は、クロスバボード：ＸＢ）２
と、システムモジュール１−１〜１−Ｎとクロスバモジ
ュール２とを接続するバス３とからなる。各システムモ
ジュール１−１〜１−Ｎは、同じ構成を有する。
【００１２】図２は、１つのシステムモジュール１の構
成を示すブロック図である。同図中、システムモジュー
ル１は、ＣＰＵ等からなりキャッシュメモリを有する複
数のプロセッサ１１−１〜１１−Ｍと、メインメモリ１
２と、メインメモリ１２へのアクセス等を制御する全体
制御部１３と、転送制御部１４と、レベル１（Ｌ１）ク
ロスバ１５とからなる。転送制御部１４はバス３を構成
するコントロールバス（以下、Ｃバスと言う）３−１、
アドレスバス３−３及びステータスバス３−４に接続さ
れ、Ｌ１クロスバ１５はバス３を構成するデータバス
（以下、Ｄバスと言う）３−２に接続されている。
成を示すブロック図である。同図中、システムモジュー
ル１は、ＣＰＵ等からなりキャッシュメモリを有する複
数のプロセッサ１１−１〜１１−Ｍと、メインメモリ１
２と、メインメモリ１２へのアクセス等を制御する全体
制御部１３と、転送制御部１４と、レベル１（Ｌ１）ク
ロスバ１５とからなる。転送制御部１４はバス３を構成
するコントロールバス（以下、Ｃバスと言う）３−１、
アドレスバス３−３及びステータスバス３−４に接続さ
れ、Ｌ１クロスバ１５はバス３を構成するデータバス
（以下、Ｄバスと言う）３−２に接続されている。
【００１３】図３は、クロスバモジュール２の構成を示
すブロック図である。同図中、クロスバモジュール２
は、転送制御部２１と、アドレス広報部２２と、キャッ
シュ広報部２３とからなる。このクロスバモジュール２
は、説明の便宜上、図１に示すシステムモジュール１−
１，１−２間を接続するものとして図示してある。後述
する如く、転送制御部２１は、Ｃバス３−１に接続され
たレベル２（Ｌ２）クロスバ２５−１と、Ｄバス３−２
に接続されたＬ２クロスバ２５−２を有する。
すブロック図である。同図中、クロスバモジュール２
は、転送制御部２１と、アドレス広報部２２と、キャッ
シュ広報部２３とからなる。このクロスバモジュール２
は、説明の便宜上、図１に示すシステムモジュール１−
１，１−２間を接続するものとして図示してある。後述
する如く、転送制御部２１は、Ｃバス３−１に接続され
たレベル２（Ｌ２）クロスバ２５−１と、Ｄバス３−２
に接続されたＬ２クロスバ２５−２を有する。
【００１４】先ず、通常の転送処理の１つであるリード
処理の手順について説明する。例えばシステムモジュー
ル１−１から発行されるリード要求は、クロスバモジュ
ール２によりバス３のアドレスバス３−３を介して各シ
ステムモジュール１−２〜１−Ｎに供給される。クロス
バモジュール２は、アドレス広報部２２から、リード要
求の要求アドレスをバス３のアドレスバス３−３を介し
て各システムモジュール１−２〜１−Ｎに広報する。全
てのシステムモジュール１−１〜１−Ｎは、夫々に搭載
されたプロセッサ１１−１〜１１−Ｍのキャッシュメモ
リの状態を示すキャッシュ情報（ステータス情報）をバ
ス３のステータスバス３−４を介してクロスバモジュー
ル２に供給する。クロスバモジュール２は、マージされ
たキャッシュ情報をバスのステータスバス３−４を介し
てキャッシュ広報部２３から各システムモジュール１−
１〜１−Ｎに広報する。これにより、要求アドレスのメ
モリを持ち、且つ、そのメモリに有効なデータが保持さ
れているシステムモジュールがシステムモジュール１−
２〜１−Ｎの中に存在すれば、この有効なデータが読み
出されて転送制御部１４及びＬ１クロスバ１５を介して
クロスバモジュール２に対して出力され、更にクロスバ
モジュール２の転送制御部２１を介して要求元のシステ
ムモジュール１−１に転送される。尚、要求元のシステ
ムモジュール１−１が要求アドレスのメモリを持つ場合
には、システムモジュール１−１内で要求元のプロセッ
サに対してデータ転送が行われる。
処理の手順について説明する。例えばシステムモジュー
ル１−１から発行されるリード要求は、クロスバモジュ
ール２によりバス３のアドレスバス３−３を介して各シ
ステムモジュール１−２〜１−Ｎに供給される。クロス
バモジュール２は、アドレス広報部２２から、リード要
求の要求アドレスをバス３のアドレスバス３−３を介し
て各システムモジュール１−２〜１−Ｎに広報する。全
てのシステムモジュール１−１〜１−Ｎは、夫々に搭載
されたプロセッサ１１−１〜１１−Ｍのキャッシュメモ
リの状態を示すキャッシュ情報（ステータス情報）をバ
ス３のステータスバス３−４を介してクロスバモジュー
ル２に供給する。クロスバモジュール２は、マージされ
たキャッシュ情報をバスのステータスバス３−４を介し
てキャッシュ広報部２３から各システムモジュール１−
１〜１−Ｎに広報する。これにより、要求アドレスのメ
モリを持ち、且つ、そのメモリに有効なデータが保持さ
れているシステムモジュールがシステムモジュール１−
２〜１−Ｎの中に存在すれば、この有効なデータが読み
出されて転送制御部１４及びＬ１クロスバ１５を介して
クロスバモジュール２に対して出力され、更にクロスバ
モジュール２の転送制御部２１を介して要求元のシステ
ムモジュール１−１に転送される。尚、要求元のシステ
ムモジュール１−１が要求アドレスのメモリを持つ場合
には、システムモジュール１−１内で要求元のプロセッ
サに対してデータ転送が行われる。
【００１５】本実施例は、上記の如きアドレスの広報及
びキャッシュ情報の広報が行われた後の、即ち、データ
転送の準備が完了後の、システムモジュール内又はシス
テムモジュール間のデータ転送に特徴がある。以下の説
明では、説明の便宜上、リード処理について説明する
が、ライト処理についても同様のデータ転送が行われる
ことは、言うまでもない。
びキャッシュ情報の広報が行われた後の、即ち、データ
転送の準備が完了後の、システムモジュール内又はシス
テムモジュール間のデータ転送に特徴がある。以下の説
明では、説明の便宜上、リード処理について説明する
が、ライト処理についても同様のデータ転送が行われる
ことは、言うまでもない。
【００１６】図４は、本実施例の要部を示すブロック図
である。同図中、図１〜図３と同一部分には同一符号を
付し、その説明は省略する。又、説明の便宜上、同図で
は、システムモジュール１−１と、システムモジュール
１−２とのクロスバモジュール２を介した接続のみを示
す。各システムモジュール１−１，１−２内の転送制御
部１４内には、プロセッサ１１−１〜１１−Ｍからの要
求の調停等を行う調停部３１と、転送データの到着を判
定するデータ到着判定回路３２とが設けられている。調
停部３１は、Ｃ用調停回路３１Ｃと、Ｒ用調停回路３１
Ｒとを含む。調停部３１及びＬ１クロスバ１５は、プロ
セッサ１１−１〜１１−Ｍ、メインメモリ１２、入出力
（ＩＯ）ポート（図示せず）等と接続されており、デー
タを含むリード要求等の転送要求が入力される。データ
転送は、データと、制御情報とを多重化して行う。
である。同図中、図１〜図３と同一部分には同一符号を
付し、その説明は省略する。又、説明の便宜上、同図で
は、システムモジュール１−１と、システムモジュール
１−２とのクロスバモジュール２を介した接続のみを示
す。各システムモジュール１−１，１−２内の転送制御
部１４内には、プロセッサ１１−１〜１１−Ｍからの要
求の調停等を行う調停部３１と、転送データの到着を判
定するデータ到着判定回路３２とが設けられている。調
停部３１は、Ｃ用調停回路３１Ｃと、Ｒ用調停回路３１
Ｒとを含む。調停部３１及びＬ１クロスバ１５は、プロ
セッサ１１−１〜１１−Ｍ、メインメモリ１２、入出力
（ＩＯ）ポート（図示せず）等と接続されており、デー
タを含むリード要求等の転送要求が入力される。データ
転送は、データと、制御情報とを多重化して行う。
【００１７】システムモジュール１−１の転送制御部１
４は、Ｃバス３−１を介してクロスバモジュール２のＬ
２クロスバ２５−１に接続され、システムモジュール１
−２の転送制御部１４は、Ｃバス３−１を介してクロス
バモジュール２のＬ２クロスバ２５−１に接続されてい
る。つまり、各システムモジュール内の転送制御部１４
は、Ｃバス３−１及びＬ２クロスバモジュール２のＬ２
クロスバ２５−１を介して、同じか、或いは、異なるシ
ステムモジュール内の転送制御部１４と接続されてい
る。
４は、Ｃバス３−１を介してクロスバモジュール２のＬ
２クロスバ２５−１に接続され、システムモジュール１
−２の転送制御部１４は、Ｃバス３−１を介してクロス
バモジュール２のＬ２クロスバ２５−１に接続されてい
る。つまり、各システムモジュール内の転送制御部１４
は、Ｃバス３−１及びＬ２クロスバモジュール２のＬ２
クロスバ２５−１を介して、同じか、或いは、異なるシ
ステムモジュール内の転送制御部１４と接続されてい
る。
【００１８】他方、システムモジュール１−１のＬ１ク
ロスバ１５は、Ｄバス３−２を介してクロスバモジュー
ル２のＬ２クロスバ２５−２に接続され、システムモジ
ュール１−２のＬ１クロスバ１５は、Ｄバス３−２を介
してクロスバモジュール２のＬ２クロスバ２５−２に接
続されている。つまり、各システムモジュール内のＬ１
クロスバ１５は、Ｄバス３−２及びＬ２クロスバモジュ
ール２のＬ２クロスバ２５−２を介して、同じか、或い
は、異なるシステムモジュール内のＬ１クロスバ１５と
接続されている。
ロスバ１５は、Ｄバス３−２を介してクロスバモジュー
ル２のＬ２クロスバ２５−２に接続され、システムモジ
ュール１−２のＬ１クロスバ１５は、Ｄバス３−２を介
してクロスバモジュール２のＬ２クロスバ２５−２に接
続されている。つまり、各システムモジュール内のＬ１
クロスバ１５は、Ｄバス３−２及びＬ２クロスバモジュ
ール２のＬ２クロスバ２５−２を介して、同じか、或い
は、異なるシステムモジュール内のＬ１クロスバ１５と
接続されている。
【００１９】Ｃバス３−１及びＤバス３−２は夫々、デ
ータの送受信が例えば同一システムモジュール１−１内
で行われる場合には、同一システムモジュール１−１内
で送受信可能である。又、データの送受信が例えば異な
るシステムモジュール１−１，１−２間で行われる場合
には、Ｃバス３−１及びＤバス３−２は夫々、例えば送
信側のシステムモジュール１−１と受信側のシステムモ
ジュール１−２との間でデータを転送する。Ｃバス３−
１上では、制御情報が所定単位である制御情報パケット
（以下、Ｃパケットと言う）形式で転送される。又、Ｄ
バス３−２上では、データが所定単位であるデータパケ
ット（以下、Ｄパケットと言う）形式で転送される。
ータの送受信が例えば同一システムモジュール１−１内
で行われる場合には、同一システムモジュール１−１内
で送受信可能である。又、データの送受信が例えば異な
るシステムモジュール１−１，１−２間で行われる場合
には、Ｃバス３−１及びＤバス３−２は夫々、例えば送
信側のシステムモジュール１−１と受信側のシステムモ
ジュール１−２との間でデータを転送する。Ｃバス３−
１上では、制御情報が所定単位である制御情報パケット
（以下、Ｃパケットと言う）形式で転送される。又、Ｄ
バス３−２上では、データが所定単位であるデータパケ
ット（以下、Ｄパケットと言う）形式で転送される。
【００２０】各システムモジュール１−１，１−２内で
は、転送制御部１４が転送要求に基づいて、コマンド信
号をＬ１クロスバ１５へ出力する。このコマンド信号
は、Ｌ１クロスバ１５のデータ入出力タイミング等を制
御する。送信側のシステムモジュール内では、データ送
信の準備が完了すると、転送制御部１４がパケットの行
き先を示すヘッダを含む１つのＣパケットを送信すると
同時に、Ｌ１クロスバ１５にデータ入力コマンドとＤパ
ケット用ヘッダ情報をコマンド信号として出力する。そ
の後、このＬ１クロスバ１５は、上記１つのＣパケット
に対応する１つのＤパケットを、入力データとコマンド
信号のヘッダ情報から生成して出力する。従って、送信
側のシステムモジュールの転送制御部１４からＣバス３
−１へ出力される１つのＣパケットは、同じシステムモ
ジュールのＬ１クロスバ１５からＤバス３−２へ出力す
る対応する１つのＤパケットより時間的に先行する。
は、転送制御部１４が転送要求に基づいて、コマンド信
号をＬ１クロスバ１５へ出力する。このコマンド信号
は、Ｌ１クロスバ１５のデータ入出力タイミング等を制
御する。送信側のシステムモジュール内では、データ送
信の準備が完了すると、転送制御部１４がパケットの行
き先を示すヘッダを含む１つのＣパケットを送信すると
同時に、Ｌ１クロスバ１５にデータ入力コマンドとＤパ
ケット用ヘッダ情報をコマンド信号として出力する。そ
の後、このＬ１クロスバ１５は、上記１つのＣパケット
に対応する１つのＤパケットを、入力データとコマンド
信号のヘッダ情報から生成して出力する。従って、送信
側のシステムモジュールの転送制御部１４からＣバス３
−１へ出力される１つのＣパケットは、同じシステムモ
ジュールのＬ１クロスバ１５からＤバス３−２へ出力す
る対応する１つのＤパケットより時間的に先行する。
【００２１】このように、送信側のシステムモジュール
内の転送制御部１４は、Ｃパケットの出力を、同じシス
テムモジュール内のＬ１クロスバ１５からのＤパケット
の出力より一定サイクル先行させることができる。この
ため、受信側のシステムモジュール内の転送制御部１４
が、同じシステムモジュール内のＬ１クロスバ１５にＤ
パケットが到着する前に、このＬ１クロスバ１５を制御
するためのコマンド信号を生成することができ、受信側
のシステムモジュール内でＤパケットの到着後直ちにＬ
１クロスバ１５からデータをＳＢ内のターゲット（ＣＰ
Ｕ，ＩＯ，メモリ）へ出力することができる。
内の転送制御部１４は、Ｃパケットの出力を、同じシス
テムモジュール内のＬ１クロスバ１５からのＤパケット
の出力より一定サイクル先行させることができる。この
ため、受信側のシステムモジュール内の転送制御部１４
が、同じシステムモジュール内のＬ１クロスバ１５にＤ
パケットが到着する前に、このＬ１クロスバ１５を制御
するためのコマンド信号を生成することができ、受信側
のシステムモジュール内でＤパケットの到着後直ちにＬ
１クロスバ１５からデータをＳＢ内のターゲット（ＣＰ
Ｕ，ＩＯ，メモリ）へ出力することができる。
【００２２】ところで、本実施例では、データ転送を伴
わない転送の場合には、データ転送を伴う転送を妨げる
ことなく通知可能としている。ここで、データ転送を伴
わない転送（以下、リプライオンリー転送と言う）と
は、データエラー通知、インバリデーション完了通知、
データ出力許可通知等を含み、このようなリプライオン
リー転送は、Ｃバス３−１のみを用いて行われる。デー
タエラー通知は、データにエラーが発生した旨を通知す
るものである。又、インバリデーション完了通知は、プ
ロセッサのキャッシュメモリ内のデータ無効化が完了し
た旨を通知するもので、データ出力許可通知は、データ
の集中を是正するための対策として通知される。
わない転送の場合には、データ転送を伴う転送を妨げる
ことなく通知可能としている。ここで、データ転送を伴
わない転送（以下、リプライオンリー転送と言う）と
は、データエラー通知、インバリデーション完了通知、
データ出力許可通知等を含み、このようなリプライオン
リー転送は、Ｃバス３−１のみを用いて行われる。デー
タエラー通知は、データにエラーが発生した旨を通知す
るものである。又、インバリデーション完了通知は、プ
ロセッサのキャッシュメモリ内のデータ無効化が完了し
た旨を通知するもので、データ出力許可通知は、データ
の集中を是正するための対策として通知される。
【００２３】本実施例では、一般的に、Ｃバス３−１の
消費サイクルが、Ｄバス３−２の消費サイクルに比べて
少ない点に着目している。例えば、Ｃバス３−１上を転
送される１つのＣパケットが２サイクル、Ｄバス３−２
上を転送される１つのＤパケットが５サイクルの場合、
Ｃバス３−１上では３サイクル分の空きが発生する。そ
こで、Ｃバス３−１上の３サイクル分の空きを利用し
て、Ｄパケットを伴わないリプライオンリー転送を行
う。つまり、データ転送を伴い転送の場合、Ｃパケット
をＣバス３−１上で転送し、ＤパケットをＤバス３−２
上を転送する。他方、データ転送を伴わない転送の場合
リプライオンリーパケット（以下、Ｒパケットと言う）
をＣバス３−１上で転送する。
消費サイクルが、Ｄバス３−２の消費サイクルに比べて
少ない点に着目している。例えば、Ｃバス３−１上を転
送される１つのＣパケットが２サイクル、Ｄバス３−２
上を転送される１つのＤパケットが５サイクルの場合、
Ｃバス３−１上では３サイクル分の空きが発生する。そ
こで、Ｃバス３−１上の３サイクル分の空きを利用し
て、Ｄパケットを伴わないリプライオンリー転送を行
う。つまり、データ転送を伴い転送の場合、Ｃパケット
をＣバス３−１上で転送し、ＤパケットをＤバス３−２
上を転送する。他方、データ転送を伴わない転送の場合
リプライオンリーパケット（以下、Ｒパケットと言う）
をＣバス３−１上で転送する。
【００２４】図５は、Ｃパケットのビット構成を示す図
である。同図中、１τ目，２τ目は、夫々Ｃパケットの
１サイクル目と２サイクル目を示す。ノードＩＤは、複
数のシステムモジュールをグループ化した場合のグルー
プを示すＩＤであり、スロットＩＤは、各システムモジ
ュールを示すＩＤである。バッファ種別は、Ｌ１クロス
バ１５内のバッファ構成を示し、ポート（Ｐｏｒｔ）Ｉ
Ｄは、ＩＯポートを示すＩＤである。リプライ種別１
は、インバリデーション完了通知を示し、リプライ種別
２は、データエラー通知又はデータ出力許可通知を示
す。マスタＳＢは、転送要求を発行した要求元のシステ
ムモジュールを示す。又、データ転送量＃１，＃２は、
Ｃパケットのデータサイズを示し、例えばデータ転送量
＃１，＃２が共に１であれば、６４バイトであることを
示す。
である。同図中、１τ目，２τ目は、夫々Ｃパケットの
１サイクル目と２サイクル目を示す。ノードＩＤは、複
数のシステムモジュールをグループ化した場合のグルー
プを示すＩＤであり、スロットＩＤは、各システムモジ
ュールを示すＩＤである。バッファ種別は、Ｌ１クロス
バ１５内のバッファ構成を示し、ポート（Ｐｏｒｔ）Ｉ
Ｄは、ＩＯポートを示すＩＤである。リプライ種別１
は、インバリデーション完了通知を示し、リプライ種別
２は、データエラー通知又はデータ出力許可通知を示
す。マスタＳＢは、転送要求を発行した要求元のシステ
ムモジュールを示す。又、データ転送量＃１，＃２は、
Ｃパケットのデータサイズを示し、例えばデータ転送量
＃１，＃２が共に１であれば、６４バイトであることを
示す。
【００２５】従って、データ転送量＃１，＃２が共に０
であれば、データ転送量フィールドが０バイトであるこ
とを示すので、この場合はリプライオンリー転送、即
ち、Ｒパケットとなる。図６は、Ｃバス３−１上を転送
されるＣパケットとＲパケット及びＤバス３−２上を転
送されるＤパケットを示す図である。同図中、横軸は時
間を示し、２サイクル（２τ）のＣパケット（ＣＣ）に
対しては、Ｃパケットの開始から４サイクル（４τ）の
遅延後に５サイクル（５τ）の対応するＤパケット（Ｄ
ＤＤＤＤ）が転送される。他方、２サイクル（２τ）の
Ｒパケット（ＲＲ）に対しては、対応するＤパケットは
存在せず、転送もされない。
であれば、データ転送量フィールドが０バイトであるこ
とを示すので、この場合はリプライオンリー転送、即
ち、Ｒパケットとなる。図６は、Ｃバス３−１上を転送
されるＣパケットとＲパケット及びＤバス３−２上を転
送されるＤパケットを示す図である。同図中、横軸は時
間を示し、２サイクル（２τ）のＣパケット（ＣＣ）に
対しては、Ｃパケットの開始から４サイクル（４τ）の
遅延後に５サイクル（５τ）の対応するＤパケット（Ｄ
ＤＤＤＤ）が転送される。他方、２サイクル（２τ）の
Ｒパケット（ＲＲ）に対しては、対応するＤパケットは
存在せず、転送もされない。
【００２６】図７は、パケットの優先順位を説明するた
めの図である。同図中、図６と同一部分には同一符号を
付し、その説明は省略する。本実施例では、Ｃバス３−
１上を転送されるパケットのうち、データ転送を伴う転
送のＣパケットの出力優先順位が、データ転送を伴わな
いリプライオンリー転送のＲパケットの出力順位より高
く設定されている。
めの図である。同図中、図６と同一部分には同一符号を
付し、その説明は省略する。本実施例では、Ｃバス３−
１上を転送されるパケットのうち、データ転送を伴う転
送のＣパケットの出力優先順位が、データ転送を伴わな
いリプライオンリー転送のＲパケットの出力順位より高
く設定されている。
【００２７】従って、図７中、Ａで示す場合には、Ｒパ
ケットの方がＣパケットよりも先に発生するが、Ｃパケ
ットが発生した時点でＲパケットの出力を中止してＣパ
ケットの出力の方を優先し、Ｃパケットの出力が終了し
た時点で、Ｒパケットの残りの部分を出力する。同図
中、Ｂで示す場合には、ＲパケットとＣパケットとが同
時に発生するので、先ずＣパケットの出力の方を優先
し、Ｃパケットの出力が終了した時点で、Ｒパケットを
出力する。又、同図中、Ｃで示す場合には、Ｃパケット
の方がＲパケットよりも先に発生するが、Ｒパケットが
発生した時点でのＲパケットの出力は行わず、先ずＣパ
ケットの出力の方を優先し、Ｃパケットの出力が終了し
た時点で、Ｒパケットを出力する。
ケットの方がＣパケットよりも先に発生するが、Ｃパケ
ットが発生した時点でＲパケットの出力を中止してＣパ
ケットの出力の方を優先し、Ｃパケットの出力が終了し
た時点で、Ｒパケットの残りの部分を出力する。同図
中、Ｂで示す場合には、ＲパケットとＣパケットとが同
時に発生するので、先ずＣパケットの出力の方を優先
し、Ｃパケットの出力が終了した時点で、Ｒパケットを
出力する。又、同図中、Ｃで示す場合には、Ｃパケット
の方がＲパケットよりも先に発生するが、Ｒパケットが
発生した時点でのＲパケットの出力は行わず、先ずＣパ
ケットの出力の方を優先し、Ｃパケットの出力が終了し
た時点で、Ｒパケットを出力する。
【００２８】上記Ａ〜Ｃのいずれの場合においても、Ｃ
バス３−１上の１つのＣパケットの転送間隔は、Ｄバス
３−２上のＤパケットの転送間隔、即ち、５サイクル
（５τ）と等しい。このため、データ転送を伴う転送に
ついては、Ｃバス３−１上の転送がＤバス３−２上の転
送より常に一定サイクル先行しており、この関係は、Ｃ
パケット及びＲパケットの発生タイミングに関わらず一
定に保たれる。
バス３−１上の１つのＣパケットの転送間隔は、Ｄバス
３−２上のＤパケットの転送間隔、即ち、５サイクル
（５τ）と等しい。このため、データ転送を伴う転送に
ついては、Ｃバス３−１上の転送がＤバス３−２上の転
送より常に一定サイクル先行しており、この関係は、Ｃ
パケット及びＲパケットの発生タイミングに関わらず一
定に保たれる。
【００２９】図８は、第１実施例の調停部３１の動作を
説明するフローチャートである。同図に示す処理は、調
停部３１内の、特にＣ用調停回路３１Ｃ及びＲ用調停回
路３１Ｒに関連した動作に対応する。図８中、転送要求
が発生すると、ステップＳ１は、転送要求がデータ転送
を伴うものであるか否かを判定する。ステップＳ１の判
定結果がＹＥＳであると、ステップＳ２はＣパケットを
生成し、ステップＳ３はデータ転送が外部のシステムモ
ジュールへの転送であるか否かを判定する。他方、ステ
ップＳ１の判定結果がＮＯであると、ステップＳ４はＲ
パケットを生成し、ステップＳ５はデータ転送が外部の
システムモジュールへの転送であるか否かを判定する。
説明するフローチャートである。同図に示す処理は、調
停部３１内の、特にＣ用調停回路３１Ｃ及びＲ用調停回
路３１Ｒに関連した動作に対応する。図８中、転送要求
が発生すると、ステップＳ１は、転送要求がデータ転送
を伴うものであるか否かを判定する。ステップＳ１の判
定結果がＹＥＳであると、ステップＳ２はＣパケットを
生成し、ステップＳ３はデータ転送が外部のシステムモ
ジュールへの転送であるか否かを判定する。他方、ステ
ップＳ１の判定結果がＮＯであると、ステップＳ４はＲ
パケットを生成し、ステップＳ５はデータ転送が外部の
システムモジュールへの転送であるか否かを判定する。
【００３０】ステップＳ３の判定結果がＹＥＳである
と、ステップＳ６はＣ用調停回路３１ＣにおいてＣパケ
ットの外部のシステムモジュールへの出力が許可されて
いるな否かを判定し、判定結果がＹＥＳであると、ステ
ップＳ７はＣパケットを外部のシステムモジュールに対
して出力し、外部のシステムモジュールにおける転送処
理が続けられる。他方、ステップＳ３の判定結果がＮＯ
であると、ステップＳ８はＣ用調停回路３１Ｃにおいて
Ｃパケットのシステムモジュール内部での出力が許可さ
れているな否かを判定し、判定結果がＹＥＳであると、
ステップＳ９はＣパケットをシステムモジュール内部に
対して出力し、システムモジュール内部における転送処
理が続けられる。
と、ステップＳ６はＣ用調停回路３１ＣにおいてＣパケ
ットの外部のシステムモジュールへの出力が許可されて
いるな否かを判定し、判定結果がＹＥＳであると、ステ
ップＳ７はＣパケットを外部のシステムモジュールに対
して出力し、外部のシステムモジュールにおける転送処
理が続けられる。他方、ステップＳ３の判定結果がＮＯ
であると、ステップＳ８はＣ用調停回路３１Ｃにおいて
Ｃパケットのシステムモジュール内部での出力が許可さ
れているな否かを判定し、判定結果がＹＥＳであると、
ステップＳ９はＣパケットをシステムモジュール内部に
対して出力し、システムモジュール内部における転送処
理が続けられる。
【００３１】ステップＳ５の判定結果がＹＥＳである
と、ステップＳ１１はＲ用調停回路３１ＲにおいてＲパ
ケットの外部のシステムモジュールへの出力が許可され
ているな否かを判定し、判定結果がＹＥＳであると、処
理はステップＳ１２へ進む。ステップＳ１２は、Ｒパケ
ットを外部のシステムモジュールに対して出力し、ステ
ップＳ１３は、Ｃパケットを外部のシステムモジュール
に対して出力中であるか否かを判定する。ステップＳ１
３の判定結果がＮＯであると、外部のシステムモジュー
ルにおける転送処理が続けられる。他方、ステップＳ５
の判定結果がＮＯであると、ステップＳ１４はＲ用調停
回路３１ＲにおいてＲパケットのシステムモジュール内
部での出力が許可されているな否かを判定し、判定結果
がＹＥＳであると、処理はステップＳ１５へ進む。ステ
ップＳ１５は、Ｒパケットをシステムモジュール内部に
対して出力し、ステップＳ１６は、Ｃパケットを内部の
システムモジュールに対して出力中であるか否かを判定
する。ステップＳ１６の判定結果がＮＯであると、シス
テムモジュール内部における転送処理が続けられる。
と、ステップＳ１１はＲ用調停回路３１ＲにおいてＲパ
ケットの外部のシステムモジュールへの出力が許可され
ているな否かを判定し、判定結果がＹＥＳであると、処
理はステップＳ１２へ進む。ステップＳ１２は、Ｒパケ
ットを外部のシステムモジュールに対して出力し、ステ
ップＳ１３は、Ｃパケットを外部のシステムモジュール
に対して出力中であるか否かを判定する。ステップＳ１
３の判定結果がＮＯであると、外部のシステムモジュー
ルにおける転送処理が続けられる。他方、ステップＳ５
の判定結果がＮＯであると、ステップＳ１４はＲ用調停
回路３１ＲにおいてＲパケットのシステムモジュール内
部での出力が許可されているな否かを判定し、判定結果
がＹＥＳであると、処理はステップＳ１５へ進む。ステ
ップＳ１５は、Ｒパケットをシステムモジュール内部に
対して出力し、ステップＳ１６は、Ｃパケットを内部の
システムモジュールに対して出力中であるか否かを判定
する。ステップＳ１６の判定結果がＮＯであると、シス
テムモジュール内部における転送処理が続けられる。
【００３２】次に、本発明になるマルチプロセッサシス
テムの第２実施例を説明する。本実施例の基本構成は、
図１〜図３と共に説明した上記第１実施例の基本構成と
同じである。図９は、マルチプロセッサシステムの第２
実施例の要部の構成を示すブロック図である。同図中、
図１〜図４と同一部分には同一符号を付し、その説明は
省略する。マルチプロセッサシステムの第２実施例は、
本発明になるデータ転送方法の第２実施例を採用する。
本実施例は、上記の如きアドレスの広報及びキャッシュ
情報の広報が行われた後の、即ち、データ転送の準備が
完了後の、システムモジュール内のデータ転送に特徴が
ある。
テムの第２実施例を説明する。本実施例の基本構成は、
図１〜図３と共に説明した上記第１実施例の基本構成と
同じである。図９は、マルチプロセッサシステムの第２
実施例の要部の構成を示すブロック図である。同図中、
図１〜図４と同一部分には同一符号を付し、その説明は
省略する。マルチプロセッサシステムの第２実施例は、
本発明になるデータ転送方法の第２実施例を採用する。
本実施例は、上記の如きアドレスの広報及びキャッシュ
情報の広報が行われた後の、即ち、データ転送の準備が
完了後の、システムモジュール内のデータ転送に特徴が
ある。
【００３３】図９に示すシステムモジュール内の転送制
御部１４は、図示を省略する調停部３１及びデータ到着
判定回路３２に加え、宛先判定部３５と、データバッフ
ァ部３６とを有する。宛先判定部３５は、転送するべき
Ｃパケットの宛先が、システムモジュール内であるか、
或いは、外部のシステムモジュールであるかを判定す
る。具体的には、図５に示したＣパケット中のノードＩ
Ｄ及びスロットＩＤを見ることにより、Ｃパケットの宛
先を判定する。システムモジュール内に転送されるべき
Ｃパケットは、バッファ部３６に供給される。他方、外
部のシステムモジュールに転送されるべきＣパケット
は、Ｃバス３−１を介してクロスバモジュール２内のＬ
２クロスバ２５−１に供給される。つまり、システムモ
ジュール内で転送されるべきＣパケットは、Ｌ２クロス
バ２５−１を介することなく、転送制御部１４内で転送
される。
御部１４は、図示を省略する調停部３１及びデータ到着
判定回路３２に加え、宛先判定部３５と、データバッフ
ァ部３６とを有する。宛先判定部３５は、転送するべき
Ｃパケットの宛先が、システムモジュール内であるか、
或いは、外部のシステムモジュールであるかを判定す
る。具体的には、図５に示したＣパケット中のノードＩ
Ｄ及びスロットＩＤを見ることにより、Ｃパケットの宛
先を判定する。システムモジュール内に転送されるべき
Ｃパケットは、バッファ部３６に供給される。他方、外
部のシステムモジュールに転送されるべきＣパケット
は、Ｃバス３−１を介してクロスバモジュール２内のＬ
２クロスバ２５−１に供給される。つまり、システムモ
ジュール内で転送されるべきＣパケットは、Ｌ２クロス
バ２５−１を介することなく、転送制御部１４内で転送
される。
【００３４】バッファ部３６は、システムモジュール内
で転送されるＣパケットをバッファリングするためのバ
ッファ３６１，３６１−１〜３６１−４と、外部のシス
テムモジュールからのＣパケットをＬ２クロスバ２５−
１を介して入力してバッファリングするためのバッファ
３６２，３６２−１〜３６２−３とからなる。バッファ
３６１は、Ｃパケットのデータ転送量に基づいて、シス
テムモジュール内で入来するパケットがＣパケットであ
るか、或いは、Ｒパケットであるかを判別し、バッファ
３６１−１〜３６１−３はＲパケットＲINを保持すると
共に、バッファ３６１−４はＣパケットＣINを保持す
る。ＲINは、同一システムモジュール内で転送されるＲ
パケットを示し、ＣINは、同一システムモジュール内で
転送されるＣパケットを示す。
で転送されるＣパケットをバッファリングするためのバ
ッファ３６１，３６１−１〜３６１−４と、外部のシス
テムモジュールからのＣパケットをＬ２クロスバ２５−
１を介して入力してバッファリングするためのバッファ
３６２，３６２−１〜３６２−３とからなる。バッファ
３６１は、Ｃパケットのデータ転送量に基づいて、シス
テムモジュール内で入来するパケットがＣパケットであ
るか、或いは、Ｒパケットであるかを判別し、バッファ
３６１−１〜３６１−３はＲパケットＲINを保持すると
共に、バッファ３６１−４はＣパケットＣINを保持す
る。ＲINは、同一システムモジュール内で転送されるＲ
パケットを示し、ＣINは、同一システムモジュール内で
転送されるＣパケットを示す。
【００３５】バッファ３６２は、Ｃパケットのデータ転
送量に基づいて、外部システムモジュールから入来する
パケットがＣパケットであるか、或いは、Ｒパケットで
あるかを判別し、バッファ３６２−１，３６２−２はＲ
パケットＲOUT を保持すると共に、バッファ３６２−３
はＣパケットＣOUT を保持する。ＲOUT は、異なるシス
テムモジュール間で転送されるＲパケットを示し、Ｃ
OUT は、異なるシステムモジュール間で転送されるＣパ
ケットを示す。
送量に基づいて、外部システムモジュールから入来する
パケットがＣパケットであるか、或いは、Ｒパケットで
あるかを判別し、バッファ３６２−１，３６２−２はＲ
パケットＲOUT を保持すると共に、バッファ３６２−３
はＣパケットＣOUT を保持する。ＲOUT は、異なるシス
テムモジュール間で転送されるＲパケットを示し、Ｃ
OUT は、異なるシステムモジュール間で転送されるＣパ
ケットを示す。
【００３６】バッファ部３６からのパケットは、１パケ
ット（２サイクル）をまとめて１サイクルでデータ到着
判定回路３２へ出力する。このように、システムモジュ
ール内で転送されるべきＣパケットは、Ｌ２クロスバ２
５−１を介することなく、転送制御部１４内で転送され
るので、物理的なパスの距離がＬ２クロスバ２５−１を
介する場合と比較すると短くなる分、高速転送が可能と
なる。
ット（２サイクル）をまとめて１サイクルでデータ到着
判定回路３２へ出力する。このように、システムモジュ
ール内で転送されるべきＣパケットは、Ｌ２クロスバ２
５−１を介することなく、転送制御部１４内で転送され
るので、物理的なパスの距離がＬ２クロスバ２５−１を
介する場合と比較すると短くなる分、高速転送が可能と
なる。
【００３７】バッファ部３６からデータ到着判定回路３
２へのパケット流入量ＰＱ１は、Ｌ２クロスバ２５−１
のパケット流出量ＰＱ２と転送制御部１４内のパケット
流入量ＰＱ３との和以上、即ち、ＰＱ１≧ＰＱ２＋ＰＱ
３である。又、本実施例では、Ｃパケット及びＲパケッ
トの転送順位に、固定の優先順位を設定する。パケット
の優先順位は、異なるシステムモジュール間で転送され
るＣパケットＣOUT の優先順位をＹＣOUT 、同一システ
ムモジュール内で転送されるＣパケットＣINの優先順位
をＹＣIN、異なるシステムモジュール間で転送されるＲ
パケットＲOUTの優先順位をＹＲOUT 、同一システムモ
ジュール内で転送されるＲパケットＲINの優先順位をＹ
ＲINで表すと、ＹＣOUT ＞ＹＣIN＞ＹＲOUT ＞ＹＲINを
満足するように設定されている。バッファ部３６におけ
る遅延、即ち、各パケット種別に対するバッファの段数
は、上記各優先順位毎にパケット流量に基づいて決定さ
れている。
２へのパケット流入量ＰＱ１は、Ｌ２クロスバ２５−１
のパケット流出量ＰＱ２と転送制御部１４内のパケット
流入量ＰＱ３との和以上、即ち、ＰＱ１≧ＰＱ２＋ＰＱ
３である。又、本実施例では、Ｃパケット及びＲパケッ
トの転送順位に、固定の優先順位を設定する。パケット
の優先順位は、異なるシステムモジュール間で転送され
るＣパケットＣOUT の優先順位をＹＣOUT 、同一システ
ムモジュール内で転送されるＣパケットＣINの優先順位
をＹＣIN、異なるシステムモジュール間で転送されるＲ
パケットＲOUTの優先順位をＹＲOUT 、同一システムモ
ジュール内で転送されるＲパケットＲINの優先順位をＹ
ＲINで表すと、ＹＣOUT ＞ＹＣIN＞ＹＲOUT ＞ＹＲINを
満足するように設定されている。バッファ部３６におけ
る遅延、即ち、各パケット種別に対するバッファの段数
は、上記各優先順位毎にパケット流量に基づいて決定さ
れている。
【００３８】従って、本実施例では、システムモジュー
ル内の転送と、外部システムモジュールへの転送とで、
転送の制限を行うことなく、特にシステムモジュール内
の転送を高速に行うことができる。次に、本実施例のバ
ッファ部３６における動作を、図１０〜図１３と共に説
明する。図１０〜図１３において、は１サイクル目、
は２サイクル目、■はＣバス３−１を使用しているた
めのＲパケット出力停止期間、「Ｃ出」はバッファ部３
６からの出力を示す。
ル内の転送と、外部システムモジュールへの転送とで、
転送の制限を行うことなく、特にシステムモジュール内
の転送を高速に行うことができる。次に、本実施例のバ
ッファ部３６における動作を、図１０〜図１３と共に説
明する。図１０〜図１３において、は１サイクル目、
は２サイクル目、■はＣバス３−１を使用しているた
めのＲパケット出力停止期間、「Ｃ出」はバッファ部３
６からの出力を示す。
【００３９】外部システムモジュールへ転送されるＣパ
ケットＣOUT の場合、最高優先順位を有するため、この
ＣパケットＣOUT の出力は他のパケットに影響されな
い。従って、ＣパケットＣOUT の１サイクル目はバッフ
ァ３６２−３でバッファリングし、２サイクル目はスル
ーで出力する。このため、ＣパケットＣOUT に対して
は、図１０に示すように、バッファの段数は１段で１サ
イクル分必要であることがわかる。
ケットＣOUT の場合、最高優先順位を有するため、この
ＣパケットＣOUT の出力は他のパケットに影響されな
い。従って、ＣパケットＣOUT の１サイクル目はバッフ
ァ３６２−３でバッファリングし、２サイクル目はスル
ーで出力する。このため、ＣパケットＣOUT に対して
は、図１０に示すように、バッファの段数は１段で１サ
イクル分必要であることがわかる。
【００４０】システムモジュール内で転送されるＣパケ
ットＣINの場合、１サイクル目はバッファ３６１−４で
バッファリングし、出力パケットがＣパケットＣOUT と
競合すれば１サイクル遅延する。他方、ＣパケットＣIN
の出力時には、次のＣパケットＣINは入来しない。この
ため、ＣパケットＣINに対しては、図１１に示すよう
に、バッファの段数は１段で２サイクル分必要であるこ
とがわかる。
ットＣINの場合、１サイクル目はバッファ３６１−４で
バッファリングし、出力パケットがＣパケットＣOUT と
競合すれば１サイクル遅延する。他方、ＣパケットＣIN
の出力時には、次のＣパケットＣINは入来しない。この
ため、ＣパケットＣINに対しては、図１１に示すよう
に、バッファの段数は１段で２サイクル分必要であるこ
とがわかる。
【００４１】外部システムモジュールへ転送されるＲパ
ケットＲOUT の場合、ＣパケットＣ OUT とＣパケットＣ
INの転送間隔が５サイクルに１回であるため、Ｒパケッ
トＲ OUT は５サイクル中に２サイクル遅延することがあ
る。又、ＲパケットＲOUT の出力中に、次のＲパケット
ＲOUT の１サイクル目が入来する。従って、Ｒパケット
ＲOUT は、バッファ３６２−１，３６２−２でバッファ
リングする。つまり、ＲパケットＲOUT に対しては、図
１２に示すように、バッファの段数は２段で３サイクル
分必要であることがわかる。
ケットＲOUT の場合、ＣパケットＣ OUT とＣパケットＣ
INの転送間隔が５サイクルに１回であるため、Ｒパケッ
トＲ OUT は５サイクル中に２サイクル遅延することがあ
る。又、ＲパケットＲOUT の出力中に、次のＲパケット
ＲOUT の１サイクル目が入来する。従って、Ｒパケット
ＲOUT は、バッファ３６２−１，３６２−２でバッファ
リングする。つまり、ＲパケットＲOUT に対しては、図
１２に示すように、バッファの段数は２段で３サイクル
分必要であることがわかる。
【００４２】システムモジュール内で転送されるＲパケ
ットＲINの場合、ＣパケットＣOUTとＣパケットＣINの
転送間隔が５サイクルに１回であるため、ＲパケットＲ
INは７サイクル中に２サイクル遅延することがある。こ
のとき、ＲパケットＲOUT の出力は、７サイクル中で最
大２パケットであるから、ＲパケットＲINは７サイクル
中に２サイクル遅延することがある。又、ＲパケットＲ
INの出力中にも、次のＲパケットＲINの１サイクル目が
入来する。従って、ＲパケットＲINは、バッファ３６１
−１〜３６１−３でバッファリングする。つまり、Ｒパ
ケットＲINに対しては、図１３に示すように、バッファ
の段数は３段で５サイクル分必要であることがわかる。
ットＲINの場合、ＣパケットＣOUTとＣパケットＣINの
転送間隔が５サイクルに１回であるため、ＲパケットＲ
INは７サイクル中に２サイクル遅延することがある。こ
のとき、ＲパケットＲOUT の出力は、７サイクル中で最
大２パケットであるから、ＲパケットＲINは７サイクル
中に２サイクル遅延することがある。又、ＲパケットＲ
INの出力中にも、次のＲパケットＲINの１サイクル目が
入来する。従って、ＲパケットＲINは、バッファ３６１
−１〜３６１−３でバッファリングする。つまり、Ｒパ
ケットＲINに対しては、図１３に示すように、バッファ
の段数は３段で５サイクル分必要であることがわかる。
【００４３】上記の如き場合について、８サイクル中の
パケットの最大流量を求めると、図１４のようになる。
同図中、数値の単位はサイクルを示す。又、※１〜※８
上部の数値は、夫々次のようにして求まる。 ※１：８−ＣIN出×２＝６ ※２：８−ＣOUT 出×１−ＣIN出×２＝５ ※３：８−ＣOUT 出×２−ＣIN出×２＝４ ※４：８−ＣOUT 出×２＝６ ※５：８−ＣOUT 出×２＝６ ※６：８−ＣOUT 出×２−ＲOUT 出×２＝４ ※７：８−ＣOUT 出×２−ＲOUT 出×２−ＣIN出×１＝
３ ※８：８−ＣOUT 出×２−ＲOUT 出×２−ＣIN出×２＝
２ 次に、本実施例におけるＤパケットの転送について説明
する。図１５は、本実施例の要部の構成を示すブロック
図であり、Ｄパケットの転送に関係する部分を示す。同
図中、図１〜図４及び図９と同一部分には同一符号を付
し、その説明は省略する。
パケットの最大流量を求めると、図１４のようになる。
同図中、数値の単位はサイクルを示す。又、※１〜※８
上部の数値は、夫々次のようにして求まる。 ※１：８−ＣIN出×２＝６ ※２：８−ＣOUT 出×１−ＣIN出×２＝５ ※３：８−ＣOUT 出×２−ＣIN出×２＝４ ※４：８−ＣOUT 出×２＝６ ※５：８−ＣOUT 出×２＝６ ※６：８−ＣOUT 出×２−ＲOUT 出×２＝４ ※７：８−ＣOUT 出×２−ＲOUT 出×２−ＣIN出×１＝
３ ※８：８−ＣOUT 出×２−ＲOUT 出×２−ＣIN出×２＝
２ 次に、本実施例におけるＤパケットの転送について説明
する。図１５は、本実施例の要部の構成を示すブロック
図であり、Ｄパケットの転送に関係する部分を示す。同
図中、図１〜図４及び図９と同一部分には同一符号を付
し、その説明は省略する。
【００４４】図１５において、Ｌ１クロスバ１５は、制
御回路１５１と、バッファ部１５２とを含む。制御回路
１５１は、転送制御部１４からのコマンド信号に基づい
て、バッファ部１５２に供給するマルチプレクサセレク
ト信号、ＩＯイネーブル信号及びバッファ制御信号を生
成する。バッファ部１５２は、同じシステムモジュール
内の各プロセッサ、各ＩＯポート及びメモリ毎に、図示
の如き接続のマルチプレクサ及びバッファからなる。便
宜上、同図では、マルチプレクサを縦の二重線、バッフ
ァを■で示す。Ｌ１クロスバ１５内の出力段のマルチプ
レクサは、Ｄバス３−２を介してＬ２クロスバ２５−２
に接続されている。
御回路１５１と、バッファ部１５２とを含む。制御回路
１５１は、転送制御部１４からのコマンド信号に基づい
て、バッファ部１５２に供給するマルチプレクサセレク
ト信号、ＩＯイネーブル信号及びバッファ制御信号を生
成する。バッファ部１５２は、同じシステムモジュール
内の各プロセッサ、各ＩＯポート及びメモリ毎に、図示
の如き接続のマルチプレクサ及びバッファからなる。便
宜上、同図では、マルチプレクサを縦の二重線、バッフ
ァを■で示す。Ｌ１クロスバ１５内の出力段のマルチプ
レクサは、Ｄバス３−２を介してＬ２クロスバ２５−２
に接続されている。
【００４５】本実施例では、Ｄパケットがシステムモジ
ュール内で転送される場合には、ＤパケットをＬ１クロ
スバ１５からＬ２クロスバ２５−２へ出力することな
く、Ｌ１クロスバ１５内で転送される。具体的には、制
御回路１５１は、Ｄパケットがシステムモジュール内で
転送される場合には、転送制御部１４からのコマンド信
号に基づいて、ＤパケットをＬ１クロスバ１５内で転送
するためのマルチプレクサセレクト信号、ＩＯイネーブ
ル信号及びバッファ制御信号を生成してバッファ部１５
２に供給する。
ュール内で転送される場合には、ＤパケットをＬ１クロ
スバ１５からＬ２クロスバ２５−２へ出力することな
く、Ｌ１クロスバ１５内で転送される。具体的には、制
御回路１５１は、Ｄパケットがシステムモジュール内で
転送される場合には、転送制御部１４からのコマンド信
号に基づいて、ＤパケットをＬ１クロスバ１５内で転送
するためのマルチプレクサセレクト信号、ＩＯイネーブ
ル信号及びバッファ制御信号を生成してバッファ部１５
２に供給する。
【００４６】図１６は、本実施例のＬ１クロスバ１５の
構成を示す図であり、図１７は、システムモジュール内
のＤパケットの転送を説明する図である。図１６及び図
１７では、システムモジュール１内のＬ１クロスバ１５
の機能が分かりやすいように、Ｌ１クロスバ１５がアレ
イ状に配置されたスイッチ群として図示されている。従
って、制御回路１５１からの信号は、スイッチ群の各ス
イッチのオン／オフを制御するイメージとなる。同じシ
ステムモジュール１内でＤパケットを転送する場合に
は、図１６中、ＤパケットがＬ１クロスバ１５内の太線
で囲まれた戻り部１５５を通るように、スイッチ群を制
御する。戻り部１５５には、戻りパス１５５Ａが設けら
れている。この結果、システムモジュール１内のあるプ
ロセッサからのＤパケットは、図１７中、太線の矢印で
示すように、Ｌ１クロスバ１５内の戻り部１５５を通
り、該当するシステムモジュール１内のメモリへ、Ｌ２
クロスバ２５−２を介することなく転送される。尚、図
１７では、オンとされたスイッチがｏｎと示されてい
る。
構成を示す図であり、図１７は、システムモジュール内
のＤパケットの転送を説明する図である。図１６及び図
１７では、システムモジュール１内のＬ１クロスバ１５
の機能が分かりやすいように、Ｌ１クロスバ１５がアレ
イ状に配置されたスイッチ群として図示されている。従
って、制御回路１５１からの信号は、スイッチ群の各ス
イッチのオン／オフを制御するイメージとなる。同じシ
ステムモジュール１内でＤパケットを転送する場合に
は、図１６中、ＤパケットがＬ１クロスバ１５内の太線
で囲まれた戻り部１５５を通るように、スイッチ群を制
御する。戻り部１５５には、戻りパス１５５Ａが設けら
れている。この結果、システムモジュール１内のあるプ
ロセッサからのＤパケットは、図１７中、太線の矢印で
示すように、Ｌ１クロスバ１５内の戻り部１５５を通
り、該当するシステムモジュール１内のメモリへ、Ｌ２
クロスバ２５−２を介することなく転送される。尚、図
１７では、オンとされたスイッチがｏｎと示されてい
る。
【００４７】このように、本実施例では、１つのシステ
ムモジュール内で転送されるパケットは、パケットの種
別（Ｃパケット、Ｄパケット）に関わらず、Ｌ２クロス
バ２５−１又は２５−２を介することなく、システムモ
ジュール内で高速に転送することができる。以上、本発
明を実施例により説明したが、本発明は上記実施例に限
定されるものではなく、本発明の範囲内で種々の変形及
び改良が可能であることは、言うまでもない。
ムモジュール内で転送されるパケットは、パケットの種
別（Ｃパケット、Ｄパケット）に関わらず、Ｌ２クロス
バ２５−１又は２５−２を介することなく、システムモ
ジュール内で高速に転送することができる。以上、本発
明を実施例により説明したが、本発明は上記実施例に限
定されるものではなく、本発明の範囲内で種々の変形及
び改良が可能であることは、言うまでもない。
【００４８】
【発明の効果】本発明によれば、プロセッサの数が増大
し、マルチプロセッサシステムが大規模化しても、デー
タ転送を高速に、且つ、高効率に行うことのできるマル
チプロセッサシステム及びデータ転送方法を実現でき
る。
し、マルチプロセッサシステムが大規模化しても、デー
タ転送を高速に、且つ、高効率に行うことのできるマル
チプロセッサシステム及びデータ転送方法を実現でき
る。
【図１】本発明になるマルチプロセッサシステムの第１
実施例の概略構成を示すブロック図である。
実施例の概略構成を示すブロック図である。
【図２】第１実施例のシステムモジュールの構成を示す
ブロック図である。
ブロック図である。
【図３】第１実施例のクロスバモジュールの構成を示す
ブロック図である。
ブロック図である。
【図４】第１実施例の要部の構成を示すブロック図であ
る。
る。
【図５】Ｃパケットのビット構成を示す図である。
【図６】Ｃバス上を転送されるＣパケットとＲパケット
及びＤバス上を転送されるＤパケットを示す図である。
及びＤバス上を転送されるＤパケットを示す図である。
【図７】パケットの優先順位を説明するための図であ
る。
る。
【図８】第１実施例の調停部の動作を説明するフローチ
ャートである。
ャートである。
【図９】本発明になるマルチプロセッサシステムの第２
実施例の要部の構成を示すブロック図である。
実施例の要部の構成を示すブロック図である。
【図１０】第２実施例のバッファ部における動作を説明
するための図である。
するための図である。
【図１１】第２実施例のバッファ部における動作を説明
するための図である。
するための図である。
【図１２】第２実施例のバッファ部における動作を説明
するための図である。
するための図である。
【図１３】第２実施例のバッファ部における動作を説明
するための図である。
するための図である。
【図１４】８サイクル中のパケットの最大流量を説明す
るための図である。
るための図である。
【図１５】第２実施例のＤパケットの転送に関係する部
分の構成を示すブロック図である。
分の構成を示すブロック図である。
【図１６】第２実施例のＬ１クロスバの構成を示す図で
ある。
ある。
【図１７】システムモジュール内のＤパケットの転送を
説明する図である。
説明する図である。
１−１〜１−Ｎ システムモジュール ２ クロスバモジュール ３ バス １１−１〜１１−Ｍ プロセッサ １４，２１ 転送制御部 １５ Ｌ１クロスバ ２５−１〜２５−２ Ｌ２クロスバ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B045 BB16 BB28 BB29 BB30 BB47 BB48 DD12 EE07 EE12 5B077 BA04 BA06 MM02
Claims (5)
- 【請求項１】 各々が複数のプロセッサ、転送制御部及
び第１のクロスバとを含む、複数のシステムモジュール
と、 第２のクロスバを含むクロスバモジュールと、 各システムモジュールの転送制御部を該クロスバモジュ
ールに接続する制御バスと、 各システムモジュールの第１のクロスバを該クロスバモ
ジュールに接続するデータバスとを備え、 任意の１つのシステムモジュール内では、該転送制御部
が制御情報パケットを該制御バスに出力した後に、該第
１のクロスバが該転送制御部からのコマンド信号に応答
してデータパケットを該データバスへ出力する、マイク
ロプロセッサシステム。 - 【請求項２】 前記転送制御部は、データ転送を伴わな
いリプライオンリー転送の通知を行うためのリプライオ
ンリーパケットも、前記制御バスに出力する、請求項１
記載のマルチプロセッサシステム。 - 【請求項３】 前記転送制御部は、制御情報パケット及
びリプライオンリーパケットの生成順序に関わらず、該
制御情報パケットが生成された時点で優先的に該制御情
報パケットを出力し、未出力のリプライオンリーパケッ
トが存在すればその後に出力し、該制御情報パケットの
出力開始時点から前記第１のクロスバによる対応するデ
ータパケットの出力開始時点までの間隔は一定である、
請求項２記載のマルチプロセッサシステム。 - 【請求項４】 各々が複数のプロセッサ、転送制御部及
び第１のクロスバとを含む、複数のシステムモジュール
が、第２のクロスバを含むクロスバモジュールを介して
接続された構成のマルチプロセッサシステムにおけるデ
ータ転送方法であって、 任意の１つのシステムモジュール内では、該転送制御部
が制御情報パケットを制御バスに出力した後に、該第１
のクロスバが該転送制御部からのコマンド信号に応答し
てデータパケットをデータバスへ出力するステップを含
む、データ転送方法。 - 【請求項５】 前記転送制御部が、データ転送を伴わな
いリプライオンリー転送の通知を行うためのリプライオ
ンリーパケットを、前記制御バスに出力するステップ
と、 該転送制御部が、制御情報パケット及びリプライオンリ
ーパケットの生成順序に関わらず、前記制御情報パケッ
トが生成された時点で優先的に該制御情報パケットを出
力し、未出力のリプライオンリーパケットが存在すれば
その後に出力するステップとを更に含み、 該制御情報パケットの出力開始時点から前記第１のクロ
スバによる対応するデータパケットの出力開始時点まで
の間隔は一定である、請求項４記載のデータ転送方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35373099A JP2001167069A (ja) | 1999-12-13 | 1999-12-13 | マルチプロセッサシステム及びデータ転送方法 |
| US09/715,196 US6701407B1 (en) | 1999-12-13 | 2000-11-20 | Multiprocessor system with system modules each having processors, and a data transfer method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35373099A JP2001167069A (ja) | 1999-12-13 | 1999-12-13 | マルチプロセッサシステム及びデータ転送方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001167069A true JP2001167069A (ja) | 2001-06-22 |
Family
ID=18432837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35373099A Pending JP2001167069A (ja) | 1999-12-13 | 1999-12-13 | マルチプロセッサシステム及びデータ転送方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001167069A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010016169A1 (ja) * | 2008-08-07 | 2010-02-11 | 日本電気株式会社 | マルチプロセッサシステム及びその制御方法 |
| US8090986B2 (en) | 2006-02-13 | 2012-01-03 | Fujitsu Limited | System module and data relay method |
| JP5051121B2 (ja) * | 2006-02-28 | 2012-10-17 | 富士通株式会社 | パーティションプライオリティ制御システムおよび方法 |
| JP2014503876A (ja) * | 2010-11-18 | 2014-02-13 | 日本テキサス・インスツルメンツ株式会社 | 処理クラスタのための制御ノード |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04328653A (ja) * | 1991-04-22 | 1992-11-17 | Internatl Business Mach Corp <Ibm> | マルチプロセッサ・システムおよびそのデータ伝送装置 |
| JPH0516066B2 (ja) * | 1986-04-04 | 1993-03-03 | Kogyo Gijutsuin | |
| JP2000348000A (ja) * | 1999-06-03 | 2000-12-15 | Hitachi Ltd | 主記憶共有型マルチプロセッサシステム |
| JP2001101147A (ja) * | 1999-08-26 | 2001-04-13 | Internatl Business Mach Corp <Ibm> | データ転送方法、コンピュータ・プログラム製品、データ転送システムおよびデータ処理システム |
-
1999
- 1999-12-13 JP JP35373099A patent/JP2001167069A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0516066B2 (ja) * | 1986-04-04 | 1993-03-03 | Kogyo Gijutsuin | |
| JPH04328653A (ja) * | 1991-04-22 | 1992-11-17 | Internatl Business Mach Corp <Ibm> | マルチプロセッサ・システムおよびそのデータ伝送装置 |
| JP2000348000A (ja) * | 1999-06-03 | 2000-12-15 | Hitachi Ltd | 主記憶共有型マルチプロセッサシステム |
| JP2001101147A (ja) * | 1999-08-26 | 2001-04-13 | Internatl Business Mach Corp <Ibm> | データ転送方法、コンピュータ・プログラム製品、データ転送システムおよびデータ処理システム |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8090986B2 (en) | 2006-02-13 | 2012-01-03 | Fujitsu Limited | System module and data relay method |
| JP5051121B2 (ja) * | 2006-02-28 | 2012-10-17 | 富士通株式会社 | パーティションプライオリティ制御システムおよび方法 |
| WO2010016169A1 (ja) * | 2008-08-07 | 2010-02-11 | 日本電気株式会社 | マルチプロセッサシステム及びその制御方法 |
| US8583845B2 (en) | 2008-08-07 | 2013-11-12 | Nec Corporation | Multi-processor system and controlling method thereof |
| JP5360061B2 (ja) * | 2008-08-07 | 2013-12-04 | 日本電気株式会社 | マルチプロセッサシステム及びその制御方法 |
| JP2014503876A (ja) * | 2010-11-18 | 2014-02-13 | 日本テキサス・インスツルメンツ株式会社 | 処理クラスタのための制御ノード |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA2170458C (en) | Multi-cluster computer system | |
| EP0606299B1 (en) | Method and apparatus for concurrent packet bus | |
| JP2781623B2 (ja) | メモリアクセススイッチネットワーク | |
| EP0721164A2 (en) | Crossbar switch apparatus and protocol | |
| JPH096717A (ja) | インバウンド及びアウトバウンド読取り並びにポステッド書込みのためのバッファリング機構を含むデータ処理システム及び方法 | |
| JPH07295848A (ja) | コンピュータアーキテクチャ内の障害を検出しかつそのまわりに再経路付けするための方法および複数のコンピュータインタフェースを複数のサポーティング装置インタフェースに結合するための装置 | |
| JPH08320839A (ja) | 分散型データ処理システム | |
| JPH02500784A (ja) | 保留バスにおいて割り込み要求メッセージを処理するノード | |
| KR100644596B1 (ko) | 버스 시스템 및 그 버스 중재방법 | |
| US6263393B1 (en) | Bus switch for realizing bus transactions across two or more buses | |
| EP1091301B1 (en) | Method and apparatus for transmitting operation packets between functional modules of a processor | |
| JP4669113B2 (ja) | 集積回路における相互接続モジュール用の接続ポート | |
| US6701407B1 (en) | Multiprocessor system with system modules each having processors, and a data transfer method therefor | |
| JP2001167069A (ja) | マルチプロセッサシステム及びデータ転送方法 | |
| US7039750B1 (en) | On-chip switch fabric | |
| JPH0818565A (ja) | データ処理装置 | |
| JP2001167067A (ja) | マルチプロセッサシステム及びデータ転送方法 | |
| US7272151B2 (en) | Centralized switching fabric scheduler supporting simultaneous updates | |
| JPH0724050B2 (ja) | コンピュータシステムを操作する方法及びこの方法を用いる多重プロセッサシステム | |
| US5495589A (en) | Architecture for smart control of bi-directional transfer of data | |
| JP3586603B2 (ja) | データ転送装置及びデータ転送方法 | |
| US7979766B2 (en) | Architecture for a message bus | |
| JP2001022711A (ja) | クロスバースイッチの制御方法及び並列計算機システム | |
| JPH064401A (ja) | メモリアクセス回路 | |
| JP3211705B2 (ja) | マルチプロセッサ用高速バスシステム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050330 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050426 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050627 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060117 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060523 |