JP2001166934A

JP2001166934A - 命令フェッチ制御装置

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Publication number: JP2001166934A
Application number: JP2000298837A
Authority: JP
Inventors: Masaki Ukai; 昌樹鵜飼; Aiichiro Inoue; 愛一郎井上
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-09-30
Filing date: 2000-09-29
Publication date: 2001-06-22
Anticipated expiration: 2020-09-29
Also published as: JP3741945B2

Abstract

(57)【要約】【課題】命令処理の遅延時間を削減することのできる装
置を提供する。【解決手段】命令キャッシュ２に命令フェッチ指示を出
す命令フェッチ制御部９において、命令のプリフェッチ
を行うようにする。命令フェッチ制御部９は、フェッチ
アドレス生成部９−１、ブランチヒストリ９−２、及び
優先順位決定回路９−３を備え、優先順位決定回路９−
３が、命令フェッチ要求を出すか、命令のプリフェッチ
要求を出すかを決定する。命令プリフェッチにおいて
も、プリフェッチアドレスの計算は、フェッチアドレス
生成部９−１が行う。優先順位決定回路９−３は、命令
フェッチや命令プリフェッチ、再命令フェッチなどの命
令の優先順位を決定し、その要求を命令キャッシュ２に
送る。また、アドレスは、優先順位決定回路９−３によ
って制御されるセレクタ９−４によって、複数入力され
るアドレスの内適当なものが選択されて出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パイプライン処理
方式（スーパースカラ処理方式、あるいは、アウトオブ
オーダ処理方式を含む）を採用した情報処理装置に係
り、特に、見かけ上のフェッチ時間を減少させ命令処理
を高速化させるためのプリフェッチ処理に関する。

【０００２】

【従来の技術】パイプライン処理方式などを採用した情
報処理装置においては、一つの命令の実行の終了を待た
ずに、次々と後続命令列をフェッチして命令パイプライ
ンに投入している。また、主記憶装置の動作が遅いた
め、キャッシュ機構を採用して後続命令列のフェッチを
高速化している。

【０００３】図４０は、分岐命令を複数含む命令列の例
を示す図である。同図において、（ａ）の行のＤＲは除
算命令であり、（ｂ）の行のＢＣＲは条件分岐命令、
（ｃ）の行のＢＣＲは無条件分岐命令であり、（ｄ）の
行が分岐先命令である。

【０００４】図４１は、従来の手法を用いた場合のマシ
ンサイクルの遅延を説明する図である。まず、（ａ）の
行の命令が実行される。（ａ）の行の命令実行がＡステ
ージであるとき、次の命令である（ｂ）の行が実行され
る。このように、パイプライン方式をはじめとする投機
実行方式では、前の命令の実行完了を待つことなく次の
命令をフェッチし、実行する。しかし、（ｂ）の行の命
令は条件分岐命令であるので、Ａステージの後、Ｕステ
ージまでの間、条件確定待ちしている。そして、その間
に（ｃ）の行の命令が実行される。これも分岐命令（無
条件分岐命令）であり、（ｂ）の行の分岐結果に影響を
受けるので、Ｕステージの実行は、（ｂ）の行の命令の
非分岐が確定するまで待ちの状態にある。（ｂ）の行の
条件分岐命令の非分岐が決定すると、（ｃ）の行の無条
件分岐命令が実行されることが確定するので、（ｃ）の
行の無条件分岐命令のＵステージの実行が行われる。こ
れを受けて、（ｄ）の行の分岐先命令（ＮＯＰ）のフェ
ッチ指令が出され、該分岐先命令のフェッチ及び実行が
行われる。

【０００５】同図から明らかなように、（ｄ）行の分岐
先命令のフェッチが遅れているため、（ａ）行から
（ｃ）行までの命令は、順調にパイプライン処理が行わ
れているが、（ｄ）行の命令になって処理の待ち状態が
生じ、パイプライン処理が遅延を生じている。

【０００６】

【発明が解決しようとする課題】まず、従来の手法の場
合、第１の問題点として、キャッシュ機構の欠点、すな
わちフェッチ要求を出した命令列がキャッシュにヒット
しなかった場合に、そのペナルティ（遅延時間）が大き
いということがある。この場合、命令フェッチ要求が真
に必要なことが確定してから該命令フェッチ要求を出す
と、キャッシュミスヒットの場合には、このペナルティ
がそのまま性能差に跳ね返ることになる。

【０００７】しかしながら、第２の問題点として、先行
する命令の実行結果が後続の命令の実行に影響を与える
場合は、先行する命令の実行結果が後続命令の実行に影
響しないことが判断できるまで、正しい後続の命令フェ
ッチ要求を出して実行することができない。

【０００８】従来技術では、該分岐命令の分岐先アドレ
スが計算されていても、該分岐命令よりも前に実行され
る分岐命令の処理が確定し、該分岐命令が実行されるこ
とが決定されるまで、該分岐命令の分岐先命令フェッチ
を行っていなかった。すなわち、該分岐命令の直前に存
在する分岐命令の分岐条件が確定して（分岐予測の成功
が判明して）から、該分岐命令が分岐予測失敗した場合
に実行される命令列をフェッチするため、この命令フェ
ッチ開始が待たされる分、命令実行にロスが生じてい
た。

【０００９】本発明の課題は、パイプライン処理方式等
を採用した情報処理装置において、命令処理の遅延時間
を削減することのできる装置を提供することである。

【００１０】

【課題を解決するための手段】本発明の第１の側面にお
ける装置は、キャッシュメモリ手段と、それよりも下位
のメモリ手段と、該キャッシュメモリ手段に格納された
命令列を投機的に実行する手段を備えた命令制御装置に
おける命令のフェッチを制御する命令フェッチ制御装置
であって、該キャッシュメモリ手段に命令フェッチ要求
を出す命令フェッチ手段と、続いてフェッチ要求を予定
している命令列が、該キャッシュメモリ手段に存在しな
い場合には、該キャッシュメモリ手段に、該下位メモリ
手段から該予定命令列を事前に転送しておく命令プリフ
ェッチを行う命令プリフェッチ手段とを備えることを特
徴とする。

【００１１】本発明の第２の側面における装置は、キャ
ッシュメモリ手段と、それよりも下位のメモリ手段と、
該キャッシュメモリ手段に格納された命令列を投機的に
実行する手段を備えた命令制御装置における命令のフェ
ッチを制御する命令フェッチ制御装置であって、該キャ
ッシュメモリ手段に命令フェッチ要求を出す命令フェッ
チ手段と、条件分岐命令もしくは無条件分岐命令を実行
する際に、分岐成立する場合の分岐先命令アドレスを求
めるアドレス生成手段と、該分岐命令の分岐する場合の
分岐先命令アドレスが求められた時点で、前記キャッシ
ュメモリ手段に該分岐先命令の命令フェッチを要求する
分岐先命令プリフェッチを行う分岐先命令プリフェッチ
手段とを備えることを特徴とする。

【００１２】本発明の方法は、キャッシュメモリと、下
位メモリと、該キャッシュメモリに命令フェッチ要求を
出す命令フェッチ装置と、該キャッシュメモリに格納さ
れた命令列を処理する命令制御装置とを備える装置にお
ける命令制御方法であって、（ａ）続いてフェッチ要求
を予定している命令列が、該キャッシュメモリに存在し
ない場合には、該キャッシュメモリに、該下位メモリか
ら該予定命令列を事前に転送しておく命令プリフェッチ
を行うステップを備えることを特徴とする。

【００１３】本発明においては、フェッチ予定の命令列
をプリフェッチするようにしたことにより、例えば、キ
ャッシュミスヒットした場合、新たに、フェッチするた
めに必要な命令列を下位メモリから転送しなくても良く
なり、命令実行の遅延時間を抑制することが出来る。

【００１４】また、分岐命令の場合、分岐予測を行っ
て、予測された分岐先命令をフェッチしておくが、従来
では、分岐予測がはずれると、分岐予測がはずれたこと
が判明した時点で命令列をフェッチし直さなくてはなら
なかったので、処理遅延が生じていた。しかし、本発明
によれば、分岐予測されなかった方の分岐先の命令列を
分岐命令プリフェッチすることにより、あらかじめ命令
一時バッファに格納するようにする。従って、分岐予測
がはずれたとしても、すぐにキャッシュメモリから必要
な命令列をフェッチして実行することができるので、処
理遅延をより抑制することが出来る。

【００１５】また、他の側面においては、前に実行して
いる命令が命令プリフェッチしようとしているアドレス
の内容を書き換える可能性がある場合には、命令プリフ
ェッチを取り下げるようにする。従って、ストア命令の
ような命令によって、アドレスの内容が書き換えられる
場合にも、整合性のある命令プリフェッチを行うことが
出来る。

【００１６】

【発明の実施の形態】本発明の実施形態の概念を以下に
述べる。第１の問題を解決するための方法としては、事
前に、命令実行される可能性の高いアドレス域をキャッ
シュ機構に伝達し、キャッシュ機構に該アドレスの命令
列が登録されていなければ、実命令フェッチが行われる
よりも前に、主記憶装置あるいは下位のキャッシュメモ
リ（キャッシュメモリが多段からなる場合）から出来る
限り事前に命令列を登録し始めることを特徴とした命令
プリフェッチ機構を用いる。

【００１７】こうすることにより、キャッシュのミスヒ
ット率を低下させることができ、性能向上に貢献するこ
とが可能となる。仮に実命令フェッチまでにキャッシュ
の登録作業が間に合わなかったとしても、実命令フェッ
チと、本発明の実施形態によるプリフェッチ要求との時
間差だけ、従来技術よりも遅延時間（ミスヒットペナル
ティ）を減らすことが出来る。

【００１８】更に、同じタイミングで複数のフェッチ・
命令プリフェッチ要求を出すことが出来ないような装置
においては、命令プリフェッチの優先順位を設定し、そ
れに従って要求を出すようにする。

【００１９】また、このような構成の場合、同じアドレ
スで複数回のプリフェッチ要求を出すのは無駄であるか
ら、フラグを準備して、同じアドレスで複数回のプリフ
ェッチ要求を出さないように抑制する。また、キャッシ
ュ機構の形式によっては、フェッチするバイト長よりも
大きなデータ単位を一つのまとまり（キャッシュブロッ
ク）として管理する形式のものもある。このときは、同
一キャッシュブロックへの命令プリフェッチ要求を抑制
する。すなわち、プリフェッチするアドレスが異なって
いても、前回のプリフェッチでキャッシュメモリに格納
されたキャッシュブロックの中に既に、そのアドレスの
命令が含まれている場合には、再び命令プリフェッチを
行って、主記憶からキャッシュメモリに命令を読み込む
ことは無駄となる。従って、このような場合には、プリ
フェッチ要求を出力しないようにする。

【００２０】第２の問題点を解決するための方法として
は、特に、命令フェッチ制御部に命令フェッチの要求を
するが、命令フェッチ結果を命令デコード部に受け渡す
か否かを保留することを可能とする、あるいは、命令フ
ェッチ動作の途中で一時中断することを可能とすること
を特徴とした、分岐命令プリフェッチ機構を用いる。

【００２１】通常、該分岐命令が分岐する場合の分岐先
アドレスは、条件コードの確定、すなわち、分岐するか
否かが確定するよりも前に求めることが可能である。例
えば、演算命令と直後の条件分岐命令がパイプライン処
理方式によって流れる場合、演算命令の実行（Ｘステー
ジ）の結果、条件コードが決定し分岐するか否かが確定
するタイミング（演算命令のＵステージ）よりも前に、
後続の分岐命令の分岐先命令アドレスをＡステージで求
めている。

【００２２】しかしながら、図４０のように、（ａ）演
算命令、（ｂ）条件分岐命令、（ｃ）無条件分岐命令と
続く命令列の場合、従来技術では図４１のように（ｃ）
無条件分岐命令が実行されることが確定されるまで、す
なわち、（ｂ）条件分岐命令の非分岐が確定するまで、
（ｃ）無条件分岐命令の分岐先命令を、命令フェッチす
ることが出来なかった。

【００２３】ところが、図１に示すように、本発明の実
施形態を適用することにより、（ｃ）行の無条件分岐命
令の分岐先アドレスが確定した時点で、このアドレスで
命令プリフェッチ（分岐命令プリフェッチ）を行うこと
ができる。この後、（ａ）行の演算命令の実行により条
件コードが確定し、（ｂ）行の条件分岐命令が非分岐で
あれば、（ｃ）行の無条件分岐命令は実行されるのだか
ら、無条件分岐命令の後続でデコード、実行、あるい
は、フェッチされている命令列はすべて棄却し、すでに
始まっている分岐命令プリフェッチを実命令フェッチと
して継続実行すれば良い。図１のケースでは、従来技術
よりも３クロックの性能向上が達成できる。この際、も
し他の分岐命令プリフェッチが行われていれば、これも
不要であるから、棄却すればよい。逆に（ｂ）行の条件
分岐命令の分岐が確定し、（ｃ）行の無条件分岐命令が
実行されないことが分かったならば、この時点で、すで
に始まっている分岐命令プリフェッチを中止、棄却すれ
ば良い。

【００２４】後者の（ｃ）行の無条件分岐命令が条件分
岐命令であっても本発明の実施形態を適用可能であり、
もちろん、上記命令列の（ｂ）行の条件分岐命令に対し
ても本発明の実施形態を適用可能である。また、二つの
分岐命令の間に何らかの命令列が存在しても本発明の実
施形態を適用可能であることは、当業者には容易に理解
されよう。更に、ブランチヒストリに代表される分岐予
測機構を併用した場合でも、条件分岐命令が分岐予測さ
れた場合には、後続命令（非分岐である場合の命令列）
を分岐命令プリフェッチするようにすることで、同様の
手法を適用可能である。すなわち、分岐予測された結
果、分岐先と予測されたアドレスとは逆に、分岐しなか
った場合の次の命令のアドレスを分岐命令プリフェッチ
によってプリフェッチするようにしておくことも可能で
ある。

【００２５】また、例えば、ＮＯＰ(No Operation）命
令の代用として用いられるような、必ず非分岐となる分
岐命令においては、分岐先アドレスと称するアドレスへ
は分岐しないのだから、これを分岐命令プリフェッチす
るのは不利である。従って、このプリフェッチを抑止す
れば、無駄な動作が抑止され、性能劣化しないことにな
る。同様に無条件分岐命令のように、絶対に分岐命令の
後続命令が実行されない分岐命令においては、後続命令
を分岐命令プリフェッチするのは不利である。従って、
このプリフェッチを抑止することで、無駄な動作を抑止
し、性能劣化を防ぐことができる。

【００２６】第１の問題の解決法でも述べたように、同
じタイミングで複数のフェッチ・分岐命令プリフェッチ
要求を出すことが出来ないような装置においては、プリ
フェッチする命令間に優先順位を設定し、それに従って
要求を出すことも可能である。

【００２７】このようにして出される分岐命令プリフェ
ッチは、必ずしも実行されるわけではないので、実行さ
れることが分かっていなければならない。ここで、デコ
ードされるより手前のステージで分岐命令プリフェッチ
された命令列を一時保存しておく一時命令バッファを設
ける。また、一時命令バッファを設ける代わりに、命令
プリフェッチ動作の途中でインタロックをかけることも
出来る。いずれの場合にも、所定の条件でインタロック
を解除し、フェッチの続きあるいはデコード以降の処理
を行えば良い。

【００２８】特に、スーパースカラ処理方式などを採用
した場合には、複数の分岐命令が時間的に近接して処理
されることになるので、本発明の実施形態の手法を用い
れば、連続あるいは、同時に複数の分岐命令プリフェッ
チを行う場合も考えられる。更に、これら複数の分岐命
令プリフェッチに対応した一時命令バッファを設けるこ
とで、複数の分岐命令プリフェッチ要求に対応すること
も可能である。

【００２９】特に、この場合には、それぞれの分岐命令
プリフェッチを区別する方法を用いることができる。主
記憶にキャッシュメモリ機構がある場合、そのキャッシ
ュメモリ機構の特性に応じて分岐命令プリフェッチ要求
に工夫を加えると、更に性能向上する可能性がある。

【００３０】キャッシュメモリが小さいなど性能が劣る
場合、この分岐命令プリフェッチによって本来使われる
頻度が高いはずの命令列がキャッシュメモリから消去さ
れる危険性が高くなる。特に、分岐性能が高くないの
で、この危険性は特に高くなる。このような危険性を回
避するために、分岐命令プリフェッチの場合には、その
プリフェッチ命令がキャッシュに存在しない場合、主記
憶から命令列を取り出してキャッシュメモリを更新する
ことを抑制し、性能劣化を防ぐことができる。

【００３１】逆に、キャッシュ機構の性能が良い場合で
も、制御回路を設置しづらい場合もあり得る。このよう
な場合には、キャッシュ機能の性能の良さを利用し、キ
ャッシュにヒットしなかった場合にあらかじめ主記憶か
ら命令列を読み込むようにして、実際に、これらの命令
列が必要になった場合に、キャッシュミスヒットによる
ペナルティを最小限に抑えることが可能となる。すなわ
ち、前述の第１の問題点の解決法を利用することができ
る。

【００３２】ところで、命令セットの中には、メモリに
データを書き込む動作を含む命令（以下、ストア命令と
呼ぶ）が存在する。ストア命令が、このような分岐命令
プリフェッチデータ列を書き換える可能性が常に存在す
る。従って、分岐命令プリフェッチの場合でも、この可
能性を検出する手段、及び、実際に該ストア命令が分岐
命令プリフェッチデータ列を書き換えた場合には、その
結果をこれらの命令列に反映するなどの対応をとる必要
がある。

【００３３】実際に分岐命令プリフェッチした命令列を
書き換える手法の他に、該ストア命令によって実際に書
き換えられる、あるいは書き換えられる可能性がある場
合には、分岐命令プリフェッチを取りやめることもでき
る。分岐命令プリフェッチ要求によって得られる命令列
は常に命令実行されるわけではない。従って、このよう
な方法をとれば、回路構成が簡便になるメリットの方が
大きくなる。

【００３４】以下に、図面に基づいて各回路構成につい
て詳細に説明する。ここで、図面に示された＜、及び、
＞でくくられた数字は、ビット番号を示し、小さい番号
のビットが上位ビットであり、大きい番号のビットが下
位ビットである。従って、＜１＞がＭＳＢであり、＜３
１＞がＬＳＢである。

【００３５】図２は、本実施形態の装置の全体の概略構
成（要部）を示す図である。本実施形態においては、命
令フェッチポートをＡ、Ｂの二つ持っており、いずれか
一方が現在命令実行処理中のポートになり、もう一方が
分岐予測機構（ブランチヒストリ）によって分岐予測さ
れた分岐先命令列を保持するようになっている。これら
のポートの役割は動的に変更される。

【００３６】以下は、同図及び後述の図における信号の
対応を示す表である。（１）命令フェッチ要求（＋ＩＦＣＨＲＥＱＵＥＳＴ
ＶＡＬＩＤ）（２）命令プリフェッチ要求（＋ＩＦＰＲＥＦＣＨ
ＲＥＱＵＥＳＴＶＡＬＩＤ）（３）データ（４）フェッチ命令列（５）デコードする命令列（６）命令デコードした情報（７）ストアデータ（８）オペランドデータ（９）再命令フェッチ要求（＋ＲＥＩＦＥＴＣＨＲ
ＥＱＵＥＳＴ）（１０）分岐命令プリフェッチ要求（＋ＢＲＰＲＥＦ
ＣＨＲＥＱＶＡＬＩＤ）（１１）分岐履歴情報（１２）分岐予測情報（１３）ストア命令によるフェッチ命令列の上書き可能
性検出信号（１４）ムーブイン（主記憶装置からキャッシュへのデ
ータ複写）要求（＋ＭＯＶＥＩＮＲＥＱＵＥＳＴ）（１５）命令フェッチアドレス（１６）フェッチ出来ない状態であることを示す信号
（＋ＳＵＢＵＳＹ）（１７）命令プリフェッチ出来ない状態であることを示
す信号（＋ＳＵＰＲＥＦＣＨＢＵＳＹ）（１８）再命令フェッチアドレス（１９）分岐予測先アドレス（２０）分岐予測信号（＋ＢＲＨＩＳＨＩＴ）（２１）分岐命令プリフェッチアドレス（２２）分岐予測失敗信号（ＣＡＮＣＥＬＡＬＬＰ
ＯＲＴ）図２においては、主記憶装置１から命令データ（３）が
命令キャッシュ２にフェッチされて送られ、次に、フェ
ッチ命令列（４）が命令一時バッファ３に格納される。
それから、デコードすべき命令列（５）が命令デコード
部４に入力される。そして、命令デコード部４における
デコードの結果に基づいて、各制御部（分岐命令制御部
５、ストア命令制御部６、その他の命令の制御部７）に
当該デコード情報が入力される。このとき、命令データ
と一緒にオペランドのデータがデータキャッシュ８に入
力され、各制御部における処理に使用するために、デコ
ードされた命令とともに、ストア命令制御部６やその他
の命令の制御部７に入力される（８）。また、ストア命
令制御部６は、処理の結果データをストアする場合に
は、ストアデータ（７）をデータキャッシュ８に書き込
むとともに、データキャッシュ８から命令キャッシュ２
には、命令列の書き換えデータが送られる。命令列が命
令一時バッファ３に格納されている場合には、命令一時
バッファ３にストアデータ（７）が送られる。また、書
き換えられるべき命令列やオペランドが主記憶装置１に
記憶されている場合には、ストアデータ（３）を主記憶
装置１に送る。

【００３７】また、命令フェッチ制御部９は、命令キャ
ッシュ２に命令フェッチ要求（１）を出力して、命令列
を命令一時バッファ３へフェッチさせるとともに、命令
プリフェッチ要求（２）を出して、命令列を主記憶装置
１から命令キャッシュ２にプリフェッチさせる。

【００３８】分岐命令制御部５は、分岐命令を処理した
結果、新しく命令のフェッチが必要になった場合には、
再命令フェッチ要求（９）を命令フェッチ制御部９に出
すとともに、分岐予測されなかった方の分岐のアドレス
の命令をプリフェッチさせるために分岐命令プリフェッ
チ要求（１０）を命令フェッチ制御部９に出力する。ま
た、分岐命令制御部５の分岐命令処理結果は、分岐履歴
情報（１１）として、ブランチヒストリ９’に送られ、
ブランチヒストリ９’において分岐予測情報（１２）を
生成するために使用される。分岐予測情報（１２）は、
命令フェッチ制御部９に送られ、分岐命令の分岐先アド
レスの命令のフェッチに使用される。更に、分岐命令制
御部５は、分岐予測に失敗したと判断した場合には、分
岐予測失敗信号（２２）を命令キャッシュ２に送り、命
令キャッシュ２にフェッチされた分岐先命令が格納され
ているポートをキャンセルさせる。

【００３９】図３は、命令プリフェッチ機構の構成例を
示す図である。本実施形態においては、１クロックで１
つの命令フェッチ要求を行うことができる。命令フェッ
チ要求には、シーケンシャルフェッチ（後続命令のフェ
ッチ）、分岐ターゲットフェッチ（分岐予測先の命令の
フェッチ）、再命令フェッチ（分岐予測失敗や割り込み
発生などのフェッチ）、及び本実施形態による分岐ター
ゲットの並びにシーケンシャルの命令プリフェッチの５
つがある。

【００４０】これら５つの要求の優先順位が、再命令フ
ェッチ、分岐ターゲットフェッチ、分岐ターゲットの命
令プリフェッチ、シーケンシャルフェッチ、シーケンシ
ャルの命令プリフェッチの順であるとすれば、優先順位
決定回路９−３は、この優先順位で命令キャッシュ２に
要求を出すようにする。

【００４１】フェッチアドレス生成部９−１では、フェ
ッチすべき命令のアドレスを生成し、セレクタ９−４に
入力する。の信号は、フェッチ要求を出したが、割り
込みなどの要因で受け入れられなかった場合に、同じア
ドレスを出力するために設けられている。の信号は、
１６バイトの加算器から演算されて出力される、シーケ
ンシャルフェッチに使用されるアドレスである。また、
の信号は、再命令フェッチ要求（９）に対応して入力
される再命令フェッチアドレス（１８）を示す信号であ
る。更に、の信号は、前に出力されたフェッチアドレ
スからブランチヒストリ９−２が処理した結果得られた
分岐予測先アドレス（１９）である。優先順位決定回路
９−３は、ブランチヒストリ９−２から分岐予測信号２
０を受け取ると、命令フェッチや命令プリフェッチの優
先順位を勘案して、適切な場合に、フェッチアドレス選
択信号ａを出力して、分岐予測先アドレス（１９）をセ
レクタ９−４に選択させて、命令フェッチアドレス（１
５）として命令キャッシュ２に入力させる。このとき、
優先順位決定回路９−３は、命令フェッチアドレス（１
５）のアドレスの命令をフェッチさせたい場合には、命
令フェッチ要求（１）を命令キャッシュに入力し、命令
プリフェッチをさせたい場合には、命令プリフェッチ要
求（２）を命令キャッシュ２に入力する。

【００４２】命令キャッシュ２によって命令フェッチ要
求（１）が受け入れられると、命令キャッシュ２から命
令（４）が命令一時バッファ３に送られる。このとき、
命令フェッチする命令が命令キャッシュ２に存在しない
場合には、主記憶装置１から命令データ（３）が呼び込
まれ、続いて命令一時バッファ３に命令（４）がフェッ
チされる。

【００４３】命令キャッシュ２によって命令プリフェッ
チ要求（２）が受け入れられると、命令キャッシュは、
ムーブイン要求（１４）を主記憶装置１に入力し、主記
憶装置１の信号（１５）で入力されるアドレスから命令
キャッシュへ命令をプリフェッチする。

【００４４】命令キャッシュ２が命令フェッチ出来ない
場合には、信号（１６）を、命令プリフェッチ出来ない
場合には、信号（１７）を優先順位決定回路９−３に入
力し、命令フェッチ制御部９に命令フェッチ、命令プリ
フェッチの再試行などを行わせる。

【００４５】図４は、図３の優先順位決定回路の構成例
を示す図である。すなわち、本実施形態においては、再
命令フェッチ許可信号（＋ＩＦＲＥＱＲＥＩＦＣＨ
ＧＯ）は、再命令フェッチ要求（＋ＲＥＩＦＥＴＣＨ
ＲＥＱＵＥＳＴ）が入力されたら、そのまま、再命令
フェッチとして出力されるので、最優先で行われる。再
命令フェッチ要求がない場合は、分岐ターゲットフェッ
チ信号（＋ＩＦＲＥＱＢＲＨＩＳＧＯ）は、分岐
成立予測がされていて、（＋ＢＲＨＩＴＨＩＴが
“Ｈ”）かつ、ターゲットフェッチ格納先となるフェッ
チポートが空いている（−ＦＣＨＰＯＲＴＡＬＬ
ＢＵＳＹが“Ｈ”）場合にのみ行われる。すなわち、再
命令フェッチ要求（＋ＲＥＩＦＥＴＣＨＲＥＱＵＥ
ＳＴ）の論理をインバータ１０で反転した信号と、命令
キャッシュ２からの信号である、フェッチポートがすべ
て埋まっていることを示す信号の論理が反転した信号
（−ＦＣＨＰＯＲＴＡＬＬＢＵＳＹ）及び、分岐
予測信号（＋ＢＲＨＩＳＨＩＴ）がＡＮＤ回路１４に
入力され、これらの信号のＡＮＤ結果が、ＡＮＤ回路１
４から分岐ターゲットフェッチ許可信号（＋ＩＦＲＥ
ＱＢＲＨＩＳＧＯ）となる構成となっている。

【００４６】それ以外の場合には、後続の命令のフェッ
チ信号（＋ＩＦＲＥＱＳＥＱＵＥＮＴＩＡＬＧ
Ｏ）（シーケンシャルフェッチ）が従来行われていたと
ころを、それより優先順位が高いところに、分岐ターゲ
ットの命令プリフェッチ許可信号（＋ＩＦＲＥＱＰ
ＲＥＦＣＨＢＲＨＩＳＧＯ）の優先順位を設定して
いる。もちろん、再命令フェッチが行われておらず、か
つ、分岐予測が成立していなければ分岐ターゲットの命
令プリフェッチは、行われないので、＋ＲＥＩＦＥＴ
ＣＨＲＥＱＵＥＳＴの論理反転信号と、＋ＢＲＨＩＳ
ＨＩＴ信号と、分岐ターゲットの命令プリフェッチが
まだ行われていないことを示す信号（−ＢＲＨＩＳＴ
ＧＴＰＲＥＦＥＣＨＤＯＮＥ）の論理積をＡＮＤ回
路１５でとって＋ＩＦＲＥＱＰＲＥＦＣＨＢＲＨ
ＩＳＧＯ信号を生成している。

【００４７】同図の回路図だけでは、同時に＋ＩＦＲ
ＥＱＢＲＨＩＳＧＯと＋ＩＦＲＥＱＰＲＥＦＣＨ
ＢＲＨＩＳＧＯが出てしまうが、アドレス選択の際
には同じアドレスが用いられること、及び、キャッシュ
機構への要求信号は、後述する図８の回路に示される通
り実フェッチが優先されるので、これで問題は生じな
い。

【００４８】シーケンシャルフェッチの許可信号（＋Ｉ
ＦＲＥＱＳＥＱＵＥＮＴＩＡＬＧＯ）は、＋ＲＥ
ＩＦＥＴＣＨＲＥＱＵＥＳＴ信号のインバータ１０に
よる論理反転信号と、＋ＢＲＨＩＳＨＩＴ信号の論理
をインバータ１１によって反転したものと、−ＢＲＨＩ
ＳＴＧＴＰＲＥＦＣＨＤＯＮＥ信号の論理をイン
バータ１２で反転したものと−ＩＢＵＦＦＦＵＬＬ
信号の論理積をＡＮＤ回路１６でとったものとなってい
る。これは、再命令フェッチ要求がなく、分岐予測信号
が出力されておらず、分岐ターゲットの命令プリフェッ
チが行われており、命令キャッシュの命令バッファが一
杯でない（−ＩＢＵＦＦＦＵＬＬ信号が“Ｈ”）時
に、シーケンシャルフェッチの要求が命令キャッシュ２
に出力されることを意味する。

【００４９】更に、シーケンシャル命令の命令プリフェ
ッチ許可信号（＋ＩＦＲＥＱＰＲＥＦＥＣＨＳＥ
ＱＧＯ）は、シーケンシャルフェッチの条件の内、再
命令フェッチ、分岐予測信号、及び分岐ターゲットの命
令プリフェッチについては、同じであり、更に、命令キ
ャッシュの命令バッファが一杯である場合であって、次
のシーケンシャル命令の命令プリフェッチが行われてい
ない（−ＮＥＸＴＳＥＱＰＲＥＦＣＨＤＯＮＥ信
号が“Ｈ”）場合に、ＡＮＤ回路１７から出力される。

【００５０】このように、最下位にはシーケンシャル
（後続）の命令プリフェッチ（＋ＩＦＲＥＱＰＲＥＦ
ＣＨＳＥＱＧＯ）を設定している。もちろん、一般
的にはこれ以外の優先順位の設定も考えられる。それぞ
れのＧＯ信号（図４の右へ出ていく信号）は、図３にお
けるフェッチアドレス選択信号ａとして用いられる。

【００５１】また、特に同じアドレス、あるいは、キャ
ッシュ上の同じページへの要求を連続して出すことは無
意味であるから、これを抑えてやることによって無駄な
プリフェッチ要求が減り、従って、更に下位キャッシュ
あるいは主記憶装置１へフェッチ要求が出せるようにな
る。

【００５２】図５は、同じアドレスの命令へのプリフェ
ッチ要求を連続して出さないようにするためのフラグ生
成回路（シーケンシャルプリフェッチの場合）の構成例
を示す図である。

【００５３】フラグは各フェッチポート（命令フェッチ
ポート）毎に設けられ、フラグのＯＮ、ＯＦＦはそれぞ
れ独立して行われる。優先順位決定回路９−３から出力
されるシーケンシャル命令の命令プリフェッチ許可信号
（＋ＩＦＲＥＱＰＲＥＦＣＨＳＥＱＧＯ）、命
令プリフェッチ要求（＋ＩＦＰＲＥＦＣＨＲＥＱＵ
ＥＳＴＶＡＬＩＤ）、及び、フェッチポート選択信号
（＋ＰＯＲＴｘＳＥＬ；ここで、ｘは、ポートの識
別子あるいは番号であって、同図の回路が担当するフェ
ッチポートの選択信号が入力された場合に、フラグを立
てるために用いられる）がＡＮＤ回路１８に入力され、
すべてが“Ｈ”の場合、ＳＲ−ＦＦ（フリップフロッ
プ）１９のＳＥＴ端子に論理“Ｈ”の信号が入力され
る。また、ＦＦ１９のＲＥＳＥＴ端子には、命令キャッ
シュ２の命令バッファが一杯であることを示す信号（＋
ＩＢＵＦＦＦＵＬＬ）が入力される。ＳＥＴ端子に
論理“Ｈ”の信号が入力されると、次のシーケンシャル
命令のプリフェッチが行われたので、出力端子Ｑから
は、同一アドレスにはプリフェッチ要求を出さないよう
に指示する信号（フラグ；＋ＮＥＸＴＳＥＱＰＲＥ
ＦＣＨＤＯＮＥ）が“Ｈ”となって（ＯＮとなって）
出力される。一方、＋ＩＢＵＦＦＦＵＬＬ信号が論
理“Ｈ”でＲＥＳＥＴ端子に入力されると、命令キャッ
シュ２のバッファが一杯になっていることを示すので、
同一のアドレスの命令は既にフェッチされたことを意味
し、従って、次の命令プリフェッチ要求は同じアドレス
に対しては行われないはずであることになる。従って、
＋ＮＥＸＴＳＥＱＰＲＥＦＣＨＤＯＮＥ信号の出
力フラグは“Ｌ”（ＯＦＦ）となる。このような仕組み
により、命令キャッシュ２の同じアドレスに連続して要
求を出さないようにすることが出来る。

【００５４】図６は、同じキャッシュブロックに含まれ
ている命令を繰り返してプリフェッチ要求を行わせない
ようにするためのフラグを生成する回路例である。同図
の回路も図５と同様に、フェッチポート毎に設けられ
る。

【００５５】優先順位決定回路９−３から＋ＩＦＲＥ
ＱＰＲＥＦＣＨＳＥＱＧＯ信号が入力されると、
命令プリフェッチ要求信号（＋ＩＦＰＲＥＦＣＨＲ
ＥＱＵＥＳＴＶＡＬＩＤ）とフェッチポート選択信号
（＋ＰＯＲＴｘＳＥＬ）とのＡＮＤを取り、フリッ
プフロップのＳＥＴ端子に入力され、プリフェッチ抑制
信号（＋ＮＥＸＴＳＥＱＰＲＥＦＣＨＤＯＮＥ）
が出力される。また、命令フェッチ要求（＋ＩＦＣＨ
ＲＥＱＵＥＳＴＶＡＬＩＤ）信号が入力されると、キ
ャッシュブロックの最終ビット信号（＋ＩＦＥＡＧ＜
２６＞と＋ＩＦＥＡＧ＜２７＞）が“１１”となってい
るか否か（ここでは、６４バイトのキャッシュブロック
を想定しており、最終の２ビットは“１１”が設定され
ている）がＡＮＤ回路２１によって判断され、その結果
が命令フェッチ要求とともにＡＮＤ回路２２に入力され
る。更に、ポート選択信号（＋ＰＯＲＴｘＳＥＬ）
が入力され、ＡＮＤ回路２２でＡＮＤがとられて、ＯＲ
回路に入力される。ＯＲ回路には、ポートを強制的にク
リアする信号（＋ＣＬＥＡＲＩＦＰＯＲＴｘ）も入
力され、命令フェッチ要求がキャッシュブロックの最終
アドレスに来た場合か、ポートを強制的にクリアする場
合に、フリップフロップをＲＥＳＥＴして、フラグの出
力を“Ｌ”（ＯＦＦ）に設定する。

【００５６】図７は、同一プリフェッチ要求抑制フラグ
（分岐予測先プリフェッチの場合）の回路構成例を示す
図である。優先順位決定回路９−３から＋ＩＦＲＥＱ
ＰＲＥＦＣＨＢＲＨＩＳＧＯ信号が入力される
と、命令プリフェッチ要求信号（＋ＩＦＰＲＥＦＣＨ
ＲＥＱＵＥＳＴＶＡＬＩＤ）との論理積をＡＮＤ回
路２５で取り、フリップフロップのＳＥＴ端子に入力す
る。これにより、該論理積が“Ｈ”のとき、同じアドレ
スへの分岐予測先プリフェッチ要求を抑制するフラグ
（＋ＢＲＨＩＳＴＧＴＰＲＥＦＣＨＤＯＮＥ）がＯ
Ｎとなって出力される。そして、強制的なポートクリア
信号（＋ＣＬＥＡＲＩＦＰＯＲＴ）がＲＥＳＥＴ端
子に入力されると、＋ＢＲＨＩＳＴＧＴＰＲＥＦＣ
ＨＤＯＮＥ信号の出力が抑制される。

【００５７】前述の優先順位決定回路９−３に基づき、
命令プリフェッチ要求を出すことになった場合には、命
令プリフェッチ要求は、他のフェッチ要求とは指令内容
が異なるので、その区別をする必要がある。

【００５８】図８は、フェッチ・プリフェッチ区別回路
の構成例を示す図である。優先順位決定回路から出力さ
れる命令フェッチ要求は、＋ＩＦＲＥＱＲＥＩＦＣ
ＨＧＯ、＋ＩＦＲＥＱＢＲＨＩＳＧＯ、及び、
＋ＩＦＲＥＱＳＥＱＵＥＮＴＩＡＬＧＯの３つの信
号であるので、これらのＯＲを取り、フェッチ出来る状
態であることを示す信号（−ＳＵＢＵＳＹ）とのＡＮ
Ｄをとって、現在、命令フェッチ要求（＋ＩＦＣＨＲ
ＥＱＵＥＳＴＶＡＬＩＤ）を生成する。

【００５９】また、優先順位決定回路９−３から出力さ
れる命令プリフェッチ要求は、＋ＩＦＲＥＱＰＲＥ
ＦＣＨＢＲＨＩＳＧＯと＋ＩＦＲＥＱＰＲＥＦ
ＣＨＳＥＱＧＯの２つの信号であるので、これらのＯ
Ｒを取り、命令フェッチ要求が行われていないことを示
す信号（−ＩＦＣＨＲＥＱＵＥＳＴＶＡＬＩＤ）
と、命令プリフェッチが出来る状態であることを示す信
号（−ＳＵＰＲＥＦＣＨＢＵＳＹ）とのＡＮＤを取
って、命令プリフェッチ要求（＋ＩＦＰＲＥＦＣＨ
ＲＥＱＵＥＳＴＶＡＬＩＤ）を出力する。

【００６０】キャッシュ機構においては、キャッシュミ
スヒットしたときは通常、下位のキャッシュ機構もしく
は主記憶装置からデータ転送を行う。従って、命令プリ
フェッチ要求を識別する信号（前述）に応じて、キャッ
シュヒット／ミスしたときの処理を変更すれば良い。す
なわち、キャッシュミスヒットのときには、通常の命令
フェッチでキャッシュミスヒットしたときと同じよう
に、下位キャッシュもしくは主記憶装置へデータ要求す
れば良い。

【００６１】図９は、下位メモリへのデータ要求信号を
生成する回路の構成例を示す図である。命令プリフェッ
チ要求信号に１段ラッチをかませて得た信号（＋ＩＦ
ＰＲＥＦＣＨＲＥＱＵＥＳＴＶＡＬＩＤＬＣＨ）
あるいは、命令フェッチ要求信号に１段ラッチをかませ
て得た信号（＋ＩＦＣＨＲＥＱＵＥＳＴＶＡＬＩＤ
ＬＣＨ）のいずれかが“Ｈ”となって入力されると、Ｏ
Ｒ回路４７の出力が“Ｈ”になる。そして、命令キャッ
シュ２から得られるキャッシュミスヒットを示す信号
（＋ＣＡＣＨＥＮＯＴＦＯＵＮＤＤＡＴＡ）との
ＡＮＤを取る。これにより、キャッシュミスヒットが起
きた場合に下位メモリへのデータ要求（ムーブイン；＋
ＭＯＶＥＩＮＲＥＱＵＥＳＴ）が“Ｈ”となって出
力される。このデータ要求信号は命令キャッシュ２に入
力される。

【００６２】また、下位キャッシュあるいは主記憶装置
などの下位メモリにデータ要求する場合、いずれの場合
にも、キャッシュデータを命令制御装置に送らないの
で、そのための抑制回路が必要である。本実施形態にお
いては、フェッチリクエストのキャンセル信号を利用し
ている。

【００６３】図１０は、プリフェッチ要求時のキャッシ
ュから命令制御装置へのデータ転送抑制信号を生成する
回路例を示す図である。命令プリフェッチ要求に１段ラ
ッチをかませた信号（＋ＩＦＰＲＥＦＣＨＲＥＱＵＥ
ＳＴＶＡＬＩＤＬＣＨ）あるいは、分岐命令制御部
から入力される分岐予測失敗を示す信号（＋ＣＡＮＣＥ
ＬＡＬＬＰＯＲＴ）（２２）が入力されると、命令
制御装置へのデータ転送抑制信号である＋ＣＡＮＣＥＬ
ＰＯＲＴＰＲＥＦＣＨが出力される。

【００６４】図１１は、第２の命令プリフェッチ機構の
構成例を示す図である。本実施形態においては、命令フ
ェッチ制御部９は、分岐命令プリフェッチポートを二つ
持っている。すなわち、最大二つの分岐命令プリフェッ
チ要求を出すことが可能である。また、１回の命令フェ
ッチもしくは分岐命令プリフェッチで、主記憶部（もし
くはキャッシュ）１’から１６バイトの命令列を確保す
ることができるものとする。

【００６５】分岐命令処理部５においては、４つの分岐
命令リザベーションステーション５−１を持っており、
最大４つの分岐命令の管理（処理）が可能である。ま
た、同図において、括弧付き番号で示される各信号は、
図２で説明したとおりである。

【００６６】キャッシュ／主記憶装置１’からフェッチ
命令列（４）が命令フェッチ制御部９に送られ、フェッ
チポートＡあるいはＢに格納される。そして、フェッチ
された命令列は、デコードする命令列（５）として、命
令デコード部４に送られて、デコードされる。命令デコ
ードした情報（６）は、それが分岐命令である場合に
は、分岐命令処理部５に入力され、分岐命令リザベーシ
ョンステーション５−１に登録される。そして、アウト
ポインタ（ＯＵＴ−ＰＴＲ）５−２によって指示される
リザベーションステーション５−１を参照して、分岐命
令プリフェッチ要求（１０）がキャッシュ／主記憶装置
１’に送られるとともに、命令フェッチ制御部９の分岐
命令プリフェッチポートＡあるいはＢに格納される。分
岐命令プリフェッチアドレス（２１）がキャッシュ／主
記憶装置１／２に送られる。また、命令フェッチが失敗
した場合には、分岐命令処理部５から命令フェッチ制御
部９に再命令フェッチ要求（９）が送られる。

【００６７】分岐命令リザベーションステーション５−
１は、図１２（ａ）のようなエントリを持っている。本
実施形態においては、分岐命令の完了は最大１命令行え
るものとし、次に完了させるべき分岐命令をポインタ５
−２で管理しているものとする。図１２の各エントリの
信号は、後述の回路で使用される。

【００６８】図１３は、分岐命令の処理の流れを説明す
る図である。まず、Ｄステージで、命令のデコードが行
われ、Ａステージで分岐先命令アドレスの計算が行われ
る。それから、Ｘステージにおいて分岐・非分岐の確定
するのを待つ。このＸステージにおいて、条件コード及
び前分岐命令の確定が行われる。そして、次のＵステー
ジで、分岐実行が行われ、Ｗステージで分岐命令が完了
する。

【００６９】すなわち、命令デコード部４でデコードさ
れ分岐命令と判断された命令は、分岐命令リザベーショ
ンステーション５−１に登録されると同時に、アドレス
生成部（不図示）において該命令が分岐する場合の分岐
先アドレスを計算する。そして、該命令の直前に行われ
ている演算命令の終了により条件コードが確定すること
によって、該分岐命令の動作が確定する。ここで、該分
岐命令が、分岐予測による分岐判断と実際の動作が異な
る場合、従来技術ではこの動作の確定時点で初めて（Ｕ
ステージで）再命令フェッチを行うことになる。

【００７０】図１４は、分岐命令リザベーションステー
ションの実行順序回路の構成例を示す図である。図１１
のアウトポインタ５−２から出力される、どの分岐命令
リザベーションステーションにエントリされている分岐
命令を処理するかを示す信号（ＲＳＢＲＯＵＴＰＴＲ
＜０＞、＜１＞）に従って、各分岐命令リザベーション
ステーションの優先順位を決定する。アウトポインタ５
−２から出力される信号は、２ビットからなっており、
「００」の時は、０番目のリザベーションステーション
ＲＳＢＲ０が最も優先順位が高い。「１０」の時は、１
番目のリザベーションステーションＲＳＢＲ１、「０
１」の時は、２番目のリザベーションステーションＲＳ
ＢＲ２、「１１」の時は、３番目のリザベーションステ
ーションＲＳＢＲ３が最も高い優先順位を有するように
なっている。最も高い優先順位より低い優先順位のリザ
ベーションステーションは、サイクリックに優先順位が
割り当てられる。

【００７１】図１５は、分岐命令リザベーションステー
ションの実行順序別信号生成回路の例である。同図の回
路は、優先順位が最優先のものを１つ記載しているが、
実際には、各優先順位毎に同様の回路が設けられてい
る。

【００７２】図１４の回路から入力される各信号−０
〜−３と、分岐命令リザベーションステーションＲＳ
ＢＲ０〜ＲＳＢＲ３のエントリである有効フラグ−０
〜−３がそれぞれのＡＮＤ回路５０〜５３に入力さ
れ、信号と信号とがともに“Ｈ”となった時点で、
その優先順位の分岐命令リザベーションステーションに
対応する分岐命令を処理すべき旨を示す信号（同図の場
合、＋ＲＳＢＲＴＯＱＶＡＬＩＤ）がそれらのＡＮＤ
回路５０〜５３の出力が入力されるＯＲ回路５４を介し
て出力される。

【００７３】図１６は、分岐命令プリフェッチアドレス
の生成回路の構成例を示す図である。同図の回路も、各
分岐先リザベーションステーションＲＳＢＲ０〜ＲＳＢ
Ｒ３に対応してそれぞれ設けられる。

【００７４】同図のセレクタ６１には、分岐命令リザベ
ーションステーションＲＳＢＲｘ（ｘ＝０〜３）のエン
トリである分岐命令アドレスと分岐命令長とを加算した
アドレス信号（＋ＲＳＢＲｘＩＡＲ＋ＩＬＣ＜１：３
１＞）と、分岐先命令アドレス（＋ＲＳＢＲＴＩＡＲ
＜１：３１＞）が入力される。これらは、それぞれプロ
グラムの分岐命令の次の行に記述されている命令列のア
ドレスと、分岐先命令アドレスを示しており、分岐命令
リザベーションステーションＲＳＢＲｘのエントリであ
る分岐予測フラグ（＋ＲＳＢＲｘＢＲＨＩＳＨＩ
Ｔ）によってセレクタ６１が制御され、いずれかのアド
レスが分岐命令プリフェッチアドレス（＋ＲＳＢＲｘ
ＰＲＥＦＣＨＩＡＲ＜１：３１＞）として出力され
る。分岐予測フラグは、ブランチヒストリ９−２におい
て、非分岐予測がなされた場合には、“０”、分岐予測
がなされた場合には“１”となる。セレクタ６１は、分
岐予測フラグが“０”のときは、分岐先命令アドレス
を、“１”のときは分岐命令アドレスに分岐命令長を加
算して得られる信号を、分岐命令プリフェッチアドレス
として選択出力する。

【００７５】図１７は、分岐命令プリフェッチ可能信号
の生成回路の構成例である。なお、同図の回路は、各分
岐命令リザベーションステーションＲＳＢＲｘのそれぞ
れに対応して設けられるものである。

【００７６】同図の回路では、各分岐命令リザベーショ
ンステーションＲＳＢＲｘのエントリである分岐先アド
レス確定フラグ（＋ＲＳＢＲｘＴＩＡＲＶＡＬＩ
Ｄ）と分岐予測フラグの論理反転した信号（−ＲＳＢＲ
ｘＢＲＨＩＳＨＩＴ）とのＡＮＤが取られる。すな
わち、分岐先アドレスが確定し、分岐予測が成立してい
ない場合に、ＡＮＤ回路７１の出力が“１”となる。こ
の信号は、分岐予測フラグ（＋ＲＳＢＲＢＲＨＩＳ
ＨＩＴ）とともに、ＯＲ回路７２に入力され、更に、Ａ
ＮＤ回路７３に入力される。そして、分岐命令リザベー
ションステーションＲＳＢＲｘのエントリである分岐条
件コード確定フラグ（−ＲＳＢＲｘＲＥＳＯＬＶＥ
Ｄ）とのＡＮＤが取られ、分岐命令プリフェッチ可能信
号（＋ＲＳＢＲｘＰＲＥＦＣＨＲＥＱＶＡＬＩ
Ｄ）が出力される。

【００７７】図１８は、図１９に入力する信号を生成す
る中間回路の構成例である。なお、同図の回路は、分岐
命令リザベーションステーションＲＳＢＲ０〜ＲＳＢＲ
３の優先順位の数だけ、すなわち、本実施形態の場合
は、同図の回路も含めて３つが設けられる。

【００７８】図１４及び図１７の回路からの出力信号を
それぞれＡＮＤ回路８０〜８３に入力し、分岐命令リザ
ベーションステーションの実行順序が与えられ、分岐命
令プリフェッチが可能となった時点で、該分岐命令プリ
フェッチに対応する分岐命令リザベーションステーショ
ンＲＳＢＲｘに格納される分岐命令のプリフェッチを要
求するための信号を生成するための中間信号（１ＳＴ
（ＴＯＱ）ＲＳＢＲＰＲＥＦＣＨＲＥＱＶＡＬＩ
Ｄ、この他に、優先順位が２ＮＤ、３ＲＤの信号も平行
して生成される）を出力する。

【００７９】図１９は、分岐命令プリフェッチ要求有効
信号と選択信号を生成する回路の構成例である。同図の
回路は、図１８の出力を入力とし、優先順位最上位（１
ＳＴ）の分岐命令リザベーションステーションＲＳＢＲ
ｘのプリフェッチを最優先にし、順次２ＮＤ、３ＲＤと
分岐命令プリフェッチ選択信号（＋１ＳＴＲＳＢＲ
ＰＲＥＦＣＨＳＥＬ、＋２ＮＤＲＳＢＲＰＲＥＦ
ＣＨＳＥＬ、＋３ＲＤＲＳＢＲＰＲＥＦＣＨＳ
ＥＬ）を出力するものである。この選択信号により、ど
の分岐命令リザベーションステーションＲＳＢＲｘに登
録されている分岐命令に対応する分岐先命令をプリフェ
ッチするかが決定される。

【００８０】また、いずれかの選択信号が出力された場
合には、分岐命令プリフェッチ要求が生成されたものと
して、分岐命令プリフェッチ要求（＋ＢＲＰＲＥＦＣ
ＨＲＥＱＶＡＬＩＤ）が出力される。

【００８１】本実施形態では、図１６〜図１９の回路構
成のようにすることで、非分岐予測された場合には、分
岐先アドレス計算がすんだ時点で分岐先命令プリフェッ
チの動作を、分岐予測された場合には命令が分岐リザベ
ーションステーションに登録された時点で非分岐の場合
の後続の分岐命令プリフェッチの動作を、直ちに開始す
ることができる。この際、分岐命令プリフェッチ動作を
行ったことを示すフラグ（ＲＳＢＲｘＰＲＥＦＣＨ
ＤＯＮＥ）を分岐命令リザベーションステーションＲＳ
ＢＲｘにセットし、同時に、使用した分岐命令プリフェ
ッチポートが使用中であることを示すフラグを、同じく
分岐命令リザベーションステーションＲＳＢＲｘにセッ
トする。

【００８２】図２０は、分岐命令プリフェッチポートの
使用中を示すフラグを生成する回路の構成例である。図
１１で説明したように、分岐命令プリフェッチポートは
ＡとＢの２つが設けられているので、同図の回路もポー
トＡ用とポートＢ用の２つが設けられる。ただし、分岐
命令プリフェッチポートが２以外の数だけ設けられてい
る場合には、その数に対応して、同図の回路も設ける。

【００８３】同図の回路は、分岐命令リザベーションス
テーションのエントリである＋ＲＳＢＲＰＲＥＦＣＨ
ＰＯＲＴｘを入力し、フリップフロップ１０１を介
して、プリフェッチに使用しているポートが使用中であ
ることを示すフラグ＋ＰＲＥＦＣＨＰＯＲＴｘＢＵ
ＳＹを出力する。また、図１１の（９）の信号である再
命令フェッチ要求（図２０では、＋ＲＥＩＦＣＨと記載
されている＋ＲＥＩＦＥＴＣＨＲＥＱＵＥＳＴ信号
のことである）、あるいは、後述する図２３のプリフェ
ッチポートのキャンセル信号＋ＰＦＣＨＰＯＲＴｘ
ＣＡＮＣＥＬ、あるいは、命令キャッシュから入力さ
れるプリフェッチをキャンセルする旨の信号＋ＣＡＮＣ
ＥＬＰＲＥＦＣＨＰＯＲＴｘＦＲＯＭＳＵのい
ずれかがＯＲ回路１０２に入力された場合に、フリップ
フロップ１０１をＲＥＳＥＴし、分岐命令プリフェッチ
ポートの使用中フラグ（＋ＰＲＥＦＣＨＰＯＲＴｘ
ＢＵＳＹ）をリセットする。

【００８４】そして、ＲＳＢＲｘＰＲＥＦＣＨＤＯ
ＮＥフラグがセットされている場合は、条件コードが確
定し（すなわち、分岐命令リザベーションステーション
ＲＳＢＲｘにＲＳＢＲｘＲＥＳＯＬＶＥＤフラグがセ
ットされ）、かつ前の分岐命令が確定して（すなわち自
分自身が優先順位第１位の分岐命令となって）いれば、
該プリフェッチ要求を、条件コードに応じて棄却する
か、実命令フェッチに切り替えるかすれば良い。

【００８５】逆に、分岐命令プリフェッチが不要になれ
ば該プリフェッチポートをキャンセルすれば良い。図２
１及び図２２は、分岐命令プリフェッチの実フェッチ化
及びキャンセルのための回路例を示す図である。

【００８６】図２１の回路では、リザベーションステー
ションＲＳＢＲｘから、分岐成立／不成立フラグ（＋Ｒ
ＳＢＲｘＴＡＫＥＮ）と、分岐予測フラグ（＋ＲＳＢ
ＲＢＲＨＩＳＨＩＴ）をＥＸＯＲ回路１１１、１１２
に入力し、排他論理和を取る。分岐成立／不成立フラグ
（＋ＲＳＢＲｘＴＡＫＥＮ）と分岐予測フラグ（＋Ｒ
ＳＢＲｘＢＲＨＩＳＨＩＴ）の一方が“０”、すな
わち、分岐が成立しており、分岐不成立を予測している
場合、あるいは、分岐が不成立で、分岐成立を予測して
いる場合には、“１”の分岐予測失敗フラグ（＋ＲＳＢ
ＲｘＰＲＥＤＩＣＴＦＡＩＬＵＲＥ）をＥＸＯＲ回
路１１１から出力する。逆に、分岐が成立しており、分
岐成立を予測している場合、あるいは、分岐が不成立
で、分岐不成立を予測している場合には、“０”の分岐
予測成功フラグ（＋ＲＳＢＲｘＰＲＥＤＩＣＴＳＵＣ
ＣＥＳＳ）を出力する。

【００８７】図２２では、図２２（ａ）において、図２
１の回路からの分岐予測成功／失敗フラグをＡＮＤ回路
１２２−１〜１２２−３に入力するとともに、分岐命令
リザベーションステーションＲＳＢＲｘから、プリフェ
ッチ要求済みフラグ（＋ＲＳＢＲｘＰＲＥＦＣＨＤ
ＯＮＥ）、分岐条件コード確定フラグ（＋ＲＳＢＲｘＲ
ＥＳＯＬＶＥＤ）をインバータ１２１、及び、ＡＮＤ回
路１２２−１〜１２２−３に入力する。そして、プリフ
ェッチ要求済みフラグ（＋ＲＳＢＲｘＰＲＥＦＣＨ
ＤＯＮＥ）は、ＡＮＤ回路１２２−２、１２２−３に入
力されるとともに、ＡＮＤ回路１２２−１に論理反転さ
れて入力される。また、分岐条件コード確定フラグ（＋
ＲＳＢＲｘＲＥＳＯＬＶＥＤ）は、ＡＮＤ回路１２２
−１〜１２２−３にそのまま入力される。また、分岐予
測失敗フラグ（＋ＲＳＢＲｘＰＲＥＤＩＣＴＦＡＩＬ
ＵＲＥ）は、ＡＮＤ回路１２２−１と１２２−２に入力
され、分岐予測成功フラグ（＋ＲＳＢＲｘＰＲＥＤＩ
ＣＴＳＵＣＣＥＳＳ）は、ＡＮＤ回路１２２−３に入
力される。プリフェッチ要求が完了しておらず、分岐条
件コードが確定し、分岐予測が失敗した場合には、ＡＮ
Ｄ回路１２２−１から分岐命令リザベーションステーシ
ョンＲＳＢＲｘの命令の再フェッチリクエスト（＋ＲＳ
ＢＲｘＲＥＩＦＣＨＲＥＱＵＥＳＴ）が出力され
る。プリフェッチ要求が完了しており、分岐条件コード
が確定し、分岐予測が失敗した場合には、ＡＮＤ回路１
２２−２から分岐命令リザベーションステーションＲＳ
ＢＲｘのプリフェッチを実フェッチに変更する信号（＋
ＲＳＢＲｘＰＲＥＦＣＨＴＯＲＥＡＬ）が出力され
る。また、プリフェッチ要求が完了しており、分岐条件
コードが確定し、分岐予測が成功した場合には、命令プ
リフェッチせずに、命令を直接フェッチすればよいの
で、命令プリフェッチをキャンセルする信号（＋ＲＳＢ
ＲｘＰＲＥＦＣＨＣＡＮＣＥＬ）がＡＮＤ回路１２
２−３から出力される。

【００８８】図２２（ｂ）の回路は、再命令フェッチ要
求を行うための信号を生成する回路例である。図２２
（ａ）の回路から分岐命令リザベーションステーション
ＲＳＢＲ０〜ＲＳＢＲ３の再フェッチリクエスト信号
（＋ＲＳＢＲ０〜３ＲＥＩＦＣＨＲＥＱＵＥＳＴ）
がそれぞれ入力され、図１４の分岐命令リザベーション
ステーションＲＳＢＲ０〜ＲＳＢＲ３の実行順序を示す
信号（＋ＲＳＢＲＴＯＱＥＱ０〜３）とのＡＮＤを
ＡＮＤ回路１２５−０〜１２５−３で取り、更に、これ
らのＯＲをＯＲ回路１２６で取ることにより、再命令フ
ェッチ要求（＋ＲＥＩＦＥＴＣＨＲＥＱＵＥＳＴ）
が生成される。従って、再フェッチリクエスト信号がい
ずれかの分岐命令リザベーションステーションＲＳＢＲ
ｘに来ており、その分岐命令リザベーションステーショ
ンＲＳＢＲｘの実行順序に来ていたら、再命令フェッチ
要求を出すことになる。

【００８９】図２３は、分岐命令プリフェッチのポート
毎のキャンセルを行う信号を生成する回路例である。同
図の回路は、図２２（ｂ）の回路から出力される再命令
フェッチ要求（＋ＲＥＩＦＥＴＣＨＲＥＱＵＥＳ
Ｔ）をＯＲ回路１３０−１、１３０−２に入力するとと
もに、各分岐命令リザベーションステーションＲＳＢＲ
０〜３に対応して設けられるＡＮＤ回路１３１−１〜１
３１−４・・・からの入力を受けて、図１１に示される
分岐命令プリフェッチポートＡ、Ｂのキャンセル信号を
生成し、命令フェッチ制御部９に入力する。各分岐命令
リザベーションステーションＲＳＢＲ０〜ＲＳＢＲ３に
ついては、それぞれ同様な回路構成となっているので、
分岐命令リザベーションステーションＲＳＢＲ０につい
て説明する。

【００９０】まず、ＡＮＤ回路１３１−１には、図２２
（ａ）の回路から命令プリフェッチキャンセル信号（＋
ＲＳＢＲ０ＰＲＥＦＣＨＣＡＮＣＥＬ）と分岐命令
リザベーションステーションＲＳＢＲ０に格納されてい
るプリフェッチポート番号の反対論理信号（−ＲＳＢＲ
０ＰＲＥＦＣＨＰＯＲＴ）が入力され、これらの信
号のＡＮＤがＡＮＤ回路１３１−１により取られる。こ
れにより、今、命令プリフェッチポートはＡとＢの二つ
なので、たとえば、“０”をポートＡに“１”をポート
Ｂに割り当てていることを想定している。すると、ＡＮ
Ｄ回路１３１−１には、命令プリフェッチキャンセル信
号が入力され、そのプリフェッチポートがＡの場合に
は、ＡＮＤ回路１３１−１はＯＲ回路１３０−１に論理
“１”の信号を入力する。従って、ＯＲ回路１３０−１
からポートＡのキャンセル信号（ＰＦＣＨＰＯＲＴ
ＡＣＡＮＣＥＬ）が出力される。また、ポートＢの場
合には、ＡＮＤ回路１３１−２に命令プリフェッチキャ
ンセル信号が入力され、ポートＢが指定されていた場合
には、ポートＢのキャンセル信号（ＰＦＣＨＰＯＲＴ
ＢＣＡＮＣＥＬ）が出力される。再命令フェッチ要
求（＋ＲＥＩＦＥＴＣＨＲＥＱＵＥＳＴ）の場合に
は、ポートＡとＢの両方をキャンセルする。

【００９１】このようにして、分岐命令リザベーション
ステーションＲＳＢＲ０〜３について、信号を処理し、
１つでもキャンセルの条件がそろえば、ＯＲ回路１３０
−１からはポートＡのキャンセル信号（ＰＦＣＨＰＯ
ＲＴＡＣＡＮＣＥＬ）が、ＯＲ回路１３０−２から
はポートＢのキャンセル信号（ＰＦＣＨＰＯＲＴＢ
ＣＡＮＣＥＬ）が出力される。

【００９２】次に、ストア命令が実行命令列に存在した
場合の制御について説明する。ストア命令による書き込
みアドレスとフェッチ要求された命令列のアドレスとの
比較により該ストア命令がフェッチ命令列を書き換える
可能性があることを検出する必要がある。これは通常の
命令フェッチだけでなく、本発明の実施形態による分岐
命令プリフェッチにおいても考慮すべき事項である。

【００９３】主記憶装置（あるいは、キャッシュ機構）
においては、要求された命令フェッチに対して、結果の
命令列を命令制御部に返すまでにストア命令による書き
込み指示があった場合には、該ストア命令による書き込
みを反映した結果を返すことが出来るものが多い。この
場合、結果を命令制御装置側で管理する方法、すなわち
ストア命令の書き込み管理がキャッシュ機構（あるいは
主記憶装置）によって行われない回路を持つ場合のみ
に、該ストア命令が分岐命令プリフェッチ命令列を書き
換える可能性があることを検出し、対策をとれば良い。
もちろん、主記憶装置（あるいは、キャッシュ機構）に
そのような機構が備わっていない場合は常にこの可能性
を検出し、対策をとる必要がある。

【００９４】分岐命令プリフェッチされる命令列は合計
１６バイトであり、またストア系命令によってストアさ
れるデータ列長が常に１６バイト以内であるとすれば、
１つのアドレスに１バイトの書き込みが可能であること
を考えると、ストア先アドレス値とプリフェッチアドレ
ス値の差が以下の条件を満たす必要がある。すなわち、 −１６＜ストア先アドレス−プリフェッチアドレス＜１
６であるとき、前述の上書き可能性があることになる。

【００９５】図２４は、ストア命令が分岐命令プリフェ
ッチ命令列を書き換える可能性があることを検出する回
路例を示す図である。同図において、＋ＳＴＯＲＥＡ
ＤＲはストア先アドレス、＋ＲＳＢＲｘＰＲＥＦＣＨ
ＩＡＲは、分岐命令リザベーションステーションｘの
プリフェッチアドレス（すなわち、図１６の出力）、＋
ＳＴＭＮＰｘＩＡＲは、この二つのアドレスの引
き算の結果であり、分岐命令リザベーションステーショ
ンｘ上の分岐命令によって要求された分岐命令プリフェ
ッチ命令列がストア命令によって書き換えられる可能性
があることを検出したことを示す信号が、＋ＳＴＩＮ
ＰＲＥＦＣＨｘである。

【００９６】従って、本実施形態の場合、特に、この検
出回路に必要なプリフェッチアドレスとして、分岐命令
リザベーションステーションＲＳＢＲｘに記録されてい
る、分岐命令自身の次の命令のアドレスもしくは分岐先
アドレスを選択して与える回路は図１６となる。

【００９７】ストア命令が該分岐命令プリフェッチ命令
列を書き換える可能性があると判断された場合に、分岐
命令プリフェッチ要求を棄却する場合には、該可能性判
断信号を、その他の要求棄却要因との論理和をとって、
命令キャッシュあるいは主記憶装置に送出すれば良い。

【００９８】同図において、ストア先アドレス（＋ＳＴ
ＯＲＥＡＤＲ）とプリフェッチアドレス（＋ＲＳＢＲ
ｘＰＲＥＦＣＨＩＡＲ）の差を減算器１５０で求
め、差信号（＋ＳＴＭＮＰｘＩＡＲ）を生成す
る。次に、ＡＮＤ回路１５１−１では、＋ＳＴＭＮ
ＰｘＩＡＲのビットの内、下位４ビットを無視し、上
位２７ビットを入力する。ストア先アドレスとプリフェ
ッチアドレスの差が正で１６より小さい場合には、差信
号の下位４ビットを除いた上位２７ビットはすべて
“０”となる。従って、ＡＮＤ回路１５１−１の出力は
“０”となる。一方、ＡＮＤ回路１５１−２には、＋Ｓ
ＴＭＮＰｘＩＡＲをインバータ１５４により論理
反転した信号の下位４ビットを除いた、上位２７ビット
が入力される。上記アドレスの差が正で１６より小さい
場合には、ＡＮＤ回路１５１−２に入力されるビットは
すべて“１”となるので、ＡＮＤ回路１５１−２の出力
は、“１”となる。これをＯＲ回路１５２で論理和を取
り、ＡＮＤ回路５３に入力する。ＡＮＤ回路１５３に
は、分岐命令リザベーションステーションからプリフェ
ッチ要求済みフラグ（＋ＲＳＢＲＰＲＥＦＣＨＤＯ
ＮＥ）が入力されており、プリフェッチが要求済みの場
合のみ、上書きされる危険性があることを示す信号（＋
ＳＴＩＮＰＲＥＦＣＨｘ）を“Ｈ”にして出力す
る。

【００９９】上記アドレスの差が負で−１６より大きい
ときは、上記処理において、ＳＴＭＮＰｘＩＡＲの
論理が反転するので、ＡＮＤ回路５１−１が“１”を出
力し、ＡＮＤ回路１５１−２が“０”を出力する。この
場合も、プリフェッチが要求済みである場合のみ、信号
（＋ＳＴＩＮＰＲＥＦＣＨｘ）が出力される。そ
して、この信号（＋ＳＴＩＮＰＲＥＦＣＨｘ）を
主記憶装置などに入力し、プリフェッチをキャンセルす
るようにすれば、上書きによる障害を回避することがで
きる。

【０１００】なお、上記実施形態において、ＲＳＢＲｘ
やＰＯＲＴｘなどの「ｘ」は、分岐命令リザベーション
ステーションの番号やポートの番号などを示しており、
図面に「ｘ」を用いた信号を使って記載されている回路
は、分岐命令リザベーションステーションの数、あるい
は、ポートの数に対応した数だけ、それぞれが対応して
設けられていることを意味している。

【０１０１】また、上記実施形態では、プリフェッチア
ドレスの具体的計算方法を説明しなかったが、これは、
本発明の実施形態に係る命令プリフェッチ機構を有効に
利用できる場合に、当業者が必要に応じて適切なプリフ
ェッチアドレスを算出させ、使用するようにする。この
プリフェッチアドレスの演算の一実施形態としては、条
件分岐命令の実行において、分岐予測された分岐先アド
レスとは逆の、分岐予測されなかった先のアドレスを命
令プリフェッチするようにすることが考えられる。これ
によれば、分岐予測に失敗しても、もう一つの分岐先で
ある、分岐予測されなかった先のアドレスの命令がすで
にプリフェッチされているので、命令処理速度の向上に
非常に有効である。

【０１０２】また、上記実施形態では、別々に説明した
が、第１の問題点を解決する構成と第２の問題を解決す
る構成とをともに情報装置に組み込めば、より有効なこ
とは、当業者によれば、容易に認識され、実現されるで
あろう。

【０１０３】上記実施形態においては、命令プリフェッ
チを実命令フェッチに対して１回のみ行う構成を示した
が、以下には、命令プリフェッチに対する更に次の命令
のプリフェッチを行う実施形態について説明する。

【０１０４】図２５は、前述の実施形態における命令実
行の様子を説明する概念図である。図２５において、実
線の枠は、実命令フェッチを表している。すなわち、ま
ず、現在フェッチされた命令列に対し、命令のデコード
を行い、処理を行うと共に、分岐予測を行い、分岐先命
令列をフェッチする。そして、この分岐先命令ののフェ
ッチに伴って、分岐予測が発生し、更に先の分岐先命令
列がフェッチされる。そして、この分岐先命令列の次の
命令に対し、命令プリフェッチ（後続命令プリフェッチ
を行うか分岐予測を行って分岐先命令のプリフェッチを
行う。

【０１０５】しかしながら、前述の実施形態において
は、命令プリフェッチ対象は「続いて命令フェッチ要求
を予定している命令列」のみであった。これは命令プリ
フェッチの効果を自ら制限するものであった。前述の実
施形態においては、命令デコードのための一時命令バッ
ファは、・アドレスが連続する、連続した命令列の長さ・分岐予測により、アドレスは連続しないが実行経路と
して連続する（と予測される）命令列の、不連続点（分
岐すると予測された分岐命令）の数の２点で物理的に制限される。図２５に示されるよう
に、この命令フェッチの物理制約の直後の後続命令ある
いは分岐先命令に対して命令プリフェッチを行うこと、
（あるいは、それぞれ分岐予測が失敗した場合に備えて
の、それぞれ非分岐側の後続の命令プリフェッチ）のみ
が可能であった。

【０１０６】以下の実施形態では、これを更に一般化
し、その更に先までトレースすることが可能なようにす
る。特に、「続いて命令プリフェッチ要求を予定してい
る命令列」へ適用できるように拡張する。すなわち、命
令フェッチの一時バッファの大きさなどの物理制約によ
って命令プリフェッチ要求が制限されなくなるようにす
る。

【０１０７】図２６は、本実施形態の概念図である。す
なわち、図２６の上段に現在の命令列が実フェッチさ
れ、命令のレコードが行われる処理が示されているが、
このとき、分岐予測を行い、分岐先命令列の実命令フェ
ッチが行われる。更に、分岐先命令列の分岐予測を行
い、次の分岐先命令列の実フェッチを行う。そして、次
の段において、分岐予測がなされ、後続命令のプリフェ
ッチあるいは、分岐先命令のプリフェッチが行われる。
本実施形態では、この命令プリフェッチされた分岐先命
令列に基づいて、更に分岐予測を行い次の分岐先命令列
の命令プリフェッチを行う。このようにして、１つ前に
命令プリフェッチされた命令列に基づいて、更に次の命
令列の命令プリフェッチを行う点が本実施形態の特徴で
ある。

【０１０８】この拡張により、トレースキャッシュ方式
を採用していない一般のキャッシュメモリと、ブランチ
ヒストリなどの分岐予測手段を組み合わせることで、少
ないコストで簡単にトレースキャッシュと同程度の機能
を構築することができる。

【０１０９】図２７は、本実施形態の処理の基本的な流
れを示すフローチャートである。まず、最初ステップＳ
１において、再命令フェッチが生じたとすると、ステッ
プＳ２において、命令一時バッファが満杯か否かを判断
する。命令一時バッファが満杯でない場合には、ステッ
プＳ３において、命令フェッチ動作を行い、ステップＳ
２に戻る。ステップＳ２において、命令一時バッファが
満杯であるときには、分岐成立を予測したが分岐先フェ
ッチが出来なかったか、分岐成立が予測されずに後続フ
ェッチができなかったのかによって、ステップＳ４ある
いはステップＳ５に進む。

【０１１０】ステップＳ４においては、分岐予測成立を
予測したが分岐先フェッチが出来なかった場合なので、
分岐予測先命令プリフェッチ機構を起動し、命令プリフ
ェッチアドレスを設定し、命令プリフェッチアドレスを
有効化する。ステップＳ５においては、分岐成立が予測
されずに後続フェッチができなかった場合なので、後続
命令プリフェッチ機構を起動し、命令プリフェッチアド
レスを設定し、命令プリフェッチアドレスを有効化す
る。

【０１１１】ステップＳ６においては、再び再命令フェ
ッチ要求が生じたか否かを判断する。再命令フェッチ要
求が発生した場合には、ステップＳ７に進んで、命令一
時バッファのクリアなどを行い、ステップＳ８におい
て、命令プリフェッチアドレスを無効化してステップＳ
１に戻る。

【０１１２】ステップＳ６において、再命令フェッチ要
求が生じていない場合には、ステップＳ９に進み、命令
一時バッファが満杯か否かを判断する。命令一時バッフ
ァが満杯でない場合には、命令フェッチ動作を行い（ス
テップＳ１０）、ステップＳ６に戻る。

【０１１３】ステップＳ９において、命令一時バッファ
が満杯であると判断されると、ステップＳ１１に進み、
前回の命令プリフェッチで分岐予測がされたか否かが判
断される。分岐予測された場合には、ステップＳ１２に
進んで、分岐予測先命令プリフェッチ機構を起動し、命
令プリフェッチアドレスを更新して、ステップＳ６に戻
る。分岐予測されない場合には、ステップＳ１３におい
て、後続命令プリフェッチ機構を起動し、命令プリフェ
ッチアドレスを更新して、ステップＳ６に戻る。

【０１１４】すなわち、後続の処理方向へのデマンドフ
ェッチ（実命令フェッチ）が行える間は、そのデマンド
フェッチを優先すべきで、従って、デマンドフェッチを
行う。

【０１１５】デマンドフェッチを行えない状況になった
場合（ヘッジフェッチ（分岐予測された分岐先とは反対
の予測されなかった方の命令列のフェッチ）を行うかど
うかは実装により可変）、その後続処理（分岐予測を含
む）命令列の命令プリフェッチを要求し、要求した命令
プリフェッチアドレスを格納し、また、そのアドレスに
よって分岐予測機構を参照する。

【０１１６】また、デマンドフェッチが行える場合に
は、それを優先するし、あるいは命令の実行系列が予測
と異なった場合の再命令フェッチの要求が出された場合
は命令プリフェッチのアドレスを無効化する。どれにも
当てはまらなければ命令プリフェッチを起動し、前回登
録したアドレスの次の実行系列（分岐予測がされたら、
その分岐先、されなければ後続命令列）を命令プリフェ
ッチし、そのアドレスを登録する。

【０１１７】他にオルタネイトパス（実行予測されてい
る方向以外の分岐方向の命令列など）の命令フェッチ
（ヘッジフェッチ等）を持つ機構も存在するが、それは
デマンドフェッチとプリフェッチの間で行えばよく、本
質的な考え方は前述の通りである。

【０１１８】ここで、命令プリフェッチ手段も通常の命
令フェッチ要求と同様ＬＢＳ（Local Buffer Storag
e：一次キャッシュ）を動作させるので、命令プリフェ
ッチによって、その後続の命令フェッチ要求（もしくは
命令プリフェッチ要求）は阻害されうる。

【０１１９】すなわち、命令プリフェッチ要求を大量に
発行すると、最悪の場合、その命令プリフェッチによっ
てＬＢＳと下位メモリ間のメモリ転送処理を行うため
に、その後本当に必要となった通常の命令フェッチ要求
でさえ、かなり待たされる。

【０１２０】図２８は、命令プリフェッチ要求の影響で
命令フェッチ要求が遅延する場合を説明する図である。
図２８上段に記載されているように、分岐命令であるＢ
Ｃによって、分岐予測され、分岐先としてＸＸＸが予測
されたとすると、図２８下段に記載されているように、
ＢＣの処理がサイクルＩＡ、ＩＴ、ＩＢ、ＩＲと進行す
る間に、分岐先命令プリフェッチ（ＸＸＸのプリフェッ
チ）がサイクルＰＡ、ＰＴ、ＰＢと進む。ここで、分岐
先命令プリフェッチがＰＢまで進むと、下位メモリから
分岐先命令のプリフェッチを行うためデータの転送処理
時間が必要となる。すると、ＢＣの次の命令であるＮＯ
Ｐの実行が始まっても、下位メモリにアクセスできない
ため、サイクルＩＡ、ＩＴと進んだ、ＮＯＰの実行は分
岐先命令プリフェッチの転送処理の終了を待たなくては
ならず、サイクルＩＢ、ＩＲの実行が非常に遅延してし
まう。

【０１２１】あるいは、命令フェッチ及び命令プリフェ
ッチの優先順位の制御構成によっては、通常の命令フェ
ッチ要求を出せなくなる可能性がある。図２９は、命令
プリフェッチ要求を制約なしに出せてしまうと問題とな
る場合について説明する図である。

【０１２２】この例では、図２９上段に示されているよ
うに、計数分岐命令ＢＣＴにより一定回数だけＸＸＸと
ＢＣＴが繰り返し実行される命令列を示している。分岐
予測により、ＢＣＴはＸＸＸに分岐することが予測され
るので、図２９下段に示されるように、実行予測命令列
は順に、・・・、ＮＯＰ、ＸＸＸ、ＢＣＴ、ＸＸＸ、Ｂ
ＣＴ、ＸＸＸ、ＢＣＴ、・・・となる。このうち、ＸＸ
Ｘ、ＢＣＴの命令列は、２回目以降は直前のＢＣＴの分
岐先命令であるので、分岐先命令プリフェッチによるプ
リフェッチ要求が出続ける。すると、ＮＯＰの後続命令
である１回目のＸＸＸ、ＢＣＴ命令列が最初に後続命令
プリフェッチとして発行されていると、この分岐先命令
プリフェッチの方が後続命令フェッチより優先順位が高
い場合には、図２９のようになってしまい。このデマン
ドフェッチ（後続命令フェッチ）は発行できなくなる。

【０１２３】したがって、命令プリフェッチ要求の頻度
をある程度制限する手法が有効（あるいは実施方法によ
って必須）となる。図３０は、命令プリフェッチ抑制回
路の構成例を示す図である。

【０１２４】前述の実施形態においては、命令フェッチ
ポート毎に命令プリフェッチ完了のフラグを設置し、命
令プリフェッチ要求の制御を行っていた。本実施形態に
おいては、命令プリフェッチ先の命令プリフェッチのた
めの制御が必要となる。

【０１２５】本実施形態の第１の構成例として、簡易的
な再帰的命令プリフェッチ手段を備える例を示す。前述
の実施形態のような優先順位回路を備える場合、分岐予
測先命令プリフェッチ要求は、後続命令デマンドフェッ
チよりも優先順位が高いので、前述のように「はまる」
（後続命令フェッチが分岐先命令プリフェッチの連続発
行により、行えなくなる状態になる）可能性はある。し
たがって、例えば、分岐先命令プリフェッチ要求（＋Ｉ
ＦＲＥＱＰＲＥＦＣＨＢＲＨＩＳＧＯ）が一定
回数発行された場合には、デマンドフェッチが行われる
まで命令プリフェッチ要求を抑制（＋ＳＵＰＲＥＳＳ
ＢＲＨＩＳＴＧＴＰＲＥＦＣＨ）する論理を構成す
る。これが、図３０の構成である。図３０の構成におい
ては、計数回路によって分岐先命令プリフェッチ要求が
発行された回数を計数する構成となっている。この際、
デマンドフェッチが行われれば、「はまり」状態からは
回避できていることになるので、（命令プリフェッチで
はない）命令フェッチ要求を出したことを示す＋ＩＦＣ
ＨＲＥＱＵＥＳＴＶＡＬＩＤを計数回路のリセット
信号としている。

【０１２６】図３１は、命令プリフェッチとデマンドフ
ェッチとを切り替えるために必要となるフェッチポート
選択回路の構成例を示す図である。図３１の命令フェッ
チポート選択回路は、命令フェッチを行う場合にどのポ
ートを使うかを演算して、指示信号を出力する回路であ
り、詳細な構成は公知の技術と同様であるので説明を省
略する。

【０１２７】図３１の構成では、命令フェッチを行うポ
ートは、Ａ、Ｂ、Ｃの３つがあるとしている。そして、
これら３つの全てのセレクト信号が出力された場合に、
命令フェッチポートが満杯である旨の信号＋ＩＢＵＦＦ
ＦＵＬＬが出力される構成となっている。

【０１２８】図３２は、図３０、図３１の構成を反映し
た優先順位決定回路の構成例を示す図である。図３２の
構成においては、前述の＋ＳＵＰＲＥＳＳＢＲＨＩＳ
ＴＧＴＰＲＥＦＥＣＨによって制限されない限り
は、優先順位に従い、その以前の要求がプリフェッチで
あるかデマンドフェッチであるかに関わらず、その要求
に対応する分岐先命令プリフェッチ（あるいは後続命令
プリフェッチ）を要求することが可能となる。すなわ
ち、図３２の出力＋ＩＦＲＥＱＰＲＥＦＣＨＢＲ
ＨＩＳＧＯが図３０の計数回路に入力され、分岐先命
令プリフェッチが生じた回数を計数し、所定回数になっ
たら分岐先命令プリフェッチを抑制する−ＳＵＰＲＥＳ
ＳＢＲＨＩＳＴＧＴＰＲＥＦＥＣＨが図３２の優
先順位決定回路に入力され、＋ＩＦＲＥＱＰＲＥＦ
ＣＨＢＲＨＩＳＧＯの出力が抑制される。

【０１２９】このような構成を取ることで、前述の「は
まり」状態を回避しつつ、深い命令プリフェッチを発行
することが可能である。図３３は、前述の実施形態の命
令プリフェッチによるブランチヒストリ検索回路を示す
図である。

【０１３０】アドレス演算器からのアドレス＋ＩＦＥ
ＡＧがブランチヒストリに入力されると、対応するデー
タとＴＡＧが出力される。出力されたＴＡＧを用いてヒ
ット検出を行い、出力されたデータの選択を行う。デー
タの選択を行うのは、図３３がセットアソシエイティブ
方式を採用していることを前提にしているからであり、
採用する方式によっては、データ選択は行う必要がない
場合がある。出力されたデータとヒット検出信号はＦＦ
を介して、＋ＩＢＢＲＨＩＳＤＡＴＡ、及び、＋Ｉ
ＢＢＲＨＩＳＨＩＴとして出力される。ここで、パ
イプラインにおいてインターロックが生じたことを示す
信号＋ＰＩＰＥＬＩＮＥＩＮＴＥＲＬＯＣＫは、デー
タ用及びヒット信号用ＦＦに入力され、インターロック
が生じた場合には、その直前に検出されたブランチヒス
トリのヒットデータ及びヒット信号を保持するように構
成されている。

【０１３１】ここでは、ブランチヒストリの検索結果を
得るのに２τ（τはマシンサイクル）かかるものとす
る。前述の実施形態では、キャッシュミスなどにより命
令フェッチデータを待つ場合（パイプラインインタロッ
クが発生する場合）にはブランチヒストリの検索結果を
パイプラインに同期させるためにその間、＋ＰＩＰＥＬ
ＩＮＥＩＮＴＥＲＬＯＣＫ信号によりホールドさせて
いるが、命令プリフェッチはパイプラインインタロック
とは無関係に動作するようにするために、別途制御する
必要がある。

【０１３２】図３４は、本実施形態を図３３のブランチ
ヒストリ検索回路に適用した構成例を示す図である。な
お、ここにおいて、ブランチヒストリ、ヒット検出、デ
ータ選択、データ用及びヒット信号用ＦＦの動作は、図
３３と同じなので説明を省略する。

【０１３３】ここでは、ＩＡ、ＩＴ、ＩＢ、ＩＲの４段
パイプラインによる命令フェッチを仮定している。検索
の要求に関し、ＩＴサイクルでパイプラインインタロッ
クが発生した場合の最初のＩＢサイクル、ＩＢサイクル
でパイプラインインタロックが発生している場合、いず
れでもパイプラインインタロックが発生しなかった場合
の最初のＩＢサイクル、の３つで場合分けして、前述の
実施形態の＋ＩＢＢＲＨＩＳＨＩＴと全く同じ信号
を生成することができる。

【０１３４】すなわち、図３４の＋１ＳＴＩＢＥＱ
ＩＴ１ＴＶＡＬＩＤ信号は、パイプラインインタ
ロックが発生していない場合に、＋ＩＴＢＲＨＩＳ
ＨＩＴ１Ｔ（ヒット信号）をそのまま＋ＩＢＢＲＨ
ＩＳＨＩＴとして出力させる信号である。

【０１３５】また、ＩＴサイクルでロックが生じた場合
には、ＦＦ２００に−ＩＦＣＨＲＥＱＵＥＳＴＶＡ
ＬＩＤ２Ｔが入力され、ロックしたために繰り返され
るＩＴサイクルの内、２番目のＩＴサイクルにおいて生
じたブランチヒストリヒット信号と、ＩＴサイクルのロ
ックが解けて後の最初のＩＢサイクルにおいて生じたブ
ランチヒストリヒット信号とがＦＦ２００に保持され
る。また、最初のＩＢサイクルにおいて生じたヒット信
号は、パイプラインインタロックが生じた場合には、Ｆ
Ｆ２０１にも保持される。そして、ＩＴサイクルがロッ
クした場合に、＋１ＳＴＩＢＶＡＬＩＤＩＴＰ
ＥＮＤＥＤがＦＦ２００からの＋ＩＴＢＲＨＩＳＨ
ＩＴ２ＴＨＯＬＤを＋ＩＢＢＲＨＩＳＨＩＴと
して出力させる。

【０１３６】パイプラインインタロックが生じて、ＩＢ
サイクルで処理がロックした場合には、＋ＰＩＰＥＬＩ
ＮＥＩＮＴＥＲＬＯＣＫＥＤがＦＦ２０１に入力さ
れ、ＩＢサイクルの２番目以降において生じたヒット信
号がＦＦ２０１に保持される。そして、＋ＩＢＰＥＮ
ＤＩＮＧによって、ＦＦ２０１から出力される＋ＩＢＢ
ＲＨＩＳＨＩＴＰＥＮＤＩＮＧが＋ＩＢＢＲＨＩ
ＳＨＩＴとして出力される。

【０１３７】図３５は、図３４の動作を説明するタイミ
ングチャートである。図３５においては、ＩＴサイクル
とＩＢサイクルの両方でインターロックが起こった場合
を示している。

【０１３８】まず、マシンサイクルがＩＡ、ＩＴ、Ｉ
Ｔ、ＩＴ、ＩＢ、ＩＢ、ＩＢ、ＩＢ、ＩＲとなったとす
る。ブランチヒストリの検索結果を得るには、２τかか
るので、ＩＡでブランチヒストリを検索した結果は、２
番目のＩＴにおいて得られる。このとき、−１で示さ
れるように、＋ＩＦＣＨＲＥＱＵＥＳＴＶＡＬＩＤ
２Ｔが立ち上がり、この時点のヒット信号がＦＦ２００
に取り込まれる。＋ＰＩＰＥＬＩＮＥＩＮＴＥＲＬＯ
ＣＫは、２番目と３番目のＩＴサイクルで立ち上がって
いるとする。すると、＋ＩＴＢＲＨＩＳＨＩＴ１
Ｔが−２に示すように立ち上がり、同じ信号がＦＦ２
００にセットされている結果、−３に示すように、＋
ＩＴＢＲＨＩＳＨＩＴ２ＴＨＯＬＤが立ち上が
る。

【０１３９】そして、インタロックが解けて、ＩＴサイ
クルからＩＢサイクルに変わり、ＩＢサイクルの２番目
から再びインタロックが生じたとすると、＋ＩＢＢＲ
ＨＩＳＨＩＴＰＥＮＤＩＮＧの信号が立つ（−
２）。また、＋ＩＴＢＲＨＩＳＨＩＴ２ＴＨＯ
ＬＤは、次回の＋ＩＦＣＨＲＥＱＵＥＳＴＶＡＬＩ
Ｄ２Ｔが立つまで同じ信号を保持している（−
１）。セレクタ２０２において、ＩＴサイクルでロック
したが、ＩＢサイクルではロックしなかった場合には、
＋１ＳＴＩＢＶＡＬＩＤＩＴＰＥＮＤＥＤによ
って、＋ＩＴＢＲＨＩＳＨＩＴ２ＴＨＯＬＤが
＋ＩＢＢＲＨＩＳＨＩＴとして出力され、ＩＢサイ
クルにおいてインタロックが生じた場合には、＋ＩＢ
ＢＲＨＩＳＨＩＴＰＥＮＤＩＮＧが＋ＩＢＰＥＮ
ＤＩＮＧによって＋ＩＢＢＲＨＩＳＨＩＴとして出力
される（−３）。

【０１４０】以上の構成により、命令プリフェッチの命
令プリフェッチがどのタイミングで出てもブランチヒス
トリにヒットしたことを検出することが出来る。また、
データの方は、出力される度に、メモリに格納してお
き、必要に応じて読み出す。

【０１４１】本実施形態の第２の構成例として、本格的
な再帰的命令プリフェッチ手段を備える例を示す。ここ
で、再帰的とは、プリフェッチに基づいて順次次のプリ
フェッチを行うことを示す。

【０１４２】ここでは、命令プリフェッチアドレスを保
持するレジスタを準備することで、トレース（再帰的に
命令プリフェッチを行うためにアドレスを順次生成する
こと）を可能とする。

【０１４３】命令プリフェッチアドレスは、実行予測命
令列のアドレスをトレース出来れば良いので、そのアド
レスの更新条件は、命令プリフェッチ要求が成立するこ
とである。

【０１４４】また、再命令フェッチや割り込みなどによ
り命令実行をやり直す場合、先読みしていた命令プリフ
ェッチ、すなわち予測されていた実行系列と実際の実行
系列が変わるので、命令プリフェッチをトレースし直す
ための制御が必要になる。

【０１４５】図３６は、命令フェッチ及びプリフェッチ
アドレスの生成回路の構成例を示す図である。ここで、
図中の命令フェッチ制御回路には、優先順位決定回路や
図３１の命令フェッチポート選択回路などが含まれる。
プリフェッチの機能を除いては前述の実施形態通りであ
る。

【０１４６】すなわち、ブランチヒストリの分岐予測結
果は、ＢＲＨＩＳ−ＴＧＴ−ＩＡＲとして、セレクタ２
１０に入力される。また、命令実行制御機構からの再命
令フェッチ要求は、ＩＡＲＸとして、セレクタ２１０に
入力される。セレクタ２１０の出力は、フェッチポート
ＩＡＲ−Ａ〜ＩＡＲ−Ｃ及び、プリフェッチ用ポートＰ
Ｆ−ＩＡＲの何れかに入力される。どのポートにセレク
タ２１０の出力である命令フェッチアドレスあるいは命
令プリフェッチアドレスを入力するかは、命令フェッチ
制御回路の命令フェッチポート選択回路によって決定さ
れる。命令フェッチポート選択回路から＋ＩＢＵＦＦ
ＦＵＬＬが出力された場合には、プリフェッチ用ポート
ＰＦＩＡＲが選択される。これら命令フェッチポート
から出力されたアドレスは、所定の数値（ここでは、１
６）が加算されて、後続の命令アドレスとしてセレクタ
２１０から出力される。

【０１４７】図３７は、プリフェッチアドレス生成回路
の構成例を示す図である。後述の優先順位決定回路によ
り分岐予測先命令プリフェッチが行われた時、最初にそ
の命令プリフェッチアドレスがセットされ、図３７の回
路が有効となる。更に、図３７の回路が有効で有れば、
優先順位決定回路により、再帰的命令プリフェッチが発
行されたときに命令プリフェッチアドレスが更新され
る。また、再命令フェッチなどが発生した場合には、＋
ＣＬＥＡＲＰＩＰＥＬＩＮＥが発行され、この回路が
無効化される。

【０１４８】すなわち、プリフェッチ要求が有効の場合
には、＋ＩＦＰＲＥＦＣＨＲＥＱＵＥＳＴＶＡＬ
ＩＤ信号が立ち上がり、ＳＲ−ＦＦを介して、命令プリ
フェッチのイネーブル信号＋ＥＮＡＢＬＥＰＲＥＦＣ
ＨＴＲＡＣＥが出力されると共に、＋ＩＦＰＲＥＦ
ＣＨＲＥＱＵＥＳＴＶＡＬＩＤ信号の立ち上がりの
タイミングで入力される命令プリフェッチアドレスＩＦ
ＥＡＧがＰＦ−ＩＡＲに取り込まれ、＋ＩＦＰＲＥ
ＦＣＨＴＲＡＣＥＡＤＲＳとして出力される。＋Ｃ
ＬＥＡＲＰＩＰＥＬＩＮＥがＳＲ−ＦＦに入力される
場合には、命令プリフェッチイネーブル信号＋ＥＮＡＢ
ＬＥＰＲＥＦＣＨＴＲＡＣＥがリセットされるの
で、ＰＦ−ＩＡＲから出力される命令プリフェッチアド
レスは無視される。

【０１４９】図３８は、本構成例における優先順位決定
回路の構成例を示す図である。ここでは、命令実行系列
が分岐予測と異なった場合や割り込み発生などによる再
命令フェッチ（＋ＩＦＲＥＱＲＥＩＦＣＨＧＯ）
が最も優先度が高く、続いて、分岐予測がなされたとき
の分岐先命令フェッチ（＋ＩＦＲＥＱＢＲＨＩＳ
ＧＯ）、そして、その次の優先順位では、命令フェッチ
ポートが全て埋まっていた場合で分岐予測がなされた場
合には、命令プリフェッチの起動を兼ねて分岐先命令プ
リフェッチを行う（＋ＩＦＲＥＱＰＲＥＦＣＨＢ
ＲＨＩＳＧＯ）。その下に、分岐予測が行われなかった
時の後続命令フェッチ（＋ＩＦＲＥＱＳＥＱＵＥＮＴ
ＩＡＬＧＯ）、更に下に、命令プリフェッチの先の
（トレースの）再帰命令プリフェッチ（分岐予測がされ
た場合（＋ＩＦＲＥＱＰＲＥＦＣＨＴＲＡＣＥＢ
ＲＨＩＳＧＯ）とされなかった場合（＋ＩＦＲＥＱ
ＰＲＥＦＣＨＴＲＡＣＥＳＥＱＧＯ））がある。

【０１５０】図３９は、キャッシュに対するフェッチ・
プリフェッチ要求信号の出力回路の構成例を示す図であ
る。なお、図３９の回路は、前述の図８の回路に置き換
えられるべき回路であり、図８と同じ部分の説明は省略
する。

【０１５１】＋ＩＦＣＨＲＥＱＵＥＳＴＶＡＬＩＤ
が出力されるときは、デマンド命令フェッチ（実命令フ
ェッチ）であり、＋ＩＦＰＲＥＦＣＨＲＥＱＵＥＳ
ＴＶＡＬＩＤが出力されるときは、命令プリフェッチ要
求である。

【０１５２】＋ＩＦＣＨＲＥＱＵＥＳＴＶＡＬＩＤ
は、図３０のリセット信号としても使用される。また、
図３９では、ＯＲ回路２１５の入力として、分岐先命令
プリフェッチのイネーブル信号＋ＩＦＲＥＱＰＲＥ
ＦＣＨＢＲＨＩＳＧＯの他に、再帰的分岐先命令プ
リフェッチイネーブル及び、再帰的後続命令プリフェッ
チのイネーブル（＋ＩＦＲＥＱＰＲＥＦＣＨＴＲ
ＡＣＥＢＲＨＩＳＧＯ及び＋ＩＦＲＥＱＰＲＥＦ
ＣＨＴＲＡＣＥＳＥＱＧＯ）が設けられている。

【０１５３】図８と比較すると、再帰的命令プリフェッ
チのためのイネーブルが追加されると共に、再帰的でな
い後続命令プリフェッチのイネーブル（＋ＩＦＲＥＱ
ＰＲＥＦＣＨＳＥＱＧＯ）が無くなっている。こ
れは、再帰的でない後続命令プリフェッチのイネーブル
と再帰的後続命令プリフェッチのイネーブルを共用する
構成としたからである。

【０１５４】以上の本実施形態によれば、ハードウェア
コストを少なくして、トレースキャッシュ方式のキャッ
シュメモリと同程度のプリフェッチ効果を期待できる。
したがって、命令キャッシュに対してトレースキャッシ
ュを採用する必要が無くなり、ハードウェア量に対する
性能効果が大きい。本発明は以下の形態で実施が可能で
ある。（付記１）キャッシュメモリ手段と、それよりも下位の
メモリ手段と、該キャッシュメモリ手段に格納された命
令列を投機的に実行する手段を備えた命令制御装置にお
ける命令のフェッチを制御する命令フェッチ制御装置で
あって、該キャッシュメモリ手段に命令フェッチ要求を
出す命令フェッチ手段と、続いてフェッチ要求を予定し
ている命令列が、該キャッシュメモリ手段に存在しない
場合には、該キャッシュメモリ手段に、該下位メモリ手
段から該予定命令列を事前に転送しておく命令プリフェ
ッチを行う命令プリフェッチ手段と、を備えることを特
徴とする装置。（付記２）更に、分岐命令の成立の可否、及び成立の際
の分岐先アドレスを予測する分岐予測手段と、フェッチ
した命令列を格納するための１つ以上のバッファ手段と
を備え、前記命令プリフェッチ手段は、該分岐予測手段
によって分岐すると予測されたにも関わらず、該バッフ
ァ手段が空いておらず、かつ、前記キャッシュメモリ手
段内に、フェッチ要求を予定している分岐予測先命令列
が存在しない場合には、前記キャッシュメモリ手段に前
記下位メモリ手段から該予測命令列を事前に転送してお
くことを特徴とする付記１に記載の装置。（付記３）前記命令プリフェッチ手段は、インタロック
要因によって、通常行われるべき命令フェッチ要求が出
せない場合に、前記キャッシュメモリ手段に対して前記
命令プリフェッチを行うことを特徴とする付記１に記載
の装置。（付記４）更に、前記命令プリフェッチを含む命令フェ
ッチの種別に応じた優先順位を設定し、該優先順位に従
って前記キャッシュメモリ手段に対する命令フェッチあ
るいは命令プリフェッチを、前記命令フェッチ手段ある
いは命令プリフェッチ手段に行わせる優先順位決定手段
を備えることを特徴とする付記１に記載の装置。（付記５）更に、前記命令プリフェッチによる前記キャ
ッシュメモリ手段への命令列転送中に、当該命令列の命
令フェッチが行われる場合、該命令フェッチが該命令プ
リフェッチを受け継ぐ、あるいは、該キャッシュメモリ
手段へ転送中の命令列を前記バッファ手段へバイパスす
る制御手段を備えることを特徴とする付記１に記載の装
置。（付記６）前記命令プリフェッチ手段は、同じアドレス
もしくは同じキャッシュブロックに対する前記命令プリ
フェッチを連続して行わないことを特徴とする付記１に
記載の装置。（付記７）前記命令プリフェッチ手段は、前記命令プリ
フェッチされた命令列に対する命令プリフェッチを行う
ことを特徴とする付記１に記載の装置。（付記８）前記命令プリフェッチの要求が際限なく発行
されるのを抑制する抑制手段を更に備えたことを特徴と
する付記７に記載の装置。（付記９）前記命令プリフェッチのためのアドレスレジ
スタを更に備えることを特徴とする付記７に記載の装
置。（付記１０）前記アドレスレジスタの値が有効か否かを
示すフラグを保持することを特徴とする付記９に記載の
装置。（付記１１）現実に実行されるべき命令列の再実行が必
要になった場合、前記アドレスレジスタを無効化するこ
とを特徴とする付記９に記載の装置。（付記１２）前記命令プリフェッチされた命令列に対す
る命令プリフェッチを行う場合に、分岐予測機構を使用
することを特徴とする付記７に記載の装置。（付記１３）キャッシュメモリ手段と、それよりも下位
のメモリ手段と、該キャッシュメモリ手段に格納された
命令列を投機的に実行する手段を備えた命令制御装置に
おける命令のフェッチを制御する命令フェッチ制御装置
であって、該キャッシュメモリ手段に命令フェッチ要求
を出す命令フェッチ手段と、条件分岐命令もしくは無条
件分岐命令を実行する際に、分岐成立する場合の分岐先
命令アドレスを求めるアドレス生成手段と、該分岐命令
の分岐する場合の分岐先命令アドレスが求められた時点
で、前記キャッシュメモリ手段に該分岐先命令の命令フ
ェッチを要求する分岐先命令プリフェッチを行う分岐先
命令プリフェッチ手段と、を備えることを特徴とする装
置。（付記１４）更に、前記分岐命令の成立の可否、及び成
立の際の分岐先アドレスを予測する分岐予測手段を備
え、前記分岐命令プリフェッチ手段は、該分岐予測手段
により分岐予測された分岐命令の実行に際し、分岐しな
い場合の命令アドレスの命令フェッチを前記キャッシュ
メモリ手段に対して要求することを特徴とする付記１３
に記載の装置。（付記１５）更に、１つ以上の実行中の分岐命令によ
り、分岐命令プリフェッチを要求することが可能とされ
たそれぞれの分岐命令に優先順位を設定し、その優先順
位に従って、前記分岐命令プリフェッチ手段に分岐命令
プリフェッチを要求させる優先順位決定手段を備えるこ
とを特徴とする付記１４に記載の装置。（付記１６）更に、１つ以上の分岐命令プリフェッチ要
求による命令列の保留のための１つ以上の命令バッファ
手段を備えることを特徴とする付記１３に記載の装置。（付記１７）前記分岐命令の実行及び分岐先が確定した
時点で、該分岐命令の後続命令のフェッチ及び実行を中
止棄却し、該分岐命令に対応する分岐命令プリフェッチ
を実命令フェッチへと変更して、該分岐命令フェッチを
継続実行あるいは中断解除し、該分岐命令の分岐先命令
を実行させることを特徴とする付記１３に記載の装置。（付記１８）．前記分岐予測手段によって分岐すること
が予測された該分岐命令が、実行され、かつ、分岐しな
いことが確定した時点、あるいは、予測された分岐先と
異なる分岐先へ分岐することが確定した時点で、該分岐
命令の予測分岐先命令の命令フェッチおよび命令実行を
中止棄却し、該分岐命令に対応する後続命令の分岐命令
プリフェッチを実命令フェッチへと変更して、後続命令
フェッチを継続実行あるいは中断解除し、上記後続命令
を実行させることを特徴とする付記１４に記載の装置。（付記１９）該分岐命令が条件分岐命令である場合に、
該分岐命令が実行されること、あるいは、分岐せず後続
命令を実行することが確定した時点、あるいは、該分岐
命令が実行されないことが確定した時点で、それまで行
っていた該分岐命令プリフェッチを棄却することを特徴
とする付記１３に記載の装置。（付記２０）前記分岐予測手段において分岐予測が成立
している前記分岐命令が実行されること、あるいは、予
測された該分岐命令の分岐先命令を実行することが確定
した時点で、それまで行っていた該分岐命令プリフェッ
チを棄却することを特徴とする付記１４に記載の装置。（付記２１）更に、命令の実行の結果、分岐命令プリフ
ェッチされるべき命令列を書き換える可能性があること
を検出する検出手段を備えることを特徴とする付記１３
に記載の装置。（付記２２）前記検出手段は、ストア命令のアドレス及
び分岐命令プリフェッチ要求を出した分岐命令自身のア
ドレス、もしくは、該分岐命令の分岐先命令のアドレス
を用いて、命令列の書き換えの可能性を検出することを
特徴とする付記２１に記載の装置。（付記２３）前記命令が実行された場合、前記分岐命令
プリフェッチされるべき命令列が書き換えられることが
判明した場合、該分岐命令プリフェッチ要求を棄却する
ことを特徴とする付記２１に記載の装置。（付記２４）前記分岐命令の分岐先命令のアドレスが求
められた時点で、前記キャッシュメモリ手段に該アドレ
スに対応する命令が確保されていない場合に、前記下位
メモリ手段から該キャッシュメモリ手段へ該分岐先命令
を転送することを要求することを特徴とする付記１３に
記載の装置。（付記２５）前記分岐予測手段により分岐予測された分
岐命令の実行に際し、前記キャッシュメモリ手段に、分
岐しない場合の命令アドレスに対応する後続命令列が確
保されていないと判明した場合には、前記下位メモリ手
段から該キャッシュメモリ手段へ該後続命令列を転送す
ることを要求することを特徴とする付記１４に記載の装
置。（付記２６）前記分岐先命令プリフェッチ手段は、前記
分岐先命令プリフェッチを行った命令列に対して命令プ
リフェッチを行うことを特徴とする付記１３に記載の装
置。（付記２７）前記命令プリフェッチの要求が際限なく発
行されるのを抑制する抑制手段を更に備えたことを特徴
とする付記２６に記載の装置。（付記２８）前記命令プリフェッチのためのアドレスレ
ジスタを更に備えることを特徴とする付記２６に記載の
装置。（付記２９）前記アドレスレジスタの値が有効か否かを
示すフラグを保持することを特徴とする付記２８に記載
の装置。（付記３０）現実に実行されるべき命令列の再実行が必
要になった場合、前記アドレスレジスタを無効化するこ
とを特徴とする付記２８に記載の装置。（付記３１）前記命令プリフェッチされた命令列に対す
る命令プリフェッチを行う場合に、分岐予測機構を使用
することを特徴とする付記２６に記載の装置。（付記３２）キャッシュメモリと、下位メモリと、該キ
ャッシュメモリに命令フェッチ要求を出す命令フェッチ
装置と、該キャッシュメモリに格納された命令列を処理
する命令制御装置とを備える装置における命令制御方法
であって、（ａ）続いてフェッチ要求を予定している命
令列が、該キャッシュメモリに存在しない場合には、該
キャッシュメモリに、該下位メモリから該予定命令列を
事前に転送しておく命令プリフェッチを行うステップを
備えることを特徴とする方法。（付記３３）更に、（ｂ）分岐命令の分岐先命令を予測
するステップと、（ｃ）フェッチした命令列を格納する
ステップとを備え、前記ステップ（ａ）では、該ステッ
プ（ｂ）によって分岐すると予測されたにも関わらず、
該ステップ（ｃ）に命令列を格納できない場合に、前記
キャッシュメモリへ、フェッチ要求を予定している分岐
予測先命令列が存在しない場合にはキャッシュメモリに
前記下位メモリから該予測命令列を事前に転送しておく
ことを特徴とする付記３２に記載の方法。（付記３４）インタロック要因によって、通常行われる
べき命令フェッチ要求が出せない場合に、命令プリフェ
ッチ要求を行うことを特徴とする付記３２に記載の方
法。（付記３５）更に、（ｄ）前記命令プリフェッチを含む
命令フェッチの種別に応じた優先順位を設定し、該優先
順位に従って前記キャッシュメモリ手段に対する命令フ
ェッチあるいは命令プリフェッチ要求を行うステップを
備えることを特徴とする付記３２に記載の方法。（付記３６）同じアドレスでの実命令フェッチが行われ
る際に、該命令プリフェッチによる前記キャッシュメモ
リへの命令列転送作業が間に合わなかった場合、該実命
令フェッチが該命令プリフェッチを受け継ぐ、あるい
は、該キャッシュメモリへ転送中の命令列を前記命令制
御装置へバイパスすることを特徴とする付記３２に記載
の方法。（付記３７）同じアドレスもしくは同じキャッシュブロ
ックに対する前記命令プリフェッチを連続して行わない
ことを特徴とする付記３２に記載の方法。（付記３８）前記ステップ（ａ）は、前記命令プリフェ
ッチされた命令列に対する命令プリフェッチを行うこと
を特徴とする付記３２に記載の方法。（付記３９）キャッシュメモリと、下位メモリと、該キ
ャッシュメモリに命令フェッチ要求を出す命令フェッチ
装置とを備える装置における命令制御方法であって、
（ａ）条件分岐命令もしくは無条件分岐命令を実行する
際に、分岐成立する場合の分岐先命令アドレスを求める
ステップと、（ｂ）該分岐命令の分岐する場合の分岐先
命令アドレスが求められた時点で、該分岐命令の命令フ
ェッチを要求する分岐命令プリフェッチを行うステップ
と、を備えることを特徴とする方法。（付記４０）更に、（ｃ）前記分岐命令の分岐先命令を
予測するステップを備え、前記ステップ（ｂ）では、該
ステップ（ａ）により分岐予測された分岐命令の実行に
際し、分岐しない場合の命令アドレスの命令フェッチを
要求することを特徴とする付記３９に記載の方法。（付記４１）更に、（ｄ）１つ以上の実行中の分岐命令
により、それぞれの分岐命令の分岐命令プリフェッチを
要求することが可能とされたものに優先順位を設定し、
その優先順位に従って、前記分岐命令プリフェッチ手段
に分岐命令プリフェッチを要求させるステップを備える
ことを特徴とする４０に記載の方法。（付記４２）更に、１つ以上の分岐命令プリフェッチ要
求による命令列の保留するステップを備えることを特徴
とする付記３９に記載の方法。（付記４３）前記分岐命令の実行及び分岐先が確定した
時点で、該分岐命令の後続命令フェッチ及び命令実行を
中止棄却し、該分岐命令に対応する分岐命令プリフェッ
チを実命令フェッチへと変更して、分岐先命令フェッチ
を継続実行あるいは中断解除し、分岐先命令を実行する
ことを特徴とする付記３９に記載の方法。（付記４４）前記ステップ（ａ）によって分岐すること
が予測された該分岐命令が、実行され、かつ、分岐しな
いことが確定した時点、あるいは、予測された分岐先と
異なる分岐先へ分岐することが確定した時点で、該分岐
命令の予測分岐先命令の命令フェッチおよび命令実行を
中止棄却し、該分岐命令に対応する後続命令の分岐命令
プリフェッチを実命令フェッチへと変更して、後続命令
フェッチを継続実行あるいは中断解除し、後続命令を実
行することを特徴とする付記４０に記載の方法。（付記４５）該分岐命令が条件分岐命令である場合に、
該命令が実行されること、及び、分岐せず後続命令を実
行することが確定した時点、あるいは、該命令が実行さ
れないことが確定した時点で、それまで行っていた該分
岐命令プリフェッチを棄却することを特徴とする付記３
９に記載の方法。（付記４６）前記ステップ（ａ）において分岐予測が成
立している前記分岐命令が実行されること、及び、予測
された該分岐命令の分岐先命令を実行することが確定し
た時点で、それまで行っていた該分岐命令プリフェッチ
を棄却することを特徴とする付記４０に記載の方法。（付記４７）更に、（ｅ）命令の実行の結果、分岐命令
プリフェッチされるべき命令列を書き換える可能性があ
ることを検出するステップを備えることを特徴とする付
記３９に記載の方法。（付記４８）前記ステップ（ｅ）では、分岐命令プリフ
ェッチ要求を出した分岐命令自身のアドレス、及び、分
岐先命令アドレスを用いて、命令列の書き換えの可能性
を検出することを特徴とする付記４７に記載の方法。（付記４９）命令が実行された結果、前記分岐命令プリ
フェッチされるべき命令列を書き換えることが判明した
場合、該分岐命令プリフェッチ要求を棄却することを特
徴とする付記４７に記載の方法。（付記５０）前記分岐命令の分岐先命令のアドレスが求
められた時点で、前記キャッシュメモリに該アドレスに
対応する命令が確保されていない場合に、該キャッシュ
メモリへの前記下位メモリからの該分岐先命令の転送を
要求することを特徴とする付記３９に記載の方法。（付記５１）前記ステップ（ａ）により分岐予測された
分岐命令の実行に際し、前記キャッシュメモリに、分岐
しない場合の命令アドレスに対応する後続命令列が確保
されていないと判明した場合には、該キャッシュメモリ
への前記下位メモリからの該後続命令列の転送を要求す
ることを特徴とする付記４０に記載の方法。（付記５２）前記ステップ（ａ）、（ｂ）は、前記分岐
先命令プリフェッチを行った命令列に対して命令プリフ
ェッチを行うことを特徴とする付記３９に記載の方法。

【０１５５】

【発明の効果】本発明によれば、条件分岐命令などの遅
延を生じさせる命令をプリフェッチすることにより、命
令処理の遅延時間を縮小することが出来る。

【図面の簡単な説明】

【図１】本発明を適用した場合の命令列の実行の様子を
示す図である。

【図２】本実施形態の装置の全体の概略構成を示す図で
ある。

【図３】命令プリフェッチ機構の構成例を示す図であ
る。

【図４】図３の優先順位決定回路の構成例を示す図であ
る。

【図５】同じアドレスの命令へのプリフェッチ要求を連
続して出さないようにするためのフラグ生成回路（シー
ケンシャルプリフェッチの場合）の構成例を示す図であ
る。

【図６】同じキャッシュブロックに含まれている命令を
繰り返してプリフェッチ要求を行わせないようにするた
めのフラグを生成する回路例である。

【図７】同一プリフェッチ要求抑制フラグ（分岐予測先
プリフェッチの場合）の回路構成例を示す図である。

【図８】フェッチ・プリフェッチ区別回路の構成例を示
す図である。

【図９】下位メモリへのデータ要求信号を生成する回路
の構成例を示す図である。

【図１０】プリフェッチ要求時のキャッシュから命令制
御装置へのデータ転送抑制信号を生成する回路例を示す
図である。

【図１１】第２の命令プリフェッチ機構の構成例を示す
図である。

【図１２】分岐命令リザベーションステーションのエン
トリ内容を例示する図である。

【図１３】分岐命令の処理の流れを説明する図である。

【図１４】分岐命令リザベーションステーションの実行
順序回路の構成例を示す図である。

【図１５】分岐命令リザベーションステーションの実行
順序別信号生成回路の例である。

【図１６】分岐命令プリフェッチアドレスの生成回路の
構成例を示す図である。

【図１７】分岐命令プリフェッチ可能信号の生成回路の
構成例を示す図である。

【図１８】図１９に入力する信号を生成する中間回路の
構成例である。

【図１９】分岐命令プリフェッチ要求有効信号と選択信
号を生成する回路の構成例である。

【図２０】分岐命令プリフェッチポートの使用中を示す
フラグを生成する回路の構成例である。

【図２１】分岐命令プリフェッチの実フェッチ化及びキ
ャンセルのための回路例を示す図（その１）である。

【図２２】分岐命令プリフェッチの実フェッチ化及びキ
ャンセルのための回路例を示す図（その２）である。

【図２３】分岐命令プリフェッチのポート毎のキャンセ
ルを行う信号を生成する回路例である。

【図２４】ストア命令が分岐命令プリフェッチ命令列を
書き換える可能性があることを検出する回路例を示す図
である。

【図２５】前述の実施形態における命令実行の様子を説
明する概念図である。

【図２６】本実施形態の概念図である。

【図２７】本実施形態の処理の基本的な流れを示すフロ
ーチャートである。

【図２８】命令プリフェッチ要求の影響で命令フェッチ
要求が遅延する場合を説明する図である。

【図２９】命令プリフェッチ要求を制約なしに出せてし
まうと問題となる場合について説明する図である。

【図３０】命令プリフェッチ抑制回路の構成例を示す図
である。

【図３１】命令プリフェッチとデマンドフェッチとを切
り替えるために必要となるフェッチポート選択回路の構
成例を示す図である。

【図３２】図３０、図３１の構成を反映した優先順位決
定回路の構成例を示す図である。

【図３３】前述の実施形態の命令プリフェッチによるブ
ランチヒストリ検索回路を示す図である。

【図３４】本実施形態を図３３のブランチヒストリ検索
回路に適用した構成例を示す図である。

【図３５】図３４の動作を説明するタイミングチャート
である。

【図３６】命令フェッチ及びプリフェッチアドレスの生
成回路の構成例を示す図である。

【図３７】プリフェッチアドレス生成回路の構成例を示
す図である。

【図３８】本構成例における優先順位決定回路の構成例
を示す図である。

【図３９】キャッシュに対するフェッチ・プリフェッチ
要求信号の出力回路の構成例を示す図である。

【図４０】分岐を複数含む命令列の例を示す図である。

【図４１】従来の手法を用いた場合のマシンサイクルの
遅延を説明する図である。

【符号の説明】

１主記憶装置１’ キャッシュ／主記憶装置２命令キャッシュ３命令一時バッファ４命令デコード５分岐命令制御部５−１分岐命令リザベーションステーション５−２アウトポインタ６ストア命令制御部７その他の命令の制御部８データキャッシュ９命令フェッチ制御部９−１フェッチアドレス生成部９−２ブランチヒストリ９−３優先順位決定回路９−４、６１、２０２セレクタ９’ ブランチヒストリ１０〜１３、８２、９３、１２１、１５４インバ
ータ１４〜１７、２０〜２２、２５、３０−１〜３０−３、
３２、３６、４１−１〜４１−４・・・、４２、５０、
５１−１、５１−２、５２、５３、７１、７３、８０〜
８３、９４、９５、１２２−１〜１２２−３、１２５−
０〜１２５−３、１３１ー１〜１３１−４。１５１−
１、１５１−２、１５３ＡＮＤ回路１８、２４、３１、３５、４０−１、４０−２、４１、
４５、５２、５４、７２、８４、９６、１０２、１２
６、１３０−１、１３０−２、１５２、２１５ＯＲ回路１９、２３、２６、１０１、２００、２０１フリ
ップフロップ１１１、１１２ＥＸＯＲ回路１５０減算器

Claims

【特許請求の範囲】

【請求項１】キャッシュメモリ手段と、それよりも下位
のメモリ手段と、該キャッシュメモリ手段に格納された
命令列を投機的に実行する手段を備えた命令制御装置に
おける命令のフェッチを制御する命令フェッチ制御装置
であって、該キャッシュメモリ手段に命令フェッチ要求を出す命令
フェッチ手段と、続いてフェッチ要求を予定している命令列が、該キャッ
シュメモリ手段に存在しない場合には、該キャッシュメ
モリ手段に、該下位メモリ手段から該予定命令列を事前
に転送しておく命令プリフェッチを行う命令プリフェッ
チ手段と、を備えることを特徴とする装置。
【請求項２】更に、分岐命令の成立の可否、及び成立の際の分岐先アドレス
を予測する分岐予測手段と、フェッチした命令列を格納するための１つ以上のバッフ
ァ手段とを備え、前記命令プリフェッチ手段は、該分岐予測手段によって分岐すると予測されたにも関わ
らず、該バッファ手段が空いておらず、かつ、前記キャ
ッシュメモリ手段内に、フェッチ要求を予定している分
岐予測先命令列が存在しない場合には、前記キャッシュ
メモリ手段に前記下位メモリ手段から該予測命令列を事
前に転送しておくことを特徴とする請求項１に記載の装
置。
【請求項３】前記命令プリフェッチ手段は、インタロッ
ク要因によって、通常行われるべき命令フェッチ要求が
出せない場合に、前記キャッシュメモリ手段に対して前
記命令プリフェッチを行うことを特徴とする請求項１に
記載の装置。
【請求項４】更に、前記命令プリフェッチを含む命令フ
ェッチの種別に応じた優先順位を設定し、該優先順位に
従って前記キャッシュメモリ手段に対する命令フェッチ
あるいは命令プリフェッチを、前記命令フェッチ手段あ
るいは命令プリフェッチ手段に行わせる優先順位決定手
段を備えることを特徴とする請求項１に記載の装置。
【請求項５】更に、前記命令プリフェッチによる前記キ
ャッシュメモリ手段への命令列転送中に、当該命令列の
命令フェッチが行われる場合、該命令フェッチが該命令
プリフェッチを受け継ぐ、あるいは、該キャッシュメモ
リ手段へ転送中の命令列を前記バッファ手段へバイパス
する制御手段を備えることを特徴とする請求項１に記載
の装置。
【請求項６】前記命令プリフェッチ手段は、同じアドレ
スもしくは同じキャッシュブロックに対する前記命令プ
リフェッチを連続して行わないことを特徴とする請求項
１に記載の装置。
【請求項７】前記命令プリフェッチ手段は、前記命令プ
リフェッチされた命令列に対する命令プリフェッチを行
うことを特徴とする請求項１に記載の装置。
【請求項８】キャッシュメモリ手段と、それよりも下位
のメモリ手段と、該キャッシュメモリ手段に格納された
命令列を投機的に実行する手段を備えた命令制御装置に
おける命令のフェッチを制御する命令フェッチ制御装置
であって、該キャッシュメモリ手段に命令フェッチ要求を出す命令
フェッチ手段と、条件分岐命令もしくは無条件分岐命令を実行する際に、
分岐成立する場合の分岐先命令アドレスを求めるアドレ
ス生成手段と、該分岐命令の分岐する場合の分岐先命令アドレスが求め
られた時点で、前記キャッシュメモリ手段に該分岐先命
令の命令フェッチを要求する分岐先命令プリフェッチを
行う分岐先命令プリフェッチ手段と、を備えることを特
徴とする装置。
【請求項９】更に、前記分岐命令の成立の可否、及び成立の際の分岐先アド
レスを予測する分岐予測手段を備え、前記分岐命令プリフェッチ手段は、該分岐予測手段により分岐予測された分岐命令の実行に
際し、分岐しない場合の命令アドレスの命令フェッチを
前記キャッシュメモリ手段に対して要求することを特徴
とする請求項８に記載の装置。
【請求項１０】前記分岐先命令プリフェッチ手段は、前
記分岐先命令プリフェッチを行った命令列に対して命令
プリフェッチを行うことを特徴とする請求項８に記載の
装置。