JP2001166332A - 液晶表示装置 - Google Patents
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Abstract
(57)【要約】
【課題】 半導体層のエッチングの均一性を向上させ
る。 【解決手段】 液晶を介して対向配置された基板のうち
一方の基板の液晶側の面に、ゲート電極、ゲート絶縁
膜、半導体層、ドレイン電極およびソース電極との順次
積層体からなり、前記半導体層のドレイン電極およびソ
ース電極との界面には窒化処理がなされている薄膜トラ
ンジスタを備える。
る。 【解決手段】 液晶を介して対向配置された基板のうち
一方の基板の液晶側の面に、ゲート電極、ゲート絶縁
膜、半導体層、ドレイン電極およびソース電極との順次
積層体からなり、前記半導体層のドレイン電極およびソ
ース電極との界面には窒化処理がなされている薄膜トラ
ンジスタを備える。
Description
【０００１】
【発明の属する技術分野】本発明は液晶表示装置に係
り、特に、アクティブマトリックス型と称される液晶表
示装置の薄膜トランジスタの改良に関する。
り、特に、アクティブマトリックス型と称される液晶表
示装置の薄膜トランジスタの改良に関する。
【０００２】
【従来の技術】アクティブマトリックス型の液晶表示装
置は、液晶を介して対向配置される各透明基板のうち一
方の透明基板の液晶側の面に、そのｘ方向に延在しｙ方
向に並設されるゲート信号線とｙ方向に延在しｘ方向に
並設されるドレイン信号線とで囲まれた各領域を画素領
域としている。
置は、液晶を介して対向配置される各透明基板のうち一
方の透明基板の液晶側の面に、そのｘ方向に延在しｙ方
向に並設されるゲート信号線とｙ方向に延在しｘ方向に
並設されるドレイン信号線とで囲まれた各領域を画素領
域としている。
【０００３】そして、各画素領域には、一方のゲート信
号線からの走査信号によって駆動される薄膜トランジス
タと、この薄膜トランジスタを介してドレイン信号線か
らの映像信号が供給される画素電極とを備えている。
号線からの走査信号によって駆動される薄膜トランジス
タと、この薄膜トランジスタを介してドレイン信号線か
らの映像信号が供給される画素電極とを備えている。
【０００４】ここで、前記薄膜トランジスタはゲート信
号線の一部をゲート電極とする逆スタガ構造をなすＭＩ
Ｓ型のトランジスタで、その半導体層としてたとえばア
モルファスシリコン（ａ−Ｓｉ）を用いている。
号線の一部をゲート電極とする逆スタガ構造をなすＭＩ
Ｓ型のトランジスタで、その半導体層としてたとえばア
モルファスシリコン（ａ−Ｓｉ）を用いている。
【０００５】そして、この半導体層の上面に形成される
ドレイン電極およびソース電極のそれぞれの該半導体層
との界面にはたとえばｎ型の不純物をドープしたコンタ
クト層が形成されている。
ドレイン電極およびソース電極のそれぞれの該半導体層
との界面にはたとえばｎ型の不純物をドープしたコンタ
クト層が形成されている。
【０００６】半導体層の上面に不純物ドープ層を形成し
た後、あるいは不純物をドープした後にドレイン電極お
よびソース電極を形成し、そのパターンをマスクとして
これら電極から露出している不純物ドープ層をエッチン
グすることにより、上述した構成を得ている。
た後、あるいは不純物をドープした後にドレイン電極お
よびソース電極を形成し、そのパターンをマスクとして
これら電極から露出している不純物ドープ層をエッチン
グすることにより、上述した構成を得ている。
【０００７】しかし、この場合のエッチングに不均一性
が発生することが知られている。各電極の形成のための
成膜工程で半導体層との界面に形成されるメタルシリサ
イド層のエッチング速度が極端に遅いため、ドライエッ
チングにおいて放電初期にエッチングされない時間（エ
ッチングデッドタイム）が存在するが、その時間がメタ
ルシリサイド層の形成に依存しており厚さが基板内で不
均一となるためである。
が発生することが知られている。各電極の形成のための
成膜工程で半導体層との界面に形成されるメタルシリサ
イド層のエッチング速度が極端に遅いため、ドライエッ
チングにおいて放電初期にエッチングされない時間（エ
ッチングデッドタイム）が存在するが、その時間がメタ
ルシリサイド層の形成に依存しており厚さが基板内で不
均一となるためである。
【０００８】このため、半導体層の上面に該不純物層を
形成した後に、いわゆるトンネル効果を生ぜしめる程度
に薄いシリコン酸化膜（ＳｉＯ2）を形成し、上述した
工程を経る技術が知られるに到っている（特開平１０−
３４１０２１号公報参照）。
形成した後に、いわゆるトンネル効果を生ぜしめる程度
に薄いシリコン酸化膜（ＳｉＯ2）を形成し、上述した
工程を経る技術が知られるに到っている（特開平１０−
３４１０２１号公報参照）。
【０００９】
【発明が解決しようとする課題】しかし、このように形
成される薄膜トランジスタは、前記シリコン酸化膜の膜
厚の制御が比較的困難となり、所望の厚さ以上に形成さ
れた場合に、抵抗の増大、コンタクトの不良等の不都合
をもたらすとともに、かえって半導体層のエッチングの
不均一性を増大させる結果にもなっていた。
成される薄膜トランジスタは、前記シリコン酸化膜の膜
厚の制御が比較的困難となり、所望の厚さ以上に形成さ
れた場合に、抵抗の増大、コンタクトの不良等の不都合
をもたらすとともに、かえって半導体層のエッチングの
不均一性を増大させる結果にもなっていた。
【００１０】本発明は、このような事情に基づいてなさ
れたものであり、その目的は、半導体層のエッチングの
均一性を向上させた薄膜トランジスタを備える液晶表示
装置を提供することにある。
れたものであり、その目的は、半導体層のエッチングの
均一性を向上させた薄膜トランジスタを備える液晶表示
装置を提供することにある。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１２】すなわち、本発明による液晶表示装置は、
液晶を介して対向配置された基板のうち一方の基板の液
晶側の面に、ゲート電極、ゲート絶縁膜、半導体層、ド
レイン電極およびソース電極との順次積層体からなり、
前記半導体層のドレイン電極およびソース電極との界面
には窒化処理がなされている薄膜トランジスタを備える
ことを特徴とするものである。
液晶を介して対向配置された基板のうち一方の基板の液
晶側の面に、ゲート電極、ゲート絶縁膜、半導体層、ド
レイン電極およびソース電極との順次積層体からなり、
前記半導体層のドレイン電極およびソース電極との界面
には窒化処理がなされている薄膜トランジスタを備える
ことを特徴とするものである。
【００１３】このように構成された液晶表示装置は、半
導体層のドレイン電極およびソース電極との界面にメタ
ルシリサイドの形成を回避させるための窒化膜が形成さ
れたものとなり、この窒化膜は、そのエッチング速度が
酸化膜と比較して早いために、膜厚の不均一性がエッチ
ングデッドタイムの不均一性に与える影響が少ないもの
となる。また、酸化膜では工程中に形成される自然酸化
膜の影響も無視できないが、窒化膜ではその影響はほと
んどなくなる。
導体層のドレイン電極およびソース電極との界面にメタ
ルシリサイドの形成を回避させるための窒化膜が形成さ
れたものとなり、この窒化膜は、そのエッチング速度が
酸化膜と比較して早いために、膜厚の不均一性がエッチ
ングデッドタイムの不均一性に与える影響が少ないもの
となる。また、酸化膜では工程中に形成される自然酸化
膜の影響も無視できないが、窒化膜ではその影響はほと
んどなくなる。
【００１４】
【発明の実施の形態】以下、本発明による液晶表示装置
の実施例を図面を用いて説明をする。
の実施例を図面を用いて説明をする。
【００１５】《画素の構成》図２は、本発明による液晶
表示装置の一画素の構成を示す平面図である。図示する
画素の左右および上下の各画素も同様の構成となってお
り、これら各画素の集合体が表示領域を構成している。
表示装置の一画素の構成を示す平面図である。図示する
画素の左右および上下の各画素も同様の構成となってお
り、これら各画素の集合体が表示領域を構成している。
【００１６】なお、図中のIII−III線における断面図を
図３に、I−I線における断面図を図１に示す。
図３に、I−I線における断面図を図１に示す。
【００１７】図２において、透明基板ＳＵＢ１の液晶側
の面に、ｘ方向に延在しｙ方向に並設されるゲート信号
線ＧＬが形成されている。
の面に、ｘ方向に延在しｙ方向に並設されるゲート信号
線ＧＬが形成されている。
【００１８】そして、このゲート信号線ＧＬをも被って
たとえばＳｉＮからなる絶縁膜ＧＩ（図３、４参照）が
形成されている。
たとえばＳｉＮからなる絶縁膜ＧＩ（図３、４参照）が
形成されている。
【００１９】この絶縁膜ＧＩは、後述の薄膜トランジス
タＴＦＴの形成領域においてはそのゲート絶縁膜として
の機能を、後述のドレイン信号線ＤＬに対してはゲート
信号線ＧＬとの層間絶縁膜としての機能を、後述の容量
素子Ｃａｄｄの形成領域においてはその誘電体膜として
の機能を有するようになっている。
タＴＦＴの形成領域においてはそのゲート絶縁膜として
の機能を、後述のドレイン信号線ＤＬに対してはゲート
信号線ＧＬとの層間絶縁膜としての機能を、後述の容量
素子Ｃａｄｄの形成領域においてはその誘電体膜として
の機能を有するようになっている。
【００２０】薄膜トランジスタＴＦＴはゲート信号線Ｇ
Ｌに一部に重畳されて配置され、その半導体層ＡＳは前
記絶縁膜ＧＩの上面に形成されている。
Ｌに一部に重畳されて配置され、その半導体層ＡＳは前
記絶縁膜ＧＩの上面に形成されている。
【００２１】この半導体層ＡＳの上面にドレイン電極Ｓ
Ｄ１およびソース電極ＳＤ２を形成することにより、前
記ゲート信号線ＧＬの一部をゲート電極とする逆スタガ
構造のＭＩＳ型トランジスタが形成されることになる
が、該ドレイン電極ＳＤ１、ソース電極ＳＤ２はドレイ
ン信号線ＤＬとともに形成されるようになっている。
Ｄ１およびソース電極ＳＤ２を形成することにより、前
記ゲート信号線ＧＬの一部をゲート電極とする逆スタガ
構造のＭＩＳ型トランジスタが形成されることになる
が、該ドレイン電極ＳＤ１、ソース電極ＳＤ２はドレイ
ン信号線ＤＬとともに形成されるようになっている。
【００２２】すなわち、ｙ方向に延在しｘ方向に並設さ
れるドレイン信号線ＤＬが形成され、その一部が前記半
導体層ＡＳの上面に延在されることによってドレイン電
極ＳＤ１が形成され、このドレイン電極ＳＤ１と対向し
てソース電極ＳＤ２が形成されている。
れるドレイン信号線ＤＬが形成され、その一部が前記半
導体層ＡＳの上面に延在されることによってドレイン電
極ＳＤ１が形成され、このドレイン電極ＳＤ１と対向し
てソース電極ＳＤ２が形成されている。
【００２３】ソース電極ＳＤ２は画素領域にまで延在さ
れて形成され、後述する画素電極ＰＸとの接続を図るコ
ンタクト部をも形成されている。
れて形成され、後述する画素電極ＰＸとの接続を図るコ
ンタクト部をも形成されている。
【００２４】そして、このように加工された表面にはた
とえばＳｉＮからなる保護膜ＰＳＶ（図３、４参照）が
形成され、この保護膜ＰＳＶには前記ソース電極のコン
タクト部を露出させるためのスルホールＣＨが形成され
ている。この保護膜ＰＳＶは主として薄膜トランジスタ
ＴＦＴの液晶ＬＣとの直接の接触を回避するために設け
られている。
とえばＳｉＮからなる保護膜ＰＳＶ（図３、４参照）が
形成され、この保護膜ＰＳＶには前記ソース電極のコン
タクト部を露出させるためのスルホールＣＨが形成され
ている。この保護膜ＰＳＶは主として薄膜トランジスタ
ＴＦＴの液晶ＬＣとの直接の接触を回避するために設け
られている。
【００２５】保護膜ＰＳＶの上面の画素領域の大部分の
領域にはたとえばＩＴＯ（Indium-Tin-Oxide）からなる
透明な画素電極ＰＸが形成されている。この場合、画素
電極ＰＸの形成により前記スルホールＣＨを通して薄膜
トランジスタＴＦＴのソース電極ＳＤ２と接続されるよ
うになる。
領域にはたとえばＩＴＯ（Indium-Tin-Oxide）からなる
透明な画素電極ＰＸが形成されている。この場合、画素
電極ＰＸの形成により前記スルホールＣＨを通して薄膜
トランジスタＴＦＴのソース電極ＳＤ２と接続されるよ
うになる。
【００２６】また、この画素電極ＰＸの一部は前記薄膜
トランジスタＴＦＴを駆動するゲート信号線ＧＬとは異
なる他のゲート信号線ＧＬに重畳するようにして延在
し、この部分において、前記絶縁膜ＧＩおよび保護膜Ｐ
ＳＶを誘電体膜とする容量素子Ｃａｄｄが形成されてい
る。
トランジスタＴＦＴを駆動するゲート信号線ＧＬとは異
なる他のゲート信号線ＧＬに重畳するようにして延在
し、この部分において、前記絶縁膜ＧＩおよび保護膜Ｐ
ＳＶを誘電体膜とする容量素子Ｃａｄｄが形成されてい
る。
【００２７】この容量素子Ｃａｄｄは、薄膜トランジス
タＴＦＴがオフした際に、画素電極ＰＸに供給された映
像信号を長く蓄積させる機能等を有する。
タＴＦＴがオフした際に、画素電極ＰＸに供給された映
像信号を長く蓄積させる機能等を有する。
【００２８】《フィルタ基板をも含めた構成》図３は、
図２のIII−III線における断面図で、フィルタ基板とと
もに示した断面図である。
図２のIII−III線における断面図で、フィルタ基板とと
もに示した断面図である。
【００２９】フィルタ基板を構成する透明基板ＳＵＢ２
の液晶側の表面には、ブラックマトリックスＢＭが形成
されている。このブラックマトリックスＢＭは各画素領
域を画するようにして形成され、該画素領域の周辺を除
く中央部には開口が設けられている（図２の符号ＢＭで
示す）。
の液晶側の表面には、ブラックマトリックスＢＭが形成
されている。このブラックマトリックスＢＭは各画素領
域を画するようにして形成され、該画素領域の周辺を除
く中央部には開口が設けられている（図２の符号ＢＭで
示す）。
【００３０】ブラックマトリックスＢＭの開口には、そ
れを被うようにしてカラーフィルタＦＩＬが形成されて
いる。
れを被うようにしてカラーフィルタＦＩＬが形成されて
いる。
【００３１】また、これらブラックマトリックスＢＭお
よびカラーフィルタＦＩＬを被うようにして平坦膜ＯＣ
が形成され、この平坦膜ＯＣの表面には各画素領域に共
通な透明の共通電極ＣＯＭが形成されている。
よびカラーフィルタＦＩＬを被うようにして平坦膜ＯＣ
が形成され、この平坦膜ＯＣの表面には各画素領域に共
通な透明の共通電極ＣＯＭが形成されている。
【００３２】《薄膜トランジスタの構成》図１は、前記
薄膜トランジスタの断面図で図２のI−I線における断面
に相当する図である。
薄膜トランジスタの断面図で図２のI−I線における断面
に相当する図である。
【００３３】同図において、透明基板ＳＵＢ１の上面に
ゲート電極ＧＴが形成されている。このゲート電極ＧＴ
はゲート信号線ＧＬの一部に相当するものである。
ゲート電極ＧＴが形成されている。このゲート電極ＧＴ
はゲート信号線ＧＬの一部に相当するものである。
【００３４】そして、このゲート電極ＧＴをも被って絶
縁膜ＧＩが形成され、この絶縁膜ＧＩは薄膜トランジス
タＴＦＴのゲート絶縁膜として機能する。
縁膜ＧＩが形成され、この絶縁膜ＧＩは薄膜トランジス
タＴＦＴのゲート絶縁膜として機能する。
【００３５】この絶縁膜ＧＩの上面にはたとえばアモル
ファスシリコン（ａ−Ｓｉ）膜からなる半導体層ＡＳが
形成されている。
ファスシリコン（ａ−Ｓｉ）膜からなる半導体層ＡＳが
形成されている。
【００３６】この半導体層ＡＳの上面にドレイン電極Ｓ
Ｄ１およびソース電極ＳＤ２が形成されることによっ
て、いわゆる逆スタガ構造のＭＩＳ型トランジスタが形
成されるが、前記半導体層ＡＳとドレイン電極ＳＤ１お
よびソース電極ＳＤ２との界面には、前記半導体層ＡＳ
側から、リン（Ｐ）をドープした高濃度のｎ型のアモル
ファスシリコン（ａ−Ｓｉ）膜からなるコンタクト層Ａ
Ｓｃ、および窒化膜ＳＮが介在されて形成されている。
Ｄ１およびソース電極ＳＤ２が形成されることによっ
て、いわゆる逆スタガ構造のＭＩＳ型トランジスタが形
成されるが、前記半導体層ＡＳとドレイン電極ＳＤ１お
よびソース電極ＳＤ２との界面には、前記半導体層ＡＳ
側から、リン（Ｐ）をドープした高濃度のｎ型のアモル
ファスシリコン（ａ−Ｓｉ）膜からなるコンタクト層Ａ
Ｓｃ、および窒化膜ＳＮが介在されて形成されている。
【００３７】ここで、窒化膜はＳＮは半導体層ＡＳと各
電極ＳＤ１、ＳＤ２との界面にメタルシリサイド層が形
成されるのを回避するために形成され、また、いわゆる
トンネル効果を生ぜしめる程度に薄く形成されたものと
なっている。
電極ＳＤ１、ＳＤ２との界面にメタルシリサイド層が形
成されるのを回避するために形成され、また、いわゆる
トンネル効果を生ぜしめる程度に薄く形成されたものと
なっている。
【００３８】そして、このように形成された薄膜トラン
ジスタＴＦＴをも含んで透明基板ＳＵＢ１の表面には保
護膜ＰＳＶが形成され、この保護膜ＰＳＶの上面には、
該保護膜ＰＳＶに形成されたコンタクトホールＣＨを通
して薄膜トランジスタＴＦＴのソース電極ＳＤ２と接続
された画素電極ＰＸが形成されている。
ジスタＴＦＴをも含んで透明基板ＳＵＢ１の表面には保
護膜ＰＳＶが形成され、この保護膜ＰＳＶの上面には、
該保護膜ＰＳＶに形成されたコンタクトホールＣＨを通
して薄膜トランジスタＴＦＴのソース電極ＳＤ２と接続
された画素電極ＰＸが形成されている。
【００３９】《薄膜トランジスタの製造方法》図４
（ａ）ないし（ｉ）は、上述した薄膜トランジスタの製
造方法の一実施例を示した工程図である。
（ａ）ないし（ｉ）は、上述した薄膜トランジスタの製
造方法の一実施例を示した工程図である。
【００４０】工程ａ（同図（ａ）） 液晶を介して互いに対向配置される各透明基板のうちの
一方の透明基板（ＴＦＴ基板）ＳＵＢ１を用意する。こ
の実施例の場合、該透明基板は３７０ｍｍ×４７０ｍｍ
×１．１ｍｍの大きさのものを用いた。
一方の透明基板（ＴＦＴ基板）ＳＵＢ１を用意する。こ
の実施例の場合、該透明基板は３７０ｍｍ×４７０ｍｍ
×１．１ｍｍの大きさのものを用いた。
【００４１】工程ｂ（同図（ｂ）） この透明基板ＳＵＢ１を洗浄した後、その液晶側の面の
全域にたとえばスパッタリング法によって金属薄膜を形
成する。
全域にたとえばスパッタリング法によって金属薄膜を形
成する。
【００４２】この実施例の場合、該金属薄膜はクロムを
用いて形成し、その膜厚は約２００ｎｍとした。
用いて形成し、その膜厚は約２００ｎｍとした。
【００４３】その後、いわゆるフォトリソグラフィ技術
を用いた選択エッチング法により、ゲート信号線ＧＬを
形成する。このゲート信号線の一部が薄膜トランジスタ
のゲート電極ＧＴとなる。
を用いた選択エッチング法により、ゲート信号線ＧＬを
形成する。このゲート信号線の一部が薄膜トランジスタ
のゲート電極ＧＴとなる。
【００４４】工程ｃ（同図（ｃ）） ゲート信号線ＧＬが形成された透明基板ＳＵＢ１の上面
に、該ゲート信号線ＧＬをも含んで、たとえばプラズマ
ＣＶＤ法により、窒化シリコン（ＳｉＮ）膜ＧＩ、アモ
ルファスシリコン（ａ−Ｓｉ）膜ＡＳ、リン（Ｐ）をド
ープした高濃度のｎ型のアモルファスシリコン（ａ−Ｓ
ｉ）膜ＡＳｃを連続的に積層形成する。
に、該ゲート信号線ＧＬをも含んで、たとえばプラズマ
ＣＶＤ法により、窒化シリコン（ＳｉＮ）膜ＧＩ、アモ
ルファスシリコン（ａ−Ｓｉ）膜ＡＳ、リン（Ｐ）をド
ープした高濃度のｎ型のアモルファスシリコン（ａ−Ｓ
ｉ）膜ＡＳｃを連続的に積層形成する。
【００４５】薄膜トランジスタＴＦＴの形成領域におい
て、窒化シリコン（ＳｉＮ）膜ＧＩはゲート絶縁膜とし
て形成される。また、アモルファスシリコン（ａ−Ｓ
ｉ）膜ＡＳおよびｎ型のアモルファスシリコン（ａ−Ｓ
ｉ）膜ＡＳｃは半導体層として形成され、このうちｎ型
のアモルファスシリコン（ａ−Ｓｉ）膜はコンタクト層
として機能するようになる。
て、窒化シリコン（ＳｉＮ）膜ＧＩはゲート絶縁膜とし
て形成される。また、アモルファスシリコン（ａ−Ｓ
ｉ）膜ＡＳおよびｎ型のアモルファスシリコン（ａ−Ｓ
ｉ）膜ＡＳｃは半導体層として形成され、このうちｎ型
のアモルファスシリコン（ａ−Ｓｉ）膜はコンタクト層
として機能するようになる。
【００４６】本実施例の場合、窒化シリコン（ＳｉＮ）
膜ＧＩを４００ｎｍの厚さに、アモルファスシリコン
（ａ−Ｓｉ）膜ＡＳを２５０ｎｍの厚さに、ｎ型のアモ
ルファスシリコン（ａ−Ｓｉ）膜ＡＳｃを５０ｎｍの厚
さに形成した。
膜ＧＩを４００ｎｍの厚さに、アモルファスシリコン
（ａ−Ｓｉ）膜ＡＳを２５０ｎｍの厚さに、ｎ型のアモ
ルファスシリコン（ａ−Ｓｉ）膜ＡＳｃを５０ｎｍの厚
さに形成した。
【００４７】工程ｄ（同図（ｄ）） ｎ型のアモルファスシリコン（ａ−Ｓｉ）膜ＡＳｃの表
面を窒化処理する。これにより該ｎ型のアモルファスシ
リコン（ａ−Ｓｉ）膜ＡＳｃの表面に厚さ約１０ｎｍの
窒化膜ＳＮが形成される。
面を窒化処理する。これにより該ｎ型のアモルファスシ
リコン（ａ−Ｓｉ）膜ＡＳｃの表面に厚さ約１０ｎｍの
窒化膜ＳＮが形成される。
【００４８】本実施例の場合、該窒化処理は前記プラズ
マＣＶＤ装置をそのまま用い、工程ｃで形成した窒化シ
リコン（ＳｉＮ）膜ＧＩと同様の方法で窒化膜ＳＮを形
成した。
マＣＶＤ装置をそのまま用い、工程ｃで形成した窒化シ
リコン（ＳｉＮ）膜ＧＩと同様の方法で窒化膜ＳＮを形
成した。
【００４９】これにより、同一のプラズマＣＶＤ装置を
用いて、窒化シリコン（ＳｉＮ）膜、アモルファスシリ
コン（ａ−Ｓｉ）膜、ｎ型のアモルファスシリコン（ａ
−Ｓｉ）膜、窒化膜ＳＮを連続的に積層形成することが
できるようになる。
用いて、窒化シリコン（ＳｉＮ）膜、アモルファスシリ
コン（ａ−Ｓｉ）膜、ｎ型のアモルファスシリコン（ａ
−Ｓｉ）膜、窒化膜ＳＮを連続的に積層形成することが
できるようになる。
【００５０】また、他の窒化処理として、弱い窒素プラ
ズマを発生させてｎ型のアモルファスシリコン（ａ−Ｓ
ｉ）膜の表面に窒素を拡散させる方法、あるいは他の方
法を用いてもよいことはいうまでもない。
ズマを発生させてｎ型のアモルファスシリコン（ａ−Ｓ
ｉ）膜の表面に窒素を拡散させる方法、あるいは他の方
法を用いてもよいことはいうまでもない。
【００５１】工程ｅ（同図（ｅ）） フォトリソグラフィ技術を用いた選択エッチング法によ
り、窒化シリコン（ＳｉＮ）膜ＧＩを除く前記積層体を
一括してエッチングし、薄膜トランジスタの半導体層Ａ
Ｓを残存させる。
り、窒化シリコン（ＳｉＮ）膜ＧＩを除く前記積層体を
一括してエッチングし、薄膜トランジスタの半導体層Ａ
Ｓを残存させる。
【００５２】窒化シリコン（ＳｉＮ）膜ＧＩをエッチン
グしないのは、これを残存させてゲート信号線ＧＬのド
レイン信号線ＤＬに対する層間絶縁膜等として機能させ
るためである。
グしないのは、これを残存させてゲート信号線ＧＬのド
レイン信号線ＤＬに対する層間絶縁膜等として機能させ
るためである。
【００５３】工程ｆ（同図（ｆ）） 透明基板ＳＵＢ１の表面の全域にたとえばスパッタリン
グ法によって金属膜を形成する。本実施例では、この金
属膜としてクロムを用い、その厚さを約２００ｎｍとし
た。
グ法によって金属膜を形成する。本実施例では、この金
属膜としてクロムを用い、その厚さを約２００ｎｍとし
た。
【００５４】その後、フォトリソグラフィ技術を用いた
選択エッチング法により、ドレイン信号線ＤＬを形成
し、このドレイン信号線の一部を延在させることにより
薄膜トランジスタＴＦＴのドレイン電極ＳＤ１を、ま
た、このドレイン電極ＳＤ１と対向させてソース電極Ｓ
Ｄ２を形成する。
選択エッチング法により、ドレイン信号線ＤＬを形成
し、このドレイン信号線の一部を延在させることにより
薄膜トランジスタＴＦＴのドレイン電極ＳＤ１を、ま
た、このドレイン電極ＳＤ１と対向させてソース電極Ｓ
Ｄ２を形成する。
【００５５】工程ｇ（同図（ｇ）） 前記ドレイン電極ＳＤ１およびソース電極ＳＤ２のパタ
ーンをマスクとし、たとえばドライエッチング法によ
り、半導体層の表面の窒化膜ＳＮおよびｎ型のアモルフ
ァスシリコン（ａ−Ｓｉ）膜ＡＳｃおよび半導体層ＡＳ
の一部をエッチングする。
ーンをマスクとし、たとえばドライエッチング法によ
り、半導体層の表面の窒化膜ＳＮおよびｎ型のアモルフ
ァスシリコン（ａ−Ｓｉ）膜ＡＳｃおよび半導体層ＡＳ
の一部をエッチングする。
【００５６】ドライエッチングのエッチングガスとして
は６フッ化硫黄と塩酸の混合気体を用いた。
は６フッ化硫黄と塩酸の混合気体を用いた。
【００５７】工程ｈ（同図（ｈ）） 透明基板ＳＵＢ１の表面の全域にたとえばプラズマＣＶ
Ｄ法を用いて、シリコン窒化（ＳｉＮ）膜からなる保護
膜ＰＳＶを形成する。そして、フォトリソグラフィ技術
を用いた選択エッチング法により、該保護膜ＰＳＶの一
部にコンタクトホールＣＨを形成し、これにより薄膜ト
ランジスタＴＦＴのソース電極ＳＤ２の一部を露呈させ
る。
Ｄ法を用いて、シリコン窒化（ＳｉＮ）膜からなる保護
膜ＰＳＶを形成する。そして、フォトリソグラフィ技術
を用いた選択エッチング法により、該保護膜ＰＳＶの一
部にコンタクトホールＣＨを形成し、これにより薄膜ト
ランジスタＴＦＴのソース電極ＳＤ２の一部を露呈させ
る。
【００５８】工程ｉ（同図（ｉ）） 透明基板ＳＵＢ１の表面の全域にたとえばスパッタリン
グ法を用いてＩＴＯ（Indium-Tin-Oxide）膜を約１５０
ｎｍの厚さで形成する。
グ法を用いてＩＴＯ（Indium-Tin-Oxide）膜を約１５０
ｎｍの厚さで形成する。
【００５９】そして、フォトリソグラフィ技術を用いた
選択エッチング法により、画素電極ＰＸを形成する。
選択エッチング法により、画素電極ＰＸを形成する。
【００６０】この画素電極ＰＸは前記保護膜ＰＳＶの一
部に形成されたコンタクトホールＣＨを被うようにして
形成され、これにより薄膜トランジスタＴＦＴのソース
電極ＳＤ２に接続されるようになる。
部に形成されたコンタクトホールＣＨを被うようにして
形成され、これにより薄膜トランジスタＴＦＴのソース
電極ＳＤ２に接続されるようになる。
【００６１】《本発明の効果の考察》上述した窒化膜Ｓ
Ｎの効果を調べるため、図５に示す工程で素子を形成し
コンタクト抵抗の測定を行った。
Ｎの効果を調べるため、図５に示す工程で素子を形成し
コンタクト抵抗の測定を行った。
【００６２】工程１（同図（ａ）） ガラス基板１の上に、ＴＦＴ製造工程と同じ条件でプラ
ズマＣＶＤを用いて、コンタクトを行う半導体層すなわ
ちリン（Ｐ）をドープしたｎ型アモルファスシリコン２
のみを約５０ｎｍの厚さで形成した。
ズマＣＶＤを用いて、コンタクトを行う半導体層すなわ
ちリン（Ｐ）をドープしたｎ型アモルファスシリコン２
のみを約５０ｎｍの厚さで形成した。
【００６３】工程２（同図（ｂ）） ｎ型アモルファスシリコン２の上面にプラズマＣＶＤ法
を用いて厚さ１０ｎｍの窒化膜３を形成した。
を用いて厚さ１０ｎｍの窒化膜３を形成した。
【００６４】工程３（同図（ｃ）） 窒化膜３の上面にスパッタリング法を用いて厚さ２００
ｎｍのクロム膜４を形成した。
ｎｍのクロム膜４を形成した。
【００６５】工程４（同図（ｄ）） 薬液によるエッチングでクロム膜４を全面除去した。
【００６６】このような構成の素子を用いてドライエッ
チングによるエッチング量を時間を変えて測定した結
果、図６に示すようなグラフを得た。比較のため従来の
場合も描いている。同図から明らかなように、エッチン
グデッドタイムの低減がなされていることが判明する。
チングによるエッチング量を時間を変えて測定した結
果、図６に示すようなグラフを得た。比較のため従来の
場合も描いている。同図から明らかなように、エッチン
グデッドタイムの低減がなされていることが判明する。
【００６７】また、図７は、上記実施例で示した液晶表
示装置の各薄膜トランジスタＴＦＴの半導体層ＡＳのエ
ッチングデッドタイム及びその面内均一性を評価した一
例である。半導体層ＡＳをプラズマを用いたドライプロ
セスでエッチングすると、半導体層ＡＳからプラズマ中
に飛び出すＳｉ（シリコン）原子に起因する発光が生じ
る。
示装置の各薄膜トランジスタＴＦＴの半導体層ＡＳのエ
ッチングデッドタイム及びその面内均一性を評価した一
例である。半導体層ＡＳをプラズマを用いたドライプロ
セスでエッチングすると、半導体層ＡＳからプラズマ中
に飛び出すＳｉ（シリコン）原子に起因する発光が生じ
る。
【００６８】この発光強度をプラズマからの光を分光器
を通して測定することにより図７の結果が得られた。
を通して測定することにより図７の結果が得られた。
【００６９】半導体層ＡＳのエッチングは、発光強度の
立ち上がり始めの時刻に開始され、発光強度の立ち上が
りきる時刻に終了する。
立ち上がり始めの時刻に開始され、発光強度の立ち上が
りきる時刻に終了する。
【００７０】従って、この時刻の間に半導体層ＡＳの全
てがエッチングされ、また各時刻におけるエッチングの
度合いは発光強度に反映される。
てがエッチングされ、また各時刻におけるエッチングの
度合いは発光強度に反映される。
【００７１】半導体層ＡＳは１５０ｎｍエッチングする
ようにプロセス設計されている。従来例の波形が緩やか
に立ち上がり緩やかに減少しているのに比べ、本発明で
はその立ち上がりや減少も非常に急俊であることがわか
る。
ようにプロセス設計されている。従来例の波形が緩やか
に立ち上がり緩やかに減少しているのに比べ、本発明で
はその立ち上がりや減少も非常に急俊であることがわか
る。
【００７２】これは基板内のエッチングデッドタイムお
よびエッチング終点の均一性が良好なことを示してお
り、事実、従来のエッチング量の均一性が±２０％程度
であったものが、本発明で±７％まで改善された。これ
は窒化膜ＳＮの形成により、クロムシリサイドの厚さが
低減かつ均一化されていることを示している。
よびエッチング終点の均一性が良好なことを示してお
り、事実、従来のエッチング量の均一性が±２０％程度
であったものが、本発明で±７％まで改善された。これ
は窒化膜ＳＮの形成により、クロムシリサイドの厚さが
低減かつ均一化されていることを示している。
【００７３】
【発明の効果】以上説明したことから明らかなように、
本発明による液晶表示装置によれば、その薄膜トランジ
スタの半導体層のエッチングの均一性を向上させること
ができる。
本発明による液晶表示装置によれば、その薄膜トランジ
スタの半導体層のエッチングの均一性を向上させること
ができる。
【図１】本発明による液晶表示装置の薄膜トランジスタ
の一実施例を示す断面図である。
の一実施例を示す断面図である。
【図２】本発明による液晶表示装置の画素の構成の一実
施例を示す平面図である。
施例を示す平面図である。
【図３】図２のIII−III線における断面図である。
【図４】本発明による液晶表示装置の薄膜トランジスタ
の製造方法の一実施例を示す工程図である。
の製造方法の一実施例を示す工程図である。
【図５】本発明の効果を測定するためのサンプルの作成
を示した工程図である。
を示した工程図である。
【図６】本発明の効果を示すグラフである。
【図７】本発明の効果を示すグラフである。
ＳＵＢ…透明基板、ＧＴ…ゲート電極、ＧＩ…ゲート絶
縁膜、ＡＳ…半導体層、ＡＳｃ…コンタクト層、ＳＮ…
窒化膜、ＳＤ…電極。
縁膜、ＡＳ…半導体層、ＡＳｃ…コンタクト層、ＳＮ…
窒化膜、ＳＤ…電極。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 JA26 JA28 JA34 JA37 JA44 KA05 MA05 MA07 MA17 MA22 MA27 MA37 MA41 NA24 NA29 5F110 AA30 BB01 CC07 EE04 EE44 FF03 FF30 GG02 GG15 GG24 HK04 HK09 HK16 HK25 HK35 HL07 NN02 NN24 NN35 QQ09
Claims (5)
- 【請求項１】 液晶を介して対向配置された基板のうち
一方の基板の液晶側の面に、ゲート電極、ゲート絶縁
膜、半導体層、ドレイン電極およびソース電極との順次
積層体からなり、 前記半導体層のドレイン電極およびソース電極との界面
には窒化処理がなされている薄膜トランジスタを備える
ことを特徴とする液晶表示装置。 - 【請求項２】 液晶を介して対向配置された基板のうち
一方の基板の液晶側の面に、ゲート信号線に接続される
ゲート電極、ゲート絶縁膜、半導体層、ドレイン信号線
に接続されるドレイン電極および画素電極に接続される
ソース電極を備える薄膜トランジスタを備え、 前記半導体層のドレイン電極およびソース電極との界面
にトンネル効果を生ぜしめる程度に薄い窒化膜が形成さ
れていることを特徴とする液晶表示装置。 - 【請求項３】 前記半導体層はアモルファスシリコンの
ドレイン電極およびソース電極が形成される面に不純物
がドープされた層を有することを特徴とする請求項１、
２のうちいずれかに記載の液晶表示装置。 - 【請求項４】 基板の上面に、ゲート電極を形成する工
程と、このゲート電極の上面にゲート絶縁膜を形成する
工程と、このゲート絶縁膜の上面に半導体層を形成する
工程と、この半導体層の表面を窒化処理する工程と、窒
化処理された半導体層の上面にドレイン電極およびソー
ス電極を形成する工程と、これら各電極のパターンをマ
スクとして前記半導体層の一部をエッチングする工程と
からなることを特徴とする液晶表示装置の製造方法。 - 【請求項５】 前記半導体層の表面を窒化処理する前の
工程として、その面に不純物をドープさせた層を形成す
る工程を備える請求項４に記載の液晶表示装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34568799A JP2001166332A (ja) | 1999-12-06 | 1999-12-06 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34568799A JP2001166332A (ja) | 1999-12-06 | 1999-12-06 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001166332A true JP2001166332A (ja) | 2001-06-22 |
Family
ID=18378293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34568799A Pending JP2001166332A (ja) | 1999-12-06 | 1999-12-06 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001166332A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012248896A (ja) * | 2007-06-08 | 2012-12-13 | Beijing Boe Optoelectronics Technology Co Ltd | 薄膜トランジスタ及びその製造方法 |
| KR101232159B1 (ko) | 2006-06-12 | 2013-02-12 | 엘지디스플레이 주식회사 | 터널링 효과 박막 트랜지스터 및 그 제조 방법과 그를이용한 유기 전계발광 표시장치 |
| JP2018120110A (ja) * | 2017-01-26 | 2018-08-02 | 三菱電機株式会社 | 液晶表示装置およびｔｆｔアレイ基板の製造方法 |
-
1999
- 1999-12-06 JP JP34568799A patent/JP2001166332A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101232159B1 (ko) | 2006-06-12 | 2013-02-12 | 엘지디스플레이 주식회사 | 터널링 효과 박막 트랜지스터 및 그 제조 방법과 그를이용한 유기 전계발광 표시장치 |
| JP2012248896A (ja) * | 2007-06-08 | 2012-12-13 | Beijing Boe Optoelectronics Technology Co Ltd | 薄膜トランジスタ及びその製造方法 |
| JP2018120110A (ja) * | 2017-01-26 | 2018-08-02 | 三菱電機株式会社 | 液晶表示装置およびｔｆｔアレイ基板の製造方法 |
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