JP2001159651A - 半導体集積回路装置およびそのテスト方法 - Google Patents

Abstract

(57)【要約】 【課題】 スタンバイ電流テストにおけるテスト時間を
大幅に短縮し、かつ高精度に不良を検出する。 【解決手段】 テストモードが設定されると、バスコン
トローラ２からハイレベルのテストモード信号ＴＭが出
力される。バスサイクルエンド信号ＢＥにより、論理積
回路６の出力がハイレベルとなるとフリップフロップ８
はデータ端子からハイレベルのテスト信号Ｔｅを出力す
る。この信号により、システム動作クロックＣＫｉ、な
らびに電源電圧の供給が停止する。電源ラインモニタ１
１は、内部電源ライン５の電圧レベルがしきい値以下に
なるとローレベルのモニタ信号Ｍを出力する。テスタ
は、モニタ信号Ｍに基づいてスタンバイ電流テストの判
定を行う。スタンバイ電流の検出時間は、アナログディ
レイ７に遅延された信号がフリップフロップ８のリセッ
ト端子Ｒに入力されるまでの間となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置におけるテスト品質の向上技術に関し、特に、スタン
バイ電流テストの不良検出に適用して有効な技術に関す
るものである。

【０００２】

【従来の技術】近年、半導体集積回路装置における半導
体デバイスの微細化に伴い、ＭＯＳトランジスタのしき
い値電圧Ｖｔｈが低電圧化している。本発明者が検討し
たところによれば、このような半導体集積回路装置のＣ
ＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）デバイ
スなどの内部論理回路におけるテストとして、ＭＯＳト
ランジスタがＯＦＦした状態におけるリーク電流を測定
し、半導体集積回路装置における信号線−電源ショー
ト、電源線間ショート、信号線間ショート、ならびに入
力浮きによる貫通電流などがないかをチェックする、い
わゆるスタンバイ電流テストがある。

【０００３】なお、この種の半導体集積回路装置につい
て詳しく述べてある例としては、昭和５９年１１月３０
日、株式会社オーム社発行、社団法人 電子通信学会
（編）、「ＬＳＩハンドブック」Ｐ５４６，Ｐ５４７が
あり、この文献には、マイクロコンピュータの動向など
が記載されている。

【０００４】

【発明が解決しようとする課題】ところが、上記のよう
な半導体集積回路装置のテスト技術では、次のような問
題点があることが本発明者により見い出された。

【０００５】すなわち、スタンバイ電流テストを行う場
合には、リーク電流を測定するためのＤＣ測定ユニット
が必要となるが、このＤＣ測定ユニットがテスタに付加
されていない場合には、該テスタを改造して付加しなけ
ればならず、コストがかかってしまうという問題があ
る。

【０００６】また、個々の半導体集積回路装置における
リーク電流を測定するので、測定に要する時間が長くな
ってしまい、工数も掛かってしまうという問題がある。

【０００７】本発明の目的は、スタンバイ電流テストに
おけるテスト時間を大幅に短縮し、かつ高精度に不良を
検出することのできる半導体集積回路装置およびそのテ
スト方法を提供することにある。

【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１０】すなわち、本発明の半導体集積回路装置
は、テスト信号に基づいて、システム動作クロックの供
給を停止し、内部論理回路をスタンバイ状態にするクロ
ック供給制御部と、テスト信号に基づいて、内部電源線
への電源電圧の供給を制御する電源電圧供給制御部と、
該内部電源線の電圧レベルをモニタし、内部電源線があ
る基準電圧以下になるとモニタ信号を出力する電源線モ
ニタ部とよりなるスタンバイテスト手段を備えたもので
ある。

【００１１】また、本発明の半導体集積回路装置は、前
記スタンバイテスト手段に、テストモードに設定された
際に出力されるテストモード信号とバスサイクルの終了
信号であるバスサイクルエンド信号とに基づいて第１の
信号を出力する第１信号生成部と、第１の信号を遅延さ
せ、第２の信号を生成する第２信号生成部と、第１信号
生成部に生成された第１の信号に基づいてテスト信号を
生成し、第２信号生成部に生成された第２の信号に基づ
いてテスト信号の出力を停止するテスト信号生成部とを
設けたものである。

【００１２】さらに、本発明の半導体集積回路装置は、
前記電源線モニタ部が、２つのインバータを直列接続し
た構成よりなるものである。

【００１３】また、本発明の半導体集積回路装置のテス
ト方法は、テスト信号により、システム動作クロックを
停止させて内部論理回路をスタンバイ状態にし、かつ内
部電源線への電源電圧の供給を停止して内部電源線の電
圧レベルをモニタし、前記内部電源線の電圧レベルと基
準電圧とを比較して内部論理回路のリーク電流不良を検
出するものである。

【００１４】以上のことにより、テスタなどのコスト増
を招くことなく、内部論理回路におけるリーク電流によ
る不良を短時間で確実に検出することができ、半導体集
積回路装置の信頼性を向上することができる。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００１６】図１は、本発明の一実施の形態による半導
体集積回路装置に設けられたスタンバイテスト回路のブ
ロック図、図２は、本発明の一実施の形態によるスタン
バイテスト回路に設けられた電源ラインモニタの回路
図、図３は、半導体集積回路装置が通常動作する際のス
タンバイテスト回路のタイミングチャート、図４は、半
導体集積回路装置がスタンバイテストモードに設定され
た際のスタンバイテスト回路のタイミングチャート、図
５は、半導体集積回路装置に配線された内部電源ライン
における時間と電荷との特性説明図である。

【００１７】本実施の形態において、たとえば、シング
ルチップマイクロコンピュータからなる半導体集積回路
装置１には、図１に示すように、周辺回路、バスコント
ローラ２、ＣＰＵ３、およびスタンバイテスト回路（ス
タンバイテスト手段）４が設けられている。

【００１８】周辺回路は、たとえば、ＤＭＡコントロー
ラ、タイマ、シリアルインタフェース、ならびにパラレ
ルインタフェースなどからなる。ＤＭＡコントローラ
は、ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓ
ｓ）処理を行うための制御回路である。

【００１９】タイマは、タイマクロックなどのカウント
アップを行い、タイマカウンタ信号を出力する。シリア
ルインタフェースは、シリアル信号を送受信するために
インタフェースであり、パラレルインタフェースは、パ
ラレル信号を送受信するためのインタフェースである。

【００２０】バスコントローラ２は、ＣＰＵ３から受け
取ったステータス情報に基づいて、これをデコードし、
システムのコントロール信号の一部を該ＣＰＵ３に代わ
って出力する。

【００２１】ＣＰＵ３は、半導体集積回路装置１におけ
るすべての制御、ならびにデータの演算処理や管理など
を司り、内部バスなどを介して周辺回路、バスコントロ
ーラ２などと接続されている。

【００２２】スタンバイテスト回路４は、内部電源ライ
ン（内部電源線）５における電荷（電圧保持）測定を行
い、ＭＯＳトランジスタなどから流れるリーク電流を検
出する。内部電源ライン５は、周辺回路などに電源電圧
Ｖ_CCを供給する内部配線である。

【００２３】また、スタンバイテスト回路４は、論理積
回路（第１信号生成部）６、アナログディレイ（第２信
号生成部）７、フリップフロップ（テスト信号生成部）
８、論理和回路（クロック供給制御部）９、Ｐチャネル
ＭＯＳのトランジスタ（電源電圧供給制御部）１０、お
よび電源ラインモニタ（電源線モニタ部）１１から構成
されている。

【００２４】論理積回路６の一方の入力部には、バスコ
ントローラ２のテストモード端子が接続されており、論
理積回路６の他方の入力部には、バスコントローラ２の
バスサイクルエンド端子が接続されている。

【００２５】バスコントローラ２のテストモード端子
は、テストモードが設定された際にテストモード信号Ｔ
Ｍを出力する。バスサイクルエンド端子は、バスサイク
ルの終了信号であるバスサイクルエンド信号ＢＥを出力
する。

【００２６】論理積回路６の出力部には、フリップフロ
ップ８のセット端子Ｓ、およびアナログディレイ７の入
力部がそれぞれ接続されている。アナログディレイ７の
出力部にはフリップフロップ８のリセット端子Ｒが接続
されている。

【００２７】フリップフロップ８の出力部であるデータ
端子Ｄには、論理和回路９の一方の入力部、およびトラ
ンジスタ１０のゲートが接続されている。このデータ端
子Ｄからはテスト信号Ｔｅが出力される。

【００２８】論理和回路９の他方の入力部にはシステム
クロックＣＫが入力されるように接続されている。論理
和回路９の出力部には、バスコントローラ２に設けられ
たクロック入力端子が接続されている。論理和回路９の
出力部からはシステムクロックＣＫに同期したシステム
動作クロックＣＫｉが出力される。

【００２９】トランジスタ１０の一方の接続部には、内
部電源ライン５が接続されており、トランジスタ１０の
他方の接続部には、半導体集積回路装置１の動作電圧で
ある電源電圧Ｖ_CCが外部供給される電源端子１２が接続
されている。

【００３０】電源ラインモニタ１１の入力部には、内部
電源ライン５が接続されており、電源ラインモニタ１１
の出力部には、モニタ端子１３が接続されている。電源
ラインモニタ１２は、内部電源ライン５の電圧レベルが
予め設定された電圧レベル以下になるとローレベルのモ
ニタ信号Ｍを出力する。

【００３１】さらに、電源ラインモニタ１１はバッファ
などから構成されており、図２に示すように、たとえ
ば、インバータ１４，１５よりなっている。インバータ
１４は、ＰチャネルＭＯＳのトランジスタ１４ａと、Ｎ
チャネルＭＯＳのトランジスタ１４ｂとからなり、同様
に、インバータ１５は、ＰチャネルＭＯＳのトランジス
タ１５ａと、ＮチャネルＭＯＳのトランジスタ１５ｂと
からなる。

【００３２】トランジスタ１４ａの一方の接続部、およ
びトランジスタ１４ａ、１４ｂのゲートには内部電源ラ
イン５が接続されており、トランジスタ１４ａの他方の
接続部にはトランジスタ１４ｂの一方の接続部が接続さ
れている。

【００３３】トランジスタ１４ｂの他方の接続部には、
基準電位Ｖ_SSが接続されており、トランジスタ１４ａ，
１４ｂの接続部には、トランジスタ１５ａ、１５ｂのゲ
ートが接続されている。

【００３４】トランジスタ１５ａの一方の接続部には電
源電圧Ｖ_CCが供給され、トランジスタ１５ａの他方の接
続部にはトランジスタ１５ｂの一方の接続部が接続され
ている。トランジスタ１５ｂの他方の接続部には基準電
位Ｖ_SSが接続され、トランジスタ１５ａ，１５ｂの接続
部には、モニタ端子１３が接続されている。

【００３５】次に、本実施の形態におけるスタンバイテ
スト回路４の動作について、図１、ならびに図３、図４
のタイミングチャート、図５の電荷の特性説明図を用い
て説明する。

【００３６】図３、図４は、上方から下方にかけて、シ
ステムクロックＣＫ、論理和回路９から出力されるシス
テム動作クロックＣＫｉ、フリップフロップ８から出力
されるテスト信号Ｔｅ、バスコントローラ２から出力さ
れるバスサイクルエンド信号ＢＥ、フリップフロップ８
のセット端子Ｓに入力されるセット信号（第１の信号）
ＳＲ−ＳＥＴ、フリップフロップのリセット端子Ｒに入
力されるリセット信号（第２の信号）ＳＲ−ＲＥＳＥ
Ｔ、モニタ端子１３に出力されるモニタ信号Ｍ、および
バスコントローラ２から出力されるテストモード信号Ｔ
Ｍにおける信号のタイミングをそれぞれ示している。

【００３７】まず、半導体集積回路装置１が通常動作の
場合には、図３に示すように、システムクロックＣＫと
同期してシステム動作クロックＣＫｉが出力されてい
る。ここでは、１バスサイクルがサイクルＴ１〜Ｔ３の
３ステート動作を行っているものとし、サイクルＴ３の
終了時毎にバスコントローラ２からバスサイクルエンド
信号ＢＥが出力されているものとする。

【００３８】このとき、テストモード信号ＴＭがローレ
ベルの信号であるので、論理積回路６の出力もローレベ
ル信号となる。フリップフロップ８のセット端子Ｓ、リ
セット端子Ｒにはいずれもローレベルの信号が入力され
ており、データ端子Ｄからはローレベルの信号が出力さ
れる。

【００３９】このデータ端子Ｄのローレベル信号によっ
てトランジスタ１０がＯＮしており、該トランジスタ１
０を介して内部電源ライン５に電源電圧Ｖ_CCが供給され
ている。通常動作時には内部電源ライン５がハイレベル
（電源電圧Ｖ_CCレベル）であるので、電源ラインモニタ
１１から出力されるモニタ信号Ｍはハイレベルであり、
モニタ端子１３もハイレベルの信号が出力される。

【００４０】また、テストモードに設定された際のスタ
ンバイテスト回路４の動作について、図４を用いて説明
する。

【００４１】半導体集積回路装置１における所定の外部
端子にテストモードを設定する信号が入力され、半導体
集積回路装置１がテストモードに設定されると、バスコ
ントローラ２のテストモード端子からハイレベルのテス
トモード信号ＴＭが出力される。

【００４２】バスコントローラ２からバスサイクルエン
ド信号ＢＥが出力されると、論理積回路６の入力部には
いずれもハイレベル信号が入力されるので、該論理積回
路６の出力がハイレベルの信号となり、フリップフロッ
プ８のセット端子Ｓ、アナログディレイ７の入力部に入
力される。

【００４３】ハイレベルのセット信号ＳＲ−ＳＥＴが入
力されることによって、フリップフロップ８のデータ端
子Ｄにはハイレベルのテスト信号Ｔｅが出力される。こ
のハイレベルのテスト信号Ｔｅによって論理和回路９は
システム動作クロックＣＫｉの出力を停止し、半導体集
積回路装置１がスタンバイ状態となる。トランジスタ１
０もＯＦＦとなるので電源電圧Ｖ_CCの供給もなくなる。

【００４４】このハイレベルのテスト信号Ｔｅによって
サイクルＴ１とサイクルＴ３との間にサイクルＴｅｃが
自動的に挿入されることになる。

【００４５】内部電源ライン５には、電荷Ｑが蓄えられ
ている。このとき、半導体集積回路装置１の内部回路
（内部論理回路）に、信号線−電源ショート、電源線間
ショート、信号線間ショート、および入力（ゲートな
ど）浮きによる貫通電流などの異常がなく理想的な閉回
路になっている場合には、図５の実線に示すように、内
部電源ライン５の電圧レベルが時間ｔに対して一定のレ
ベルを保持することになる。

【００４６】しかし、ショート、ＭＯＳトランジスタの
リークなどの何らかの異常が存在する場合、図５の点線
に示すように、内部電源ライン５の電圧レベルは時間ｔ
に対して低下していくことになる。

【００４７】電源ラインモニタ１１は、低下する内部電
源ライン５の電圧レベルがあるしきい値（基準電圧）以
下になると異常があることを検出するとローレベルのモ
ニタ信号Ｍを出力する。

【００４８】また、内部電源ライン５の電圧レベルがし
きい値よりも高い場合にはハイレベルのモニタ信号Ｍを
出力する。そして、半導体集積回路装置に接続されたテ
スタは、モニタ信号Ｍのハイ／ローレベルに基づいてス
タンバイ電流テストの判定を行う。

【００４９】また、電源ラインモニタ１１による検出時
間は、アナログディレイ６によって遅延されたハイレベ
ルの信号がリセット信号ＳＲ−ＲＥＳＥＴとしてフリッ
プフロップ８のリセット端子Ｒに入力されるまでの間と
なるので、検出時間が最適となるようにアナログディレ
イ６の遅延時間を設定する。

【００５０】たとえば、電源電圧Ｖ_CCが5.０Ｖ、内部電
源ライン５の静電容量が１００ｐＦであり、故障により
１００μＡの電流リークが生じていると仮定すれば、内
部電源ライン５に蓄えられる電荷Ｑは、Ｑ＝１００×１
０^-12 ×５＝５００ｐＣとなる。この電荷Ｑがゼロにな
る時間ｔは、ｔ＝５００×１０^-12 ／１００×１０^-6＝
５μｓとなる。

【００５１】したがって、テスト周期ｆは、ｆ＝１／ｔ
＝２００×１０³ ＝２００ＫＨｚである。これは、電荷
Ｑがゼロになるまでの時間であるので、電源ラインモニ
タ１１のしきい値を１／２Ｖ_CCに設定するとテスト周期
は２倍となり、2.５μｓとすることができる。さらに、
電源ラインモニタ１１のしきい値を電源電圧Ｖ_CC−1.０
Ｖ程度に設定すればテスト周期は５倍程度に短縮するこ
とができる。

【００５２】そして、アナログディレイ７から遅延され
たリセット信号ＳＲ−ＲＥＳＥＴがフリップフロップ８
のリセット端子Ｒに入力されると、フリップフロップ８
のテスト信号Ｔｅがローレベルとなり、トランジスタ１
０がＯＮして内部電源ライン５に電源電圧Ｖ_CCが供給さ
れ、システム動作クロックＣＫｉが有効となり、次の命
令（サイクルＴ１〜Ｔ３）を実行する。

【００５３】それにより、本実施の形態においては、ス
タンバイテスト回路４によって、バスサイクル終了毎に
自動的にシステム動作クロックＣＫｉを停止して半導体
集積回路装置１をスタンバイ状態に遷移させ、内部電源
ライン５の電圧レベルをモニタし、出力するので、半導
体集積回路装置１のスタンバイ電流テストを容易に短時
間で、かつ確実に行うことができる。

【００５４】また、前記実施の形態によれば、テスト信
号Ｔｅをバスサイクル終了毎に生成する回路をスタンバ
イテスト回路４に設けたが、たとえば、任意のタイミン
グによって外部からテスト信号Ｔｅを供給するようにし
てもよい。

【００５５】この場合、スタンバイテスト回路（スタン
バイテスト手段）４ａは、図６に示すように、論理和回
路９、トランジスタ１０、ならびに電源ラインモニタ１
１のみの構成でよい。また、外部端子としてテスト信号
Ｔｅを入力するテスト信号端子１６が新たに追加されて
いる。

【００５６】テスト信号端子１６は、トランジスタ１０
のゲート、論理和回路９の一方の入力部に接続されてお
り、テスト信号Ｔｅは、たとえば、テスタなどが生成す
る。これにより、テストサイクルをテスタによって自在
に変更でき、スタンバイテスト回路４ａの回路構成も簡
単にすることができる。

【００５７】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００５８】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００５９】（１）本発明によれば、スタンバイテスト
手段を備えたことにより、内部論理回路におけるリーク
電流による不良を短時間で確実に検出することができ
る。

【００６０】（２）また、本発明では、上記（１）によ
り、半導体集積回路装置の信頼性を向上することができ
る。

【００６１】（３）さらに、本発明においては、テスタ
に、リーク電流を測定するＤＣ測定ユニットなどの設備
が不要となるので、テスタのコスト増を押さえることが
できる。

【図面の簡単な説明】

【図１】本発明の一実施の形態による半導体集積回路装
置に設けられたスタンバイテスト回路のブロック図であ
る。

【図２】本発明の一実施の形態によるスタンバイテスト
回路に設けられた電源ラインモニタの回路図である。

【図３】半導体集積回路装置が通常動作する際のスタン
バイテスト回路のタイミングチャートである。

【図４】半導体集積回路装置がスタンバイテストモード
に設定された際のスタンバイテスト回路のタイミングチ
ャートである。

【図５】半導体集積回路装置に配線された内部電源ライ
ンにおける時間と電荷との特性説明図である。

【図６】本発明の他の実施の形態による半導体集積回路
装置に設けられたスタンバイテスト回路のブロック図で
ある。

【符号の説明】

１ 半導体集積回路装置 ２ バスコントローラ ３ ＣＰＵ ４，４ａ スタンバイテスト回路（スタンバイテスト手
段） ５ 内部電源ライン（内部電源線） ６ 論理積回路（第１信号生成部） ７ アナログディレイ（第２信号生成部） ８ フリップフロップ（テスト信号生成部） ９ 論理和回路（クロック供給制御部） １０ トランジスタ（電源電圧供給制御部） １１ 電源ラインモニタ（電源線モニタ部） １２ 電源端子 １３ モニタ端子 １４，１５ インバータ １４ａ，１４ｂ トランジスタ １５ａ，１５ｂ トランジスタ １６ テスト信号端子 ＴＭ テストモード信号 ＢＥ バスサイクルエンド信号 ＣＫ システムクロック ＣＫｉ システム動作クロック Ｍ モニタ信号 Ｔｅ テスト信号 ＳＲ−ＳＥＴ セット信号（第１の信号） ＳＲ−ＲＥＳＥＴ リセット信号（第２の信号） Ｍ モニタ信号 Ｖ_CC 電源電圧 Ｖ_SS 基準電位

フロントページの続き (72)発明者 矢野 功次 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 2G014 AA03 AA16 AB59 AC18

Claims (4)

【特許請求の範囲】
1. 【請求項１】 テスト信号に基づいて、システム動作ク
   ロックの供給を停止し、内部論理回路をスタンバイ状態
   にするクロック供給制御部と、 テスト信号に基づいて、内部電源線への電源電圧の供給
   を制御する電源電圧供給制御部と、 前記内部電源線の電圧レベルをモニタし、前記内部電源
   線がある基準電圧以下になるとモニタ信号を出力する電
   源線モニタ部とよりなるスタンバイテスト手段を備えた
   ことを特徴とする半導体集積回路装置。
2. 【請求項２】 請求項１記載の半導体集積回路装置にお
   いて、 前記スタンバイテスト手段に、 テストモードに設定された際に出力されるテストモード
   信号と、バスサイクルの終了信号であるバスサイクルエ
   ンド信号とに基づいて第１の信号を出力する第１信号生
   成部と、 第１の信号を遅延させ、第２の信号を生成する第２信号
   生成部と、 前記第１信号生成部に生成された第１の信号に基づいて
   テスト信号を生成し、前記第２信号生成部に生成された
   第２の信号に基づいてテスト信号の出力を停止するテス
   ト信号生成部とを設けたことを特徴とする半導体集積回
   路装置。
3. 【請求項３】 請求項１または２記載の半導体集積回路
   装置において、前記電源線モニタ部が、２つのインバー
   タを直列接続した構成であることを特徴とする半導体集
   積回路装置。
4. 【請求項４】 テスト信号により、システム動作クロッ
   クを停止させて内部論理回路をスタンバイ状態にし、か
   つ内部電源線への電源電圧の供給を停止して前記内部電
   源線の電圧レベルをモニタし、前記内部電源線の電圧レ
   ベルと基準電圧とを比較して内部論理回路のリーク電流
   不良を検出することを特徴とする半導体集積回路装置の
   テスト方法。