JP2001156455A - Multilayer printed wiring board and manufacturing method for it - Google Patents
Multilayer printed wiring board and manufacturing method for itInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、ビルドアップ配線
層を備える多層プリント配線板に関し、とくに、層間樹
脂絶縁層内のビアホール形成用開口のうち、その一部の
開口内に抵抗体を配設して、ICチップなどの半導体素
子から導体回路へ入力する電流のバラツキを抑え、動作
周波数、電力量などの増大化にも耐え得る電気的接続性
に優れた多層プリント配線板を提案する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multilayer printed wiring board having a build-up wiring layer, and more particularly, to disposing a resistor in a part of an opening for forming a via hole in an interlayer resin insulating layer. Then, a multilayer printed wiring board with excellent electrical connectivity that can suppress variations in current input from a semiconductor element such as an IC chip to a conductor circuit and withstand increases in operating frequency, electric power, and the like is proposed.
【0002】[0002]
【従来の技術】近年、信号の高周波数化に伴ない、パッ
ケージ基板の材料特性として低誘電率、低誘電正接であ
ることが求められており、そのため、パッケージ基板の
材料は、セラミックから樹脂へとその主流が移りつつあ
る。このような背景の下、樹脂基板を用いたプリント配
線板に関する技術としては、例えば、特公平4−555
55号公報に開示されたものがある。この文献において
は、内層導体回路形成がされたガラスエポキシ基板上に
エポキシアクリレートを用いて層間樹脂絶縁層を形成
し、続いて、フォトリソグラフィーの手法を用いてビア
ホール形成用開口を設け、その表面を粗化処理し、めっ
きレジストを設けた後、めっき処理によって外層導体回
路およびビアホールを形成する方法が提案されている。2. Description of the Related Art In recent years, as the frequency of a signal has been increased, it has been required that the material characteristics of a package substrate have a low dielectric constant and a low dielectric loss tangent. And the mainstream is shifting. Against this background, techniques relating to a printed wiring board using a resin substrate include, for example, Japanese Patent Publication No. 4-555.
There is one disclosed in Japanese Patent Application Publication No. 55-55. In this document, an interlayer resin insulating layer is formed using epoxy acrylate on a glass epoxy substrate on which an inner conductor circuit is formed, and then a via hole forming opening is provided using a photolithographic technique, and the surface is formed. There has been proposed a method of forming an outer conductor circuit and a via hole by performing a roughening process, providing a plating resist, and then performing a plating process.
【0003】しかしながら、エポキシアクリレートなど
の樹脂からなる層間樹脂絶縁層は、導体回路との密着性
を確保するために、その表面ならびに導体回路の表面を
粗化しなければならない。このため、高周波数の信号を
伝搬させると、表皮効果により、粗化された導体回路の
表面部分のみを伝搬し、その表面の凹凸に起因して信号
にノイズが生じてしまうという問題がある。この問題
は、セラミック基板に比べて低誘電率および低誘電正接
を持つ樹脂基板を使用する場合に、特に顕著であった。[0003] However, the surface of the interlayer resin insulation layer made of a resin such as epoxy acrylate and the surface of the conductor circuit must be roughened in order to ensure adhesion to the conductor circuit. For this reason, when a high-frequency signal is propagated, there is a problem that the skin effect causes propagation only on the surface portion of the roughened conductor circuit, and noise is generated in the signal due to the unevenness of the surface. This problem was particularly remarkable when a resin substrate having a lower dielectric constant and a lower dielectric loss tangent than a ceramic substrate was used.
【0004】また、樹脂基板は、導体基板やセラミック
基板に比べて放熱性が悪いために蓄熱しやすく、その結
果、導体回路を構成する銅イオンの拡散速度が高くな
り、マイグレーションを引き起こして層間絶縁が破壊さ
れるという問題があった。そこで、上述したような問題
点を解決するために、樹脂などの基板の片面に樹脂をス
ピンコートなどで塗布形成し、その樹脂層上に導体パタ
ーンとの密着性を向上させ得る金属( クロム、ニッケ
ル、チタン等) を設ける技術が特開平7−45948号
公報や特開平7−94865号公報において、提案され
ている。[0004] Further, the resin substrate has a lower heat radiation property than the conductor substrate and the ceramic substrate, and thus easily stores heat. As a result, the diffusion speed of copper ions constituting the conductor circuit increases, causing migration and causing interlayer insulation. Was destroyed. Therefore, in order to solve the above-described problems, a resin such as a resin is applied on one side of a substrate by spin coating or the like, and a metal (chromium, A technique of providing nickel, titanium, etc.) has been proposed in JP-A-7-45948 and JP-A-7-94865.
【0005】[0005]
【発明が解決しようとする課題】しかしながら、ICを
載置するプリント配線板のサイズをより小さくして、そ
のようなプリント配線板を搭載した携帯電話等の装置全
体を小さくすることが要望されている今日的状況におい
ては、ICチップ以外の抵抗やコンデンサーなどの電子
部品を搭載するエリアが小さく、プリント配線板上にそ
れらの電子部品を実装することはますます困難になって
きている。However, it has been desired to reduce the size of the printed wiring board on which the IC is mounted, and to reduce the size of the entire device such as a mobile phone equipped with such a printed wiring board. In today's situation, the area for mounting electronic components such as resistors and capacitors other than IC chips is small, and it is increasingly difficult to mount those electronic components on a printed wiring board.
【0006】そのため、配線幅を50μm以下とした高
密度なプリント配線板を得ようとすると、種々の熱処理
やアニール処理、酸などの薬液処理等の処理工程が必要
となり、導体回路を含めた配線の形状や金属の酸化状態
などあるいは層間絶縁層の形状にバラツキが生じること
になる。そのようなバラツキがある配線に流れる電流に
もバラツキが生じて、許容電流も変動してしまうため、
回路に流れる電流量にも限界が有る。そのために、動作
周波数、電力量などの増大化を図ると正常に動作しない
などの問題が発生している。Therefore, in order to obtain a high-density printed wiring board having a wiring width of 50 μm or less, various heat treatments, annealing treatments, chemical treatments such as acid treatment, and the like are required, and wirings including conductor circuits are required. In this case, variations occur in the shape of the metal, the oxidation state of the metal, and the shape of the interlayer insulating layer. Since the current flowing through the wiring having such a variation also varies, and the allowable current fluctuates,
There is a limit to the amount of current flowing in the circuit. For this reason, when the operating frequency, the amount of electric power, and the like are increased, a problem such as a malfunction does occur.
【0007】本発明は、従来技術が抱える上記問題を解
決するためになされたものであり、その主たる目的は、
配線の状態に関わらず、許容電流の変動を抑えて、動作
周波数や電力量が増大しても、正常に動作する多層プリ
ント配線板を提供することにある。本発明の他の目的
は、ビルドアップ配線層内のビアホールのうち少なくと
もその一部のビアホール内に抵抗体を配設した多層プリ
ント配線板を提供することにある。本発明のさらに他の
目的は、このような多層プリント配線板を有利に製造で
きる方法を提案することにある。[0007] The present invention has been made to solve the above-mentioned problems of the prior art, and its main objects are as follows.
It is an object of the present invention to provide a multilayer printed wiring board that operates normally even when the operating frequency and the amount of power increase, regardless of the state of the wiring, while suppressing the fluctuation of the allowable current. It is another object of the present invention to provide a multilayer printed wiring board in which a resistor is provided in at least a part of via holes in a build-up wiring layer. Yet another object of the present invention is to propose a method by which such a multilayer printed wiring board can be advantageously manufactured.
【0008】[0008]
【課題を解決するための手段】発明者らは、上記目的の
実現に向け鋭意研究した結果、ビルドアップ配線層内の
多数のビアホールのうち、少なくともその一部のビアホ
ールに抵抗体を配設し、上層の導体回路と下層の導体回
路とをその抵抗体を介して接続することによって、許容
電流の変動をなくし、動作周波数や電力量が増大して
も、正常に動作することを知見し、以下に示す内容を要
旨構成とする発明に想到した。Means for Solving the Problems The inventors of the present invention have conducted intensive studies for realizing the above-mentioned object, and as a result, among a number of via holes in a build-up wiring layer, at least a part of the via holes is provided with a resistor. By connecting the upper-layer conductor circuit and the lower-layer conductor circuit through the resistor, the fluctuation of the allowable current is eliminated, and even if the operating frequency and the electric energy are increased, it is found that the circuit operates normally. The present invention has been conceived of the invention having the following content as a gist configuration.
【0009】(1)すなわち、本発明の多層プリント配
線板は、上層の導体回路と下層の導体回路とが層間樹脂
絶縁層によって電気的に絶縁され、その導体回路間が、
層間樹脂絶縁層に形成された多数のビアホールを介して
互いに電気的接続されてなるビルドアップ配線層を有す
る多層プリント配線板において、上記多数のビアホール
のうち、少なくともその一部のビアホールには抵抗体が
配設されていることを特徴とする。上記抵抗体は、A
l、Fe、W、Mo、Sn、Ni、Co、Cr、Tiお
よび貴金属から選ばれる少なくとも一種の金属から形成
されることが望ましく、その厚さは15μm以下である
ことが望ましい。(1) That is, in the multilayer printed wiring board of the present invention, the upper conductive circuit and the lower conductive circuit are electrically insulated by the interlayer resin insulating layer, and the conductive circuits are separated from each other.
In a multilayer printed wiring board having a build-up wiring layer electrically connected to each other through a number of via holes formed in an interlayer resin insulating layer, at least a part of the plurality of via holes has a resistor. Is provided. The resistor is A
It is desirable to be formed from at least one metal selected from l, Fe, W, Mo, Sn, Ni, Co, Cr, Ti and a noble metal, and the thickness is desirably 15 μm or less.
【0010】(2)また、本発明の多層プリント配線板
の製造方法は、上層の導体回路と下層の導体回路とが層
間樹脂絶縁層によって電気的に絶縁され、その導体回路
間が、層間樹脂絶縁層に形成された多数のビアホールを
介して互いに電気的接続されてなるビルドアップ配線層
を有する多層プリント配線板の製造に当たって、その製
造工程中に、少なくとも下記〜の工程、すなわち、 上記層間樹脂絶縁層の一面から下層の導体層に達する
多数の開口を形成する工程、 上記多数の開口のうちの一部を選択的にマスキングす
るとともに、マスキングされない開口を含んだ層間樹脂
絶縁層表面に無電解めっきまたはスパッタリングによっ
て薄膜抵抗体を形成する工程、 上記マスキングを解除するとともに、上記薄膜抵抗体
が形成された開口をマスキングして、マスキングを解除
した開口を含んだ層間樹脂絶縁層表面に無電解銅めっき
または銅スパッタリングを施して薄付け導体層を含んだ
ビアホールを形成する工程、 上記薄付け導体層上にめっきレジストを設け、そのめ
っきレジスト非形成部分に電解銅めっきを施して厚付け
導体層を形成する工程、 上記めっきレジストを剥離除去した後、そのめっきレ
ジスト下の無電解銅めっき層または銅スパッタ層と薄膜
抵抗体とをエッチングにより除去して、独立した導体回
路と、ビアホールと、抵抗体が配設されたビアホールと
を形成する工程、とを含むことを特徴とする。上記製造
方法において、上記抵抗体は、Al、Fe、W、Mo、
Sn、Ni、Co、Cr、Tiおよび貴金属から選ばれ
る少なくとも一種の金属から形成されることが望まし
い。また、上記抵抗体の厚さは、15μm以下であるこ
とが望ましい。さらに、上記抵抗体に対して、Cu、P
d等の他の金属を積層させてもよく、この金属層を含め
た厚みの合計は、20μm前後が望ましい。(2) In the method for manufacturing a multilayer printed wiring board according to the present invention, the upper conductive circuit and the lower conductive circuit are electrically insulated by an interlayer resin insulating layer, and the conductive circuits are separated from each other by an interlayer resin insulating layer. In manufacturing a multilayer printed wiring board having a build-up wiring layer electrically connected to each other through a large number of via holes formed in an insulating layer, at least the following steps (1) to (3) during the manufacturing process, namely, the interlayer resin Forming a large number of openings from one surface of the insulating layer to the lower conductive layer; selectively masking some of the large number of openings, and electrolessly forming an interlayer resin insulating layer surface including the unmasked openings; Forming a thin-film resistor by plating or sputtering; releasing the masking; and masking the opening in which the thin-film resistor is formed. Forming a via hole including a thinned conductor layer by applying electroless copper plating or copper sputtering to the surface of the interlayer resin insulating layer including the masked opening, and plating resist on the thinned conductor layer. Forming a thick conductor layer by applying electrolytic copper plating to a portion where the plating resist is not formed. After peeling and removing the plating resist, an electroless copper plating layer or a copper sputter layer under the plating resist and a thin film A step of removing the resistor by etching to form an independent conductor circuit, a via hole, and a via hole in which the resistor is provided. In the above manufacturing method, the resistor is made of Al, Fe, W, Mo,
It is desirable to be formed from at least one metal selected from Sn, Ni, Co, Cr, Ti and a noble metal. Further, the thickness of the resistor is desirably 15 μm or less. Further, Cu, P
Other metals such as d may be laminated, and the total thickness including this metal layer is preferably around 20 μm.
【0011】[0011]
【発明の実施の形態】本発明のプリント配線板は、ビル
ドアップ配線層の層間樹脂絶縁層内に形成されたビアホ
ールの少なくとも一部に抵抗体が配設され、その抵抗体
を介して上層の導体回路と下層の導体回路が接続される
ことを特徴とする。このような構成によれば、配線の形
状や酸化度合等に関わらず、許容電流の変化がなく、か
つ安定的に電流を流すことができるプリント配線板を得
ることができる。DESCRIPTION OF THE PREFERRED EMBODIMENTS In a printed wiring board according to the present invention, a resistor is provided in at least a part of a via hole formed in an interlayer resin insulation layer of a build-up wiring layer, and an upper layer is formed via the resistor. The conductor circuit is connected to a lower conductor circuit. According to such a configuration, it is possible to obtain a printed wiring board in which an allowable current does not change and a current can flow stably irrespective of the wiring shape and the degree of oxidation.
【0012】また、上記抵抗体は、Al、Fe、W、M
o、Sn、Ni、Co、Cr、Tiおよび貴金属から選
ばれる少なくとも1種の金属から形成されることが望ま
しい。その理由は、遷移金属を用いることによって、抵
抗体と電解銅めっき膜または銅スパッタ層との密着性お
よび抵抗体と層間樹脂絶縁層との密着性を向上させるこ
とができるからである。Further, the resistor is made of Al, Fe, W, M
It is desirable to be formed from at least one metal selected from o, Sn, Ni, Co, Cr, Ti and a noble metal. The reason is that by using a transition metal, the adhesion between the resistor and the electrolytic copper plating film or the copper sputter layer and the adhesion between the resistor and the interlayer resin insulating layer can be improved.
【0013】また、ビアホール内に埋設される抵抗体の
抵抗値‐抵抗温度特性は、薄膜の厚み、ビアホール径、
層間厚み、抵抗体の種類等に依存して決定されるが、特
にその厚みは、15μm以下、特に10μm以下である
ことが望ましい。その理由は、厚さが15μmを超える
と抵抗体としての役割が発現しにくいからであり、上層
に層間樹脂絶縁層やソルダーレジスト層が形成され難く
なるとともに、剥離が生じたりするからである。The resistance-resistance temperature characteristics of the resistor embedded in the via hole include the thickness of the thin film, the diameter of the via hole,
The thickness is determined depending on the interlayer thickness, the type of the resistor, and the like, and the thickness is particularly preferably 15 μm or less, particularly preferably 10 μm or less. The reason for this is that if the thickness exceeds 15 μm, the role as a resistor is hardly exhibited, and it is difficult to form an interlayer resin insulating layer or a solder resist layer on the upper layer, and peeling may occur.
【0014】また、上記抵抗体に対して、Cu、Pd等
の他の金属を積層させることもでき、この金属層を含ん
だ厚みの合計は、20μm前後が望ましい。このような
2層構造を採用した場合、Al、Fe、W、Mo、S
n、Ni、Co、Cr、Tiおよび貴金属層以外のC
u、Agなどの比較的導電性がよい金属で上層の導体回
路を形成するときは、その上層の導体回路はエッチング
により完全に除去する必要がある。その理由は、残って
いると上層を介して、導通が取れるために、下層の導体
回路には電気が流れにくくなり、局部的にしか流れない
ために抵抗の機能としての役目を果たさなくなるからで
ある。Further, another metal such as Cu or Pd can be laminated on the resistor, and the total thickness including the metal layer is preferably about 20 μm. like this
When a two-layer structure is adopted, Al, Fe, W, Mo, S
n, Ni, Co, Cr, Ti and C other than the noble metal layer
When an upper conductive circuit is formed of a metal having relatively good conductivity such as u or Ag, the upper conductive circuit needs to be completely removed by etching. The reason for this is that if it remains, it can conduct through the upper layer, making it difficult for electricity to flow to the lower conductor circuit, and because it only flows locally, it will not serve as a resistance function. is there.
【0015】以下、本発明の多層プリント配線板を製造
する一方法について説明する。 (1)まず、樹脂基板の表面に内層銅パターンを形成し
た配線基板を作製する。樹脂基板としては、無機繊維を
有する樹脂基板が望ましく、具体的には、ガラス布エポ
キシ基板、ガラス布ポリイミド基板、ガラス布ビスマレ
イミド−トリアジン樹脂基板およびガラス布フッ素樹脂
基板から選ばれる少なくとも1種以上がよい。この樹脂
基板への銅パターンの形成は、樹脂基板両面に銅箔を張
った銅張積層板をエッチング処理して行う。Hereinafter, one method of manufacturing the multilayer printed wiring board of the present invention will be described. (1) First, a wiring board having an inner copper pattern formed on the surface of a resin substrate is manufactured. As the resin substrate, a resin substrate having inorganic fibers is desirable, and specifically, at least one or more selected from a glass cloth epoxy substrate, a glass cloth polyimide substrate, a glass cloth bismaleimide-triazine resin substrate, and a glass cloth fluororesin substrate Is good. The formation of the copper pattern on the resin substrate is performed by etching a copper-clad laminate having copper foil on both sides of the resin substrate.
【0016】(2)前記(1)で作製した配線基板の両
面に樹脂絶縁層を形成する。この樹脂絶縁層は、多層プ
リント配線板の層間樹脂絶縁層として機能する。この樹
脂絶縁層は、未硬化液(未硬化の樹脂)を塗布したり、
フィルム状の樹脂を熱圧してラミネートすることにより
形成される。(2) A resin insulating layer is formed on both sides of the wiring board manufactured in (1). This resin insulating layer functions as an interlayer resin insulating layer of the multilayer printed wiring board. This resin insulating layer can be coated with an uncured liquid (uncured resin),
It is formed by laminating a film-like resin by hot pressing.
【0017】(3)次に、この樹脂絶縁層に、基板上の
導体回路との電気的接続を確保するためのビアホール形
成用の開口を多数設ける。この開口の穿設は、レーザ光
にて行う。このとき、使用されるレーザ光は、炭酸ガス
レーザ、紫外線レーザ、エキシマレーザ、UVレーザな
どがある。そして、CO2レーザ光にて穴明けした場合
はデスミア処理を行う。このデスミア処理は、クロム
酸、過マンガン酸塩などの水溶液からなる酸化剤を使用
して行うことができ、また、酸素プラズマ、CF4と酸
素の混合プラズマやコロナ放電などで処理してもよい。
また、低圧水銀ランプを用いて紫外線を照射することに
より、表面改質することもできる。特にCF4と酸素の
混合プラズマは、樹脂表面に、水酸基やカルボニル基な
どの親水性基を導入することができ、後のCVDやPV
D処理がしやすいため、有利である。(3) Next, the resin insulating layer is provided with a large number of openings for forming via holes for ensuring electrical connection with the conductor circuit on the substrate. The perforation of this opening is performed by laser light. At this time, a laser beam used includes a carbon dioxide gas laser, an ultraviolet laser, an excimer laser, a UV laser, and the like. When a hole is formed by the CO 2 laser beam, desmear processing is performed. This desmearing treatment can be performed using an oxidizing agent composed of an aqueous solution such as chromic acid or permanganate, or may be treated with oxygen plasma, mixed plasma of CF 4 and oxygen, corona discharge, or the like. .
The surface can also be modified by irradiating ultraviolet rays using a low-pressure mercury lamp. In particular, a mixed plasma of CF 4 and oxygen can introduce a hydrophilic group such as a hydroxyl group or a carbonyl group on the resin surface, and can be used for CVD or PV afterwards.
This is advantageous because D processing is easy.
【0018】(4)(3)の工程で設けた多数の開口の
うち、一部の開口内に抵抗体としての金属層を形成す
る。この際、抵抗体を配設する開口以外の開口は、予
め、エッチングレジスト等によって被覆しておく。上記
抵抗体は、第4A族から第1B族で第4〜第7周期の金
属から選ばれる少なくとも1種の金属からなり、めっき
法、PVD法あるいはCVD法によって形成される。め
っき法としては、無電解めっきが、PVD法としては、
スパッタリング、イオンビームスパタリングなどの蒸着
法が具体的に挙げられる。また、CVD法としては、ア
リルシクロペンタジフェニルパラジウム、ジメチルゴー
ルドアセチルアセテート、スズテトラメチルアクリロニ
トリル、ジコバルトオクタカルボニルアクリロニトリル
などの有機金属(MO)を供給材料とするPE−CVD
(Plasma Enhanced CVD)などが具体的に挙げられる。(4) A metal layer as a resistor is formed in some of the many openings provided in the step (3). At this time, openings other than the openings for disposing the resistors are previously covered with an etching resist or the like. The resistor is made of at least one metal selected from metals in Groups 4A to 1B and in the fourth to seventh periods, and is formed by plating, PVD or CVD. As a plating method, electroless plating is used, and as a PVD method,
Specific examples include vapor deposition methods such as sputtering and ion beam sputtering. As the CVD method, PE-CVD using an organic metal (MO) such as allylcyclopentadiphenylpalladium, dimethylgold acetylacetate, tin tetramethylacrylonitrile, or dicobalt octacarbonylacrylonitrile as a supply material
(Plasma Enhanced CVD).
【0019】(5)次に、前記(4)において被覆され
た開口のマスキングを解除するとともに、抵抗体層が形
成された開口を、エッチングレジストにより被覆して、
マスキングを解除された開口を含んだ層間樹脂絶縁層表
面に、無電解銅めっきや銅スパッタリングによって薄い
導体層を形成して、薄付け導体層を設ける。この薄付け
導体層の厚みは、10μm以下であることが望ましい。
さらに、上記導体層がスパッタリングにより形成される
場合には、そのスパッタ層上に、同種の無電解めっき層
を形成してもよい。この無電解めっきとしては、銅めっ
きが最適であり、その厚みは、0.1〜2μmの範囲で
あることが望ましい。その理由としては、後に行う電解
めっきの導電層としての機能を損なうことなく、エッチ
ング除去できるからである。(5) Next, the masking of the opening covered in (4) is released, and the opening in which the resistor layer is formed is covered with an etching resist.
A thin conductive layer is formed on the surface of the interlayer resin insulating layer including the masked opening by electroless copper plating or copper sputtering to provide a thin conductive layer. The thickness of the thin conductor layer is desirably 10 μm or less.
Further, when the conductor layer is formed by sputtering, a similar type of electroless plating layer may be formed on the sputtered layer. As the electroless plating, copper plating is optimal, and its thickness is desirably in the range of 0.1 to 2 μm. The reason for this is that etching can be removed without impairing the function of the electroplating performed later as a conductive layer.
【0020】(6)次に、前記(5)で形成した薄付け
導体層上にめっきレジストを形成する。このめっきレジ
ストは、感光性ドライフィルムをラミネートして露光、
現像処理して形成される。(6) Next, a plating resist is formed on the thin conductor layer formed in (5). This plating resist is exposed by laminating a photosensitive dry film,
It is formed by developing.
【0021】(7)次に、前記(5)の工程にて得られ
た導体層をめっきリードとして、めっきレジスト非形成
部分に電解めっきを施して、電解めっき膜を設けて導体
回路を形成すべき導体層を設けると同時に、開口部内を
めっき膜で充填してバイアホールを形成する。(7) Next, using the conductor layer obtained in the step (5) as a plating lead, electroplating is applied to a portion where no plating resist is formed, and an electroplating film is provided to form a conductor circuit. At the same time as providing the conductor layer to be formed, the inside of the opening is filled with a plating film to form a via hole.
【0022】(8) めっきレジストを剥離、除去した
後、硫酸と過酸化水素の混合液や過硫酸ナトリウム、過
硫酸アンモニウムなどのエッチング液で、めっきレジス
ト下にある(5)の工程で形成された薄付け導体層を溶
解、除去する。その方法は、その導体層が除去できるエ
ッチング量を制御する、または、特定の導体のみ除去で
きるエッチング液を使用するなどの方法がある。エッチ
ング方法は、浸積、スプレーなどの通常のエッチング方
法により行なわれる。それにより、めっきレジスト下の
薄付け導体層は完全に除去され、多数のビアホールのう
ち、一部のビアホール内には抵抗体が配設されたプリン
ト配線板が得られる。(8) After the plating resist is peeled off and removed, it is formed in the step (5) under the plating resist with a mixed solution of sulfuric acid and hydrogen peroxide or an etching solution such as sodium persulfate and ammonium persulfate. Dissolve and remove the thin conductor layer. As the method, there is a method of controlling an etching amount that can remove the conductor layer, or a method of using an etching solution that can remove only a specific conductor. The etching is performed by a normal etching method such as immersion or spraying. As a result, the thin conductor layer under the plating resist is completely removed, and a printed wiring board having a resistor disposed in some of the many via holes is obtained.
【0023】(9)次に、前記(2)〜(8)の工程を
繰り返して、ビアホールの真上に、抵抗体が埋設された
他のビアホールを設けると共に導体回路よりもさらに外
側に上層の導体回路を設ける。このビアホールの表面
は、はんだパッドとして機能する導体パッドに形成され
る。(9) Next, the above steps (2) to (8) are repeated to provide another via hole in which a resistor is buried just above the via hole and to form an upper layer further outside the conductor circuit. Provide a conductor circuit. The surface of the via hole is formed on a conductor pad functioning as a solder pad.
【0024】(10)次に、こうして得られた配線基板
の外表面に、ソルダーレジスト組成物を塗布し、その塗
膜を乾燥した後、この塗膜に、開口部を描画したフォト
マスクフィルムを載置して露光、現像処理することによ
り、導体層のうちはんだパッド(導体パッド、ビアホー
ルを含む)部分を露出させた開口を形成する。ここで、
露出する開口の開口径は、はんだパッドの径よりも大き
くすることができ、はんだパッドを完全に露出させても
よい。また、逆に前記開口の開口径は、はんだパッドの
径よりも小さくすることができ、はんだパッドの縁周を
ソルダーレジスト層で被覆することができる。この場
合、はんだパッドをソルダーレジスト層で抑えることが
でき、はんだパッドの剥離を防止できる。(10) Next, a solder resist composition is applied to the outer surface of the wiring substrate thus obtained, and the coating film is dried. Then, a photomask film having an opening is drawn on the coating film. An opening exposing a solder pad (including a conductive pad and a via hole) in the conductive layer is formed by mounting, exposing, and developing. here,
The opening diameter of the opening to be exposed can be larger than the diameter of the solder pad, and the solder pad may be completely exposed. Conversely, the opening diameter of the opening can be smaller than the diameter of the solder pad, and the periphery of the solder pad can be covered with a solder resist layer. In this case, the solder pads can be suppressed by the solder resist layer, and peeling of the solder pads can be prevented.
【0025】(11)次いで、前記開口部から露出した
前記はんだパッド部上に「ニッケル−金」の金属層を形
成する。ニッケル層は1〜7μmが望ましく、金層は
0.01〜0.06μmがよい。この理由は、ニッケル
層は、厚すぎると抵抗値の増大を招き、薄すぎると剥離
しやすいからである。一方金層は、厚すぎるとコスト増
になり、薄すぎるとはんだ体との密着効果が低下するか
らである。(11) Next, a "nickel-gold" metal layer is formed on the solder pad exposed from the opening. The nickel layer preferably has a thickness of 1 to 7 μm, and the gold layer has a thickness of 0.01 to 0.06 μm. The reason for this is that if the nickel layer is too thick, the resistance value will increase, and if it is too thin, it will easily peel off. On the other hand, if the gold layer is too thick, the cost increases, and if it is too thin, the effect of adhering to the solder body decreases.
【0026】(12)さらに、前記開口部から露出した
前記はんだパッド部上に、はんだ体を供給して、6層の
多層プリント配線板が製造される。はんだ体の供給方法
としては、はんだ転写法や印刷法を用いることができ
る。ここで、はんだ転写法は、プリプレグにはんだ箔を
貼合し、このはんだ箔を開口部分に相当する箇所のみを
残してエッチングすることにより、はんだパターンを形
成してはんだキャリアフィルムとし、このはんだキャリ
アフィルムを、基板のソルダーレジスト開口部分にフラ
ックスを塗布した後、はんだパターンがパッドに接触す
るように積層し、これを加熱して転写する方法である。
一方、印刷法は、パッドに相当する箇所に貫通孔を設け
た印刷マスク(メタルマスク) を基板に載置し、はんだ
ペーストを印刷して加熱処理する方法である。(12) Further, a solder body is supplied onto the solder pad portion exposed from the opening to manufacture a six-layer multilayer printed wiring board. As a method of supplying the solder body, a solder transfer method or a printing method can be used. Here, in the solder transfer method, a solder foil is bonded to a prepreg, and the solder foil is etched leaving only a portion corresponding to an opening, thereby forming a solder pattern to form a solder carrier film. This is a method of applying a flux to a solder resist opening portion of a substrate, laminating a film so that a solder pattern is in contact with a pad, and heating and transferring the film.
On the other hand, the printing method is a method in which a printing mask (metal mask) having a through-hole provided in a portion corresponding to a pad is placed on a substrate, and a solder paste is printed and heat-treated.
【0027】なお、以上の説明では、導体回路の形成方
法としてセミアディティブ法を採用したが、フルアディ
ティブ法を採用することもできる。このフルアディティ
ブ法では、樹脂絶縁層に形成したビアホール形成用開口
のうち一部の開口内に、CVDあるいはPVD処理にて
薄膜抵抗体層を形成するとともに、ビアホール形成用開
口のうち残りの他の開口内に、CVDあるいはPVD処
理にてスパッタ銅層を形成した後、感光性ドライフィル
ムをラミネートするか、または液状の感光性樹脂を塗布
し、露光、現像処理してめっきレジストを設け、無電解
めっき処理を施して厚付け導体層を形成して、導体回路
を形成する。In the above description, the semi-additive method is used as a method for forming a conductor circuit, but a full-additive method may be used. In the full additive method, a thin film resistor layer is formed by CVD or PVD processing in a part of the via hole forming openings formed in the resin insulating layer, and the remaining other of the via hole forming openings is formed. After forming a sputtered copper layer in the opening by CVD or PVD processing, laminating a photosensitive dry film or applying a liquid photosensitive resin, exposing and developing to provide a plating resist, electroless A thick conductor layer is formed by plating to form a conductor circuit.
【0028】以下、実施例をもとに詳述する。Hereinafter, a detailed description will be given based on embodiments.
【実施例】(実施例1)表面に導体回路2を形成したビ
スマレイミド−トリアジン(BT)樹脂基板1(図1
(a)参照)を、硫酸銅8g/l、硫酸ニッケル 0.
6g、クエン酸15g/l、次亜リン酸ナトリウム29
g/l、ホウ酸31g/l、界面活性剤0.1g/lか
らなるpH=9の無電解めっき液に浸漬し、該導体回路
2の表面に厚さ3μmの銅−ニッケル−リンからなる粗
化層3を形成した。次いで、その基板を水洗いし、0.
1mol/lホウふっ化スズ−1.0mol/lチオ尿
素液からなる無電解スズ置換めっき浴に50℃で1時間
浸漬し、前記粗化層3の表面に 0.3μmのスズ層を
設けた(図1(b) 参照、但し、スズ層については図
示しない)。EXAMPLE 1 A bismaleimide-triazine (BT) resin substrate 1 having a conductive circuit 2 formed on the surface thereof (FIG. 1)
(A)), copper sulfate 8 g / l, nickel sulfate 0.
6 g, citric acid 15 g / l, sodium hypophosphite 29
g / l, boric acid 31 g / l, surfactant 0.1 g / l, immersed in an electroless plating solution having a pH of 9 and made of copper-nickel-phosphorus having a thickness of 3 μm on the surface of the conductor circuit 2. The roughened layer 3 was formed. Next, the substrate was washed with water.
A 0.3 μm tin layer was provided on the surface of the roughened layer 3 by immersing it in an electroless tin displacement plating bath composed of 1 mol / l tin borofluoride-1.0 mol / l thiourea solution at 50 ° C. for 1 hour. (See FIG. 1 (b), but the tin layer is not shown).
【0029】(2)次いで、上記(1)で得られた基板
1上に層間樹脂絶縁層4を形成する。基板1の両面に、
厚さ50μmの熱硬化型ポリオレフィン樹脂シート(住
友3M製、商品名:1592)を温度50〜180℃ま
で昇温しながら圧力9.8×105Paで加熱プレスし
て積層し、ポリオレフィン系樹脂からなる層間樹脂絶縁
層4を設けた(図1(c)参照)。(2) Next, an interlayer resin insulating layer 4 is formed on the substrate 1 obtained in the above (1). On both sides of the substrate 1,
A 50 μm-thick thermosetting polyolefin resin sheet (Sumitomo 3M, trade name: 1592) is heated and pressed at a pressure of 9.8 × 10 5 Pa while the temperature is raised to a temperature of 50 to 180 ° C., and laminated. (See FIG. 1 (c)).
【0030】(3)上記(2)で形成した層間樹脂絶縁
層4に、多数のビアホール形成用開口を形成する。波長
10.4μmの炭酸ガスレーザにて、上記(2)で得た
ポリオレフィン系樹脂からなる樹脂絶縁層4に直径80
μmのビアホール形成用開口5を設けた(図1(c)参
照)。さらに、CF4および酸素混合気体のプラズマ処
理により、デスミアおよび樹脂表面の改質を行った。こ
の改質により、表面には、OH基やカルボニル基、CO
OH基などの親水性基が確認された。なお、酸素プラズ
マ処理条件は、電力800W、真空度66.5Pa、処
理時間20分間である。(3) A large number of via hole forming openings are formed in the interlayer resin insulating layer 4 formed in (2). Using a carbon dioxide laser having a wavelength of 10.4 μm, the resin insulating layer 4 made of the polyolefin resin obtained in (2) above has a diameter of 80 mm.
An opening 5 for forming a via hole of μm was provided (see FIG. 1C). Further, the desmear and the surface of the resin were modified by plasma treatment with a mixed gas of CF 4 and oxygen. By this modification, OH groups, carbonyl groups, CO 2
A hydrophilic group such as an OH group was confirmed. The oxygen plasma processing conditions are as follows: power 800 W, degree of vacuum 66.5 Pa, processing time 20 minutes.
【0031】(4)上記(3)の工程で設けた多数の開
口5のうち、一部の開口内に抵抗体としてのNi金属層
6をスパッタリングにより形成する。抵抗体を配設する
開口以外の開口は、予め、エッチングレジスト等からな
るマスクM1によって被覆し、ニッケルをターゲットに
したスパッタリングを、気圧0.6Pa、温度80℃、
電力200W、時間5分間の条件で行い、ニッケル薄膜
を(ポリオレフィン系)樹脂絶縁層4の表面に形成し
た。このとき、形成されたニッケルスパッタ層6の厚さ
は 0.1μmであった。さらに、ニッケルスパッタ層6上
に、同様のスパッタ条件にて厚さ 0.1μmの銅スパッタ
層を形成した。なお、スパッタリング装置としては、日
本真空技術株式会社製のSV−4540を使用した。(4) A Ni metal layer 6 as a resistor is formed in some of the many openings 5 provided in the step (3) by sputtering. The openings other than the openings for disposing the resistors are previously covered with a mask M1 made of an etching resist or the like, and sputtering using nickel as a target is performed at a pressure of 0.6 Pa, a temperature of 80 ° C.
The operation was performed under the conditions of electric power of 200 W and time of 5 minutes to form a nickel thin film on the surface of the (polyolefin-based) resin insulating layer 4. At this time, the thickness of the formed nickel sputter layer 6 was 0.1 μm. Further, a 0.1 μm-thick copper sputtered layer was formed on the nickel sputtered layer 6 under the same sputtering conditions. In addition, SV-4540 manufactured by Japan Vacuum Engineering Co., Ltd. was used as a sputtering apparatus.
【0032】(5)次に、上記(4)において被覆され
た開口のマスキングM1を解除するとともに、抵抗体層
が形成された開口を、エッチングレジスト等からなるマ
スクM2で被覆して、マスキングM1を解除された開口
を含んだ層間樹脂絶縁層表面に、上記(4)と同様の装
置によって、銅スパッタリングによる銅スパッタ層7を
形成して、薄付け導体層を設ける。この際のスパッタリ
ングは、気圧 0.8Pa、温度80℃、電力200
W、スパッタリング時間5分間の条件で行い、形成され
た銅スパッタ層7の厚さは0.1μmであった。(5) Next, the masking M1 of the opening covered in the above (4) is released, and the opening in which the resistor layer is formed is covered with a mask M2 made of an etching resist or the like. On the surface of the interlayer resin insulating layer including the opening where the opening is released, a copper sputtered layer 7 is formed by copper sputtering using the same apparatus as in the above (4), and a thin conductor layer is provided. At this time, the sputtering was performed at a pressure of 0.8 Pa, a temperature of 80 ° C., and a power of 200.
W was performed under the conditions of a sputtering time of 5 minutes, and the thickness of the formed copper sputtered layer 7 was 0.1 μm.
【0033】(6)さらに、上記(5)のマスクM2を
解除して、銅スパッタ層7からなる薄付け導体層が形成
された基板1の両面にめっきレジストを設ける。感光性
ドライフィルムを銅スパッタ層7に張りつけ、フォトマ
スクフィルムを載置して、100mJ/cm2で露光、
0.8%炭酸ナトリウムで現像処理し、厚さ15μmの
めっきレジスト8を設けた(図2(a)参照)。(6) Further, the mask M2 of the above (5) is released, and plating resists are provided on both surfaces of the substrate 1 on which the thin conductor layer made of the copper sputtered layer 7 is formed. A photosensitive dry film is stuck on the copper sputter layer 7, a photomask film is placed thereon, and exposed at 100 mJ / cm 2 ,
It was developed with 0.8% sodium carbonate to provide a plating resist 8 having a thickness of 15 μm (see FIG. 2A).
【0034】(7)次に、以下の条件にて、めっきレジ
スト非形成部分に電解銅めっきを施し、厚さ20μmの
電解銅めっき膜9を設けると同時に、開口部内を電解銅
めっき膜9で充填してビアホール10を形成した。 〔電解めっき水溶液〕 硫酸銅・5水和物 : 60g/l レベリング剤(アトテック製、HL): 40ml/l 硫酸 : 190g/l 光沢剤(アトテック製、UV) : 0.5ml/l 塩素イオン : 40ppm 〔電解めっき条件〕 バブリング : 3.0リットル/分 電流密度 : 0.5A/dm2 設定電流値 : 0.18A めっき時間 : 130分(7) Next, under the following conditions, the plating resist
Electrolytic copper plating is applied to the part where no strike is formed.
At the same time that the electrolytic copper plating film 9 is provided,
The via hole 10 was formed by filling with the plating film 9. [Electrolytic plating aqueous solution] Copper sulfate pentahydrate: 60 g / l Leveling agent (HL, manufactured by Atotech): 40 ml / l Sulfuric acid: 190 g / l Brightener (UV, manufactured by Atotech): 0.5 ml / l Chloride ion: 40 ppm [Electroplating conditions] Bubbling: 3.0 L / min Current density: 0.5 A / dm2 Set current value: 0.18A Plating time: 130 minutes
【0035】(8)次いで、 めっきレジスト8を剥
離、除去した後、硫酸と過酸化水素の混合液や過硫酸ナ
トリウム、過硫酸アンモニウムなどのエッチング液でめ
っきレジスト下の無電解めっき膜7を溶解、除去して、
無電解めっき膜7と電解銅めっき膜9からなる厚さ約2
0μm、L/S=25μm/25μmの上層の導体回路
11を形成した。このとき、一部のビアホール10内に
は抵抗体としてのニッケルスパッタ層6が形成される。
これらのビアホール10は表面は平坦であり、上層の導
体回路11の表面とビアホール10の表面のレベルは同
一であった。このようなエッチング処理によって、下層
の導体回路2と上層の導体回路11間に抵抗体としての
Niスパッタ層6が形成される。(図2(b)参照)。(8) Next, after the plating resist 8 is peeled off and removed, the electroless plating film 7 under the plating resist is dissolved with a mixed solution of sulfuric acid and hydrogen peroxide or an etching solution such as sodium persulfate and ammonium persulfate. Remove it,
A thickness of about 2 consisting of the electroless plating film 7 and the electrolytic copper plating film 9
The upper conductive circuit 11 having a thickness of 0 μm and L / S = 25 μm / 25 μm was formed. At this time, a nickel sputtered layer 6 as a resistor is formed in some of the via holes 10.
The surface of these via holes 10 was flat, and the level of the surface of the upper-layer conductive circuit 11 was the same as that of the surface of the via hole 10. By such an etching process, the Ni sputtered layer 6 as a resistor is formed between the lower conductive circuit 2 and the upper conductive circuit 11. (See FIG. 2 (b)).
【0036】(9) 上記(8)で得た基板に、上記
(1)と同様にして粗化層3を形成し、さらに前記
(4)〜(8)の処理を繰り返して、ビアホール10お
よび導体回路11の外層に、抵抗体としてのニッケルス
パッタ層6が埋設されたビアホール20および導体回路
21が形成されプリント配線板を製造した(図2(c)
参照)。(9) The roughened layer 3 is formed on the substrate obtained in the above (8) in the same manner as in the above (1), and the above processes (4) to (8) are repeated to form the via holes 10 and In the outer layer of the conductor circuit 11, a via hole 20 in which a nickel sputtered layer 6 as a resistor was buried and a conductor circuit 21 were formed to manufacture a printed wiring board (FIG. 2C).
reference).
【0037】(10)一方、DMDGに溶解させた60
重量%のクレゾールノポラック型エポヰシ樹脂(日本化
薬製)のエポヰシ基50%をアクリル化した感光性付与
のオリゴマー(分子量4000)を46.67重量部、
メチルエチルケトンに溶解させた80重量%のビスフェ
ノールA型エポキシ樹脂(油化シェル製、エピコート1
001)14.121重量部、イミダゾール硬化剤(四
国化成製、2E4MZ−CN)1.6重量部、感光性モ
ノマーである多価アクリルモノマー(日本化薬製、R6
04)1.5重量部、同じく多価アクリルモノマー(共
栄社化学製、DPE6A)30重量部、アクリル酸エス
テル重合物からなるレベリング剤(共栄社製、ポリフロ
ーNo.75)0.36重量部を混合し、この混合物に対
して光開始剤としてのペンゾフェノン(関東化学製)2
0重量部、光増感割としてのEAB(保土ヶ谷化学製)
0.2重量部を加え、さらにDMDG(ジエチレングリコ
ールジメチルエーテル)10重量部を加えて、粘度を2
5℃で1.4±0.3Pa・Sに調整したソルダーレジ
スト組成物を得た。なお、粘度測定は、B型粘度計(東
京計器、DVL‐B型)で60rpmの場合はローター
No.46rpmの場合はローターNo.3によった。(10) On the other hand, 60 dissolved in DMDG
Of cresol nopolak type epoxy resin (manufactured by Nippon Kayaku Co., Ltd.) of 50% by weight, and sensitized oligomer (molecular weight 4000) obtained by acrylated 50% of the epoxy group.
80% by weight bisphenol A type epoxy resin dissolved in methyl ethyl ketone (manufactured by Yuka Shell, Epicoat 1)
001) 14.121 parts by weight, imidazole curing agent (2E4MZ-CN, manufactured by Shikoku Chemicals) 1.6 parts by weight, polyvalent acrylic monomer which is a photosensitive monomer (Nippon Kayaku, R6
04) 1.5 parts by weight, 30 parts by weight of a polyvalent acrylic monomer (manufactured by Kyoeisha Chemical, DPE6A) and 0.36 parts by weight of a leveling agent made of an acrylate ester polymer (manufactured by Kyoeisha, Polyflow No. 75) were also mixed. Penzophenone (Kanto Chemical Co., Ltd.) 2 as a photoinitiator
0 parts by weight, EAB as photosensitization rate (Hodogaya Chemical)
0.2 parts by weight, and 10 parts by weight of DMDG (diethylene glycol dimethyl ether) were further added to adjust the viscosity to 2 parts.
A solder resist composition adjusted to 1.4 ± 0.3 Pa · S at 5 ° C. was obtained. The viscosity was measured with a B-type viscometer (Tokyo Keiki, DVL-B type) using a rotor No. 3 at 60 rpm and a rotor No. 3 at 46 rpm.
【0038】(11)上記(9)で得られた多層配線基
板の両面に、前記(10)で得られたソルダーレジスト
組成物を20μmの厚さで塗布した。次いで、70℃で
20分間、70℃で30分間の乾燥処理を行った後、ク
ロム層によってソルダーレジスト開口部の円パターン
(マスクパターン)が描画された厚さ5mmのソーダラ
イムガラス基坂を、クロム層が形成された側をソルダー
レジスト層に密着させて1000mJ/cm2の紫外線
で露光し、DMTG現像処理した。さらに、80℃で1
時間、100℃で1時間、120℃で1時間、150℃
で3時間の条件で加熱処理し、パッド部分が開口した
(開口径200μm)ソルダーレジスト層22(厚み2
0μm)を形成した(図3(a)参照)。(11) The solder resist composition obtained in (10) was applied to both sides of the multilayer wiring board obtained in (9) in a thickness of 20 μm. Next, after performing a drying process at 70 ° C. for 20 minutes and at 70 ° C. for 30 minutes, a 5 mm-thick soda lime glass substrate on which a circular pattern (mask pattern) of the solder resist opening is drawn by a chromium layer, The side on which the chromium layer was formed was brought into close contact with the solder resist layer, exposed to ultraviolet light of 1000 mJ / cm 2 , and subjected to DMTG development. Further, at 80 ° C., 1
Time, 1 hour at 100 ° C, 1 hour at 120 ° C, 150 ° C
And a heat treatment under the condition of 3 hours, the solder resist layer 22 (thickness 2
0 μm) (see FIG. 3A).
【0039】(12)次に、ソルダーレジスト層22を
形成した基板を、塩化ニッケル30g/1、次亜リン酸
ナトリウム10g/1、クエン酸ナトリウム10g/1
からなるpH=5の無電解ニッケルめっき液に20分間
浸漬して、開口部に厚さ5μmのニッケルめっき層24
を形成した。さらに、その基板を、シアン化金力リウム
2g/1、塩化アンモニウム75g/1、クエン酸ナト
リウム50g/1、次亜リン酸ナトリウム10g/1か
らなる無電解金めっき液に93℃の条件で23秒間浸漬
して、ニッケルめっき層24上に厚さ0.03μmの金
めっき層25を形成した。(12) Next, the substrate on which the solder resist layer 22 was formed was replaced with nickel chloride 30 g / 1, sodium hypophosphite 10 g / 1, sodium citrate 10 g / 1.
Immersed in an electroless nickel plating solution having a pH of 5 for 20 minutes to form a nickel plating layer 24 having a thickness of 5 μm on the opening.
Was formed. Further, the substrate was placed on an electroless gold plating solution composed of gold cyanide 2 g / 1, ammonium chloride 75 g / 1, sodium citrate 50 g / 1, and sodium hypophosphite 10 g / 1 at 93 ° C. for 23 hours. By dipping for 2 seconds, a gold plating layer 25 having a thickness of 0.03 μm was formed on the nickel plating layer 24.
【0040】(13)そして、ソルダーレジスト層22
の開口部に、はんだペーストを印刷して200℃でリフ
ローすることによりはんだバンプ(はんだ体)26を形
成し、はんだバンプを有する片面3層の多層プリント配
線板を製造した(図3(b)参照)。(13) The solder resist layer 22
Solder paste was printed in the opening of the substrate and reflowed at 200 ° C. to form a solder bump (solder body) 26, thereby manufacturing a single-sided three-layer multilayer printed wiring board having the solder bump (FIG. 3B). reference).
【0041】(実施例2)実施例1の(4)の工程にお
いて、Ni金属層6をスパッタリングにより形成する代
わりに、以下のような条件で無電解ニッケルめっきによ
って形成し、実施例1の(5)の工程において、薄付け
導体層をスパッタリングによって形成する代わりに、以
下のような条件で無電解銅めっきによって形成したこと
以外は、実施例1と同様にして片面3層の多層プリント
配線板を製造した。(Example 2) In the step (4) of Example 1, instead of forming the Ni metal layer 6 by sputtering, it was formed by electroless nickel plating under the following conditions. In step 5), a single-sided, three-layer multilayer printed wiring board was formed in the same manner as in Example 1 except that the thin conductor layer was formed by electroless copper plating under the following conditions instead of being formed by sputtering. Was manufactured.
【0042】〔無電解ニッケルめっき水溶液〕 NiSO4 0.1 mol/l PdCl2 0.001 mol/l NaH2PO2 0.1 mol/l Na3C6H5O7 0.3 mol/l (NH4)SO4 0.5 mol/l チオジグリコール酸 10 mg/l pH=10 〔無電解めっき条件〕 50℃の液温度で20分[Aqueous solution of electroless nickel plating] NiSO 4 0.1 mol / l PdCl 2 0.001 mol / l NaH 2 PO 2 0.1 mol / l Na 3 C 6 H 5 O 7 0.3 mol / l (NH 4 ) SO 4 0.5 mol / l thiodiglycolic acid 10 mg / l pH = 10 [Electroless plating conditions] 20 minutes at a liquid temperature of 50 ° C
【0043】〔無電解銅めっき水溶液〕 EDTA 150 g/l 硫酸銅 20 g/l HCHO 30 ml/l NaOH 40 g/l α、α’−ビピリジル 80 mg/l PEG 0.1 g/l 〔無電解めっき条件〕 70℃の液温度で30分[Aqueous solution of electroless copper plating] EDTA 150 g / l Copper sulfate 20 g / l HCHO 30 ml / l NaOH 40 g / l α, α'-bipyridyl 80 mg / l PEG 0.1 g / l [Electroless plating Conditions] 30 minutes at 70 ° C liquid temperature
【0044】(比較例)実施例1とほぼ同様であるが、
ビアホール内に抵抗体としてのニッケル層を形成しない
多層プリント配線板を得た。(Comparative Example) This is almost the same as Example 1, except that
A multilayer printed wiring board in which a nickel layer as a resistor was not formed in the via hole was obtained.
【0045】上記実施例1、2および比較例にて製造さ
れたプリント配線板について、実施例1、2については
回路形成時における配線の欠陥、ボイドなどは確認され
たが、電圧を印加させた時の導体回路内の抵抗、電流値
にはバラツキなどがみられず、ICチップを実装して、
動作確認を行っても正常に動作した。比較例では、配線
形成時における配線の欠陥、ボイドなどが確認された部
分において、電圧を印加させた時の導体回路内の抵抗、
電流値にはバラツキがみられ、ICチップを実装して、
動作確認を行っても正常に動作しないときがあった。With respect to the printed wiring boards manufactured in Examples 1 and 2 and Comparative Example, in Examples 1 and 2, wiring defects and voids during circuit formation were confirmed, but a voltage was applied. There is no variation in the resistance and current value in the conductor circuit at the time, and the IC chip is mounted.
Even after confirming the operation, it worked normally. In the comparative example, the resistance in the conductor circuit when a voltage was applied,
There is variation in the current value.
In some cases, it did not work properly even after checking the operation.
【0046】[0046]
【発明の効果】以上説明したように、本発明によれば、
ビルドアップ配線層内のビアホール形成用開口のうちの
一部の開口内に抵抗体を埋設させ、下層の導体回路と上
層の導体回路とが抵抗体を介して電気的接続されるの
で、導体回路を含んだ配線の形状、酸化状態に関わら
ず、許容電流の変動を抑制して、動作周波数や電力量が
増大しても、安定的に電流を流すことができる多層プリ
ント配線板を提供することができる。As described above, according to the present invention,
A resistor is buried in a part of the via hole forming opening in the build-up wiring layer, and the lower conductor circuit and the upper conductor circuit are electrically connected via the resistor. Provided is a multilayer printed wiring board capable of suppressing fluctuations in allowable current and stably supplying current even when the operating frequency or the amount of electric power increases, regardless of the shape or oxidation state of wiring including Can be.
【図1】(a)〜(e)は、本発明にかかる多層プリン
ト配線板の実施例1の製造工程の一部を示す図である。FIGS. 1A to 1E are views showing a part of a manufacturing process of a multilayer printed wiring board according to a first embodiment of the present invention.
【図2】(a)〜(c)は、本発明にかかる多層プリン
ト配線板の実施例1の製造工程の一部を示す図である。FIGS. 2 (a) to 2 (c) are views showing a part of the manufacturing process of the multilayer printed wiring board according to the first embodiment of the present invention.
【図3】(a)および(b)は、本発明にかかる多層プ
リント配線板の実施例1の製造工程の一部を示す図であ
る。FIGS. 3A and 3B are diagrams showing a part of the manufacturing process of the multilayer printed wiring board according to the first embodiment of the present invention.
1 基板 2 銅箔 3 粗化層 4 層間樹脂絶縁層 5 ビアホール形成用開口 6 ニッケルスパッタ層(抵抗体) 7 銅スパッタ層(薄付け導体層 8 めっきレジスト 9 電解銅めっき層 10、20 ビアホール 11、21 導体回路 22 ソルダーレジスト層 24 ニッケルめっき層 25 金めっき層 26 はんだバンプ REFERENCE SIGNS LIST 1 substrate 2 copper foil 3 roughened layer 4 interlayer resin insulating layer 5 opening for via hole 6 nickel sputtered layer (resistor) 7 copper sputtered layer (thinned conductor layer 8 plating resist 9 electrolytic copper plated layer 10, 20 via hole 11, DESCRIPTION OF SYMBOLS 21 Conductor circuit 22 Solder resist layer 24 Nickel plating layer 25 Gold plating layer 26 Solder bump
Claims (4)
間樹脂絶縁層によって電気的に絶縁され、その導体回路
間が、層間樹脂絶縁層に形成された多数のビアホールを
介して互いに電気的接続されてなるビルドアップ配線層
を有する多層プリント配線板において、 上記多数のビアホールのうち、少なくともその一部のビ
アホールには抵抗体が配設されていることを特徴とする
多層プリント配線板。An upper conductor circuit and a lower conductor circuit are electrically insulated by an interlayer resin insulation layer, and the conductor circuits are electrically connected to each other through a number of via holes formed in the interlayer resin insulation layer. A multilayer printed wiring board having a build-up wiring layer connected thereto, wherein a resistor is disposed in at least a part of the plurality of via holes.
Sn、Ni、Co、Cr、Tiおよび貴金属から選ばれ
る少なくとも一種の金属から形成されることを特徴と請
求項1に多層プリント配線板。2. The method according to claim 1, wherein the resistor is made of Al, Fe, W, Mo,
2. The multilayer printed wiring board according to claim 1, wherein the multilayer printed wiring board is formed of at least one metal selected from Sn, Ni, Co, Cr, Ti and a noble metal.
間樹脂絶縁層によって電気的に絶縁され、その導体回路
間が、層間樹脂絶縁層に形成された多数のビアホールを
介して互いに電気的接続されてなるビルドアップ配線層
を有する多層プリント配線板の製造に当たって、その製
造工程中に、少なくとも下記〜の工程、すなわち、 上記層間樹脂絶縁層の一面から下層の導体層に達する
多数の開口を形成する工程、 上記多数の開口のうちの一部を選択的にマスキングす
るとともに、マスキングされない開口を含んだ層間樹脂
絶縁層表面に無電解めっきまたはスパッタリングによっ
て薄膜抵抗体を形成する工程、 上記マスキングを解除するとともに、上記薄膜抵抗体
が形成された開口をマスキングして、マスキングを解除
した開口を含んだ層間樹脂絶縁層表面に無電解銅めっき
または銅スパッタリングを施して薄付け導体層を含んだ
ビアホールを形成する工程、 上記薄付け導体層上にめっきレジストを設け、そのめ
っきレジスト非形成部分に電解銅めっきを施して厚付け
導体層を形成する工程、 上記めっきレジストを剥離除去した後、そのめっきレ
ジスト下の無電解銅めっき層または銅スパッタ層と薄膜
抵抗体とをエッチングにより除去して、独立した導体回
路と、ビアホールと、抵抗体が配設されたビアホールと
を形成する工程、とを含むことを特徴とする多層プリン
ト配線板の製造方法。3. An upper conductive circuit and a lower conductive circuit are electrically insulated from each other by an interlayer resin insulating layer, and the conductive circuits are electrically connected to each other via a number of via holes formed in the interlayer resin insulating layer. In manufacturing a multilayer printed wiring board having a build-up wiring layer that is connected, during the manufacturing process, at least the following steps, i.e., a number of openings reaching the lower conductive layer from one surface of the interlayer resin insulating layer. Forming, selectively masking a part of the plurality of openings, and forming a thin film resistor by electroless plating or sputtering on the surface of the interlayer resin insulating layer including the unmasked openings; At the same time, the opening in which the thin-film resistor is formed is masked, and the interlayer tree including the masked opening is removed. Forming a via hole including a thinned conductor layer by applying electroless copper plating or copper sputtering to the surface of the resin insulating layer, providing a plating resist on the thinned conductor layer, and electrolytic copper plating on a portion where the plating resist is not formed Forming a thick conductor layer by peeling off the plating resist, removing the electroless copper plating layer or copper sputter layer and the thin film resistor under the plating resist by etching, and forming an independent conductor. Forming a circuit, a via hole, and a via hole in which a resistor is provided. A method for manufacturing a multilayer printed wiring board, comprising:
n、Ni、Co、Cr、Tiおよび貴金属から選ばれる
少なくとも一種の金属から形成されることを特徴とする
請求項3に記載の多層プリント配線板の製造方法。4. The resistor is made of Al, Fe, W, Mo, S
The method for manufacturing a multilayer printed wiring board according to claim 3, wherein the method is formed of at least one metal selected from n, Ni, Co, Cr, Ti and a noble metal.
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KR100468195B1 (en) * | 2002-11-28 | 2005-01-26 | 주식회사 호진플라텍 | A manufacturing process of multi-layer printed circuit board |
CN100461383C (en) * | 2002-08-09 | 2009-02-11 | 揖斐电株式会社 | Multilayer printed wiring board |
JP2010027948A (en) * | 2008-07-23 | 2010-02-04 | Shinko Electric Ind Co Ltd | Capacitor, capacitor built-in substrate and method for manufacturing capacitor |
US10085343B2 (en) | 2016-11-04 | 2018-09-25 | Tdk Corporation | Thin-film capacitor and electronic component embedded substrate |
KR20200035197A (en) * | 2018-09-25 | 2020-04-02 | 가부시끼가이샤 도시바 | Semiconductor device and method for manufacturing the same |
-
1999
- 1999-11-26 JP JP33553599A patent/JP4468527B2/en not_active Expired - Lifetime
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