JP2001156274A - 半導体記憶装置、その製造方法 - Google Patents

半導体記憶装置、その製造方法

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JP2001156274A JP33863499A JP33863499A JP2001156274A JP 2001156274 A JP2001156274 A JP 2001156274A JP 33863499 A JP33863499 A JP 33863499A JP 33863499 A JP33863499 A JP 33863499A JP 2001156274 A JP2001156274 A JP 2001156274A
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Kazuhiko Sanada
和彦 真田
Kenji Saito
賢治 斎藤
Seiichi Ishige
清一 石毛
Hitoshi Nakamura
仁 中村
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Abstract

(57)【要約】 【課題】 データ消去を全部のセル閾値が基準以下とな
るまで一群のメモリセルで一様に実行し、データ消去し
た一群のメモリセルのうちセル閾値が下限閾値以下のも
のには電荷を補充する半導体記憶装置において、一群の
メモリセルでのデータ消去を迅速に完了できるようにす
る。 【解決手段】 一群の所定位置の極一部のメモリセルに
理想値より消去速度を低下させる製造誤差が発生すると
き、この製造誤差が発生する位置のメモリセルのみ消去
速度が理想値より高速となるように形成しておく。一群
のメモリセルの極一部の消去速度が低下すると、一群の
大部分で消去が過剰となり電荷の補充が必要となるの
で、一群全体での消去時間が増加する。しかし、一群の
メモリセルの極一部のみ消去が高速ならば、消去が過剰
で電荷の補充が必要なメモリセルも極一部なので、一群
のメモリセルでのデータ消去を迅速に完了できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＥＥＰＲＯＭ(Ele
ctrically Erasable Programmable Read Only Memory)
などの半導体記憶装置に関し、特に、一括消去型のフラ
ッシュメモリからなる半導体記憶装置に関する。
【０００２】
【従来の技術】現在、各種の電子機器に各種のメモリデ
バイスが利用されており、このようなメモリデバイスに
は、ＥＥＰＲＯＭなどのように二値データを書換自在か
つ不揮発に保持するものもある。
【０００３】上述のフラッシュメモリは、内部構造や書
込方式により複数の種類に分類され、例えば、ＮＡＮＤ
型やＮＯＲ型があり、ＮＯＲ型としてはＡＮＤ型やＤＩ
ＮＯＲ(Divided bit line NOR)型がある。ＤＩＮＯＲ型
は高速動作に有利と言われており、ＡＮＤ型は高集積化
に有利と言われている。
【０００４】ここで、このような半導体記憶装置の一従
来例を図４ないし図１０を参照して以下に説明する。な
お、図４は半導体記憶装置であるフラッシュメモリの全
体構造を示す模式的な平面図、図５はメモリセルの積層
構造を示す模式的な平面図、図６は図５のＸＸ断面を示
す模式的な縦断正面図、図７は図５のＹＹ断面を示す模
式的な縦断側面図、図８はメモリセルにデータ書込を実
行する状態を示す模式図、図９は基板消去方式によりメ
モリセルをデータ消去する状態を示す模式図、図１０は
メモリセルのセル閾値を示す特性図、である。
【０００５】ここで半導体記憶装置の従来例として例示
するフラッシュメモリ１００は、多数のメモリセル１０
１を具備しており、この多数のメモリセル１０１が半導
体基板１０２の表面に二次元状に配列されているが、図
４に示すように、その多数のメモリセル１０１は複数の
セクタ１０３に区分されている。
【０００６】メモリセル１０１はＭＯＳトランジスタか
らなり、図５ないし図７に示すように、ソース領域１１
１、ドレイン領域１１２、ＦＧ１１３、ＣＧ(Control G
ate)１１４、絶縁膜１１５，１１６、等からなる。各領
域１１１，１１２は半導体基板１０２に形成された拡散
層からなり、ＦＧ１１３は各領域１１１，１１２の間隙
の拡散層１１７上に位置している。
【０００７】前述のようにフラッシュメモリ１００の一
個の半導体基板１０２には複数のセクタ１０３が二次元
状に配列されており、これらのセクタ１０３の各々に複
数のメモリセル１０１が配列されているが、これらのメ
モリセル１０１はＬＯＣＯＳ(Local Oxidization of Si
licon)やＳＴＩ(Shallow Trench Isolation)等の素子分
離領域１１８により相互に分離されている。
【０００８】なお、隣接するセクタ１０３の中間領域に
は、行デコーダ、列デコーダ、列選択回路、センスアン
プ、等の各種回路が配置されている。例えば、複数のセ
クタ１０３は列方向では“510(μm)”などの間隙を介し
て配列されており、その間隙に列選択回路(Ｙセレクタ)
が配置されている。
【０００９】また、複数のセクタ１０３は行方向では
“330(μm)”などの間隙を介して配列されており、その
間隙に行デコーダ(Ｘデコーダ)が配置されている。な
お、このような回路が配置されていない複数のセクタ１
０３の行方向の間隙は、例えば、“65(μm)”の横幅に
形成されている。
【００１０】上述のような構成において、このフラッシ
ュメモリ１００では、多数のメモリセル１０１の各々に
二値データを個々にデータ書込することができる。この
フラッシュメモリ１００に新規データをデータ書込した
り、データ書込された記憶データをデータ書換する場合
には、書込直前にセクタ１０３を単位としてメモリセル
１０１の記憶データを一括にデータ消去する。
【００１１】あるメモリセル１０１に二値データをデー
タ書込する場合、図８に示すように、ソース領域１１１
とドレイン領域１１２とＣＧ１１４とに所定の電位を印
加し、半導体基板１０２からＦＧ１１３に電荷(電子)を
注入する。
【００１２】このとき、データ書込するメモリセル１０
１では、例えば、ソース領域１１１に“０(Ｖ)”、ドレ
イン領域１１２に“５(Ｖ)”、ＣＧ１１４に“１０
(Ｖ)”が印加されるので、ＦＧ１１３に電荷が注入され
てセル閾値が書込基準以上となる。同時に、データ書込
しないメモリセル１０１では、例えば、ドレイン領域１
１２に“０(Ｖ)”が印加されるので(図示せず)、ＦＧ１
１３に電荷が注入されず、セル閾値が消去基準以下に維
持される。
【００１３】図１０に示すように、これでメモリセル１
０１のセル閾値が書込基準以上または消去基準以下とな
るので、これを検知することでデータ書込またはデータ
消去された二値データをデータ読出することができる。
【００１４】このようにデータ読出する場合、例えば、
ソース領域１１１に“０(Ｖ)”、ドレイン領域１１２に
“１(Ｖ)”、ＣＧ１１４に“３(Ｖ)”が印加され、ドレ
イン領域１１２に通電される電流がセンスアンプ(図示
せず)で検出されて記憶データが判定される。
【００１５】一方、あるセクタ１０３の全部のメモリセ
ル１０１の記憶データをデータ消去する場合、例えば、
ＣＧ１１４に“−１０(Ｖ)”、拡散層１１７に“＋１０
(Ｖ)”が印加され、ソース領域１１１とドレイン領域１
１２とがオープン状態とされることで、図９に示すよう
に、ＦＧ１１３から拡散層１１７に電荷(電子)が放出さ
れる。図１０に示すように、これでメモリセル１０１の
セル閾値が消去基準以下となるので、このメモリセル１
０１は記憶データがデータ消去された状態となる。
【００１６】ただし、上述のようなメモリセル１０１の
データ消去はセクタ１０３ごとに実行されるので、その
セクタ１０３の全部のメモリセル１０１のセル閾値が消
去基準以下となるまで、そのセクタ１０３の全部のメモ
リセル１０１でデータ消去が一様に実行される。
【００１７】しかし、製造誤差などのためにメモリセル
１０１の消去速度は完全に同一ではないので、上述のよ
うに一個のセクタ１０３の全部のメモリセル１０１で一
様にデータ消去を実行すると、消去速度が高速なメモリ
セル１０１ではデータ消去が過剰に実行されることにな
る。
【００１８】そのメモリセル１０１ではセル閾値が消去
基準より大幅に低下することになるが、フラッシュメモ
リ１００では特定のメモリセル１０１のセル閾値が低す
ぎると読出不良などの問題が発生する。例えば、一般的
なＮＯＲ型のセルアレイでは、一個のビット線に複数の
メモリセル１０１のドレイン領域１１２が共通に接続さ
れており、複数のメモリセル１０１のワード線(ＣＧ１
１４)の一個に“３(Ｖ)”程度の所定電位を印加するこ
とで選択されたメモリセル１０１の記憶データをデータ
読出する。
【００１９】このとき、選択されたメモリセル１０１が
データ書込されていると読出電流が発生しないのでセン
スアンプにより記憶データは“１”であると判定され、
データ書込されていないと読出電流が発生するので記憶
データは“０”であると判定される。
【００２０】しかし、過剰にデータ消去されたメモリセ
ル１０１は、ワード線(ＣＧ１１４)に所定電位が印加さ
れなくとも読出電流が発生することがあるので、データ
書込されていても記憶データが“０”であると判定され
る読出不良が発生することがある。
【００２１】そこで、現在のフラッシュメモリ１００で
は、図１０に示すように、あるセクタ１０３でデータ消
去を実行した場合、そのセクタ１０３のメモリセル１０
１のうちＦＧ１１３のセル閾値が所定の下限閾値以下の
ものには電荷を補充している。
【００２２】これは書き戻し処理などと呼称されてお
り、通常のデータ消去はセクタ１０３ごとやメモリ全体
で一括に実行されるが、書き戻し処理は過剰消去のメモ
リセル１０１が個々に検出されて実行される。このと
き、過消去ベリファイが実行され、それでもセル閾値が
下限閾値以下であると書き戻し処理が再度実行される。
【００２３】なお、ここではフラッシュメモリ１００の
データ消去方式として基板消去方式を説明したが、この
データ消去方式にはソース消去方式もある。ソース消去
方式では、あるセクタ１０３の全部のメモリセル１０１
の書込データをデータ消去する場合、図１４に示すよう
に、ＣＧ１１４に“−１０(Ｖ)”、ソース領域１１１に
“＋１０(Ｖ)”、拡散層１１７に“０(Ｖ)”、等の電位
が印加され、ドレイン領域１１２がオープン状態とされ
る。これでＦＧ１１３からソース領域１１１に電子が放
出されるので、メモリセル１０１の書込データがデータ
消去されることになる。
【００２４】
【発明が解決しようとする課題】上述したフラッシュメ
モリ１００は、ＦＧ１１３のセル閾値を書込基準以上と
することでメモリセル１０１に二値データをデータ書込
することができ、ＦＧ１１３のセル閾値を消去基準以下
とすることでメモリセル１０１の記憶データをデータ消
去することができる。データ消去は一個のセクタ１０３
の多数のメモリセル１０１で一様に実行されるが、セル
閾値が下限閾値以下まで低下したメモリセル１０１には
電荷が補充されるのでリーク電流などの問題が発生する
こともない。
【００２５】ただし、この電荷の補充はセクタ１０３の
消去時間を増加させる直接要因であるため、補充が必要
となるメモリセル１０１は少数であるほど好ましい。一
個のセクタ１０３の全部のメモリセル１０１の消去速度
が完全に同一ならば、過剰なデータ消去は発生せず電荷
の補充も必要ないのでセクタ１０３の消去時間は最短と
なる。
【００２６】実際のメモリセル１０１では、各部が拡散
領域や層膜からなり、消去速度に関係する部分として
は、図５および図８に示すように、拡散層幅である拡散
層幅Ｗ、素子分離領域１１８に対するＦＧ１１３のオー
バーラップＢ、等がある。なお、ここで云う拡散層幅Ｗ
とは、図５および図７に示すように、同図での左右方向
の寸法であり、ＦＧ１１３下に位置する拡散層１１７
の、素子分離領域１１８間の全長に相当する。
【００２７】基板消去方式のフラッシュメモリ１００の
メモリセル１０１を容量の等価回路にすると、図１１に
示すように、ＦＧ１１３と拡散層１１７との間の容量Ｃ
１、ＦＧ１１３とＣＧ１１４との間の容量Ｃ２、ＦＧ１
１３と拡散層１１７との電位差ＶＦＧ、ＦＧ１１３とＣ
Ｇ１１４との電位差ＶＣＧは、 ＶＦＧ＝(Ｃ２／Ｃ１)×ＶＣＧ なる関係を満足する。
【００２８】例えば、ＦＧ１１３とＣＧ１１４との間の
容量Ｃ２が一定の場合、前述の拡散層幅Ｗが増加すると
容量Ｃ１も増加するので、電位差ＶＦＧが低下して消去
速度が低下することになる。また、拡散層幅Ｗが一定で
もオーバーラップＢが減少すると容量Ｃ２も低下するの
で、やはり電位差ＶＦＧが低下して消去速度が低下する
ことになる。
【００２９】一方、ソース消去方式のフラッシュメモリ
１００のメモリセル１０１を容量の等価回路にすると、
図１５に示すように、ＦＧ１１３と拡散層１１７との間
の容量Ｃ１、ＦＧ１１３とＣＧ１１４との間の容量Ｃ
２、ＦＧ１１３とソース領域１１１との間の容量Ｃｅ、
ＣＧ１１４とソース領域１１１との電位差ＶＳ、ＦＧ１
１３とソース領域１１１との電位差ＶＳＧは、 ＶＳＧ＝(Ｃ１＋Ｃ２)／(Ｃ１＋Ｃ２＋Ｃｅ)×ＶＳ なる関係を満足する。
【００３０】このため、ソース消去方式のフラッシュメ
モリ１００では、拡散層幅Ｗが増加すると容量Ｃ１と電
位差ＶＳＧが増加するので消去速度が低下することにな
り、オーバーラップＢが減少すると容量Ｃ２と電位差Ｖ
ＳＧが低下するので消去速度が増加することになる。
【００３１】このため、何れの消去方式のフラッシュメ
モリ１００でも、一個のセクタ１０３の全部のメモリセ
ル１０１で拡散層幅ＷやオーバーラップＢが均一ならば
消去速度も同一となる。しかし、実際にフラッシュメモ
リ１００を製造したところ、製造技術や製造条件により
セクタ１０３内で拡散層幅ＷやオーバーラップＢが均一
とならないことが判明した。
【００３２】例えば、基板消去方式のフラッシュメモリ
１００を製造したとき、図１２に示すように、セクタ１
０３の両端近傍の領域である両端領域では中央領域より
拡散層幅Ｗが幅広となることがある。このような構造の
基板消去方式のフラッシュメモリ１００が一個のセクタ
１０３でデータ消去を実行すると、両端領域のメモリセ
ル１０１のみ消去速度が低下することになる。
【００３３】しかし、データ消去は一個のセクタ１０３
の全部のメモリセル１０１のセル閾値が消去基準以下と
なるまで実行されるので、図１３に示すように、一部の
メモリセル１０１のみデータ消去が低速であると大部分
のメモリセル１０１にはデータ消去が必要以上に実行さ
れることになる。
【００３４】このため、一個のセクタ１０３でデータ消
去を実行すると中央領域の大部分のメモリセル１０１に
セル閾値が下限閾値以下となるものが多発することにな
り、書き戻し処理が必要なメモリセル１０１が多数とな
って結果的にセクタ１０３の消去時間が増大することに
なる。
【００３５】反対に、ソース消去方式のフラッシュメモ
リ１００を製造したとき、セクタ１０３の両端近傍の領
域である両端領域では中央領域より拡散層幅Ｗが幅狭と
なることもあるが、この場合も、データ消去を実行する
セクタ１０３に書き戻し処理が必要なメモリセル１０１
が多数となるので消去時間が増大することになる。
【００３６】なお、上述のような製造誤差を防止するた
め、セクタ１０３の外側までメモリセル１０１と同様な
ダミーパターンを製造する技術があるが、これはフラッ
シュメモリ１００の生産性を低下させるとともに装置規
模が増大するので好ましくない。
【００３７】本発明は上述のような課題に鑑みてなされ
たものであり、一群のメモリセルでデータ消去が一様に
実行されるとき、データ消去が過剰に実行されるメモリ
セルの個数が少数となり、データ消去を高速に完了する
ことができる半導体記憶装置と、その製造方法とを提供
することを目的とする。
【００３８】
【課題を解決するための手段】本発明の半導体記憶装置
は、電荷を個々に保持する複数のメモリセルが二次元状
に配列されており、セル閾値が所定の書込基準以上とな
るまで複数の前記メモリセルの各々に個々に電荷を注入
することで二値データをデータ書込し、全部のセル閾値
が所定の消去基準以下となるまで所定の一群の前記メモ
リセルから一様に電荷を放出させることで二値データを
データ消去し、データ消去した一群の前記メモリセルの
うちセル閾値が所定の下限閾値以下のものには電荷を補
充する半導体記憶装置であって、前記一群の所定位置の
一部の前記メモリセルに理想値より消去速度を低下させ
る製造誤差が発生する半導体記憶装置において、前記所
定位置のメモリセルのみ前記製造誤差が発生しても消去
速度が理想値より高速となる構造に形成されている。
【００３９】従って、本発明の半導体記憶装置では、デ
ータ書込は複数のメモリセルで個々に実行され、データ
消去は所定の一群のメモリセルで一様に実行される。こ
の一群の所定位置の一部のメモリセルに理想値より消去
速度を低下させる製造誤差が発生すると、この製造誤差
が発生した一部のデータ消去が完了するまで一群のメモ
リセルの全部でデータ消去が一様に実行されるので、一
群のメモリセルの大部分ではデータ消去が必要以上に実
行されることになって電荷の補充が必要なメモリセルが
多発することになる。
【００４０】しかし、本発明の半導体記憶装置では、製
造誤差が発生する位置のメモリセルのみ製造誤差が発生
しても消去速度が理想値より高速となる構造に形成され
ているので、このように形成されたメモリセルは上述の
製造誤差が発生しても消去速度が理想値より低下しな
い。このように形成された一部のメモリセルは、その一
群の大部分のメモリセルより消去速度が高速なので、デ
ータ消去が必要以上に実行されることになって電荷の補
充が必要となる可能性が高い。
【００４１】しかし、これ以外の大部分のメモリセルで
はデータ消去が必要以上に実行されないので、その一群
ではデータ消去が過剰となり電荷の補充が必要となるメ
モリセルが少数となる。なお、本発明で云う一群のメモ
リセルの一部とは、一群の半分以下のメモリセルを意味
しており、例えば、一群の十分の一以下のメモリセルを
意味する。
【００４２】
【発明の実施の形態】本発明の実施の一形態を図１ない
し図３を参照して以下に説明する。ただし、この実施の
一形態に関して前述した一従来例と同一の部分は、同一
の名称および符号を使用して詳細な説明は省略する。
【００４３】なお、図１はメモリセルの一群であるセク
タでの拡散層幅Ｗの分布を示す特性図、図２はデータ消
去したセクタでのメモリセルのセル閾値と個数との関係
を示す特性図、図３は各種の膜厚のフォトレジストにお
ける拡散層幅を決定するレジストパターンの寸法とセク
タ端部からの距離との関係を示す特性図、である。
【００４４】本実施の形態のフラッシュメモリ１００
も、一従来例と同様に、複数のセクタ１０３に区分され
た多数のメモリセル１０１を具備しており、そのメモリ
セル１０１は、ソース領域１１１、ドレイン領域１１
２、ＦＧ１１３、ＣＧ１１４、絶縁膜１１５，１１６、
拡散層１１７、等からなる。
【００４５】ｎ型のソース領域１１１とｎ型のドレイン
領域１１２とｐ型の拡散層１１７はｐ型の半導体基板１
０２またはｐ型ウェル(図示せず)に形成されており、拡
散層１１７は、半導体基板１０２(またはｐ型ウェル)と
同一の電位に維持されている。
【００４６】本実施の形態のフラッシュメモリ１００
も、従来と同様な技術および条件で製造されるため、セ
クタ１０３の両端近傍の所定領域である両端領域のみ拡
散層１１７の横幅である拡散層幅Ｗが幅広となる製造誤
差が発生する。しかし、本実施の形態のフラッシュメモ
リ１００では、図１に示すように、セクタ１０３の両端
領域のみ拡散層幅Ｗが理想値より幅狭となるように形成
されている。
【００４７】上述のような構成において、本実施の形態
のフラッシュメモリ１００も、一従来例と同様に、多数
のメモリセル１０１の各々に二値データを個々にデータ
書込することができ、このデータ書込されたメモリセル
１０１の記憶データをセクタ１０３ごとに基板消去方式
でデータ消去することができる。
【００４８】また、本実施の形態のフラッシュメモリ１
００も、従来と同様に一般的な薄膜技術で製造される
が、セクタ１０３の両端領域のみ拡散層幅Ｗが理想値よ
り幅狭となるように設計されているため、製造誤差が発
生してもセクタ１０３の両端領域で拡散層幅Ｗが幅広と
なることはない。
【００４９】このため、本実施の形態のフラッシュメモ
リ１００では、一個のセクタ１０３の中央の大部分のメ
モリセル１０１では拡散層幅Ｗが幅広であり、両端領域
の一部のメモリセル１０１では拡散層幅Ｗが幅狭であ
る。そこで、セクタ１０３でのデータ消去を実行する
と、拡散層幅Ｗが幅広な中央の大部分のメモリセル１０
１のセル閾値が消去基準以下となるまでデータ消去が継
続されるため、拡散層幅Ｗが幅狭な両端領域の一部のメ
モリセル１０１ではデータ消去が必要以上に実行され
る。
【００５０】このため、本実施の形態のフラッシュメモ
リ１００では、一個のセクタ１０３でデータ消去を実行
すると、図２に示すように、セル閾値が下限閾値以下と
なって電荷の補充が必要なメモリセル１０１が、セクタ
１０３の両端領域にしか発生しない。
【００５１】従って、本実施の形態のフラッシュメモリ
１００では、一個のセクタ１０３において電荷の補充が
必要なメモリセル１０１の個数が少数なので、一個のセ
クタ１０３でのデータ消去を迅速に完了することができ
る。ここで、上述のようなフラッシュメモリ１００を実
現する手法を以下に簡単に説明する。
【００５２】まず、フラッシュメモリ１００を薄膜技術
により製造する場合、半導体ウェハの表面にシリコン酸
化膜を成膜してからフォトレジストを塗布し、このフォ
トエッチングをパターニングして、セクタ１０３の領域
とスクライブライン領域内の目合わせパターンの形成領
域が開口したレジストパターンを形成する。
【００５３】このレジストパターンでシリコン酸化膜を
エッチングし、メモリセル１０１のアレイ領域より“６
(μm)”ほど幅広にセクタ１０３の領域を開口させる。
つぎに、レジストパターンを除去してからシリコン酸化
膜をマスクとして半導体基板にｎ型の不純物をイオン注
入することでセクタ１０３の領域にディープｎウェルを
形成し、ｐ型の不純物をイオン注入することでｐウェル
を形成する。
【００５４】つぎに、半導体ウェハを窒素の雰囲気中で
熱処理して注入イオンを活性化させ、酸素の雰囲気中で
熱処理して表面に“100(nm)”程度の熱酸化膜を形成す
る。この熱酸化膜をエッチング除去して目合わせパター
ン領域に凹凸を形成し、後段工程でフォトマスクとの位
置合わせに利用できる状態とする。このとき、セクタ１
０３の領域も他領域より“100(nm)”程度低くなる。
【００５５】つぎに、半導体ウェハの表面にフォトレジ
ストを滴下し、半導体ウェハを高速に回転させてレジス
ト膜を形成し、このレジスト膜をフォトマスクでパター
ニングし、ソース領域１１１とドレイン領域１１２との
形成予定領域を含む拡散層１１７上にレジストパターン
を形成する。
【００５６】分離領域１１８を形成してから拡散層１１
７にｐ型の不純物を注入し、ゲート酸化膜１１５とＦＧ
１１３となるポリシリコンとを成膜する。つぎに、その
表面にフォトレジストを塗布してから拡散層１１７と平
行にパターニングし、このレジストパターンでポリシリ
コンをエッチングして分離されたＦＧ１１３を形成す
る。
【００５７】つぎに、シリコンの酸化膜と窒化膜と酸化
膜との三層からなるＯＮＯ膜を成膜し、さらにＣＧ１１
４となるポリシリコンを成膜する。つぎに、その表面に
フォトレジストを塗布してから拡散層１１７と直交する
形状にパターニングし、このレジストパターンでポリシ
リコンをエッチングして分離されたＣＧ１１４を形成す
ることで、フラッシュメモリ１００を完成する。
【００５８】上述のようにフラッシュメモリ１００を製
造する場合、前述のようにレジストパターンにより拡散
層１１７を形成するので、そのレジストパターンの寸法
が拡散層幅Ｗに対応する。従来のフラッシュメモリ１０
０でセクタ１０３の両端領域で拡散層幅Ｗが増大するこ
とは、セクタ１０３の両端領域でレジストパターンの寸
法が増大しているためと想定できる。
【００５９】この場合、前述のようにセクタ１０３内の
領域とセクタ１０３間の領域とに“100(nm)”程度の高
低差が存在するため、これらの領域でレジストパターン
の膜厚が相違することとなり、膜内での露光ビームの定
在波に偏差が発生していると予想できる。
【００６０】また、分離領域１１８を形成するレチクル
(フォトマスク)は、セクタ１０３内の領域には微細幅の
スリット状のパターンが繰り返されており、セクタ１０
３間の領域にはパターンが存在しないため、露光ビーム
の干渉やパターンの近接効果により、セクタ１０３の両
端領域と中央領域とで露光寸法が変化していると予想で
きる。
【００６１】そこで、本出願人は、微細なスリットパタ
ーンが等間隔に繰り返されたフォトマスクを使用して、
波長“450〜480(nm)”のｉ線の露光ビームで各種膜厚の
レジスト膜を露光し、現像されたレジストパターンを形
成して拡散層幅Ｗに対応する寸法をセクタ１０３の端部
から複数の距離ごとに測定したところ、図３に示すよう
に、セクタ１０３の端部からの距離に対するパターン寸
法の変動の形態がレジスト膜厚により相違することが判
明した。
【００６２】例えば、レジストパターンの膜厚を“919,
7(nm)”や“900,0(nm)”としたところ、セクタ１０３の
両端領域でレジストパターンの寸法は増大することが確
認された。この場合、セクタ１０３の両端領域で拡散層
幅Ｗが増大するので、これは従来のフラッシュメモリ１
００の状態に相当することになり、本実施の形態のフラ
ッシュメモリ１００には好適でない。
【００６３】一方、レジスト膜の膜厚を“888,9(nm)”
としたところ、セクタ１０３の全域でレジストパターン
の寸法は略一定に維持されることが確認された。この場
合、セクタ１０３の全域で拡散層幅Ｗが略一定となる
が、これも本実施の形態のフラッシュメモリ１００には
好適でない。
【００６４】そして、レジスト膜の膜厚を“878,5(n
m)”としたところ、セクタ１０３の両端領域でレジスト
パターンの寸法は減少することが確認された。この場
合、セクタ１０３の両端領域で拡散層幅Ｗが減少するの
で、本実施の形態のフラッシュメモリ１００に好適であ
る。
【００６５】つまり、本実施の形態のフラッシュメモリ
１００を製造する場合には、拡散層１１７のレジストパ
ターンを形成するとき、そのレジスト膜の膜厚を所定範
囲とすることにより、セクタ１０３の両端領域のみレジ
ストパターンの寸法を理想値より幅狭として拡散層幅Ｗ
を理想値より幅狭とする。
【００６６】この場合、製造誤差が発生してもセクタ１
０３の両端領域で拡散層幅Ｗが幅広とならないので、一
個のセクタ１０３において電荷の補充が必要なメモリセ
ル１０１の個数が少数となり、一個のセクタ１０３での
データ消去が迅速なフラッシュメモリ１００を実現する
ことができる。
【００６７】なお、レジスト膜の膜厚は、半導体ウェハ
に滴下するフォトレジストの容量、半導体ウェハの直
径、半導体ウェハの回転の速度および時間、等により調
整される。また、上記形態ではレジスト膜の膜厚を“87
8,5(nm)”とすることを例示したが、その最適な数値は
フォトレジストの粘性などの各種要因により変化する。
【００６８】なお、前述した実例を参照すると、レジス
トパターンの膜厚が減少するほどセクタ１０３の端部領
域でレジストパターンの寸法が幅狭となり、膜厚が増加
するほどパターン寸法が幅広となるように思える。しか
し、実際にはレジストパターンの膜厚が減少しすぎても
増加しすぎても良好な結果は得られず、セクタ１０３内
のパターン寸法を所望の分布状態とするためにはレジス
トパターンの膜厚が所定範囲であることが肝要である。
【００６９】なお、本発明は上記形態に限定されるもの
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態では製造誤差として拡散層幅
Ｗの増加を例示したが、これはセクタ１０３の所定位置
の一部のメモリセル１０１に発生して消去速度を低下さ
せるものであれば良い。
【００７０】例えば、セクタ１０３の両端領域のメモリ
セル１０１に、素子分離領域１１８に対するＦＧ１１３
のオーバーラップＢが幅狭となる製造誤差が発生する場
合、セクタ１０３の両端領域のメモリセル１０１のみオ
ーバーラップＢを理想値より幅広に形成しておくことが
好適である。
【００７１】その場合、ＣＧ１１４を分離するレジスト
パターンを形成するとき、そのフォトレジストの膜厚を
“919,7(nm)”や“900,0(nm)”とすることにより、セク
タ１０３の両端領域でオーバーラップＢとなるレジスト
パターンの寸法を拡大することが可能である。
【００７２】また、上記形態では基板消去方式のフラッ
シュメモリ１００においてセクタ１０３で書き戻し処理
が必要となるメモリセル１０１の個数を削減するため、
製造誤差により幅広となるセクタ１０３の両端領域の拡
散層幅Ｗを幅狭に形成しておくことを例示した。
【００７３】しかし、前述のようにフラッシュメモリ１
００がソース消去方式の場合には、製造誤差によりセク
タ１０３の両端領域のみ拡散層幅Ｗが幅狭となるとき、
これを幅広に形成しておくことが好適なので、例えば、
レジストパターンの膜厚を“900,0(nm)”や“919,7(n
m)”などとすれば良い。
【００７４】同様に、ソース消去方式のフラッシュメモ
リ１００で、セクタ１０３の両端領域のオーバーラップ
Ｂが幅広となる製造誤差が発生する場合には、ＣＧ１１
４を分離するレジストパターンの膜厚を“878,5(nm)”
などとすることにより、セクタ１０３の両端領域でオー
バーラップＢとなるレジストパターンの寸法を削減する
ことが好適である。
【００７５】さらに、上記形態では一群のメモリセル１
０１として複数のセクタ１０３ごとにデータ消去を実行
するフラッシュメモリ１００を例示したが、例えば、全
部のメモリセルで同時にデータ消去を実行するＥＥＰＲ
ＯＭ(図示せず)なども実施可能である。
【００７６】また、上記形態では拡散層１１７を形成す
るレジストパターンの膜厚により一個のセクタ１０３で
の拡散層幅Ｗを制御することを例示したが、例えば、こ
れを拡散層１１７のレジストパターンをパターニングす
るフォトマスク(図示せず)で実現することも可能であ
る。
【００７７】その場合、拡散層１１７のレジストパター
ンをパターニングするフォトマスクを、セクタ１０３の
両端領域のみ拡散層幅Ｗが理想値より幅狭となる形状に
形成しておく。この場合も、製造誤差が発生してもセク
タ１０３の両端領域で拡散層幅Ｗが幅広とならないの
で、一個のセクタ１０３において電荷の補充が必要なメ
モリセル１０１の個数が少数となり、一個のセクタ１０
３でのデータ消去が迅速なフラッシュメモリ１００を実
現することができる。
【００７８】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。
【００７９】本発明の半導体記憶装置では、製造誤差が
発生する位置の一部のメモリセルのみ製造誤差が発生し
ても消去速度が理想値より高速となる構造に形成されて
いることにより、このように形成されたメモリセルは製
造誤差が発生しても消去速度が理想値より低下しないの
でデータ消去が必要以上に実行される可能性が高いが、
これ以外の大部分のメモリセルではデータ消去が必要以
上に実行されないので、一群においてデータ消去が過剰
となり電荷の補充が必要となるメモリセルが少数とな
り、一群のデータ消去を迅速に完了することができ、一
群の外側までメモリセルと同様なダミーパターンを製造
する必要もないので、半導体記憶装置の生産性を向上さ
せることができるとともに装置規模を削減することがで
きる。
【図面の簡単な説明】
【図１】メモリセルの一群であるセクタでの拡散層幅Ｗ
の分布を示す特性図である。
【図２】データ消去したセクタでのメモリセルのセル閾
値と個数との関係を示す特性図である。
【図３】各種の膜厚のフォトレジストにおける拡散層幅
を決定するレジストパターンの寸法とセクタ端部からの
距離との関係を示す特性図である。
【図４】半導体記憶装置であるフラッシュメモリの全体
構造を示す模式的な平面図である。
【図５】メモリセルの積層構造を示す模式的な平面図で
ある。
【図６】図５のＸＸ断面を示す模式的な縦断正面図であ
る。
【図７】図５のＹＹ断面を示す模式的な縦断側面図であ
る。
【図８】メモリセルにデータ書込を実行する状態を示す
模式図である。
【図９】基板消去方式によりメモリセルをデータ消去す
る状態を示す模式図である。
【図１０】メモリセルのセル閾値を示す特性図である。
【図１１】容量で表現した基板消去方式のメモリセルの
等価回路を示す回路図である。
【図１２】セクタでの拡散層幅Ｗの分布を示す特性図で
ある。
【図１３】データ消去したセクタでのメモリセルのセル
閾値と個数との関係を示す特性図である。
【図１４】ソース消去方式によりメモリセルをデータ消
去する状態を示す模式図である。
【図１５】容量で表現したソース消去方式のメモリセル
の等価回路を示す回路図である。
【符号の説明】 １００ 半導体記憶装置であるフラッシュメモリ １０１ メモリセル １０３ 一群であるセクタ １１１ ソース領域 １１２ ドレイン領域 １１３ フローティングゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石毛 清一 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 中村 仁 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 5F001 AA23 AD21 AD62 AE02 AE08 AG24 5F083 EP03 EP23 EP62 EP67 ER02 ER13 ER22 GA16 GA27 PR01 ZA30 5F101 BA05 BD13 BD37 BE05 BE07 BH07

Claims (26)

    【特許請求の範囲】
  1. 【請求項１】 電荷を個々に保持する複数のメモリセル
    が二次元状に配列されており、セル閾値が所定の書込基
    準以上となるまで複数の前記メモリセルの各々に個々に
    電荷を注入することで二値データをデータ書込し、全部
    のセル閾値が所定の消去基準以下となるまで所定の一群
    の前記メモリセルから一様に電荷を放出させることで二
    値データをデータ消去し、データ消去した一群の前記メ
    モリセルのうちセル閾値が所定の下限閾値以下のものに
    は電荷を補充する半導体記憶装置であって、 前記一群の所定位置の一部の前記メモリセルに理想値よ
    り消去速度を低下させる製造誤差が発生する半導体記憶
    装置において、 前記所定位置のメモリセルのみ前記製造誤差が発生して
    も消去速度が理想値より高速となる構造に形成されてい
    る半導体記憶装置。
  2. 【請求項２】 電荷を保持するＦＧ(Floating Gate)が
    拡散層上に位置するＭＯＳ(Metal Oxide Semiconducto
    r)トランジスタからなる複数のメモリセルが半導体基板
    に二次元状に配列されており、セル閾値が所定の書込基
    準以上となるまで複数の前記メモリセルの各々に個々に
    電荷を注入することで二値データをデータ書込し、全部
    のセル閾値が所定の消去基準以下となるまで所定の一群
    の前記メモリセルから前記半導体基板に一様に電荷を放
    出させることで二値データをデータ消去し、データ消去
    した一群の前記メモリセルのうちセル閾値が所定の下限
    閾値以下のものには電荷を補充する基板消去方式の半導
    体記憶装置であって、 前記一群の所定位置の一部の前記メモリセルに前記拡散
    層幅が理想値より幅広となる製造誤差が発生する半導体
    記憶装置において、 前記所定位置のメモリセルのみ前記拡散層幅が理想値よ
    り前記製造誤差の差分以上短縮されている半導体記憶装
    置。
  3. 【請求項３】 電荷を保持するＦＧが拡散層上に位置す
    るＭＯＳトランジスタからなる複数のメモリセルが半導
    体基板に二次元状に配列されており、セル閾値が所定の
    書込基準以上となるまで複数の前記メモリセルの各々に
    個々に電荷を注入することで二値データをデータ書込
    し、全部のセル閾値が所定の消去基準以下となるまで所
    定の一群の前記メモリセルのＦＧからソース領域に一様
    に電荷を放出させることで二値データをデータ消去し、
    データ消去した一群の前記メモリセルのうちセル閾値が
    所定の下限閾値以下のものには電荷を補充するソース消
    去方式の半導体記憶装置であって、 前記一群の所定位置の一部の前記メモリセルに前記拡散
    層幅が理想値より幅狭となる製造誤差が発生する半導体
    記憶装置において、 前記所定位置のメモリセルのみ前記拡散層幅が理想値よ
    り前記製造誤差の差分以上延長されている半導体記憶装
    置。
  4. 【請求項４】 電荷を保持するＦＧが素子分離領域にオ
    ーバーラップしたＭＯＳトランジスタからなる複数のメ
    モリセルが半導体基板に二次元状に配列されており、セ
    ル閾値が所定の書込基準以上となるまで複数の前記メモ
    リセルの各々に個々に電荷を注入することで二値データ
    をデータ書込し、全部のセル閾値が所定の消去基準以下
    となるまで所定の一群の前記メモリセルから前記半導体
    基板に一様に電荷を放出させることで二値データをデー
    タ消去し、データ消去した一群の前記メモリセルのうち
    セル閾値が所定の下限閾値以下のものには電荷を補充す
    る基板消去方式の半導体記憶装置であって、 前記一群の所定位置の一部の前記メモリセルに前記オー
    バーラップが理想値より幅狭となる製造誤差が発生する
    半導体記憶装置において、 前記所定位置のメモリセルのみ前記オーバーラップが理
    想値より前記製造誤差の差分以上延長されている半導体
    記憶装置。
  5. 【請求項５】 電荷を保持するＦＧが素子分離領域にオ
    ーバーラップしたＭＯＳトランジスタからなる複数のメ
    モリセルが半導体基板に二次元状に配列されており、セ
    ル閾値が所定の書込基準以上となるまで複数の前記メモ
    リセルの各々に個々に電荷を注入することで二値データ
    をデータ書込し、全部のセル閾値が所定の消去基準以下
    となるまで所定の一群の前記メモリセルのＦＧからソー
    ス領域に一様に電荷を放出させることで二値データをデ
    ータ消去し、データ消去した一群の前記メモリセルのう
    ちセル閾値が所定の下限閾値以下のものには電荷を補充
    するソース消去方式の半導体記憶装置であって、 前記一群の所定位置の一部の前記メモリセルに前記オー
    バーラップが理想値より幅広となる製造誤差が発生する
    半導体記憶装置において、 前記所定位置のメモリセルのみ前記オーバーラップが理
    想値より前記製造誤差の差分以上短縮されている半導体
    記憶装置。
  6. 【請求項６】 電荷を保持するＦＧが拡散層上に位置す
    るＭＯＳトランジスタからなる複数のメモリセルが半導
    体基板に二次元状に配列されており、セル閾値が所定の
    書込基準以上となるまで複数の前記メモリセルの各々に
    個々に電荷を注入することで二値データをデータ書込
    し、全部のセル閾値が所定の消去基準以下となるまで所
    定の一群の前記メモリセルから前記半導体基板に一様に
    電荷を放出させることで二値データをデータ消去し、デ
    ータ消去した一群の前記メモリセルのうちセル閾値が所
    定の下限閾値以下のものには電荷を補充する基板消去方
    式の半導体記憶装置であって、 前記一群の両端領域に位置する前記メモリセルのみ前記
    拡散層幅が理想値より製造誤差の差分以上短縮されてい
    る半導体記憶装置。
  7. 【請求項７】 電荷を保持するＦＧが拡散層上に位置す
    るＭＯＳトランジスタからなる複数のメモリセルが半導
    体基板に二次元状に配列されており、セル閾値が所定の
    書込基準以上となるまで複数の前記メモリセルの各々に
    個々に電荷を注入することで二値データをデータ書込
    し、全部のセル閾値が所定の消去基準以下となるまで所
    定の一群の前記メモリセルのＦＧからソース領域に一様
    に電荷を放出させることで二値データをデータ消去し、
    データ消去した一群の前記メモリセルのうちセル閾値が
    所定の下限閾値以下のものには電荷を補充するソース消
    去方式の半導体記憶装置であって、 前記一群の両端領域に位置する前記メモリセルのみ前記
    拡散層幅が理想値より製造誤差の差分以上延長されてい
    る半導体記憶装置。
  8. 【請求項８】 電荷を保持するＦＧが素子分離領域にオ
    ーバーラップしたＭＯＳトランジスタからなる複数のメ
    モリセルが半導体基板に二次元状に配列されており、セ
    ル閾値が所定の書込基準以上となるまで複数の前記メモ
    リセルの各々に個々に電荷を注入することで二値データ
    をデータ書込し、全部のセル閾値が所定の消去基準以下
    となるまで所定の一群の前記メモリセルから前記半導体
    基板に一様に電荷を放出させることで二値データをデー
    タ消去し、データ消去した一群の前記メモリセルのうち
    セル閾値が所定の下限閾値以下のものには電荷を補充す
    る基板消去方式の半導体記憶装置であって、 前記一群の両端領域に位置する前記メモリセルのみ前記
    オーバーラップが理想値より製造誤差の差分以上延長さ
    れている半導体記憶装置。
  9. 【請求項９】 電荷を保持するＦＧが素子分離領域にオ
    ーバーラップしたＭＯＳトランジスタからなる複数のメ
    モリセルが半導体基板に二次元状に配列されており、セ
    ル閾値が所定の書込基準以上となるまで複数の前記メモ
    リセルの各々に個々に電荷を注入することで二値データ
    をデータ書込し、全部のセル閾値が所定の消去基準以下
    となるまで所定の一群の前記メモリセルのＦＧからソー
    ス領域に一様に電荷を放出させることで二値データをデ
    ータ消去し、データ消去した一群の前記メモリセルのう
    ちセル閾値が所定の下限閾値以下のものには電荷を補充
    するソース消去方式の半導体記憶装置であって、 前記一群の両端領域に位置する前記メモリセルのみ前記
    オーバーラップが理想値より製造誤差の差分以上短縮さ
    れている半導体記憶装置。
  10. 【請求項１０】 電荷を個々に保持する複数のメモリセ
    ルが二次元状に配列されており、セル閾値が所定の書込
    基準以上となるまで複数の前記メモリセルの各々に個々
    に電荷を注入することで二値データをデータ書込し、全
    部のセル閾値が所定の消去基準以下となるまで所定の一
    群の前記メモリセルから前記半導体基板に一様に電荷を
    放出させることで二値データをデータ消去し、データ消
    去した一群の前記メモリセルのうちセル閾値が所定の下
    限閾値以下のものには電荷を補充する基板消去方式の半
    導体記憶装置において、 前記一群の所定位置の一部の前記メモリセルに理想値よ
    り消去速度を低下させる製造誤差が発生する製造方法で
    あって、 前記所定位置のメモリセルのみ前記製造誤差が発生して
    も消去速度が理想値より高速となるように形成する半導
    体記憶装置の製造方法。
  11. 【請求項１１】 電荷を保持するＦＧが拡散層上に位置
    するＭＯＳトランジスタからなる複数のメモリセルが半
    導体基板に二次元状に配列されており、セル閾値が所定
    の書込基準以上となるまで複数の前記メモリセルの各々
    に個々に電荷を注入することで二値データをデータ書込
    し、全部のセル閾値が所定の消去基準以下となるまで所
    定の一群の前記メモリセルから前記半導体基板に一様に
    電荷を放出させることで二値データをデータ消去し、デ
    ータ消去した一群の前記メモリセルのうちセル閾値が所
    定の下限閾値以下のものには電荷を補充する基板消去方
    式の半導体記憶装置において、 前記一群の所定位置の一部の前記メモリセルに前記拡散
    層幅が理想値より幅広となる製造誤差が発生する製造方
    法であって、 前記所定位置のメモリセルのみ前記製造誤差が発生して
    も前記拡散層幅が理想値より幅狭となるように形成する
    半導体記憶装置の製造方法。
  12. 【請求項１２】 電荷を保持するＦＧが拡散層上に位置
    するＭＯＳトランジスタからなる複数のメモリセルが半
    導体基板に二次元状に配列されており、セル閾値が所定
    の書込基準以上となるまで複数の前記メモリセルの各々
    に個々に電荷を注入することで二値データをデータ書込
    し、全部のセル閾値が所定の消去基準以下となるまで所
    定の一群の前記メモリセルのＦＧからソース領域に一様
    に電荷を放出させることで二値データをデータ消去し、
    データ消去した一群の前記メモリセルのうちセル閾値が
    所定の下限閾値以下のものには電荷を補充するソース消
    去方式の半導体記憶装置において、 前記一群の所定位置の一部の前記メモリセルに前記拡散
    層幅が理想値より幅狭となる製造誤差が発生する製造方
    法であって、 前記所定位置のメモリセルのみ前記製造誤差が発生して
    も前記拡散層幅が理想値より幅広となるように形成する
    半導体記憶装置の製造方法。
  13. 【請求項１３】 電荷を保持するＦＧが素子分離領域に
    オーバーラップしたＭＯＳトランジスタからなる複数の
    メモリセルが半導体基板に二次元状に配列されており、
    セル閾値が所定の書込基準以上となるまで複数の前記メ
    モリセルの各々に個々に電荷を注入することで二値デー
    タをデータ書込し、全部のセル閾値が所定の消去基準以
    下となるまで所定の一群の前記メモリセルから前記半導
    体基板に一様に電荷を放出させることで二値データをデ
    ータ消去し、データ消去した一群の前記メモリセルのう
    ちセル閾値が所定の下限閾値以下のものには電荷を補充
    する基板消去方式の半導体記憶装置において、 前記一群の所定位置の一部の前記メモリセルに前記オー
    バーラップが理想値より幅狭となる製造誤差が発生する
    製造方法であって、 前記所定位置の前記メモリセルのみ前記製造誤差が発生
    しても前記オーバーラップが理想値より幅広となるよう
    に形成する半導体記憶装置の製造方法。
  14. 【請求項１４】 電荷を保持するＦＧが素子分離領域に
    オーバーラップしたＭＯＳトランジスタからなる複数の
    メモリセルが半導体基板に二次元状に配列されており、
    セル閾値が所定の書込基準以上となるまで複数の前記メ
    モリセルの各々に個々に電荷を注入することで二値デー
    タをデータ書込し、全部のセル閾値が所定の消去基準以
    下となるまで所定の一群の前記メモリセルのＦＧからソ
    ース領域に一様に電荷を放出させることで二値データを
    データ消去し、データ消去した一群の前記メモリセルの
    うちセル閾値が所定の下限閾値以下のものには電荷を補
    充するソース消去方式の半導体記憶装置において、 前記一群の所定位置の一部の前記メモリセルに前記オー
    バーラップが理想値より幅広となる製造誤差が発生する
    製造方法であって、 前記所定位置の前記メモリセルのみ前記製造誤差が発生
    しても前記オーバーラップが理想値より幅狭となるよう
    に形成する半導体記憶装置の製造方法。
  15. 【請求項１５】 電荷を保持するＦＧが拡散層上に位置
    するＭＯＳトランジスタからなる複数のメモリセルが半
    導体基板に二次元状に配列されており、セル閾値が所定
    の書込基準以上となるまで複数の前記メモリセルの各々
    に個々に電荷を注入することで二値データをデータ書込
    し、全部のセル閾値が所定の消去基準以下となるまで所
    定の一群の前記メモリセルから前記半導体基板に一様に
    電荷を放出させることで二値データをデータ消去し、デ
    ータ消去した一群の前記メモリセルのうちセル閾値が所
    定の下限閾値以下のものには電荷を補充する基板消去方
    式の半導体記憶装置において、 前記一群の両端領域に位置する前記メモリセルのみ製造
    誤差が発生しても前記拡散層幅が理想値より幅狭となる
    ように形成する半導体記憶装置の製造方法。
  16. 【請求項１６】 電荷を保持するＦＧが拡散層上に位置
    するＭＯＳトランジスタからなる複数のメモリセルが半
    導体基板に二次元状に配列されており、セル閾値が所定
    の書込基準以上となるまで複数の前記メモリセルの各々
    に個々に電荷を注入することで二値データをデータ書込
    し、全部のセル閾値が所定の消去基準以下となるまで所
    定の一群の前記メモリセルのＦＧからソース領域に一様
    に電荷を放出させることで二値データをデータ消去し、
    データ消去した一群の前記メモリセルのうちセル閾値が
    所定の下限閾値以下のものには電荷を補充するソース消
    去方式の半導体記憶装置において、 前記一群の両端領域に位置する前記メモリセルのみ製造
    誤差が発生しても前記拡散層幅が理想値より幅広となる
    ように形成する半導体記憶装置の製造方法。
  17. 【請求項１７】 電荷を保持するＦＧが素子分離領域に
    オーバーラップしたＭＯＳトランジスタからなる複数の
    メモリセルが半導体基板に二次元状に配列されており、
    セル閾値が所定の書込基準以上となるまで複数の前記メ
    モリセルの各々に個々に電荷を注入することで二値デー
    タをデータ書込し、全部のセル閾値が所定の消去基準以
    下となるまで所定の一群の前記メモリセルから前記半導
    体基板に一様に電荷を放出させることで二値データをデ
    ータ消去し、データ消去した一群の前記メモリセルのう
    ちセル閾値が所定の下限閾値以下のものには電荷を補充
    する基板消去方式の半導体記憶装置において、 前記一群の両端領域に位置する前記メモリセルのみ製造
    誤差が発生しても前記オーバーラップが理想値より幅広
    となるように形成する半導体記憶装置の製造方法。
  18. 【請求項１８】 電荷を保持するＦＧが素子分離領域に
    オーバーラップしたＭＯＳトランジスタからなる複数の
    メモリセルが半導体基板に二次元状に配列されており、
    セル閾値が所定の書込基準以上となるまで複数の前記メ
    モリセルの各々に個々に電荷を注入することで二値デー
    タをデータ書込し、全部のセル閾値が所定の消去基準以
    下となるまで所定の一群の前記メモリセルのＦＧからソ
    ース領域に一様に電荷を放出させることで二値データを
    データ消去し、データ消去した一群の前記メモリセルの
    うちセル閾値が所定の下限閾値以下のものには電荷を補
    充するソース消去方式の半導体記憶装置において、 前記一群の両端領域に位置する前記メモリセルのみ製造
    誤差が発生しても前記オーバーラップが理想値より幅狭
    となるように形成する半導体記憶装置の製造方法。
  19. 【請求項１９】 電荷を保持するＦＧが拡散層上に位置
    するＭＯＳトランジスタからなる複数のメモリセルが半
    導体基板に二次元状に配列されており、セル閾値が所定
    の書込基準以上となるまで複数の前記メモリセルの各々
    に個々に電荷を注入することで二値データをデータ書込
    し、全部のセル閾値が所定の消去基準以下となるまで所
    定の一群の前記メモリセルから前記半導体基板に一様に
    電荷を放出させることで二値データをデータ消去し、デ
    ータ消去した一群の前記メモリセルのうちセル閾値が所
    定の下限閾値以下のものには電荷を補充する基板消去方
    式の半導体記憶装置において、 半導体ウェハの表面にフォトレジストを塗布してレジス
    ト膜を形成し、このレジスト膜をパターニングして前記
    拡散層幅に対応した寸法のレジストパターンを形成し、
    このレジストパターンで前記拡散層を形成するとき、 このレジストパターンのレジスト膜の膜厚を所定範囲と
    して前記一群の両端領域で前記拡散層幅に対応するレジ
    ストパターンの寸法を理想値より幅狭とする半導体記憶
    装置の製造方法。
  20. 【請求項２０】 電荷を保持するＦＧが拡散層上に位置
    するＭＯＳトランジスタからなる複数のメモリセルが半
    導体基板に二次元状に配列されており、セル閾値が所定
    の書込基準以上となるまで複数の前記メモリセルの各々
    に個々に電荷を注入することで二値データをデータ書込
    し、全部のセル閾値が所定の消去基準以下となるまで所
    定の一群の前記メモリセルのＦＧからソース領域に一様
    に電荷を放出させることで二値データをデータ消去し、
    データ消去した一群の前記メモリセルのうちセル閾値が
    所定の下限閾値以下のものには電荷を補充するソース消
    去方式の半導体記憶装置において、 半導体ウェハの表面にフォトレジストを塗布してレジス
    ト膜を形成し、このレジスト膜をパターニングして前記
    拡散層幅に対応した寸法のレジストパターンを形成し、
    このレジストパターンで前記拡散層を形成するとき、 このレジストパターンのレジスト膜の膜厚を所定範囲と
    して前記一群の両端領域で前記拡散層幅に対応するレジ
    ストパターンの寸法を理想値より幅広とする半導体記憶
    装置の製造方法。
  21. 【請求項２１】 電荷を保持するＦＧが拡散層上に位置
    するＭＯＳトランジスタからなる複数のメモリセルが半
    導体基板に二次元状に配列されており、セル閾値が所定
    の書込基準以上となるまで複数の前記メモリセルの各々
    に個々に電荷を注入することで二値データをデータ書込
    し、全部のセル閾値が所定の消去基準以下となるまで所
    定の一群の前記メモリセルから前記半導体基板に一様に
    電荷を放出させることで二値データをデータ消去し、デ
    ータ消去した一群の前記メモリセルのうちセル閾値が所
    定の下限閾値以下のものには電荷を補充する基板消去方
    式の半導体記憶装置において、 半導体ウェハの表面にフォトレジストを塗布してレジス
    ト膜を形成し、このレジスト膜をフォトマスクでパター
    ニングして前記拡散層幅に対応した寸法のレジストパタ
    ーンを形成し、このレジストパターンで前記拡散層を形
    成するとき、 前記フォトマスクを前記一群の両端領域に位置する前記
    メモリセルの拡散層幅が理想値より幅狭となる形状に形
    成しておく半導体記憶装置の製造方法。
  22. 【請求項２２】 電荷を保持するＦＧが拡散層上に位置
    するＭＯＳトランジスタからなる複数のメモリセルが半
    導体基板に二次元状に配列されており、セル閾値が所定
    の書込基準以上となるまで複数の前記メモリセルの各々
    に個々に電荷を注入することで二値データをデータ書込
    し、全部のセル閾値が所定の消去基準以下となるまで所
    定の一群の前記メモリセルのＦＧからソース領域に一様
    に電荷を放出させることで二値データをデータ消去し、
    データ消去した一群の前記メモリセルのうちセル閾値が
    所定の下限閾値以下のものには電荷を補充するソース消
    去方式の半導体記憶装置において、 半導体ウェハの表面にフォトレジストを塗布してレジス
    ト膜を形成し、このレジスト膜をフォトマスクでパター
    ニングして前記拡散層幅に対応した寸法のレジストパタ
    ーンを形成し、このレジストパターンで前記拡散層を形
    成するとき、 前記フォトマスクを前記一群の両端領域に位置する前記
    メモリセルの拡散層幅が理想値より幅広となる形状に形
    成しておく半導体記憶装置の製造方法。
  23. 【請求項２３】 電荷を保持するＦＧが素子分離領域に
    オーバーラップしたＭＯＳトランジスタからなる複数の
    メモリセルが半導体基板に二次元状に配列されており、
    セル閾値が所定の書込基準以上となるまで複数の前記メ
    モリセルの各々に個々に電荷を注入することで二値デー
    タをデータ書込し、全部のセル閾値が所定の消去基準以
    下となるまで所定の一群の前記メモリセルから前記半導
    体基板に一様に電荷を放出させることで二値データをデ
    ータ消去し、データ消去した一群の前記メモリセルのう
    ちセル閾値が所定の下限閾値以下のものには電荷を補充
    する基板消去方式の半導体記憶装置において、 半導体ウェハの表面にフォトレジストを塗布してレジス
    ト膜を形成し、このレジスト膜をパターニングして前記
    オーバーラップに対応した寸法のレジストパターンを形
    成し、このレジストパターンで前記拡散層を形成すると
    き、 このレジストパターンのレジスト膜の膜厚を所定範囲と
    して前記一群の両端領域で前記オーバーラップに対応す
    るレジストパターンの寸法を理想値より幅広とする半導
    体記憶装置の製造方法。
  24. 【請求項２４】 電荷を保持するＦＧが素子分離領域に
    オーバーラップしたＭＯＳトランジスタからなる複数の
    メモリセルが半導体基板に二次元状に配列されており、
    セル閾値が所定の書込基準以上となるまで複数の前記メ
    モリセルの各々に個々に電荷を注入することで二値デー
    タをデータ書込し、全部のセル閾値が所定の消去基準以
    下となるまで所定の一群の前記メモリセルのＦＧからソ
    ース領域に一様に電荷を放出させることで二値データを
    データ消去し、データ消去した一群の前記メモリセルの
    うちセル閾値が所定の下限閾値以下のものには電荷を補
    充するソース消去方式の半導体記憶装置において、 半導体ウェハの表面にフォトレジストを塗布してレジス
    ト膜を形成し、このレジスト膜をパターニングして前記
    オーバーラップに対応した寸法のレジストパターンを形
    成し、このレジストパターンで前記拡散層を形成すると
    き、 このレジストパターンのレジスト膜の膜厚を所定範囲と
    して前記一群の両端領域で前記オーバーラップに対応す
    るレジストパターンの寸法を理想値より幅狭とする半導
    体記憶装置の製造方法。
  25. 【請求項２５】 電荷を保持するＦＧが素子分離領域に
    オーバーラップしたＭＯＳトランジスタからなる複数の
    メモリセルが半導体基板に二次元状に配列されており、
    セル閾値が所定の書込基準以上となるまで複数の前記メ
    モリセルの各々に個々に電荷を注入することで二値デー
    タをデータ書込し、全部のセル閾値が所定の消去基準以
    下となるまで所定の一群の前記メモリセルから前記半導
    体基板に一様に電荷を放出させることで二値データをデ
    ータ消去し、データ消去した一群の前記メモリセルのう
    ちセル閾値が所定の下限閾値以下のものには電荷を補充
    する基板消去方式の半導体記憶装置において、 半導体ウェハの表面にフォトレジストを塗布してレジス
    ト膜を形成し、このレジスト膜をフォトマスクでパター
    ニングして前記オーバーラップに対応した寸法のレジス
    トパターンを形成し、このレジストパターンで前記ＦＧ
    を形成するとき、 前記フォトマスクを前記一群の両端領域に位置する前記
    メモリセルのオーバーラップが理想値より幅広となる形
    状に形成しておく半導体記憶装置の製造方法。
  26. 【請求項２６】 電荷を保持するＦＧが素子分離領域に
    オーバーラップしたＭＯＳトランジスタからなる複数の
    メモリセルが半導体基板に二次元状に配列されており、
    セル閾値が所定の書込基準以上となるまで複数の前記メ
    モリセルの各々に個々に電荷を注入することで二値デー
    タをデータ書込し、全部のセル閾値が所定の消去基準以
    下となるまで所定の一群の前記メモリセルのＦＧからソ
    ース領域に一様に電荷を放出させることで二値データを
    データ消去し、データ消去した一群の前記メモリセルの
    うちセル閾値が所定の下限閾値以下のものには電荷を補
    充するソース消去方式の半導体記憶装置において、 半導体ウェハの表面にフォトレジストを塗布してレジス
    ト膜を形成し、このレジスト膜をフォトマスクでパター
    ニングして前記オーバーラップに対応した寸法のレジス
    トパターンを形成し、このレジストパターンで前記ＦＧ
    を形成するとき、 前記フォトマスクを前記一群の両端領域に位置する前記
    メモリセルのオーバーラップが理想値より幅狭となる形
    状に形成しておく半導体記憶装置の製造方法。
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