JP2001154913A - 主記憶制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 複数のバンクで構成される主記憶にアクセス
を行う主記憶制御装置において、より少ない論理物量で
最適な主記憶アクセスを実現する。 【解決手段】 プロセッサ１と複数バンク構成の主記憶
３との間に介在する主記憶制御装置２において、各バン
ク対応の主記憶アクセスリクエストを保持するリクエス
トキュー１１ａから１１ｄと、個々のバンクのビシーを
検出するバンクビジー制御回路１２ａから１２ｄと、主
記憶アクセスリクエストのバンク番号を到着順に保持す
るプライオリティキューを備えたプライオリティ制御回
路１０を設け、プライオリティキュー内のバンク番号か
ら、当該バンク番号にて特定されるバンクがバンクビジ
ー状態でなく、かつ時間的に最も過去にプライオリティ
キューに入力されたバンク番号を選択し、当該バンク番
号に対応するリクエストキュー内の主記憶アクセスリク
エストをセレクタ１３で選択して実行させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、主記憶制御技術に
関し、特に、複数のバンクで構成された主記憶のアクセ
ス制御等に適用して有効な技術に関する。

【０００２】

【従来の技術】大量のデータを処理する高速計算機にお
いて、演算処理性能に見合った主記憶データ転送を行う
ための主記憶制御を実現する方式として、独立にアクセ
ス可能な複数のバンクで主記憶を構成し、各バンクへパ
イプライン的にアクセスを行う方式が一般的に用いられ
ている。このような複数のバンクを制御する装置におい
ては、バンク間のアクセス優先度を決定する方式が主記
憶アクセス性能を決定する重要な要素となる。例えば、
特開平７−２５３９２３号公報の従来技術に記載がある
ように、主記憶アクセスリクエストが主記憶制御装置に
到着した順番に高い優先度を与える方式や、特開平１１
−８５６０５号公報の従来技術に記載があるように、バ
ンク間に均等な優先度をＬＲＵ制御によって与える方式
などが用いられる。

【０００３】通常、リクエストの到着順に制御を行う方
式がＬＲＵ制御を行う方式に比べて性能が良い場合が多
い。しかし、到着順方式はバンク数が多い場合や、主記
憶制御装置に置かれる主記憶アクセスリクエストを蓄え
るキューのエントリ数が多い場合においては、バンク間
のアクセス優先度を決定する論理の規模が巨大化してし
まうため実現が困難となる。特に近年においては、プロ
セッサの演算処理性能の上昇が著しいため、主記憶性能
を上昇させるためにはバンク数を増加させる必要性が増
しており、したがって、性能的にはやや劣るがより簡単
な論理規模で実現できるＬＲＵ制御方式、または、さら
に単純化した制御方式を用いざるを得ない傾向が増大し
ている。

【０００４】

【発明が解決しようとする課題】前出の特開平７−２５
３９２３号公報の従来技術においては、リクエストの到
着順序の情報を到着番号の形式でリクエストを蓄えるキ
ューのエントリ毎に保持している。このため、リクエス
トを主記憶に発行する際に到着番号を更新するために、
全エントリー間に相互の到着番号をやりとりするための
信号を配線する必要がある。したがって、エントリー数
が増加すると、信号配線量はエントリー数の２乗に比例
して増加する。また、各エントリーからバンク対応の資
源へ到着順序の情報を伝達しているため、エントリー
数、バンク数が増加すると、その積に比例して信号配線
量が増加する。

【０００５】また、リクエストの到着順序の情報を到着
番号の形式で保持しているため、バンクビジー状態のバ
ンクを除外した上で、最も早く到着したリクエストを選
択するためには、バンク数の２乗に比例した数の大小比
較器が必要となる。このように、前記従来技術において
バンク数、エントリ数が増大した場合においてリクエス
トの到着順に優先制御を行うためには大幅な論理規模の
増大を招く。

【０００６】本発明の目的は、より少ない論理回路、よ
り少ない論理間配線、および、より少ない論理段数等の
論理物量で、バンク間のアクセス優先度をリクエストの
到着順に管理する主記憶制御技術を提供することにあ
る。

【０００７】本発明の他の目的は、より少ない論理回
路、より少ない論理間配線、および、より少ない論理段
数等の論理物量で、主記憶アクセスのレイテンシを最小
にすることが可能な主記憶制御技術を提供することにあ
る。

【０００８】

【課題を解決するための手段】本発明の主記憶制御技術
においては、リクエストの到着順序の情報を蓄えるため
に、リクエストを蓄えるキューとは別個に、到着したリ
クエストのバンク番号を記録するキューを設ける。この
キューはリクエストが入力した順序を保存するように動
作する。すなわち、キュー内のリクエストを取り出す場
合には、そのリクエストよりも上に積まれた、すなわ
ち、時間的に後から来たリクエストを一つずつ下に移動
し、キュー内に隙間無く整列し直す操作を行う。入力時
には上から順に積む。

【０００９】このように制御することで、キューの最も
下にあるバンク番号のリクエストが、最も過去に到着し
たリクエストを示していることになり、このリクエスト
の優先度を最高とすれば、容易にリクエストの到着順で
優先度を決めることができる。もし、キューの最も下に
あるバンクがバンクビジーの状態であれば、下から２番
目の優先度を最高とすればよい。もし、このバンクもバ
ンクビジーであれば、同様の手順で下から順番にバンク
ビジーでないバンクを探すことで、目的とする優先度制
御を実現することができる。

【００１０】上記手段では、到着したリクエストのバン
ク番号を記録するキュー間での情報の授受は隣接した場
合に限定されるので、信号配線量はエントリー数に比例
して増加するのみである。また、到着したリクエストの
バンク番号を記録するキューの内容から目的とするバン
クの番号を検索する際には、バンク番号の情報を２進数
にエンコードした形で扱うため、エントリー数、バンク
数が増加しても、信号配線量はその積に比例するのでは
なく、バンク数の対数とエントリー数の積に比例して増
加する。したがって、本発明では前記従来技術に比較し
てより少ない論理回路、より少ない論理間配線、およ
び、より少ない論理段数で、目的とする優先度制御を実
現することができる。

【００１１】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００１２】（第１の実施の形態）図１は本発明の一実
施の形態による主記憶制御装置を備える情報処理システ
ムの構成の一例を示すブロック図、図２は、本実施の形
態の主記憶制御装置におけるプライオリティ制御回路の
構成の一例を示すブロック図、図３は、本実施の形態の
主記憶制御装置におけるプライオリティキュー制御回路
の構成の一例を示すブロック図である。

【００１３】図１、図２、図３中、１はプロセッサ、２
は主記憶制御装置、３は主記憶、１０はプライオリティ
制御回路、１１ａから１１ｄはリクエストキュー、１２
ａから１２ｄはバンクビジー制御回路、１３はセレク
タ、１４、１５はリクエストラッチ、２０はバンクビジ
ーカウンタ、２１はデクリメンタ、３０はプライオリテ
ィキュー制御回路、３１ａから３１ｅはプライオリティ
キュー、３２ａから３２ｅ、３３ａから３３ｅ、３５は
セレクタ、３４はプライオリティエンコーダ、４０ａか
ら４０ｅはプライオリティキュー入力選択回路、４１は
カウンタ、４２は加減算器、Ｌ１、Ｌ２、Ｌ３ａからＬ
３ｄ、Ｌ４、Ｌ７、Ｌａ１からＬａ５、Ｌｂ１からＬｂ
５、Ｌｃ１からＬｃ５、Ｌ２０は信号線である。図４は
プライオリティキュー入力選択回路４０ａから４０ｅの
動作の一例を説明した表であり、図５はプライオリティ
エンコーダ３４の動作の一例を説明した表である。

【００１４】図１において、主記憶制御装置２はプロセ
ッサ１より主記憶アクセスリクエストを受け取る。図１
ではプロセッサは１個であるが複数個でも構わない。ま
た、プロセッサの代わりにプロセッサからの主記憶アク
セスリクエストを仲介する制御装置であっても構わない
し、入出力制御装置でも構わないし、他のシステムとの
通信を制御する装置であっても構わないし、その他いか
なる種類の主記憶アクセスリクエストを発行する装置で
あってもよい。

【００１５】プロセッサ１より受け取った主記憶アクセ
スリクエストは最初にリクエストラッチ１４に入力され
る。そして、アクセスする主記憶アドレスに対応するバ
ンク番号（たとえば、主記憶アドレスの下位ｎビットを
バンク番号とすることで、２ⁿ 個のバンクが割り当てら
れる）に応じて、リクエストキュー１１ａから１１ｄの
何れか１つに格納される。なお、本実施の形態ではバン
ク数を４個としているが、これ以外に２個以上のいかな
るバンク数であってもよい。また、リクエストキュー１
１ａから１１ｄはバンクに個別に設けているが、複数の
バンクでキューを共用できるような構成であっても構わ
ない。主記憶アクセスリクエストがリクエストキュー１
１ａから１１ｄに格納される際、同時に、信号線Ｌ１に
よってプライオリティ制御回路１０にも入力が行われ
る。そして後述するプライオリティ制御回路１０の機能
によってセレクタ１３を信号線Ｌ２を介して制御し、リ
クエストキュー１１ａから１１ｄの何れかのバンクのリ
クエストを選択し、リクエストラッチ１５に主記憶アク
セスリクエストを出力する。

【００１６】この際、信号線Ｌ４を介してバンクアクセ
ス情報がバンクビジー制御回路１２ａから１２ｄに伝達
され、該当するバンクについてバンクビジー情報が更新
される。すなわち、バンクビジーサイクルを示す数値が
バンクビジー制御回路１２ａから１２ｄ内のバンクビジ
ーカウンタ２０に設定される。

【００１７】各バンクを構成するメモリ素子の内部動作
特性等に応じて、アクセス時のサイクルから、あるサイ
クル数分の間はアクセス禁止とすることが必要な場合が
あり、バンクビジーカウンタ２０に設定される前記数値
は、このアクセス禁止サイクル数の間はビジーとするた
めに設定される。

【００１８】各々のバンクビジー制御回路１２ａから１
２ｄにおいては、バンクビジーカウンタ２０に「０」以
上の値が設定されると、１サイクルに１回、バンクビジ
ーカウンタ２０の内容をデクリメンタ２１によって値１
だけ減じ、再びバンクビジーカウンタ２０に格納する。
減算の結果、バンクビジーカウンタ２０の内容が値０に
なった場合にはこれ以上の減算は行わない。バンクビジ
ーカウンタ２０の内容が値０となったことは、該当する
バンクがアクセス可能な状態、すなわち、バンクビジー
でない状態であることを示し、この時該当するバンクの
信号線Ｌ３ａからＬ３ｄには値１が出力される。もし、
該当するバンクがバンクビジーである場合には、信号線
Ｌ３ａからＬ３ｄには値０が出力される。

【００１９】なお、本実施の形態においては、各々のバ
ンクについてバンクビジー制御回路を１個としている
が、これを複数個設置しても構わない。複数個設置する
ことで主記憶がＤＲＡＭの場合やＳＤＲＡＭの場合に対
しても本実施の形態を適用可能である。また、ＳＤＲＡ
ＭやＲＤＲＡＭを使用する際、そのデータ授受のバース
ト長が１以上の場合でもバンクビジー制御回路を追加す
ることで本実施の形態は適用可能である。

【００２０】また、以下の説明においては、主記憶３の
バンク０はリクエストキュー１１ａ、バンクビジー制御
回路１２ａ、信号線Ｌ３ａに対応するとし、バンク１は
リクエストキュー１１ｂ、バンクビジー制御回路１２
ｂ、信号線Ｌ３ｂに対応するとし、以下同様とする。

【００２１】リクエストラッチ１５に格納された主記憶
アクセスリクエストはリクエストのバンク番号に応じて
主記憶３のバンク０からバンク３の何れかをアクセスす
る。そしてリクエストが主記憶読み出しであった場合に
は、対応するデータをプロセッサ１へ返送する。なお、
本実施の形態ではデータ返送のための機構は図示してい
ない。

【００２２】次に図２、図３、図４、図５を用いて、プ
ライオリティ制御回路１０のプライオリティ制御、すな
わち、リクエストキュー１１ａから１１ｄに格納されて
いるどのリクエストを選択するかの詳細について説明を
行う。前述のように、主記憶アクセスリクエストがリク
エストキュー１１ａから１１ｄに格納される際、同時
に、信号線Ｌ１によってプライオリティ制御回路１０に
も入力が行われる。そして、プライオリティキュー制御
回路３０により、信号線Ｌａ１からＬａ５を介してセレ
クタ３２ａから３２ｅが制御され、プライオリティキュ
ー３１ａから３１ｅの何れか１つに該主記憶アクセスリ
クエストのバンク番号が入力される。

【００２３】なお、図２以下ではプライオリティキュー
は、簡単のため５面（エントリ）として図示、説明して
いるが、本来はリクエストキュー１１ａから１１ｄに格
納できる総リクエスト数と同数のエントリを用意するこ
とが望ましい。同数未満の場合には、プライオリティキ
ュー３１ａから３１ｅの全てに有効なリクエストが格納
された場合に、主記憶制御装置２はプロセッサ１から新
たなリクエストを受け付けられない状態に陥る。同数以
上を用意すれば、主記憶制御装置２のリクエストキュー
１１ａから１１ｄの何れかが飽和した場合に、プロセッ
サ１に対して新たなリクエストの送出停止を要求すると
いう通常の制御に変更を加える必要が無く、したがっ
て、プライオリティキューとリクエストキューはエント
リを同数を用意することが望ましい。ただし、同数用意
しない場合でも前述のように、プロセッサ１に対して新
たなリクエストの送出停止要求を追加制御することで本
実施の形態を適用することは可能である。

【００２４】次に、プライオリティキュー３１ａから３
１ｅに存在する主記憶アクセスリクエストから、どのバ
ンクのリクエストを選択するかについて次に説明を行
う。プライオリティキュー３１ａから３１ｅの保持する
バンク番号の情報は信号線Ｌｂ１からＬｂ５を介して、
セレクタ３３ａから３３ｅに伝達される。セレクタ３３
ａから３３ｅは信号線Ｌｂ１からＬｂ５の示すバンク番
号に基づいて、各々が信号線Ｌ３ａからＬ３ｄの何れか
を選択して信号線Ｌｃ１からＬｃ５に出力を行う。プラ
イオリティキュー３１ａを例にとって説明すると、プラ
イオリティキュー３１ａの保持するバンク番号が「０」
である場合には、セレクタ３３ａは信号線Ｌ３ａを信号
線Ｌｃ１に出力し、バンク番号が「１」である場合に
は、セレクタ３３ａは信号線Ｌ３ｂを信号線Ｌｃ１に出
力し、バンク番号が「２」である場合には、セレクタ３
３ａは信号線Ｌ３ｃを信号線Ｌｃ１に出力し、バンク番
号が「３」である場合には、セレクタ３３ａは信号線Ｌ
３ｄを信号線Ｌｃ１に出力し、プライオリティキュー３
１ａに有効なリクエストが存在しない場合には、セレク
タ３３ａは値「０」を信号線Ｌｃ１に出力する。

【００２５】信号線Ｌｃ１からＬｃ５はプライオリティ
エンコーダ３４に入力される。プライオリティエンコー
ダ３４の動作を図５を用いて説明する。プライオリティ
エンコーダ３４に入力される信号線Ｌｃ１の信号が値
「１」であった場合には、信号線Ｌ７には値「１」が設
定され、これによりセレクタ３５は信号線Ｌｂ１を選択
して信号線Ｌ２に出力する。これは、プライオリティキ
ュー３１ａの保持するバンク番号が信号線Ｌ２に出力さ
れることを意味し、すなわち、プライオリティキュー３
１ａの示すバンク番号のリクエストがリクエストキュー
１１ａから１１ｄの中から選択され、主記憶アクセスを
行うことを意味する。

【００２６】もし、プライオリティエンコーダ３４に入
力される信号線Ｌｃ１の信号が値「０」であり、かつ、
信号線Ｌｃ２の信号が値「１」であった場合には、信号
線Ｌ７には値「２」が設定され、これは最終的には、プ
ライオリティキュー３１ｂの示すバンク番号のリクエス
トがリクエストキュー１１ａから１１ｄの中から選択さ
れ、主記憶アクセスを行うことを意味する。同様にし
て、信号線Ｌｃ１、Ｌｃ２の信号が値「０」であり、か
つ、信号線Ｌｃ３の信号が値「１」であった場合には、
プライオリティキュー３１ｃの示すバンク番号が選択さ
れ、信号線Ｌｃ１からＬｃ３の信号が値「０」であり、
かつ、信号線Ｌｃ４の信号が値「１」であった場合に
は、プライオリティキュー３１ｄの示すバンク番号が選
択され、信号線Ｌｃ１からＬｃ４の信号が値「０」であ
り、かつ、信号線Ｌｃ５の信号が値「１」であった場合
には、プライオリティキュー３１ｅの示すバンク番号が
選択され、信号線Ｌｃ１からＬｃ５全ての信号が値
「０」であった場合には、どのバンクも選択されないこ
とが信号線Ｌ２に出力される。

【００２７】以上の動作により、プライオリティキュー
３１ａから３１ｅに格納されている有効なリクエストに
ついて、下から順番にバンクビジーでないバンク番号が
検索され、最も下にあるバンクビジーでないバンク番号
が信号線Ｌ２に出力される。この際、リクエストキュー
１１ａから１１ｄにおいて、各々のバンクについて時間
的順序を保存してリクエストの入出力を行えば、時間的
に最も過去に到着したリクエストでバンクビジーでない
リクエストを選択することができる。

【００２８】なお、本発明では、各々のバンク内部にお
いて時間的順序を保存する必要はないため、各々のバン
クにおいて時間的順序を保存しない入出力を行う場合に
ついても本実施の形態を適用することは可能である。例
えば、主記憶がＤＲＡＭやＳＤＲＡＭ等の場合に同一Ｒ
ＯＷアドレスのリクエストを連続して発行することで、
ＤＲＡＭでは比較的長時間必要なバンクビジーの影響を
軽減することができるが、このために同一バンクのリク
エストの時間的順序を変更したい場合でも本実施の形態
を適用可能である。

【００２９】また、本実施の形態においては、プライオ
リティ制御回路１０を主記憶制御装置２に１個としてい
るが、各々のバンクについてバンクビジー制御回路を複
数個設置した場合には、複数個としてもよい。バンクビ
ジー制御回路を複数個設置することで、主記憶がＤＲＡ
Ｍの場合やＳＤＲＡＭの場合に必要となるＲＡＳ信号や
ＣＡＳ信号の発行タイミングを制御可能となり、本実施
の形態を主記憶がＤＲＡＭの場合やＳＤＲＡＭの場合に
対しても適用可能となる。

【００３０】次に、プライオリティキュー制御回路３０
の機能について説明を行う。先に述べたように、主記憶
アクセスリクエストがリクエストキュー１１ａから１１
ｄに格納される際、同時に、信号線Ｌ１によってプライ
オリティキュー制御回路３０にバンク番号が伝達され
る。そして、リクエストキュー１１ａから１１ｄの中か
ら主記憶アクセスリクエストが発行される際には、リク
エストに対応するプライオリティキュー３１ａから３１
ｅの番号が信号線Ｌ７を介してプライオリティキュー制
御回路３０に伝達される。信号線Ｌ１、信号線Ｌ７は加
減算器４２に接続されており、信号線Ｌ１によって主記
憶アクセスリクエストがリクエストキュー１１ａから１
１ｄに格納されたことが伝達された場合、加減算器４２
はカウンタ４１の内容に１を加え、信号線Ｌ７によって
リクエストキュー１１ａから１１ｄから主記憶アクセス
リクエストが発行されたことが伝達された場合、加減算
器４２はカウンタ４１の内容から１を減じて、その結果
を信号線Ｌ２０を介してカウンタ４１へ格納する。な
お、初期状態ではカウンタ４１の内容は値「０」に設定
される。

【００３１】また、プライオリティキュー入力選択回路
４０ａから４０ｅには信号線Ｌ１、信号線Ｌ７、信号線
Ｌ２０が接続されており、これらの信号線の値に応じて
信号線Ｌａ１からＬａ５の出力を図４に示したように変
化させる。図４の動作によって、プライオリティキュー
入力選択回路４０ａから４０ｅは次のように機能する。

【００３２】第１に、信号線Ｌ１、信号線Ｌ７がリクエ
ストの入出力が無かったことを示した場合には、プライ
オリティキュー入力選択回路４０ａから４０ｅはプライ
オリティキュー３１ａから３１ｅに保持された状態をそ
のまま維持する。

【００３３】第２に、信号線Ｌ１はリクエストの入力が
あったことを示したが、信号線Ｌ７はリクエストの出力
がなかったことを示した場合には、プライオリティキュ
ー入力選択回路４０ａから４０ｅは、プライオリティキ
ュー３１ａから３１ｅの空きキューのうち最も下方に存
在するキューに入力されたリクエストのバンク番号を登
録する。例えば、プライオリティキュー３１ａから３１
ｃにはリクエストが登録されていて、プライオリティキ
ュー３１ｄから３１ｅが空いている場合には、プライオ
リティキュー３１ｄに登録を行う。

【００３４】第３に、信号線Ｌ１はリクエストの入力が
なかったことを示したが、信号線Ｌ７はリクエストの出
力があったことを示した場合には、プライオリティキュ
ー入力選択回路４０ａから４０ｅは、信号線Ｌ７の示す
リクエストのプライオリティキューの内容を抹消し、そ
れよりも上方のキューの内容を１つずつ下方に移動す
る。例えば、プライオリティキュー３１ａから３１ｄに
リクエストが登録されていて、信号線Ｌ７の示すリクエ
ストがプライオリティキュー３１ｂであった場合には、
プライオリティキュー３１ｂの抹消を行い、プライオリ
ティキュー３１ｃから３１ｄの内容をそれぞれ、プライ
オリティキュー３１ｂから３１ｃに移動する。

【００３５】第４に、信号線Ｌ１はリクエストの入力が
あったことを示し、かつ、信号線Ｌ７もリクエストの出
力があったことを示した場合には、プライオリティキュ
ー入力選択回路４０ａから４０ｅは、信号線Ｌ１が示す
リクエストの登録と信号線Ｌ７の示すリクエストの抹消
を同時に行う。例えば、プライオリティキュー３１ａか
ら３１ｃにリクエストが登録されていて、信号線Ｌ７の
示すリクエストがプライオリティキュー３１ｂであった
場合には、プライオリティキュー３１ａはそのまま保持
され、プライオリティキュー３１ｂにはプライオリティ
キュー３１ｃの内容が移動され、プライオリティキュー
３１ｃには信号線Ｌ１が示すリクエストの登録が行われ
る。プライオリティキュー３１ｄから３１ｅは空いてい
る状態がそのまま保持される。

【００３６】前述の、リクエストキュー１１ａから１１
ｄにおいて、各々のバンクについて時間的順序を保存し
てリクエストの入出力を行うという仮定が満たされてい
る場合には、上記の説明で明らかなように、信号線Ｌ１
が示すリクエストの登録は常にプライオリティキュー３
１ａから３１ｅの最上部に行われるため、プライオリテ
ィキュー３１ａから３１ｅには下からリクエストの到着
順にならんでおり、どのように信号線Ｌ７の示すリクエ
ストを取り出してもこの順序関係が崩れることはない。

【００３７】リクエストキュー１１ａから１１ｄにおい
て、各々のバンクについて時間的順序を保存してリクエ
ストの入出力を行うという仮定が満たされない場合に
は、プライオリティキュー３１ａから３１ｅの順序は保
存されない。しかしこのような場合でも、異なるバンク
間においては、そのバンクにおいて最も過去に到着した
リクエストに注目すれば、バンク間のリクエストの順序
関係が崩れることはない。

【００３８】図１４に上記で説明した本実施の形態のプ
ライオリティ制御の動作の一例を示す。図１４中にはリ
クエストラッチ１４、１５および、プライオリティキュ
ー３１ａから３１ｅのみ図示しており、時刻ｔ＝０から
ｔ＝７までの８サイクルについて１サイクル毎の動作を
示している。この例においてはバンク数は８個であると
仮定しており、各バンクのバンクビジー時間は３サイク
ルと仮定している。つまり、あるバンクにアクセスする
と、同一のバンクにアクセス可能となるのは３サイクル
後である。そして、ｔ＝０の状態ではすべてのバンクに
ついてバンクビジーではないと仮定している。

【００３９】さて、ｔ＝０の状態ではプライオリティキ
ュー３１ａにはバンク番号０が格納されており、プライ
オリティキュー３１ｂにはバンク番号１が格納されてお
り、プライオリティキュー３１ｃにはバンク番号１が格
納されており、プライオリティキュー３１ｄにはバンク
番号２が格納されており、プライオリティキュー３１ｅ
には有効なリクエストは格納されていない。これは、リ
クエストキュー１１ａに１個のリクエストが存在し、リ
クエストキュー１１ｂには２個のリクエストが存在し、
リクエストキュー１１ｃには１個のリクエストが存在
し、リクエストキュー１１ｄ、１１ｅ、１１ｆ、１１
ｇ、１１ｈにはリクエストが存在していないことを示
す。なお、リクエストキュー１１ｅ、１１ｆ、１１ｇ、
１１ｈはバンク４からバンク７に対応するリクエストキ
ューであり、図１には図示されていないが、図１４の説
明のために存在するとして扱う。

【００４０】ｔ＝０ではプライオリティキュー３１ａに
格納されていたバンク番号０のリクエストが主記憶アク
セスリクエストとして選択され、この情報が信号線Ｌ２
によってセレクタ１３に伝えられ、ｔ＝１でリクエスト
キュー１１ａからリクエストラッチ１５に移動する。同
時に、ｔ＝０においてリクエストラッチ１４に格納され
ていたバンク番号３のリクエストは、ｔ＝１でリクエス
トキュー１１ｄに格納され、かつ、プライオリティキュ
ーにも登録される。

【００４１】ｔ＝１においては、信号線Ｌ１によってバ
ンク番号３の登録が伝達され、信号線Ｌ７によってプラ
イオリティキュー３１ａの抹消が伝達された結果、図１
４のｔ＝１のような状態になる。さらに、ｔ＝２では信
号線Ｌ１によってバンク番号４の登録が伝達され、信号
線Ｌ７によってプライオリティキュー３１ａの抹消が伝
達される。ｔ＝２の状態では最も到着順の早いリクエス
トはプライオリティキュー３１ａに存在するバンク番号
１のリクエストであるが、このバンクはｔ＝１で主記憶
アクセスを行うリクエストとして選択されたため、ｔ＝
２ではバンクビジー状態にあり、したがって、次に到着
順の早いプライオリティキュー３１ｂのバンク番号２の
リクエストが主記憶アクセスリクエストとして選択され
る。バンクビジーサイクルは３サイクルであるため、ｔ
＝３でもプライオリティキュー３１ａのバンク番号１の
リクエストは選択されず、このサイクルにおいて次に到
着順の早い、プライオリティキュー３１ｂのバンク番号
３のリクエストが主記憶アクセスリクエストとして選択
される。ｔ＝４でバンク番号１のバンクビジー状態が解
除されるため、このサイクルではプライオリティキュー
３１ａが主記憶アクセスリクエストとして選択され、ｔ
＝５でリクエストラッチ１５に格納される。以下、ｔ＝
５、ｔ＝６、ｔ＝７ではどのバンクもビジーでないた
め、プライオリティキュー３１ａが主記憶アクセスリク
エストとして選択され、次のサイクルでリクエストラッ
チ１５に格納される。

【００４２】これまでの説明で明らかなように、本実施
の形態によれば、リクエストキュー１１ａから１１ｄに
格納されたリクエストを、バンクビジーを考慮した上で
リクエストの到着順に主記憶３へアクセスを行うことが
でき、このようにして最適なバンク間プライオリティ制
御を実現することが可能となる。

【００４３】（第２の実施の形態）次に、本発明の主記
憶制御装置の第２の実施の形態について説明を行う。本
第２の実施の形態は第１の実施の形態の変形であり、第
１の実施の形態よりも論理規模を縮小する必要がある場
合、あるいは、最大論理段数の制限のために第１の実施
の形態をそのまま使用できない場合にも、最適なバンク
間プライオリティ制御を実現することを目的とする。

【００４４】図６は本発明の一実施の形態による主記憶
制御装置を備える情報処理システムの構成の一例を示す
ブロック図であり、図７はプライオリティ制御回路の構
成の一例を示すブロック図であり、図８は第２プライオ
リティ回路の構成の一例を示すブロック図であり、図９
はプライオリティキュー制御回路の構成の一例を示すブ
ロック図であり、図１５は第２プライオリティ回路の動
作の一例を解説した表である。図６中、図１と同一の参
照番号を持つ構成要素は第１の実施の形態と同じ機能を
持ち、図７中、図２と同一の参照番号を持つ構成要素は
第１の実施の形態と同じ機能を持ち、図９中、図３と同
一の参照番号を持つ構成要素は第１の実施の形態と同じ
機能を持つ。以下では各々、第１の実施の形態と異なる
機能についてのみ説明を行う。

【００４５】図６中、１６はプライオリティ制御回路、
Ｌ５ａからＬ５ｄは信号線であり、図７中、３６はプラ
イオリティキュー制御回路、５０は第２プライオリティ
回路、Ｌ６は信号線であり、図８中、５３ａから５３ｄ
はバンク番号生成回路、５４ａから５４ｄは分散プライ
オリティ回路、５６はエンコーダ、５５ａｂ、５５ｃ
ｄ、６４は論理和回路、６０、６１は排他的論理和回
路、６２、６３、６６、６７は論理積回路、６５は論理
否定回路、Ｌ１２ａからＬ１２ｄ、Ｌ１４ａからＬ１４
ｄ、Ｌ１５ａからＬ１５ｄ、Ｌ１６ａｂからＬ１６ｃｄ
は信号線であり、図９中、４３ａから４３ｅは比較器、
Ｌ２１、Ｌｄ１からＬｄ５は信号線である。

【００４６】図６では図１に信号線Ｌ５ａからＬ５ｄが
追加されている。主記憶アクセスリクエストがリクエス
トキュー１１ａから１１ｄの何れか１つに格納される
と、リクエストキュー１１ａから１１ｄにリクエストが
存在するか存在しないかについての情報が、信号線Ｌ５
ａからＬ５ｄを介してプライオリティ制御回路１６に伝
達され、図７中の第２プライオリティ回路５０へ伝達さ
れる。

【００４７】図７で示されるプライオリティ制御回路１
６は、第１の実施の形態において図２で示されたプライ
オリティ制御回路１０と次の点で異なる。図２において
は、プライオリティキュー３１ａから３１ｅに１対１に
対応して、セレクタ３３ａから３３ｅが存在していた
が、図７では、プライオリティキュー３１ｄから３１ｅ
に対応するセレクタ３３ｄから３３ｅが存在していな
い。第１の実施の形態では、プライオリティキュー３１
ａから３１ｅと同数のセレクタ３３ａから３３ｅを用意
する必要があり、したがって、プライオリティエンコー
ダ３４、および、セレクタ３５は、プライオリティキュ
ー３１ａから３１ｅの個数と等しい数の入力信号を処理
する必要が存在したが、本実施の形態では、プライオリ
ティキュー３１ａから３１ｅの個数とセレクタ３３ａか
ら３３ｃの個数とを独立に選択することが可能であり、
これにより論理規模の縮小、論理段数および論理配線数
の削減が可能となる。なお、本実施の形態において、プ
ライオリティキュー３１ａから３１ｅの個数とセレクタ
３３ａから３３ｃの個数とを同数としてもよいことは言
うまでもない。

【００４８】また、後述するように、本実施の形態で
は、第２プライオリティ回路５０を設けたことにより、
信号線Ｌ３ａからＬ３ｄによって伝達され、セレクタ３
３ａから３３ｃに入力が行われるバンクビジー情報は不
完全であってもよい。信号線Ｌ３ａからＬ３ｄによって
第２プライオリティ回路５０に伝達されるバンクビジー
情報が完全であれば、セレクタ３３ａから３３ｃには不
完全なバンクビジー情報のみでも本実施の形態は正しい
論理動作を行うことが可能である。これにより、例え
ば、成立頻度は少ないが論理段数が多く必要なバンクビ
ジー情報の論理経路を短縮することが可能となり、さら
に論理規模の縮小、論理段数および論理配線数の削減が
可能となる。

【００４９】このように論理を構成しても、最適なバン
クを選択する機能はほとんど損なわれない。第１に、プ
ライオリティキュー３１ｄから３１ｅに対応するセレク
タ３３ｄから３３ｅが存在していないとしても、これら
のリクエストが選択されるということは、リクエストキ
ューに到着してあまり時間を経過していないリクエスト
が選択されるということであり、そのようなリクエスト
の選択が最適でなかったとしても、もともとリクエスト
キューにおいて待ち時間が短いリクエストの間の選択で
あり、全体の性能への影響は大きくない。第２に、信号
線Ｌ３ａからＬ３ｄによって伝達され、セレクタ３３ａ
から３３ｃに入力が行われるバンクビジー情報は不完全
であったとしても、不完全な頻度の割合が小さければ性
能への影響は小さい。すなわち、後述のように、第２プ
ライオリティ回路５０は信号線Ｌ６に示されるバンクの
リクエストが実際に発行可能な場合には、信号線Ｌ２に
信号線Ｌ６の情報をそのまま出力し、信号線Ｌ６に示さ
れるバンクのリクエストが実際には発行できなかった場
合のみ、代替リクエストを信号線Ｌ２に出力する。代替
リクエストは必ずしも最適ではないため、この場合には
リクエストの待ち時間に悪影響を与える可能性がある。
しかし、成立頻度は少ないが論理段数が多く必要なバン
クビジー情報の論理経路が存在する場合には、主記憶制
御装置そのものの動作周波数を低くせざるを得ないた
め、システム全体としての性能はかえって悪化する可能
性がある。本実施の形態によれば、そのような論理経路
が装置全体の動作周波数を律速する事態から回避可能と
なる。

【００５０】さて、図７ではプライオリティキュー３１
ｄから３１ｅに対応するセレクタ３３ｄから３３ｅが存
在していないため、これらのリクエストが本来選択され
るべき場合に対しては、信号線Ｌ６には正しいバンク番
号が出力されない。また、前述のように信号線Ｌ３ａか
らＬ３ｄによってセレクタ３３ａから３３ｃに入力が行
われるバンクビジー情報が不完全な場合にも信号線Ｌ６
には正しいバンク番号が出力されない。信号線Ｌ６の不
完全なバンク番号を修正するのが第２プライオリティ回
路５０の機能である。第２プライオリティ回路５０の動
作をまとめた表は図１５に示されており、以下、図８、
図１５を用いて第２プライオリティ回路５０の動作を説
明する。

【００５１】図８において、信号線Ｌ５ａからＬ５ｄに
よって、リクエストキュー１１ａから１１ｄにリクエス
トが存在するか否かの情報が伝達される。リクエストが
存在する場合には値「１」が伝達され、存在しない場合
には値「０」が伝達される。また信号線Ｌ３ａからＬ３
ｄによって、バンク０からバンク３のバンクビジーの完
全な情報が伝達される。バンクビジーでない場合には値
「１」が伝達され、バンクビジーの場合には値「０」が
伝達される。

【００５２】これらの信号線は分散プライオリティ回路
５４ａから５４ｄに入力され、各々、論理積回路６７で
論理積がとられ、信号線Ｌ１５ａからＬ１５ｄに出力さ
れる。信号線Ｌ１５ａからＬ１５ｄは、各バンクにおい
て、発行可能なリクエストが存在するか否かを示してい
る。信号線Ｌ１５ａからＬ１５ｄはバンク間の優先度判
定のため、以下のようにして分散プライオリティ回路５
４ａから５４ｄに入力される。信号線Ｌ１５ａは分散プ
ライオリティ回路５４ｂに、信号線Ｌ１５ｂは分散プラ
イオリティ回路５４ａに、信号線Ｌ１５ｃは分散プライ
オリティ回路５４ｄに、信号線Ｌ１５ｄは分散プライオ
リティ回路５４ｃに、それぞれ入力される。また、信号
線Ｌ１５ａと信号線Ｌ１５ｂの論理和が論理和回路５５
ａｂによってとられ、分散プライオリティ回路５４ｃお
よび分散プライオリティ回路５４ｄに入力される。そし
て、信号線Ｌ１５ｃと信号線Ｌ１５ｄの論理和が論理和
回路５５ｃｄによってとられ、分散プライオリティ回路
５４ａおよび分散プライオリティ回路５４ｂに入力され
る。

【００５３】さて、前記信号線Ｌ６の示すバンク番号の
値は、分散プライオリティ回路５４ａから５４ｄに入力
される。信号線Ｌ６の示すバンク番号の値は２進数で表
現されており、２進数の上位の桁のビットが排他的論理
和回路６０に入力され、下位の桁のビットが排他的論理
和回路６１に入力される。信号線Ｌ６の示すバンク番号
が有効でない場合、例えば、セレクタ３５が信号線Ｌｂ
１からＬｂ３のどの信号も選択しなかった場合でも、信
号線Ｌ６の信号を２進数の値として、以下の動作は行わ
れる。

【００５４】排他的論理和回路６０、６１によって、信
号線Ｌ６の値は、バンク番号生成回路５３ａから５３ｄ
の値と排他的論理和がとられる。バンク番号生成回路５
３ａから５３ｄは、分散プライオリティ回路５４ａから
５４ｄに対応するバンク番号を２進数で生成し、２進数
の上位の桁のビットが排他的論理和回路６０に入力さ
れ、下位の桁のビットが排他的論理和回路６１に入力さ
れる。排他的論理和回路６０、６１の演算の出力は、分
散プライオリティ回路５４ａから５４ｄの優先度を示
す。演算結果が小さいほど優先度が高いことをあらわ
す。例えば、信号線Ｌ６の値が「２」である場合、つま
り、２進数の「１０」である場合には、排他的論理和回
路６０、６１の演算結果は、分散プライオリティ回路５
４ａにおいて２進数の「１０」となり、分散プライオリ
ティ回路５４ｂにおいて２進数の「１１」となり、分散
プライオリティ回路５４ｃにおいて２進数の「００」と
なり、分散プライオリティ回路５４ｄにおいて２進数の
「０１」となる。これは、バンク２の優先度が最も高
く、次はバンク３であり、その次はバンク0 、最後がバ
ンク１であることを示している。このように、第２プラ
イオリティ回路５０内部における優先度は決定される。

【００５５】次に、排他的論理和回路６０、６１によっ
て示されるバンク間優先度の情報と、信号線Ｌ１５ａか
らＬ１５ｄ、および、信号線Ｌ１６ａｂ、Ｌ１６ｃｄに
よって示される各バンクにおける発行可能なリクエスト
の存在情報とを用いて、主記憶アクセスを行うバンクを
決定する手段について、分散プライオリティ回路５４ａ
の場合を例にとって説明する。

【００５６】第１に、信号線Ｌ６の値が「０」の場合、
つまり、分散プライオリティ回路５４ａの優先度が最も
高い場合について説明を行う。この場合には、排他的論
理和回路６０、６１の演算結果は共に値「０」であるか
ら、論理積回路６２、６３の演算結果も共に値「０」で
あり、論理和回路６４の演算結果は値「０」となり、論
理否定回路６５の出力は値「１」となる。したがって、
論理積回路６６の出力は、バンク０に発行可能なリクエ
ストが存在する場合には値「１」となり、存在しない場
合には値「０」となる。

【００５７】第２から第４の場合でも同様であるが、論
理否定回路６５の出力が値「１」であることはそのバン
クのリクエストの優先度が最高であることを示してい
る。したがって、論理否定回路６５の出力が値「１」で
かつ、自分のバンクに発行可能なリクエストが存在する
場合には、このバンクのリクエストが選択される。

【００５８】また、以下で示すように、自分よりも第２
プライオリティ回路５０内部における優先度の高いバン
クに発行可能なリクエストが存在する場合には、他の分
散プライオリティ回路５４ａから５４ｄについては論理
積回路６６の出力は必ず値「０」となる。つまり、バン
ク０の優先度が最高で、かつ、バンク０に発行可能なリ
クエストが存在する場合には、信号線Ｌ１４ａからＬ１
４ｄのうち、信号線Ｌ１４ａのみが値「１」となり、他
は値「０」となる。信号線Ｌ１４ａからＬ１４ｄはエン
コーダ５６に入力され、信号線Ｌ２によってバンク０の
リクエストが主記憶アクセスをするよう、バンク番号情
報の伝達が行われる。

【００５９】もし、バンク０に発行可能なリクエストが
存在しない場合には、第２から第４の場合に述べるよう
に、信号線Ｌ１４ｂからＬ１４ｄのうち、他のバンクの
うちただ一つだけが値「１」を取り得る。信号線Ｌ１４
ｂからＬ１４ｄに値「１」を示した信号がある場合に
は、同様に信号線Ｌ２によって該当バンクのリクエスト
が主記憶アクセスをするよう、バンク番号情報の伝達が
行われる。信号線Ｌ１４ａからＬ１４ｄのすべてが値
「０」の場合にはどのバンクも主記憶アクセスを行わな
いよう、信号線Ｌ２によって伝達が行われる。

【００６０】第２に、信号線Ｌ６の値が「１」の場合、
つまり、分散プライオリティ回路５４ａの優先度が2 番
目に高い場合について説明を行う。この場合には、排他
的論理和回路６０の演算結果は値「０」であり、排他的
論理和回路６１の演算結果は値「１」となる。よって、
信号線Ｌ１５ｂが値「０」の場合には論理否定回路６５
の出力は値「１」となり、信号線Ｌ１５ｂが値「１」の
場合には論理否定回路６５の出力は値「０」となる。こ
れはつまり、分散プライオリティ回路５４ｂに発行可能
なリクエストが存在する場合には、論理否定回路６５の
出力は値「０」となり、分散プライオリティ回路５４ｂ
に発行可能なリクエストが存在しない場合には、論理否
定回路６５の出力は値「１」となることを示す。

【００６１】したがって、論理積回路６６の出力は、バ
ンク０に発行可能なリクエストが存在し、かつ、バンク
１＝分散プライオリティ回路５４ｂに発行可能なリクエ
ストが存在しない場合には値「１」となり、バンク０に
発行可能なリクエストが存在しない場合、または、バン
ク１＝分散プライオリティ回路５４ｂに発行可能なリク
エストが存在する場合には値「０」となる。

【００６２】容易にわかるように、バンク２およびバン
ク３に発行可能なリクエストが存在するか否か、つま
り、分散プライオリティ回路５４ｃ、５４ｄに発行可能
なリクエストが存在するか否かは、以上の条件判定に全
く影響を及ぼさない。このようにして、第２プライオリ
ティ回路５０においては、優先度最高のリクエストと優
先度２番目のリクエストの間で優先度判定動作が行われ
る。

【００６３】第３に、信号線Ｌ６の値が「２」の場合、
つまり、分散プライオリティ回路５４ａの優先度が３番
目に高い場合について説明を行う。この場合には、排他
的論理和回路６０の演算結果は値「１」であり、排他的
論理和回路６１の演算結果は値「０」となる。よって、
信号線Ｌ１６ａｂが値「０」の場合には論理否定回路６
５の出力は値「１」となり、信号線Ｌ１６ａｂが値
「１」の場合には論理否定回路６５の出力は値「０」と
なる。これはつまり、分散プライオリティ回路５４ｃ、
または、分散プライオリティ回路５４ｄの少なくとも片
方に発行可能なリクエストが存在する場合には、論理否
定回路６５の出力は値「０」となり、分散プライオリテ
ィ回路５４ｃ、分散プライオリティ回路５４ｄの双方に
発行可能なリクエストが存在しない場合には、論理否定
回路６５の出力は値「１」となることを示す。

【００６４】したがって、論理積回路６６の出力は、バ
ンク０に発行可能なリクエストが存在し、かつ、バンク
２＝分散プライオリティ回路５４ｃ、および、バンク３
＝分散プライオリティ回路５４ｄの双方に発行可能なリ
クエストが存在しない場合には値「１」となり、バンク
０に発行可能なリクエストが存在しない場合、または、
バンク２、バンク３の少なくとも片方に発行可能なリク
エストが存在する場合には値「０」となる。

【００６５】容易にわかるように、バンク１に発行可能
なリクエストが存在するか否か、つまり、分散プライオ
リティ回路５４ｂに発行可能なリクエストが存在するか
否かは、以上の条件判定に全く影響を及ぼさない。この
ようにして、第２プライオリティ回路５０においては、
優先度最高のリクエスト、優先度２番目のリクエスト、
および、優先度３番目のリクエストの間で優先度判定動
作が行われる。

【００６６】第４に、信号線Ｌ６の値が「３」の場合、
つまり、分散プライオリティ回路５４ａの優先度が最も
低い場合について説明を行う。この場合には、排他的論
理和回路６０、６１の演算結果は共に値「１」であるか
ら、信号線Ｌ１６ａｂが値「０」で、かつ、信号線Ｌ１
５ｂが値「０」の場合にのみ論理否定回路６５の出力は
値「１」となり、信号線Ｌ１６ａｂが値「１」、また
は、信号線Ｌ１５ｂが値「１」のどちらか片方でも成立
する場合には論理否定回路６５の出力は値「０」とな
る。これはつまり、バンク１からバンク３のどれか１つ
にでも発行可能なリクエストが存在する場合には、論理
否定回路６５の出力は値「０」となり、バンク１からバ
ンク３の全てにおいて発行可能なリクエストが存在しな
い場合にのみ、論理否定回路６５の出力は値「１」とな
ることを示す。

【００６７】このようにして、第２プライオリティ回路
５０においては、優先度最高のリクエスト、優先度２番
目のリクエスト、優先度３番目、および、優先度最下位
のリクエストの間で優先度判定動作が行われる。

【００６８】以上の説明で明らかなように、第２プライ
オリティ回路５０は、信号線Ｌ６に示されるバンクのリ
クエストが実際に発行可能な場合には、信号線Ｌ２に信
号線Ｌ６の情報をそのまま出力し、信号線Ｌ６に示され
るバンクのリクエストが実際には発行できなかった場合
には、第２プライオリティ回路５０内部で生成した優先
度にしたがって発行可能なリクエストを検索し、発行可
能なリクエストが存在する場合には必ず、信号線Ｌ２に
発行可能なリクエストのバンク番号を出力する。

【００６９】なお、本実施の形態では第２プライオリテ
ィ回路５０をバンク数４個として図示しているが、バン
ク数はこれ以上でも実現可能である。本実施の形態を再
帰的に構成することで、バンク数を倍増させることがで
きる。その具体例を図１６、図１７に示す。図１６はバ
ンク数を１６とした第２プライオリティ回路を示してい
る。図１６においては、バンク０、１、２、１５に対応
する分散プライオリティ回路のみ図示してあり、他のバ
ンクについては図示していないが同様の構成を持つ。ま
た、図１６中、信号線Ｌ６、および、バンク番号生成回
路５３ａから５３ｐの信号は、分散プライオリティ回路
５４ａから５４ｐ内部の排他的論理和回路に左から順に
２進数の上位の桁の値が入力される。

【００７０】図１７は図１６中の他バンク情報通信回路
５７の動作を解説した図であり、図１７中、「ｏｒ」は
信号の論理和演算を行うことを示し、「＝」は右辺の演
算結果を左辺の信号として出力することを示す。

【００７１】図１６に示した第２プライオリティ回路で
は、図８に示したバンク数４の場合と同様、信号線Ｌ６
に示されるバンクのリクエストが実際に発行可能な場合
には、信号線Ｌ２に信号線Ｌ６の情報をそのまま出力
し、信号線Ｌ６に示されるバンクのリクエストが実際に
は発行できなかった場合には、第２プライオリティ回路
内部の優先順位に従って発行可能なリクエストを検索
し、代替リクエストを信号線Ｌ２に出力する。

【００７２】なお、図８の第２プライオリティ回路５０
については、信号線Ｌ６に示されるバンクのリクエスト
が実際に発行可能な場合には、信号線Ｌ２に信号線Ｌ６
の情報をそのまま出力し、信号線Ｌ６に示されるバンク
のリクエストが実際には発行できなかった場合のみ、代
替リクエストを信号線Ｌ２に出力するという機能を有す
る限り、本実施の形態と異なる実現方法であっても構わ
ない。

【００７３】次に、プライオリティキュー制御回路３６
の機能について図９を用いて説明を行う。第１の実施の
形態において、図３で示したプライオリティキュー制御
回路３０では、信号線Ｌ７を介して、リクエストキュー
１１ａから１１ｄから主記憶アクセスリクエストが発行
される際のリクエストに対応するプライオリティキュー
３１ａから３１ｅの番号が伝達される。ところが本実施
の形態では、信号線Ｌ２からはリクエストのバンク番号
の情報のみしか得ることができない。そこで、本実施の
形態ではこの信号線Ｌ２の情報から、第１の実施の形態
の信号線Ｌ７と同一の情報を信号線Ｌ２１に生成する。
以下、この動作について説明を行う。

【００７４】信号線Ｌ２を介して伝達された、主記憶ア
クセスリクエストが発行される際のバンク番号は、比較
器４３ａから４３ｅによって、信号線Ｌｂ１からＬｂ５
と比較される。信号線Ｌｂ１からＬｂ５にはプライオリ
ティキュー３１ａから３１ｅの保持するバンク番号の情
報が伝達されており、もし、信号線Ｌ２の示すバンク番
号が信号線Ｌｂ１からＬｂ５と同一である場合には、対
応する比較器４３ａから４３ｅには値「１」が出力さ
れ、バンク番号が同一でない場合には、値「０」が出力
される。なお、プライオリティキュー３１ａから３１ｅ
に有効なバンク番号が保持されていない場合には、対応
する比較器４３ａから４３ｅには値「０」が出力され
る。また、信号線Ｌ２がどのバンクも示していない場
合、つまり、主記憶アクセスリクエストが発行されなか
った場合には、比較器４３ａから４３ｅ全てに値「０」
が出力される。

【００７５】比較器４３ａから４３ｅの出力は、プライ
オリティエンコーダ４４に入力される。プライオリティ
エンコーダ４４の機能は図２、図７におけるプライオリ
ティエンコーダ３４と同一の機能を有し、その動作は図
５において、信号線Ｌ７の値を信号線Ｌ２１に対する結
果として解釈すればよい。以上のようにして、信号線Ｌ
２に示されたバンク番号のリクエストが、どのプライオ
リティキュー３１ａから３１ｅに対応するかが信号線Ｌ
２１に与えられる。以降の動作は図３と全く同一であ
る。

【００７６】これまでの説明で明らかなように、本実施
の形態によれば性能低下を最小限にとどめた上で、第１
の実施の形態よりも論理規模を縮小して最適なバンク間
プライオリティ制御を実現することが可能となる。

【００７７】（第３の実施の形態）次に、本発明の主記
憶制御装置の第３の実施の形態について説明を行う。本
第３の実施の形態は第２の実施の形態の変形であり、第
２の実施の形態において、主記憶に対し読み出しを行う
リクエストと書き込みを行うリクエストを時間的に分離
する制御を行う場合にも、最適なバンク間プライオリテ
ィ制御を実現することを目的とする。

【００７８】図１０は本発明の一実施の形態による主記
憶制御装置を備える情報処理システムの構成の一例を示
すブロック図であり、図１１はプライオリティ制御回路
の構成の一例を示すブロック図であり、図１２はフェッ
チプライオリティ制御回路の構成の一例を示すブロック
図であり、図１３はストアプライオリティキュー制御回
路の構成の一例を示すブロック図である。図１０中、図
６と同一の参照番号を持つ構成要素は第２の実施の形態
と同じ機能を持ち、図１１中、図７と同一の参照番号を
持つ構成要素は第２の実施の形態と同じ機能を持ち、図
１２、図１３中、図９と同一の参照番号を持つ構成要素
は第２の実施の形態と同じ機能を持つ。以下では各々、
第２の実施の形態と異なる機能についてのみ説明を行
う。

【００７９】図１０中、１１ｆａから１１ｆｄはフェッ
チリクエストキュー、１１ｓａから１１ｓｄはストアリ
クエストキュー、１３ｆ、１３ｓ、１３ｆｓはセレク
タ、１７はプライオリティ制御回路、１８はフェッチス
トア切換回路、Ｌ１ｆ、Ｌ１ｓ、Ｌ２ｆ、Ｌ２ｓ、Ｌ５
ｆａからＬ５ｆｄ、Ｌ５ｓａからＬ５ｓｄ、Ｌ８、Ｌ９
は信号線であり、図１１中、７０はフェッチプライオリ
ティ制御回路、７１はストアプライオリティ制御回路、
７２は論理積回路、図１２中、７３ａから７３ｄは論理
積回路である。

【００８０】図１０では図６において１組であったリク
エストキューが、フェッチリクエストキュー１１ｆａか
ら１１ｆｄとストアリクエストキュー１１ｓａから１１
ｓｄに別れている。本実施の形態ではリクエストラッチ
１４からリクエストが出力される際、主記憶に対し読み
出しを行うフェッチリクエストは信号線Ｌ１ｆを経由し
てフェッチリクエストキュー１１ｆａから１１ｆｄに格
納され、主記憶に対し書き込みを行うストアリクエスト
はストアリクエストキュー１１ｓａから１１ｓｄに格納
される。

【００８１】なお、プライオリティ制御回路１７にはフ
ェッチリクエストのみの情報が信号線Ｌ１ｆを介して伝
達される。また、フェッチリクエストキュー１１ｆａか
ら１１ｆｄにリクエストが存在するか存在しないかにつ
いての情報が、信号線Ｌ５ｆａからＬ５ｆｄを介してプ
ライオリティ制御回路１７に伝達され、ストアリクエス
トキュー１１ｓａから１１ｓｄにリクエストが存在する
か存在しないかについての情報が、信号線Ｌ５ｓａから
Ｌ５ｓｄを介してプライオリティ制御回路１７に伝達さ
れる。

【００８２】フェッチリクエストキュー１１ｆａから１
１ｆｄについてはセレクタ１３ｆによって何れのバンク
のリクエストが主記憶アクセスを行うか選択され、スト
アリクエストキュー１１ｓａから１１ｓｄについてはセ
レクタ１３ｓによって何れのバンクのリクエストが主記
憶アクセスを行うか選択され、両者についてさらにセレ
クタ１３ｆｓが選択を行い最終的に主記憶アクセスを行
うリクエストが決定される。

【００８３】セレクタ１３ｆｓでの上記選択の制御を行
うのがフェッチストア切換回路１８である。フェッチス
トア切換回路１８は、主記憶アクセスを行うリクエスト
種を時間的に分離する機能を有する。つまり、ある一定
時間はフェッチリクエストのみ主記憶アクセスを行わ
せ、また引き続くある一定時間はストアリクエストのみ
主記憶アクセスを行わせ、これを繰り返す。フェッチリ
クエストとストアリクエストの選択を切換える制御につ
いては、主記憶３をアクセスする際のバス切換制御が最
適に行われる限り、どのような方式であっても構わない
ので本実施の形態では詳細を示さないが、ここでは仮
に、ストアリクエストキュー１１ｓａから１１ｓｄに蓄
積されたストアリクエストの個数と、実際に主記憶アク
セスを行ったリクエストの個数の情報とから制御を行う
として、そのための信号線Ｌ１ｓ、Ｌ８を入力としてい
る。フェッチストア切換回路１８のフェッチリクエスト
とストアリクエストの選択についての情報は信号線Ｌ９
を介して、プライオリティ制御回路１７に伝達される。
信号線Ｌ９には、フェッチストア切換回路１８がフェッ
チリクエストを選択したときに値「１」が、それ以外の
場合には値「０」が出力される。

【００８４】図１１で示されるプライオリティ制御回路
１７は、第２の実施の形態において図７で示されたプラ
イオリティ制御回路１６と次の点で異なる。図７におい
ては、１組であったセレクタ３３ａから３３ｃ、プライ
オリティエンコーダ３４、セレクタ３５、および、第２
プライオリティ回路５０が、フェッチリクエストとスト
アリクエストに対応して２組に別れている。すなわち、
フェッチリクエストに対するフェッチプライオリティ制
御回路７０と、ストアリクエストに対するストアプライ
オリティ制御回路７１とに別れて設けられている。そし
て、フェッチプライオリティ制御回路７０の出力である
信号線Ｌ２ｆがフェッチリクエストの優先度を示し、ス
トアプライオリティ制御回路７１の出力である信号線Ｌ
２ｓがストアリクエストの優先度を示している。また、
図７と異なっている点として、プライオリティキュー制
御回路３６へ伝達される信号が、フェッチプライオリテ
ィ制御回路７０の出力である信号線Ｌ２ｆと、信号線Ｌ
９の論理積をとった信号となっている点がある。

【００８５】このような構成からわかるように、プライ
オリティ制御回路１７への入力は信号線Ｌ１ｆによっ
て、フェッチリクエストのみが伝達され、主記憶アクセ
スが行われたリクエストについては、信号線Ｌ２ｆと、
信号線Ｌ９の論理積であるから、やはりフェッチリクエ
ストの情報のみが伝達される。この結果、プライオリテ
ィ制御回路１７中のプライオリティキュー３１ａから３
１ｅは、フェッチリクエストのみについて情報を保持
し、ストアリクエストの影響を全く受けない。

【００８６】図１２で示されるフェッチプライオリティ
制御回路７０は、第２の実施の形態において図７で示さ
れたプライオリティ制御回路１６の一部分と全く同一で
ある。すなわち、図７における、セレクタ３３ａから３
３ｃ、プライオリティエンコーダ３４、セレクタ３５、
および、第２プライオリティ回路５０からなる部分を抜
き出したのが図１２である。よって、フェッチリクエス
トについては本実施の形態は第２の実施の形態と同一の
動作を行う。

【００８７】他方、図１３で示されるストアプライオリ
ティ制御回路７１は、図１２で示されるフェッチプライ
オリティ制御回路７０と以下の部分のみが異なる。すな
わち、フェッチプライオリティ制御回路７０ではセレク
タ３３ａから３３ｃに信号線Ｌ３ａからＬ３ｄが入力さ
れていたが、ストアプライオリティ制御回路７１では、
論理積回路７３ａから７３ｄによる、信号線Ｌ３ａから
Ｌ３ｄと信号線Ｌ５ｓａからＬ５ｓｄとの論理積演算の
結果が入力されている。

【００８８】以上のような構成を持つ本実施の形態の動
作について説明を行う。上記に示したように、フェッチ
リクエストについては本実施の形態は第２の実施の形態
と同一の動作を行うので、ストアリクエストに関係した
動作について説明を行う。

【００８９】最初に、フェッチストア切換回路１８はフ
ェッチリクエストの出力を選択しているとする。この場
合、フェッチリクエストキュー１１ｆａから１１ｆｄの
リクエストがセレクタ１３ｆ、１３ｆｓを経由して主記
憶アクセスを行う。この最中にリクエストラッチ１４か
ら出力されたリクエストは、それがフェッチであればフ
ェッチリクエストキュー１１ｆａから１１ｆｄに、スト
アであればストアリクエストキュー１１ｓａから１１ｓ
ｄに格納される。

【００９０】次に、フェッチストア切換回路１８はスト
アリクエストの出力を選択したとする。この場合、プラ
イオリティ制御回路１７が信号線Ｌ２ｓによって伝達し
たバンクのリクエストがストアリクエストキュー１１ｓ
ａから１１ｓｄのリクエストがセレクタ１３ｓ、１３ｆ
ｓを経由して主記憶アクセスを行う。信号線Ｌ２ｓは次
のような制御でストアリクエストを発行するバンクを選
択する。

【００９１】先に説明したように、図１３においてはセ
レクタ３３ａから３３ｃには信号線Ｌ１０ａからＬ１０
ｄが入力されている。すなわち、セレクタ３３ａから３
３ｃには信号線Ｌ３ａからＬ３ｄと信号線Ｌ５ｓａから
Ｌ５ｓｄとの各々の論理積演算の結果が入力されてい
る。このため、図１３中の信号線Ｌ６は次のようなバン
クを選択する。

【００９２】もし、信号線Ｌｂ１の示すバンク番号、す
なわち、プライオリティキュー３１ａに格納されたバン
ク番号、言い換えれば、最も過去に到着したフェッチリ
クエストのバンク番号のバンクが、バンクビジーでな
く、かつ、そのバンク番号のストアリクエストが存在す
る場合には、信号線Ｌ６は信号線Ｌｂ１の示すバンク番
号を示す。

【００９３】上記の条件が一つでも成立しない場合、つ
まり、信号線Ｌｂ１の示すバンクがバンクビジーである
か、または、そのバンクにストアリクエストが存在しな
かった場合に、信号線Ｌｂ２の示すバンク番号について
バンクビジーでなく、かつ、そのバンク番号のストアリ
クエストが存在すれば、信号線Ｌ６は信号線Ｌｂ２の示
すバンク番号を示す。

【００９４】信号線Ｌ６は第２プライオリティ回路５０
に入力され、最終的なストアプライオリティが信号線Ｌ
２ｓに出力される。以上のように、ストアプライオリテ
ィ制御回路７１はフェッチリクエストの優先順位をスト
アリクエストにも適用してその結果を信号線Ｌ２ｓに出
力する。

【００９５】このような制御の結果、最も過去に到着し
たフェッチリクエストほど、ストアリクエストも優先順
位が高くなる。そのため、フェッチストア切換回路１８
がストアリクエストの出力を選択した際には、そのよう
なバンクのリクエストほど早く発行されることになる。
したがって、フェッチストア切換回路１８が再びフェッ
チリクエストの出力を選択した際に、最も過去に到着し
たフェッチリクエストのバンクはバンクビジー状態でな
くなっている可能性が高くなる。よって、フェッチスト
ア切換回路１８によってリクエストの切換えを行って
も、最も過去に到着したフェッチリクエストの発行を整
然と行うことが可能となる。

【００９６】なお、本実施の形態では、ストアリクエス
ト、および、フェッチリクエスト間の順序保証制御につ
いては省略したが、順序保証制御を行う場合でも本発明
の適用は可能である。順序保証制御を行う場合には、リ
クエストの到着時間順に関わらずリクエストを主記憶に
発行する必要が発生するが、そのようにして発行したリ
クエストの情報をプライオリティキュー制御回路３６へ
伝達し、プライオリティキュー３１ａからプライオリテ
ィキュー３１ｅの内容を更新すればよい。

【００９７】これまでの説明で明らかなように、本実施
の形態によれば主記憶に対し読み出しを行うリクエスト
と書き込みを行うリクエストを時間的に分離する制御を
行う場合にも、フェッチリクエスト、および、ストアリ
クエストの双方について最適なバンク間プライオリティ
制御を提供することが可能となる。

【００９８】以上説明したように、本発明の第１〜第３
の実施の形態の主記憶制御装置によれば、主記憶アクセ
スリクエストのバンク番号を格納するプライオリティキ
ューを用いることによって、エントリー数に比例して増
加する程度の信号配線量等のより少ない論理物量にて、
主記憶アクセスリクエストのバンク間プライオリティ
を、主記憶アクセスリクエストの到着順の優先度で制御
することができる。これによって各々の主記憶アクセス
リクエストの主記憶アクセスレイテンシを最小にするこ
とが可能となるため、情報処理システム全体としての主
記憶アクセスを効率的に行うことができ、システムの性
能向上に寄与する。

【００９９】以上本発明者によってなされた発明を実施
の形態に基づき具体的に説明したが、本発明は前記実施
の形態に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。

【０１００】

【発明の効果】本発明の主記憶制御装置によれば、より
少ない論理回路、より少ない論理間配線、および、より
少ない論理段数等の論理物量で、バンク間のアクセス優
先度をリクエストの到着順に管理することができる、と
いう効果が得られる。

【０１０１】本発明の主記憶制御装置によれば、より少
ない論理回路、より少ない論理間配線、および、より少
ない論理段数等の論理物量で、主記憶アクセスのレイテ
ンシを最小にすることができる、という効果が得られ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態による主記憶制御装
置を備える情報処理システムの構成の一例を示すブロッ
ク図である。

【図２】プライオリティ制御回路の構成の一例を示すブ
ロック図である。

【図３】プライオリティキュー制御回路の構成の一例を
示すブロック図である。

【図４】プライオリティキュー入力選択回路の動作の一
例を表形式で説明した説明図である。

【図５】プライオリティエンコーダの動作の一例を表形
式で説明した説明図である。

【図６】本発明の第２の実施の形態による主記憶制御装
置を備える情報処理システムの構成の一例を示すブロッ
ク図である。

【図７】プライオリティ制御回路の構成の一例を示すブ
ロック図である。

【図８】第２プライオリティ回路の構成の一例を示すブ
ロック図である。

【図９】プライオリティキュー制御回路の構成の一例を
示すブロック図である。

【図１０】本発明の第３の実施の形態による主記憶制御
装置を備える情報処理システムの構成の一例を示すブロ
ック図である。

【図１１】プライオリティ制御回路の構成の一例を示す
ブロック図である。

【図１２】フェッチプライオリティ制御回路の構成の一
例を示すブロック図である。

【図１３】ストアプライオリティキュー制御回路の構成
の一例を示すブロック図である。

【図１４】プライオリティキユーの状態の推移例を示す
説明図である。

【図１５】第２プライオリティ回路の動作の一例を表形
式で解説した説明図である。

【図１６】バンク数を１６とした第２プライオリティ回
路の一例を示すブロック図である。

【図１７】図１６の他バンク情報通信回路の動作の一例
を解説した説明図である。

【符号の説明】

１…プロセッサ、２…主記憶制御装置、３…主記憶、１
０…プライオリティ制御回路、１１ａから１１ｄ…リク
エストキュー、１２ａから１２ｄ…バンクビジー制御回
路、３０…プライオリティキュー制御回路、３１ａから
３１ｅ…プライオリティキュー、３４…プライオリティ
エンコーダ、４０ａから４０ｅ…プライオリティキュー
入力選択回路、１６…プライオリティ制御回路、３６…
プライオリティキュー制御回路、５０…第２プライオリ
ティ回路、５３ａから５３ｄ…バンク番号生成回路、５
４ａから５４ｄ…分散プライオリティ回路、５６…エン
コーダ、４３ａから４３ｅ…比較器、１１ｆａから１１
ｆｄ…フェッチリクエストキュー、１１ｓａから１１ｓ
ｄ…ストアリクエストキュー、１７…プライオリティ制
御回路、１８…フェッチストア切換回路、７０…フェッ
チプライオリティ制御回路、７１…ストアプライオリテ
ィ制御回路。

フロントページの続き (72)発明者 中村 哲人 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 吉田 秀俊 神奈川県秦野市堀山下１番地 株式会社日 立製作所エンタープライズサーバ事業部内 Ｆターム(参考） 5B060 CD04 CD12 CD16 KA02 KA05

Claims (3)

【特許請求の範囲】
1. 【請求項１】 互いに独立にアクセス可能な複数のバン
   クによって構成される主記憶と、前記主記憶にアクセス
   する上位装置との間に介在する主記憶制御装置であっ
   て、 前記主記憶制御装置は、 各々の前記バンクに対応して主記憶アクセスリクエスト
   を到着順に保持する複数のリクエストキューと、 個々の前記主記憶アクセスリクエストのアクセス対象の
   前記バンクを示すバンク番号を、対応する前記主記憶ア
   クセスリクエストの到着順に保持するプライオリティキ
   ューと、 個々の前記バンクのビジー状態を検出するバンクビジー
   検出手段と、 前記プライオリティキュー内の前記バンク番号から、当
   該バンク番号にて特定される前記バンクがバンクビジー
   状態でなく、かつ時間的に最も過去に前記プライオリテ
   ィキューに入力された前記バンク番号を選択し、当該バ
   ンク番号に対応する前記リクエストキュー内の前記主記
   憶アクセスリクエストを選択して主記憶アクセスを行わ
   せるとともに、前記リクエストキューおよび前記プライ
   オリティキューから、実行済の前記主記憶アクセスリク
   エストおよび前記バンク番号を抹消することにより、複
   数の前記バンク間の前記主記憶アクセスリクエストのプ
   ライオリティ制御を行うプライオリティ制御回路と、 を含むことを特徴とする主記憶制御装置。
2. 【請求項２】 請求項１記載の主記憶制御装置におい
   て、 前記プライオリティ制御回路は、前記プライオリティキ
   ュー内の一部の前記バンク番号から、当該バンク番号に
   て特定される前記バンクがバンクビジー状態でなく、か
   つ時間的に最も過去に前記プライオリティキューに入力
   された前記バンク番号を選択して第２のプライオリティ
   制御回路に伝達し、 前記第２のプライオリティ制御回路は、前記プライオリ
   ティ制御回路が選択した前記バンク番号の前記リクエス
   トキューに前記主記憶アクセスリクエストが実際に存在
   し、かつ、当該主記憶アクセスリクエストのアクセス対
   象の前記バンクがバンクビジーでない場合には、当該主
   記憶アクセスリクエストによる主記憶アクセスを行わせ
   るとともに、前記プライオリティ制御回路に対して前記
   リクエストキューおよび前記プライオリティキューから
   発行済みの前記主記憶アクセスリクエストおよび前記バ
   ンク番号を抹消する指示を伝達し、前記プライオリティ
   制御回路が選択した前記バンク番号の前記リクエストキ
   ューに前記主記憶アクセスリクエストが存在しないか、
   またはバンクビジー状態である場合には、他の前記リク
   エストキューに発行可能な主記憶アクセスリクエストが
   存在するか否かを判定し、存在する場合には、他の前記
   リクエストキューの前記主記憶アクセスリクエストを選
   択して主記憶アクセスを行わせるとともに、前記プライ
   オリティ制御回路に対して前記リクエストキューおよび
   前記プライオリティキューから、発行済みの前記主記憶
   アクセスリクエストおよび前記バンク番号を抹消する指
   示を伝達する第２のプライオリティ制御を実行する、こ
   とを特徴とする主記憶制御装置。
3. 【請求項３】 請求項２記載の主記憶制御装置におい
   て、 前記リクエストキューは、前記主記憶からデータの読み
   出しをおこなうフェッチリクエストを保持するフェッチ
   用キューと、前記主記憶へデータの書き込みをおこなう
   ストアリクエストを保持するストア用キューとに分離さ
   れ、前記フェッチ用キュー内の前記フェッチリクエスト
   と前記ストア用キュー内の前記ストアリクエストの何れ
   を前記主記憶に対して発行するか決定する選択手段を備
   え、 前記プライオリティ制御回路は、前記プライオリティキ
   ューへは前記フェッチリクエストのみ登録を行うととも
   に前記プライオリティキューからのリクエストの抹消
   は、前記選択手段において前記フェッチリクエストが選
   択された場合にのみ行い、 前記フェッチリクエストに関しては、前記プライオリテ
   ィキュー内の一部の前記バンク番号から、当該バンク番
   号にて特定される前記バンクがバンクビジー状態でな
   く、かつ時間的に最も過去に前記プライオリティキュー
   に入力された前記バンク番号を選択して前記第２のプラ
   イオリティ制御回路に伝達し、前記フェッチ用キューに
   対して、当該第２のプライオリティ制御回路による前記
   第２のプライオリティ制御を行い、 前記ストアリクエストについては、前記プライオリティ
   キュー内の前記バンク番号から、当該バンク番号にて特
   定される前記バンクがバンクビジー状態でなく、かつ時
   間的に最も過去に前記プライオリティキューに入力され
   た前記バンク番号を選択して前記ストアリクエスト用に
   設けた前記第２のプライオリティ制御回路に伝達し、前
   記ストア用キューに対して、当該第２のプライオリティ
   制御回路による前記第２のプライオリティ制御を行う、
   ことを特徴とする主記憶制御装置。